KR20220051056A - 표시 장치 - Google Patents

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KR20220051056A
KR20220051056A KR1020200134107A KR20200134107A KR20220051056A KR 20220051056 A KR20220051056 A KR 20220051056A KR 1020200134107 A KR1020200134107 A KR 1020200134107A KR 20200134107 A KR20200134107 A KR 20200134107A KR 20220051056 A KR20220051056 A KR 20220051056A
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장기선
정장균
남원희
유석범
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 제1 기판, 상기 제1 기판 상에 제1 방향으로 서로 이격되어 배치된 제1 전압 배선, 제2 전압 배선 및 제3 전압 배선을 포함하는 도전층, 상기 도전층 상에 배치된 층간 절연층, 상기 층간 절연층 상에 배치되며, 상기 제1 방향으로 서로 이격된 제1 전극 및 제2 전극, 적어도 일 단부가 상기 제1 전극 또는 상기 제2 전극 상에 배치된 복수의 발광 소자들, 상기 발광 소자들 중 일부의 제1 단부 상에 배치되되 상기 제1 전극 및 상기 제2 전극과 비중첩하는 제1 접촉 전극 및 상기 발광 소자들 중 일부의 제2 단부 상에 배치된 제2 접촉 전극을 포함하고, 상기 제1 전극 및 상기 제2 전극은 각각 상기 제1 전압 배선 및 상기 제3 전압 배선과 비중첩하도록 배치되며, 상기 발광 소자는 상기 제1 전극과 상기 제1 전압 배선 상에 배치된 제1 발광 소자들 및 상기 제2 전극과 상기 제3 전압 배선 상에 배치된 제2 발광 소자들을 포함한다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로서, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 상부 전극과 하부 전극을 이용한 발광 소자의 정렬을 통해 단위 면적 당 휘도가 큰 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 기판, 상기 제1 기판 상에 제1 방향으로 서로 이격되어 배치된 제1 전압 배선, 제2 전압 배선 및 제3 전압 배선을 포함하는 도전층, 상기 도전층 상에 배치된 층간 절연층, 상기 층간 절연층 상에 배치되며, 상기 제1 방향으로 서로 이격된 제1 전극 및 제2 전극, 적어도 일 단부가 상기 제1 전극 또는 상기 제2 전극 상에 배치된 복수의 발광 소자들, 상기 발광 소자들 중 일부의 제1 단부 상에 배치되되 상기 제1 전극 및 상기 제2 전극과 비중첩하는 제1 접촉 전극 및 상기 발광 소자들 중 일부의 제2 단부 상에 배치된 제2 접촉 전극을 포함하고, 상기 제1 전극 및 상기 제2 전극은 각각 상기 제1 전압 배선 및 상기 제3 전압 배선과 비중첩하도록 배치되며, 상기 발광 소자는 상기 제1 전극과 상기 제1 전압 배선 상에 배치된 제1 발광 소자들 및 상기 제2 전극과 상기 제3 전압 배선 상에 배치된 제2 발광 소자들을 포함한다.
상기 제1 접촉 전극은 상기 층간 절연층을 관통하는 제1 컨택홀을 통해 상기 제1 전압 배선과 전기적으로 연결되고, 상기 제1 발광 소자들의 제1 단부는 상기 제1 접촉 전극과 접촉하고 제2 단부는 상기 제1 전극 상에 배치될 수 있다.
상기 제2 전극은 상기 층간 절연층을 관통하는 제2 컨택홀을 통해 상기 제2 전압 배선과 접촉하고 상기 제2 접촉 전극은 상기 제2 발광 소자의 제2 단부 및 상기 제2 전극과 접촉할 수 있다.
상기 발광 소자는 제1 단부가 상기 제1 접촉 전극과 접촉하지 않되 제2 단부가 상기 제1 전극 상에 배치된 제3 발광 소자, 및 제2 단부가 상기 제2 전극 상에 배치되되 상기 제2 접촉 전극과 접촉하지 않는 제4 발광 소자를 더 포함하고, 상기 제1 발광 소자의 제2 단부 및 상기 제3 발광 소자의 제1 단부와 접촉하는 제3 접촉 전극, 상기 제3 발광 소자의 제2 단부 및 상기 제4 발광 소자의 제1 단부와 접촉하는 제4 접촉 전극 및 상기 제4 발광 소자의 제2 단부 및 상기 제2 발광 소자의 제1 단부와 접촉하는 제4 접촉 전극을 더 포함할 수 있다.
상기 층간 절연층 상에 배치된 제1 뱅크를 더 포함하고, 상기 제1 전극과 상기 제2 전극은 각각 상기 제1 뱅크 상에서 서로 이격되어 배치될 수 있다.
상기 제1 전극과 상기 제2 전극 사이에 배치된 제3 전극 및 제4 전극을 더 포함하고, 상기 제1 전극과 상기 제3 전극 상에 배치된 제5 발광 소자 및 상기 제4 전극과 상기 제2 전극 상에 배치된 제6 발광 소자를 더 포함할 수 있다.
상기 층간 절연층과 상기 제1 전극 사이 및 상기 층간 절연층과 상기 제2 전극 사이에 배치된 복수의 제1 서브 뱅크들, 및 상기 제1 서브 뱅크들 사이에 배치된 제2 서브 뱅크를 더 포함하고, 상기 제3 전극과 상기 제4 전극은 상기 제2 서브 뱅크 상에서 이격될 수 있다.
상기 제1 발광 소자 및 상기 제2 발광 소자는 각각 서로 다른 상기 제1 서브 뱅크 상에 배치되고, 상기 제5 발광 소자 및 상기 제6 발광 소자는 상기 제1 서브 뱅크와 상기 제2 서브 뱅크 사이에 배치될 수 있다.
상기 제1 접촉 전극은 상기 제1 기판 상에 배치되고 상기 제1 전압 배선과 연결된 제1 트랜지스터와 전기적으로 연결되고, 상기 제1 전압 배선, 상기 제2 전압 배선 및 상기 제3 전압 배선은 상기 제1 트랜지스터의 소스 전극과 동일한 층에 배치될 수 있다.
상기 발광 소자는 양 단부가 상기 제1 전극 및 상기 제2 전극 상에 배치된 제3 발광 소자를 더 포함하고, 상기 제1 접촉 전극과 상기 제2 접촉 전극은 상기 제1 전극 및 상기 제2 전극과 비중첩하도록 배치되며, 적어도 일부가 상기 제1 전극 또는 상기 제2 전극 상에 배치된 복수의 접촉 전극들을 더 포함할 수 있다.
상기 제2 접촉 전극은 상기 층간 절연층을 관통하는 제2 컨택홀을 통해 상기 제2 전압 배선과 접촉하고, 상기 제2 발광 소자는 제1 단부가 상기 제2 전극 상에 배치될 수 있다.
상기 층간 절연층과 상기 제1 전극 사이 및 상기 층간 절연층과 상기 제2 전극 사이에 배치된 복수의 제1 뱅크들을 더 포함하고, 상기 제3 발광 소자는 상기 제1 뱅크들 사이에 배치될 수 있다.
상기 제1 발광 소자와 상기 제2 발광 소자는 상기 제1 뱅크들 상에 배치되고, 상기 제1 컨택홀 및 상기 제2 컨택홀은 각각 상기 제1 뱅크를 관통할 수 있다.
상기 제1 전극과 상기 제1 전압 배선 사이의 최단 수직 거리는 상기 제1 발광 소자의 길이보다 짧을 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 제1 기판, 상기 제1 기판 상에 서로 제1 방향으로 이격되어 배치되며 제2 방향으로 연장된 제1 전압 배선과 제2 전압 배선을 포함하는 도전층, 상기 도전층 상에 배치된 층간 절연층, 상기 제2 방향으로 연장되고 상기 층간 절연층 상에 상기 제2 전압 배선과 중첩하도록 배치된 제1 전극, 일 단부가 상기 제1 전극 상에 배치되며 일 방향으로 연장된 형상을 갖는 복수의 발광 소자들, 상기 발광 소자의 타 단부 상에 배치된 제1 접촉 전극 및 상기 발광 소자의 일 단부 상에 배치되어 상기 제1 전극과 접촉하는 제2 접촉 전극을 포함하고, 상기 제1 전극과 상기 제1 전압 배선은 두께 방향으로 비중첩한다.
상기 제1 접촉 전극은 상기 층간 절연층을 관통하는 제1 컨택홀을 통해 상기 제1 전압 배선과 전기적으로 연결된 도전 패턴과 연결되고, 상기 제1 전극은 상기 층간 절연층을 관통하는 제2 컨택홀을 통해 상기 제2 전압 배선과 연결될 수 있다.
상기 제2 전압 배선과 상기 제2 방향으로 이격되어 상기 제1 전극과 두께 방향으로 비중첩하는 제3 전압 배선을 더 포함하고, 상기 발광 소자는 상기 타 단부가 상기 제1 전압 배선 상에 배치된 제1 발광 소자 및 상기 타 단부가 상기 제3 전압 배선 상에 배치된 제2 발광 소자를 포함할 수 있다.
상기 제1 접촉 전극은 상기 제1 발광 소자의 상기 타 단부 상에 배치된 제1 연장부, 상기 제2 발광 소자의 타 단부 상에 배치된 제2 연장부 및 상기 제1 연장부와 상기 제2 연장부를 연결하며 상기 제2 접촉 전극과 이격된 제1 연결부를 포함할 수 있다.
상기 제1 접촉 전극은 상기 제1 발광 소자의 타 단부 상에 배치되고 상기 제2 접촉 전극은 상기 제2 발광 소자의 일 단부 상에 배치되며, 상기 제1 발광 소자의 일 단부 및 상기 제2 발광 소자의 타 단부 상에 배치되어 상기 제2 접촉 전극을 둘러싸도록 배치된 제3 접촉 전극을 더 포함할 수 있다.
상기 제1 전극과 상기 층간 절연층 사이에 배치된 제1 뱅크를 더 포함하고, 상기 제1 전압 배선 및 상기 제3 전압 배선은 상기 제1 뱅크와 두께 방향으로 비중첩할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 각 서브 화소의 발광 영역을 형성하는데 필요한 면적이 최소화될 수 있다. 또한, 일 실시예에 따른 표시 장치는 발광 영역의 면적에 제한되지 않으며 일정 개수 이상의 발광 소자들을 배치할 수 있으며, 단위 면적 대비 발광 영역 또는 휘도가 크고 고해상도 표시 장치 구현이 유리한 이점이 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3은 도 2의 제1 서브 화소를 나타내는 평면도이다.
도 4는 도 3의 Q1-Q1'선, Q2-Q2'선, 및 Q3-Q3'선을 따라 자른 단면도이다.
도 5는 일 실시예에 따른 표시 장치의 전압 배선들의 배치와 발광 소자들이 정렬되는 것을 나타내는 평면도이다.
도 6은 도 5의 전압 배선들의 배치와 발광 소자들이 정렬되는 것을 나타내는 단면도이다.
도 7은 일 실시예에 따른 발광 소자의 개략도이다.
도 8은 다른 실시예에 따른 표시 장치의 일부 단면도이다.
도 9는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 10은 도 9의 Q4-Q4'선을 따라 자른 단면도이다.
도 11은 또 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 12는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 13은 도 12의 Q5-Q5'선을 따라 자른 단면도이다.
도 14는 도 12의 표시 장치의 전압 배선들의 배치와 발광 소자들이 정렬되는 것을 나타내는 평면도이다.
도 15는 도 14의 전압 배선들의 배치와 발광 소자들이 정렬되는 것을 나타내는 단면도이다.
도 16은 또 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 17은 도 16의 Q6-Q6'선 및 Q7-Q7'선을 따라 자른 단면도이다.
도 18은 도 16의 표시 장치의 전압 배선들의 배치와 발광 소자들이 정렬되는 것을 나타내는 평면도이다.
도 19는 도 18의 전압 배선들의 배치와 발광 소자들이 정렬되는 것을 나타내는 단면도이다.
도 20은 또 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 21은 도 20의 표시 장치의 전압 배선들의 배치와 발광 소자들이 정렬되는 것을 나타내는 평면도이다.
도 22는 도 21의 전압 배선들의 배치와 발광 소자들이 정렬되는 것을 나타내는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(ED)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 2를 참조하면, 복수의 화소(PX)들 각각은 복수의 서브 화소(PXn, n은 1 내지 3의 정수)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)들은 동일한 색의 광을 발광할 수도 있다. 또한, 도 2에서는 화소(PX)가 3개의 서브 화소(PXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(PXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역은 발광 소자(ED)가 배치된 영역을 포함하여, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
도면에서는 제1 서브 화소(PX1)의 제1 발광 영역(EMA1), 제2 서브 화소(PX2)의 제2 발광 영역(EMA2) 및 제3 서브 화소(PX3)의 제3 발광 영역(EMA3)이 각각 실질적으로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 내지 제3 서브 화소(PX1, PX2, PX3)의 각 발광 영역(EMA)들은 해당 서브 화소에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
또한, 각 서브 화소(PXn)는 비발광 영역이 제1 영역(CBA) 및 제1 영역(CBA) 이외의 제2 영역을 포함할 수 있다. 제1 영역 (CBA)은 발광 영역(EMA)의 제2 방향(DR2) 일 측에 배치될 수 있다. 제1 영역(CBA)은 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)들의 발광 영역(EMA) 사이에 배치될 수 있다. 즉, 표시 장치(10)의 표시 영역(DPA)에는 복수의 발광 영역(EMA)과 제1 영역(CBA)들이 배열될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들과 제1 영역(CBA)들은 각각 제1 방향(DR1)으로 반복 배열되되, 발광 영역(EMA)과 제1 영역(CBA)은 제2 방향(DR2)으로 교대 배열될 수 있다. 제1 영역(CBA)들 및 발광 영역(EMA)들 사이에는 제2 뱅크(BNL2)가 배치되고, 이들 사이의 간격은 제2 뱅크(BNL2)의 폭에 따라 달라질 수 있다. 제1 영역(CBA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(PXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 몇몇 서브 화소(PXn)에 배치되는 전극(RME)들은 제1 영역(CBA)에서 서로 분리되어 배치될 수 있다. 다만, 이에 제한되지 않고, 각 전극(RME)들은 제1 영역(CBA)에서 분리되지 않은 상태로 배치될 수도 있다. 비발광 영역 중, 제1 영역(CBA) 이외의 영역은 제2 영역으로 정의되며, 제1 영역(CBA) 및 발광 영역(EMA) 이외의 영역일 수 있다.
도 3은 도 2의 제1 서브 화소를 나타내는 평면도이다. 도 4는 도 3의 Q1-Q1'선, Q2-Q2'선, 및 Q3-Q3'선을 따라 자른 단면도이다. 도 4는 일 서브 화소(PXn)에 배치된 발광 소자(ED)의 양 단부를 가로지르는 단면을 도시하고 있다.
도 2에 결부하여 도 3 및 도 4를 참조하여 표시 장치(10)에 대하여 구체적으로 설명하면, 표시 장치(10)는 제1 기판(SUB), 및 제1 기판(SUB) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층과 발광 소자층을 구성할 수 있다.
제1 기판(SUB)은 절연 기판일 수 있다. 제1 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
제1 도전층(BML)은 제1 기판(SUB) 상에 배치될 수 있다. 제1 도전층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 제1 도전층(BML)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터의 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 예를 들어, 제1 도전층(BML)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 제1 도전층(BML)은 생략될 수 있다.
버퍼층(BL)은 제1 도전층(BML) 및 제1 기판(SUB) 상에 전면적으로 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 제1 트랜지스터(T1)들을 보호하기 위해 제1 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 액티브층(ACT1)을 포함할 수 있다. 이들은 후술하는 제2 도전층의 게이트 전극(G1)등과 부분적으로 중첩하도록 배치될 수 있다.
한편 도면에서는 표시 장치(10)의 서브 화소(PXn)에 포함된 트랜지스터들 중 제1 트랜지스터(T1)만을 도시하고 있으나, 이에 제한되지 않는다. 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다. 예를 들어, 표시 장치(10)는 서브 화소(PXn)마다 제1 트랜지스터(T1)에 더하여 하나 이상의 트랜지스터들을 더 포함하여 2개 또는 3개의 트랜지스터들을 포함할 수도 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 반도체층이 산화물 반도체를 포함하는 경우, 각 액티브층(ACT1)은 복수의 도체화 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있으며, 이 경우, 액티브층(ACT1)의 도체화 영역은 각각 불순물로 도핑된 도핑 영역일 수 있다.
제1 게이트 절연층(GI)은 반도체층 및 버퍼층(BL)상에 배치된다. 제1 게이트 절연층(GI)은 반도체층을 포함하여, 버퍼층(BL) 상에 배치될 수 있다. 제1 게이트 절연층(GI)은 각 트랜지스터들의 게이트 절연막으로 기능할 수 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 게이트 전극(G1)과 스토리지 커패시터의 제1 정전 용량 전극(CSE1)을 포함할 수 있다. 게이트 전극(G1)은 액티브층(ACT1)의 채널 영역과 두께 방향으로 중첩하도록 배치될 수 있다. 제1 정전 용량 전극(CSE1)은 후술하는 제2 정전 용량 전극(CSE2)과 두께 방향으로 중첩하도록 배치될 수 있다. 일 실시예에서, 제1 정전 용량 전극(CSE1)은 게이트 전극(G1)과 연결되어 일체화될 수 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제1 층간 절연층(IL1)은 제2 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1), 및 제2 정전 용량 전극(CSE2)을 포함할 수 있다.
제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 액티브층(ACT1)의 도핑 영역과 각각 접촉할 수 있다. 또한, 제1 트랜지스터(T1)의 제1 소스 전극(S1)은 또 다른 컨택홀을 통해 제1 도전층(BML)과 접촉할 수 있다.
제2 정전 용량 전극(CSE2)은 제1 정전 용량 전극(CSE1)과 두께 방향으로 중첩하도록 배치된다. 일 실시예에서, 제2 정전 용량 전극(CSE2)은 제1 소스 전극(S1)과 일체화되어 연결될 수 있다. 제1 정전 용량 전극(CSE1)과 제2 정전 용량 전극(CSE2) 사이에는 스토리지 커패시터가 형성될 수 있다.
도면에 도시하지 않았으나, 제3 도전층은 다른 트랜지스터에 데이터 신호를 인가하는 데이터 라인을 더 포함할 수 있다. 데이터 라인은 다른 트랜지스터의 소스/드레인 전극과 연결되어 데이터 라인에서 인가되는 신호를 전달할 수 있다.
제2 층간 절연층(IL2)은 제3 도전층 상에 배치된다. 제2 층간 절연층(IL2)은 제3 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제2 층간 절연층(IL2)은 제3 도전층을 덮으며 제3 도전층을 보호하는 기능을 수행할 수 있다.
제4 도전층은 제2 층간 절연층(IL2) 상에 배치된다. 제4 도전층은 제1 전압 배선(VL1), 제2 전압 배선(VL2), 제3 전압 배선(VL3) 및 제1 도전 패턴(CDP)을 포함할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 공급되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제3 전압 배선(VL3)은 표시 장치(10)의 제조 공정 중, 발광 소자(ED)들을 배치하기 위한 소정의 전압이 인가될 수 있다.
제4 도전층의 제2 전압 배선(VL2)은 후술하는 제1 전극(RME1)과 두께 방향으로 일부 중첩하는 위치에 배치되어 제2 전압 배선(VL2)은 발광 영역(EMA)을 가로지르도록 배치될 수 있다. 반면, 제1 전압 배선(VL1)과 제3 전압 배선(VL3)은 제1 전극(RME1)과 두께 방향으로 중첩하지 않는 위치에 배치될 수 있고, 이들은 단면 상 일 방향으로 이격될 수 있다.
제1 도전 패턴(CDP)은 제2 정전 용량 전극(CSE2)과 연결될 수 있고, 이를 통해 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP)은 후술하는 제1 접촉 전극(CNE1)과도 접촉하며, 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 접촉 전극(CNE1)으로 전달할 수 있다. 한편, 도면에서는 제4 도전층이 그 하부의 제3 도전층과 별도의 층으로 이루어진 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 제4 도전층의 전압 배선들은 제3 도전층에 배치되어 적어도 하나의 층이 생략될 수도 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다.
또한, 제2 도전층, 제3 도전층 및 제4 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제3 층간 절연층(IL3)은 제4 도전층 상에 배치된다. 제3 층간 절연층(IL3)은 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
제3 층간 절연층(IL3) 상에는 표시 소자층으로서, 제1 뱅크(BNL1), 제1 전극(RME1), 발광 소자(ED), 복수의 접촉 전극(CNE1, CNE2)들 및 제2 뱅크(BNL2)가 배치된다. 또한, 제3 층간 절연층(IL3) 상에는 복수의 절연층(PAS1, PAS2, PAS3)들이 배치될 수 있다.
제1 뱅크(BNL1)는 제3 층간 절연층(IL3) 상에 직접 배치될 수 있다. 제1 뱅크(BNL1)는 제1 방향(DR1)으로 소정의 폭을 갖고 제2 방향(DR2)으로 연장되어 각 서브 화소(PXn) 내에 배치될 수 있다. 제1 뱅크(BNL1)는 발광 영역(EMA)의 중심부를 제2 방향(DR2)으로 가로질러 발광 영역(EMA)을 넘어 배치되되, 제1 영역(CBA)에는 배치되지 않을 수 있다. 즉, 제1 뱅크(BNL1)는 제2 방향(DR2)으로 측정된 길이가 발광 영역(EMA)의 제2 방향(DR2)으로 측정된 길이보다 크게 형성되어 일부분은 비발광 영역의 제2 뱅크(BNL2)와 중첩하도록 배치될 수 있다.
도면에서는 하나의 서브 화소(PXn)에 하나의 제1 뱅크(BNL1)가 배치되어 선형 또는 스트라이프(Stripe)형 패턴을 형성하는 것이 예시되어 있으나, 이에 제한되지 않는다. 다른 실시예에서 각 서브 화소(PXn)에는 복수개의 제1 뱅크(BNL1)들이 배치되거나, 어느 한 제1 뱅크(BNL1)가 이웃한 서브 화소(PXn)를 넘어 배치될 수도 있다. 각 서브 화소(PXn)의 발광 영역(EMA)에 배치되는 제1 뱅크(BNL1)의 수는 전극(RME1)의 수 또는 발광 소자(ED)들의 배치에 따라 달라질 수 있다.
제1 뱅크(BNL1)는 제3 층간 절연층(IL3)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 뱅크(BNL1)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 제1 뱅크(BNL1) 상에 배치되는 제1 전극(RME1)에서 반사되어 제3 층간 절연층(IL3)의 상부 방향으로 출사될 수 있다. 제1 뱅크(BNL1)는 발광 소자(ED)에서 방출된 광을 상부 방향으로 반사시키는 반사벽의 기능을 수행할 수 있다. 제1 뱅크(BNL1)의 측면은 선형의 형상으로 경사질 수 있으나, 이에 제한되지 않고 제1 뱅크(BNL1)는 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 제1 뱅크(BNL1)들은 폴리이미드와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않으며, 제1 뱅크(BNL1)는 생략될 수도 있다.
제1 전극(RME1)은 일 방향으로 연장된 형상을 갖고 각 서브 화소(PXn)마다 배치된다. 제1 전극(RME1)은 제2 방향(DR2)으로 연장된 형상을 갖고 발광 영역(EMA)의 중앙부에 배치될 수 있다. 다만, 이에 제한되지 않으며, 각 서브 화소(PXn)에는 제1 전극(RME1) 외에 더 많은 수의 전극이 배치될 수 있으며, 그에 따라 전극들의 배치 및 발광 소자(ED)들의 배치가 달라질 수 있다.
제1 전극(RME1)은 각 서브 화소(PXn)의 발광 영역(EMA)에 배치되고, 일부분은 발광 영역(EMA)을 넘어 제2 뱅크(BNL2)와 두께 방향으로 중첩하도록 배치될 수 있다. 제1 전극(RME1)은 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장되되, 제1 영역(CBA)에서 다른 서브 화소(PXn)의 제1 전극(RME1)과 제2 방향(DR2)으로 이격될 수 있다.
이러한 제1 전극(RME1)의 배치는 제2 방향(DR2)으로 연장된 전극 라인으로 형성되었다가 발광 소자(ED)들을 배치한 뒤 후속 공정에서 서로 분리되어 형성될 수 있다. 상기 전극 라인은 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위해 서브 화소(PXn) 내에 전계를 생성하는 데에 활용될 수 있다. 예를 들어, 발광 소자(ED)들은 잉크젯 프린팅 공정을 통해 전극 라인들 상에 분사되고, 전극 라인들 상에 발광 소자(ED)를 포함하는 잉크가 분사되면 전극 라인들에 정렬 신호를 인가하여 전계를 생성한다. 잉크 내에 분산된 발광 소자(ED)는 생성된 전계에 의해 적어도 일 단부가 제1 전극(RME1)들 상에 배치될 수 있다. 발광 소자(ED)들을 배치시킨 뒤에는 전극 라인 일부를 분리하여 각 서브 화소(PXn)마다 분리된 제1 전극(RME1)을 형성할 수 있다.
제1 전극(RME1)은 발광 소자(ED)와 전기적으로 연결될 수 있다. 제1 전극(RME1)은 후술하는 제2 접촉 전극(CNE2)을 통해 복수의 발광 소자(ED)들 중 어느 일 단부와 연결될 수 있고, 제4 도전층으로부터 인가되는 전기 신호를 발광 소자(ED)에 전달할 수 있다. 다만, 이에 제한되지 않으며, 몇몇 실시예에서 제1 전극(RME1) 및 이를 포함한 복수의 전극들은 발광 소자(ED)와 전기적으로 연결되지 않고, 발광 소자(ED)의 정렬을 위한 신호를 인가하는 데에만 활용될 수도 있다.
제1 전극(RME1)은 제4 도전층의 제2 전압 배선(VL2)과 두께 방향으로 중첩하도록 배치될 수 있다. 제1 전극(RME1)은 그 하부의 제3 층간 절연층(IL3)을 관통하는 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 연결될 수 있다. 제1 전극(RME1)은 제2 전압 배선(VL2)과 전기적으로 연결되어 발광 소자(ED)의 발광을 위한 제2 전원 전압이 인가될 수 있다. 도면에서는 제2 컨택홀(CT2)이 제2 뱅크(BNL2)와 중첩하는 위치에 형성된 것이 예시되어 있으나, 이에 제한되지 않는다. 예를 들어, 제2 컨택홀(CT2)은 제2 뱅크(BNL2)가 둘러싸는 발광 영역(EMA)에 위치할 수 있다.
일 실시예에 따르면, 제1 전극(RME1)은 평면 상 제1 전압 배선(VL1) 및 제3 전압 배선(VL3)과 비중첩하도록 배치될 수 있다. 제1 전극(RME1)의 양 측변들은 각각 제1 전압 배선(VL1) 및 제3 전압 배선(VL3)과 이격될 수 있다. 예를 들어, 제1 전압 배선(VL1)은 제1 전극(RME1)의 제1 방향(DR1) 일 측변과 평면 상 이격됨에 따라, 이들은 최단 수직 거리가 제1 간격(WE1)만큼 이격될 수 있다. 제3 전압 배선(VL3)은 제1 전극(RME1)의 타 측변과 평면 상 이격됨에 따라, 이들은 최단 수직 거리가 제2 간격(WE2)만큼 이격될 수 있다.
제1 전극(RME1)과 두께 방향으로 중첩하도록 배치된 제2 전압 배선(VL2)은 제1 전압 배선(VL1) 및 제3 전압 배선(VL3) 사이에 배치되어 제1 전극(RME1)과 연결된다. 반면, 제1 전압 배선(VL1)과 제3 전압 배선(VL3)은 제3 층간 절연층(IL3) 상에 배치된 제1 전극(RME1) 또는 다른 접촉 전극(CNE1, CNE2)과 직접 연결되지 않을 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)와 연결되고, 제1 트랜지스터(T1)는 후술하는 제1 접촉 전극(CNE1)과 전기적으로 연결될 수 있다. 제1 전압 배선(VL1)에 인가된 제1 전원 전압은 제1 트랜지스터(T1) 및 제1 접촉 전극(CNE1)을 통해 발광 소자(ED)들에 전달될 수 있다. 제3 전압 배선(VL3)은 표시 장치(10)의 구동 중에는 전기 신호가 인가되지 않으며, 제조 공정 중 제1 전압 배선(VL1)과 함께 발광 소자(ED)의 정렬을 위한 신호가 인가될 수 있다.
표시 장치(10)의 제조 공정 중, 제1 전극(RME1)에는 발광 소자(ED)들의 정렬을 위한 신호가 인가될 수 있다. 상기 신호는 제1 전극(RME1)과 이격된 다른 배선 또는 전극을 포함하여 한 쌍의 전극에 인가되어 이들 상에 전계를 생성할 수 있다. 표시 장치(10)는 제1 전극(RME1)과 한 쌍을 이루는 전극 또는 배선으로서 제1 전압 배선(VL1) 및 제3 전압 배선(VL3)을 포함하고, 제1 전극(RME1)과 비중첩하여 이격된 제1 전압 배선(VL1)과 제3 전압 배선(VL3)은 발광 소자(ED)의 정렬을 위한 신호를 인가하는 데에 활용될 수 있다.
일 실시예에 따른 표시 장치(10)는 제3 층간 절연층(IL3)을 기준으로, 그 상부에 배치된 제1 전극(RME1)과 그 하부에 배치된 제1 전압 배선(VL1) 및 제3 전압 배선(VL3)에 각각 신호를 인가하여 발광 소자(ED)들을 제3 층간 절연층(IL3) 상에 배치시킬 수 있다. 제1 전극(RME1)은 그와 이격된 제1 전압 배선(VL1) 및 제3 전압 배선(VL3)과 다른 전기 신호가 인가될 수 있고, 이들 사이에 생성된 전계는 발광 소자(ED)들을 제1 전극(RME1)과 제1 전압 배선(VL1) 또는 제3 전압 배선(VL3) 상에 배치시킬 수 있다. 제1 및 제3 전압 배선(VL1, VL3)과 제1 전극(RME1)에 관한 배치 및 발광 소자(ED)의 정렬에 관한 설명은 다른 도면을 참조하여 후술하기로 한다.
제1 전극(RME1)은 제1 뱅크(BNL1) 상에 배치될 수 있다. 제1 전극(RME1)은 적어도 제1 뱅크(BNL1)의 경사진 측면 상에 배치될 수 있다. 일 실시예에서, 제1 전극(RME1)은 제1 방향(DR1)으로 측정된 폭이 제1 뱅크(BNL1)의 제1 방향(DR1)으로 측정된 폭보다 클 수 있고, 제1 전극(RME1)은 제1 뱅크(BNL1)의 양 측면을 덮도록 배치될 수 있다. 다만, 이에 제한되지 않고 제1 전극(RME1)은 제1 뱅크(BNL1)보다 작은 폭을 갖고 적어도 일 측면만을 덮도록 배치될 수 있다. 제1 전극(RME1)은 적어도 제1 뱅크(BNL1)의 일 측면은 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
제1 전극(RME1)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 제1 전극(RME1)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 제1 전극(RME1)은 발광 소자(ED)에서 방출되어 제1 뱅크(BNL1)의 측면으로 진행하는 광을 각 서브 화소(PXn)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 제1 전극(RME1)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 제1 전극(RME1)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 제1 전극(RME1)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(PAS1)은 제1 전극(RME1) 및 제3 층간 절연층(IL3) 상에 배치된다. 제1 절연층(PAS1)은 제1 뱅크(BNL1) 및 제1 전극(RME1)을 덮도록 배치되되, 제1 전극(RME1) 상면 일부가 노출되도록 배치될 수 있다. 제1 절연층(PAS1)에는 제1 전극(RME1)의 상면 중, 제1 뱅크(BNL1) 상에 배치된 부분의 상면을 노출하는 개구부(OP)가 형성될 수 있고, 접촉 전극(CNE1, CNE2)들 중 일부는 개구부(OP)를 통해 제1 전극(RME1)들과 접촉할 수 있다. 제1 절연층(PAS1)은 제1 전극(RME1)을 보호함과 동시에 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
한편, 도면에서는 개구부(OP)들이 발광 소자(ED)의 양 단부와 제1 방향(DR1)으로 나란하게 형성된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 절연층(PAS1)의 개구부(OP)들은 발광 소자(ED)들과 제1 방향(DR1)으로 중첩하지 않도록 배치될 수 있다. 예를 들어, 개구부(OP)는 복수의 발광 소자(ED)들이 배치되는 영역과 제2 방향(DR2)으로 이격되어 형성될 수 있다. 발광 소자(ED)는 양 단부에서 광이 방출되는데, 개구부(OP)는 상기 광의 진행 경로에서 벗어나도록 위치할 수 있다. 제1 절연층(PAS1)의 개구부(OP)는 발광 소자(ED)들이 배치되지 않는 제1 영역(CBA)에 형성될 수 있다. 후술하는 접촉 전극(CNE1, CNE2)들은 발광 영역(EMA)과 제1 영역(CBA)에 걸쳐 배치되어, 제1 영역(CBA)에 형성된 개구부(OP)를 통해 노출된 전극(RME), 및 발광 영역(EMA)에 배치된 발광 소자(ED)들과 접촉할 수 있다.
제2 뱅크(BNL2)는 제1 절연층(PAS1) 상에 배치될 수 있다. 제2 뱅크(BNL2)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있다. 제2 뱅크(BNL2)는 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다. 또한, 제2 뱅크(BNL2)는 서브 화소(PXn)마다 배치된 발광 영역(EMA)과 제1 영역(CBA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 제2 뱅크(BNL2)의 제2 방향(DR2)으로 연장된 부분 중 발광 영역(EMA) 사이에 배치된 부분은 제1 영역(CBA) 사이에 배치된 부분보다 큰 폭을 가질 수 있다. 제1 영역(CBA)들 사이의 간격은 발광 영역(EMA)들 사이의 간격보다 작을 수 있다.
제2 뱅크(BNL2)는 제1 뱅크(BNL1)보다 더 큰 높이를 갖도록 형성될 수 있다. 제2 뱅크(BNL2)는 표시 장치(10)의 제조 공정의 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지하여 다른 서브 화소(PXn)마다 다른 발광 소자(ED)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 제2 뱅크(BNL2)는 제1 뱅크(BNL1)와 같이 폴리이미드를 포함할 수 있으나, 이에 제한되는 것은 아니다.
발광 소자(ED)는 제1 절연층(PAS1) 상에 배치될 수 있다. 복수의 발광 소자(ED)들은 제1 전극(RME1) 또는 제1 전압 배선(VL1)과 제3 전압 배선(VL3)이 연장된 제2 방향(DR2)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있고, 제1 전극(RME1)이 연장된 방향과 발광 소자(ED)가 연장된 방향은 실질적으로 수직을 이루도록 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)는 제1 전극(RME1)이 연장된 방향에 비스듬히 배치될 수도 있다.
발광 소자(ED)는 서로 다른 도전형으로 도핑된 반도체층들을 포함할 수 있다. 발광 소자(ED)는 복수의 반도체층들을 포함하여 제1 전극(RME1)과 제1 전압 배선(VL1) 또는 제3 전압 배선(VL3) 상에 생성되는 전계의 방향에 따라 일 단부가 특정 방향을 향하도록 배향될 수 있다. 또한, 발광 소자(ED)는 발광층(도 7의 '36')을 포함하여 특정 파장대의 광을 방출할 수 있다. 각 서브 화소(PXn)에 배치된 발광 소자(ED)들은 발광층(36)을 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수도 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)에 배치된 발광 소자(ED)들은 동일한 색의 광을 방출할 수 있다.
발광 소자(ED)는 제1 기판(SUB)의 상면에 수직한 방향으로 복수의 층들이 배치될 수 있다. 표시 장치(10)의 발광 소자(ED)는 연장된 일 방향이 제1 기판(SUB)과 평행하도록 배치되고, 발광 소자(ED)에 포함된 복수의 반도체층들은 제1 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 층들은 제1 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
일 실시예에서, 발광 소자(ED)는 적어도 일 단부가 제1 전극(RME1) 상에 배치될 수 있다. 예를 들어, 발광 소자(ED)는 양 단부가 제1 전극(RME1) 및 제1 전압 배선(VL1) 또는 제3 전압 배선(VL3) 상에 놓이도록 배치될 수 있다. 제1 전극(RME1)의 양 측변과 이격되어 각각 제1 전압 배선(VL1) 및 제3 전압 배선(VL3)이 배치되므로, 복수의 발광 소자(ED)들은 어느 한 단부가 제1 전극(RME1) 상에 놓이며 제1 전극(RME1)의 양 측변들 상에 배치될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 가짐에 따라, 제1 단부 및 그 반대편 제2 단부를 포함할 수 있다. 하나의 제1 전극(RME1)만을 포함하는 실시예에서, 발광 소자(ED)는 제1 단부는 제1 전극(RME1)과 두께 방향으로 비중첩하도록 배치되고 제2 단부는 제1 전극(RME1) 상에 배치될 수 있다. 제1 전극(RME1)과 제1 전압 배선(VL1) 또는 제3 전압 배선(VL3)의 최단 수직 거리인 제1 간격(WE1) 및 제2 간격(WE2)이 발광 소자(ED)의 길이보다 짧을 경우, 발광 소자(ED)의 제1 단부는 제1 전압 배선(VL1) 또는 제3 전압 배선(VL3) 상에 놓이도록 배치될 수 있다. 이에 제한되지 않고, 제1 간격(WE1)과 제2 간격(WE2)이 발광 소자(ED)의 길이보다 길 경우, 발광 소자(ED)는 제1 단부가 제1 전극(RME1)과 제1 전압 배선(VL1) 또는 제3 전압 배선(VL3) 사이의 영역에 놓이도록 배치될 수 있다. 발광 소자(ED)는 양 단부가 제1 절연층(PAS1) 상에 직접 배치되나, 어느 한 단부만이 제1 전극(RME1) 상에 놓이므로 제1 절연층(PAS1)의 단차에 의해 단면 상 발광 소자(ED)는 비스듬히 배치될 수도 있다. 다만, 이에 제한되지 않는다.
발광 소자(ED)의 양 단부는 각각 접촉 전극(CNE1, CNE2)들과 접촉할 수 있다. 발광 소자(ED)는 연장된 일 방향측 단부면에는 절연막(도 7의 '38')이 형성되지 않고 반도체층 또는 전극층 일부가 노출되기 때문에, 상기 노출된 반도체층은 접촉 전극(CNE1, CNE2)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서 발광 소자(ED)는 절연막(38) 중 적어도 일부 영역이 제거되고, 절연막(38)이 제거되어 반도체층들의 양 단부 측면이 부분적으로 노출될 수 있다. 상기 노출된 반도체층의 측면은 접촉 전극(CNE1, CNE2)과 직접 접촉할 수도 있다.
제2 절연층(PAS2)은 제1 절연층(PAS1)과 발광 소자(ED) 상에 부분적으로 배치될 수 있다. 일 예로, 제2 절연층(PAS2)은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(ED)의 일 단부 및 타 단부는 덮지 않도록 배치된다. 또한, 제2 절연층(PAS2)은 제1 뱅크(BNL1) 및 제2 뱅크(BNL2) 상에도 배치될 수 있다. 즉, 제2 절연층(PAS2)은 발광 영역(EMA)에서 발광 소자(ED)를 포함하여 제1 절연층(PAS1) 및 제2 뱅크(BNL2) 상에 배치되되, 발광 소자(ED)의 양 단부와 함께 제1 전극(RME1)이 배치된 부분 일부를 노출하도록 배치될 수 있다. 이러한 제2 절연층(PAS2)의 형상은 표시 장치(10)의 제조 공정 중 제1 절연층(PAS1) 및 제2 뱅크(BNL2) 상에 전면적으로 배치되었다가 발광 소자(ED)의 양 단부를 노출하도록 제거하는 공정에 의해 형성된 것일 수 있다.
제2 절연층(PAS2) 중 발광 소자(ED) 상에 배치된 부분은 평면상 제1 절연층(PAS1) 상에서 제2 방향(DR2)으로 연장되어 배치됨으로써 각 서브 화소(PXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)은 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 고정시킬 수 있다. 또한, 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제1 절연층(PAS1) 사이의 공간을 채우도록 배치될 수도 있다.
제2 절연층(PAS2) 상에는 복수의 접촉 전극(CNE1, CNE2)들과 제3 절연층(PAS3)이 배치될 수 있다. 접촉 전극(CNE1, CNE2)은 발광 소자(ED)들의 양 단부 중 제1 단부들과 접촉하며 제1 전극(RME1)과 연결되지 않는 제1 접촉 전극(CNE1) 및 발광 소자(ED)들의 제2 단부들과 접촉하며 제1 전극(RME1)과 연결된 적어도 하나의 제2 접촉 전극(CNE2)을 포함할 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 발광 소자(ED)의 양 단부와 접촉할 수 있다. 예를 들어, 발광 소자(ED)의 양 단부면에는 반도체층이 노출되고, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 상기 반도체층이 노출된 단부면에서 발광 소자(ED)와 접촉할 수 있다.
제1 접촉 전극(CNE1)은 발광 소자(ED)들의 제1 단부 상에 배치되어 이와 접촉할 수 있다. 제1 접촉 전극(CNE1)은 제1 전극(RME1)의 양 측변 상에 배치된 발광 소자(ED)들의 제1 단부 상에 동시에 배치될 수 있다. 예시적인 실시예에서, 제1 접촉 전극(CNE1)은 제2 방향(DR2)으로 연장된 제1 연장부(CN_E1) 및 제2 연장부(CN_E2)와, 제1 방향(DR1)으로 연장되어 제1 및 제2 연장부(CN_E1, CN_E2)를 연결하는 연결부(CN_B)를 포함할 수 있다. 제1 연장부(CN_E1)는 제1 전극(RME1)의 제1 방향(DR1) 일 측으로 좌측에 배치된 발광 소자(ED)들의 제1 단부 상에 배치될 수 있다. 제2 연장부(CN_E2)는 제1 전극(RME1)의 우측에 배치된 발광 소자(ED)들의 제1 단부 상에 배치될 수 있다. 연결부(CN_B)는 발광 소자(ED)들을 덮지 않으며 제1 연장부(CN_E1) 및 제2 연장부(CN_E2)를 서로 연결할 수 있다. 일 실시예에서 연결부(CN_B)는 발광 영역(EMA)의 제2 방향(DR2) 일 측인 하측에 배치되어 발광 소자(ED)들과 접촉하지 않으며 연장부들을 연결할 수 있다.
제2 접촉 전극(CNE2)은 제1 전극(RME1) 상에 배치되며, 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제2 접촉 전극(CNE2)은 제1 전극(RME1) 상에 배치된 발광 소자(ED)들의 제2 단부 상에 배치되어 이와 접촉할 수 있다. 발광 소자(ED)들이 제1 전극(RME1)의 양 측변들 상에 배치되므로, 하나의 서브 화소(PXn)에는 복수개의 제2 접촉 전극(CNE2), 예를 들어 2개의 제2 접촉 전극(CNE2)이 배치될 수 있다. 다만, 이에 제한되지 않으며, 각 서브 화소(PXn)에는 하나의 제2 접촉 전극(CNE2)만이 배치될 수도 있다. 제2 접촉 전극(CNE2)은 각각 제1 절연층(PAS1)에 형성된 개구부(OP)를 통해 노출된 제1 전극(RME1)과 접촉할 수 있다. 제2 접촉 전극(CNE2)은 제1 전극(RME1)을 통해 제2 전압 배선(VL2)과 연결될 수 있고, 발광 소자(ED)들의 제2 단부에 제2 전원 전압을 전달할 수 있다.
일 실시예에 따르면, 제1 접촉 전극(CNE1)은 제1 절연층(PAS1) 및 제3 층간 절연층(IL3)을 관통하는 제1 컨택홀(CT1)을 통해 제1 도전 패턴(CDP)과 연결될 수 있다. 제1 접촉 전극(CNE1)은 제1 연장부(CN_E1)가 발광 영역(EMA) 내에 형성된 제1 컨택홀(CT1)을 통해 제1 도전 패턴(CDP)과 접촉할 수 있다. 제2 접촉 전극(CNE2)과 달리, 제1 접촉 전극(CNE1)은 제1 전극(RME1)을 통하지 않고 그 하부의 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 제1 전압 배선(VL1)으로 인가된 제1 전원 전압은 제1 트랜지스터(T1)와 제1 접촉 전극(CNE1)을 통해 발광 소자(ED)들의 제1 단부로 전달될 수 있다.
도면에서는 하나의 서브 화소(PXn)에 하나의 제1 접촉 전극(CNE1)과 2개의 제2 접촉 전극(CNE2)이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)의 개수는 각 서브 화소(PXn)에 배치된 제1 전극(RME1)과 제2 전극(RME2)의 수에 따라 달라질 수 있다.
접촉 전극(CNE1, CNE2)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극(CNE1, CNE2)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 접촉 전극(CNE1, CNE2)을 투과하여 전극(RME1, RME2)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2) 사이에는 제3 절연층(PAS3)이 배치될 수 있다. 제3 절연층(PAS3)은 제2 접촉 전극(CNE2)이 배치된 영역을 제외하고 제1 접촉 전극(CNE1)을 포함하여 제2 절연층(PAS2) 상에도 배치될 수 있다. 제3 절연층(PAS3)은 제1 전극(RME1) 상에서 제2 접촉 전극(CNE2)이 배치된 부분을 제외하고 제1 절연층(PAS1) 및 제2 절연층(PAS2) 상에 전면적으로 배치될 수 있다. 제3 절연층(PAS3)은 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)이 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다. 즉, 일 실시예에서 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 서로 다른 층에 배치될 수 있다. 제1 접촉 전극(CNE1)은 제2 절연층(PAS2) 상에 직접 배치되고, 제2 접촉 전극(CNE2)은 제3 절연층(PAS3) 상에 직접 배치될 수 있다. 다만, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 제2 절연층(PAS2)과 제3 절연층(PAS3)이 배치되지 않고 발광 소자(30)의 양 단부가 노출된 영역에서는 제1 절연층(PAS1) 상에 직접 배치될 수도 있다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2) 사이에 제3 절연층(PAS3)이 배치되어 이들을 상호 절연시킬 수 있으나, 상술한 바와 같이 제3 절연층(PAS3)은 생략될 수도 있다. 이 경우, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 동일한 층에 배치될 수 있다.
한편, 도면에는 도시하지 않았으나, 제2 절연층(PAS2), 제3 절연층(PAS3), 및 접촉 전극(CNE1, CNE2)들 상에는 이들을 덮는 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(SUB) 상에 전면적으로 배치되어 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlxOy), 질화알루미늄(AlNx)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로서, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
도 5는 일 실시예에 따른 표시 장치의 전압 배선들의 배치와 발광 소자들이 정렬되는 것을 나타내는 평면도이다. 도 6은 도 5의 전압 배선들의 배치와 발광 소자들이 정렬되는 것을 나타내는 단면도이다. 도 5에서는 제1 서브 화소(PX1)에 배치된 제1 뱅크(BNL1)와 복수의 전압 배선(VL1, VL2, VL3)들 및 제1 전극 라인(RM1)의 개략적인 평면 배치를 도시하고 있다. 도 5 및 도 6에서는 전압 배선들 및 제1 전극 라인(RM1)을 이용하여 발광 소자(ED)들을 배치하는 것을 도시하고 있다.
도 5 및 도 6을 참조하면, 제4 도전층의 전압 배선(VL1, VL2, VL3)들은 평면 상 제2 방향(DR2)으로 연장되어 배치될 수 있다. 제1 전압 배선(VL1)은 서브 화소(PXn)의 경계에서 제2 방향(DR2)으로 연장되다가 일부 절곡된 부분이 발광 영역(EMA) 내에 위치하도록 배치될 수 있다. 제2 전압 배선(VL2)과 제3 전압 배선(VL3)은 제2 방향(DR2)으로 연장되어 발광 영역(EMA)을 가로지르도록 배치될 수 있다. 다만, 이에 제한되지 않으며, 다른 전압 배선들도 반드시 제2 방향(DR2)으로만 연장되지 않고 부분적으로 절곡될 수 있다.
표시 장치(10)는 각 서브 화소(PXn)의 발광 영역(EMA)에 발광 소자(ED)들을 포함한 잉크(S)를 분사한 뒤, 제1 전극 라인(RM1) 상에 전계(EL)를 생성하여 발광 소자(ED)들을 배치시킬 수 있다. 표시 장치(10)의 제조 공정 중, 각 서브 화소(PXn)에는 제2 방향(DR2)으로 연장된 제1 전극 라인(RM1)이 배치된다. 제1 전극 라인(RM1)은 발광 영역(EMA)과 제1 영역(CBA)을 넘어 연장될 수 있고, 제2 방향(DR2)으로 이웃한 서브 화소(PXn)들은 하나의 제1 전극 라인(RM1)을 공유할 수 있다. 제1 전극 라인(RM1)은 발광 소자(ED)들을 배치하고 이들을 고정시키는 제2 절연층(PAS2)을 형성한 뒤, 제1 영역(CBA)에서 절단될 수 있다. 제1 전극 라인(RM1)은 각 서브 화소(PXn)마다 배치되는 복수의 제1 전극(RME1)으로 분리될 수 있다.
일 실시예에서, 발광 소자(ED)들은 잉크(S)에 분산된 상태로 준비되고, 발광 소자(ED)는 잉크젯 프린팅 공정으로 각 서브 화소(PXn)의 발광 영역(EMA)에 분사될 수 있다. 제1 전극 라인(RM1) 상에 발광 소자(ED)를 포함한 잉크(S)가 분사되면, 제1 전극 라인(RM1)과 전압 배선(VL1, VL2, LV3)들 중 일부에 정렬 신호를 인가하여 제1 전극 라인(RM1) 상에 전계(EL)를 생성한다.
제1 전극 라인(RM1)은 제2 방향(DR2)으로 연장되어 복수의 비표시 영역(NDA)에 위치한 패드 영역에도 배치될 수 있다. 제1 내지 제3 전압 배선(VL1, VL2, VL3)들도 제2 방향(DR2)으로 연장되어 패드 영역에 배치될 수 있다. 제1 전극 라인(RM1)과 복수의 전압 배선(VL1, VL2, VL3)들은 각각 패드 영역에서 외부 장치와 연결되어 정렬 신호가 인가될 수 있다.
일 실시예에 따르면, 표시 장치(10)는 적어도 제1 전극 라인(RM1), 제1 전압 배선(VL1) 및 제3 전압 배선(VL3)에 정렬 신호를 인가하여 발광 소자(ED)들을 배치할 수 있다. 제1 전극 라인(RM1)과 제2 전압 배선(VL2)은 제2 컨택홀(CT2)을 통해 서로 연결될 수 있고, 이들은 각각 동일한 부호의 정렬 신호가 인가될 수 있다. 제2 전압 배선(VL2)에는 제1 전극 라인(RM1)과 같이 동일한 부호의 정렬 신호가 개별적으로 인가되거나, 그렇지 않고 제1 전극 라인(RM1)에만 인가된 정렬 신호가 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)으로 전달될 수 있다. 제1 전압 배선(VL1)과 제3 전압 배선(VL3)은 제1 전극 라인(RM1)과 다른 부호의 정렬 신호가 인가될 수 있다. 서로 다른 부호의 정렬 신호가 인가된 전극 라인 및 전압 배선 사이에는 전계(EL)가 생성될 수 있다. 예를 들어, 제1 전극 라인(RM1)과 제1 전압 배선(VL1) 사이, 및 제1 전극 라인(RM1)과 제3 전압 배선(VL3) 사이에는 각각 특정 방향을 향하는 전계(EL)가 생성될 수 있다.
제1 전극(RME1) 또는 제1 전극 라인(RM1)과 제1 및 제3 전압 배선(VL1, VL3)들은 서로 다른 층에 배치되더라도, 서로 두께 방향으로 중첩되지 않도록 이격될 수 있다. 제1 전극 라인(RM1)과 제1 전압 배선(VL1)은 단면 상 최단 수직 거리가 제1 간격(WE1)만큼 이격되고, 제1 전극 라인(RM1)과 제3 전압 배선(VL3)은 단면 상 최단 수직 거리가 제2 간격(WE2)만큼 이격될 수 있다. 전극 라인 및 전압 배선이 서로 다른 층에 배치되더라도 이들이 일정 간격 이격된 상태에서 각각 정렬 신호가 인가되면, 이들 사이에는 전계(EL)가 생성될 수 있다. 서로 다른 도전형으로 도핑된 반도체층들을 포함한 발광 소자(ED)는 분자 내 쌍극성(Dipole)을 가질 수 있고, 발광 소자(ED)들은 전계(EL)에 의해 유전영동힘을 받아 위치 및 배향 방향이 변하면서 적어도 일 단부가 제1 전극 라인(RM1) 상에 배치될 수 있다.
제1 전극 라인(RM1)에는 동일한 부호의 정렬 신호가 인가되므로, 제1 전극 라인(RM1) 상에는 발광 소자(ED)들의 특정 일 단부, 예를 들어 제2 단부가 배치될 수 있다. 일 실시예에서 제1 전압 배선(VL1)과 제1 전극 라인(RM1) 상에 배치된 발광 소자(ED)는 제3 전압 배선(VL3)과 제1 전극 라인(RM1) 상에 배치된 발광 소자(ED)들과 제1 단부 또는 제2 단부가 향하는 방향이 서로 반대 방향일 수 있다.
제1 절연층(PAS1) 상에 배치된 발광 소자(ED)들은 후속 공정에서 제2 절연층(PAS2)이 형성되어 배치된 위치가 고정될 수 있다. 이어 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)을 형성하여 복수의 발광 소자(ED)들은 양 단부가 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다.
표시 장치(10)는 제3 층간 절연층(IL3) 상에 배치된 복수의 전극 라인들을 이용하여 발광 소자(ED)들을 배치하는 경우보다 서로 다른 층에 배치된 전극 라인과 전압 배선들을 이용하므로 각 서브 화소(PXn)의 발광 영역을 형성하는데 필요한 면적이 최소화될 수 있다. 발광 소자(ED)들을 정렬하는 데에 이용되는 제1 전압 배선(VL1)과 제3 전압 배선(VL3)은 제2 뱅크(BNL2)의 하부에 배치되므로, 이들이 제2 뱅크(BNL2)와 두께 방향으로 중첩하더라도 발광 영역(EMA) 내에 전계(EL)를 생성할 수 있다. 특히, 하나의 전극 라인과 그 하부의 전압 배선들을 이용하면, 전극 라인과 전압 배선 사이의 간격이 발광 소자(ED)의 길이에 제약받지 않을 수 있다. 예를 들어, 제1 전극 라인(RM1)과 제1 전압 배선(VL1) 사이의 최단 수직 거리인 제1 간격(WE1)은 발광 소자(ED)의 길이에 무관하게 설정될 수 있다. 제1 간격(WE1)과 발광 소자(ED)의 길이 간 대소 관계는 발광 소자(ED)와 제1 전압 배선(VL1) 간 두께 방향 중첩 여부만 결정할 뿐, 발광 소자(ED)들이 접촉 전극(CNE1, CNE2)과의 연결을 통해 발광하므로 해당 발광 소자(ED)의 발광과는 전혀 무관할 수 있다. 동일한 층에 배치된 복수의 전극 라인들을 활용하는 경우보다 전극 라인들 간 간격 조절에 구애받지 않으므로 인접한 전극 라인들 사이의 단락(Short)이나 발광 소자(ED)의 불안정한 배치 등이 문제되지 않을 수 있다.
또한, 제3 층간 절연층(IL3) 상에는 하나의 제1 전극 라인(RM1) 또는 제1 전극(RME1)만이 배치되더라도, 제1 전극 라인(RM1)을 기준으로 양 측변에 발광 소자(ED)들을 배치시킬 수 있어 3개의 전극 라인을 이용한 것과 동일한 발광 영역을 확보할 수 있다. 즉, 일 실시예에 따른 표시 장치(10)는 발광 영역(EMA)의 면적에 제한되지 않으며 일정 개수 이상의 발광 소자(ED)들을 배치할 수 있으며, 단위 면적 대비 발광 영역(EMA) 또는 휘도가 크고 고해상도 표시 장치의 구현이 유리한 이점이 있다.
도 7은 일 실시예에 따른 발광 소자의 개략도이다.
발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 마이크로 미터(Micro-meter) 또는 나노 미터(Nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(ED)는 두 전극 상에 형성된 전계에 의해 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다. 후술하는 발광 소자(ED)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다.
도 7을 참조하면, 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 발광 소자(ED)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(31)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 발광 소자(ED)의 제1 단부는 발광층(36)을 기준으로 제1 반도체층(31)이 배치된 부분일 수 있다.
제2 반도체층(32)은 후술하는 발광층(36) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며 발광 소자(ED)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예를 들어, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(32)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 발광 소자(ED)의 제2 단부는 발광층(36)을 기준으로 제2 반도체층(32)이 배치된 부분일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예를 들어, 발광층(36)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 발광층(36)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 발광층(36)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 발광층(36)에서 방출되는 광은 발광 소자(ED)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 발광층(36)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 도 7에서는 발광 소자(ED)가 하나의 전극층(37)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(ED)는 더 많은 수의 전극층(37)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(ED)에 대한 설명은 전극층(37)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(37)은 일 실시예에 따른 표시 장치(10)에서 발광 소자(ED)가 전극 또는 접촉 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 다만, 이에 제한되는 것은 아니다.
절연막(38)은 상술한 복수의 반도체층 및 전극층들의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되고, 발광 소자(ED)가 연장된 일 방향으로 연장될 수 있다. 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 절연막(38)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(38)이 발광 소자(ED)의 길이방향으로 연장되어 제1 반도체층(31)으로부터 전극층(37)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(38)은 발광층(36)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(37) 외면의 일부만 커버하여 각 전극층(37)의 외면이 부분적으로 노출될 수도 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(38)의 두께는 40nm 내외일 수 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlxOy) 등을 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다. 이에 따라 발광층(36)이 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광층(36)을 포함하여 발광 소자(ED)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다. 예를 들어, 절연막(38)은 스테아릭 산(Stearic acid), 2,3-나프탈렌 디카르복실산(2,3-Naphthalene dicarboxylic acid) 등과 같은 물질로 외면이 표면처리될 수 있다.
발광 소자(ED)는 길이(h)가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(ED)의 직경은 30nm 내지 700nm의 범위를 갖고, 발광 소자(ED)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 표시 장치(10)에 포함되는 복수의 발광 소자(ED)들은 발광층(36)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(ED)의 직경은 500nm 내외의 범위를 가질 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 다른 실시예에 대하여 설명하기로 한다.
도 8은 다른 실시예에 따른 표시 장치의 일부 단면도이다.
도 8을 참조하면, 복수의 전압 배선(VL1, VL2, VL3)들은 제3 도전층으로 이루어지고, 제3 층간 절연층(IL3)은 생략될 수 있다. 제1 전압 배선(VL1), 제2 전압 배선(VL2) 및 제3 전압 배선(VL3)은 각각 제1 층간 절연층(IL1) 상에 직접 배치되고, 제1 전극(RME1, 제1 뱅크(BNL1) 및 제1 절연층(PAS1)은 제2 층간 절연층(IL2) 상에 직접 배치될 수 있다. 즉, 제1 전압 배선(VL1), 제2 전압 배선(VL2) 및 제3 전압 배선(VL3)은 제1 트랜지스터(T1)의 소스 전극(S1)과 동일한 층에 배치될 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)의 드레인 전극(D1)과 일체화될 수 있다. 또한, 도면에 도시되지 않았으나, 제1 접촉 전극(CNE1)은 제1 도전 패턴(CDP)이 아닌 제2 정전 용량 전극(CSE2)과 직접 연결될 수 있다. 제1 내지 제3 전압 배선(VL1, VL2, VL3)들은 그 상부에 배치된 제1 전극(RME1)과의 배치에 비교적 자유로울 수 있으므로, 제3 도전층에 배치된 다른 배선들을 회피한 설계가 가능하다. 본 실시예의 표시 장치(10)는 제4 도전층 및 제3 층간 절연층(IL3)이 생략됨에 따라 전체 제조 공정 수가 단축될 수 있다.
도 9는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 10은 도 9의 Q4-Q4'선을 따라 자른 단면도이다.
도 9 및 도 10을 참조하면, 일 실시예에 따른 표시 장치(10_1)는 일 방향으로 연장된 형상의 제1 접촉 전극(CNE1_1)과 제2 접촉 전극(CNE2_1)에 더하여, 복수의 발광 소자(ED)들의 일 단부 및 타 단부와 접촉하는 제3 접촉 전극(CNE3_1)을 더 포함할 수 있다. 발광 소자(ED)는 제1 전극(RME1)을 기준으로 양 측변에 각각 배치된 제1 발광 소자(ED1)들과 제2 발광 소자(ED2)들을 포함할 수 있다. 본 실시예에 따른 표시 장치(10_1)는 제1 발광 소자(ED1)들과 제2 발광 소자(ED2)들이 제3 접촉 전극(CNE3_1)을 통해 서로 연결된 점에서 차이가 있다.
구체적으로, 제1 발광 소자(ED1)는 제1 단부가 제1 전압 배선(VL1) 상에 배치되거나 제1 전극(RME1)과의 제1 전압 배선(VL1) 사이에 배치되고 제2 단부가 제1 전극(RME1) 상에 배치된다. 제2 발광 소자(ED2)는 제1 단부가 제3 전압 배선(VL3) 상에 배치되거나 제1 전극(RME1)과의 제3 전압 배선(VL3) 사이에 배치되고 제2 단부가 제1 전극(RME1) 상에 배치된다. 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 제1 단부가 향하는 방향이 서로 반대일 수 있다. 제1 발광 소자(ED1)는 제1 전압 배선(VL1)과 제1 전극(RME1) 상에 생성된 전계에 의해 배치된 발광 소자이고 제2 발광 소자(ED2)는 제3 전압 배선(VL3)과 제1 전극(RME1) 상에 생성된 전계에 의해 배치된 발광 소자일 수 있다.
제1 접촉 전극(CNE1_1)은 제2 방향(DR2)으로 연장되어 제1 발광 소자(ED1)들의 제1 단부 상에 배치된다. 제1 접촉 전극(CNE1_1)은 제1 연장부(CN_E1)만을 포함한 형상을 가짐에 따라, 제1 전극(RME1)과 비중첩하도록 배치될 수 있다. 제1 접촉 전극(CNE1_1)은 제1 컨택홀(CT1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되고, 제1 발광 소자(ED1)들의 제1 단부와 접촉할 수 있다.
제2 접촉 전극(CNE2_1)은 제2 방향(DR2)으로 연장되어 제2 발광 소자(ED2)들의 제2 단부 및 제1 전극(RME1)의 일 측에 배치된다. 제2 접촉 전극(CNE2_1)은 제1 전극(RME1) 상에 배치되어 이와 접촉함으로써 제2 전압 배선(VL2)과 전기적으로 연결될 수 있고, 제2 발광 소자(ED2)들의 제2 단부와 접촉할 수 있다.
제3 접촉 전극(CNE3_1)은 제1 발광 소자(ED1)의 제2 단부 및 제2 발광 소자(ED2)의 제1 단부 상에 배치될 수 있다. 제3 접촉 전극(CNE3_1)은 제2 방향(DR2)으로 연장된 제3 연장부(CN_E3)와 제4 연장부(CN_E4), 및 이들을 연결하도록 제1 방향(DR1)으로 연장된 연결부(CN_B)들을 포함할 수 있다. 제3 연장부(CN_E3)는 제1 전극(RME1) 상에 배치되어 제1 발광 소자(ED1)들의 제2 단부와 접촉할 수 있다. 제4 연장부(CN_E4)는 제2 발광 소자(ED2)들의 제1 단부와 접촉하며 배치될 수 있다. 연결부(CN_B)들은 제3 연장부(CN_E3)와 제4 연장부(CN_E4)를 연결하도록 배치되며, 평면 상 제3 접촉 전극(CNE3_1)은 제2 접촉 전극(CNE2_1)을 둘러싸는 형상을 가질 수 있다.
제3 접촉 전극(CNE3_1)은 제3 연장부(CN_E3)가 제1 전극(RME1) 상에 배치되더라도, 개구부(OP)를 통해 제1 전극(RME1)과 접촉하지 않을 수 있다. 제3 접촉 전극(CNE3_1)은 다른 접촉 전극들과 달리 그 하부의 제1 전극(RME1) 또는 제4 도전층과 직접 연결되지 않고 발광 소자(ED1, ED2)들과만 연결될 수 있다. 이에 따라, 제1 발광 소자(ED1)로 전달된 전기 신호는 제3 접촉 전극(CNE3_1)을 통해 제2 발광 소자(ED2)로 흐를 수 있고, 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 직렬로 연결될 수 있다. 일 실시예에 따른 표시 장치(10_1)는 발광 소자(ED1, ED2)들과만 접촉하는 제3 접촉 전극(CNE3_1)을 더 포함하여, 동일한 개수의 발광 소자(ED1, ED2)들을 직렬로 연결할 수 있고 각 서브 화소(PXn)의 단위 면적 당 휘도를 더 향상시킬 수 있다.
도 9 및 도 10의 실시예는 표시 장치(10_1)가 제3 접촉 전극(CNE3_1)을 더 포함하여 제1 발광 소자(ED1)와 제2 발광 소자(ED2)가 서로 직렬로 연결된 2직렬 구조를 가질 수 있다. 다만, 이에 제한되지 않으며 표시 장치(10)는 더 많은 수의 접촉 전극을 포함하여 각 서브 화소(PXn)의 발광 소자들이 더 많은 직렬 구성을 가질 수 있다.
도 11은 또 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 11을 참조하면, 표시 장치(10_2)는 더 많은 수의 접촉 전극들을 포함하여 발광 소자(ED)들을 더 많은 직렬 연결로 구성할 수 있다. 일 실시예에 따른 표시 장치(10_2)는 제1 단부가 제1 접촉 전극(CNE1_2)과 접촉한 제1 발광 소자(ED1)와 제2 단부가 제2 접촉 전극(CNE2_2)과 접촉한 제2 발광 소자(ED2)에 더하여, 양 단부가 제3 접촉 전극(CNE3_2), 제4 접촉 전극(CNE4_2) 또는 제5 접촉 전극(CNE5_2)과 접촉하는 제3 발광 소자(ED3) 및 제4 발광 소자(ED4)를 더 포함할 수 있다. 제1 내지 제4 발광 소자(ED1, ED2, ED3, ED4)들은 제1 트랜지스터(T1) 또는 제2 전압 배선(VL2)과 연결되지 않는 제3 내지 제5 접촉 전극(CNE3_2, CNE4_2, CNE5_2)들을 통해 서로 연결될 수 있고, 이들은 직렬로 연결될 수 있다.
구체적으로, 제1 내지 제4 발광 소자(ED1~ED4)들은 제2 단부가 제1 전극(RME1) 상에 배치된다. 제1 발광 소자(ED1)와 제3 발광 소자(ED3)는 제1 전극(RME1)과 제1 전압 배선(VL1) 상에 생성된 전계에 의해 배치된 발광 소자로서, 제1 단부가 제1 방향(DR1) 타 측을 향하도록 배치될 수 있다. 제2 발광 소자(ED2)와 제4 발광 소자(ED4)는 제1 전극(RME1)과 제3 전압 배선(VL3) 상에 생성된 전계에 의해 배치된 발광 소자로서, 제1 단부가 제1 방향(DR1) 일 측을 향하도록 배치될 수 있다. 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 발광 영역(EMA)의 중심을 기준으로 상측에 배치되고, 제3 발광 소자(ED3)와 제4 발광 소자(ED4)는 발광 영역(EMA)의 중심을 기준으로 하측에 배치될 수 있다. 다만, 제1 발광 소자(ED1)와 제3 발광 소자(ED3), 및 제2 발광 소자(ED2)와 제4 발광 소자(ED4)는 이들의 양 단부가 접촉하는 접촉 전극의 종류에 따라 구분되는 발광 소자로서, 그 배치된 위치를 통해 명확하게 구분되지 않을 수 있다.
제1 접촉 전극(CNE1_2)은 제1 발광 소자(ED1)의 제1 단부 상에 배치된다. 제1 접촉 전극(CNE1_2)은 제2 방향(DR2)으로 연장되되 그 길이가 다른 실시예보다 짧을 수 있으며, 제3 발광 소자(ED3)의 제1 단부 상에는 배치되지 않을 수 있다. 제2 접촉 전극(CNE2_2)은 제2 발광 소자(ED2)의 제2 단부 및 제1 전극(RME1)의 일 측 상에 배치된다. 제2 접촉 전극(CNE2_2)도 제2 방향(DR2)으로 연장되되 그 길이가 보다 짧을 수 있으며, 제4 발광 소자(ED4)의 제2 단부 상에는 배치되지 않을 수 있다. 제1 접촉 전극(CNE1_2)과 제2 접촉 전극(CNE2_2)은 그 길이가 비교적 짧은 점에서 이상의 실시예와 차이가 있다.
제3 접촉 전극(CNE3_2)은 제1 발광 소자(ED1)의 제2 단부 및 제3 발광 소자(ED3)의 제1 단부 상에 배치될 수 있다. 제3 접촉 전극(CNE3_2)은 제2 방향(DR2)으로 연장되되 부분적으로 절곡된 형상을 가질 수 있으며, 발광 소자(ED)의 어느 한 단부와 접촉하는 연장부들이 서로 나란하지 않게 엇갈려 배치될 수 있다. 제3 접촉 전극(CNE3_2) 중 제1 발광 소자(ED1)의 제2 단부와 접촉하며 그 상에 배치된 부분은 제1 전극(RME1)의 타 측 상에 배치되되 제1 전극(RME1)과 접촉하지 않을 수 있다. 제3 접촉 전극(CNE3_2)의 제3 발광 소자(ED3)의 제1 단부 상에 배치된 부분은 제1 전극(RME1)과 비중첩하며 제1 접촉 전극(CNE1_2)과 나란하게 배치되되 이와 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제3 접촉 전극(CNE3_2)은 제1 발광 소자(ED1)의 제2 단부 및 제3 발광 소자(ED3)의 제1 단부와 접촉하여 이들을 직렬로 연결할 수 있다.
제4 접촉 전극(CNE4_2)은 제3 발광 소자(ED3)의 제2 단부 및 제4 발광 소자(ED4)의 제1 단부 상에 배치될 수 있다. 제4 접촉 전극(CNE4_2)은 도 3의 제1 접촉 전극(CNE1)과 유사한 형상을 갖고 발광 영역(EMA)의 하측에 배치될 수 있다. 제4 접촉 전극(CNE4_2) 중 제3 발광 소자(ED3)의 제2 단부와 접촉하며 그 상에 배치된 부분은 제1 전극(RME1)의 타 측 상에 배치되되 제1 전극(RME1)과 접촉하지 않을 수 있다. 제4 접촉 전극(CNE4_2) 중 제4 발광 소자(ED4)의 제1 단부와 접촉하며 그 상에 배치된 부분은 제1 전극(RME1)과 비중첩하도록 배치될 수 있다. 제4 접촉 전극(CNE4_2)은 제5 접촉 전극(CNE5_2) 중 제1 전극(RME1) 상에 배치된 부분을 둘러싸는 형상을 가질 수 있다. 제4 접촉 전극(CNE4_2)은 제3 발광 소자(ED3)의 제2 단부 및 제4 발광 소자(ED4)의 제1 단부와 접촉하여 이들을 직렬로 연결할 수 있다.
제5 접촉 전극(CNE5_2)은 제4 발광 소자(ED4)의 제2 단부 및 제2 발광 소자(ED2)의 제1 단부 상에 배치될 수 있다. 제5 접촉 전극(CNE5_2)은 제3 접촉 전극(CNE3_2)과 동일한 형상을 가질 수 있다. 제5 접촉 전극(CNE5_2) 중 제4 발광 소자(ED4)의 제2 단부와 접촉하며 그 상에 배치된 부분은 제1 전극(RME1)의 타 측 상에 배치되되 제1 전극(RME1)과 접촉하지 않을 수 있다. 또한, 제5 접촉 전극(CNE5_2)의 제1 전극(RME1) 상에 배치된 부분은 제2 접촉 전극(CNE2_2)과 나란하게 배치되되 제2 방향(DR2)으로 이격될 수 있다. 제5 접촉 전극(CNE5_2)의 제2 발광 소자(ED2)의 제1 단부 상에 배치된 부분은 제1 전극(RME1)과 비중첩하며 제4 접촉 전극(CNE4_2) 중 일부와 나란하게 배치될 수 있다. 제5 접촉 전극(CNE5_2)은 제4 발광 소자(ED4)의 제2 단부 및 제2 발광 소자(ED2)의 제1 단부와 접촉하여 이들을 직렬로 연결할 수 있다.
본 실시예에 따른 표시 장치(10_2)는 더 많은 수의 접촉 전극들을 포함함에 따라 하나의 서브 화소(PXn)에 배치된 발광 소자(ED)들을 4직렬 구성으로 연결할 수 있다. 표시 장치(10_2)는 제3 층간 절연층(IL3) 상에 배치되는 하나의 제1 전극(RME1) 만으로 많은 수의 발광 소자(ED)들이 배치될 수 있고, 제3 내지 제5 접촉 전극(CNE3_2, CNE4_2, CNE5_2)들이 절곡되거나 우회하는 형상을 갖고 배치될 수 있는 공간 확보가 유리할 수 있다. 이에 따라, 접촉 전극들의 형상 및 배치를 설계하여 많은 발광 소자(ED)들을 직렬로 연결함에 따라 서브 화소(PXn)의 단위 면적 당 휘도가 더욱 향상될 수 있다.
도 12는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 13은 도 12의 Q5-Q5'선을 따라 자른 단면도이다.
도 12 및 도 13을 참조하면, 표시 장치(10_3)는 더 많은 수의 전극(RME1_3, RME2_3)을 포함할 수 있다. 표시 장치(10_3)는 제1 뱅크(BNL1)의 제1 방향(DR1) 타 측변 상에 배치된 제1 전극(RME1_3)과 제1 방향(DR1) 일 측변 상에 배치된 제2 전극(RME2_3)을 포함할 수 있다. 본 실시예는 표시 장치(10_3)가 하나의 제1 전극(RME1)이 서로 이격된 제1 전극(RME1_3)과 제2 전극(RME2_3)으로 분리되어 배치된 점에서 도 11의 실시예와 차이가 있다. 이하, 중복된 설명은 생략하고 전극(RME1_3, RME2_3)들의 형상에 대하여 설명하기로 한다.
제1 전극(RME1_3)과 제2 전극(RME2_3)은 제1 뱅크(BNL1) 상에서 서로 제1 방향(DR1)으로 이격되어 배치될 수 있다. 제1 전극(RME1_3) 및 제2 전극(RME2_3)은 제1 방향(DR1)의 폭이 제1 뱅크(BNL1)보다 작게 형성됨에 따라 제1 뱅크(BNL1)의 양 측변만을 덮도록 배치될 수 있다. 제1 전압 배선(VL1)은 제1 전극(RME1_3)과 이격되고 제3 전압 배선(VL3)은 제2 전극(RME2_3)과 이격되어 배치될 수 있다.
제1 발광 소자(ED1)와 제3 발광 소자(ED3)는 제2 단부가 제1 전극(RME1_3) 상에 배치되고 제2 발광 소자(ED2)와 제4 발광 소자(ED4)는 제2 단부가 제2 전극(RME2_3) 상에 배치될 수 있다. 제1 접촉 전극(CNE1_3)과 제3 접촉 전극(CNE3_3)은 제1 전압 배선(VL1)과 제1 전극(RME1_3) 상에 생성된 전계에 의해 배치된 발광 소자(ED)들의 제1 단부와 접촉할 수 있다. 제4 접촉 전극(CNE4_3)과 제5 접촉 전극(CNE5_3)은 제3 전압 배선(VL3)과 제2 전극(RME2_3) 상에 생성된 전계에 의해 배치된 발광 소자(ED)들의 제1 단부와 접촉할 수 있다. 제2 접촉 전극(CNE2_3)은 제2 전극(RME2_3) 상에 배치되어 제2 발광 소자(ED2)의 제2 단부와 접촉할 수 있다.
제2 전압 배선(VL2)과 접촉하기 위한 제2 컨택홀(CT2)은 제2 전극(RME2_3)에만 형성될 수 있다. 제1 전극(RME1_3)은 그 하부의 도전층과 연결되지 않으며, 그 상부의 접촉 전극들과도 접촉하지 않고 플로팅(Floating) 상태로 배치될 수 있다.
제1 전극(RME1_3)과 제2 전극(RME2_3)이 서로 분리되어 배치되더라도, 이들 상에는 발광 소자(ED)가 배치되지 않을 수 있다. 표시 장치(10_3)의 제조 공정 중, 각 전극(RME1_3, RME2_3)들은 제2 방향(DR2)으로 연장된 전극 라인으로 형성될 수 있고, 이들에는 동일한 부호의 정렬 신호가 인가될 수 있다.
도 14는 도 12의 표시 장치의 전압 배선들의 배치와 발광 소자들이 정렬되는 것을 나타내는 평면도이다. 도 15는 도 14의 전압 배선들의 배치와 발광 소자들이 정렬되는 것을 나타내는 단면도이다.
도 12에 더하여 도 14 및 도 15를 참조하면, 표시 장치(10_3)의 제조 공정 중, 복수의 서브 화소(PXn)들에는 제1 전극 라인(RM1)과 제2 전극 라인(RM2)이 배치될 수 있다. 이들은 제1 뱅크(BNL1)의 양 측변들 상에 배치되며, 후속 공정에서 제1 영역(CBA)에서 절단됨에 따라 복수의 제1 전극(RME1_3) 및 제2 전극(RME2_3)들을 형성할 수 있다.
일 실시예에서, 제1 전극 라인(RM1)과 제2 전극 라인(RM2)에는 동일한 부호의 정렬 신호가 인가되고, 제1 전압 배선(VL1) 및 제3 전압 배선(VL3)에는 그 반대의 정렬 신호가 인가될 수 있다. 제1 전극 라인(RM1)과 제1 전압 배선(VL1) 사이, 및 제2 전극 라인(RM2)과 제3 전압 배선(VL3) 사이에는 정렬 신호에 의한 전계(EL)가 생성되나, 제1 전극 라인(RM1) 및 제2 전극 라인(RM2) 상에는 전계(EL)가 생성되지 않을 수 있다. 복수의 발광 소자(ED)들은 제1 뱅크(BNL1) 상에는 배치되지 않으며, 일 단부가 제1 전극 라인(RM1) 또는 제2 전극 라인(RM2) 상에 배치될 수 있다.
한편, 제2 전압 배선(VL2)은 제1 전압 배선(VL1) 및 제3 전압 배선(VL3) 사이에 배치되며, 평면 상 제1 전극 라인(RM1) 및 제2 전극 라인(RM2) 각각과 부분적으로 중첩하도록 배치될 수 있다. 제2 전압 배선(VL2)은 제1 방향(DR1) 일 측을 향해 돌출된 배선 컨택부(CTP)를 더 포함할 수 있고, 배선 컨택부(CTP)는 제2 컨택홀(CT2)을 통해 제2 전극 라인(RM2)과 연결될 수 있다. 전계(EL)를 생성하는 공정에서 제2 전압 배선(VL2)에도 정렬 신호가 인가될 수 있고, 이는 제2 전극 라인(RM2)에 인가된 정렬 신호와 동일한 부호를 가질 수 있다.
본 실시예에 따른 표시 장치(10_3)는 각 서브 화소(PXn)마다 더 많은 수의 전극(RME1_3, RME2_3)들을 포함할 수 있다. 그 중, 제2 전압 배선(VL2)과 연결되지 않은 제1 전극(RME1_3)은 플로팅 상태로 배치될 수 있어, 그 상부의 접촉 전극에 흐르는 신호와 제2 전압 배선(VL2)의 통해 전달된 신호 사이의 간섭을 최소화할 수 있다.
한편, 표시 장치(10)는 더 많은 수의 제1 뱅크(BNL1)들과 전극들을 포함하여, 양 단부가 전극들 상에 배치될 수도 있다. 이 경우, 발광 소자(ED)는 일 단부만이 전극 상에 배치된 발광 소자들을 포함할 수 있고, 각 서브 화소(PXn)에 배치된 발광 소자(ED)들의 수가 더 많아질 수 있다.
도 16은 또 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 17은 도 16의 Q6-Q6'선 및 Q7-Q7'선을 따라 자른 단면도이다. 도 18은 도 16의 표시 장치의 전압 배선들의 배치와 발광 소자들이 정렬되는 것을 나타내는 평면도이다. 도 19는 도 18의 전압 배선들의 배치와 발광 소자들이 정렬되는 것을 나타내는 단면도이다. 도 17은 일 단부가 제1 접촉 전극(CNE1_4) 또는 제2 접촉 전극(CNE2_4)에 접촉하는 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)의 양 단부를 가로지르는 단면을 도시하고 있다.
도 16 내지 도 19를 참조하면, 일 실시예에 따른 표시 장치(10_4)는 더 많은 수의 제1 뱅크(BNL1)들과 전극(RME1_4, RME2_4)들을 포함할 수 있다. 제1 전극(RME1_4)과 제2 전극(RME2_4)은 각각 서로 다른 제1 뱅크(BNL1) 상에 배치되고 이들 상에는 발광 소자(ED)들이 배치될 수 있다. 또한, 표시 장치(10_4)는 일 단부만이 제1 전극(RME1_4) 또는 제2 전극(RME2_4) 상에 배치된 발광 소자(ED)들을 더 포함하여 단위 면적 당 휘도가 더욱 향상될 수 있다.
구체적으로, 표시 장치(10_4)는 하나의 서브 화소(PXn)에 복수의 제1 뱅크(BNL1)들이 이격되어 배치될 수 있다. 하나의 제1 뱅크(BNL1)는 제1 방향(DR1)으로 연장된 형상을 갖고, 이웃하는 다른 서브 화소(PXn)들에 걸쳐 배치되되, 같은 서브 화소(PXn) 내에 배치된 다른 제1 뱅크(BNL1)와 제1 방향(DR1)으로 이격될 수 있다. 각 제1 뱅크(BNL1)들은 제1 방향(DR1) 및 제2 방향(DR2)으로 일정 폭을 갖도록 형성되고, 일부분은 발광 영역(EMA) 내에 배치되고 다른 일부는 제1 방향(DR1)으로 이웃한 서브 화소(PXn)에 걸쳐 배치될 수 있다. 제1 뱅크(BNL1)들이 서브 화소(PXn)에 걸쳐 배치됨에 따라 제2 뱅크(BNL2) 중 제2 방향(DR2)으로 연장된 부분 중 일부는 제1 뱅크(BNL1) 상에 배치될 수 있다. 서로 이격된 제1 뱅크(BNL1)들 상에는 서로 다른 전극(RME1_4, RME2_4)들이 배치되고, 이들 사이에는 발광 소자(ED)들이 배치될 수 있다.
제1 전극(RME1_4)과 제2 전극(RME2_4)은 서로 다른 제1 뱅크(BNL1) 상에 각각 배치되어 서로 제1 방향(DR1)으로 이격될 수 있다. 각 전극(RME1_4, RME2_4)들은 제1 뱅크(BNL1)들의 제1 방향(DR1) 일 측 상에 배치되어 제1 뱅크(BNL1)의 경사진 측면 상에 배치될 수 있다. 또한, 복수의 전극(RME1_4, RME2_4)들이 제1 방향(DR1)으로 이격된 간격은 제1 뱅크(BNL1)들 사이의 간격보다 좁을 수 있다. 각 전극(RME1_4, RME2_4)들은 적어도 일부 영역이 제3 층간 절연층(IL3) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
한편, 일 실시예에 따르면 제1 전극(RME1_4)과 제2 전극(RME2_4)은 각각 컨택홀(CT1, CT2)이 형성되지 않고 그 하부의 도전층과 연결되지 않을 수 있다. 상술한 바와 같이 전극(RME1_4, RME2_4)들은 전극 라인(RM1, RM2)이 분리되어 형성될 수 있고, 전극 라인(RM1, RM2)들은 외부 장치로부터 정렬 신호를 직접 인가 받을 수 있다. 몇몇 실시예에서 전극 라인(RM1, RM2)은 발광 소자(ED)들을 배치하기 위해 활용되고, 이들이 분리되어 형성된 전극(RME1_4, RME2_4)들은 각 서브 화소(PXn)마다 분리되어 플로팅 상태로 배치될 수 있다. 복수의 발광 소자(ED)들은 제1 접촉 전극(CNE1_4)과 제2 접촉 전극(CNE2_4)을 통해 그 하부의 도전층, 또는 제1 트랜지스터(T1) 및 제2 전압 배선(VL2)과 전기적으로 연결될 수 있어 제1 전극(RME1_4)과 제2 전극(RME2_4)이 플로팅 상태로 배치되더라도 발광 소자(ED)들은 발광할 수 있다.
복수의 발광 소자(ED)들은 전극 라인(RM1, RM2)들과 제1 전압 배선(VL1) 및 제3 전압 배선(VL3) 상에 생성된 전계(EL)에 의해 이들 상에 배치될 수 있다. 본 실시예에 따른 표시 장치(10_4)는 제1 전극 라인(RM1)과 제2 전극 라인(RM2)이 각각 서로 다른 부호의 정렬 신호가 인가될 수 있고, 발광 소자(ED)들 중 일부는 제1 전극(RME1_4)과 제2 전극(RME2_4) 상에 배치될 수 있다.
예를 들어, 발광 소자(ED)는 일 단부가 제1 전극(RME1_4)의 제1 방향(DR1) 타 측변 상에 배치되는 제1 발광 소자(ED1) 및 제3 발광 소자(ED3)와, 일 단부가 제2 전극(RME2_4)의 제1 방향(DR1) 일 측변 상에 배치되는 제2 발광 소자(ED2) 및 제6 발광 소자(ED6)를 포함할 수 있다. 이에 더하여, 일 실시예에 따른 표시 장치(10_4)는 양 단부가 제1 전극(RME1_4) 및 제2 전극(RME2_4) 상에 배치된 제4 발광 소자(ED4) 및 제5 발광 소자(ED5)를 포함할 수 있다.
제1 전극(RME1_4)과 제2 전극(RME2_4)의 폭이 제1 뱅크(BNL1)의 폭보다 작으므로, 제1 발광 소자(ED1), 제2 발광 소자(ED2), 제3 발광 소자(ED3) 및 제6 발광 소자(ED6)는 각각 제1 뱅크(BNL1) 상에 배치될 수 있다. 반면, 제4 발광 소자(ED4)와 제5 발광 소자(ED5)는 서로 이격된 제1 뱅크(BNL1) 사이에 배치될 수 있다.
표시 장치(10_4)의 제조 공정 중, 정렬 신호는 제1 전압 배선(VL1), 제1 전극 라인(RM1), 제2 전극 라인(RM2) 및 제3 전압 배선(VL3)에 각각 인가될 수 있다. 도 12의 실시예와 달리, 제1 전극 라인(RM1)과 제2 전극 라인(RM2) 상에도 전계(EL)가 생성될 수 있도록 이들은 서로 다른 부호의 정렬 신호가 인가될 수 있다. 이를 기준으로, 제1 전압 배선(VL1)은 제1 전극 라인(RM1)과 반대 부호의 정렬 신호, 즉 제2 전극 라인(RM2)과 동일한 부호의 정렬 신호가 인가되고, 제3 전압 배선(VL3)은 제2 전극 라인(RM2)과 반대 부호의 정렬 신호, 즉 제1 전극 라인(RM1)과 동일한 부호의 정렬 신호가 인가될 수 있다. 이에 따라, 제1 발광 소자(ED1), 제2 발광 소자(ED2), 제3 발광 소자(ED3) 및 제6 발광 소자(ED6)는 제1 단부가 향하는 방향이 제1 방향(DR1) 타 측이고, 제4 발광 소자(ED4) 및 제5 발광 소자(ED5)는 제1 단부가 향하는 방향이 제1 방향(DR1) 일 측일 수 있다. 제1 내지 제6 발광 소자(ED1~ED6)들은 복수의 접촉 전극들을 통해 하부의 도전층과 연결될 수 있다.
제1 접촉 전극(CNE1_4)은 제1 발광 소자(ED1)의 제1 단부 상에 배치되어 이와 접촉할 수 있다. 제1 접촉 전극(CNE1_4)은 제1 컨택홀(CT1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 제2 접촉 전극(CNE2_4)은 제2 발광 소자(ED2)의 제2 단부 상에 배치되어 이와 접촉할 수 있다. 제2 접촉 전극(CNE2_4)은 다른 실시예들과 달리 제1 전극(RME1_4) 및 제2 전극(RME2_4)과 접촉하지 않도록 배치될 수 있다. 제2 발광 소자(ED2)의 제1 단부가 제2 전극(RME2_4) 상에 배치됨에 따라, 제2 단부와 접촉하는 제2 접촉 전극(CNE2_4)은 제2 전극(RME2_4)과 비중첩하도록 배치되어 제2 발광 소자(ED2)의 제2 단부와 접촉할 수 있다.
일 실시예에서, 제1 접촉 전극(CNE1_4)과 제2 접촉 전극(CNE2_4)은 각각 제1 뱅크(BNL1) 상에 배치되며, 제1 절연층(PAS1), 제1 뱅크(BNL1) 및 제3 층간 절연층(IL3)을 관통하는 컨택홀(CT1, CT2)을 통해 하부의 도전층과 연결될 수 있다. 제1 접촉 전극(CNE1_4)은 제1 컨택홀(CT1)을 통해 제1 도전 패턴(CDP)과 연결되고 제2 접촉 전극(CNE2_4)은 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)의 배선 컨택부(CTP)와 연결될 수 있다. 표시 장치(10_4)가 전극(RME1_4, RME2_4)들 상에 양 단부가 배치되는 발광 소자(ED)를 포함함에 따라, 일 단부만이 전극(RME1_4, RME2_4) 상에 배치된 발광 소자(ED)들은 제1 뱅크(BNL1) 상에 배치될 수 있다. 특히, 제1 발광 소자(ED1)의 제1 단부와 접촉하는 제1 접촉 전극(CNE1_4) 및 제2 발광 소자(ED2)의 제2 단부와 접촉하는 제2 접촉 전극(CNE2_4)은 전극(RME1_4, RME2_4)들과 비중첩하며 제1 뱅크(BNL1) 상에 배치되고, 제1 뱅크(BNL1)를 관통하는 컨택홀(CT1, CT2)들을 통해 그 하부의 도전층과 연결될 수 있다.
제3 접촉 전극(CNE3_4)은 도 12의 실시예와 동일한 형상을 갖고 제1 발광 소자(ED1)의 제2 단부 및 제3 발광 소자(ED3)의 제1 단부와 접촉하도록 배치될 수 있다. 제4 접촉 전극(CNE4_4)도 도 12의 실시예와 동일한 형상을 갖고 제3 발광 소자(ED3)의 제2 단부 및 제4 발광 소자(ED4)의 제1 단부와 접촉할 수 있다. 제4 접촉 전극(CNE4_4)은 제1 전극(RME1_4)의 제1 방향(DR1) 타 측변 상에 배치된 부분과 제2 전극(RME2_4)의 제1 방향(DR1) 타 측변 상에 배치된 부분을 포함할 수 있다. 제5 접촉 전극(CNE5_4)은 도 12의 실시예와 동일한 형상을 갖고 제4 발광 소자(ED4)의 제2 단부 및 제5 발광 소자(ED5)의 제1 단부와 접촉할 수 있다. 제5 접촉 전극(CNE5_4)은 제1 전극(RME1_4)의 제1 방향(DR1) 일 측변 상에 배치된 부분과 제2 전극(RME2_4)의 제1 방향(DR1) 일 측변 상에 배치된 부분을 포함할 수 있다.
제6 접촉 전극(CNE6_4)은 제4 접촉 전극(CNE4_4)과 유사한 형상을 갖고 제5 발광 소자(ED5)의 제2 단부 및 제6 발광 소자(ED6)의 제1 단부와 접촉하도록 배치될 수 있다. 제6 접촉 전극(CNE6_4)은 제1 전극(RME1_4)의 제1 방향(DR1) 일 측변 상에 배치된 부분과 제2 전극(RME2_4)의 제1 방향(DR1) 일 측변 상에 배치된 부분을 포함할 수 있다. 제7 접촉 전극(CNE7_4)은 제3 접촉 전극(CNE3_4)과 유사한 형상을 갖고 제6 발광 소자(ED6)의 제2 단부 및 제2 발광 소자(ED2)의 제1 단부와 접촉하도록 배치될 수 있다.
제1 접촉 전극(CNE1_4), 제2 접촉 전극(CNE2_4), 제3 접촉 전극(CNE3_4), 및 제7 접촉 전극(CNE7_4)은 발광 소자(ED)의 어느 한 단부와 접촉하는 부분이 전극(RME1_4, RME2_4)들과 비중첩하도록 배치될 수 있다. 제4 접촉 전극(CNE4_4), 제5 접촉 전극(CNE5_4) 및 제6 접촉 전극(CNE6_4)은 발광 소자(ED)의 어느 한 단부와 접촉하는 부분들이 전극(RME1_4, RME2_4) 상에 배치될 수 있다.
본 실시예는 더 많은 수의 전극(RME1_4, RME2_4)들을 포함하여 제1 뱅크(BNL1) 상에 배치되거나 이들 사이에 배치된 복수의 발광 소자(ED)들을 포함할 수 있다. 2개의 전극(RME1_4, RME2_4) 또는 전극 라인(RM1, RM2)만을 포함하더라도, 하부의 제1 및 제3 전압 배선(VL1, VL3)을 이용하여 전계를 생성하므로 4개의 전극 라인을 이용하여 전계를 생성한 것과 동일한 정렬의 발광 소자(ED)를 포함할 수 있다. 제1 내지 제6 발광 소자(ED1~ED6)들은 제1 내지 제7 접촉 전극(CNE1_4~CNE7_4)들을 통해 서로 직렬로 연결될 수 있고, 표시 장치(10_4)는 발광 소자(ED)들이 6직렬 구성으로 연결됨에 따라 휘도가 더욱 향상될 수 있다.
도 20은 또 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 21은 도 20의 표시 장치의 전압 배선들의 배치와 발광 소자들이 정렬되는 것을 나타내는 평면도이다. 도 22는 도 21의 전압 배선들의 배치와 발광 소자들이 정렬되는 것을 나타내는 평면도이다.
도 20 내지 도 22를 참조하면, 표시 장치(10_5)는 더 많은 수의 전극(RME1_5, RME2_5, RME3_5, RME4_5)들을 포함하여 더 많은 수의 발광 소자(ED)들을 포함할 수 있다. 이하, 중복된 설명은 최소화하고 다른 실시예와의 차이점을 중심으로 전극들 배치에 대하여 설명하기로 한다.
표시 장치(10_5)는 제1 뱅크(BNL1)가 복수의 제1 서브 뱅크(BNL_A)들 및 제2 서브 뱅크(BNL_B)를 포함할 수 있다. 제1 서브 뱅크(BNL_A)는 도 16의 제1 뱅크(BNL1)와 동일하게 배치되고, 제2 서브 뱅크(BNL_B)는 도 3의 제1 뱅크(BNL1)와 동일한 형상을 갖고 제1 서브 뱅크(BNL_A)들 상에 배치될 수 있다.
제1 전극(RME1_5)과 제2 전극(RME2_5)은 각각 서로 다른 제1 서브 뱅크(BNL_A)들 상에 배치된다. 제2 전극(RME2_5)은 도 12의 실시예와 같이 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)의 배선 컨택부(CTP)와 연결될 수 있다. 제1 전극(RME1_5)과 제2 전극(RME2_5) 사이에는 각각 제2 서브 뱅크(BNL_B)의 양 측변 상에 배치된 제3 전극(RME3_5)과 제4 전극(RME4_5)이 배치될 수 있다. 제3 전극(RME3_5)은 제1 전극(RME1_5)과 대향하고 제4 전극(RME4_5)은 제2 전극(RME2_5)과 대향할 수 있다.
표시 장치(10_5)는 제조 공정에서 제1 전압 배선(VL1)과 제3 전압 배선(VL3)에 더하여 제1 전극 라인(RM1), 제2 전극 라인(RM2), 제3 전극 라인(RM3), 및 제4 전극 라인(RM4)에 정렬 신호가 인가될 수 있다. 제3 전극 라인(RM3) 및 제4 전극 라인(RM4) 상에는 전계(EL)가 생성되지 않도록 이들에는 동일한 부호의 정렬 신호가 인가될 수 있다. 몇몇 실시예에서, 제3 전극 라인(RM3)과 제4 전극 라인(RM4)은 제1 영역(CBA)에서 서로 연결될 수 있다. 후속 공정에서 제1 영역(CBA)에 배치된 제3 전극 라인(RM3)과 제4 전극 라인(RM4)이 절단됨에 따라 제3 전극(RME3_5)과 제4 전극(RME4_5)은 서로 분리될 수 있다.
제1 전극 라인(RM1)과 제2 전극 라인(RM2)은 각각 제3 전극 라인(RM3) 및 제4 전극 라인(RM4)과 반대 부호의 정렬 신호가 인가되고, 제1 전압 배선(VL1) 및 제3 전압 배선(VL3)에는 각각 제3 전극 라인(RM3) 및 제4 전극 라인(RM4)과 반대 부호의 정렬 신호가 인가될 수 있다. 발광 소자(ED)의 배치를 위한 전계(EL)는 제1 전압 배선(VL1)과 제1 전극 라인(RM1) 사이, 제1 전극 라인(RM1)과 제3 전극 라인(RM3) 사이, 제4 전극 라인(RM4)과 제2 전극 라인(RM2) 사이 및 제2 전극 라인(RM2)과 제3 전압 배선(VL3) 사이에 생성될 수 있다. 발광 소자(ED)들은 상기 전계(EL)가 생성된 곳에 배치될 수 있다.
제1 발광 소자(ED1)와 제3 발광 소자(ED3)는 제1 전압 배선(VL1)과 제1 전극 라인(RM1) 상에 생성된 전계에 의해 제2 단부가 제1 전극(RME1_5) 상에 배치된다. 제4 발광 소자(ED4)와 제5 발광 소자(ED5)는 제1 전극 라인(RM1)과 제3 전극 라인(RM3) 상에 생성된 전계에 의해 양 단부가 제1 전극(RME1_5) 및 제3 전극(RME3_5) 상에 배치된다. 제6 발광 소자(ED6)와 제7 발광 소자(ED7)는 제4 전극 라인(RM4)과 제2 전극 라인(RM2) 상에 생성된 전계에 의해 양 단부가 제4 전극(RME4_5) 및 제2 전극(RME2_5) 상에 배치된다. 제2 발광 소자(ED2)와 제8 발광 소자(ED8)는 제3 전압 배선(VL3)과 제2 전극 라인(RM2) 상에 생성된 전계에 의해 제2 단부가 제2 전극(RME2_5) 상에 배치된다.
제1 접촉 전극(CNE1_5)은 제1 발광 소자(ED1)의 제1 단부 상에 배치되어 이와 접촉할 수 있다. 제2 접촉 전극(CNE2_5)은 제2 발광 소자(ED2)의 제2 단부 및 제2 전극(RME2_5) 상에 배치되어 이들과 접촉할 수 있다. 제1 접촉 전극(CNE1_5)은 제1 컨택홀(CT1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되고 제2 접촉 전극(CNE2_5)은 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 연결된 제2 전극(RME2_5)을 통해 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다.
제3 접촉 전극(CNE3_5)은 도 16의 실시예와 동일한 형상을 갖고 제1 발광 소자(ED1)의 제2 단부 및 제3 발광 소자(ED3)의 제1 단부와 접촉하도록 배치될 수 있다. 제4 접촉 전극(CNE4_5)도 도 16의 실시예와 동일한 형상을 갖고 제3 발광 소자(ED3)의 제2 단부 및 제4 발광 소자(ED4)의 제1 단부와 접촉할 수 있다. 제4 접촉 전극(CNE4_5)은 제1 전극(RME1_5)의 제1 방향(DR1) 타 측변 상에 배치된 부분과 제3 전극(RME3_5)의 제1 방향(DR1) 타 측변 상에 배치된 부분을 포함할 수 있다. 제5 접촉 전극(CNE5_5)은 도 16의 실시예와 동일한 형상을 갖고 제4 발광 소자(ED4)의 제2 단부 및 제5 발광 소자(ED5)의 제1 단부와 접촉할 수 있다. 제5 접촉 전극(CNE5_5)은 제1 전극(RME1_5)의 제1 방향(DR1) 일 측변 상에 배치된 부분과 제3 전극(RME3_5)의 제1 방향(DR1) 일 측변 상에 배치된 부분을 포함할 수 있다. 제6 접촉 전극(CNE6_5)은 도 16의 실시예와 동일한 형상을 갖고 제5 발광 소자(ED5)의 제2 단부 및 제6 발광 소자(ED6)의 제1 단부와 접촉하도록 배치될 수 있다. 제6 접촉 전극(CNE6_5)은 제1 전극(RME1_5)의 제1 방향(DR1) 일 측변 상에 배치된 부분과 제4 전극(RME4_5)의 제1 방향(DR1) 일 측변 상에 배치된 부분을 포함할 수 있다. 제7 접촉 전극(CNE7_5)은 도 16의 실시예와 동일한 형상을 갖고 제6 발광 소자(ED6)의 제2 단부 및 제7 발광 소자(ED7)의 제1 단부와 접촉하도록 배치될 수 있다. 제7 접촉 전극(CNE7_5)은 제2 전극(RME2_5)의 제1 방향(DR1) 타 측변 상에 배치된 부분과 제4 전극(RME4_5)의 제1 방향(DR1) 일 측변 상에 배치된 부분을 포함할 수 있다.
제8 접촉 전극(CNE8_5)은 제4 접촉 전극(CNE4_5)과 유사한 형상을 갖고 제7 발광 소자(ED7)의 제2 단부 및 제8 발광 소자(ED8)의 제1 단부와 접촉하도록 배치될 수 있다. 제9 접촉 전극(CNE9_5)은 제3 접촉 전극(CNE3_5)과 유사한 형상을 갖고 제8 발광 소자(ED8)의 제2 단부 및 제2 발광 소자(ED2)의 제1 단부와 접촉하도록 배치될 수 있다.
제1 접촉 전극(CNE1_5), 제2 접촉 전극(CNE2_5), 제3 접촉 전극(CNE3_5), 제8 접촉 전극(CNE8_5) 및 제9 접촉 전극(CNE9_5)은 발광 소자(ED)의 어느 한 단부와 접촉하는 부분이 전극들과 비중첩하도록 배치될 수 있다. 제4 접촉 전극(CNE4_5), 제5 접촉 전극(CNE5_5), 제6 접촉 전극(CNE6_5) 및 제7 접촉 전극(CNE7_5)은은 발광 소자(ED)의 어느 한 단부와 접촉하는 부분들이 전극 상에 배치될 수 있다.
본 실시예는 더 많은 수의 전극(RME1_5, RME2_5, RME3_5, RME4_5)들을 포함하여 제1 서브 뱅크(BNL_A) 상에 배치되거나 제1 서브 뱅크(BNL_A)와 제2 서브 뱅크(BNL_B) 사이에 배치된 복수의 발광 소자(ED)들을 포함할 수 있다. 4개의 전극(RME1_5, RME2_5, RME3_5, RME4_5) 또는 전극 라인(RM1, RM2, RM3, RM4)만을 포함하더라도, 하부의 제1 및 제3 전압 배선(VL1, VL3)을 이용하여 전계를 생성하므로 6개의 전극 라인을 이용하여 전계를 생성한 것과 동일한 정렬의 발광 소자(ED)를 포함할 수 있다. 제1 내지 제8 발광 소자(ED1~ED6)들은 제1 내지 제9 접촉 전극(CNE1_5~CNE9_5)들을 통해 서로 직렬로 연결될 수 있고, 표시 장치(10_5)는 발광 소자(ED)들이 8직렬 구성으로 연결됨에 따라 휘도가 더욱 향상될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
RME: 전극
ED: 발광 소자
CNE1~CNE9: 접촉 전극
CT1, CT2: 컨택홀
EMA: 발광 영역 CBA: 제1 영역
BNL1: 제1 뱅크 BNL2: 제2 뱅크
PAS1, PAS2, PAS3: 제1 내지 제3 절연층

Claims (20)

  1. 제1 기판;
    상기 제1 기판 상에 제1 방향으로 서로 이격되어 배치된 제1 전압 배선, 제2 전압 배선 및 제3 전압 배선을 포함하는 도전층;
    상기 도전층 상에 배치된 층간 절연층;
    상기 층간 절연층 상에 배치되며, 상기 제1 방향으로 서로 이격된 제1 전극 및 제2 전극;
    적어도 일 단부가 상기 제1 전극 또는 상기 제2 전극 상에 배치된 복수의 발광 소자들;
    상기 발광 소자들 중 일부의 제1 단부 상에 배치되되 상기 제1 전극 및 상기 제2 전극과 비중첩하는 제1 접촉 전극; 및
    상기 발광 소자들 중 일부의 제2 단부 상에 배치된 제2 접촉 전극을 포함하고,
    상기 제1 전극 및 상기 제2 전극은 각각 상기 제1 전압 배선 및 상기 제3 전압 배선과 비중첩하도록 배치되며,
    상기 발광 소자는 상기 제1 전극과 상기 제1 전압 배선 상에 배치된 제1 발광 소자들 및 상기 제2 전극과 상기 제3 전압 배선 상에 배치된 제2 발광 소자들을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 접촉 전극은 상기 층간 절연층을 관통하는 제1 컨택홀을 통해 상기 제1 전압 배선과 전기적으로 연결되고,
    상기 제1 발광 소자들의 제1 단부는 상기 제1 접촉 전극과 접촉하고 제2 단부는 상기 제1 전극 상에 배치된 표시 장치.
  3. 제2 항에 있어서,
    상기 제2 전극은 상기 층간 절연층을 관통하는 제2 컨택홀을 통해 상기 제2 전압 배선과 접촉하고 상기 제2 접촉 전극은 상기 제2 발광 소자의 제2 단부 및 상기 제2 전극과 접촉하는 표시 장치.
  4. 제3 항에 있어서,
    상기 발광 소자는 제1 단부가 상기 제1 접촉 전극과 접촉하지 않되 제2 단부가 상기 제1 전극 상에 배치된 제3 발광 소자, 및 제2 단부가 상기 제2 전극 상에 배치되되 상기 제2 접촉 전극과 접촉하지 않는 제4 발광 소자를 더 포함하고,
    상기 제1 발광 소자의 제2 단부 및 상기 제3 발광 소자의 제1 단부와 접촉하는 제3 접촉 전극, 상기 제3 발광 소자의 제2 단부 및 상기 제4 발광 소자의 제1 단부와 접촉하는 제4 접촉 전극 및 상기 제4 발광 소자의 제2 단부 및 상기 제2 발광 소자의 제1 단부와 접촉하는 제4 접촉 전극을 더 포함하는 표시 장치.
  5. 제2 항에 있어서,
    상기 층간 절연층 상에 배치된 제1 뱅크를 더 포함하고,
    상기 제1 전극과 상기 제2 전극은 각각 상기 제1 뱅크 상에서 서로 이격되어 배치된 표시 장치.
  6. 제2 항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이에 배치된 제3 전극 및 제4 전극을 더 포함하고,
    상기 제1 전극과 상기 제3 전극 상에 배치된 제5 발광 소자 및 상기 제4 전극과 상기 제2 전극 상에 배치된 제6 발광 소자를 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 층간 절연층과 상기 제1 전극 사이 및 상기 층간 절연층과 상기 제2 전극 사이에 배치된 복수의 제1 서브 뱅크들, 및 상기 제1 서브 뱅크들 사이에 배치된 제2 서브 뱅크를 더 포함하고,
    상기 제3 전극과 상기 제4 전극은 상기 제2 서브 뱅크 상에서 이격된 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 발광 소자 및 상기 제2 발광 소자는 각각 서로 다른 상기 제1 서브 뱅크 상에 배치되고,
    상기 제5 발광 소자 및 상기 제6 발광 소자는 상기 제1 서브 뱅크와 상기 제2 서브 뱅크 사이에 배치된 표시 장치.
  9. 제2 항에 있어서,
    상기 제1 접촉 전극은 상기 제1 기판 상에 배치되고 상기 제1 전압 배선과 연결된 제1 트랜지스터와 전기적으로 연결되고,
    상기 제1 전압 배선, 상기 제2 전압 배선 및 상기 제3 전압 배선은 상기 제1 트랜지스터의 소스 전극과 동일한 층에 배치된 표시 장치.
  10. 제2 항에 있어서,
    상기 발광 소자는 양 단부가 상기 제1 전극 및 상기 제2 전극 상에 배치된 제3 발광 소자를 더 포함하고,
    상기 제1 접촉 전극과 상기 제2 접촉 전극은 상기 제1 전극 및 상기 제2 전극과 비중첩하도록 배치되며, 적어도 일부가 상기 제1 전극 또는 상기 제2 전극 상에 배치된 복수의 접촉 전극들을 더 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제2 접촉 전극은 상기 층간 절연층을 관통하는 제2 컨택홀을 통해 상기 제2 전압 배선과 접촉하고,
    상기 제2 발광 소자는 제1 단부가 상기 제2 전극 상에 배치된 표시 장치.
  12. 제11 항에 있어서,
    상기 층간 절연층과 상기 제1 전극 사이 및 상기 층간 절연층과 상기 제2 전극 사이에 배치된 복수의 제1 뱅크들을 더 포함하고,
    상기 제3 발광 소자는 상기 제1 뱅크들 사이에 배치된 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 발광 소자와 상기 제2 발광 소자는 상기 제1 뱅크들 상에 배치되고, 상기 제1 컨택홀 및 상기 제2 컨택홀은 각각 상기 제1 뱅크를 관통하는 표시 장치.
  14. 제1 항에 있어서,
    상기 제1 전극과 상기 제1 전압 배선 사이의 최단 수직 거리는 상기 제1 발광 소자의 길이보다 짧은 표시 장치.
  15. 제1 기판;
    상기 제1 기판 상에 서로 제1 방향으로 이격되어 배치되며 제2 방향으로 연장된 제1 전압 배선과 제2 전압 배선을 포함하는 도전층;
    상기 도전층 상에 배치된 층간 절연층;
    상기 제2 방향으로 연장되고 상기 층간 절연층 상에 상기 제2 전압 배선과 중첩하도록 배치된 제1 전극;
    일 단부가 상기 제1 전극 상에 배치되며 일 방향으로 연장된 형상을 갖는 복수의 발광 소자들;
    상기 발광 소자의 타 단부 상에 배치된 제1 접촉 전극; 및 상기 발광 소자의 일 단부 상에 배치되어 상기 제1 전극과 접촉하는 제2 접촉 전극을 포함하고,
    상기 제1 전극과 상기 제1 전압 배선은 두께 방향으로 비중첩하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 접촉 전극은 상기 층간 절연층을 관통하는 제1 컨택홀을 통해 상기 제1 전압 배선과 전기적으로 연결된 도전 패턴과 연결되고,
    상기 제1 전극은 상기 층간 절연층을 관통하는 제2 컨택홀을 통해 상기 제2 전압 배선과 연결된 표시 장치.
  17. 제16 항에 있어서,
    상기 제2 전압 배선과 상기 제2 방향으로 이격되어 상기 제1 전극과 두께 방향으로 비중첩하는 제3 전압 배선을 더 포함하고,
    상기 발광 소자는 상기 타 단부가 상기 제1 전압 배선 상에 배치된 제1 발광 소자 및 상기 타 단부가 상기 제3 전압 배선 상에 배치된 제2 발광 소자를 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 접촉 전극은 상기 제1 발광 소자의 상기 타 단부 상에 배치된 제1 연장부, 상기 제2 발광 소자의 타 단부 상에 배치된 제2 연장부 및 상기 제1 연장부와 상기 제2 연장부를 연결하며 상기 제2 접촉 전극과 이격된 제1 연결부를 포함하는 표시 장치.
  19. 제17 항에 있어서,
    상기 제1 접촉 전극은 상기 제1 발광 소자의 타 단부 상에 배치되고 상기 제2 접촉 전극은 상기 제2 발광 소자의 일 단부 상에 배치되며,
    상기 제1 발광 소자의 일 단부 및 상기 제2 발광 소자의 타 단부 상에 배치되어 상기 제2 접촉 전극을 둘러싸도록 배치된 제3 접촉 전극을 더 포함하는 표시 장치.
  20. 제17 항에 있어서,
    상기 제1 전극과 상기 층간 절연층 사이에 배치된 제1 뱅크를 더 포함하고, 상기 제1 전압 배선 및 상기 제3 전압 배선은 상기 제1 뱅크와 두께 방향으로 비중첩하는 표시 장치.
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