KR102064806B1 - 표시 장치 및 표시 장치의 제조 방법 - Google Patents

표시 장치 및 표시 장치의 제조 방법 Download PDF

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Abstract

본 발명은 표시 장치 및 표시 장치의 제조 방법에 관한 것으로서, 본 발명의 일 실시예에 따른 표시 장치는 복수의 서브 픽셀이 정의된 기판, 기판 상에서 복수의 서브 픽셀 각각에 배치되고, 발광층, 기판과 발광층 사이의 제1 반도체층 및 발광층 상의 제2 반도체층을 포함하는 복수의 LED, 기판 아래에서 복수의 서브 픽셀 각각에 배치된 복수의 구동부 및 기판을 관통하여 제1 반도체층 및 제2 반도체층 각각을 복수의 구동부와 전기적으로 연결하는 복수의 연결부를 포함한다. 따라서, 복수의 구동부는 기판 아래에 배치되고, 복수의 LED만이 기판 상에 배치되므로, 복수의 서브 픽셀 각각에서 발광 면적을 향상시킬 수 있다.

Description

표시 장치 및 표시 장치의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치 및 표시 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 마이크로 LED(Micro Light Emitting Diode)를 이용한 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등과 별도의 광원을 필요로 하는 액정 표시 장치(Liquid Crystal Display; LCD)등이 있다.
표시 장치는 컴퓨터의 모니터 및 TV 뿐만 아니라 개인 휴대 기기까지 그 적용 범위가 다양해지고 있으며, 넓은 표시 면적을 가지면서도 감소된 부피 및 무게를 갖는 표시 장치에 대한 연구가 진행되고 있다.
또한, 최근에는, LED를 포함하는 표시 장치가 차세대 표시 장치로 주목받고 있다. LED는 유기 물질이 아닌 무기 물질로 이루어지므로, 신뢰성이 우수하여 액정 표시 장치나 유기 발광 표시 장치에 비해 수명이 길다. 또한, LED는 점등 속도가 빠를 뿐만 아니라, 발광 효율이 뛰어나고, 내충격성이 강해 안정성이 뛰어나며, 고휘도의 영상을 표시할 수 있다.
기판의 일 면에 복수의 LED, 복수의 LED를 구동하기 위한 복수의 구동부 및 각종 배선 등을 배치하여 표시 패널을 형성할 수 있다. 그리고 복수의 구동부 각각으로부터 복수의 LED에 전압을 인가하여 복수의 LED를 발광시킴으로써, 기판의 일 면에서 영상을 구현할 수 있다.
이때, 복수의 LED가 차지하는 면적, 즉, 발광 면적이 넓어질수록 표시 장치의 효율 및 휘도 등이 향상될 수 있다. 다만, 복수의 LED, 복수의 구동부 및 복수의 배선이 기판의 동일 면에 배치됨에 따라, 복수의 LED의 면적을 확장하는데 한계가 있다.
본 발명의 발명자들은 복수의 구동부 및 복수의 배선 등이 복수의 LED와 기판의 동일 면에 배치됨에 따라 복수의 LED의 발광 면적을 일정 수준 이상으로 확보하는 것이 어려움을 인식하였다. 이에, 본 발명의 발명자들은 복수의 LED의 발광 면적을 넓힐 수 있는 표시 장치 및 표시 장치의 제조 방법을 발명하였다.
한편, 동일 면적에 배치되는 복수의 LED의 개수가 증가할수록 고해상도의 화면을 구현할 수 있다. 구체적으로, 기판의 일 면은 빛을 발광하는 개별 단위인 픽셀이 복수 개 배치된 것으로 정의될 수 있고, 복수의 픽셀 각각의 복수의 서브 픽셀에는 하나의 LED와 이를 구동하기 위한 구동부가 배치될 수 있다. 이때, 기판 상에 배치된 픽셀의 개수가 많아질수록 더 세밀한 고해상도의 영상을 구현할 수 있다.
다만, 특정 면적에 배치되는 복수의 LED의 개수를 늘리기 위해서는 복수의 LED와 함께 복수의 구동부 및 복수의 배선 또한 더 배치되어야 한다. 이때, 복수의 배선, 복수의 구동부, 복수의 LED 각각이 차지하는 면적을 줄여야만 복수의 LED를 더 많이 배치할 수 있으나, 복수의 반도체 소자 및 커패시터 등으로 이루어진 복수의 구동부와 복수의 배선이 차지하는 면적을 일정 수준 이하로 줄이는 것 또한 한계가 있다.
본 발명의 발명자들은 고해상도의 표시 장치를 구현하기 위해 복수의 LED, 복수의 구동부 및 복수의 배선의 개수를 늘려야 하나, 복수의 구동부 각각이 차지하는 면적을 줄이는 것이 어려움을 인식하였다. 이에, 본 발명의 발명자들은 복수의 구동부가 차지하는 면적을 줄이지 않으면서도 복수의 LED의 개수를 늘려 고해상도의 영상을 구현할 수 있는 표시 장치 및 표시 장치의 제조 방법을 발명하였다.
한편, 복수의 LED 각각을 구동하기 위해 복수의 구동부 및 복수의 구동부에 각종 전압을 인가하는 복수의 배선이 필요하다. 예를 들어, 복수의 배선은 게이트 전압을 인가하는 게이트 배선, 데이터 전압을 인가하는 데이터 배선, 공통 전압을 인가하는 공통 배선 및 전원 전압을 인가하는 전원 배선 등으로 이루어질 수 있다. 그리고 각각의 배선들은 영상이 표시되는 표시 영역 외측의 영상이 표시되지 않는 비표시 영역에 형성된 패드 전극을 통해 구동 IC로부터 전압을 공급받을 수 있다. 다만, 고해상도의 표시 장치로 갈수록 복수의 LED, 복수의 구동부의 개수가 늘어나고, 이에 따라 복수의 배선의 개수 또한 늘어날 수 있다. 그러므로, 배선의 개수가 증가함에 따라, 배선 각각으로 전압을 공급받기 위한 패드 전극의 배치를 위해 비표시 영역의 면적 또한 더 확보되어야 한다.
다만, 비표시 영역은 영상이 구현되지 않는 영역으로, 동일한 면적의 기판에서 비표시 영역의 면적이 최소화되어야 사용자에게 보다 넓은 표시 영역을 제공할 수 있다. 이에, 본 발명의 발명자들은 사용자에게 보다 넓은 표시 영역을 제공하기 위해 표시 장치의 비표시 영역을 최소화하는 것이 중요하다는 것을 인식하였다. 따라서, 본 발명의 발명자들은 표시 장치의 비표시 영역을 최소화할 수 있는 표시 장치 및 표시 장치의 제조 방법을 발명하였다.
이에, 본 발명이 해결하고자 하는 과제는 복수의 LED와 복수의 구동부의 실장 면을 다르게 하여 복수의 LED의 발광 면적을 향상시킨 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 복수의 LED의 발광 면적을 향상시켜 휘도 및 효율을 향상시킨 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 복수의 LED의 배치 개수를 늘려 정세도를 향상시키고 고해상도의 영상을 구현할 수 있는 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 복수의 배선의 개수에 제한되지 않고, 비표시 영역의 면적을 최소화할 수 있는 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 장치는 복수의 서브 픽셀이 정의된 기판, 기판 상에서 복수의 서브 픽셀 각각에 배치되고, 발광층, 기판과 발광층 사이의 제1 반도체층 및 발광층 상의 제2 반도체층을 포함하는 복수의 LED, 기판 아래에서 복수의 서브 픽셀 각각에 배치된 복수의 구동부 및 기판을 관통하여 제1 반도체층 및 제2 반도체층 각각을 복수의 구동부와 전기적으로 연결하는 복수의 연결부를 포함한다. 따라서, 복수의 구동부는 기판 아래에 배치되고, 복수의 LED만이 기판 상에 배치되므로, 복수의 서브 픽셀 각각에서 발광 면적을 향상시킬 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 광을 발광하는 복수의 발광 소자, 복수의 발광 소자가 제1면에 실장된 기판, 복수의 발광 소자의 발광 영역을 넓히도록 제1면의 반대면인 제2면에 실장된 복수의 구동부 및 복수의 배선 및 일단이 제1면의 복수의 발광 소자 각각에 접하고, 일단으로부터 기판을 관통하여 연장된 타단이 제2면의 복수의 구동부 및 복수의 배선 각각에 접하는 복수의 연결부를 포함할 수 있다. 따라서, 기판의 제1면에 복수의 발광 소자만이 배치되므로, 제1면에서 영상이 구현되지 않는 비표시 영역의 면적을 최소화할 수 있다.
본 발명의 일 실시예에 따른 표시 장치의 제조 방법은, 기판 상에 각각이 제1 반도체층, 제1 반도체층 상의 발광층 및 발광층 상의 제2 반도체층으로 이루어진 복수의 LED를 형성하는 단계 및 기판 아래에 복수의 구동부 및 복수의 배선을 형성하는 단계를 포함하고, 복수의 LED와 복수의 구동부 및 복수의 배선은 기판을 관통하는 복수의 연결부에 의해 전기적으로 연결된다. 따라서, 기판을 관통하는 연결부를 배치하여, 기판의 서로 다른 면에 형성된 복수의 LED와 복수의 구동부 및 복수의 배선을 전기적으로 연결할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 복수의 LED의 발광 면적을 넓혀 고휘도의 영상을 구현할 수 있다.
본 발명은 기판 상에 배치되는 LED의 개수, 즉 복수의 서브 픽셀의 개수를 늘려 고정세도의 표시 장치를 구현할 수 있다.
본 발명은 기판의 일 면에 복수의 LED를 더 많이 배치하여 고해상도의 표시 장치를 구현할 수 있다.
본 발명은 복수의 구동부 및 복수의 배선을 복수의 LED가 배치된 기판의 일 면이 아닌 다른 면에 배치하여 복수의 LED가 배치된 기판의 일 면에서 비표시 영역을 최소화할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 기판 상면에서 하나의 픽셀에 대한 확대 평면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 기판 하면에서 하나의 픽셀에 대한 확대 평면도이다.
도 4는 도 2 및 도 3의 IV-IV'에 따른 단면도이다.
도 5a 내지 도 5k는 본 발명의 일 실시예에 따른 표시 장치 및 표시 장치의 제조 방법을 설명하기 위한 개략적인 공정도들이다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 표시 장치 및 표시 장치의 제조 방법에서 얼라인 과정을 설명하기 위한 개략적인 공정도들이다.
도 7a 내지 도 7c는 본 발명의 다른 실시예에 따른 표시 장치 및 표시 장치의 제조 방법을 설명하기 위한 개략적인 공정도들이다.
도 8은 본 발명의 또 다른 실시예에 따른 표시 장치의 하나의 서브 픽셀에 대한 단면도이다.
도 9a 내지 도 9e는 본 발명의 또 다른 실시예에 따른 표시 장치 및 표시 장치의 제조 방법을 설명하기 위한 개략적인 공정도들이다.
도 10은 본 발명의 또 다른 실시예에 따른 표시 장치의 하나의 서브 픽셀에 대한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 도면을 참조하여 본 발명에 대해 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 평면도이다. 도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중 기판(110) 및 픽셀(PX)만을 도시하였다.
기판(110)은 표시 장치(100)에 포함된 다양한 구성 요소를 지지하기 위한 구성으로, 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 유리 또는 수지 등으로 이루어질 수 있다. 또한, 기판(110)은 고분자 또는 플라스틱을 포함하여 이루어질 수도 있고, 플렉서빌리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수도 있다.
기판(110)은 표시 영역(A/A) 및 비표시 영역(N/A) 을 포함한다.
표시 영역(A/A)은 복수의 픽셀(PX)이 배치되어 영상이 표시되는 영역이다. 표시 영역(A/A)의 복수의 픽셀(PX) 각각에는 발광 소자 및 발광 소자를 구동하기 위한 구동 회로 등이 배치될 수 있다. 예를 들어 복수의 픽셀(PX) 각각에는 LED 및 LED를 구동하기 위한 반도체 소자 등이 배치될 수 있다.
비표시 영역(N/A)은 영상이 표시되지 않는 영역으로, 표시 영역(A/A)에 배치된 복수의 픽셀(PX)을 구동하기 위한 다양한 배선, 구동 IC 등이 배치되는 영역이다. 예를 들어, 비표시 영역(N/A)에는 게이트 드라이버 IC, 데이터 드라이버 IC와 같은 다양한 IC 및 구동 회로 등이 배치될 수 있다.
기판(110)의 표시 영역(A/A)에는 복수의 픽셀(PX)이 정의된다. 복수의 픽셀(PX)은 빛을 발광하는 개별 단위로, 복수의 픽셀(PX) 각각은 복수의 서브 픽셀을 포함할 수 있고, 복수의 서브 픽셀의 조합으로 하나의 픽셀(PX)에서 다양한 색상의 광을 발광할 수 있다. 예를 들어, 복수의 픽셀(PX)은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀로 이루어질 수 있으나, 이에 제한되지 않는다.
이하에서는 픽셀(PX)에 대한 보다 상세한 설명을 위해 도 2를 함께 참조한다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 기판 상면에서 하나의 픽셀에 대한 확대 평면도이다. 도 3은 본 발명의 일 실시예에 따른 표시 장치의 기판 하면에서 하나의 픽셀에 대한 확대 평면도이다. 도 4는 도 2 및 도 3의 IV-IV'에 따른 단면도이다. 도 2 내지 도 4를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 기판(110) 상면에 배치된 복수의 LED(120), 제1 패시베이션층(111), 제1 보호층(115), 복수의 광변환층(161) 및 복수의 광차폐층(162), 기판(110) 하면에 배치된 복수의 구동부, 복수의 구동부에 각각 연결된 복수의 게이트 배선(GL), 복수의 데이터 배선(DL), 복수의 전원 배선(PL) 및 복수의 공통 배선(CL), 게이트 절연층(112), 제2 패시베이션층(113), 제3 패시베이션층(114) 및 제2 보호층(116), 기판(110)을 관통하는 복수의 연결부(CP)를 포함한다.
도 2 및 도 4를 참조하면, 기판(110) 상에 복수의 LED(120)가 배치된다. 구체적으로, 복수의 LED(120) 각각은 복수의 서브 픽셀(SPR, SPG, SPB) 각각에 배치된다. 복수의 LED(120)는 전압이 인가될 시, 빛을 발광하는 발광 소자이다. LED(120)는 적색 광, 녹색 광, 청색 광 등을 발광하는 LED(120)들이 있고, 이들의 조합으로 백색을 포함하는 다양한 색상의 광을 구현할 수 있다.
한편, 복수의 LED(120)는 수평형(lateral), 수직형(vertical), 플립칩(flip chip) 등 다양한 구조로 형성될 수 있다. 수평형 구조의 LED는 발광층과 발광층의 양측에서 수평으로 배치된 N형 전극 및 P형 전극을 포함한다. 수평형 구조의 LED는 N형 전극을 통해 발광층으로 공급된 전자와, P형 전극을 통해 발광층으로 공급된 정공이 결합하여 광을 발광할 수 있다. 수직형 구조의 LED는 발광층, 발광층 상하에 배치된 N형 전극 및 P형 전극을 포함한다. 수직형 LED 또한 수평형 LED와 마찬가지로, 전극으로부터 공급된 전자 및 정공의 결합으로 광을 발광할 수 있다. 플립칩 LED는 수평형 LED와 실질적으로 동일한 구조이다. 다만, 플립칩 구조의 LED는 금속 와이어와 같은 매개체를 생략하고, 직접 인쇄회로기판 등에 부착될 수 있다. 이하에서는 설명의 편의를 위해, 본 발명의 일 실시예에 따른 표시 장치(100)의 복수의 LED(120)는 수평형 구조인 것으로 가정하여 설명하기로 하나, 이에 제한되지 않는다.
복수의 LED(120) 각각은 제1 반도체층(121), 발광층(122), 제2 반도체층(123), 제1 패드 전극(121P) 및 제2 패드 전극(123P)을 포함한다.
기판(110) 상에 제1 반도체층(121)이 배치되고, 제1 반도체층(121) 상에 제2 반도체층(123)이 배치된다. 제1 반도체층(121) 및 제2 반도체층(123)은 질화갈륨(GaN)에 N형 또는 P형의 불순물을 주입하여 형성된 층일 수 있다. 예를 들어, P형의 불순물은 마그네슘(Mg), 아연(Zn), 베릴륨(Be) 등일 수 있고, N형의 불순물은 실리콘(Si), 게르마늄(Ge), 주석(Sn) 등일 수 있으나, 이에 제한되지 않는다. 그러므로, 제1 반도체층(121)이 N형의 불순물을 주입하여 형성된 N형 반도체층이고, 제2 반도체층(123)이 P형의 불순물을 주입하여 형성된 P형 반도체층일 수도 있다. 반대로, 제1 반도체층(121)이 P형의 불순물을 주입하여 형성된 P형 반도체층이고, 제2 반도체층(123)이 N형의 불순물을 주입하여 형성된 N형 반도체층일 수도 있다. 이하에서는 제1 반도체층(121)이 질화갈륨(GaN)에 N형의 불순물을 주입하여 형성된 N형 반도체층이고, 제2 반도체층(123)이 질화갈륨(GaN)에 P형의 불순물을 주입하여 형성된 P형 반도체층인 것으로 가정하여 설명하기로 하나, 이에 제한되지 않는다.
제1 반도체층(121) 및 제2 반도체층(123) 사이에 발광층(122)이 배치된다. 발광층(122)은 제1 반도체층(121) 및 제2 반도체층(123)으로부터 정공 및 전자를 공급받아 빛을 발광할 수 있다. 발광층(122)은 단층 또는 다중 양자우물(Multi-Quantum Well; MQW)구조로 이루어질 수 있고, 예를 들어, 발광층(122)은 인듐 갈륨 질화물(InGaN) 또는 질화갈륨(GaN) 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
제1 반도체층(121)의 일부분은 발광층(122)과 제2 반도체층(123)의 외측으로 돌출된다. 다르게 말하면, 발광층(122) 및 제2 반도체층(123)은 제1 반도체층(121)의 상면을 노출시키도록 제1 반도체층(121)보다 작은 면적을 가질 수 있다. 제1 반도체층(121)은 후술하게 될 제1 패드 전극(121P)과 전기적으로 연결되기 위해, 발광층(122) 및 제2 반도체층(123)으로부터 노출될 수 있다.
제1 반도체층(121), 발광층(122) 및 제2 반도체층(123)을 덮도록 제1 패시베이션층(111)이 배치된다. 제1 패시베이션층(111)은 제1 패시베이션층(111) 하부의 구성을 보호하고, 제1 반도체층(121)과 제2 반도체층(123)의 전기적인 쇼트를 방지하기 위한 절연층이다. 구체적으로, 제1 반도체층(121) 및 제2 반도체층(123)은 서로 다른 전극과 전기적으로 연결되어 발광층(122)으로 전자 및 정공을 공급할 수 있다. 이때, 제1 반도체층(121) 또는 제2 반도체층(123)에 전기적으로 연결된 전극이 제2 반도체층(123) 또는 제1 반도체층(121)에까지 접하게 된다면, 전기적인 쇼트가 발생할 수 있다. 이에, 제1 반도체층(121) 및 제2 반도체층(123)을 절연시키기 위한 절연층으로 제1 패시베이션층(111)을 배치할 수 있다. 예를 들어, 제1 패시베이션층(111)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 패시베이션층(111) 상에 제1 패드 전극(121P)이 배치된다. 그리고 제1 패드 전극(121P)은 제1 반도체층(121)과 전기적으로 연결될 수 있다. 구체적으로, 제1 패시베이션층(111)에 제1 반도체층(121)의 상면의 일부분을 노출시키는 컨택홀이 배치될 수 있다. 이에, 제1 패드 전극(121P)은 컨택홀을 통해 제1 반도체층(121)의 상면에 일단이 접할 수 있고, 제1 패드 전극(121P)과 제1 반도체층(121)이 전기적으로 연결될 수 있다.
제1 패시베이션층(111) 상에 제2 패드 전극(123P)이 배치된다. 그리고 제2 패드 전극(123P)은 제2 반도체층(123)과 전기적으로 연결될 수 있다. 구체적으로, 제1 패시베이션층(111)에 제2 반도체층(123)의 상면의 일부분을 노출시키는 컨택홀이 배치될 수 있다. 그리고 제2 패드 전극(123P)은 컨택홀을 통해 제2 반도체층(123)의 상면에 일단이 접할 수 있고, 제2 패드 전극(123P)과 제2 반도체층(123)이 전기적으로 연결될 수 있다.
복수의 LED(120) 및 제1 패시베이션층(111) 상에 제1 보호층(115)이 배치된다. 제1 보호층(115)은 기판(110) 상부의 복수의 LED(120)를 보호하기 위한 층이다. 제1 보호층(115)은 투광성 에폭시, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
한편, 복수의 LED(120)는 서로 다른 색상의 광을 발광할 수도 있으며, 동일한 색상의 광을 발광할 수도 있다. 예를 들어, 복수의 LED(120)가 서로 다른 색상의 광을 발광하는 경우, 복수의 서브 픽셀(SPR, SPG, SPB) 중 적색 서브 픽셀(SPR)에 배치된 LED(120)는 적색 광을 발광하는 LED(120)일 수 있고, 녹색 서브 픽셀(SPG)에 배치된 LED(120)는 녹색 광을 발광하는 LED(120)일 수 있고, 청색 서브 픽셀(SPB)에 배치된 LED(120)는 청색 광을 발광하는 LED(120)일 수 있다. 그리고 복수의 LED(120) 각각이 서로 다른 색상의 광을 발광하므로, 광변환층(161)과 같은 광 변환 부재가 생략될 수 있다.
반면, 복수의 LED(120)가 동일한 색상의 광을 발광하는 경우, 복수의 LED(120) 각각의 상부에 광변환층(161)과 같은 광 변환 부재를 사용하여 복수의 LED(120) 각각에서 발광된 광을 다양한 색상으로 변환할 수 있다. 이하에서는 복수의 LED(120) 모두가 청색 광을 발광하는 LED(120)인 것으로 가정하여 설명하기로 하나, 이에 제한되지 않는다.
제1 보호층(115) 상에 복수의 광변환층(161) 및 복수의 광차폐층(162)이 배치된다.
복수의 광변환층(161)은 복수의 서브 픽셀(SPR, SPG, SPB)에 대응되도록 배치된다. 복수의 광변환층(161)은 잉크젯 프린팅 또는 도팅 등의 방식 등으로 복수의 LED(120) 상에 나노 형광체, 유기 형광체 또는 양자점 등의 광변환 물질이 분포된 포토 아크릴(Photo Acryl), 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 등을 배치하여 복수의 광변환층(161)을 구현할 수 있다. 복수의 LED(120)에서 발광된 광은 복수의 광변환층(161)으로 조사되고, 복수의 광변환층(161)의 나노 형광체, 유기 형광체 또는 양자점 등의 광변환 물질은 광을 흡수하여 다른 파장의 광을 발광할 수 있다.
예를 들어, 적색 서브 픽셀(SPR)에는 적색의 광변환층(161)이 배치될 수 있다. 그리고 LED(120)로부터 발광된 청색 광은 적색의 광변환층(161)을 통과하며 적색 광으로 변환될 수 있다. 녹색 서브 픽셀(SPG)에는 녹색의 광변환층(161)이 배치될 수 있다. 그리고 LED(120)로부터 발광된 청색 광은 녹색의 광변환층(161)을 통과하며 녹색 광으로 변환될 수 있다. 청색 서브 픽셀(SPB)에는 청색의 광변환층(161)이 배치될 수 있다. 다만, LED(120)로부터 발광된 광이 청색 광인 경우, 청색 광변환층(161)은 포토 아크릴(Photo Acryl), 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 등의 투명한 물질로만 이루어질 수 있으며, LED(120)에서 발광된 청색 광이 그대로 기판(110)의 상부로 방출될 수 있다.
복수의 광변환층(161) 사이에 복수의 광차폐층(162)이 배치된다. 복수의 광차폐층(162)은 복수의 서브 픽셀(SPR, SPG, SPB) 사이의 경계에 배치될 수 있다. 복수의 광차폐층(162)은 복수의 LED(120) 각각으로부터 발광된 광 중 다른 서브 픽셀(SPR, SPG, SPB)로 향하는 광을 차폐할 수 있고, 광의 혼색을 저감할 수 있다. 예를 들어, 복수의 광차폐층(162)은 블랙 매트릭스 또는 반사성 물질 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
도 3 및 도 4를 함께 참조하면, 기판(110) 하면에 각각이 제1 반도체 소자(130), 제2 반도체 소자(140) 및 커패시터(150)를 포함하는 복수의 구동부와 복수의 게이트 배선(GL), 복수의 데이터 배선(DL), 복수의 전원 배선(PL) 및 복수의 공통 배선(CL)을 포함하는 복수의 배선이 배치된다. 복수의 서브 픽셀(SPR, SPG, SPB) 각각에 구동부가 배치되고, 복수의 서브 픽셀(SPR, SPG, SPB)의 구동부는 해당 서브 픽셀(SPR, SPG, SPB)의 LED(120)를 구동하여 영상을 구현할 수 있다.
복수의 구동부 각각은 제1 반도체 소자(130), 제2 반도체 소자(140) 및 커패시터(150)를 포함하고, 복수의 구동부를 구동하기 위해 복수의 구동부에 복수의 게이트 배선(GL), 복수의 데이터 배선(DL), 복수의 전원 배선(PL) 및 복수의 공통 배선(CL)이 연결된다.
기판(110) 하면 상에 복수의 제1 반도체 소자(130) 및 복수의 제2 반도체 소자(140)가 배치된다. 복수의 제1 반도체 소자(130) 및 복수의 제2 반도체 소자(140)는 표시 장치(100)의 구동 소자로 사용될 수 있다. 복수의 제1 반도체 소자(130) 및 복수의 제2 반도체 소자(140)는 예를 들어, 박막 트랜지스터(Thin Film Transistor; TFT), N형 금속 산화막 반도체(N-channel Metal Oxide Semiconductor; NMOS), P형 금속 산화막 반도체(P-channel Metal Oxide Semiconductor; PMOS), 상보성 금속 산화막 반도체(Complementary Metal Oxide Semiconductor; CMOS) 등의 전계 효과 트랜지스터(Field Effect Transistor; FET) 등일 수 있으나, 이에 제한되지 않는다. 이하에서는, 복수의 제1 반도체 소자(130) 및 복수의 제2 반도체 소자(140)가 전계 효과 트랜지스터 중 N형 금속 산화막 반도체인 것으로 가정하여 설명하기로 하나, 이에 제한되지 않는다.
제1 반도체 소자(130)는 제1 게이트 전극(131), 제1 소스 영역(132) 및 제1 드레인 영역(133)을 포함한다.
제1 소스 영역(132) 및 제1 드레인 영역(133)은 서로 이격되어 기판(110) 하면에 배치된다. 제1 소스 영역(132) 및 제1 드레인 영역(133)은 N형 또는 P형의 불순물을 기판(110)에 도핑하여 형성될 수 있다. 이때, 기판(110)은 P형 기판 또는 N형 기판일 수 있다. 예를 들어, 기판(110)이 P형 기판인 경우, 제1 소스 영역(132) 및 제1 드레인 영역(133)은 비소(arsenic), 인(phosphorus) 등의 N형 불순물을 주입하여 형성될 수 있고, 기판(110)이 N형 기판인 경우, 제1 소스 영역(132) 및 제1 드레인 영역(133)은 기판(110)에 붕소(boron) 등의 P형 불순물을 주입하여 형성될 수 있다. 이하에서는 기판(110)이 P형 기판이고, 제1 소스 영역(132) 및 제1 드레인 영역(133)에 N형 불순물이 주입된 것으로 가정하여 설명하기로 하나, 이에 제한되지 않는다.
제1 소스 영역(132)과 제1 드레인 영역(133) 사이에 게이트 절연층(112)이 배치된다. 게이트 절연층(112)은 제1 소스 영역(132) 및 제1 드레인 영역(133)과 제1 게이트 전극(131)을 절연시키기 위한 층으로, 절연 물질로 이루어질 수 있다. 예를 들어, 게이트 절연층(112)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 절연층(112) 상에 제1 게이트 전극(131)이 배치된다. 제1 게이트 전극(131)은 게이트 배선(GL)과 전기적으로 연결될 수 있다. 게이트 배선(GL)으로부터 제1 게이트 전극(131)에 게이트 전압이 인가되면, 제1 반도체 소자(130)가 턴 온(turn on)될 수 있다. 제1 게이트 전극(131)은 예를 들어, 다결정 실리콘(poly silicon) 또는 몰리브덴(Mo) 등의 도전성 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제1 반도체 소자(130) 상에 제2 패시베이션층(113)이 배치된다. 제2 패시베이션층(113)은 제2 패시베이션층(113) 하부의 구성을 보호 및 절연시키기 위한 층으로, 절연 물질로 이루어질 수 있다. 예를 들어, 제2 패시베이션층(113)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제2 패시베이션층(113) 상에 제1 게이트 패드 전극(131P), 제1 소스 패드 전극(132P) 및 제1 드레인 패드 전극(133P)이 배치된다. 그리고 제1 게이트 패드 전극(131P), 제1 소스 패드 전극(132P) 및 제1 드레인 패드 전극(133P)은 각각 제1 게이트 전극(131), 제1 소스 영역(132) 및 제1 드레인 영역(133)과 전기적으로 연결될 수 있다.
먼저, 제1 게이트 패드 전극(131P)은 제1 게이트 전극(131)과 게이트 배선(GL)을 전기적으로 연결한다. 제1 게이트 패드 전극(131P)은 게이트 배선(GL)과 일체로 이루어져 제1 게이트 전극(131)에 접할 수 있다. 구체적으로, 제2 패시베이션층(113)에 제1 게이트 전극(131)의 상면을 노출시키는 컨택홀이 배치될 수 있다. 그리고 게이트 배선(GL)으로부터 제1 게이트 전극(131) 측으로 연장된 제1 게이트 패드 전극(131P)은 제2 패시베이션층(113)의 컨택홀을 통해 제1 게이트 전극(131)의 상면과 접할 수 있다. 이에, 게이트 배선(GL)과 제1 게이트 전극(131)은 제1 게이트 패드 전극(131P)을 통해 전기적으로 연결될 수 있다.
제1 소스 패드 전극(132P)은 제1 소스 영역(132)과 데이터 배선(DL)을 전기적으로 연결한다. 구체적으로, 제2 패시베이션층(113)에 제2 소스 영역(142)을 노출시키는 컨택홀이 배치될 수 있다. 그리고 제1 소스 패드 전극(132P)의 일단은 제2 패시베이션층(113)의 컨택홀을 통해 제1 소스 영역(132)과 접할 수 있다. 그리고 제1 소스 패드 전극(132P)의 타단은 데이터 배선(DL) 측으로 연장되어 데이터 배선(DL)과 전기적으로 연결될 수 있다. 따라서, 제1 소스 패드 전극(132P)의 일단은 제1 소스 영역(132)에, 타단은 데이터 배선(DL)에 접하여, 제1 반도체 소자(130)의 제1 소스 영역(132)과 데이터 배선(DL)이 전기적으로 연결될 수 있다.
제1 드레인 패드 전극(133P)은 제1 드레인 영역(133)과 전기적으로 연결될 수 있다. 구체적으로, 제2 패시베이션층(113)에 제1 드레인 영역(133)을 노출시키는 컨택홀이 배치될 수 있다. 그리고 제1 드레인 패드 전극(133P)의 일단은 제2 패시베이션층(113)의 컨택홀을 통해 제1 드레인 영역(133)과 접할 수 있다. 따라서, 제1 드레인 패드 전극(133P)은 제2 패시베이션층(113)의 컨택홀을 통해 제1 드레인 영역(133)과 전기적으로 연결될 수 있다.
이때, 제2 패시베이션층(113) 상에 제1 드레인 패드 전극(133P)으로부터 연장된 제1 커패시터 전극(151)이 배치된다. 제1 커패시터 전극(151)은 후술하게 될 유전층(153) 및 제2 커패시터 전극(152)과 함께 커패시터(150)에 포함되는 구성이다.
한편, 제1 드레인 패드 전극(133P) 및 제1 커패시터 전극(151)과 후술하게 될 제2 게이트 패드 전극(141P)을 통해 제1 반도체 소자(130)의 제1 드레인 영역(133)과 제2 반도체 소자(140)의 제2 게이트 전극(141)이 전기적으로 연결될 수 있다. 제1 드레인 패드 전극(133P), 제1 커패시터 전극(151) 및 제2 게이트 패드 전극(141P)은 일체로 이루어질 수 있고, 제1 드레인 패드 전극(133P)과 일체로 이루어진 제2 게이트 패드 전극(141P)이 제2 반도체 소자(140)의 제2 게이트 전극(141)에 접함에 따라 제1 반도체 소자(130)의 제1 드레인 영역(133)과 제2 반도체 소자(140)의 제2 게이트 전극(141)이 전기적으로 연결될 수 있다. 따라서, 일체로 이루어진 제1 드레인 패드 전극(133P), 제1 커패시터 전극(151) 및 제2 게이트 패드 전극(141P)을 통해 제1 반도체 소자(130)의 제1 드레인 영역(133)과 제2 반도체 소자(140)의 제2 게이트 전극(141)이 전기적으로 연결될 수 있다.
제2 반도체 소자(140)는 제2 게이트 전극(141), 제2 소스 영역(142) 및 제2 드레인 영역(143)을 포함한다.
제2 소스 영역(142) 및 제2 드레인 영역(143)은 서로 이격되어 기판(110) 하면에 배치된다. 제2 소스 영역(142) 및 제2 드레인 영역(143)은 N형 또는 P형의 불순물을 P형 또는 N형 기판에 도핑하여 형성될 수 있다. 제1 반도체 소자(130)의 제1 소스 영역(132) 및 제1 드레인 영역(133)과 같이, 기판(110)이 P형 기판이고, 제2 소스 영역(142) 및 제2 드레인 영역(143)에 N형의 불순물이 주입된 것으로 가정하여 설명하기로 하나, 이에 제한되지 않는다.
제2 소스 영역(142)과 제2 드레인 영역(143) 사이에 게이트 절연층(112)이 배치되고, 게이트 절연층(112) 상에 제2 게이트 전극(141)이 배치된다. 제2 게이트 전극(141)은 예를 들어, 다결정 실리콘(poly silicon) 또는 몰리브덴(Mo) 등의 도전성 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제2 게이트 전극(141)은 제1 반도체 소자(130)의 제1 드레인 영역(133)과 전기적으로 연결된다. 구체적으로, 제2 게이트 패드 전극(141P), 제1 커패시터 전극(151) 및 제1 드레인 패드 전극(133P)을 통해 제1 반도체 소자(130)의 제1 드레인 영역(133)과 전기적으로 연결될 수 있다. 제1 반도체 소자(130)는 제1 드레인 영역(133)을 통해 전기적으로 연결된 제2 반도체 소자(140)에 데이터 전압을 전달하여 제2 반도체 소자(140)가 턴 온 또는 턴 오프(turn off) 되도록 제어할 수 있다.
제2 반도체 소자(140) 상에 제2 패시베이션층(113)이 배치되고, 제2 패시베이션층(113) 상에 제2 게이트 패드 전극(141P), 제2 소스 패드 전극(142P), 제2 드레인 패드 전극(143P)이 배치된다. 그리고 제2 게이트 패드 전극(141P), 제2 소스 패드 전극(142P) 및 제2 드레인 패드 전극(143P)은 각각 제2 게이트 전극(141), 제2 소스 영역(142) 및 제2 드레인 영역(143)과 전기적으로 연결될 수 있다.
제2 게이트 패드 전극(141P)은 제2 게이트 전극(141)과 제1 반도체 소자(130)의 제1 드레인 영역(133)을 전기적으로 연결한다. 구체적으로, 제2 패시베이션층(113)에 제2 게이트 전극(141)의 상면의 일부분을 노출시키는 컨택홀이 배치될 수 있다. 그리고 제1 드레인 패드 전극(133P) 및 제1 커패시터 전극(151)과 일체로 이루어지고, 제2 게이트 전극(141) 측으로 연장된 제2 게이트 패드 전극(141P)은 제2 패시베이션층(113)의 컨택홀을 통해 제2 게이트 전극(141)의 상면과 접할 수 있다. 이에, 제2 게이트 전극(141)은 제2 게이트 패드 전극(141P), 제1 커패시터 전극(151) 및 제1 드레인 패드 전극(133P)을 통해 제1 드레인 영역(133)과 전기적으로 연결될 수 있다.
제2 패시베이션층(113) 상에 게이트 배선(GL) 및 전원 배선(PL)이 배치된다.
게이트 배선(GL)은 게이트 전압을 복수의 서브 픽셀(SPR, SPG, SPB) 각각의 구동부로 전달한다. 구체적으로, 게이트 배선(GL)은 게이트 전압을 제1 반도체 소자(130)의 제1 게이트 전극(131)으로 전달한다. 게이트 배선(GL)은 표시 영역(A/A)에서 비표시 영역(N/A)에까지 연장될 수 있고, 비표시 영역(N/A)에 배치된 게이트 드라이버 IC로부터 게이트 전압을 공급받아 게이트 전압을 구동부의 제1 게이트 전극(131)으로 전달할 수 있다.
전원 배선(PL)은 전원 전압을 서브 픽셀(SPR, SPG, SPB) 각각의 구동부로 전달한다. 구체적으로, 전원 배선(PL)은 전원 전압을 복수의 LED(120)의 제2 패드 전극(123P)으로 전달한다. 전원 배선(PL)은 표시 영역(A/A)에서 비표시 영역(N/A)에까지 연장될 수 있고, 비표시 영역(N/A)에 배치된 구동 IC로부터 전원 전압을 공급받아 전원 전압을 복수의 LED(120)로 전달할 수 있다.
게이트 배선(GL), 전원 배선(PL), 제1 게이트 패드 전극(131P), 제1 소스 패드 전극(132P), 제1 드레인 패드 전극(133P), 제2 게이트 패드 전극(141P), 제2 소스 패드 전극(142P), 제2 드레인 패드 전극(143P) 및 제1 커패시터 전극(151) 상에 제3 패시베이션층(114)이 배치된다. 제3 패시베이션층(114)은 제3 패시베이션층(114) 하부의 구성을 보호 및 절연시키기 위한 층으로, 절연 물질로 이루어질 수 있다. 예를 들어, 제2 패시베이션층(113)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제3 패시베이션층(114) 상에 데이터 배선(DL) 및 공통 배선(CL)이 배치된다.
데이터 배선(DL)은 데이터 전압을 복수의 서브 픽셀(SPR, SPG, SPB) 각각의 구동부로 전달한다. 구체적으로, 데이터 배선(DL)은 데이터 전압을 제1 반도체 소자(130)의 제1 소스 영역(132)으로 전달한다. 데이터 배선(DL)은 표시 영역(A/A)에서 비표시 영역(N/A)에까지 연장될 수 있고, 비표시 영역(N/A)에 배치된 데이터 드라이버 IC로부터 데이터 전압을 공급받아 데이터 전압을 구동부로 전달할 수 있다.
공통 배선(CL)은 공통 전압을 복수의 서브 픽셀(SPR, SPG, SPB) 각각의 구동부로 전달한다. 구체적으로, 공통 배선(CL)은 표시 영역(A/A)에서부터 비표시 영역(N/A)에까지 연장될 수 있고, 비표시 영역(N/A)에 배치된 구동 IC로부터 공통 전압을 공급받아 커패시터(150) 및 제2 반도체 소자(140)로 전달할 수 있다.
제3 패시베이션층(114) 상에서 제1 커패시터 전극(151)에 중첩하도록 제2 커패시터 전극(152)이 배치되고, 제1 커패시터 전극(151)과 제2 커패시터 전극(152) 사이에 유전층(153)이 배치된다. 구체적으로, 제1 커패시터 전극(151)과 제2 커패시터 전극(152)은 유전층(153)을 사이에 두고 서로 중첩하여 커패시터(150)를 이룰 수 있다. 커패시터(150)는 데이터 전압을 저장하여 게이트 배선(GL)에 다음 게이트 전압이 인가될 때까지, LED(120)가 동일한 상태를 유지하도록 할 수 있다.
제3 패시베이션층(114)에 제1 커패시터 전극(151)을 노출시키는 컨택홀이 배치될 수 있다. 그리고 제3 패시베이션층(114)의 컨택홀을 채우도록 유전층(153)이 배치될 수 있다. 유전층(153)은 제1 커패시터 전극(151)과 제2 커패시터 전극(152)을 절연시킬 수 있고, 커패시터(150)의 축전 용량을 향상시킬 수 있다. 구체적으로, 유전층(153)의 유전률은 커패시터(150)의 축전 용량과 비례할 수 있으므로, 유전층(153)은 유전 상수가 큰 고유전률의 물질로 이루어져 커패시터(150)의 축전 용량을 향상시킬 수 있다. 다만, 유전층(153)은 생략될 수도 있으며, 유전층(153) 대신 제3 패시베이션층(114)이 제1 커패시터 전극(151)과 제2 커패시터 전극(152)을 절연시키며 커패시터(150)를 이루도록 하는 유전층(153)의 역할을 대신할 수도 있다.
유전층(153) 상에 제1 커패시터 전극(151)과 중첩하도록 제2 커패시터 전극(152)이 배치된다. 제2 커패시터 전극(152)은 공통 배선(CL)과 전기적으로 연결될 수 있다. 예를 들어, 제2 커패시터 전극(152)은 공통 배선(CL)으로부터 제1 커패시터 전극(151) 측으로 연장될 수 있고, 제2 커패시터 전극(152)과 공통 배선(CL)은 일체로 이루어질 수 있다.
이때, 제2 커패시터 전극(152)은 제2 반도체 소자(140)의 제2 소스 영역(142) 측으로 연장되어, 제2 소스 영역(142)과 전기적으로 연결될 수 있다. 구체적으로, 제2 커패시터 전극(152)은 제2 소스 영역(142) 측으로 연장되어, 제2 소스 영역(142)과 전기적으로 연결된 제2 소스 패드 전극(142P)에 접할 수 있다. 따라서, 공통 배선(CL)과 일체로 이루어진 제2 커패시터 전극(152)은 제2 소스 패드 전극(142P)을 통해 제2 반도체 소자(140)의 제2 소스 영역(142)과 전기적으로 연결될 수 있다.
제2 커패시터 전극(152), 공통 배선(CL), 데이터 배선(DL) 상에 제2 보호층(116)이 배치된다. 제2 보호층(116)은 기판(110) 하면의 복수의 제1 반도체 소자(130), 복수의 제2 반도체 소자(140), 복수의 커패시터(150), 복수의 게이트 배선(GL), 복수의 데이터 배선(DL), 복수의 공통 배선(CL), 복수의 전원 배선(PL)을 보호하기 위한 층이다. 제2 보호층(116)은 투광성 에폭시, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
기판(110)을 관통하는 비아홀(VH)에 복수의 연결부(CP)가 배치된다. 복수의 연결부(CP)는 기판(110) 상부의 복수의 LED(120)와 기판(110) 하부의 복수의 구동부 각각을 전기적으로 연결시킨다.
복수의 연결부(CP)는 복수의 제1 연결부(CP1) 및 복수의 제2 연결부(CP2)를 포함한다. 복수의 제1 연결부(CP1)는 복수의 LED(120)와 복수의 제2 반도체 소자(140)를 전기적으로 연결시킨다. 복수의 제2 연결부(CP2)는 복수의 LED(120)와 복수의 전원 배선(PL)을 전기적으로 연결시킨다.
구체적으로, 복수의 제1 연결부(CP1) 각각의 일단은 복수의 LED(120)의 제1 패드 전극(121P)에 접하고, 복수의 제1 연결부(CP1) 각각의 타단은 복수의 구동부의 제2 드레인 패드 전극(143P)과 접할 수 있다. 복수의 제2 연결부(CP2) 각각의 일단은 복수의 LED(120)의 제2 패드 전극(123P)에 접하고, 복수의 제2 연결부(CP2) 각각의 타단은 복수의 전원 배선(PL)에 접할 수 있다.
따라서, 복수의 제1 연결부(CP1)를 통해 복수의 LED(120)의 제1 반도체층(121)으로 전압이 공급되고, 복수의 제2 연결부(CP2)를 통해 복수의 LED(120)의 제2 반도체층(123)으로 전압이 공급되어, 복수의 LED(120)로부터 광이 발광될 수 있다.
한편, 도 3 및 도 4에서는 복수의 구동부 각각이 제1 반도체 소자(130), 제2 반도체 소자(140) 및 커패시터(150)를 포함하는 것으로 도시하였으나, 복수의 구동부 각각은 3 개의 반도체 소자 및 1개의 커패시터 등으로 이루어질 수도 있고, 4개의 반도체 소자 및 1개의 커패시터 등으로 이루어질 수도 있으며, 복수의 구동부 각각의 반도체 소자와 커패시터의 개수 및 배치는 이에 제한되지 않는다.
또한, 도 3 및 도 4에서는 복수의 구동부 각각에 연결된 복수의 배선이 복수의 게이트 배선(GL), 복수의 데이터 배선(DL), 복수의 전원 배선(PL) 및 복수의 공통 배선(CL)을 포함하는 것으로 도시하였으나, 복수의 구동부 각각의 반도체 소자 및 커패시터의 개수나 배치 등에 따라 복수의 배선의 개수 및 배치 등은 달라질 수 있으며, 이에 제한되지 않는다.
본 발명의 일 실시예에 따른 표시 장치(100)는 기판(110) 상면에 복수의 LED(120)를 배치하고, 기판(110) 하면에 제1 반도체 소자(130), 제2 반도체 소자(140) 및 커패시터(150)를 포함하는 복수의 구동부와 복수의 게이트 배선(GL), 복수의 데이터 배선(DL), 복수의 전원 배선(PL) 및 복수의 공통 배선(CL)을 포함하는 복수의 배선을 배치하여 LED(120)의 발광 면적을 넓힐 수 있다. 종래에는 복수의 LED와 복수의 구동부 및 복수의 배선이 기판의 일 면에 배치되어, 기판의 일 면에서 영상을 구현하였다. 반면, 본 발명의 일 실시예에 따른 표시 장치(100)는 복수의 LED(120)와 제1 반도체 소자(130), 제2 반도체 소자(140) 및 커패시터(150)를 포함하는 복수의 구동부와 복수의 게이트 배선(GL), 복수의 데이터 배선(DL), 복수의 전원 배선(PL) 및 복수의 공통 배선(CL)을 포함하는 복수의 배선을 기판(110)의 서로 다른 면에 배치하여 복수의 LED(120)가 배치될 수 있는 면적을 확보할 수 있다. 구체적으로, 기판(110)의 상면에 복수의 LED(120)만이 배치되므로, 복수의 LED, 복수의 구동부 및 복수의 배선이 기판의 상면에 동시에 배치되던 종래와 비교하여 복수의 LED(120)를 더 많이 배치할 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)는 기판(110)의 일 면에 복수의 LED(120)를 더 많이 배치할 수 있고, 고정세도의 표시 장치(100)를 구현할 수 있다. 아울러, 복수의 LED(120)의 발광 면적이 확장됨에 따라 표시 장치(100)의 휘도 및 효율 또한 향상시킬 수 있다.
본 발명의 일 실시예에 따른 표시 장치(100)는 기판(110)의 하면에 제1 반도체 소자(130), 제2 반도체 소자(140) 및 커패시터(150)를 포함하는 복수의 구동부와 복수의 게이트 배선(GL), 복수의 데이터 배선(DL), 복수의 전원 배선(PL) 및 복수의 공통 배선(CL)을 포함하는 복수의 배선을 배치하여 기판(110) 상면에서의 비표시 영역(N/A)을 최소화할 수 있다. 구체적으로, 복수의 배선은 구동 IC 등으로부터 전압을 공급받아 복수의 구동부 각각으로 전달할 수 있다. 이때, 복수의 배선의 일단은 비표시 영역(N/A)에 배치된 구동 IC와 연결되어 전압을 공급받을 수 있다. 다만, 고해상도의 표시 장치(100)의 경우, 복수의 LED(120)와 복수의 구동부의 개수가 늘어나게 되고, 복수의 배선 또한 더 많이 배치되어야 하므로, 복수의 배선 각각으로 전압을 공급하기 위해 비표시 영역(N/A)의 면적 또한 더 많이 필요하다. 이에, 본 발명의 일 실시예에 따른 표시 장치(100)는 복수의 LED(120)가 배치되어 표시 영역(A/A)이 구현되는 기판(110) 상면이 아닌 기판(110)의 하면에 복수의 배선 및 복수의 구동부를 배치할 수 있다. 따라서, 표시 장치(100)의 기판(110)의 상면에서 영상이 구현되는 표시 영역(A/A)을 극대화하고, 영상이 구현되지 않는 비표시 영역(N/A)을 최소화한 표시 장치(100)를 제공할 수 있다.
이하에서는 도 5a 내지 도 5k를 참조하여 본 발명의 일 실시예에 따른 표시 장치(100) 및 표시 장치(100)의 제조 방법을 상세히 설명하기로 한다.
도 5a 내지 도 5k는 본 발명의 일 실시예에 따른 표시 장치 및 표시 장치의 제조 방법을 설명하기 위한 개략적인 공정도들이다. 구체적으로, 도 5a 내지 도 5d는 기판(110) 상면에 복수의 LED(120)를 형성하는 과정을 설명하기 위한 개략적인 단면도들이다. 도 5e는 복수의 연결부(CP)의 형성 과정을 설명하기 위한 개략적인 단면도이다. 도 5f 내지 도 5k는 기판(110) 하면에 복수의 구동부 및 복수의 배선을 형성하는 과정을 설명하기 위한 개략적인 단면도들이다.
도 5a를 참조하면, 기판(110) 하면에 복수의 홈(VHi)을 형성한다. 복수의 홈(VHi)은 복수의 LED(120)의 제1 패드 전극(121P) 및 제2 패드 전극(123P)에 대응되도록 형성되고, 이후 복수의 연결부(CP)가 형성되는 복수의 비아홀(VH)로 가공될 수 있으며, 이에 대하여 도 5e를 참조하여 후술하기로 한다.
도 5b를 참조하면, 복수의 홈(VHi)이 형성된 기판(110) 상면 전체에 에피층(120m)을 형성한다.
에피층(120m)은 복수의 LED(120)를 형성하기 위한 것으로, 복수의 LED(120)의 제1 반도체층(121), 발광층(122) 및 제2 반도체층(123) 각각을 이루는 물질이 순차적으로 적층된 구조를 가질 수 있다. 예를 들어, 에피층(120m)은 제1 반도체 물질층(121m), 발광 물질층(122m) 및 제2 반도체 물질층(123m)으로 이루어질 수 있다.
구체적으로, 기판(110) 전면에 제1 반도체 물질층(121m)을 형성한다. 제1 반도체 물질층(121m)은 복수의 LED(120)의 제1 반도체층(121)을 이루는 물질로, 예를 들어, N형의 불순물이 주입된 질화갈륨으로 이루어질 수 있다.
이어서, 제1 반도체 물질층(121m) 상에 발광 물질층(122m)을 형성한다. 발광 물질층(122m)은 복수의 LED(120)의 발광층(122)을 이루는 물질로, 예를 들어, 인듐 갈륨 질화물 또는 질화갈륨 등으로 이루어질 수 있다.
마지막으로, 발광 물질층(122m) 상에 제2 반도체 물질층(123m)을 형성한다. 제2 반도체 물질층(123m)은 복수의 LED(120)의 제2 반도체층(123)을 이루는 물질로, 예를 들어, P형의 불순물이 주입된 질화갈륨으로 이루어질 수 있다.
이때, 에피층(120m)의 제1 반도체 물질층(121m), 발광 물질층(122m) 및 제2 반도체 물질층(123m)은 유기 금속 화학 증착법(Metal Organic Chemical Vapor Depositon; MOCVD) 또는 스퍼터링 등의 방식으로 기판(110) 상에 성장될 수 있으나, 에피층(120m)의 성장 방식은 이에 제한되지 않는다.
도 5c를 참조하면, 에피층(120m)을 식각하여 복수의 LED(120)의 제1 반도체층(121), 발광층(122) 및 제2 반도체층(123)을 형성하고, 제2 반도체층(123) 상에 제1 패시베이션 물질층(111m)을 형성한다.
먼저, 에피층(120m)의 상부에 형성된 제2 반도체 물질층(123m)을 식각할 수 있다. 예를 들어, LED(120)의 제2 반도체층(123)에 중첩하는 영역에서만 제2 반도체 물질층(123m)을 남기고, 이외의 영역에서 제2 반도체 물질층(123m)을 식각할 수 있다. 따라서, 제2 반도체 물질층(123m)으로 이루어진 제2 반도체층(123)을 형성할 수 있다.
이어서, 제2 반도체 물질층(123m)의 식각 후, 발광 물질층(122m)을 식각할 수 있다. 예를 들어, 제2 반도체 물질층(123m)에 중첩하는 영역에서만 발광 물질층(122m)을 남기고, 이외의 영역에서 발광 물질층(122m)을 식각할 수 있다.
이어서, 제2 반도체 물질층(123m) 및 발광 물질층(122m)의 식각 후 제2 반도체 물질층(123m) 및 발광 물질층(122m)으로부터 노출된 제1 반도체 물질층(121m)의 일부분을 선택적으로 식각할 수 있다. 예를 들어, 제1 반도체층(121)에 중첩하는 영역에서만 제1 반도체 물질층(121m)을 남기고, 이외의 영역에서 제1 반도체 물질층(121m)을 식각할 수 있다. 따라서, 제2 반도체 물질층(123m)으로 이루어진 제2 반도체층(123), 발광 물질층(122m)으로 이루어진 발광층(122) 및 제1 반도체 물질층(121m)으로 이루어진 제1 반도체층(121)을 형성할 수 있다.
마지막으로, 제1 반도체층(121), 발광층(122) 및 제2 반도체층(123)을 덮도록 제1 패시베이션 물질층(111m)을 형성할 수 있다.
도 5d를 참조하면, 제1 패시베이션층(111) 상에 제1 패드 전극(121P) 및 제2 패드 전극(123P)을 형성하고, 복수의 LED(120) 상에 제1 보호층(115), 복수의 광차폐층(162) 및 복수의 광변환층(161)을 형성한다.
먼저, 제1 반도체층(121), 발광층(122) 및 제2 반도체층(123)을 덮도록 형성된 제1 패시베이션 물질층(111m)을 식각하여 컨택홀을 형성할 수 있다. 예를 들어, 제1 반도체층(121)과 제1 패드 전극(121P)을 연결하기 위한 컨택홀을 형성하기 위해, 제1 반도체층(121)의 상면을 덮는 제1 패시베이션 물질층(111m)을 일부 식각할 수 있다.
그리고 제2 반도체층(123)과 제2 패드 전극(123P)을 연결하기 위한 컨택홀을 형성하기 위해, 제2 반도체층(123)의 상면을 덮는 제1 패시베이션 물질층(111m)을 일부 식각할 수 있다.
또한, 제1 패드 전극(121P) 및 제2 패드 전극(123P)과 이후 형성될 복수의 연결부(CP)를 연결하기 위한 컨택홀을 형성하기 위해, 복수의 홈(VHi)에 중첩하는 영역에서 제1 패시베이션 물질층(111m)을 식각할 수 있다.
따라서, 제1 반도체층(121)의 상면, 제2 반도체층(123)의 상면 및 복수의 홈(VHi)에 중첩하는 영역에서 제1 패시베이션 물질층(111m)을 식각하여 제1 패시베이션층(111)의 형성을 완료할 수 있다.
이어서, 제1 반도체층(121) 및 제2 반도체층(123)을 일부 노출시키는 제1 패시베이션층(111) 상에 제1 패드 전극(121P) 및 제2 패드 전극(123P)을 형성할 수 있다. 구체적으로, 제1 패시베이션층(111) 상에 도전성 물질층을 형성하고, 도전성 물질층을 식각하여 제1 패드 전극(121P) 및 제2 패드 전극(123P)을 형성할 수 있다. 그리고 제1 패드 전극(121P) 및 제2 패드 전극(123P)을 형성함에 따라 복수의 LED(120)의 형성을 완료할 수 있다.
이때, 제1 패드 전극(121P)의 일단은 제1 반도체층(121)에 접하고, 제1 패드 전극(121P)의 타단은 복수의 홈(VHi)에 중첩하도록 형성될 수 있다. 그리고 제2 패드 전극(123P)의 일단은 제2 반도체층(123)에 접하고, 제2 패드 전극(123P)의 타단은 복수의 홈(VHi)에 중첩하도록 형성될 수 있다.
그리고 복수의 홈(VHi)이 형성된 위치에 복수의 연결부(CP)가 형성될 수 있다. 복수의 LED(120)를 복수의 구동부 및 복수의 전원 배선(PL)에 전기적으로 연결시키기 위해 제1 패드 전극(121P) 및 제2 패드 전극(123P)의 형성 위치는 복수의 홈(VHi)에 대응되도록 형성되어야 한다. 다만, 복수의 LED(120)가 형성되는 기판(110) 상면에서는 복수의 홈(VHi)이 시인되지 않으므로, 복수의 홈(VHi)과 복수의 LED(120)의 형성 위치의 얼라인이 필요하다. 이에, 복수의 홈(VHi)과 복수의 LED(120)의 형성 위치는 얼라인 홀(AH)에 의해 결정될 수 있으며, 이에 대하여 도 6a 내지 도 6e를 참조하여 후술하기로 한다.
이어서, 제1 패드 전극(121P) 및 제2 패드 전극(123P) 상에 제1 보호층(115)을 형성할 수 있다. 제1 보호층(115)은 복수의 LED(120)가 형성된 기판(110) 상면 전체를 덮도록 형성될 수 있다.
이어서, 제1 보호층(115) 상에 복수의 광차폐층(162)을 형성할 수 있다. 복수의 LED(120)에 중첩하지 않는 영역에서 복수의 광차폐층(162)을 형성할 수 있다. 복수의 서브 픽셀(SPR, SPG, SPB) 사이의 경계에 복수의 광차폐층(162)을 형성할 수 있다. 구체적으로, 제1 보호층(115) 상에 광차폐층(162)을 이루는 물질을 형성하고, 복수의 LED(120)에 중첩하는 영역, 특히 복수의 LED(120)의 발광층(122)에 중첩하는 영역에서 광차폐층(162)을 이루는 물질을 식각하여 복수의 광차폐층(162)을 형성할 수 있다.
이어서, 제1 보호층(115) 상에 복수의 광변환층(161)을 형성할 수 있다. 복수의 LED(120)에 중첩하는 영역에서 복수의 광변환층(161)을 형성할 수 있다. 복수의 서브 픽셀(SPR, SPG, SPB)에 복수의 광변환층(161)을 형성할 수 있다. 예를 들어, 복수의 서브 픽셀(SPR, SPG, SPB) 중 적색 서브 픽셀(SPR)에 적색 광변환층(161)을 형성할 수 있다. 복수의 서브 픽셀(SPR, SPG, SPB) 중 녹색 서브 픽셀(SPG)에 녹색 광변환층(161)을 형성할 수 있다. 복수의 서브 픽셀(SPR, SPG, SPB) 중 청색 서브 픽셀(SPB)에 청색 광변환층(161)을 형성할 수 있다.
도 5e를 참조하면, 복수의 LED(120)의 형성이 완료된 기판(110)에 복수의 비아홀(VH) 및 복수의 연결부(CP)를 형성한다.
먼저, 복수의 LED(120)의 형성이 완료된 기판(110)을 뒤집어 기판(110) 하면에 형성된 복수의 홈(VHi)으로부터 복수의 비아홀(VH)을 형성할 수 있다. 이때, 복수의 홈(VHi)은 복수의 LED(120)의 제1 패드 전극(121P) 및 제2 패드 전극(123P)에 대응되도록 형성될 수 있다. 그리고 복수의 홈(VHi)으로부터 형성된 복수의 비아홀(VH)은 기판(110) 하면에서 복수의 LED(120)의 제1 패드 전극(121P) 및 제2 패드 전극(123P)을 노출시킬 수 있다.
이어서, 복수의 비아홀(VH) 내에 복수의 연결부(CP)를 형성할 수 있다. 구체적으로, 복수의 비아홀(VH) 내에 도전성 물질을 채워 복수의 연결부(CP)를 형성할 수 있다. 따라서, 복수의 LED(120)의 제1 패드 전극(121P) 각각에 복수의 제1 연결부(CP1)가 접하도록 형성될 수 있고, 복수의 LED(120)의 제2 패드 전극(123P) 각각에 복수의 제2 연결부(CP2)가 접하도록 형성될 수 있다.
도 5f를 참조하면, 복수의 연결부(CP)가 형성된 기판(110) 하면 상에 게이트 절연 물질층(112m) 및 게이트 전극 물질층(Gm)을 형성한다.
구체적으로, 복수의 연결부(CP)가 형성된 기판(110) 하면 상에 게이트 절연 물질층(112m)을 형성할 수 있다. 게이트 절연 물질층(112m)은 게이트 절연층(112)을 이루는 물질로, 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
이어서, 게이트 절연 물질층(112m) 상에 게이트 전극 물질층(Gm)을 형성한다. 게이트 전극 물질층(Gm)은 복수의 제1 반도체 소자(130)의 제1 게이트 전극(131) 및 복수의 제2 반도체 소자(140)의 제2 게이트 전극(141)을 이루는 물질로, 예를 들어, 예를 들어, 다결정 실리콘(poly silicon) 또는 몰리브덴(Mo) 등의 도전성 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
도 5g를 참조하면, 게이트 전극 물질층(Gm) 및 게이트 절연 물질층(112m)을 식각하여 제1 게이트 전극(131), 제2 게이트 전극(141) 및 게이트 절연층(112)을 형성하고, 제1 소스 영역(132) 및 제1 드레인 영역(133), 제2 소스 영역(142) 및 제2 드레인 영역(143)을 형성한다.
먼저, 게이트 전극 물질층(Gm)을 식각하여 제1 게이트 전극(131) 및 제2 게이트 전극(141)을 형성할 수 있다.
이어서, 제1 게이트 전극(131) 및 제2 게이트 전극(141)에 중첩하는 영역을 제외한 영역에서 게이트 절연 물질층(112m)을 식각하여 게이트 절연층(112)을 형성할 수 있다. 즉, 제1 게이트 전극(131)의 하부 및 제2 게이트 전극(141)의 하부에만 게이트 절연 물질층(112m)을 남기고 나머지 영역에서 게이트 절연 물질층(112m)을 식각하여 게이트 절연층(112)을 형성할 수 있다.
이어서, 제1 소스 영역(132), 제1 드레인 영역(133), 제2 소스 영역(142) 및 제2 드레인 영역(143)을 형성할 수 있다. 구체적으로, 제1 소스 영역(132), 제1 드레인 영역(133), 제2 소스 영역(142) 및 제2 드레인 영역(143)에 중첩하는 영역을 제외하고 포토 레지스트를 형성할 수 있다. 그리고 포토 레지스트로부터 노출된 제1 소스 영역(132), 제1 드레인 영역(133), 제2 소스 영역(142) 및 제2 드레인 영역(143)에 N형 또는 P형의 불순물을 주입할 수 있다. 마지막으로, N형 또는 P형의 불순물의 주입 후 전기적 활성화를 위해 어닐링 공정을 수행할 수 있다. 따라서, 포토 레지스트를 형성하여 제1 소스 영역(132), 제1 드레인 영역(133), 제2 소스 영역(142) 및 제2 드레인 영역(143)에 N형 또는 P형의 불순물을 주입할 수 있다.
이에, 제1 게이트 전극(131), 제1 소스 영역(132) 및 제1 드레인 영역(133)으로 이루어진 제1 반도체 소자(130)와 제2 게이트 전극(141), 제2 소스 영역(142) 및 제2 드레인 영역(143)으로 이루어진 제2 반도체 소자(140)의 형성을 완료할 수 있다.
도 5h를 참조하면, 제1 반도체 소자(130) 및 제2 반도체 소자(140) 상에 제2 패시베이션층(113)을 형성한다.
제1 반도체 소자(130) 및 제2 반도체 소자(140)를 덮도록 제2 패시베이션 물질층을 형성할 수 있다.
이어서, 제1 반도체 소자(130) 및 제2 반도체 소자(140)를 덮도록 형성된 제2 패시베이션 물질층을 식각하여 컨택홀을 형성할 수 있다. 예를 들어, 제1 게이트 전극(131)과 제1 게이트 패드 전극(131P)을 연결하기 위한 컨택홀을 형성하기 위해, 제1 게이트 전극(131)의 상면을 덮는 제2 패시베이션 물질층을 일부 식각할 수 있다.
제1 소스 영역(132) 및 제1 드레인 영역(133) 각각과 제1 소스 패드 전극(132P) 및 제1 드레인 패드 전극(133P)을 연결하기 위한 컨택홀을 형성하기 위해, 제1 소스 영역(132) 및 제1 드레인 영역(133)을 덮는 제2 패시베이션 물질층을 일부 식각할 수 있다.
제2 게이트 전극(141)과 제2 게이트 패드 전극(141P)을 연결하기 위한 컨택홀을 형성하기 위해, 제2 게이트 전극(141)의 상면을 덮는 제2 패시베이션 물질층을 일부 식각할 수 있다.
제2 소스 영역(142) 및 제2 드레인 영역(143) 각각과 제2 소스 패드 전극(142P) 및 제2 드레인 패드 전극(143P)을 연결하기 위한 컨택홀을 형성하기 위해, 제2 소스 영역(142) 및 제2 드레인 영역(143)을 덮는 제2 패시베이션 물질층을 일부 식각할 수 있다.
마지막으로, 전원 배선(PL) 및 제2 반도체 소자(140)의 제2 드레인 영역(143)과 복수의 연결부(CP)를 연결하기 위한 컨택홀을 형성하기 위해, 복수의 연결부(CP)를 덮는 제2 패시베이션 물질층을 식각할 수 있다.
따라서, 복수의 제1 반도체 소자(130)의 제1 게이트 전극(131), 제1 소스 영역(132) 및 제1 드레인 영역(133), 복수의 제2 반도체 소자(140)의 제2 게이트 전극(141), 제2 소스 영역(142) 및 제2 드레인 영역(143) 및 복수의 연결부(CP)에 중첩하는 영역에서 제2 패시베이션 물질층을 식각하여 제2 패시베이션층(113)의 형성을 완료할 수 있다.
도 5i를 참조하면, 제2 패시베이션층(113) 상에 게이트 배선(GL), 전원 배선(PL), 제1 게이트 패드 전극(131P), 제1 소스 패드 전극(132P), 제1 드레인 패드 전극(133P), 제2 게이트 패드 전극(141P), 제2 소스 패드 전극(142P) 및 제2 드레인 패드 전극(143P), 제1 커패시터 전극(151)을 형성한다.
구체적으로, 제2 패시베이션층(113) 상에 도전성 물질층을 형성할 수 있다.
이어서, 도전성 물질층을 식각하여 게이트 배선(GL), 전원 배선(PL), 제1 게이트 패드 전극(131P), 제1 소스 패드 전극(132P), 제1 드레인 패드 전극(133P), 제2 게이트 패드 전극(141P), 제2 소스 패드 전극(142P) 및 제2 드레인 패드 전극(143P)을 형성할 수 있다.
예를 들어, 복수의 제1 반도체 소자(130)의 제1 게이트 전극(131), 제1 소스 영역(132) 및 제1 드레인 영역(133), 복수의 제2 반도체 소자(140)의 제2 게이트 전극(141), 제2 소스 영역(142) 및 제2 드레인 영역(143)이 노출된 제2 패시베이션층(113)의 컨택홀을 채우도록 배치된 도전성 물질층을 제외하고 도전성 물질층을 식각하여 제1 게이트 패드 전극(131P), 제1 소스 패드 전극(132P), 제1 드레인 패드 전극(133P), 제2 게이트 패드 전극(141P), 제2 소스 패드 전극(142P) 및 제2 드레인 패드 전극(143P)을 형성할 수 있다.
도전성 물질층을 식각하여 제1 드레인 패드 전극(133P) 및 제2 게이트 패드 전극(141P)과 일체로 이루어진 제1 커패시터 전극(151)을 형성할 수 있다.
이와 동시에 도전성 물질층을 식각하여 제1 게이트 패드 전극(131P)과 일체로 이루어지고, 수평 방향으로 연장되는 게이트 배선(GL)을 형성할 수 있다.
그리고 도전성 물질층을 식각하여 제1 연결부(CP1)가 노출된 제2 패시베이션층(113)의 컨택홀을 채우며, 수평 방향으로 연장된 전원 배선(PL)을 형성할 수 있다.
도 5j를 참조하면, 게이트 배선(GL), 전원 배선(PL), 제1 게이트 패드 전극(131P), 제1 소스 패드 전극(132P), 제1 드레인 패드 전극(133P), 제2 게이트 패드 전극(141P), 제2 소스 패드 전극(142P) 및 제2 드레인 패드 전극(143P), 제1 커패시터 전극(151) 상에 제3 패시베이션층(114)을 형성한다.
게이트 배선(GL), 전원 배선(PL), 제1 게이트 패드 전극(131P), 제1 소스 패드 전극(132P), 제1 드레인 패드 전극(133P), 제2 게이트 패드 전극(141P), 제2 소스 패드 전극(142P) 및 제2 드레인 패드 전극(143P), 제1 커패시터 전극(151)을 덮도록 제3 패시베이션 물질층을 형성할 수 있다.
이어서, 제3 패시베이션 물질층을 형성하여 컨택홀을 형성할 수 있다. 예를 들어, 일체로 이루어진 제2 커패시터 전극(152) 및 공통 배선(CL)과 제2 소스 패드 전극(142P)을 연결하기 위한 컨택홀을 형성하기 위해, 제2 소스 패드 전극(142P)의 상면을 덮는 제3 패시베이션 물질층을 일부 식각할 수 있다.
이와 동시에, 제1 커패시터 전극(151) 상에 제3 패시베이션 물질층 대신 유전층(153)을 형성하기 위해 제1 커패시터 전극(151)을 덮는 제3 패시베이션 물질층을 일부 식각할 수 있다.
이때, 도면에 도시되지는 않았으나, 제1 소스 패드 전극(132P)과 데이터 배선(DL)을 연결하기 위한 컨택홀을 형성하기 위해, 제1 소스 패드 전극(132P)의 상면을 덮는 제3 패시베이션 물질층을 일부 식각할 수 있다.
따라서, 제1 커패시터 전극(151), 제2 소스 패드 전극(142P) 및 제1 소스 패드 전극(132P)에 중첩하는 영역에서 제3 패시베이션 물질층을 식각하여 제3 패시베이션층(114)의 형성을 완료할 수 있다.
도 5k를 참조하면, 제3 패시베이션층(114) 상에 공통 배선(CL), 데이터 배선(DL), 유전층(153) 및 제2 커패시터 전극(152)을 형성하고, 기판(110) 하면 전체를 덮도록 제2 보호층(116)을 형성한다.
제3 패시베이션층(114)으로부터 노출된 제1 커패시터 전극(151)의 상면을 덮도록 유전층(153)을 형성할 수 있다.
이어서, 유전층(153) 및 제3 패시베이션층(114) 상에 도전성 물질층을 형성할 수 있다.
이어서, 유전층(153)과 제2 소스 패드 전극(142P)에 중첩하는 영역을 제외하고 도전성 물질층을 식각하여 제2 커패시터 전극(152)을 형성할 수 있다. 따라서, 제1 커패시터 전극(151), 유전층(153) 및 제2 커패시터 전극(152)으로 이루어진 커패시터(150)의 형성을 완료할 수 있다.
이와 동시에, 도전성 물질층을 식각하여 제2 커패시터 전극(152)과 일체로 이루어지고, 수직 방향으로 연장되는 공통 배선(CL)을 형성할 수 있다.
또한, 도면에 도시되지는 않았으나, 도전성 물질층을 식각하여 제3 패시베이션층(114)으로부터 노출된 제1 소스 패드 전극(132P)에 접하며 수직 방향으로 연장되는 데이터 배선(DL)을 형성할 수 있다.
이어서, 커패시터(150), 공통 배선(CL) 및 데이터 배선(DL) 상에 제2 보호층(116)을 형성할 수 있다. 제2 보호층(116)은 기판(110) 하면의 각각이 제1 반도체 소자(130), 제2 반도체 소자(140) 및 커패시터(150)를 포함하는 복수의 구동부와 복수의 게이트 배선(GL), 복수의 데이터 배선(DL), 복수의 전원 배선(PL) 및 복수의 공통 배선(CL)을 포함하는 복수의 배선 전체를 덮도록 형성될 수 있다.
한편, 도 5a 내지 도 5k에서는 기판(110) 상면에 복수의 LED(120)를 형성한 후, 기판(110) 하면에 복수의 구동부를 형성하는 것으로 설명하였으나, 기판(110) 하면에 복수의 구동부를 먼저 형성한 후, 기판(110) 상면에 복수의 LED(120)를 형성할 수도 있다.
예를 들어, 기판(110) 하면에 복수의 구동부 및 복수의 배선을 형성한 후, 기판(110) 상면에 스퍼터링 방식으로 저온에서 에피층(120m)을 형성하여 복수의 LED(120)를 형성할 수 있다. 복수의 LED(120)를 저온에서 형성함에 따라 복수의 구동부 및 복수의 배선 또한 손상되지 않을 수 있고, 복수의 LED(120)를 복수의 구동부 및 복수의 배선을 형성한 후에 형성할 수 있다. 따라서, 복수의 LED(120)와 복수의 구동부 및 복수의 배선의 형성 순서는 달라질 수 있으며, 도 5a 내지 도 5k에 도시된 바에 제한되지 않는다.
이하에서는 도 6a 내지 도 6e를 참조하여, 복수의 홈(VHi)을 고려하여 복수의 LED(120)의 형성 위치를 결정하는 과정을 설명하기로 한다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 표시 장치 및 표시 장치의 제조 방법에서 얼라인 과정을 설명하기 위한 개략적인 공정도들이다. 구체적으로, 도 6a 내지 도 6e는 얼라인 홀(AH)이 형성된 기판(110) 상에 복수의 LED(120)를 형성하는 과정을 설명하기 위한 개략적인 단면도들이다.
도 6a를 참조하면, 기판(110) 하면에 복수의 홈(VHi)을 형성한다. 복수의 홈(VHi)은 복수의 LED(120)의 제1 패드 전극(121P) 및 제2 패드 전극(123P)에 대응되도록 형성되고, 이후 복수의 비아홀(VH)로 가공될 수 있다.
도 6b를 참조하면, 복수의 홈(VHi)이 형성된 기판(110) 상면 전체에 에피층(120m) 및 얼라인 홀(AH)을 형성한다.
기판(110) 상에 제1 반도체 물질층(121m), 발광 물질층(122m) 및 제2 반도체 물질층(123m)을 순차적으로 형성할 수 있다.
이어서, 에피층(120m) 및 기판(110)을 관통하는 얼라인 홀(AH)을 형성할 수 있다. 구체적으로, 기판(110) 하면에서부터 얼라인 홀(AH)을 형성할 수 있다. 얼라인 홀(AH)은 에피층(120m)의 식각 위치, 제1 패시베이션층(111)의 컨택홀 형성 위치 및 제1 패드 전극(121P) 및 제2 패드 전극(123P)의 식각 위치를 결정할 수 있다.
도 6b에서는 얼라인 홀(AH)이 1개 형성된 것으로 도시하였으나, 얼라인 홀(AH)을 복수 개 형성될 수 있으며, 이에 제한되지 않는다.
또한, 에피층(120m)의 형성 후, 얼라인 홀(AH)을 형성하는 것으로 설명하였으나, 얼라인 홀(AH)은 에피층(120m)이 형성되기 전의 기판(110)에 형성될 수도 있으며, 얼라인 홀(AH)의 형성 순서는 이에 제한되지 않는다.
도 6c를 참조하면, 얼라인 홀(AH)을 기준으로 에피층(120m)을 식각하여, 제1 반도체층(121), 발광층(122) 및 제2 반도체층(123)을 형성한다.
구체적으로, 기판(110) 상면에 형성된 에피층(120m)을 식각 시, 복수의 홈(VHi)에 중첩하는 기판(110)의 상면이 노출되도록 에피층(120m)을 식각해야 한다. 복수의 홈(VHi)은 이후 복수의 연결부(CP)가 형성되는 비아홀(VH)로 가공될 수 있다. 이때, 복수의 홈(VHi)에 중첩하는 부분에 에피층(120m)이 남도록 에피층(120m)을 식각하는 경우, 제1 패드 전극(121P) 및 제2 패드 전극(123P)과 복수의 연결부(CP)를 전기적으로 연결할 수 없다. 그러므로, 복수의 홈(VHi)에 중첩하는 기판(110)의 상면이 노출되도록 에피층(120m)을 식각해야 하지만, 복수의 홈(VHi)은 기판(110) 상면에서 시인되지 않으므로, 에피층(120m)의 식각 위치를 결정하기 어려울 수 있다.
이에, 기판(110)을 관통하는 얼라인 홀(AH)을 형성하여 얼라인 홀(AH)로부터 복수의 홈(VHi)의 위치를 고려하여, 얼라인 홀(AH)을 기준으로 에피층(120m)의 식각 부분을 결정할 수 있다. 따라서, 얼라인 홀(AH)을 기준으로 복수의 홈(VHi)에 중첩하는 기판(110)의 상면이 노출되도록 에피층(120m)을 식각하여 제1 반도체층(121), 발광층(122) 및 제2 반도체층(123)을 형성할 수 있다.
다음으로, 도 6c를 참조하면, 제1 반도체층(121), 발광층(122) 및 제2 반도체층(123)을 덮도록 제1 패시베이션 물질층(111m)을 형성한다.
다음으로, 도 6d를 참조하면, 얼라인 홀(AH)을 기준으로 제1 패시베이션 물질층(111m)을 식각하여 제1 패시베이션층(111)을 형성하고, 제1 패드 전극(121P) 및 제2 패드 전극(123P)을 형성한다.
제1 반도체층(121), 발광층(122) 및 제2 반도체층(123)을 덮도록 형성된 제1 패시베이션 물질층(111m)을 식각하여 컨택홀을 형성할 수 있다. 예를 들어, 제1 반도체층(121)의 상면을 덮는 제1 패시베이션 물질층(111m)을 일부 식각하여 제1 반도체층(121)과 제1 패드 전극(121P)이 연결될 수 있는 컨택홀을 형성할 수 있다.
제2 반도체층(123)의 상면을 덮는 제1 패시베이션 물질층(111m)을 일부 식각하여 제2 반도체층(123)과 제2 패드 전극(123P)이 연결될 수 있는 컨택홀을 형성할 수 있다.
그리고 얼라인 홀(AH)을 기준으로, 복수의 홈(VHi)에 중첩하는 영역에서 제1 패시베이션 물질층(111m)을 식각하여 컨택홀을 형성할 수 있다. 복수의 홈(VHi)에 중첩하는 영역에 형성된 제1 패시베이션층(111)의 컨택홀은 이후 복수의 연결부(CP)와 제1 패드 전극(121P) 및 제2 패드 전극(123P)을 연결하기 위한 컨택홀일 수 있다.
이어서, 제1 패시베이션층(111)의 형성 후, 제1 패시베이션층(111) 상에 제1 패드 전극(121P) 및 제2 패드 전극(123P)을 형성할 수 있다.
먼저, 제1 패시베이션층(111) 상에 도전성 물질층을 형성할 수 있다.
이어서, 도전성 물질층을 식각하여 제1 패드 전극(121P) 및 제2 패드 전극(123P)을 형성할 수 있다. 예를 들어, 도전성 물질층을 식각하여 얼라인 홀(AH)을 기준으로 형성된 제1 패시베이션층(111)의 컨택홀로부터 노출된 복수의 홈(VHi)에 중첩하는 기판(110) 상면과 제1 반도체층(121)의 상면에 접하도록 제1 패드 전극(121P)을 형성할 수 있다.
도전성 물질층을 식각하여 얼라인 홀(AH)을 기준으로 형성된 제1 패시베이션층(111)의 컨택홀로부터 노출된 복수의 홈(VHi)에 중첩하는 기판(110) 상면과 제2 반도체층(123)의 상면에 접하도록 제2 패드 전극(123P)을 형성할 수 있다.
다음으로, 도 6e를 참조하면, 복수의 ELD의 형성이 완료된 기판(110)에 복수의 비아홀(VH) 및 복수의 연결부(CP)를 형성한다.
복수의 LED(120)의 형성이 완료된 기판(110) 하면에 형성된 복수의 홈(VHi)으로부터 복수의 비아홀(VH)을 형성할 수 있다. 이때, 얼라인 홀(AH)을 기준으로 하여 형성된 제1 패드 전극(121P) 및 제2 패드 전극(123P)은 일단이 복수의 홈(VHi)과 중첩하도록 형성되었으므로, 복수의 홈(VHi)으로부터 복수의 비아홀(VH)을 형성하는 경우, 기판(110) 하면에서 복수의 비아홀(VH)로부터 제1 패드 전극(121P) 및 제2 패드 전극(123P)이 노출될 수 있다.
이어서, 복수의 비아홀(VH) 내에 복수의 연결부(CP)를 형성할 수 있다. 복수의 비아홀(VH) 내부에 도전성 물질을 채워 형성된 복수의 연결부(CP)는 제1 패드 전극(121P) 및 제2 패드 전극(123P)에 각각 접할 수 있다.
본 발명의 일 실시예에 따른 표시 장치(100)의 제조 방법은 복수의 LED(120)를 기판(110) 상면에 형성하고, 복수의 구동부를 기판(110) 하면에 형성하여 복수의 LED(120)의 발광 면적을 향상시킬 수 있다. 구체적으로, 복수의 LED(120)는 복수의 구동부 및 복수의 배선으로부터 전압을 공급받아 발광할 수 있다. 이때, 복수의 LED(120)와 복수의 구동부 및 복수의 배선을 기판(110)의 서로 다른 면에 형성하고, 복수의 LED(120)와 복수의 구동부 및 복수의 배선을 기판(110)을 관통하는 복수의 연결부(CP)를 통해 전기적으로 연결할 수 있다. 이에, 복수의 LED(120)가 복수의 구동부 및 복수의 배선과 서로 다른 면에 형성되더라도 기판(110)을 관통하는 복수의 연결부(CP)를 형성함으로써, 복수의 LED(120)를 발광시킬 수 있다. 아울러, 기판(110)의 상면에 복수의 LED(120)만이 배치되고, 기판(110)의 하면에 복수의 구동부 및 복수의 배선이 배치되므로, 복수의 LED(120), 복수의 구동부 및 복수의 배선이 동일 면에 배치되는 경우와 비교하여, 복수의 LED(120)의 발광 면적을 향상시킬 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)의 제조 방법은 복수의 LED(120)와 복수의 구동부 및 복수의 배선을 기판(110)의 서로 다른 면에 형성하고 전기적으로 연결할 수 있으며, 복수의 LED(120)의 발광 면적을 향상시켜 발광 효율 및 휘도를 향상시킨 표시 장치(100)를 제공할 수 있다.
본 발명의 일 실시예에 따른 표시 장치(100)는 얼라인 홀(AH)을 이용하여 기판(110)의 상면에 형성되는 복수의 LED(120)와 기판(110) 하면에 형성되는 복수의 구동부 및 복수의 배선을 용이하게 정렬할 수 있다. 예를 들어, 복수의 LED(120)의 제1 반도체층(121)은 제2 반도체 소자(140)의 제2 드레인 영역(143)과 전기적으로 연결되고, 제2 반도체층(123)은 전원 배선(PL)과 전기적으로 연결되며, 전원 배선(PL) 및 제2 드레인 영역(143)으로부터 공급된 전압을 이용해 발광할 수 있다. 이때, 복수의 LED(120)와 복수의 구동부 및 복수의 배선은 기판(110)을 관통하는 복수의 연결부(CP)에 의해 전기적으로 연결될 수 있다. 그러나, 복수의 LED(120)를 형성하는 경우, 에피층(120m)을 기판(110) 상면 전체에 형성하고, 복수의 연결부(CP)가 형성되는 지점이 노출되도록 에피층(120m)을 식각해야 한다. 다만, 복수의 LED(120)가 형성되는 에피층(120m)은 불투명하므로 복수의 연결부(CP)가 형성되는 지점이 기판(110) 상면에서 시인되지 않을 수 있다. 마찬가지로, 복수의 구동부를 형성하는 경우, 도전성 물질층을 기판(110) 하면의 전체에 형성한 후, 이를 식각해야 하나, 복수의 연결부(CP)가 형성되는 지점이 불투명한 도전성 물질층에 가려 시인되지 않으므로 식각 위치를 결정하는 것이 어려울 수 있다. 이에, 본 발명의 일 실시예에 따른 표시 장치(100)는 기판(110)을 관통하는 얼라인 홀(AH)을 형성하여, 얼라인 홀(AH)을 기준으로 복수의 LED(120) 및 복수의 구동부 등을 복수의 연결부(CP)가 형성되는 지점에 대응되도록 형성할 수 있다. 따라서, 복수의 연결부(CP)에 대응되도록 복수의 LED(120), 복수의 구동부 및 복수의 배선을 형성할 수 있고, 기판(110) 상면의 복수의 LED(120)와 기판(110) 하면의 복수의 구동부 및 복수의 배선을 전기적으로 연결할 수 있다.
도 7a 내지 도 7c는 본 발명의 다른 실시예에 따른 표시 장치 및 표시 장치의 제조 방법을 설명하기 위한 개략적인 공정도들이다. 구체적으로, 도 7a 내지 도 7c는 기판(110) 상면에 복수의 LED(120)를 형성하는 과정을 설명하기 위한 개략적인 단면도들이다. 도 7a 내지 도 7c의 표시 장치는 도 1 내지 도 6e의 표시 장치와 비교하여 복수의 비아홀(VH) 및 복수의 연결부(CP)의 형성 공정이 상이할 뿐, 다른 공정은 실질적으로 동일하므로 중복 설명을 생략한다.
도 7a를 참조하면, 기판(110) 상면에 복수의 LED(120)의 제1 반도체층(121), 발광층(122) 및 제2 반도체층(123)을 형성한다. 구체적으로, 기판(110) 상면에 제1 반도체 물질층(121m), 발광 물질층(122m) 및 제2 반도체 물질층(123m)을 순차적으로 형성하여, 기판(110) 상면 전체에 에피층(120m)을 형성할 수 있다.
이어서, 제2 반도체 물질층(123m), 발광 물질층(122m) 및 제1 반도체 물질층(121m)을 순차적으로 식각하여 복수의 LED(120)의 제2 반도체층(123), 발광층(122) 및 제1 반도체층(121)을 형성할 수 있다.
도 7b를 참조하면, 기판(110)에 복수의 비아홀(VH) 및 복수의 연결부(CP)를 형성한다.
구체적으로, 복수의 LED(120)의 제1 반도체층(121), 발광층(122) 및 제2 반도체층(123)과 중첩하지 않는 기판(110)의 일부 영역에 복수의 비아홀(VH)을 형성하고, 복수의 연결부(CP)를 형성할 수 있다.
도 7c를 참조하면, 복수의 연결부(CP)와 제1 반도체층(121), 발광층(122) 및 제2 반도체층(123)이 형성된 기판(110) 상에 제1 패시베이션층(111), 제1 패드 전극(121P) 및 제2 패드 전극(123P)을 형성한다.
먼저, 복수의 연결부(CP), 제1 반도체층(121), 발광층(122) 및 제2 반도체층(123)을 덮도록 기판(110) 상면 전체에 제1 패시베이션 물질층(111m)을 형성할 수 있다.
이어서, 제1 패시베이션 물질층(111m)을 식각하여 컨택홀을 형성할 수 있다. 예를 들어, 제1 반도체층(121)의 상면, 제2 반도체층(123)의 상면 및 복수의 연결부(CP)를 덮는 제1 패시베이션 물질층(111m)을 식각하여 컨택홀을 형성할 수 있다. 따라서, 복수의 컨택홀이 형성된 제1 패시베이션층(111)을 형성할 수 있다.
이어서, 제1 패시베이션층(111) 상에 제1 패드 전극(121P) 및 제2 패드 전극(123P)을 형성할 수 있다.
먼저, 제1 패시베이션층(111) 상에 도전성 물질층을 형성할 수 있다.
이어서, 도전성 물질층을 식각하여 제1 패드 전극(121P) 및 제2 패드 전극(123P)을 형성할 수 있다. 예를 들어, 도전성 물질층을 식각하여 제1 패시베이션층(111)의 컨택홀로부터 노출된 복수의 연결부(CP)와 제1 반도체층(121)의 상면에 접하도록 제1 패드 전극(121P)을 형성할 수 있다.
도전성 물질층을 식각하여 제1 패시베이션층(111)의 컨택홀로부터 노출된 복수의 연결부(CP)와 제2 반도체층(123)의 상면에 접하도록 제2 패드 전극(123P)을 형성할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치의 제조 방법은 에피층(120m)의 식각과 함께 복수의 비아홀(VH)을 형성하여 에피층(120m)과 복수의 홈(VHi)을 정렬하기 위한 공정을 간소화할 수 있다. 구체적으로, 기판(110)을 관통하는 복수의 연결부(CP)를 형성하기 위해 기판(110)에 복수의 비아홀(VH)을 형성할 수 있다. 그리고 기판(110)의 상면에 형성되는 복수의 LED(120)의 제1 패드 전극(121P)과 제2 패드 전극(123P)은 복수의 연결부(CP)에 접하도록 형성되어 기판(110) 하면의 복수의 구동부 및 복수의 배선과 전기적으로 연결될 수 있다. 이때, 복수의 LED(120)를 형성하기 위해 기판(110) 상면 전체에 에피층(120m)을 형성하고, 에피층(120m)을 복수 개로 식각하여 복수의 LED(120)를 형성할 수 있다. 그리고 에피층(120m)은 복수의 연결부(CP)가 형성될 위치를 고려하여 식각되어야 하므로, 복수의 연결부(CP)가 형성될 위치와 에피층(120m)의 식각 위치를 정렬하기 위한 공정 및 방법이 필요하다. 이에, 본 발명의 다른 실시예에 따른 표시 장치의 제조 방법은 에피층(120m)의 식각과 동시에 복수의 연결부(CP)가 형성되는 복수의 비아홀(VH)을 기판(110)에 형성하므로, 에피층(120m)의 식각 위치와 복수의 연결부(CP)의 형성 위치를 정렬하기 위한 공정을 간소화할 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 표시 장치의 하나의 서브 픽셀에 대한 단면도이다. 도 8의 표시 장치는 도 1 내지 도 4의 표시 장치(100)와 비교하여 제1 기판(110a) 및 제2 기판(110b), 복수의 컬러 필터(863)를 더 포함하고, 광변환층(861)만이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명을 생략한다.
도 8을 참조하면, 기판은 제1 기판(110a) 및 제2 기판(110b)을 포함한다. 제1 기판(110a)의 하면과 제2 기판(110b)의 상면은 서로 대향되도록 배치된다.
제1 기판(110a)의 상부에 복수의 LED(120)가 배치되고, 제2 기판(110b)의 하부에 복수의 제1 반도체 소자(130), 복수의 제2 반도체 소자(140), 복수의 커패시터(150), 복수의 게이트 배선(GL), 복수의 데이터 배선(DL), 복수의 전원 배선(PL) 및 복수의 공통 배선(CL)이 배치된다.
제1 기판(110a)과 제2 기판(110b)에 각각 복수의 연결부(CPa, CPb)가 배치된다. 구체적으로, 제1 기판(110a) 상면의 복수의 LED(120)의 제1 패드 전극(121P) 및 제2 패드 전극(123P)과 접하도록 제1 기판(110a)을 관통하는 복수의 연결부(CPa)가 배치된다. 제2 기판(110b) 하면의 전원 배선(PL) 및 제2 드레인 패드 전극(143P)과 접하도록 제2 기판(110b)을 관통하는 복수의 연결부(CPb)가 배치된다.
예를 들어, 제1 기판(110a)의 제1 패드 전극(121P)과 접하도록 제1 기판(110a)을 관통하는 제1 연결부(CP1a)가 배치되고, 제1 기판(110a)의 제2 패드 전극(123P)과 접하도록 제1 기판(110a)을 관통하는 제2 연결부(CP2a)가 배치될 수 있다. 제2 기판(110b)의 제2 드레인 패드 전극(143P)과 접하도록 제2 기판(110b)을 관통하는 제1 연결부(CP1b)가 배치되고, 제2 기판(110b)의 전원 배선(PL)과 접하도록 제2 기판(110b)을 관통하는 제2 연결부(CP2b)가 배치될 수 있다.
제1 기판(110a)과 제2 기판(110b)은 합착되어, 제1 기판(110a)의 복수의 LED(120)와 제2 기판(110b)의 제2 드레인 패드 전극(143P) 및 전원 배선(PL)이 전기적으로 연결된다. 제1 기판(110a)의 복수의 연결부(CPa)와 제2 기판(110b)의 복수의 연결부(CPb)가 전기적으로 연결될 수 있다.
예를 들어, 제1 기판(110a)의 제1 연결부(CP1a)와 제2 기판(110b)의 제1 연결부(CP1b)가 서로 중첩하도록 배치될 수 있다. 그리고 제1 기판(110a)의 제1 연결부(CP1a)와 제2 기판(110b)의 제1 연결부(CP1b) 사이에 도전볼을 배치하여 제1 기판(110a)의 제1 연결부(CP1a)와 제2 기판(110b)의 제1 연결부(CP1b)를 전기적으로 연결할 수 있다. 이에, 제1 기판(110a)의 제1 연결부(CP1a)와 연결된 복수의 LED(120)의 제1 패드 전극(121P)은 제2 기판(110b)의 제1 연결부(CP1b)와 연결된 제2 드레인 패드 전극(143P)과 전기적으로 연결될 수 있다.
제1 기판(110a)의 제2 연결부(CP2a)와 제2 기판(110b)의 제2 연결부(CP2b)가 서로 중첩하도록 배치될 수 있다. 그리고 제1 기판(110a)의 제2 연결부(CP2a)와 제2 기판(110b)의 제2 연결부(CP2b) 사이에 도전볼을 배치하여 제1 기판(110a)의 제2 연결부(CP2a)와 제2 기판(110b)의 제2 연결부(CP2b)를 전기적으로 연결할 수 있다. 이에, 제1 기판(110a)의 제2 연결부(CP2a)와 연결된 복수의 LED(120)의 제2 패드 전극(123P)은 제2 기판(110b)의 제2 연결부(CP2b)와 연결된 복수의 전원 배선(PL)과 전기적으로 연결될 수 있다.
한편, 제1 기판(110a)의 복수의 연결부(CPa)와 제2 기판(110b)의 복수의 연결부(CPb)가 도전볼을 통해 전기적으로 연결된 것으로 설명하였으나, 제1 기판(110a)의 복수의 연결부(CPa) 및 제2 기판(110b)의 복수의 연결부(CPb)는 솔더링 등 다른 방식을 통해 전기적으로 연결될 수도 있으며, 이에 제한되지 않는다.
이때, 제1 기판(110a)의 복수의 연결부(CPa)와 제2 기판(110b)의 복수의 연결부(CPb) 사이에 배치된 도전볼에 의해 제1 기판(110a) 및 제2 기판(110b)은 서로 이격될 수 있다.
그리고 서로 이격된 제1 기판(110a)의 하면과 제2 기판(110b)의 상면 사이에 충진 부재(FM)가 배치된다. 충진 부재(FM)는 제1 기판(110a)과 제2 기판(110b) 사이로 이물질 등이 침투하는 것을 최소화할 수 있고, 제1 기판(110a)과 제2 기판(110b)이 견고한 합착 상태를 유지하도록 지지할 수 있다. 예를 들어, 충진 부재(FM)는 제1 기판(110a)과 제2 기판(110b)의 측면에 인접한 제1 기판(110a) 하면의 테두리 부분과 제2 기판(110b) 상면의 테두리 부분에만 배치될 수도 있고, 제1 기판(110a) 하면 전체와 제2 기판(110b) 상면 전체에 배치될 수도 있으며, 제1 기판(110a)과 제2 기판(110b) 사이로 이물질 침투를 방지할 수 있다면 충진 부재(FM)의 배치는 이에 제한되지 않는다.
복수의 LED(120)를 덮는 제1 보호층(115) 상에 광변환층(861) 및 복수의 컬러 필터(863)가 배치된다.
복수의 서브 픽셀(SPR, SPG, SPB) 전체에 하나의 광변환층(861)이 배치되고, 광변환층(861)은 예를 들어, 황색 광변환층(861)일 수 있다. 상술한 바와 같이, 복수의 LED(120)가 청색 광을 발광하는 청색 LED(120)인 경우, 복수의 LED(120) 상에 황색 광변환층(861)이 배치되어, 복수의 LED(120)로부터 발광된 청색 광은 백색 광으로 변환될 수 있다. 따라서, 청색 광을 발광하는 복수의 LED(120) 상에 황색 광변환층(861)을 배치하여 복수의 LED(120)로부터 발광된 광을 백색 광으로 변환할 수 있다.
다만, 복수의 LED(120)가 다른 색의 광을 발광하는 경우, 광변환층(861)은 황색 광변환층(861)이 아닌 다른 색상의 광변환층(861)일 수도 있으며, 광변환층(861)이 복수의 LED(120)로부터 발광된 광을 백색 광으로 변환시킬 수 있다면, 광변환층(861)의 종류는 이에 제한되지 않는다.
광변환층(861)은 복수의 LED(120) 상에 잉크젯 프린팅, 도팅 등의 방식으로 나노 형광체, 유기 형광체 또는 양자점 등의 광변환 물질이 분포된 포토 아크릴(Photo Acryl), 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 등을 배치하거나, 광변환 물질을 포함하는 시트 등을 이용해 광변환층(861)을 구현할 수 있다. 예를 들어, 광변환층(861)이 황색 광변환층(861)인 경우, 광변환층(861) 내에 황색 형광체 등의 단일 종류의 광변환 물질이 분포될 수도 있고, 적색 형광체와 녹색 형광체 등의 여러 종류의 광변환 물질이 함께 분포될 수도 있으며, 이에 제한되지 않는다.
한편, 광변환층(861)이 시트 등으로 이루어진 경우, 시트를 투과하는 광들도 있지만, 시트를 맞고 반사되는 광들이 발생할 수도 있다. 이러한 경우, 도면에 도시되지는 않았으나, 광변환층(861) 상에 광변환층(861) 시트의 투과율을 높이는 동시에 특정 파장의 광을 흡수하여 색재현율을 높이는 광흡수 편광판이 더 배치될 수도 있다. 예를 들어, 황색 광변환층(861) 시트로부터 반사된 광으로부터 S파가 발생할 수 있으며, 광흡수 편광판은 이러한 S파를 P파로 변환하여 황색 광변환층(861) 시트의 투과율을 높일 수 있다. 그리고 광흡수 편광판은 황색 광변환층(861)을 통과하며 변환된 광으로부터 적색과 녹색 파장대 사이의 광을 흡수하여 녹색 광과 적색 광의 색순도를 향상시켜, 표시 장치의 색재현율을 향상시킬 수 있다.
광변환층(861) 상에 복수의 컬러 필터(863)가 배치된다. 복수의 컬러 필터(863)는 복수의 서브 픽셀(SPR, SPG, SPB)에 대응되도록 배치된다. 복수의 컬러 필터(863)는 광변환층(861)을 통과하며 변환된 광을 다른 파장의 광으로 변환할 수 있다. 다만, 복수의 컬러 필터(863)는 설계에 따라 생략될 수도 있으며, 이에 제한되지 않는다.
예를 들어, 적색 서브 픽셀(SPR)에는 적색 컬러 필터(863)가 배치될 수 있고, 광변환층(861)으로부터 백색 광은 적색 컬러 필터(863)를 통과하며 적색 광으로 변환될 수 있다. 녹색 서브 픽셀(SPG)에는 녹색 컬러 필터(863)가 배치될 수 있고, 광변환층(861)으로부터 백색 광은 녹색 컬러 필터(863)를 통과하며 녹색 광으로 변환될 수 있다. 청색 서브 픽셀(SPB)에는 청색 컬러 필터(863)가 배치될 수 있고, 광변환층(861)으로부터 백색 광은 청색 컬러 필터(863)를 통과하며 청색 광으로 변환될 수 있다.
복수의 컬러 필터(863) 사이에 복수의 광차폐층(862)이 배치된다. 복수의 광차폐층(862)은 복수의 서브 픽셀(SPR, SPG, SPB) 사이의 경계에 배치될 수 있다. 복수의 광차폐층(862)은 복수의 LED(120) 각각으로부터 발광된 광 중 다른 서브 픽셀(SPR, SPG, SPB)로 향하는 광을 차폐할 수 있고, 광의 혼색을 저감할 수 있다. 예를 들어, 복수의 광차폐층(862)은 블랙 매트릭스 또는 반사성 물질 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 또 다른 실시예에 따른 표시 장치는 서로 다른 기판(110a, 110b)에 형성된 복수의 LED(120)와 복수의 구동부 및 복수의 배선을 하나의 표시 장치로 구현할 수 있다. 구체적으로, 복수의 LED(120)가 배치된 제1 기판(110a)과 복수의 구동부 및 복수의 배선이 배치된 제2 기판(110b)을 합착하여 표시 장치를 구현할 수 있다. 복수의 LED(120)가 제1 기판(110a)의 상면에 배치되고, 복수의 구동부 및 복수의 배선이 제2 기판(110b)의 하면에 배치될 수 있다. 그리고 제1 기판(110a)의 하면과 제2 기판(110b)의 상면을 대향시켜 제1 기판(110a)을 관통하는 복수의 연결부(CPa)와 제2 기판(110b)을 관통하는 복수의 연결부(CPb)를 전기적으로 연결시켜 복수의 LED(120)와 복수의 구동부 및 복수의 배선을 전기적으로 연결할 수 있다. 또한, 제1 기판(110a)의 하면과 제2 기판(110b)의 상면 사이에 충진 부재(FM)를 더 배치하여 제1 기판(110a)과 제2 기판(110b) 사이로 이물질이 침투하는 것 또한 최소화할 수 있다. 따라서, 본 발명의 또 다른 실시예에 따른 표시 장치는 제1 기판(110a)의 복수의 LED(120)와 제2 기판(110b)의 복수의 구동부 및 복수의 배선을 전기적으로 연결시킬 수 있고, 제1 기판(110a)과 제2 기판(110b) 사이에 충진 부재(FM)를 배치하여 표시 장치의 신뢰성을 향상시킬 수 있다.
도 9a 내지 도 9e는 본 발명의 또 다른 실시예에 따른 표시 장치 및 표시 장치의 제조 방법을 설명하기 위한 개략적인 공정도들이다. 도 9a 내지 도 9e의 표시 장치는 도 1 내지 도 6e의 표시 장치(100)와 비교하여 기판이 제1 기판(110a) 및 제2 기판(110b)으로 이루어질 뿐, 다른 공정은 실질적으로 동일하므로 중복 설명을 생략한다.
도 9a를 참조하면, 제1 기판(110a)을 관통하는 복수의 연결부(CPa)를 형성한다.
구체적으로, 제1 기판(110a)을 관통하는 복수의 비아홀(VH)을 형성한 후, 복수의 비아홀(VH) 내에 도전성 물질을 채워 복수의 연결부(CPa)를 형성할 수 있다.
도 9b를 참조하면, 제1 기판(110a) 상면에 복수의 LED(120), 제1 보호층(115), 광변환층(861), 복수의 광차폐층(862) 및 복수의 컬러 필터(863)를 형성한다.
이때, 제1 기판(110a) 상면에 형성된 복수의 LED(120)의 제1 패드 전극(121P) 및 제2 패드 전극(123P)은 각각 복수의 연결부(CPa)에 접하도록 형성될 수 있다.
다음으로, 도 9c를 참조하면, 제2 기판(110b)을 관통하는 복수의 연결부(CPb)를 형성한다.
구체적으로, 제2 기판(110b)을 관통하는 복수의 비아홀(VH)을 형성한 후, 복수의 비아홀(VH) 내에 도전성 물질을 채워 복수의 연결부(CPb)를 형성할 수 있다.
도 9d를 참조하면, 제2 기판(110b) 하면에 복수의 제1 반도체 소자(130), 복수의 제2 반도체 소자(140), 복수의 커패시터(150), 복수의 게이트 배선(GL), 복수의 데이터 배선(DL), 복수의 전원 배선(PL) 및 복수의 공통 배선(CL)을 형성한다. 이때, 제2 반도체 소자(140)의 제2 드레인 영역(143)과 전기적으로 연결된 제2 드레인 패드 전극(143P)과 전원 배선(PL)은 복수의 연결부(CPb)에 접하도록 형성될 수 있다.
이어서, 복수의 제1 반도체 소자(130), 복수의 제2 반도체 소자(140), 복수의 커패시터(150), 복수의 게이트 배선(GL), 복수의 데이터 배선(DL), 복수의 전원 배선(PL) 및 복수의 공통 배선(CL) 상에 제2 보호층(116)을 형성한다.
다음으로, 도 9e를 참조하면, 제1 기판(110a)의 하면과 제2 기판(110b)의 상면이 대향하도록 제1 기판(110a)과 제2 기판(110b)을 합착한다.
먼저, 제1 기판(110a) 하면의 복수의 연결부(CPa) 또는 제2 기판(110b) 상면의 복수의 연결부(CPb)에 접하도록 제1 기판(110a) 하면 또는 제2 기판(110b)의 상면 상에 도전볼을 형성할 수 있다.
이어서, 제1 기판(110a) 하면의 복수의 연결부(CPa)와 제2 기판(110b) 상면의 복수의 연결부(CPb)가 서로 중첩하도록 제1 기판(110a) 및 제2 기판(110b)을 정렬할 수 있다.
그리고 제1 기판(110a) 하면 또는 제2 기판(110b) 상면 상의 도전볼을 이용해 제1 기판(110a) 하면의 복수의 연결부(CPa)와 제2 기판(110b) 상면의 복수의 연결부(CPb)를 전기적으로 연결하는 동시에, 제1 기판(110a)과 제2 기판(110b)을 합착할 수 있다. 이때, 도전볼이 아닌 다른 방식으로 제1 기판(110a)의 복수의 연결부(CPa)와 제2 기판(110b)의 복수의 연결부(CPb)를 전기적으로 연결할 수도 있으며, 이에 제한되지 않는다.
마지막으로, 제1 기판(110a)의 하면과 제2 기판(110b)의 상면 사이에 충진 부재(FM)를 형성할 수 있다. 예를 들어, 충진 부재(FM)는 제1 기판(110a)의 하면과 제2 기판(110b)의 상면의 테두리 부분을 따라 형성될 수도 있고, 제1 기판(110a)의 하면과 제2 기판(110b)의 상면 전체에 접하도록 형성될 수도 있다.
본 발명의 또 다른 실시예에 따른 표시 장치의 제조 방법은 제1 기판(110a)에 복수의 LED(120)를 형성하고, 제2 기판(110b)에 복수의 구동부 및 복수의 배선을 개별적으로 형성함에 따라 복수의 구동부 및 복수의 배선의 손상을 방지하고, 복수의 LED(120)의 형성 방식이 제한되지 않을 수 있다. 예를 들어, 복수의 LED(120)를 유기 금속 화학 증착법으로 형성하는 경우, 900도 내지 1000도 사이의 고온에서 에피층(120m)이 형성될 수 있다. 다만, 복수의 구동부가 형성된 기판 상에 에피층(120m)을 형성하는 경우, 고온에 의해 복수의 구동부 및 복수의 배선이 손상될 수 있다. 따라서, 복수의 구동부 및 복수의 배선이 형성된 기판 상에는 480도에서 600도 사이의 저온에서 에피층(120m)을 형성시키는 스퍼터링 등과 같은 저온 성장 방식으로 에피층(120m)을 형성하여야, 복수의 구동부 및 복수의 배선의 손상을 최소화할 수 있다. 이때, 본 발명의 또 다른 실시예에 따른 표시 장치의 제조 방법은 제1 기판(110a)에 복수의 LED(120)를 형성하고, 제1 기판(110a)과 다른 기판인 제2 기판(110b)에 복수의 구동부 및 복수의 배선을 형성하므로, 복수의 LED(120)의 형성 공정의 온도에 따른 제2 기판(110b)의 복수의 구동부 및 복수의 배선의 손상을 방지할 수 있다. 또한, 복수의 LED(120)의 형성 방식 또한 고온 또는 저온에 제한되지 않고 자유롭게 선택될 수 있다.
본 발명의 또 다른 실시예에 따른 표시 장치의 제조 방법은 복수의 LED(120)와 복수의 구동부 및 복수의 배선을 서로 다른 기판에 형성하므로, 공정 시간을 단축할 수 있다. 예를 들어, 복수의 LED(120)를 제1 기판(110a)의 상면에 형성함과 동시에, 복수의 구동부 및 복수의 배선을 제2 기판(110b)의 하면에 형성하는 공정을 개별적으로 진행할 수 있다. 만약, 복수의 LED(120)와 복수의 구동부 및 복수의 배선을 동일 기판에 형성하는 경우, 복수의 LED(120)의 형성 공정과 복수의 구동부 및 복수의 배선 형성 공정을 순차적으로 진행해야 한다. 따라서, 복수의 LED(120) 형성 공정을 제1 기판(110a)의 상면에서 진행하고, 복수의 구동부 및 복수의 배선 형성 공정을 제2 기판(110b)의 하면에서 동시에 진행하여 표시 장치의 제조 시간을 줄일 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 표시 장치의 하나의 서브 픽셀에 대한 단면도이다. 도 10의 표시 장치는 도 1 내지 도 4의 표시 장치(100)와 비교하여 복수의 LED(1020) 및 복수의 제1 패시베이션층(1011)만이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명을 생략한다.
도 10을 참조하면, 복수의 LED(1020)는 제1 반도체층(1021), 발광층(1022), 제2 반도체층(1023) 및 제2 패드 전극(1023P)을 포함한다.
기판 상에 제1 반도체층(1021)이 배치되고, 제1 반도체층(1021) 상에 발광층(1022)이 배치되고, 발광층(1022) 상에 제2 반도체층(1023)이 배치된다.
그리고 제1 반도체층(1021), 발광층(1022) 및 제2 반도체층(1023)의 측면은 동일 평면 상에 배치된다. 즉, 제1 반도체층(1021)의 상면과 발광층(1022)의 하면은 서로 중첩하고, 발광층(1022)의 상면과 제2 반도체층(1023)의 하면은 서로 중첩할 수 있다.
제1 반도체층(1021)은 복수의 연결부(CP) 중 하나의 연결부(CP)와 접할 수 있다. 예를 들어, 제1 반도체층(1021)의 하면은 복수의 연결부(CP) 중 기판 하면의 제2 드레인 패드 전극(143P)과 전기적으로 연결된 제1 연결부(CP1)와 접할 수 있다. 따라서, 제1 반도체층(1021)은 제1 연결부(CP1) 및 제2 드레인 패드 전극(143P)을 통해 제2 반도체 소자(140)와 전기적으로 연결될 수 있다.
아울러, 제1 반도체층(1021)을 제1 패시베이션층(1011)으로부터 노출시키기 위한 컨택홀을 생략할 수 있다. 구체적으로, 제1 반도체층(1021)은 기판 상면의 제1 연결부(CP1)와 직접적으로 접하기 때문에, 제1 반도체층(1021)을 별도의 패드 전극과 전기적으로 연결시키기 위해 제1 반도체층(1021)을 노출시키는 제1 패시베이션층(1011)의 컨택홀이 생략될 수 있다.
제2 반도체층(1023)은 제2 패드 전극(1023P)과 접할 수 있다. 제2 반도체층(1023)과 제2 패드 전극(1023P)은 전기적으로 연결될 수 있다. 구체적으로, 제1 패시베이션층(111)에서 제2 반도체층(1023)의 상면의 일부분을 노출시키는 컨택홀이 배치될 수 있고, 제2 패드 전극(1023P)은 컨택홀을 통해 제2 반도체층(1023)의 상면에 일단이 접할 수 있고, 제2 패드 전극(1023P)과 제2 반도체층(1023)이 전기적으로 연결될 수 있다.
그리고 제2 패드 전극(1023P)은 복수의 연결부(CP) 중 하나의 연결부(CP)와 접할 수 있다. 예를 들어, 제2 패드 전극(1023P)은 복수의 연결부(CP) 중 기판 하면의 전원 배선(PL)과 전기적으로 연결된 제2 연결부(CP2)와 접할 수 있다. 따라서, 제2 반도체층(1023)은 제2 패드 전극(1023P), 제2 연결부(CP2)를 통해 전원 배선(PL)과 전기적으로 연결될 수 있다.
본 발명의 또 다른 실시예에 따른 표시 장치는 복수의 LED(1020)가 발광층(1022) 상하에 전극이 배치되는 수직형 구조로 이루어지고, 제1 반도체층(1021)에 연결되는 제1 패드 전극을 복수의 연결부(CP)로 대신하여 표시 장치의 구조를 간소화할 수 있다. 구체적으로, 복수의 LED(1020)가 수직형 구조인 경우, 발광층(1022) 하부의 제1 반도체층(1021)의 상면을 노출시킬 필요가 없고, 발광층(1022)의 면적을 제1 반도체층(1021) 및 제2 반도체층(1023)의 면적과 동일하게 형성할 수 있다. 즉, 제1 반도체층(1021)에 전압을 공급하는 전극을 제1 반도체층(1021)의 하면에 접하도록 형성하므로, 제1 반도체층(1021)의 상면을 덮고 있는 발광층(1022)을 식각할 필요가 없고, 발광층(1022)의 면적을 최대한으로 확보할 수 있다. 또한, 복수의 제1 연결부(CP1)가 제1 반도체층(1021)의 하면에 직접 접하여 제1 반도체층(1021)으로 제2 반도체 소자(140)의 제2 드레인 영역(143)으로부터의 전압을 공급할 수 있다. 따라서, 본 발명의 또 다른 실시예에 따른 표시 장치는 제1 반도체층(1021)의 하면에 복수의 연결부(CP) 중 제1 연결부(CP1)가 직접 접하도록 배치되어 복수의 LED(1020)의 구조를 간소화할 수 있다. 아울러, 복수의 LED(1020)를 수직형 구조로 구현하여 복수의 LED(1020)의 발광층(1022)의 면적을 최대화할 수 있고, 복수의 LED(1020)의 발광 효율을 향상시킬 수 있다.
본 발명의 다양한 실시예들에 따른 표시 장치 및 표시 장치의 제조 방법은 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 복수의 서브 픽셀이 정의된 기판, 기판 상에서 복수의 서브 픽셀 각각에 배치되고, 발광층, 기판과 발광층 사이의 제1 반도체층 및 발광층 상의 제2 반도체층을 포함하는 복수의 LED, 기판 아래에서 복수의 서브 픽셀 각각에 배치된 복수의 구동부 및 기판을 관통하여 제1 반도체층 또는 제2 반도체층 중 적어도 하나와 복수의 구동부를 전기적으로 연결하는 복수의 연결부를 포함한다.
본 발명의 다른 특징에 따르면, 기판은 복수의 LED의 제1 반도체층, 발광층 및 제2 반도체층이 성장된 기판이고, 복수의 LED의 발광층은 복수의 구동부의 적어도 일부분에 중첩할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 연결부는 복수의 서브 픽셀 각각에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 LED 각각은, 제1 반도체층에 일단이 접하고, 복수의 연결부 중 하나의 연결부에 타단이 접하는 제1 패드 전극 및 제2 반도체층에 일단이 접하고, 복수의 연결부 중 다른 하나의 연결부에 타단이 접하는 제2 패드 전극을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 연결부 중 하나의 연결부의 일단은 제1 반도체층의 하면에 접하고, 복수의 LED 각각은 제2 반도체층에 일단이 접하고, 복수의 연결부 중 다른 하나의 연결부에 타단이 접하는 제2 패드 전극을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 기판은, 복수의 LED가 상부에 배치된 제1 기판 및 제1 기판의 아래에 배치되고, 복수의 구동부가 아래에 배치된 제2 기판을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 기판과 제2 기판 사이에 충진된 충진부재를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 LED 상에서 복수의 LED에 중첩하도록 배치된 복수의 광변환층 및 복수의 광변환층 사이에 배치된 복수의 광차폐층을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 LED는 청색 광을 발광하고, 복수의 광변환층은 황색 광변환층이며, 황색 광변환층 상에 배치된 복수의 컬러 필터를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 기판 아래에 배치되고, 복수의 구동부 각각으로 전원 전압을 공급하는 전원 배선을 더 포함하고, 복수의 구동부 각각은, 서로 이격된 제1 소스 영역 및 제1 드레인 영역을 포함하는 제1 반도체 소자, 제1 드레인 영역과 전기적으로 연결된 제2 게이트 전극을 포함하는 제2 반도체 소자 및 제1 드레인 영역과 제2 게이트 전극 사이의 제1 커패시터 전극 및 제2 반도체 소자의 제2 드레인 영역과 전기적으로 연결된 제2 커패시터 전극으로 이루어진 커패시터를 포함하고, 제1 반도체층 또는 제2 반도체층 중 어느 하나는 복수의 연결부를 통해 제2 드레인 영역과 전기적으로 연결되고, 제1 반도체층 또는 제2 반도체층 중 나머지 하나는 복수의 연결부를 통해 전원 배선과 전기적으로 연결될 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 광을 발광하는 복수의 발광 소자, 복수의 발광 소자가 제1면에 실장된 기판, 복수의 발광 소자의 발광 영역을 넓히도록 제1면의 반대면인 제2면에 실장된 복수의 구동부 및 복수의 배선 및 일단이 제1면의 복수의 발광 소자 각각에 접하고, 일단으로부터 기판을 관통하여 연장된 타단이 제2면의 복수의 구동부 및 복수의 배선 각각에 접하는 복수의 연결부를 포함할 수 있다.
본 발명의 다른 특징에 따르면, 기판은 복수의 발광 소자가 실장된 제1면을 포함하는 제1 기판 및 복수의 구동부가 실장된 제2면을 포함하는 제2 기판을 포함하고, 제1 기판의 제1면의 반대면과, 제2 기판의 제2면의 반대면이 서로 대향하도록 배치되고, 제1 기판과 제2 기판 사이에 충진부재가 충진될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 발광 소자 상에 배치되어, 복수의 발광 소자로부터 발광된 광을 적어도 하나 이상의 다른 색상의 광으로 변환하는 복수의 광변환층을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 발광 소자 각각은, 제1면 상의 제1 반도체층, 제1 반도체층 상의 발광층, 발광층 상의 제2 반도체층 및 제2 반도체층과 전기적으로 연결되는 제2 패드 전극을 포함하고, 복수의 연결부 중 일부의 연결부는 제1면에서 제2 패드 전극과 접할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 연결부 중 나머지 연결부는 제1면에서 제1 반도체층과 접할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 발광 소자 각각은 제1 반도체층과 전기적으로 연결되는 제1 패드 전극을 더 포함하고, 복수의 연결부 중 나머지 연결부는 제1면에서 제1 패드 전극과 접할 수 있다.
본 발명의 일 실시예에 따른 표시 장치의 제조 방법은, 기판 상에 각각이 제1 반도체층, 제1 반도체층 상의 발광층 및 발광층 상의 제2 반도체층으로 이루어진 복수의 LED를 형성하는 단계 및 기판 아래에 복수의 구동부 및 복수의 배선을 형성하는 단계를 포함하고, 복수의 LED와 복수의 구동부 및 복수의 배선은 기판을 관통하는 복수의 연결부에 의해 전기적으로 연결된다.
본 발명의 다른 특징에 따르면, 복수의 LED를 형성하는 단계는, 기판 상에 제1 반도체 물질층, 발광 물질층 및 제2 반도체 물질층을 순차적으로 형성하여 에피층을 형성하는 단계 및 에피층을 식각하여 복수의 LED 각각의 제1 반도체층, 제1 반도체층 상의 발광층, 발광층 상의 제2 반도체층을 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 LED를 형성하는 단계는, 복수의 제1 반도체층에 일단이 접하도록 제1 패드 전극을 형성하고, 복수의 제2 반도체층에 일단이 접하도록 제2 패드 전극을 형성하는 단계를 더 포함하고, 복수의 LED 각각은 제1 반도체층, 발광층, 제2 반도체층, 제1 패드 전극 및 제2 패드 전극으로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 LED를 형성하는 단계는, 복수의 제2 반도체층에 일단이 접하도록 제2 패드 전극을 형성하는 단계를 더 포함하고, 복수의 LED 각각은 제1 반도체층, 발광층, 제2 반도체층 및 제2 패드 전극으로 이루어지고, 에피층을 식각하여 복수의 LED 각각의 제1 반도체층, 발광층 및 제2 반도체층을 형성하는 단계는, 복수의 연결부 중 하나의 연결부와 제1 반도체층이 중첩하도록 에피층을 식각하는 단계일 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 LED가 형성되지 않은 기판 아래에서 복수의 홈을 형성하는 단계, 복수의 LED가 형성된 기판의 복수의 홈으로부터 기판을 관통하는 복수의 비아홀을 형성하는 단계 및 복수의 비아홀을 도전 물질로 채워 복수의 연결부를 형성하는 단계를 더 포함하고, 복수의 LED를 형성하는 단계는 복수의 홈이 형성된 기판 상에 복수의 LED를 형성하는 단계이고, 복수의 구동부 및 복수의 배선을 형성하는 단계는, 복수의 연결부가 형성된 기판의 아래에 복수의 구동부 및 복수의 배선을 형성하는 단계일 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 홈을 형성하는 단계는, 복수의 홈과 함께 기판을 관통하는 얼라인 홀을 형성하는 단계를 더 포함하고, 복수의 LED를 형성하는 단계는, 복수의 홈 및 얼라인 홀이 형성된 기판 상에 복수의 LED를 형성하는 단계일 수 있다.
본 발명의 또 다른 특징에 따르면, 기판을 관통하는 복수의 비아홀을 형성하는 단계 및 복수의 비아홀을 도전 물질로 채워 복수의 연결부를 형성하는 단계를 더 포함하고, 에피층을 형성하는 단계는, 복수의 연결부가 형성된 기판 상에서 에피층을 형성하는 단계일 수 있다.
본 발명의 또 다른 특징에 따르면, 기판을 관통하는 복수의 비아홀을 형성하는 단계 및 복수의 비아홀을 도전 물질로 채워 복수의 연결부를 형성하는 단계를 더 포함하고, 에피층을 형성하는 단계는, 복수의 비아홀이 형성된 기판 상에서 에피층을 형성하는 단계이고, 복수의 연결부를 형성하는 단계는, 기판에 에피층을 형성한 후, 복수의 연결부를 형성하는 단계일 수 있다.
본 발명의 또 다른 특징에 따르면, 에피층을 식각하여 복수의 LED 각각의 제1 반도체층, 발광층 및 제2 반도체층을 형성한 후, 기판을 관통하는 복수의 비아홀을 형성하는 단계 및 복수의 비아홀을 도전 물질로 채워 복수의 연결부를 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 기판 상에 에피층을 형성한 후, 기판을 관통하는 복수의 비아홀을 형성하는 단계 및 복수의 비아홀을 도전 물질로 채워 복수의 연결부를 형성하는 단계를 더 포함하고, 에피층을 식각하여 복수의 LED 각각의 제1 반도체층, 발광층 및 제2 반도체층을 형성하는 단계는, 기판에 복수의 연결부를 형성한 후, 에피층을 식각하는 단계일 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 LED 상에서, 복수의 LED 각각의 사이에 중첩하도록 복수의 광차폐층을 형성하는 단계 및 복수의 LED 상에서, 복수의 LED에 중첩하도록 복수의 광차폐층 사이에 복수의 광변환층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 기판은, 복수의 LED가 상부에 형성된 제1 기판 및 복수의 구동부 및 복수의 배선이 하부에 형성된 제2 기판을 포함하고, 복수의 LED가 형성된 제1 기판의 하부 및 복수의 구동부가 형성된 제2 기판의 상부가 대향하도록 제1 기판 및 제2 기판을 합착하는 단계 및 제1 기판과 제2 기판의 사이에 충진 부재를 충진하는 단계를 더 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치
110: 기판
110a: 제1 기판
110b: 제2 기판
111, 1011: 제1 패시베이션층
112: 게이트 절연층
113: 제2 패시베이션층
114: 제3 패시베이션층
115: 제1 보호층
116: 제2 보호층
120, 1020: LED
121: 제1 반도체층
121P: 제1 패드 전극
122: 발광층
123: 제2 반도체층
123P: 제2 패드 전극
CP, CPa, CPb: 연결부
CP1, CP1a, CP1b: 제1 연결부
CP2, CP2a, CP2b: 제2 연결부
130: 제1 반도체 소자
131: 제1 게이트 전극
131P: 제1 게이트 패드 전극
132: 제1 소스 영역
132P: 제1 소스 패드 전극
133: 제1 드레인 영역
133P: 제1 드레인 패드 전극
140: 제2 반도체 소자
141: 제2 게이트 전극
141P: 제2 게이트 패드 전극
142: 제2 소스 영역
142P: 제2 소스 패드 전극
143: 제2 드레인 영역
143P: 제2 드레인 패드 전극
150: 커패시터
151: 제1 커패시터 전극
152: 제2 커패시터 전극
153: 유전층
161, 861: 광변환층
162, 862: 광차폐층
863: 컬러 필터
A/A: 표시 영역
N/A: 비표시 영역
PX: 픽셀
SPR: 적색 서브 픽셀
SPG: 녹색 서브 픽셀
SPB: 청색 서브 픽셀
GL: 게이트 배선
DL: 데이터 배선
PL: 전원 배선
CL: 공통 배선
VH: 비아홀
VHi: 홈
AH: 얼라인 홀
111m: 제1 패시베이션 물질층
112m: 게이트 절연 물질층
120m: 에피층
121m: 제1 반도체 물질층
122m: 발광 물질층
123m: 제2 반도체 물질층
Gm: 게이트 전극 물질층
FM: 충진 부재

Claims (29)

  1. 복수의 서브 픽셀이 정의된 기판;
    상기 기판의 일면에서 상기 복수의 서브 픽셀에 배치되고, 발광층, 상기 기판과 상기 발광층 사이의 제1 반도체층 및 상기 발광층 상의 제2 반도체층을 포함하는 복수의 LED;
    상기 기판의 일면의 반대면에서 상기 복수의 서브 픽셀에 배치되고, 적어도 일부가 상기 기판의 일면의 반대면에 접하는 복수의 구동부;
    상기 기판의 일면의 반대면에서 상기 복수의 서브 픽셀에 배치되고, 적어도 일부가 상기 복수의 구동부의 구성요소와 동일 층에 배치된 복수의 배선; 및
    상기 기판을 관통하여 상기 제1 반도체층 또는 상기 제2 반도체층 중 적어도 하나와 상기 복수의 구동부 또는 상기 복수의 배선을 전기적으로 연결하는 복수의 연결부를 포함하고,
    상기 복수의 연결부 중 일부의 연결부의 타단은 상기 기판의 일면의 반대면과 동일 평면 상에 배치되어 상기 복수의 배선의 적어도 일부와 접하고,
    상기 복수의 LED 각각의 상기 제1 반도체층은 상기 기판의 일면에 접하며,
    상기 복수의 배선은 게이트 배선, 데이터 배선, 전원 배선 및 공통 배선 중 적어도 어느 하나를 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 기판은 상기 복수의 LED의 상기 제1 반도체층, 상기 발광층 및 상기 제2 반도체층이 성장된 기판이고,
    상기 복수의 LED의 상기 발광층은 상기 복수의 구동부의 적어도 일부분에 중첩하는, 표시 장치.
  3. 제1항에 있어서,
    상기 복수의 연결부는 상기 복수의 서브 픽셀 각각에 배치되는, 표시 장치.
  4. 제1항에 있어서,
    상기 복수의 LED 각각은,
    상기 제1 반도체층에 일단이 접하고, 상기 복수의 연결부 중 하나의 연결부에 타단이 접하는 제1 패드 전극; 및
    상기 제2 반도체층에 일단이 접하고, 상기 복수의 연결부 중 다른 하나의 연결부에 타단이 접하는 제2 패드 전극을 더 포함하는, 표시 장치.
  5. 제1항에 있어서,
    상기 복수의 연결부 중 하나의 연결부의 일단은 상기 제1 반도체층의 하면에 접하고,
    상기 복수의 LED 각각은 상기 제2 반도체층에 일단이 접하고, 상기 복수의 연결부 중 다른 하나의 연결부에 타단이 접하는 제2 패드 전극을 더 포함하는, 표시 장치.
  6. 제1항에 있어서,
    상기 기판은,
    상기 복수의 LED가 상부에 배치된 제1 기판; 및
    상기 제1 기판의 아래에 배치되고, 상기 복수의 구동부가 아래에 배치된 제2 기판을 포함하는, 표시 장치.
  7. 제6항에 있어서,
    상기 제1 기판과 상기 제2 기판 사이에 충진된 충진부재를 더 포함하는, 표시 장치.
  8. 제1항에 있어서,
    상기 복수의 LED 상에서 상기 복수의 LED에 중첩하도록 배치된 복수의 광변환층; 및
    상기 복수의 광변환층 사이에 배치된 복수의 광차폐층을 더 포함하는, 표시 장치.
  9. 제8항에 있어서,
    상기 복수의 LED는 청색 광을 발광하고,
    상기 복수의 광변환층은 황색 광변환층이며,
    상기 황색 광변환층 상에 배치된 복수의 컬러 필터를 더 포함하는, 표시 장치.
  10. 제1항에 있어서,
    상기 전원 배선은 상기 기판 아래에 배치되어, 상기 복수의 구동부 각각으로 전원 전압을 공급하고,
    상기 복수의 구동부 각각은,
    서로 이격된 제1 소스 영역 및 제1 드레인 영역을 포함하는 제1 반도체 소자;
    상기 제1 드레인 영역과 전기적으로 연결된 제2 게이트 전극을 포함하는 제2 반도체 소자; 및
    상기 제1 드레인 영역과 상기 제2 게이트 전극 사이의 제1 커패시터 전극 및 상기 제2 반도체 소자의 제2 드레인 영역과 전기적으로 연결된 제2 커패시터 전극으로 이루어진 커패시터를 포함하고,
    상기 제1 반도체층 또는 상기 제2 반도체층 중 어느 하나는 상기 복수의 연결부를 통해 상기 제2 드레인 영역과 전기적으로 연결되고,
    상기 제1 반도체층 또는 상기 제2 반도체층 중 나머지 하나는 상기 복수의 연결부를 통해 상기 전원 배선과 전기적으로 연결되는, 표시 장치.
  11. 각각이 제1 반도체층을 포함하고, 광을 발광하는 복수의 발광 소자;
    상기 복수의 발광 소자가 제1면에 배치된 기판;
    상기 복수의 발광 소자의 발광 영역을 넓히도록 상기 제1면의 반대면인 제2면에 배치되고, 적어도 일부가 상기 제2면에 접하는 복수의 구동부;
    상기 제2면에 배치되고, 적어도 일부가 상기 복수의 구동부의 구성요소와 동일 층에 배치된 복수의 배선; 및
    일단이 상기 제1면의 상기 복수의 발광 소자 각각에 접하고, 상기 일단으로부터 상기 기판을 관통하여 연장된 타단이 상기 제2면의 상기 복수의 구동부 및 복수의 배선 각각에 접하는 복수의 연결부를 포함하고,
    상기 복수의 연결부 중 제2 연결부의 타단은 상기 제2면과 동일 평면 상에 배치되어 상기 복수의 배선의 적어도 일부와 접하고,
    상기 제1 반도체층은 상기 제1면에 접하며,
    상기 복수의 배선은 게이트 배선, 데이터 배선, 전원 배선 및 공통 배선 중 적어도 어느 하나를 포함하는, 표시 장치.
  12. 제11항에 있어서,
    상기 복수의 연결부 중 제1 연결부의 타단은 상기 제2면과 동일 평면 상에 배치되어 상기 복수의 구동부의 적어도 일부와 접하는, 표시 장치.
  13. 제11항에 있어서,
    상기 기판은,
    상기 복수의 발광 소자가 배치된 상기 제1면을 포함하는 제1 기판; 및
    상기 복수의 구동부가 배치된 상기 제2면을 포함하는 제2 기판을 포함하고,
    상기 제1 기판의 상기 제1면의 반대면과, 상기 제2 기판의 상기 제2면의 반대면이 서로 대향하도록 배치되고,
    상기 제1 기판과 상기 제2 기판 사이에 충진부재가 충진되는, 표시 장치.
  14. 제11항에 있어서,
    상기 복수의 발광 소자 상에 배치되어, 상기 복수의 발광 소자로부터 발광된 광을 적어도 하나 이상의 다른 색상의 광으로 변환하는 복수의 광변환층을 더 포함하는, 표시 장치.
  15. 제12항에 있어서,
    상기 복수의 발광 소자 각각은,
    상기 제1 반도체층 상의 발광층;
    상기 발광층 상의 제2 반도체층; 및
    상기 제2 반도체층과 전기적으로 연결되는 제2 패드 전극을 더 포함하고,
    상기 제2 연결부는 상기 제1면에서 상기 제2 패드 전극과 접하는, 표시 장치.
  16. 제15항에 있어서,
    상기 제1 연결부는 상기 제1면에서 상기 제1 반도체층과 접하는, 표시 장치.
  17. 제15항에 있어서,
    상기 복수의 발광 소자 각각은 상기 제1 반도체층과 전기적으로 연결되는 제1 패드 전극을 더 포함하고,
    상기 제1 연결부는 상기 제1면에서 상기 제1 패드 전극과 접하는, 표시 장치.
  18. 기판의 일면에 각각이 제1 반도체층, 상기 제1 반도체층 상의 발광층 및 상기 발광층 상의 제2 반도체층으로 이루어진 복수의 LED를 형성하는 단계; 및
    상기 기판의 일면의 반대면에 복수의 구동부 및 복수의 배선을 형성하는 단계를 포함하고,
    상기 복수의 LED와 상기 복수의 구동부 및 상기 복수의 배선은 상기 기판을 관통하는 복수의 연결부에 의해 전기적으로 연결되고,
    상기 복수의 연결부 중 일부의 연결부의 타단은 상기 기판의 일면의 반대면과 동일 평면 상에 배치되어 상기 복수의 배선의 적어도 일부와 접하고,
    상기 제1 반도체층은 상기 기판의 일면에 접하고,
    상기 복수의 구동부의 적어도 일부는 상기 기판의 일면의 반대면에 접하고,
    상기 복수의 배선의 적어도 일부는 상기 복수의 구동부의 구성요소와 동일 층에 배치되며,
    상기 복수의 배선은 게이트 배선, 데이터 배선, 전원 배선 및 공통 배선 중 적어도 어느 하나를 포함하는, 표시 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 복수의 LED를 형성하는 단계는,
    상기 기판 상에 제1 반도체 물질층, 발광 물질층 및 제2 반도체 물질층을 순차적으로 형성하여 에피층을 형성하는 단계; 및
    상기 에피층을 식각하여 상기 복수의 LED 각각의 상기 제1 반도체층, 상기 제1 반도체층 상의 상기 발광층, 상기 발광층 상의 상기 제2 반도체층을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 복수의 LED를 형성하는 단계는,
    상기 복수의 제1 반도체층에 일단이 접하도록 제1 패드 전극을 형성하고, 상기 복수의 제2 반도체층에 일단이 접하도록 제2 패드 전극을 형성하는 단계를 더 포함하고,
    상기 복수의 LED 각각은 상기 제1 반도체층, 상기 발광층, 상기 제2 반도체층, 상기 제1 패드 전극 및 상기 제2 패드 전극으로 이루어진, 표시 장치의 제조 방법.
  21. 제19항에 있어서,
    상기 복수의 LED를 형성하는 단계는,
    상기 복수의 제2 반도체층에 일단이 접하도록 제2 패드 전극을 형성하는 단계를 더 포함하고,
    상기 복수의 LED 각각은 상기 제1 반도체층, 상기 발광층, 상기 제2 반도체층 및 상기 제2 패드 전극으로 이루어지고,
    상기 에피층을 식각하여 상기 복수의 LED 각각의 상기 제1 반도체층, 상기 발광층 및 상기 제2 반도체층을 형성하는 단계는, 상기 복수의 연결부 중 하나의 연결부와 상기 제1 반도체층이 중첩하도록 상기 에피층을 식각하는 단계인, 표시 장치의 제조 방법.
  22. 제19항에 있어서,
    상기 복수의 LED가 형성되지 않은 상기 기판 아래에서 복수의 홈을 형성하는 단계;
    상기 복수의 LED가 형성된 상기 기판의 상기 복수의 홈으로부터 상기 기판을 관통하는 복수의 비아홀을 형성하는 단계; 및
    상기 복수의 비아홀을 도전 물질로 채워 상기 복수의 연결부를 형성하는 단계를 더 포함하고,
    상기 복수의 LED를 형성하는 단계는 상기 복수의 홈이 형성된 상기 기판 상에 상기 복수의 LED를 형성하는 단계이고,
    상기 복수의 구동부 및 상기 복수의 배선을 형성하는 단계는, 상기 복수의 연결부가 형성된 상기 기판의 아래에 상기 복수의 구동부 및 상기 복수의 배선을 형성하는 단계인, 표시 장치의 제조 방법.
  23. 제22항에 있어서,
    상기 복수의 홈을 형성하는 단계는,
    상기 복수의 홈과 함께 상기 기판을 관통하는 얼라인 홀을 형성하는 단계를 더 포함하고,
    상기 복수의 LED를 형성하는 단계는, 상기 복수의 홈 및 상기 얼라인 홀이 형성된 상기 기판 상에 상기 복수의 LED를 형성하는 단계인, 표시 장치의 제조 방법.
  24. 제19항에 있어서,
    상기 기판을 관통하는 복수의 비아홀을 형성하는 단계; 및
    상기 복수의 비아홀을 도전 물질로 채워 상기 복수의 연결부를 형성하는 단계를 더 포함하고,
    상기 에피층을 형성하는 단계는, 상기 복수의 연결부가 형성된 상기 기판 상에서 상기 에피층을 형성하는 단계인, 표시 장치의 제조 방법.
  25. 제19항에 있어서,
    상기 기판을 관통하는 복수의 비아홀을 형성하는 단계; 및
    상기 복수의 비아홀을 도전 물질로 채워 상기 복수의 연결부를 형성하는 단계를 더 포함하고,
    상기 에피층을 형성하는 단계는, 상기 복수의 비아홀이 형성된 상기 기판 상에서 상기 에피층을 형성하는 단계이고,
    상기 복수의 연결부를 형성하는 단계는, 상기 기판에 상기 에피층을 형성한 후, 상기 복수의 연결부를 형성하는 단계인, 표시 장치의 제조 방법.
  26. 제19항에 있어서,
    상기 에피층을 식각하여 상기 복수의 LED 각각의 상기 제1 반도체층, 상기 발광층 및 상기 제2 반도체층을 형성한 후, 상기 기판을 관통하는 복수의 비아홀을 형성하는 단계; 및
    상기 복수의 비아홀을 도전 물질로 채워 상기 복수의 연결부를 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  27. 제19항에 있어서,
    상기 기판 상에 상기 에피층을 형성한 후, 상기 기판을 관통하는 복수의 비아홀을 형성하는 단계; 및
    상기 복수의 비아홀을 도전 물질로 채워 상기 복수의 연결부를 형성하는 단계를 더 포함하고,
    상기 에피층을 식각하여 상기 복수의 LED 각각의 상기 제1 반도체층, 상기 발광층 및 상기 제2 반도체층을 형성하는 단계는, 상기 기판에 상기 복수의 연결부를 형성한 후, 상기 에피층을 식각하는 단계인, 표시 장치의 제조 방법.
  28. 제19항에 있어서,
    상기 복수의 LED 상에서, 상기 복수의 LED 각각의 사이에 중첩하도록 복수의 광차폐층을 형성하는 단계; 및
    상기 복수의 LED 상에서, 상기 복수의 LED에 중첩하도록 상기 복수의 광차폐층 사이에 복수의 광변환층을 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  29. 제18항에 있어서,
    상기 기판은,
    상기 복수의 LED가 상부에 형성된 제1 기판; 및
    상기 복수의 구동부 및 상기 복수의 배선이 하부에 형성된 제2 기판을 포함하고,
    상기 복수의 LED가 형성된 상기 제1 기판의 하부 및 상기 복수의 구동부가 형성된 상기 제2 기판의 상부가 대향하도록 상기 제1 기판 및 상기 제2 기판을 합착하는 단계; 및
    상기 제1 기판과 상기 제2 기판의 사이에 충진 부재를 충진하는 단계를 더 포함하는, 표시 장치의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230039109A (ko) 2021-09-13 2023-03-21 동우 화인켐 주식회사 전극기판
KR20230039112A (ko) 2021-09-13 2023-03-21 동우 화인켐 주식회사 발광소자 및 전극기판

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110112171B (zh) * 2019-05-21 2021-08-20 京东方科技集团股份有限公司 一种显示面板的制作方法及显示面板
TWI714319B (zh) * 2019-10-28 2020-12-21 錼創顯示科技股份有限公司 微型發光二極體裝置
KR20210106053A (ko) * 2020-02-19 2021-08-30 삼성디스플레이 주식회사 표시 장치
US11183534B2 (en) * 2020-03-31 2021-11-23 Black Peak LLC Light emitting device with small footprint
TWI750838B (zh) * 2020-10-08 2021-12-21 友達光電股份有限公司 顯示面板及其製造方法
CN113299746B (zh) * 2021-05-10 2022-09-09 武汉华星光电半导体显示技术有限公司 Micro LED显示面板及其制备方法
CN117597782A (zh) * 2022-06-15 2024-02-23 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015002125A (ja) * 2013-06-17 2015-01-05 独立行政法人産業技術総合研究所 フレキシブル有機ｅｌ表示装置及びその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100568830B1 (ko) 2004-08-26 2006-04-10 에피밸리 주식회사 Ⅲ-질화물 반도체 발광소자
US9367094B2 (en) * 2013-12-17 2016-06-14 Apple Inc. Display module and system applications
JP2015179784A (ja) 2014-03-19 2015-10-08 株式会社東芝 発光装置
KR102384663B1 (ko) 2015-07-15 2022-04-22 서울바이오시스 주식회사 발광 소자를 포함하는 표시 장치
US10068888B2 (en) * 2015-12-21 2018-09-04 Hong Kong Beida Jade Bird Display Limited Making semiconductor devices with alignment bonding and substrate removal
KR101968527B1 (ko) 2016-05-31 2019-04-12 엘지전자 주식회사 반도체 발광 소자를 이용한 디스플레이 장치 및 이의 제조방법
KR102566787B1 (ko) 2016-06-27 2023-08-11 엘지디스플레이 주식회사 발광 다이오드 칩 및 이를 포함하는 디스플레이 장치와 이의 제조 방법
TWI602306B (zh) * 2016-07-05 2017-10-11 Innolux Corp 陣列基板結構與顯示裝置
KR102614612B1 (ko) * 2016-10-25 2023-12-19 엘지디스플레이 주식회사 관통홀을 통해 기판의 앞면과 배면을 연결한 평판 표시장치
KR20180051006A (ko) 2016-11-07 2018-05-16 삼성전자주식회사 Led 패널 및 그 제조 방법
KR20180071743A (ko) * 2016-12-20 2018-06-28 엘지디스플레이 주식회사 발광 다이오드 칩 및 이를 포함하는 발광 다이오드 디스플레이 장치
KR20180079078A (ko) 2016-12-30 2018-07-10 엘지디스플레이 주식회사 발광 다이오드 표시 장치 및 이를 이용한 멀티 스크린 표시 장치
KR20180083020A (ko) 2017-01-11 2018-07-20 삼성디스플레이 주식회사 표시 장치
KR101895600B1 (ko) 2017-12-13 2018-09-06 엘지디스플레이 주식회사 표시 장치 및 이의 제조방법
JP7248441B2 (ja) * 2018-03-02 2023-03-29 シャープ株式会社 画像表示素子

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015002125A (ja) * 2013-06-17 2015-01-05 独立行政法人産業技術総合研究所 フレキシブル有機ｅｌ表示装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230039109A (ko) 2021-09-13 2023-03-21 동우 화인켐 주식회사 전극기판
KR20230039112A (ko) 2021-09-13 2023-03-21 동우 화인켐 주식회사 발광소자 및 전극기판

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US11233185B2 (en) 2022-01-25

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