KR20220013193A - 표시 장치 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 표시 장치는, 제1 기판, 제1 기판 상에 배치되고, 복수의 홀을 갖는 공통 전극층, 및 제1 전극을 포함하는 복수의 LED를 포함하고, 복수의 LED 각각은 제1 전극이 복수의 홀 각각에 삽입되도록 공통 전극층에 배치되며, 공통 전극층의 두께는 제1 전극의 두께보다 두껍다. 따라서, 두께가 증가된 공통 전극층을 통해 표시 장치 구동 시 발생한 열이 효과적으로 방출될 수 있다.
Description
본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 LED(Light Emitting Diode)를 이용한 표시 장치에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등과 별도의 광원을 필요로 하는 액정 표시 장치(Liquid Crystal Display; LCD)등이 있다.
표시 장치는 컴퓨터의 모니터 및 TV 뿐만 아니라 개인 휴대 기기까지 그 적용 범위가 다양해지고 있으며, 넓은 표시 면적을 가지면서도 감소된 부피 및 무게를 갖는 표시 장치에 대한 연구가 진행되고 있다.
또한, 최근에는, LED를 포함하는 표시 장치가 차세대 표시 장치로 주목받고 있다. LED는 유기 물질이 아닌 무기 물질로 이루어지므로, 신뢰성이 우수하여 액정 표시 장치나 유기 발광 표시 장치에 비해 수명이 길다. 또한, LED는 점등 속도가 빠를 뿐만 아니라, 발광 효율이 뛰어나고, 내충격성이 강해 안정성이 뛰어나며, 고휘도의 영상을 표시할 수 있다.
본 발명이 해결하고자 하는 과제는 방열 특성이 우수한 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 휘도 및 신뢰성이 향상된 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 복수의 LED의 정렬 오차가 최소화된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 장치는, 제1 기판, 제1 기판 상에 배치되고, 복수의 홀을 갖는 공통 전극층, 및 제1 전극을 포함하는 복수의 LED를 포함하고, 복수의 LED 각각은 제1 전극이 복수의 홀 각각에 삽입되도록 공통 전극층에 배치되며, 공통 전극층의 두께는 제1 전극의 두께보다 두껍다. 따라서, 두께가 증가된 공통 전극층을 통해 표시 장치 구동 시 발생한 열이 효과적으로 방출될 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 복수의 서브 화소 각각이 정의된 제1 기판, 복수의 서브 화소 각각에 배치된 복수의 구동 소자, 복수의 구동 소자 상에 배치되고, 복수의 서브 화소에 중첩하는 복수의 홀을 포함하는 공통 전극층, 일부분이 공통 전극층 상에 배치되고, 다른 일부분이 복수의 홀 내부에 배치된 복수의 LED, 복수의 홀 내부에 배치되어 복수의 LED와 복수의 구동 소자를 전기적으로 연결하는 복수의 연결 전극, 및 복수의 LED 및 공통 전극층을 덮는 제2 기판을 포함한다. 따라서, 복수의 LED는 복수의 홀에 일부분이 삽입되어 정렬되므로 복수의 LED의 정렬 오차에 따른 불량을 최소화할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 표시 장치 구동 시 복수의 LED로부터 발생한 열을 효율적으로 방출할 수 있다.
본 발명은 표시 장치의 방열 특성을 향상시켜, 표시 장치의 휘도 및 신뢰성을 향상시킬 수 있다.
본 발명은 복수의 LED의 정렬 오차에 따른 불량을 최소화하고, 수율을 향상시킬 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 개략적인 확대 평면도이다.
도 3은 도 2의 III-III'에 따른 단면도이다.
도 4a 및 도 4b는 본 발명의 다양한 실시예들에 따른 표시 장치의 LED를 설명하기 위한 도면이다.
도 5a 및 도 5b는 본 발명의 다양한 실시예들에 따른 표시 장치의 LED를 설명하기 위한 도면이다.
도 6a 및 도 6b는 본 발명의 다양한 실시예들에 따른 표시 장치의 LED를 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 8a 내지 도 8d는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 공정도들이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 개략적인 확대 평면도이다.
도 3은 도 2의 III-III'에 따른 단면도이다.
도 4a 및 도 4b는 본 발명의 다양한 실시예들에 따른 표시 장치의 LED를 설명하기 위한 도면이다.
도 5a 및 도 5b는 본 발명의 다양한 실시예들에 따른 표시 장치의 LED를 설명하기 위한 도면이다.
도 6a 및 도 6b는 본 발명의 다양한 실시예들에 따른 표시 장치의 LED를 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 8a 내지 도 8d는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 공정도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 도면을 참조하여 본 발명에 대해 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 평면도이다. 도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중 제1 기판(110) 및 복수의 서브 화소(SP)만을 도시하였다.
제1 기판(110)은 표시 장치(100)에 포함된 다양한 구성 요소를 지지하기 위한 구성으로, 절연 물질로 이루어질 수 있다. 예를 들어, 제1 기판(110)은 유리 또는 수지 등으로 이루어질 수 있다. 또한, 제1 기판(110)은 고분자 또는 플라스틱을 포함하여 이루어질 수도 있고, 플렉서빌리티(flexibility)를 갖는 물질로 이루어질 수도 있다.
제1 기판(110)은 표시 영역(AA) 및 비표시 영역(NA)을 포함한다.
표시 영역(AA)은 복수의 서브 화소(SP)가 배치되어 영상이 표시되는 영역이다. 표시 영역(AA)의 복수의 서브 화소(SP) 각각에는 표시 소자 및 표시 소자를 구동하기 위한 구동 회로 등이 배치될 수 있다. 예를 들어, 복수의 서브 화소(SP) 각각에는 표시 소자인 LED 및 LED를 구동하기 위한 구동 소자 등이 배치될 수 있다.
비표시 영역(NA)은 영상이 표시되지 않는 영역으로, 표시 영역(AA)에 배치된 서브 화소(SP)를 구동하기 위한 다양한 배선, 구동 IC 등이 배치되는 영역이다. 예를 들어, 비표시 영역(NA)에는 게이트 드라이버 IC, 데이터 드라이버 IC와 같은 다양한 IC 및 구동 회로 등이 배치될 수 있다. 한편, 비표시 영역(NA)은 제1 기판(110)의 배면, 즉, 서브 화소(SP)가 없는 면에 위치되거나 생략될 수도 있으며, 도면에 도시된 바에 제한되지 않는다.
제1 기판(110)의 표시 영역(AA)에는 복수의 서브 화소(SP)가 정의된다. 복수의 서브 화소(SP) 각각은 빛을 발광하는 개별 단위로, 복수의 서브 화소(SP) 각각에는 LED 및 구동 소자가 형성된다. 예를 들어, 복수의 서브 화소(SP)는 적색 서브 화소, 녹색 서브 화소, 청색 서브 화소 및/또는 백색 서브 화소 등을 포함할 수 있으며, 이에 제한되는 것은 아니다.
이하에서는 복수의 서브 화소(SP)에 대한 보다 상세한 설명을 위해 도 2 내지 도 7을 함께 참조한다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 개략적인 확대 평면도이다. 도 3은 도 2의 III-III'에 따른 단면도이다. 도 4a 및 도 4b는 본 발명의 일 실시예에 따른 표시 장치의 LED를 설명하기 위한 도면이다. 도 5a 및 도 5b는 본 발명의 다양한 실시예들에 따른 표시 장치의 LED를 설명하기 위한 도면이다. 도 6a 및 도 6b는 본 발명의 다양한 실시예들에 따른 표시 장치의 LED를 설명하기 위한 도면이다. 도 7은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다. 도 2 내지 도 7을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 제1 기판(110), 게이트 절연층(111), 보호층(112), 평탄화층(113), 패시베이션층(114), 복수의 구동 소자(120), 화소 전극(130), 연결 전극(140), 공통 전극층(150), 복수의 LED(160), 블랙 매트릭스(BM), 제2 기판(170), 도전성 필름(180) 및 패널 공통 전극(190)을 포함한다.
도 3을 참조하면, 제1 기판(110) 상에 복수의 구동 소자(120)가 배치된다. 복수의 구동 소자(120)는 복수의 LED(160)를 구동하기 위한 소자이다. 복수의 구동 소자(120)는 예를 들어, 박막 트랜지스터(Thin Film Transistor; TFT), N형 금속 산화막 반도체(N-channel Metal Oxide Semiconductor; NMOS), P형 금속 산화막 반도체(P-channel Metal Oxide Semiconductor; PMOS), 상보성 금속 산화막 반도체(Complementary Metal Oxide Semiconductor; CMOS), 전계 효과 트랜지스터(Field Effect Transistor; FET) 등일 수 있으나, 이에 제한되지 않는다. 이하에서는, 복수의 구동 소자(120)가 박막 트랜지스터인 것으로 가정하여 설명하기로 하나, 이에 제한되지 않는다.
복수의 구동 소자(120)는 게이트 전극(121), 액티브층(122), 소스 전극(123) 및 드레인 전극(124)을 포함한다.
제1 기판(110) 상에 게이트 전극(121)이 배치된다. 게이트 전극(121)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 또는 이들의 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 전극(121) 상에 게이트 절연층(111)이 배치된다. 게이트 절연층(111)은 게이트 전극(121)과 액티브층(122)을 절연시키기 위한 층으로, 절연 물질로 이루어질 수 있다. 예를 들어, 게이트 절연층(111)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 절연층(111) 상에 액티브층(122)이 배치된다. 액티브층(122)은 예를 들어, 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
액티브층(122) 상에 소스 전극(123) 및 드레인 전극(124)이 서로 이격되어 배치된다. 소스 전극(123) 및 드레인 전극(124)은 액티브층(122)과 전기적으로 연결될 수 있다. 소스 전극(123) 및 드레인 전극(124)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 또는 이들의 합금으로 구성될 수 있으나, 이에 제한되는 것은 아니다.
복수의 구동 소자(120) 상에 보호층(112)이 배치된다. 보호층(112)은 보호층(112) 하부의 구성을 보호하기 위한 절연층이다. 예를 들어, 보호층(112)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
보호층(112) 상에 평탄화층(113)이 배치된다. 평탄화층(113)은 복수의 구동 소자(120)가 배치된 제1 기판(110)의 상부를 평탄화할 수 있다. 평탄화층(113)은 단층 또는 복층으로 구성될 수 있으며, 유기 물질로 이루어질 수 있다. 예를 들어, 평탄화층(113)은 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
평탄화층(113) 상에 복수의 화소 전극(130)이 배치된다. 복수의 화소 전극(130)은 복수의 구동 소자(120)와 복수의 LED(160)를 전기적으로 연결하기 위한 전극이다. 예를 들어, 복수의 화소 전극(130)은 도전성 물질, 예를 들어, 주석 산화물(Tin Oxide; TO), 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 주석 아연 산화물(Indium Zinc Tin Oxide; ITZO) 등으로 이루어지거나, 구동 소자(120)의 게이트 전극(121), 소스 전극(123) 및 드레인 전극(124) 등과 동일한 물질로 이루어질 수도 있으나, 이에 제한되지 않는다.
도 2 및 도 3을 참조하면, 복수의 화소 전극(130) 상에 공통 전극층(150)이 배치된다. 공통 전극층(150)은 후술하게 될 복수의 LED(160) 각각의 제2 전극(165)에 전기적으로 연결되어 복수의 LED(160)에 공통 전압을 인가할 수 있다. 공통 전극층(150)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 공통 전극층(150)은 하나 이상의 패널 공통 전극(190)을 통해 공급 받은 공통 전압을 복수의 LED(160)로 전달할 수 있으며, 패널 공통 전극(190)에 대한 보다 상세한 설명은 도 7을 참조하여 후술하기로 한다.
공통 전극층(150)은 복수의 홀(151)을 포함한다. 복수의 홀(151)은 복수의 서브 화소(SP) 각각에 대응되도록 배치될 수 있고, 복수의 서브 화소(SP)에 중첩할 수 있다. 복수의 홀(151)은 공통 전극층(150) 상에 배치된 복수의 LED(160)와 공통 전극층(150) 아래의 복수의 구동 소자(120) 각각을 전기적으로 연결하기 위한 통로가 될 수 있다. 예를 들어, 복수의 홀(151)의 상측 부분에는 복수의 LED(160)의 일부분이 삽입되고, 복수의 홀(151)의 하측 부분에는 복수의 LED(160)와 화소 전극(130)을 전기적으로 연결하는 연결 전극(140)이 배치되어 복수의 LED(160)와 복수의 구동 소자(120)가 전기적으로 연결될 수 있다.
그리고 복수의 홀(151)이 형성된 공통 전극층(150)은 복수의 서브 화소(SP) 전체에서 일체로 이루어질 수 있다. 즉, 공통 전극층(150)은 복수의 홀(151)에 의해 분리되지 않을 수 있고, 복수의 홀(151)이 형성된 공통 전극층(150)의 평면 형상은 메쉬 형상으로 이루어질 수 있다.
공통 전극층(150)의 두께는 적어도 복수의 홀(151)에 삽입된 복수의 LED(160)의 일부분의 두께보다 두꺼울 수 있다. 예를 들어, 공통 전극층(150)의 두께는 복수의 홀(151)에 삽입된 복수의 LED(160)의 제1 전극(164)의 두께보다 두꺼울 수 있다. 공통 전극층(150)은 두꺼운 두께를 가져 표시 장치(100) 구동 시 발생한 열을 용이하게 방열할 수 있다. 구체적으로, 공통 전극층(150)의 두께가 두꺼워질수록 공통 전극층(150)의 면적이 증가할 수 있고, 공통 전극층(150)에 일부분이 접하는 복수의 LED(160)는 공통 전극층(150)을 통해 열을 방출할 수 있다. 이에, 공통 전극층(150)이 적어도 복수의 LED(160)의 제1 전극(164)보다 두꺼운 두께를 가져 표시 장치(100) 구동 시 복수의 LED(160)로부터 발생한 열을 효과적으로 방열할 수 있다.
공통 전극층(150) 상에서 복수의 서브 화소(SP) 각각에 복수의 LED(160)가 배치된다. 복수의 LED(160)는 전압이 인가될 시, 빛을 발광하는 발광 소자이다. 복수의 LED(160)는 적색 광, 녹색 광, 청색 광 등을 발광하는 LED(160)를 포함할 수 있고, 이들의 조합으로 백색을 포함하는 다양한 색상의 광을 구현할 수 있다.
복수의 LED(160)는 공통 전극층(150)의 복수의 홀(151) 각각에 일부분이 삽입될 수 있다. 복수의 LED(160)는 공통 전극층(150) 상면에 접하여 공통 전극층(150)과 전기적으로 연결될 수 있다. 그리고 복수의 홀(151)에 일부분이 삽입된 복수의 LED(160)는 복수의 홀(151) 내부의 연결 전극(140)을 통해 구동 소자(120) 및 화소 전극(130)과 전기적으로 연결될 수 있다.
복수의 LED(160)는 제1 반도체층(161), 발광층(162), 제2 반도체층(163), 절연층(166), 제1 전극(164) 및 제2 전극(165)을 포함한다.
제1 반도체층(161) 상에 제2 반도체층(163)이 배치된다. 제1 반도체층(161) 및 제2 반도체층(163)은 특정 물질에 n형 및 p형의 불순물을 도핑하여 형성된 층일 수 있다. 제1 반도체층(161)은 질화 갈륨(GaN), 인듐 알루미늄 인화물(InAlP), 갈륨 비소(GaAs) 등과 같은 물질에 p형의 불순물이 도핑된 층일 수 있고, 제2 반도체층(163)은 n형의 불순물이 도핑된 층일 수 있다. 예를 들어, p형의 불순물은 마그네슘(Mg), 아연(Zn), 베릴륨(Be) 등일 수 있고, n형의 불순물은 실리콘(Si), 게르마늄(Ge), 주석(Sn) 등일 수 있으나, 이에 제한되지 않는다.
제1 반도체층(161)과 제2 반도체층(163) 사이에 발광층(162)이 배치된다. 발광층(162)은 제1 반도체층(161) 및 제2 반도체층(163)으로부터 정공 및 전자를 공급받아 빛을 발광할 수 있다. 발광층(162)은 단층 또는 다중 양자 우물(Multi-Quantum Well, MQW) 구조로 이루어질 수 있고, 예를 들어, 인듐 갈륨 질화물(InGaN) 또는 질화갈륨(GaN) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
이때, 복수의 LED(160) 각각의 발광층(162)은 서로 다른 색상의 광을 발광할 수도 있고, 동일한 색상의 광을 발광할 수도 있다. 예를 들어, 복수의 LED(160) 중 일부는 발광층(162)에서 적색 광을 발광하고, 다른 일부의 발광층(162)에서는 녹색 광을 발광하며, 또 다른 일부의 발광층(162)에서는 청색 광을 발광할 수 있고, 이들의 조합으로 다양한 색상의 광을 표시할 수 있다. 예를 들어, 복수의 LED(160)가 동일한 색상의 광을 발광하는 경우, 복수의 LED(160)로부터 광을 다른 색상의 광으로 변환하는 별도의 광 변환 부재를 사용하여 다양한 색상의 광을 표시할 수 있다. 이하에서는 설명의 편의를 위해, 복수의 LED(160)의 발광층(162) 중 일부는 적색 광을, 다른 일부는 녹색 광을, 또 다른 일부는 청색 광을 발광하는 것으로 가정하여 설명하기로 하나, 이에 제한되는 것은 아니다.
한편, 제2 반도체층(163)은 제1 반도체층(161) 및 발광층(162) 외측으로 일부분이 돌출되어 하면의 일부분이 제1 반도체층(161) 및 발광층(162)으로부터 노출될 수 있다. 제2 반도체층(163) 하면의 면적은 제2 반도체층(163) 하면에 접하는 발광층(162) 상면의 면적보다 클 수 있다. 제2 반도체층(163) 하면의 면적은 제1 반도체층(161) 상면의 면적보다 클 수 있다. 제1 반도체층(161) 및 발광층(162) 외측으로 돌출된 제2 반도체층(163) 하면의 일부분은 후술하게 될 제2 전극(165)과 전기적으로 연결될 수 있다.
제1 반도체층(161)의 측면과 발광층(162)의 측면은 제2 반도체층(163)의 측면과 이격되어 배치될 수 있다. 발광층(162)의 상면은 제2 반도체층(163) 하면의 엣지로부터 이격되어 배치될 수 있고, 제1 반도체층(161) 또한 제2 반도체층(163) 하면의 엣지로부터 이격되어 배치될 수 있다. 그리고 평면 상에서 제2 반도체층(163)은 발광층(162) 및 제1 반도체층(161)을 둘러싸는 형상일 수 있다. 즉, 발광층(162) 및 제1 반도체층(161) 전체는 제2 반도체층(163)에 중첩하도록 배치될 수 있고, 제2 반도체층(163)은 내측의 일부분만이 발광층(162) 및 제1 반도체층(161)에 중첩할 수 있다.
제1 반도체층(161), 발광층(162) 및 제2 반도체층(163)의 일부분을 둘러싸는 절연층(166)이 배치된다. 구체적으로, 절연층(166)은 제1 반도체층(161) 측면 전체, 측면과 인접한 제1 반도체층(161) 하면 일부분, 발광층(162)의 측면 전체, 제2 반도체층(163)의 하면 일부분 및 제2 반도체층(163)의 측면 전체를 덮을 수 있다. 절연층(166)은 제1 반도체층(161)과 제2 반도체층(163)의 전기적인 쇼트를 방지하는 동시에, 제1 반도체층(161)이 공통 전극층(150)에 접하여 전기적인 쇼트가 발생하는 것을 최소화하기 위한 절연층(166)이다. 절연층(166)은 제1 반도체층(161), 발광층(162) 및 제2 반도체층(163)의 일부분을 덮도록 배치되어 제1 반도체층(161)과 제2 반도체층(163), 공통 전극층(150) 사이의 전기적인 쇼트를 방지할 수 있다.
제1 반도체층(161) 하면에 제1 전극(164)이 배치된다. 제1 전극(164)은 절연층(166)으로부터 노출된 제1 반도체층(161) 하면 일부분에 접할 수 있다. 제1 전극(164)은 제1 반도체층(161) 하면에 접하여 제1 반도체층(161)과 전기적으로 연결될 수 있다. 제1 전극(164)은 도전성 물질, 예를 들어, 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 또는 이들의 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제2 반도체층(163) 하면에 제2 전극(165)이 배치된다. 제2 전극(165)은 절연층(166)과 제1 반도체층(161) 및 발광층(162)으로부터 노출된 제2 반도체층(163) 하면 일부분에 접할 수 있다. 제2 전극(165)은 제1 전극(164)을 둘러싸는 제2 반도체층(163) 하면에 배치될 수 있다. 제2 전극(165)은 제2 반도체층(163) 하면에 접하여 제2 반도체층(163)과 전기적으로 연결될 수 있다. 제2 전극(165)은 도전성 물질, 예를 들어, 티타늄(Ti), 금(Au), 은(Ag), 구리(Cu), 또는 이들의 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 전극(164)은 공통 전극층(150)의 복수의 홀(151) 내부에 삽입되어 연결 전극(140), 화소 전극(130) 및 구동 소자(120)와 전기적으로 연결될 수 있고, 제2 전극(165)은 공통 전극층(150) 상면에 접하여 공통 전극층(150)과 전기적으로 연결될 수 있다. 이때, 제1 전극(164)은 복수의 홀(151)에 삽입되고, 제2 전극(165)은 공통 전극층(150) 상면에 접할 수 있도록 복수의 홀(151)의 직경은 복수의 LED(160)의 최대 직경보다 작고, 복수의 LED(160)의 제1 전극(164)의 직경보다 클 수 있다.
만약, 복수의 홀(151)의 직경이 복수의 LED(160)의 최대 직경보다 큰 경우, 복수의 LED(160)의 제2 전극(165)은 공통 전극층(150)에 접하기 어려울 수 있다. 구체적으로, 복수의 LED(160)의 최대 직경보다 복수의 홀(151)의 최대 직경이 큰 경우, 복수의 LED(160) 전체 또는 대부분은 복수의 홀(151) 내부에 배치될 수 있다. 이 경우, 제2 반도체층(163) 하면의 제2 전극(165)은 홀(151) 내부에서 공통 전극층(150)의 측면과 접하기 어려울 수 있다. 아울러, 복수의 LED(160)의 제2 반도체층(163) 측면에는 절연층(166)이 배치되기 때문에 복수의 홀(151) 내부에 복수의 LED(160)의 전체 또는 대부분이 삽입되더라도 제2 반도체층(163)과 홀(151) 내부에서 공통 전극층(150) 측면이 전기적으로 연결되기 어려울 수 있다.
만약, 복수의 홀(151)의 직경이 복수의 LED(160)의 제1 전극(164)의 직경보다 작은 경우, 복수의 LED(160)의 제1 전극(164)이 복수의 홀(151)에 삽입되기 어렵고, 복수의 LED(160)의 제1 전극(164)과 연결 전극(140), 화소 전극(130)이 전기적으로 연결되기 어려울 수 있다. 따라서, 복수의 홀(151)의 직경은 복수의 홀(151) 내부에 복수의 LED(160)의 제1 전극(164)이 삽입되고, 복수의 LED(160)의 제2 전극(165)은 공통 전극층(150) 상면에 접할 수 있도록 복수의 LED(160)의 최대 직경과 복수의 제1 전극(164)의 최대 직경 사이의 값을 가질 수 있다.
제1 전극(164)은 제1 기판(110)에 인접할수록 폭이 좁아지는 형상일 수 있다. 제1 전극(164)은 상면의 크기보다 하면의 크기가 작을 수 있다. 제1 전극(164)은 제1 기판(110)에 인접할수록 폭이 좁아지는 형상으로 이루어져, 복수의 홀(151) 내부에서 공통 전극층(150)의 측면과 이격될 수 있다. 만약, 제1 전극(164)이 제1 기판(110)에 인접할수록 폭이 커지는 형상인 경우, 복수의 홀(151)에 삽입된 제1 전극(164)은 후술하게 될 패시베이션층(114)이 제1 전극(164)과 공통 전극층(150) 사이에 형성되는 것을 방해할 수 있고, 공통 전극층(150)과 간섭되어 전기적인 쇼트가 발생할 수도 있다. 이에, 제1 전극(164)은 제1 기판(110)에 인접할수록 폭이 좁아져, 공통 전극층(150)과 간섭되는 것을 최소화할 수 있다.
한편, 복수의 LED(160)의 형상은 다양하게 구성될 수 있다. 예를 들어, 본 발명의 다양한 실시예들에 따른 표시 장치에서는 도 4a 내지 도 6b에 도시된 바와 같은 다양한 LED(160a, 160b, 160c)가 사용될 수 있다.
예를 들어, 도 4a 및 도 4b를 참조하면, LED(160a)는 제1 반도체층(161a), 제2 반도체층(163a) 및 발광층(162a)의 평면 형상이 사각형 또는 사각형과 유사한 형상, 예를 들어, 모서리가 둥근 사각형일 수 있다. 제2 전극(165a)은 제2 반도체층(163a)의 엣지를 따라 배치되어 평면 형상이 모서리가 둥근 사각형일 수 있다. 그리고 제2 전극(165a)은 제1 전극(164a)을 둘러싸는 폐곡선 형상일 수 있다. 제2 전극(165a)으로 둘러싸인 제1 전극(164a)은 제2 전극(165a)과 달리 평면 형상이 원 형상일 수 있다. 이때, 절연층(166a)으로부터 노출된 제1 반도체층(161a) 상면 일부 영역을 노출시키도록 절연층(166a)에 형성된 홀(166a')은 평면 형상이 사각형일 수 있고, 제1 전극(164a)은 홀(166a')로부터 노출된 제1 반도체층(161a) 상면 전체와 홀(166a')의 엣지 부근의 절연층(166a) 일부분까지 덮도록 배치될 수 있다.예를 들어, 도 5a 및 도 5b를 참조하면, LED(160b)는 제1 반도체층(161b), 제2 반도체층(163b), 발광층(162b), 제1 전극(164b) 및 제2 전극(165b)의 평면 형상이 원 형상일 수 있고, 제2 전극(165b)은 제1 전극(164b)을 둘러싸는 폐곡선 형상일 수 있다. 그리고 제1 반도체층(161b) 상면을 노출시키는 절연층(166b)의 홀(166b') 또한 평면 형상이 원 형상일 수 있다.
예를 들어, 도 6a 및 도 6b를 참조하면, LED(160c)는 제2 반도체층(163c)의 엣지를 따라 하나 이상의 제2 전극(165c)이 배치될 수 있다. 예를 들어, 하나 이상의 제2 전극(165c)은 제2 반도체층(163c)의 네 모서리 각각에 대응되도록 배치될 수 있다. 다만, 복수의 제2 전극(165c)은 제2 반도체층(163c)의 상측 및 하측 엣지 또는 좌측 및 우측 엣지 각각에 대응되도록 배치될 수도 있으며, 제2 전극(165c)의 개수, 형상 및 배치는 이에 제한되지 않는다.
한편, 도 4a 내지 도 6b에 도시된 바와 같이 제1 전극(164a, 164b, 164c)이 원뿔대 형상으로 이루어진 경우, 제1 전극(164a, 164b, 164c)과 공통 전극층(150)의 복수의 홀(151)의 얼라인이 보다 용이할 수 있다. 만약, 복수의 홀(151)의 평면 형상이 사각형으로 이루어지고, 제1 전극(164a, 164b, 164c)이 사각 기둥으로 이루어진 경우, 제1 전극(164a, 164b, 164c)의 모서리 등이 복수의 홀(151)에서 공통 전극층(150) 측면과 간섭하여 LED(160a, 160b, 160c)와 복수의 홀(151)의 얼라인을 방해할 수도 있다. 반면, 제1 전극(164a, 164b, 164c)이 원뿔대 형상으로 이루어진 경우, 얼라인 과정에서 제1 전극(164a, 164b, 164c)이 공통 전극층(150) 측면 등과 간섭하는 것이 저감될 수 있고, LED(160a, 160b, 160c)와 복수의 홀(151)의 얼라인이 보다 용이할 수 있다. 다만, 제1 전극(164a, 164b, 164c)의 형상은 원뿔대 형상에 제한되지 않고, 복수의 홀(151)이나 LED(160a, 160b, 160c)의 형상에 따라 다양하게 변경될 수 있으며, 이에 제한되지 않는다.
따라서, 본 발명의 다양한 실시예들에 따른 표시 장치에 사용되는 복수의 LED(160)는 제1 전극(164), 제1 반도체층(161), 발광층(162)이 제2 반도체층(163) 내부에 중첩하도록 배치된다면, 도 4a 내지 도 6b에 도시된 바와 같은 다양한 LED(160a, 160b, 160c) 외에도 제1 반도체층(161), 발광층(162), 제2 반도체층(163), 제1 전극(164) 및 제2 전극(165)의 형상이나 제2 전극(165)의 개수가 다양하게 변경될 수 있으며, 이에 제한되는 것은 아니다.
도 3을 참조하면, 복수의 LED(160)와 화소 전극(130) 사이에 복수의 연결 전극(140)이 배치된다. 복수의 연결 전극(140)은 복수의 LED(160)의 제1 전극(164)과 화소 전극(130)을 전기적으로 연결할 수 있다. 복수의 연결 전극(140)은 일부분이 공통 전극층(150)의 복수의 홀(151) 내부에 배치될 수 있고, 다른 일부분은 공통 전극층(150) 하면 외측이자 패시베이션층(114)의 하면 외측으로 돌출되어 배치될 수 있다. 복수의 연결 전극(140) 각각의 일단은 복수의 홀(151) 내부에 삽입된 복수의 LED(160)의 제1 전극(164)에 접할 수 있고, 복수의 연결 전극(140) 각각의 타단은 복수의 홀(151) 외측으로 돌출되어 화소 전극(130)에 접할 수 있다. 복수의 연결 전극(140)은 도전성 물질로 이루어질 수 있으며, 예를 들어, 티타늄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 금(Au), 주석(Sn), 또는 이들의 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
공통 전극층(150)과 평탄화층(113) 사이, 공통 전극층(150)과 복수의 LED(160)의 제1 전극(164) 사이, 공통 전극층(150)과 복수의 연결 전극(140) 사이에 패시베이션층(114)이 배치된다. 패시베이션층(114)은 복수의 홀(151) 내부에서 복수의 LED(160)의 제1 전극(164)과 공통 전극층(150) 사이에 배치되어 복수의 LED(160)의 제1 전극(164)과 공통 전극층(150)을 절연시킬 수 있다. 패시베이션층(114)은 복수의 홀(151) 내부에서 복수의 연결 전극(140)과 공통 전극층(150)을 절연시킬 수 있다. 패시베이션층(114)은 공통 전극층(150)과 후술하게 될 도전성 필름(180)을 절연시킬 수 있다. 만약, 패시베이션층(114)이 배치되지 않는다면 복수의 LED(160)의 제1 전극(164) 및 제2 전극(165) 둘 다 공통 전극층(150)에 전기적으로 연결되어 불량이 발생할 수 있다. 패시베이션층(114)은 절연 물질로 이루어질 수 있고, 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
복수의 연결 전극(140)과 화소 전극(130) 사이에 도전성 필름(180)이 배치된다. 도전성 필름(180)은 평탄화층(113)의 상부에 배치되어 복수의 연결 전극(140)과 화소 전극(130)을 전기적으로 연결할 수 있다. 도전성 필름(180)은 예를 들어, 도전성 입자(181)를 포함하는 접착층일 수 있고, 예를 들어, ACF(anisotropic conductive film)일 수 있으나, 이에 제한되는 것은 아니다.
한편, 복수의 연결 전극(140)과 복수의 화소 전극(130)은 도전성 필름(180) 대신 공융 접합(eutectic bonding)을 통해 전기적으로 연결될 수도 있다. 공융 접합은 200 ~ 700℃이상의 고온에서의 열압착에 의한 접합방식으로, 매우 견고하고 신뢰성이 매우 높은 본딩 공정 중의 하나이다. 공융 접합은 높은 접합 강도를 실현시킬 수 있을 뿐만 아니라, 외부로부터 별도의 접착물을 도포할 필요가 없다. 만약, 공융 접합을 사용하는 경우, 복수의 연결 전극(140) 및 복수의 화소 전극(130)은 공융 금속(eutectic metal)으로 이루어질 수 있으며, 예를 들어, 주석(Sn), 인듐(In), 아연(Zn), 납(Pb), 니켈(Ni), 금(Au), 백금(Pt), 구리(Cu) 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
도 2 및 도 3을 참조하면, 공통 전극층(150) 상에서 복수의 서브 화소(SP) 각각의 사이에 블랙 매트릭스(BM)가 배치된다. 블랙 매트릭스(BM)는 복수의 서브 화소(SP) 각각의 사이에 배치되어 복수의 서브 화소(SP) 각각에서 발광된 광이 다른 서브 화소(SP)로 진행하여 혼색되는 것을 최소화할 수 있다. 블랙 매트릭스(BM)는 복수의 서브 화소(SP) 사이의 경계를 따라 배치될 수 있고, 메쉬 형상으로 이루어질 수 있다. 예를 들어, 블랙 매트릭스(BM)는 안료를 포함하는 불투명한 수지 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
복수의 LED(160) 및 블랙 매트릭스(BM) 상에 제2 기판(170)이 배치된다. 제2 기판(170)은 제2 기판(170) 하부의 복수의 LED(160), 복수의 구동 소자(120) 등을 외부의 충격, 습기, 열 등으로부터 보호할 수 있다. 제2 기판(170)은 내충격성 및 광투과성을 갖는 물질로 이루어질 수 있다. 예를 들어, 제2 기판(170)은 유리로 이루어진 기판이거나, 폴리메틸메타아크릴레이트(polymethylmethacrylate, PMMA), 폴리이미드, 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET)와 같은 플라스틱 물질로 이루어진 박형의 필름일 수 있다.
도 7을 참조하면, 제1 기판(110)과 도전성 필름(180) 사이에 하나 이상의 패널 공통 전극(190)이 배치된다. 패널 공통 전극(190)은 평탄화층(113) 상에서 복수의 화소 전극(130)과 이격되어 배치될 수 있다. 패널 공통 전극(190)은 공통 전극층(150)에 공통 전압을 공급하는 구성으로, 도전성 필름(180)의 하면에 접하여 공통 전극층(150)과 전기적으로 연결될 수 있다. 예를 들어, 패널 공통 전극(190)과 중첩하는 패시베이션층(114) 일부분이 오픈되어 패시베이션층(114)으로부터 공통 전극층(150) 하면 일부분이 노출될 수 있다. 그리고 패시베이션층(114)으로부터 노출된 공통 전극층(150) 하면과 패널 공통 전극(190)은 도전성 필름(180)을 통해 전기적으로 연결될 수 있다. 패널 공통 전극(190)은 도전성 물질, 예를 들어, 구리(Cu), 몰리브덴- 티타늄(MoTi) 합금 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
그리고 패널 공통 전극(190)은 평탄화층(113) 상에 복수 개가 배치되어 표시 영역(AA) 전체에서 공통 전극층(150)에 균일한 공통 전압을 공급할 수 있다. 만약, 패널 공통 전극(190)이 공통 전극층(150)의 어느 한 부분에만 공통 전압을 공급하는 경우, 공통 전압은 공통 전극층(150)의 다른 부분을 향해 전달되는 과정에서 전압 강하가 발생하여 표시 영역(AA) 전체에 균일한 전압을 공급하기 어려울 수 있다. 이에, 패널 공통 전극(190)을 복수 개 배치하여 공통 전극층(150) 전체에 균일한 전압을 공급할 수 있고, 휘도 불균형이나 화질 저하를 최소화할 수 있다.
한편, 본 명세서에서는 공통 전극층(150)이 평탄화층(113) 상의 패널 공통 전극(190)을 통해 공통 전압을 공급받는 것으로 설명하였으나, 공통 전극층(150)은 비표시 영역(NA)의 회로와 전기적으로 연결되어 공통 전압을 공급받을 수도 있으며, 이에 제한되는 것은 아니다.
한편, 본 발명의 일 실시예에 따른 표시 장치(100)는 임시 기판을 이용하여 공통 전극층(150) 및 복수의 LED(160) 하부에 패시베이션층(114) 및 복수의 연결 전극(140)을 형성할 수 있다. 이하에서는 도 8a 내지 도 8d를 참조하여 패시베이션층(114) 및 복수의 연결 전극(140)의 형성 과정을 설명하기로 한다.
도 8a 내지 도 8d는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 공정도들이다. 도 8a는 임시 기판(DS) 상에 공통 전극층(150), 복수의 LED(160) 및 블랙 매트릭스(BM)를 형성하는 과정을 설명하기 위한 단면도이다. 도 8b는 공통 전극층(150), 복수의 LED(160) 및 블랙 매트릭스(BM)를 제2 기판(170)에 부착하는 과정을 설명하기 위한 단면도이다. 도 8c는 패시베이션층(114) 및 복수의 연결 전극(140)을 형성하는 과정을 설명하기 위한 단면도이다. 도 8d는 제1 기판(110)과 제2 기판(170)을 합착하는 과정을 설명하기 위한 단면도이다.
도 8a를 참조하면, 임시 기판(DS) 상에 복수의 홀(151)이 형성된 공통 전극층(150)이 배치된다. 공통 전극층(150)은 임시 기판(DS) 상에 공통 전극층(150)을 이루는 물질을 형성한 후, 공통 전극층(150)을 이루는 물질을 패터닝하여 복수의 홀(151)을 갖는 공통 전극층(150)을 형성할 수 있다.
공통 전극층(150)의 복수의 홀(151)에 복수의 LED(160)를 배치할 수 있다. 복수의 홀(151)에 복수의 LED(160)의 제1 전극(164)이 삽입되도록 공통 전극층(150)에 복수의 LED(160)를 전사할 수 있다. 이때, 복수의 LED(160)는 여러 방식으로 공통 전극층(150) 상에 전사될 수 있다.
예를 들어, 복수의 LED(160)는 자가 정렬 방식으로 공통 전극층(150) 상에 배치될 수 있다. 구체적으로, 임시 기판(DS) 및 공통 전극층(150)을 아세톤이나 알코올과 같은 유체 내부에 배치한 후, 공통 전극층(150)을 향해 복수의 LED(160)를 도포할 수 있다. 이 경우, 복수의 LED(160)는 제1 전극(164)의 크기가 복수의 LED(160)를 이루는 구성 중 가장 크기 때문에, 제1 전극(164)이 아래로 가도록 정렬되며 낙하할 수 있다. 즉, 복수의 LED(160)의 구성 중 제1 전극(164)의 크기가 가장 크고, 무겁기 때문에 복수의 LED(160) 낙하 시 제1 전극(164)이 아래로 가도록 정렬될 수 있다. 이에, 복수의 LED(160) 중 적어도 일부는 아래로 정렬된 제1 전극(164)이 공통 전극층(150)의 복수의 홀(151)에 삽입되어 공통 전극층(150) 상에 안착될 수 있다. 그리고 복수의 LED(160)를 반복적으로 도포하여 복수의 홀(151) 각각에 복수의 LED(160)가 안착되도록 할 수 있다.
이 경우, 복수의 LED(160)의 두께는 복수의 LED(160)의 폭보다 클 수 있다. 제2 반도체층(163) 상면으로부터 제1 전극(164) 하면까지의 길이는 제2 반도체층(163)의 최대 폭보다 크게 형성하여 복수의 LED(160)의 오정렬을 최소화할 수 있다. 구체적으로, 제2 반도체층(163) 하면의 제2 전극(165)과 공통 전극층(150) 상면이 접할 수 있도록 제2 반도체층(163)의 최대 폭은 복수의 홀(151)의 직경보다 클 수 있다. 그리고 유체 내에서 제1 전극(164)이 아래로 정렬되지 않은 일부의 LED(160)들은 복수의 홀(151)의 직경보다 큰 폭 및 폭보다 큰 두께를 가지므로 복수의 홀(151)에 제1 전극(164)이 아닌 다른 부분이 잘못 삽입되지 않을 수 있다. 만약, 복수의 LED(160)의 두께가 제2 반도체층(163)의 최대 폭보다 작다면, 유체 내에서 제1 전극(164)이 아래로 정렬되지 않은 일부의 LED(160)들은 제2 반도체층(163)의 일부분이 복수의 홀(151)에 먼저 삽입되어 오정렬 될 수도 있다. 이에, 복수의 LED(160)의 두께이자 제2 반도체층(163) 상면에서 제1 전극(164) 하면까지의 길이를 복수의 LED(160)의 폭이자 제2 반도체층(163)의 최대 폭보다 크게 형성하여 복수의 LED(160)의 오정렬을 최소화할 수 있다.
한편, 블랙 매트릭스(BM)는 복수의 서브 화소(SP)의 혼색을 저감할 뿐 아니라 복수의 LED(160) 도포 시 복수의 LED(160)의 정렬 위치를 가이드할 수도 있다. 블랙 매트릭스(BM)는 공통 전극층(150) 상면에 배치되는 복수의 LED(160)의 제2 반도체층(163)과 대응되는 간격을 갖도록 형성될 수 있고, 블랙 매트릭스(BM) 사이에 제2 반도체층(163)이 안착되도록 가이드할 수 있다. 또한, 블랙 매트릭스(BM)와 공통 전극층(150) 상면 사이의 단차에 의해 공통 전극층(150) 상부에 도포된 복수의 LED(160)가 복수의 홀(151) 각각을 향해 이동할 수 있다. 그러므로, 자가 정렬 방식에서는 블랙 매트릭스(BM)를 먼저 형성한 후, 복수의 LED(160)를 공통 전극층(150) 상에 안착시킬 수 있다. 다만, 블랙 매트릭스(BM)의 형성 순서는 복수의 LED(160)의 전사 방식에 따라 달라질 수 있으며, 이에 제한되지 않는다.
또한, 복수의 LED(160)는 자가 정렬 방식 외에도 스탬프 방식이나 롤투롤 방식 등을 통해 공통 전극층(150) 상에 배치될 수 있다. 예를 들어, 스탬프 방식 중 PDMS를 이용한 방식은 점탄성이 있는 물질로 이루어진 기판에 복수의 LED(160)를 부착한 후 복수의 LED(160)가 부착된 기판을 공통 전극층(150) 상부에 배치하여 복수의 LED(160)를 복수의 홀(151)로 전사할 수 있다. 예를 들어, 스탬프 방식 중 정전 헤드를 이용한 방식은 정전 헤드의 정전기를 이용하여 들어올린 복수의 LED(160)를 공통 전극층(150) 상부로 이동시켜 복수의 LED(160)를 복수의 홀(151)로 전사할 수 있다. 예를 들어, 롤투롤 방식의 경우, 복수의 LED(160)가 부착된 롤을 공통 전극층(150)을 따라 이동시켜 복수의 LED(160)를 복수의 홀(151)로 전사할 수 있다. 따라서, 복수의 LED(160)의 전사 방식은 설계에 따라 다양하게 변경될 수 있으며, LED(160)의 전사 방식은 이에 제한되지 않는다.
도 8b를 참조하면, 공통 전극층(150), 복수의 LED(160) 및 블랙 매트릭스(BM) 상에 제2 기판(170)을 부착한 후, 임시 기판(DS)을 제거한다. 임시 기판(DS)이 제거된 후, 제2 기판(170)이 공통 전극층(150), 복수의 LED(160) 및 블랙 매트릭스(BM)를 지지할 수 있다.
도 8c를 참조하면, 임시 기판(DS)이 제거되어 외부로 노출된 복수의 홀(151) 내부와 공통 전극층(150) 하면에 패시베이션층(114)을 형성한다. 공통 전극층(150) 하면과 복수의 홀(151) 내부에서 공통 전극층(150)의 측면 각각을 덮도록 패시베이션층(114)을 형성할 수 있다. 이때, 복수의 홀(151) 내부에서 패시베이션층(114)은 복수의 홀(151) 내부에 배치된 연결 전극(140)과의 전기적 연결을 위해 제1 전극(164)의 전체 또는 일부분은 덮지 않을 수 있다.
이어서, 패시베이션층(114)을 형성한 후, 복수의 홀(151) 내부에 복수의 연결 전극(140)을 형성한다. 복수의 연결 전극(140)은 복수의 홀(151)을 채우도록 형성되어 복수의 제1 전극(164)과 전기적으로 연결될 수 있다. 이때, 패시베이션층(114)이 공통 전극층(150)의 표면을 덮고 있기 때문에, 복수의 연결 전극(140)은 복수의 홀(151) 내부에 배치되지만 공통 전극층(150)과 전기적으로 절연될 수 있다. 그리고 복수의 연결 전극(140)은 복수의 홀(151) 내부를 채우는 동시에 복수의 홀(151) 및 패시베이션층(114) 외측으로 일부분이 돌출되도록 형성될 수 있다. 복수의 연결 전극(140)이 복수의 홀(151) 외측으로 돌출되어야 복수의 연결 전극(140) 및 화소 전극(130)이 용이하게 전기적으로 연결될 수 있다.
마지막으로, 도 8d를 참조하면, 블랙 매트릭스(BM), 복수의 LED(160), 공통 전극층(150), 패시베이션층(114), 복수의 연결 전극(140)이 형성된 제2 기판(170)을 복수의 구동 소자(120)가 형성된 제1 기판(110)과 합착한다. 구체적으로, 복수의 구동 소자(120), 평탄화층(113) 및 복수의 화소 전극(130)이 형성된 제1 기판(110)과 블랙 매트릭스(BM), 복수의 LED(160), 공통 전극층(150), 패시베이션층(114), 복수의 연결 전극(140)이 형성된 제2 기판(170) 사이에 도전성 필름(180)을 위치시킬 수 있다. 그리고 제1 기판(110)과 제2 기판(170)에 압력을 가하는 경우, 접착성을 갖는 도전성 필름(180)에 의해 제1 기판(110)과 제2 기판(170)이 합착될 수 있다. 이와 동시에 도전성 입자(181)를 포함하는 도전성 필름(180)에 의해 제1 기판(110)의 복수의 화소 전극(130)과 제2 기판(170)의 복수의 연결 전극(140)이 전기적으로 연결될 수 있다.
따라서, 제2 기판(170)에 블랙 매트릭스(BM), 복수의 LED(160), 공통 전극층(150), 패시베이션층(114), 복수의 연결 전극(140)을 형성하고, 제1 기판(110)에 복수의 구동 소자(120), 평탄화층(113), 복수의 화소 전극(130)을 형성한 후, 제1 기판(110)과 제2 기판(170)을 합착하여 표시 장치(100)를 형성할 수 있다.
예를 들어, 고해상도의 화면을 구현하기 위해 미세한 사이즈의 LED를 이용하여 평탄화층 상의 화소 전극 상에 바로 복수의 LED를 전사하는 방식으로 표시 장치를 구현하는 경우, LED가 매우 미세한 사이즈를 가지므로 복수의 구동 소자 및 화소 전극과 정렬이 어려운 문제점이 있다. 그러므로 미세한 사이즈의 LED를 전사하여 표시 장치를 형성하는 과정 중에 화소 전극과 복수의 LED의 정렬 오차가 발생하여 표시 장치의 수율이 저하되고, 복수의 LED를 전사하기 위한 공정 시간이 증가하는 문제점이 발생한다. 이 경우, 미세한 사이즈의 LED는 마이크로 미터 단위의 사이즈를 갖는 마이크로 LED일 수 있다.
이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 복수의 홀(151)이 형성된 공통 전극층(150)을 이용하여 복수의 LED(160)를 용이하게 정렬할 수 있다. 공통 전극층(150)에는 복수의 LED(160)의 제1 전극(164)이 삽입되는 복수의 홀(151)이 형성된다. 복수의 서브 화소(SP) 각각에 대응되도록 형성된 복수의 홀(151)은 복수의 화소 전극(130)에 중첩할 수 있다. 그리고 복수의 홀(151)에 제1 전극(164)이 삽입된 복수의 LED(160)는 복수의 홀(151)에 의해 복수의 서브 화소(SP) 각각에 대응되도록 위치가 정렬될 수 있다. 또한, 복수의 홀(151)에 삽입된 복수의 LED(160)는 복수의 홀(151) 내부를 채우는 복수의 연결 전극(140)을 통해 복수의 화소 전극(130)과 용이하게 전기적으로 연결될 수 있고, 복수의 LED(160)의 정렬 오차에 따른 컨택 불량을 최소화할 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 복수의 서브 화소(SP) 각각에 대응되는 복수의 홀(151)에 복수의 LED(160)를 삽입하여, 복수의 LED(160)의 위치를 가이드할 수 있고, 표시 장치(100)의 수율을 향상시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 복수의 서브 화소(SP) 전체에 형성되는 공통 전극층(150)의 두께를 두껍게 형성하여 표시 장치(100)의 방열 특성을 향상시킬 수 있다. 표시 장치(100) 구동 시 복수의 LED(160)로부터 발생한 열은 복수의 LED(160)와 접촉하는 구성, 예를 들어, 공통 전극층(150)을 통해 방열될 수 있다. 예를 들어, 복수의 LED가 평탄화층 상에 바로 전사되고, 복수의 LED에 공통 전압을 연결하는 배선을 형성하는 경우, 이러한 배선은 얇은 두께를 갖고, 복수의 LED의 일부분은 절연 물질인 평탄화층 등에 접하여 열이 외부로 방출되기 어렵다. 반면, 본 발명의 일 실시예에 따른 표시 장치에서 복수의 LED(160)와 접하는 도전성 물질의 공통 전극층(150)은 복수의 서브 화소(SP) 전체에서 일체로 이루어지고, 적어도 복수의 LED(160)의 제1 전극(164)보다 두꺼운 두께를 갖도록 형성되어 넓은 표면적을 가지므로, 복수의 LED(160) 각각에서 발생한 열을 효과적으로 외부로 전달할 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 복수의 LED(160)와 접하는 공통 전극층(150)의 두께를 두껍게 형성하여, 표시 장치(100)의 방열 특성을 향상시키고, 표시 장치(100)의 휘도 및 신뢰성을 향상시킬 수 있다.
본 발명의 다양한 실시예들에 따른 표시 장치 및 표시 장치의 제조 방법은 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 제1 기판, 제1 기판 상에 배치되고, 복수의 홀을 갖는 공통 전극층, 및 제1 전극을 포함하는 복수의 LED를 포함하고, 복수의 LED 각각은 제1 전극이 복수의 홀 각각에 삽입되도록 공통 전극층에 배치되며, 공통 전극층의 두께는 제1 전극의 두께보다 두껍다.
본 발명의 다른 특징에 따르면, 복수의 LED 각각은, 제1 전극 상의 제1 반도체층, 제1 반도체층 상의 발광층, 발광층 상에 배치되고, 일부분이 발광층 외측으로 돌출된 제2 반도체층, 및 발광층 외측으로 돌출된 제2 반도체층의 하면에 배치된 제2 전극을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 전극은 제1 전극보다 넓은 면적을 갖는 제2 반도체층의 하면에 배치되고, 제1 전극은 제1 기판에 인접할수록 폭이 좁아질 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 전극은 공통 전극층과 이격되고, 제2 전극은 공통 전극층 상면에 접할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 전극의 두께는 제1 반도체층, 발광층 및 제2 반도체층의 두께의 합보다 클 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 LED 각각은 제1 반도체층의 측면 전체와 하면 일부분, 발광층의 측면 전체, 발광층 외측으로 돌출된 제2 반도체층 하면 일부분을 덮는 절연층을 더 포함하고, 제2 전극은 절연층으로부터 노출된 제2 반도체층 하면 일부분에 배치되고, 제1 전극은 절연막으로부터 노출된 제1 반도체층 하면 일부분에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 기판과 제1 전극 사이에서 복수의 홀 내에 배치된 복수의 연결 전극을 더 포함하고, 복수의 연결 전극은 제1 기판을 향해 복수의 홀 외측으로 돌출될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 홀 내부에서 공통 전극층의 측면과 복수의 LED 사이, 복수의 홀 내부에서 복수의 연결 전극과 공통 전극층의 측면 사이 및 공통 전극층 하면에 배치된 패시베이션층을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 기판과 복수의 연결 전극 사이에 배치된 복수의 구동 소자, 복수의 구동 소자와 복수의 연결 전극 사이에 배치된 복수의 화소 전극, 및 복수의 연결 전극과 복수의 화소 전극 사이에 배치된 도전성 필름을 더 포함하고, 복수의 LED는 복수의 연결 전극, 도전성 필름 및 복수의 화소 전극을 통해 복수의 구동 소자와 전기적으로 연결될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 기판과 공통 전극층 사이에 배치된 하나 이상의 패널 공통 전극을 더 포함하고, 패널 공통 전극과 중첩하는 패시베이션층의 일부분이 오픈되고, 패널 공통 전극은 도전성 필름을 통해 패시베이션층으로부터 노출된 공통 전극층과 전기적으로 연결될 수 있다.
본 발명의 또 다른 특징에 따르면, 공통 전극층 상에 배치되고, 복수의 홀 각각의 사이에 배치된 블랙 매트릭스, 및 블랙 매트릭스 및 복수의 LED 상에 배치된 제2 기판을 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 복수의 서브 화소 각각이 정의된 제1 기판, 복수의 서브 화소 각각에 배치된 복수의 구동 소자, 복수의 구동 소자 상에 배치되고, 복수의 서브 화소에 중첩하는 복수의 홀을 포함하는 공통 전극층, 일부분이 공통 전극층 상에 배치되고, 다른 일부분이 복수의 홀 내부에 배치된 복수의 LED, 복수의 홀 내부에 배치되어 복수의 LED와 복수의 구동 소자를 전기적으로 연결하는 복수의 연결 전극, 및 복수의 LED 및 공통 전극층을 덮는 제2 기판을 포함한다.
본 발명의 다른 특징에 따르면, 복수의 연결 전극은 복수의 홀 외측으로 돌출되어 복수의 구동 소자와 전기적으로 연결되고, 공통 전극층은 복수의 구동 소자와 절연될 수 있다.
본 발명의 또 다른 특징에 따르면, 공통 전극층의 하면 및 복수의 홀 내부에서 공통 전극층의 측면을 덮는 패시베이션층을 더 포함하고, 패시베이션층은 복수의 연결 전극과 공통 전극층 사이에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 LED 각각은, 복수의 홀 내부에 배치된 제1 전극, 제1 전극 상에 배치된 제1 반도체층, 제1 반도체층 상에 배치된 발광층, 발광층 상에 배치되고, 적어도 일부분이 복수의 홀 외측에 배치된 제2 반도체층, 및 제2 반도체층의 하면에 배치되고, 발광층 및 제1 반도체층과 이격된 제2 전극을 포함하고, 제2 전극의 하면은 공통 전극층 상면에 접하고, 제1 전극과 공통 전극층 사이에 패시베이션층이 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 전극 상면의 면적은 제1 전극 하면의 면적보다 크고, 제1 전극의 두께는 공통 전극층의 두께보다 작고 제2 전극의 두께보다 두꺼울 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 LED 각각은 제1 반도체층 및 발광층의 측면을 덮는 절연층을 더 포함하고, 절연층은 패시베이션층과 접할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 연결 전극과 복수의 구동 소자 사이에 배치된 도전성 필름, 도전성 필름과 복수의 구동 소자 사이에 배치되고, 복수의 연결 전극에 중첩하는 복수의 화소 전극, 및 도전성 필름 하면에 접하는 하나 이상의 패널 공통 전극을 더 포함하고, 패시베이션층은 패널 공통 전극에 중첩하는 일부분이 오픈되어, 공통 전극층의 하면 일부분을 노출시킬 수 있다.
본 발명의 또 다른 특징에 따르면, 공통 전극층 상면에 배치되고, 복수의 LED 각각의 사이에 배치된 블랙 매트릭스를 더 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치
110: 제1 기판
111: 게이트 절연층
112: 보호층
113: 평탄화층
114: 패시베이션층
120: 구동 소자
121: 게이트 전극
122: 액티브층
123: 소스 전극
124: 드레인 전극
130: 화소 전극
140: 연결 전극
150: 공통 전극층
151: 홀
160: LED
161: 제1 반도체층
162: 발광층
163: 제2 반도체층
164: 제1 전극
165: 제2 전극
166: 절연층
170: 제2 기판
180: 도전성 필름
181: 도전성 입자
190: 패널 공통 전극
AA: 표시 영역
NA: 비표시 영역
SP: 서브 화소
BM: 블랙 매트릭스
DS: 임시 기판
110: 제1 기판
111: 게이트 절연층
112: 보호층
113: 평탄화층
114: 패시베이션층
120: 구동 소자
121: 게이트 전극
122: 액티브층
123: 소스 전극
124: 드레인 전극
130: 화소 전극
140: 연결 전극
150: 공통 전극층
151: 홀
160: LED
161: 제1 반도체층
162: 발광층
163: 제2 반도체층
164: 제1 전극
165: 제2 전극
166: 절연층
170: 제2 기판
180: 도전성 필름
181: 도전성 입자
190: 패널 공통 전극
AA: 표시 영역
NA: 비표시 영역
SP: 서브 화소
BM: 블랙 매트릭스
DS: 임시 기판
Claims (19)
- 제1 기판;
상기 제1 기판 상에 배치되고, 복수의 홀을 갖는 공통 전극층; 및
제1 전극을 포함하는 복수의 LED를 포함하고,
상기 복수의 LED 각각은 상기 제1 전극이 상기 복수의 홀 각각에 삽입되도록 상기 공통 전극층에 배치되며,
상기 공통 전극층의 두께는 상기 제1 전극의 두께보다 두꺼운, 표시 장치. - 제1항에 있어서,
상기 복수의 LED 각각은,
상기 제1 전극 상의 제1 반도체층;
상기 제1 반도체층 상의 발광층;
상기 발광층 상에 배치되고, 일부분이 상기 발광층 외측으로 돌출된 제2 반도체층; 및
상기 발광층 외측으로 돌출된 상기 제2 반도체층의 하면에 배치된 제2 전극을 더 포함하는, 표시 장치. - 제2항에 있어서,
상기 제2 전극은 상기 제1 전극 보다 넓은 면적을 갖는 상기 제2 반도체층의 하면에 배치되고,
상기 제1 전극은 상기 제1 기판에 인접할수록 폭이 좁아지는, 표시 장치. - 제2항에 있어서,
상기 제1 전극은 상기 공통 전극층과 이격되고,
상기 제2 전극은 상기 공통 전극층 상면에 접하는, 표시 장치. - 제2항에 있어서,
상기 제1 전극의 두께는 상기 제1 반도체층, 상기 발광층 및 상기 제2 반도체층의 두께의 합보다 큰, 표시 장치. - 제2항에 있어서,
상기 복수의 LED 각각은 상기 제1 반도체층의 측면 전체와 하면 일부분, 상기 발광층의 측면 전체, 상기 발광층 외측으로 돌출된 상기 제2 반도체층 하면 일부분을 덮는 절연층을 더 포함하고,
상기 제2 전극은 상기 절연층으로부터 노출된 상기 제2 반도체층 하면 일부분에 배치되고, 상기 제1 전극은 상기 절연막으로부터 노출된 상기 제1 반도체층 하면 일부분에 배치되는, 표시 장치. - 제1항에 있어서,
상기 제1 기판과 상기 제1 전극 사이에서 상기 복수의 홀 내에 배치된 복수의 연결 전극을 더 포함하고,
상기 복수의 연결 전극은 상기 제1 기판을 향해 상기 복수의 홀 외측으로 돌출된, 표시 장치. - 제7항에 있어서,
상기 복수의 홀 내부에서 상기 공통 전극층의 측면과 상기 복수의 LED 사이, 상기 복수의 홀 내부에서 상기 복수의 연결 전극과 상기 공통 전극층의 측면 사이 및 상기 공통 전극층 하면에 배치된 패시베이션층을 더 포함하는, 표시 장치. - 제8항에 있어서,
상기 제1 기판과 상기 복수의 연결 전극 사이에 배치된 복수의 구동 소자;
상기 복수의 구동 소자와 상기 복수의 연결 전극 사이에 배치된 복수의 화소 전극; 및
상기 복수의 연결 전극과 상기 복수의 화소 전극 사이에 배치된 도전성 필름을 더 포함하고,
상기 복수의 LED는 상기 복수의 연결 전극, 상기 도전성 필름 및 상기 복수의 화소 전극을 통해 상기 복수의 구동 소자와 전기적으로 연결되는, 표시 장치. - 제9항에 있어서,
상기 제1 기판과 상기 공통 전극층 사이에 배치된 하나 이상의 패널 공통 전극을 더 포함하고,
상기 패널 공통 전극과 중첩하는 상기 패시베이션층의 일부분이 오픈되고,
상기 패널 공통 전극은 상기 도전성 필름을 통해 상기 패시베이션층으로부터 노출된 상기 공통 전극층과 전기적으로 연결되는, 표시 장치. - 제1항에 있어서,
상기 공통 전극층 상에 배치되고, 상기 복수의 홀 각각의 사이에 배치된 블랙 매트릭스; 및
상기 블랙 매트릭스 및 상기 복수의 LED 상에 배치된 제2 기판을 더 포함하는 표시 장치. - 복수의 서브 화소 각각이 정의된 제1 기판;
상기 복수의 서브 화소 각각에 배치된 복수의 구동 소자;
상기 복수의 구동 소자 상에 배치되고, 상기 복수의 서브 화소에 중첩하는 복수의 홀을 포함하는 공통 전극층;
일부분이 상기 공통 전극층 상에 배치되고, 다른 일부분이 상기 복수의 홀 내부에 배치된 복수의 LED;
상기 복수의 홀 내부에 배치되어 상기 복수의 LED와 상기 복수의 구동 소자를 전기적으로 연결하는 복수의 연결 전극; 및
상기 복수의 LED 및 상기 공통 전극층을 덮는 제2 기판을 포함하는, 표시 장치. - 제12항에 있어서,
상기 복수의 연결 전극은 상기 복수의 홀 외측으로 돌출되어 상기 복수의 구동 소자와 전기적으로 연결되고, 상기 공통 전극층은 상기 복수의 구동 소자와 절연되는, 표시 장치. - 제12항에 있어서,
상기 공통 전극층의 하면 및 상기 복수의 홀 내부에서 상기 공통 전극층의 측면을 덮는 패시베이션층을 더 포함하고,
상기 패시베이션층은 상기 복수의 연결 전극과 상기 공통 전극층 사이에 배치되는, 표시 장치. - 제14항에 있어서,
상기 복수의 LED 각각은,
상기 복수의 홀 내부에 배치된 제1 전극;
상기 제1 전극 상에 배치된 제1 반도체층;
상기 제1 반도체층 상에 배치된 발광층;
상기 발광층 상에 배치되고, 적어도 일부분이 상기 복수의 홀 외측에 배치된 제2 반도체층; 및
상기 제2 반도체층의 하면에 배치되고, 상기 발광층 및 상기 제1 반도체층과 이격된 제2 전극을 포함하고,
상기 제2 전극의 하면은 상기 공통 전극층 상면에 접하고, 상기 제1 전극과 상기 공통 전극층 사이에 상기 패시베이션층이 배치되는, 표시 장치. - 제15항에 있어서,
상기 제1 전극 상면의 면적은 상기 제1 전극 하면의 면적보다 크고,
상기 제1 전극의 두께는 상기 공통 전극층의 두께보다 작고 상기 제2 전극의 두께보다 두꺼운, 표시 장치. - 제15항에 있어서,
상기 복수의 LED 각각은 상기 제1 반도체층 및 상기 발광층의 측면을 덮는 절연층을 더 포함하고,
상기 절연층은 상기 패시베이션층과 접하는, 표시 장치. - 제14항에 있어서,
상기 복수의 연결 전극과 상기 복수의 구동 소자 사이에 배치된 도전성 필름;
상기 도전성 필름과 상기 복수의 구동 소자 사이에 배치되고, 상기 복수의 연결 전극에 중첩하는 복수의 화소 전극; 및
상기 도전성 필름 하면에 접하는 하나 이상의 패널 공통 전극을 더 포함하고,
상기 패시베이션층은 상기 패널 공통 전극에 중첩하는 일부분이 오픈되어, 상기 공통 전극층의 하면 일부분을 노출시키는, 표시 장치. - 제12항에 있어서,
상기 공통 전극층 상면에 배치되고, 상기 복수의 LED 각각의 사이에 배치된 블랙 매트릭스를 더 포함하는, 표시 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200092429A KR20220013193A (ko) | 2020-07-24 | 2020-07-24 | 표시 장치 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200092429A KR20220013193A (ko) | 2020-07-24 | 2020-07-24 | 표시 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20220013193A true KR20220013193A (ko) | 2022-02-04 |
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| KR1020200092429A KR20220013193A (ko) | 2020-07-24 | 2020-07-24 | 표시 장치 |
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| Country | Link |
|---|---|
| KR (1) | KR20220013193A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116111013A (zh) * | 2022-12-22 | 2023-05-12 | 惠科股份有限公司 | 发光单元组件及其制作方法、显示装置 |
-
2020
- 2020-07-24 KR KR1020200092429A patent/KR20220013193A/ko active Search and Examination
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116111013A (zh) * | 2022-12-22 | 2023-05-12 | 惠科股份有限公司 | 发光单元组件及其制作方法、显示装置 |
| CN116111013B (zh) * | 2022-12-22 | 2024-04-05 | 惠科股份有限公司 | 发光单元组件及其制作方法、显示装置 |
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