KR20220009249A - 표시 장치 및 표시 장치의 제조 방법 - Google Patents

표시 장치 및 표시 장치의 제조 방법 Download PDF

Info

Publication number
KR20220009249A
KR20220009249A KR1020200087732A KR20200087732A KR20220009249A KR 20220009249 A KR20220009249 A KR 20220009249A KR 1020200087732 A KR1020200087732 A KR 1020200087732A KR 20200087732 A KR20200087732 A KR 20200087732A KR 20220009249 A KR20220009249 A KR 20220009249A
Authority
KR
South Korea
Prior art keywords
substrate
layer
type semiconductor
leds
electrode
Prior art date
Application number
KR1020200087732A
Other languages
English (en)
Inventor
권규오
장승호
최재용
심재민
이승준
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020200087732A priority Critical patent/KR20220009249A/ko
Priority to US17/377,155 priority patent/US20220020812A1/en
Priority to CN202110799829.2A priority patent/CN113948619A/zh
Publication of KR20220009249A publication Critical patent/KR20220009249A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/12—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Device Packages (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Led Devices (AREA)

Abstract

본 발명은 표시 장치 및 표시 장치의 제조 방법에 관한 것으로서, 본 발명의 일 실시예에 따른 표시 장치는, 복수의 서브 화소가 정의된 기판, 기판 상에서 복수의 서브 화소 각각에 배치된 제1 LED, 제2 LED 및 제3 LED를 포함하는 복수의 LED, 및 제1 LED와 기판 사이에 배치된 하나 이상의 버퍼층을 포함하고, 제1 LED는 하나 이상의 버퍼층 상면에 접하고, 제2 LED 및 제3 LED는 기판 상면에 접한다. 따라서, 버퍼층을 이용해 서로 다른 색상의 광을 발광하는 복수의 LED 각각을 하나의 기판 상에 형성하여 전사 공정을 생략할 수 있다.

Description

표시 장치 및 표시 장치의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치 및 표시 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 마이크로 LED(Micro Light Emitting Diode)를 이용한 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 별도의 광원을 필요로 하는 액정 표시 장치(Liquid Crystal Display, LCD)등이 있다.
표시 장치는 컴퓨터의 모니터 및 TV 뿐만 아니라 개인 휴대 기기까지 그 적용 범위가 다양해지고 있으며, 넓은 표시 면적을 가지면서도 감소된 부피 및 무게를 갖는 표시 장치에 대한 연구가 진행되고 있다.
또한, 최근에는, LED를 포함하는 표시 장치가 차세대 표시 장치로 주목 받고 있다. LED는 유기 물질이 아닌 무기 물질로 이루어지므로, 신뢰성이 우수하여 액정 표시 장치나 유기 발광 표시 장치에 비해 수명이 길다. 또한, LED는 점등 속도가 빠를 뿐만 아니라, 발광 효율이 뛰어나고, 내충격성이 강해 안정성이 뛰어나며, 고휘도의 영상을 표시할 수 있다.
본 발명이 해결하고자 하는 과제는 적색 LED, 녹색 LED 및 청색 LED 모두 비전사 방식으로 표시 장치에 구현할 수 있는 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 표시 장치의 복수의 LED를 비전사 방식으로 형성하여, 복수의 LED의 전사 공정을 간소화한 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 복수의 LED와 복수의 구동부를 동일 기판에 형성하여 공정 시간을 단축한 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 복수의 LED를 성장시킨 웨이퍼를 표시 장치의 기판으로 사용하여 복수의 LED의 전사 공정을 간소화한 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 불량 화소를 용이하게 리페어할 수 있는 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 제너 다이오드를 함께 형성하여 복수의 LED의 신뢰성을 강화시킨 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 복수의 LED와 복수의 구동부 사이의 단차를 최소화한 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 장치는, 복수의 서브 화소가 정의된 기판, 기판 상에서 복수의 서브 화소 각각에 배치된 제1 LED, 제2 LED 및 제3 LED를 포함하는 복수의 LED, 및 제1 LED와 기판 사이에 배치된 하나 이상의 버퍼층을 포함하고, 제1 LED는 하나 이상의 버퍼층 상면에 접하고, 제2 LED 및 제3 LED는 기판 상면에 접한다. 따라서, 버퍼층을 이용해 서로 다른 색상의 광을 발광하는 복수의 LED 각각을 하나의 기판 상에 형성하여 전사 공정을 생략할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 본 발명의 일 실시예에 따른 표시 장치의 제조 방법은, 기판의 일부 영역에 하나 이상의 버퍼층을 형성하고, 하나 이상의 버퍼층 상면에 제1 에피층을 성장시키는 단계, 기판의 다른 일부 영역에서 기판 상면에 제2 에피층을 성장시키는 단계, 기판의 또 다른 일부 영역에서 기판 상면에 제3 에피층을 성장시키는 단계, 제1 에피층, 제2 에피층 및 제3 에피층의 일부분을 식각하고, 식각된 제1 에피층, 제2 에피층 및 제3 에피층 각각의 상부에 n형 전극 및 p형 전극을 형성하여 복수의 LED를 형성하는 단계, 및 기판의 나머지 영역에 복수의 구동부를 형성하는 단계를 포함하고, 제1 에피층 하측 부분과 기판의 격자 상수 차이는 제2 에피층 하측 부분과 기판의 격자 상수 차이보다 크다. 따라서, 격자 상수 차이를 극복하기 위한 버퍼층을 형성하여 복수의 LED를 하나의 기판에 형성할 수 있고, 복수의 LED가 형성된 기판에 직접 복수의 구동부를 형성하여 비전사 방식으로 표시 장치를 제조할 수 있으므로, 전사 방식의 표시 장치와 비교하여 공정 시간 및 제조 비용을 단축할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 복수의 LED를 비전사 방식으로 표시 장치 내에 구현하여, 전사 방식과 비교하여 공정 시간을 단축할 수 있다.
본 발명은 복수의 LED를 비전사 방식으로 표시 장치 내에 구현하여, 복수의 LED의 미합착 불량을 최소화할 수 있다.
본 발명은 서로 다른 색상의 광을 발광하는 복수의 LED가 성장된 기판에 복수의 배선 및 복수의 구동부를 형성하여 비전사 방식의 표시 장치를 구현할 수 있다.
본 발명은 점등 검사 후, 불량 화소를 선택적으로 리페어할 수 있어 표시 장치의 수율이 향상될 수 있다.
본 발명은 별도의 공정을 추가하지 않고 제너 다이오드를 형성하여, 복수의 LED의 신뢰성을 향상시킬 수 있다.
본 발명은 복수의 LED와 복수의 구동부 사이의 단차를 저감하여, 복수의 LED와 복수의 구동부를 연결하는 복수의 배선이 쇼트되는 것을 최소화할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소에 대한 확대 평면도이다.
도 3a는 도 2의 IIIa-IIIa'에 따른 단면도이다.
도 3b는 본 발명의 일 실시예에 따른 표시 장치의 복수의 서브 화소에 대한 단면도이다.
도 4a 내지 도 4i는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 개략적인 공정도들이다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다.
도 7은 도 6의 VII-VII'에 따른 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다.
도 9a 및 도 9b는 도 8의 IX-IX'에 따른 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다.
도 11은 도 10의 XI-XI'에 따른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 도면을 참조하여 본 발명에 대해 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 평면도이다. 도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중 기판(110) 및 화소(PX)만을 도시하였다.
기판(110)은 표시 장치(100)에 포함된 다양한 구성 요소를 지지하기 위한 구성이다. 예를 들어, 기판(110)은 사파이어, 질화 갈륨(GaN), 갈륨 비소(GaAs), 갈륨 인(GaP), 실리콘(Si) 등으로 이루어질 수 있다. 또한, 기판(110)은 고분자 또는 플라스틱을 포함하여 이루어질 수도 있고, 플렉서빌리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수도 있다. 이하에서는 기판(110)은 p형 불순물이 도핑된 실리콘 기판(110)인 것으로 가정하여 설명하기로 하나 이에 제한되지 않는다.
기판(110)은 표시 영역(AA) 및 비표시 영역(NA)을 포함한다. 표시 영역(AA)은 복수의 화소(PX)가 배치되어 영상이 표시되는 영역이다. 표시 영역(AA)의 복수의 화소(PX)에는 표시 소자 및 표시 소자를 구동하기 위한 구동 회로 등이 배치될 수 있다. 구동 회로는 화소(PX)를 구동하기 위한 다양한 트랜지스터, 스토리지 커패시터 및 배선 등을 포함할 수 있다. 예를 들어, 구동 회로는 구동 트랜지스터, 스위칭 트랜지스터, 스토리지 커패시터, 게이트 배선, 데이터 배선 등과 같은 다양한 구성 요소로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
비표시 영역(NA)은 영상이 표시되지 않는 영역으로, 표시 영역(AA)에 배치된 복수의 화소(PX)를 구동하기 위한 다양한 배선, 구동 IC 등이 배치되는 영역이다. 예를 들어, 비표시 영역(NA)에는 게이트 드라이버 IC, 데이터 드라이버 IC와 같은 다양한 IC 및 각종 신호를 표시 영역(AA)으로 전달하는 링크 배선 등이 배치될 수 있다.
기판(110)의 표시 영역(AA)에는 복수의 화소(PX)가 정의된다. 복수의 화소(PX)는 빛을 발광하는 개별 단위로, 복수의 화소(PX) 각각은 복수의 서브 화소를 포함할 수 있고, 복수의 서브 화소의 조합으로 하나의 화소(PX)에서 다양한 색상의 광을 발광할 수 있다. 예를 들어, 복수의 화소(PX) 각각은 적색 서브 화소, 녹색 서브 화소 및 청색 서브 화소 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
이하에서는 복수의 화소(PX)에 대한 구체적인 설명을 위해 도 2 내지 도 3b을 함께 참조한다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소에 대한 확대 평면도이다. 도 3a는 도 2의 IIIa-IIIa'에 따른 단면도이다. 도 3b는 본 발명의 일 실시예에 따른 표시 장치의 복수의 서브 화소에 대한 단면도이다. 도 3a는 본 발명의 일 실시예에 따른 표시 장치(100)의 제1 서브 화소(SP1)에 대한 단면도이다. 도 3b는 본 발명의 일 실시예에 따른 표시 장치(100)의 제1 서브 화소(SP1)의 제1 LED(150), 제2 서브 화소(SP2)의 제2 LED(160) 및 제3 서브 화소(SP3)의 제3 LED(170)에 대한 단면도이다. 도 2 내지 도 3b를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 복수의 LED(LED), 복수의 구동부(DP), 복수의 배선, 버퍼층(BUF), 게이트 절연층(111), 및 복수의 패시베이션층(112, 113, 114)을 포함한다.
도 2를 참조하면, 복수의 서브 화소(SP)는 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함한다. 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)는 서로 다른 색상의 광을 표시할 수 있다. 예를 들어, 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)는 적색 광을 발광하는 적색 서브 화소, 녹색 광을 발광하는 녹색 서브 화소 및 청색 광을 발광하는 청색 서브 화소 중 하나일 수 있다. 이하에서는 제1 서브 화소(SP1)가 적색 서브 화소이고, 제2 서브 화소(SP2)가 녹색 서브 화소이며, 제3 서브 화소(SP3)가 청색 서브 화소인 것으로 가정하여 설명하기로 하나, 이에 제한되지 않는다.
기판(110) 상에 복수의 LED(LED)가 배치된다. 복수의 LED(LED) 각각은 복수의 서브 화소(SP)에 배치된다. 복수의 LED(LED)는 전압이 인가될 시, 빛을 발광하는 소자이다. 복수의 LED(LED)는 적색 광, 녹색 광, 청색 광 등을 발광하는 LED를 포함할 수 있고, 이들의 조합으로 백색을 포함하는 다양한 색상의 광을 구현할 수 있다. 그리고 복수의 LED(LED)는 높은 명암비와 고해상도의 영상을 구현할 수 있도록 크기가 매우 작은 초소형 LED인 마이크로 LED일 수 있다.
복수의 LED(LED)는 제1 LED(150), 제2 LED(160) 및 제3 LED(170)를 포함한다.
제1 LED(150)는 제1 서브 화소(SP1)에 배치되고, 제2 LED(160)는 제2 서브 화소(SP2)에 배치되고, 제3 LED(170)는 제3 서브 화소(SP3)에 배치된다. 한편, 복수의 LED(LED) 각각이 서로 다른 색상의 광을 발광하는 경우, 일부의 LED(LED)는 적색 광을 발광하는 적색 LED일 수 있고, 다른 일부는 녹색 광을 발광하는 녹색 LED일 수 있으며, 나머지는 청색 광을 발광하는 청색 LED일 수 있다. 그리고 복수의 LED(LED) 각각이 서로 다른 색상의 광을 발광하므로, 광변환층 등의 부재가 생략될 수 있다. 예를 들어, 적색 서브 화소인 제1 서브 화소(SP1)에 배치된 제1 LED(150)는 적색 LED이고, 녹색 서브 화소인 제2 서브 화소(SP2)에 배치된 제2 LED(160)는 녹색 LED이며, 청색 서브 화소인 제3 서브 화소(SP3)에 배치된 제3 LED(170)는 청색 LED일 수 있다.
도 3a 및 도 3b를 참조하면, 제1 LED(150)는 제1 n형 반도체층(151), 제1 발광층(152), 제1 p형 반도체층(153), 제1 n형 전극(154) 및 제1 p형 전극(155)을 포함한다.
기판(110) 상에 제1 n형 반도체층(151)이 배치되고, 제1 n형 반도체층(151) 상에 제1 p형 반도체층(153)이 배치된다. 제1 n형 반도체층(151) 및 제1 p형 반도체층(153)은 특정 물질에 n형 및 p형의 불순물을 도핑하여 형성된 층일 수 있다. 예를 들어, 제1 n형 반도체층(151)은 인듐 알루미늄 인화물(InAlP)에 n형의 불순물을 도핑하여 형성될 수 있고, 제1 p형 반도체층(153)은 갈륨 비소(GaAs)에 p형의 불순물을 도핑하여 형성될 수 있다. 예를 들어, p형의 불순물은 마그네슘(Mg), 아연(Zn), 베릴륨(Be) 등일 수 있고, n형의 불순물은 실리콘(Si), 게르마늄(Ge), 주석(Sn) 등일 수 있으나, 이에 제한되지 않는다.
제1 n형 반도체층(151) 및 제1 p형 반도체층(153) 사이에 제1 발광층(152)이 배치된다. 제1 발광층(152)은 제1 n형 반도체층(151) 및 제1 p형 반도체층(153)으로부터 정공 및 전자를 공급받아 빛을 발광할 수 있다. 예를 들어, 제1 발광층(152)은 제1 n형 반도체층(151) 및 제1 p형 반도체층(153)으로부터 정공 및 전자를 공급받아 적색의 빛을 발광할 수 있다. 제1 발광층(152)은 단층 또는 다중 양자 우물(Multi-Quantum Well, MQW) 구조로 이루어질 수 있고, 예를 들어, 인듐 갈륨 질화물(InGaN) 또는 질화갈륨(GaN) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제1 n형 반도체층(151)의 일부분은 제1 발광층(152) 및 제1 p형 반도체층(153)의 외측으로 돌출된다. 제1 발광층(152) 및 제1 p형 반도체층(153)은 제1 n형 반도체층(151)의 상면을 노출시키도록 제1 n형 반도체층(151)보다 작은 크기를 가질 수 있다. 제1 n형 반도체층(151)은 제1 n형 전극(154)과 전기적으로 연결되기 위해 제1 발광층(152) 및 제1 p형 반도체층(153)으로부터 노출될 수 있다.
제1 n형 반도체층(151) 상에 제1 n형 전극(154)이 배치되고, 제1 p형 반도체층(153) 상에 제1 p형 전극(155)이 배치된다. 제1 n형 전극(154)은 제1 n형 반도체층(151)의 상면에 접하여 제1 n형 반도체층(151)에 전기적으로 연결되고, 제1 p형 전극(155)은 제1 p형 반도체층(153)의 상면에 접하여 제1 p형 반도체층(153)에 전기적으로 연결될 수 있다.
제1 LED(150)와 기판(110) 사이에 버퍼층(BUF)이 배치된다. 버퍼층(BUF)은 제1 LED(150)와 기판(110)의 격자 상수 차이를 저감하기 위한 층으로, 적어도 하나 이상의 층으로 이루어질 수 있다. 예를 들어, 버퍼층(BUF)은 기판(110) 상의 제1 버퍼층(BUF1) 및 제1 버퍼층(BUF1) 상의 제2 버퍼층(BUF2)을 포함한다.
격자 상수란 결정 구조를 나타내는 상수로, 복수의 LED(LED) 형성 시 기판(110)과 유사한 격자 상수를 갖는 반도체 결정을 성장시켜 복수의 LED(LED)를 형성할 수 있다. 다만, 기판(110)과 격자 상수가 유사하지 않은 반도체 결정은 성장이 어려울 수 있고, 반도체 결정을 성장시키더라도 복수의 LED(LED)에 결함이 발생할 수 있고, LED의 내부 양자 효율이 감소할 수 있다. 이에, 격자 상수 차이를 좁혀주도록 기판(110) 상에 버퍼층(BUF)을 먼저 형성하고, 버퍼층(BUF) 상에 제1 LED(150)를 형성할 수 있다. 버퍼층(BUF)은 기판(110)을 이루는 물질과 복수의 제1 LED(150)를 형성하기 위한 제1 에피층(150m)의 물질에 따라 다양한 물질로 이루어질 수 있다. 예를 들어, 기판(110)이 실리콘 기판(110)인 경우, 제1 버퍼층(BUF1)은 게르마늄(Ge)으로 이루어지고, 제2 버퍼층(BUF2)은 n형 불순물이 도핑된 갈륨 비소(n-GaAs)로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제2 LED(160)는 제2 n형 반도체층(161), 제2 발광층(162), 제2 p형 반도체층(163), 제2 n형 전극(164) 및 제2 p형 전극(165)을 포함한다.
제2 n형 반도체층(161) 및 제2 p형 반도체층(163)은 질화 갈륨(GaN)과 같은 물질에 n형 및 p형의 불순물을 도핑하여 형성된 층일 수 있다. 예를 들어, p형의 불순물은 마그네슘(Mg), 아연(Zn), 베릴륨(Be) 등일 수 있고, n형의 불순물은 실리콘(Si), 게르마늄(Ge), 주석(Sn) 등일 수 있으나, 이에 제한되지 않는다.
제2 n형 반도체층(161) 및 제2 p형 반도체층(163) 사이에 제2 발광층(162)이 배치된다. 제2 발광층(162)은 제2 n형 반도체층(161) 및 제2 p형 반도체층(163)으로부터 정공 및 전자를 공급받아 빛을 발광할 수 있다. 예를 들어, 제2 발광층(162)은 제2 n형 반도체층(161) 및 제2 p형 반도체층(163)으로부터 정공 및 전자를 공급받아 녹색의 빛을 발광할 수 있다. 제2 발광층(162)은 단층 또는 다중 양자 우물(Multi-Quantum Well, MQW) 구조로 이루어질 수 있고, 예를 들어, 인듐 갈륨 질화물(InGaN) 또는 질화갈륨(GaN) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제2 n형 반도체층(161)의 일부분은 제2 발광층(162) 및 제2 p형 반도체층(163)의 외측으로 돌출된다. 제2 발광층(162) 및 제2 p형 반도체층(163)은 제2 n형 반도체층(161)의 상면을 노출시키도록 제2 n형 반도체층(161)보다 작은 크기를 가질 수 있다. 제2 n형 반도체층(161)은 제2 n형 전극(164)과 전기적으로 연결되기 위해 제2 발광층(162) 및 제2 p형 반도체층(163)으로부터 노출될 수 있다.
제2 n형 반도체층(161) 및 제2 p형 반도체층(163) 각각의 상부에 제2 n형 전극(164) 및 제2 p형 전극(165)이 배치된다. 제2 n형 전극(164)은 제2 n형 반도체층(161)의 상면에 접하여 제2 n형 반도체층(161)과 전기적으로 연결되고, 제2 p형 전극(165)은 제2 p형 반도체층(163)의 상면에 접하여 제2 p형 반도체층(163)과 전기적으로 연결될 수 있다.
제3 LED(170)는 제3 n형 반도체층(171), 제3 발광층(172), 제3 p형 반도체층(173), 제3 n형 전극(174) 및 제3 p형 전극(175)을 포함한다.
제3 n형 반도체층(171) 및 제3 p형 반도체층(173)은 질화 갈륨(GaN)과 같은 물질에 n형 및 p형의 불순물을 도핑하여 형성된 층일 수 있다. 예를 들어, p형의 불순물은 마그네슘(Mg), 아연(Zn), 베릴륨(Be) 등일 수 있고, n형의 불순물은 실리콘(Si), 게르마늄(Ge), 주석(Sn) 등일 수 있으나, 이에 제한되지 않는다.
제3 n형 반도체층(171) 및 제3 p형 반도체층(173) 사이에 제3 발광층(172)이 배치된다. 제3 발광층(172)은 제3 n형 반도체층(171) 및 제3 p형 반도체층(173)으로부터 정공 및 전자를 공급받아 빛을 발광할 수 있다. 예를 들어, 제3 발광층(172)은 제3 n형 반도체층(171) 및 제3 p형 반도체층(173)으로부터 정공 및 전자를 공급받아 청색의 빛을 발광할 수 있다. 제3 발광층(172)은 단층 또는 다중 양자 우물(Multi-Quantum Well, MQW) 구조로 이루어질 수 있고, 예를 들어, 인듐 갈륨 질화물(InGaN) 또는 질화갈륨(GaN) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제3 n형 반도체층(171)의 일부분은 제3 발광층(172) 및 제3 p형 반도체층(173)의 외측으로 돌출된다. 제3 발광층(172) 및 제3 p형 반도체층(173)은 제3 n형 반도체층(171)의 상면을 노출시키도록 제3 n형 반도체층(171)보다 작은 크기를 가질 수 있다. 제3 n형 반도체층(171)은 제3 n형 전극(174)과 전기적으로 연결되기 위해 제3 발광층(172) 및 제3 p형 반도체층(173)으로부터 노출될 수 있다.
제3 n형 반도체층(171) 및 제3 p형 반도체층(173) 각각의 상부에 제3 n형 전극(174) 및 제3 p형 전극(175)이 배치된다. 제3 n형 전극(174)은 제3 n형 반도체층(171)의 상면에 접하여 제3 n형 반도체층(171)과 전기적으로 연결되고, 제3 p형 전극(175)은 제3 p형 반도체층(173)의 상면에 접하여 제3 p형 반도체층(173)과 전기적으로 연결될 수 있다.
기판(110) 상에 복수의 구동부(DP)가 배치된다. 복수의 구동부(DP) 각각은 복수의 서브 화소(SP)에 배치되고, 복수의 트랜지스터(120, 130) 및 스토리지 커패시터(140)를 포함한다. 복수의 구동부(DP)는 복수의 LED(LED)를 구동하기 위한 구동 회로로, 복수의 LED(LED)와 전기적으로 연결될 수 있다.
복수의 트랜지스터(120, 130)는 표시 장치(100)의 구동 소자로 사용될 수 있다. 복수의 트랜지스터는 예를 들어, 박막 트랜지스터(Thin Film Transistor, TFT), N형 금속 산화막 반도체(N-channel Metal Oxide Semiconductor, NMOS), P형 금속 산화막 반도체(P-channel Metal Oxide Semiconductor, PMOS), 상보성 금속 산화막 반도체(Complementary Metal Oxide Semiconductor, CMOS) 등의 전계 효과 트랜지스터(Field Effect Transistor, FET) 등일 수 있으나, 이에 제한되지 않는다. 이하에서는 복수의 트랜지스터(120, 130)가 전계 효과 트랜지스터인 것으로 가정하여 설명하기로 하나, 이에 제한되지 않는다.
복수의 트랜지스터(120, 130)는 제1 트랜지스터(120) 및 제2 트랜지스터(130)를 포함한다. 제1 트랜지스터(120) 및 제2 트랜지스터(130) 각각은 게이트 전극(121, 131), 소스 영역(122, 132) 및 드레인 영역(123, 133)을 포함한다. 제1 트랜지스터(120) 및 제2 트랜지스터(130)는 P 타입 트랜지스터 또는 N 타입 트랜지스터일 수 있다. P 타입 트랜지스터는 소스 영역에서 드레인 영역으로 정공(hole)이 흐르므로, 소스 영역에서 드레인 영역으로 전류가 흐를 수 있다. N 타입 트랜지스터는 소스 영역에서 드레인 영역으로 전자(electron)가 흐르므로, 드레인 영역에서 소스 영역으로 전류가 흐를 수 있다. 이하에서는 제1 트랜지스터(120) 및 제2 트랜지스터(130)가 N 타입 트랜지스터인 것으로 가정하나, 제1 트랜지스터(120) 및 제2 트랜지스터(130)의 타입은 기판(110)의 극성에 따라 달라질 수 있으며, 이에 제한되는 것은 아니다.
제1 트랜지스터(120)는 제1 게이트 전극(121), 제1 소스 영역(122) 및 제1 드레인 영역(123)을 포함한다.
기판(110)에 서로 이격된 제1 소스 영역(122) 및 제1 드레인 영역(123)이 형성된다. 제1 소스 영역(122) 및 제1 드레인 영역(123)은 n형 또는 p형의 불순물을 기판(110)에 도핑하여 형성될 수 있다. 기판(110)이 p형 기판(110)인 경우, 제1 소스 영역(122) 및 제1 드레인 영역(123)은 비소(arsenic), 인(phosphorus) 등의 n형 불순물을 도핑하여 형성될 수 있고, 기판(110)이 n형 기판(110)인 경우, 제1 소스 영역(122) 및 제1 드레인 영역(123)은 기판(110)에 붕소(boron) 등의 p형 불순물을 도핑하여 형성될 수 있다. 이하에서는 기판(110)이 p형 기판(110)이고, 제1 소스 영역(122) 및 제1 드레인 영역(123)에 n형 불순물이 도핑된 것으로 가정하여 설명하기로 하나, 이에 제한되지 않는다.
제1 소스 영역(122) 및 제1 드레인 영역(123) 사이에 게이트 절연층(111)이 배치된다. 게이트 절연층(111)은 제1 소스 영역(122) 및 제1 드레인 영역(123)과 제1 게이트 전극(121)을 절연시키기 위한 층으로, 절연 물질로 이루어질 수 있다. 예를 들어, 게이트 절연층(111)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 절연층(111) 상에 제1 게이트 전극(121)이 배치된다. 제1 게이트 전극(121)은 게이트 배선(GL)과 전기적으로 연결될 수 있다. 게이트 배선(GL)으로부터 제1 게이트 전극(121)에 게이트 전압이 인가되는 경우, 제1 트랜지스터(120)는 턴 온(turn on)될 수 있다. 제1 게이트 전극(121)은 예를 들어, 다결정 실리콘(poly silicon) 또는 몰리브덴(Mo) 등의 도전성 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
복수의 LED(LED) 및 제1 트랜지스터(120) 상에 제1 패시베이션층(112)이 배치된다. 제1 패시베이션층(112)은 제1 패시베이션층(112) 하부의 구성을 보호하기 위한 층으로, 절연 물질로 이루어질 수 있다. 제1 패시베이션층(112)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 패시베이션층(112) 상에 제1 게이트 연결 전극(121E), 제1 소스 연결 전극(122E) 및 제1 드레인 연결 전극(123E)이 배치된다. 제1 게이트 연결 전극(121E), 제1 소스 연결 전극(122E) 및 제1 드레인 연결 전극(123E) 각각은 제1 게이트 전극(121), 제1 소스 영역(122) 및 제1 드레인 영역(123)과 전기적으로 연결될 수 있다.
제1 게이트 연결 전극(121E)은 제1 게이트 전극(121)과 게이트 배선(GL)을 전기적으로 연결한다. 제1 게이트 연결 전극(121E)은 게이트 배선(GL)과 일체로 이루어져 제1 게이트 전극(121)에 접할 수 있다. 제1 패시베이션층(112)에 제1 게이트 전극(121)의 상면을 노출시키는 컨택홀이 형성될 수 있고, 제1 게이트 연결 전극(121E)은 컨택홀을 통해 제1 게이트 전극(121)의 상면과 접할 수 있다. 따라서, 게이트 배선(GL)과 제1 게이트 전극(121)은 제1 게이트 연결 전극(121E)을 통해 전기적으로 연결될 수 있다.
제1 소스 연결 전극(122E)은 제1 소스 영역(122)과 제2 트랜지스터(130)를 전기적으로 연결한다. 제1 패시베이션층(112)에 제1 소스 영역(122)을 노출시키는 컨택홀이 형성될 수 있고, 제1 소스 연결 전극(122E)은 컨택홀을 통해 제1 소스 영역(122)과 접할 수 있다. 그리고 제1 소스 영역(122)과 접하는 제1 소스 연결 전극(122E)은 제2 트랜지스터(130)를 향해 연장되어 제2 트랜지스터(130)와 전기적으로 연결될 수 있다. 따라서, 제1 트랜지스터(120)의 제1 소스 영역(122)과 제2 트랜지스터(130)는 제1 소스 연결 전극(122E)에 의해 전기적으로 연결될 수 있다.
제1 드레인 연결 전극(123E)은 제1 드레인 영역(123)과 데이터 배선(DL)을 전기적으로 연결한다. 제1 패시베이션층(112)에 제1 드레인 영역(123)을 노출시키는 컨택홀이 형성될 수 있고, 제1 드레인 연결 전극(123E)은 컨택홀을 통해 제1 드레인 영역(123)과 접할 수 있다. 그리고 제1 드레인 영역(123)과 접하는 제1 드레인 연결 전극(123E)은 데이터 배선(DL) 측으로 연장되어 데이터 배선(DL)과 전기적으로 연결될 수 있다. 따라서, 제1 드레인 영역(123)과 데이터 배선(DL)은 제1 드레인 연결 전극(123E)을 통해 전기적으로 연결될 수 있다.
제2 트랜지스터(130)는 제2 게이트 전극(131), 제2 소스 영역(132) 및 제2 드레인 영역(133)을 포함한다.
기판(110)에 서로 이격된 제2 소스 영역(132) 및 제2 드레인 영역(133)이 형성된다. 제2 소스 영역(132) 및 제2 드레인 영역(133)은 n형 또는 p형의 불순물을 기판(110)에 도핑하여 형성될 수 있다. 상술한 바와 같이 기판(110)이 p형 기판(110)이고, 제2 소스 영역(132) 및 제2 드레인 영역(133)에 n형 불순물이 도핑된 것으로 가정하여 설명하기로 하나, 이에 제한되지 않는다.
제2 소스 영역(132) 및 제2 드레인 영역(133) 사이에 게이트 절연층(111)이 배치되고, 게이트 절연층(111) 상에 제2 게이트 전극(131)이 배치된다. 제2 게이트 전극(131)은 예를 들어, 다결정 실리콘(poly silicon) 또는 몰리브덴(Mo) 등의 도전성 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제2 게이트 전극(131)은 제1 트랜지스터(120)의 제1 소스 영역(122)과 전기적으로 연결된다. 제2 게이트 전극(131)은 제1 소스 연결 전극(122E)을 통해 제1 소스 영역(122)과 전기적으로 연결될 수 있다. 제1 트랜지스터(120)는 제1 소스 연결 전극(122E)을 통해 제2 트랜지스터(130)에 전압을 전달할 수 있고, 제2 트랜지스터(130)가 턴 온 또는 턴 오프(turn off)되도록 제어할 수 있다.
제2 트랜지스터(130) 상에 제1 패시베이션층(112)이 배치되고, 제1 패시베이션층(112) 상에 제2 게이트 연결 전극(131E), 제2 소스 연결 전극(132E) 및 제2 드레인 연결 전극(133E)이 배치된다. 그리고 제2 게이트 연결 전극(131E), 제2 소스 연결 전극(132E) 및 제2 드레인 연결 전극(133E) 각각은 제2 게이트 전극(131), 제2 소스 영역(132) 및 제2 드레인 영역(133)과 전기적으로 연결될 수 있다.
제2 게이트 연결 전극(131E)은 제2 게이트 전극(131)과 제1 트랜지스터(120)의 제1 소스 영역(122)을 전기적으로 연결한다. 제1 패시베이션층(112)에 제2 게이트 전극(131)을 노출시키는 컨택홀이 형성될 수 있고, 제2 게이트 연결 전극(131E)은 컨택홀을 통해 제2 게이트 전극(131)과 접할 수 있다. 이때, 제2 게이트 연결 전극(131E)은 제1 소스 연결 전극(122E)과 일체로 이루어질 수 있다. 이에, 제2 게이트 전극(131)은 제2 게이트 연결 전극(131E) 및 제1 소스 연결 전극(122E)을 통해 제1 트랜지스터(120)의 제1 소스 영역(122)과 전기적으로 연결될 수 있다.
제2 소스 연결 전극(132E)은 제2 소스 영역(132)과 공통 배선(CL)을 전기적으로 연결한다. 제1 패시베이션층(112)에 제2 소스 영역(132)을 노출시키는 컨택홀이 형성될 수 있고, 제2 소스 연결 전극(132E)은 컨택홀을 통해 제2 소스 영역(132)과 접할 수 있다. 그리고 제2 소스 영역(132)과 접하는 제2 소스 연결 전극(132E)은 공통 배선(CL)을 향해 연장되어 공통 배선(CL)과 전기적으로 연결될 수 있다. 따라서, 제2 트랜지스터(130)의 제2 소스 영역(132)과 공통 배선(CL)은 제2 소스 연결 전극(132E)에 의해 전기적으로 연결될 수 있다.
제2 드레인 연결 전극(133E)은 복수의 LED(LED) 각각과 제2 드레인 영역(133)을 전기적으로 연결한다. 복수의 서브 화소(SP) 각각에 배치된 제2 드레인 연결 전극(133E)은 제1 LED(150)의 제1 n형 전극(154), 제2 LED(160)의 제2 n형 전극(164), 및 제3 LED(170)의 제3 n형 전극(174) 각각과 제2 트랜지스터(130)의 제2 드레인 영역(133)을 전기적으로 연결할 수 있다. 제1 패시베이션층(112)에 제2 드레인 영역(133)을 노출시키는 컨택홀이 형성될 수 있고, 제2 드레인 연결 전극(133E)은 컨택홀을 통해 제2 드레인 영역(133)과 접할 수 있다. 그리고 제2 드레인 영역(133)과 접하는 제2 드레인 연결 전극(133E)은 복수의 LED(LED) 각각을 향해 연장되어, 복수의 LED 각각의 n형 전극(154, 164, 176)과 전기적으로 연결될 수 있다. 따라서, 제2 트랜지스터(130)의 제2 드레인 영역(133)과 복수의 LED(LED)는 제2 드레인 연결 전극(133E)을 통해 전기적으로 연결될 수 있다.
제1 패시베이션층(112) 상에 게이트 배선(GL) 및 전원 배선(PL)이 배치된다. 게이트 배선(GL)은 게이트 전압을 복수의 서브 화소(SP) 각각의 구동부(DP)로 전달한다. 구체적으로, 게이트 배선(GL)은 게이트 전압을 복수의 서브 화소(SP) 각각의 제1 트랜지스터(120)의 제1 게이트 전극(121)으로 전달할 수 있다. 게이트 배선(GL)은 표시 영역(AA)에서 비표시 영역(NA)까지 배치될 수 있고, 비표시 영역(NA)에 배치된 게이트 드라이버 IC로부터 게이트 전압을 공급받아 게이트 전압을 복수의 구동부(DP) 각각의 제1 반도체 소자의 제1 게이트 전극(121)으로 전달할 수 있다.
전원 배선(PL)은 전원 전압을 복수의 서브 화소(SP) 각각의 복수의 LED(LED)로 전달한다. 전원 배선(PL)은 전원 전압을 복수의 LED(LED) 각각의 p형 전극(155, 165, 175)으로 전달할 수 있다. 전원 배선(PL)은 제1 LED(150)의 제1 p형 전극(155), 제2 LED(160)의 제2 p형 전극(165) 및 제3 LED(170)의 제3 p형 전극(175)과 전기적으로 연결되어 복수의 LED(LED)로 전원 전압을 전달할 수 있다. 이때, 전원 배선(PL)은 복수의 LED(LED) 각각의 p형 전극(155, 165, 175)을 향해 연장되어 복수의 LED(LED)와 전기적으로 연결될 수 있다. 예를 들어, 제1 서브 화소(SP1)에 인접한 전원 배선(PL)은 제1 LED(150)의 제1 p형 전극(155)을 향해 연장될 수 있고, 제1 패시베이션층(112)에 형성된 컨택홀을 통해 제1 p형 전극(155)과 전기적으로 연결될 수 있다. 전원 배선(PL)은 표시 영역(AA)에서 비표시 영역(NA)까지 배치될 수 있고, 비표시 영역(NA)에 배치된 구동 IC로부터 전원 전압을 공급받아 전원 전압을 복수의 서브 화소(SP)의 복수의 LED(LED)로 전달할 수 있다.
게이트 배선(GL), 전원 배선(PL), 제1 게이트 연결 전극(121E), 제1 소스 연결 전극(122E), 제1 드레인 연결 전극(123E), 제2 게이트 연결 전극(131E), 제2 소스 연결 전극(132E) 및 제2 드레인 연결 전극(133E) 상에 제2 패시베이션층(113)이 배치된다. 제2 패시베이션층(113)은 제2 패시베이션층(113) 하부의 구성을 보호하고 절연시키기 위한 층으로, 절연 물질로 이루어질 수 있다. 예를 들어, 제2 패시베이션층(113)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제2 패시베이션층(113) 상에 데이터 배선(DL)이 배치된다. 데이터 배선(DL)은 데이터 전압을 복수의 서브 화소(SP) 각각의 구동부(DP)로 전달한다. 구체적으로, 데이터 배선(DL)은 데이터 전압을 복수의 서브 화소(SP) 각각의 제1 트랜지스터(120)의 제1 드레인 영역(123)으로 전달할 수 있다. 데이터 배선(DL)은 표시 영역(AA)에서 비표시 영역(NA)까지 배치될 수 있고, 비표시 영역(NA)에 배치된 데이터 드라이버 IC로부터 데이터 전압을 공급받아 데이터 전압을 복수의 구동부(DP) 각각의 제1 트랜지스터(120)로 전달할 수 있다.
제2 패시베이션층(113) 상에 공통 배선(CL)이 배치된다. 공통 배선(CL)은 공통 전압을 복수의 서브 화소(SP) 각각의 구동부(DP)로 전달한다. 구체적으로, 공통 배선(CL)은 공통 전압을 복수의 서브 화소(SP) 각각의 제2 트랜지스터(130)의 제2 소스 영역(132)으로 전달할 수 있다. 공통 배선(CL)은 표시 영역(AA)에서 비표시 영역(NA)까지 배치될 수 있고, 비표시 영역(NA)에 배치된 구동 IC로부터 공통 전압을 복수의 구동부(DP) 각각의 제2 트랜지스터(130)로 전달할 수 있다.
복수의 서브 화소(SP) 각각에 스토리지 커패시터(140)가 배치된다. 스토리지 커패시터(140)는 제2 트랜지스터(130)의 제2 게이트 전극(131)과 제2 소스 영역(132) 사이의 전위차를 유지시킬 수 있다. 스토리지 커패시터(140)는 데이터 전압을 저장하여 제2 게이트 전극(131)과 제2 소스 영역(132) 사이의 전위차를 유지시킬 수 있고, 게이트 배선(GL)에 다음 게이트 전압이 인가될 때까지 복수의 LED(LED)가 동일 상태를 유지하도록 할 수 있다. 스토리지 커패시터(140)는 제1 커패시터 전극(141), 제2 커패시터 전극(143) 및 유전층(142)을 포함한다.
제1 커패시터 전극(141)은 제1 패시베이션층(112) 상에 배치된다. 제1 커패시터 전극(141)은 제1 소스 영역(122)과 제2 게이트 전극(131)에 전기적으로 연결될 수 있다. 구체적으로, 제1 커패시터 전극(141)은 제1 소스 영역(122)과 제2 게이트 전극(131)을 전기적으로 연결하는 제1 소스 연결 전극(122E)으로부터 연장되어 배치될 수 있다. 제1 커패시터 전극(141)은 제1 소스 연결 전극(122E)과 일체로 이루어져 제2 게이트 전극(131)에 전기적으로 연결될 수 있다.
제2 커패시터 전극(143)은 제2 패시베이션층(113) 상에서 제1 커패시터 전극(141)에 중첩하도록 배치된다. 제2 커패시터 전극(143)은 공통 배선(CL) 및 제2 트랜지스터(130)의 제2 소스 영역(132)과 전기적으로 연결될 수 있다. 구체적으로, 제2 커패시터 전극(143)은 공통 배선(CL)으로부터 연장될 수 있고, 제2 커패시터 전극(143)과 공통 배선(CL)은 일체로 이루어질 수 있다. 그리고 제2 커패시터 전극(143)은 제2 트랜지스터(130)의 제2 소스 영역(132) 및 제2 소스 연결 전극(132E)과 전기적으로 연결된 공통 배선(CL)을 통해 제2 소스 영역(132)과 전기적으로 연결될 수 있다.
그러므로, 스토리지 커패시터(140)의 제1 커패시터 전극(141)은 제2 게이트 전극(131)과 전기적으로 연결되고, 제2 커패시터 전극(143)은 제2 소스 영역(132)과 전기적으로 연결되어, 제2 트랜지스터(130)의 제2 게이트 전극(131)과 제2 소스 영역(132) 사이의 전위차를 유지시킬 수 있다.
제1 커패시터 전극(141)과 제2 커패시터 전극(143) 사이에 유전층(142)이 배치된다. 제2 패시베이션층(113)에 제1 커패시터 전극(141)을 노출시키는 컨택홀이 형성되고, 컨택홀을 채우도록 유전층(142)이 배치될 수 있다. 유전층(142)은 제1 커패시터 전극(141)과 제2 커패시터 전극(143)을 절연시키는 동시에 스토리지 커패시터(140)의 용량을 향상시킬 수 있다. 유전층(142)의 유전율은 스토리지 커패시터(140)의 용량과 비례할 수 있고, 유전층(142)을 유전 상수가 큰 고유전율의 물질로 구성하여, 스토리지 커패시터(140)의 용량을 향상시킬 수 있다. 다만, 유전층(142)은 생략될 수도 있고, 제2 패시베이션층(113)이 제1 커패시터 전극(141)과 제2 커패시터 전극(143)을 절연시키며 스토리지 커패시터(140)를 이루도록 하는 유전층으로 기능할 수 있다.
데이터 배선(DL), 공통 배선(CL) 및 제2 커패시터 전극(143) 상에 제3 패시베이션층(114)이 배치된다. 제3 패시베이션층(114)은 제3 패시베이션층(114) 하부의 구성을 보호하고 절연시키기 위한 층으로, 절연 물질로 이루어질 수 있다. 예를 들어, 제3 패시베이션층(114)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
종래에는 복수의 LED와 복수의 구동부를 서로 다른 기판에 형성한 후, 복수의 LED를 복수의 구동부가 형성된 기판으로 전사하는 방식으로 표시 장치를 제조하였다. 다만, 복수의 LED 각각을 개별적으로 전사하는 경우, 공정 시간이 오래 걸리고 수율이 낮아 제조 비용이 상승하게 된다.
또한, 기판의 종류에 따라 복수의 LED 각각의 성장 효율이 상이한 문제점이 있었다. 구체적으로, 청색 LED와 녹색 LED는 동일한 기판에서 성장이 용이하나, 적색 LED를 청색 LED 및/또는 녹색 LED와 동일한 기판에서 성장시키는 경우, 성장 효율이 상이하여 하나의 기판에 적색, 녹색 및 청색 LED를 함께 성장시키기 어려울 수 있다. 그러므로, 복수의 LED가 성장된 기판에 복수의 구동부를 형성하더라도, 해당 기판에 성장되기 어려운 일부의 LED는 전사 방식으로만 표시 장치에 배치 가능하므로, 수율이나 제조 비용 측면에서 불리하였다.
반면, 본 발명의 일 실시예에 따른 표시 장치(100)는 버퍼층(BUF)을 이용해 하나의 기판(110)에 복수의 제1 LED(150), 복수의 제2 LED(160), 복수의 제3 LED(170) 모두를 성장시키고, 복수의 LED(LED)가 성장된 기판(110)에 복수의 구동부(DP)를 함께 형성하여 비전사 방식의 표시 장치(100)를 구현할 수 있다. 즉, 서로 다른 색상의 광을 발광하는 복수의 LED(LED)를 하나의 기판(110)에 성장시키고, 복수의 구동부(DP) 또한 복수의 LED(LED)가 성장된 기판(110)에 바로 형성하여 복수의 LED(LED) 전사 공정을 간소화할 수 있고, 복수의 LED(LED)와 복수의 구동부(DP) 간의 정렬 오차를 저감할 수 있다.
이하에서는 도 4a 내지 도 4i를 참조하여 본 발명의 일 실시예에 따른 표시 장치(100) 및 표시 장치(100)의 제조 방법을 상세히 설명하기로 한다.
도 4a 내지 도 4i는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 개략적인 공정도들이다. 구체적으로, 도 4a 내지 도 4e는 복수의 LED(LED)의 형성 과정을 설명하기 위한 개략적인 단면도들이다. 도 4f 내지 도 4i는 복수의 구동부(DP)의 형성 과정을 설명하기 위한 개략적인 단면도들이다. 설명의 편의를 위해 도 4a 내지 도 4e에서는 도 3b와 같이 제1 LED(150), 제2 LED(160) 및 제3 LED(170)만 도시하였고, 도 4f 내지 도 4i에서는 도 3a와 같이 제1 서브 화소(SP1)의 제1 LED(150) 및 구동부(DP)만 도시하였으나, 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)에도 제1 서브 화소(SP1)와 동일하게 복수의 구동부(DP)가 형성될 수 있다.
도 4a를 참조하면, 기판(110) 상에 복수의 제1 LED(150)가 형성될 영역을 노출시키는 제1 절연층(SL1)을 형성한다. 복수의 제1 LED(150)가 형성될 영역을 제외한 나머지 영역에만 제1 절연층(SL1)을 형성할 수 있다. 예를 들어, 제1 절연층(SL1)은 복수의 구동부(DP), 복수의 배선, 복수의 제2 LED(160) 및 복수의 제3 LED(170)가 형성될 영역에 중첩하는 기판(110)의 상면 일부분을 덮을 수 있다.
그리고 제1 절연층(SL1)으로부터 노출된 기판(110)의 일부 영역에 제1 버퍼층(BUF1) 및 제2 버퍼층(BUF2)을 포함하는 버퍼층(BUF)을 형성한다. 버퍼층(BUF)은 상술한 바와 같이 복수의 제1 LED(150)와 기판(110) 사이의 격자불일치를 저감하기 위한 층으로, 버퍼층(BUF) 없이 기판(110) 상면에 바로 복수의 제1 LED(150)를 형성하는 경우, 기판(110)과 복수의 제1 LED(150)의 격자 상수 차이로 인해, 복수의 제1 LED(150)를 성장시키기 어려울 수 있다. 이에, 복수의 제1 LED(150)가 형성될 영역에 버퍼층(BUF)을 먼저 형성할 수 있다.
도 4b를 참조하면, 버퍼층(BUF) 상에 제1 에피층(150m)을 형성한다. 제1 에피층(150m)은 복수의 제1 LED(150)를 형성하기 위한 것으로, 복수의 제1 LED(150)의 제1 n형 반도체층(151), 제1 발광층(152) 및 제1 p형 반도체층(153) 각각을 이루는 물질이 순차적으로 적층된 구조일 수 있다. 예를 들어, 제1 에피층(150m)은 제1 n형 반도체 물질층(151m), 제1 발광 물질층(152m) 및 제1 p형 반도체 물질층(153m)으로 이루어질 수 있다.
먼저 버퍼층(BUF) 상에 반도체 결정을 성장시켜 제1 n형 반도체 물질층(151m)을 형성할 수 있다. 이 경우, 제1 n형 반도체 물질층(151m)과 기판(110)의 격자 상수 차이는 버퍼층(BUF)과 제1 n형 반도체 물질층(151m)의 격자 상수 차이보다 클 수 있다. 그리고 버퍼층(BUF)과 제1 n형 반도체 물질층(151m)의 격자 상수 차이는 유사할 수 있다. 이에, 격자 상수를 고려하여 기판(110) 상에 제1 n형 반도체 물질층(151m)을 바로 성장시키지 않고, 버퍼층(BUF) 상에 제1 n형 반도체 물질층(151m)을 성장시켜 양질의 제1 에피층(150m)을 형성할 수 있다.
이어서, 제1 n형 반도체 물질층(151m) 상에 반도체 결정을 성장시켜 제1 발광 물질층(152m) 및 제1 p형 반도체 물질층(153m)을 형성할 수 있다. 제1 n형 반도체 물질층(151m) 상에 성장된 제1 발광 물질층(152m)은 제1 n형 반도체 물질층(151m)의 결정성을 이어받아 성장될 수 있고, 제1 발광 물질층(152m) 상에 성장된 제1 p형 반도체 물질층(153m)은 제1 발광 물질층(152m)의 결정성을 이어받아 성장될 수 있다.
제1 에피층(150m)의 제1 n형 반도체 물질층(151m), 제1 발광 물질층(152m) 및 제1 p형 반도체 물질층(153m)은 예를 들어, 유기 금속 화학 증착법 (Metal Organic Chemical Vapor Depositon, MOCVD) 또는 스퍼터링 등의 방식으로 기판(110) 상에 성장될 수 있으나, 제1 에피층(150m)의 성장 방식은 이에 제한되지 않는다.
이때, 제1 절연층(SL1)이 형성된 영역은 제1 절연층(SL1)에 의해 제1 에피층(150m)이 성장할 수 없고, 버퍼층(BUF)이 형성된 영역에서만 제1 에피층(150m)이 성장할 수 있다. 제1 절연층(SL1) 상에서 반도체 결정이 성장할 수 없으므로, 제1 절연층(SL1) 상에는 제1 에피층(150m)이 형성될 수 없다. 이에, 기판(110) 상에 제1 절연층(SL1)이 형성되는 영역을 조절하여, 제1 에피층(150m)을 복수의 제1 LED(150)와 대응되도록 성장시킬 수 있다.
도 4c를 참조하면, 제1 절연층(SL1)을 제거한 후, 기판(110) 상에 복수의 제2 LED(160)가 형성될 영역을 노출시키는 제2 절연층(SL2)을 형성한다. 복수의 제2 LED(160)가 형성될 영역을 제외한 나머지 영역에만 제2 절연층(SL2)을 형성할 수 있다. 예를 들어, 제2 절연층(SL2)은 복수의 구동부(DP), 복수의 배선, 복수의 제1 LED(150) 및 복수의 제3 LED(170)가 형성될 영역에 중첩하는 기판(110)의 상면 일부분 및 제1 에피층(150m)을 덮을 수 있다.
이어서, 제2 절연층(SL2)으로부터 노출된 기판(110) 상에 제2 에피층(160m)을 형성한다. 제2 에피층(160m)은 복수의 제2 LED(160)를 형성하기 위한 것으로, 복수의 제2 LED(160)의 제2 n형 반도체층(161), 제2 발광층(162) 및 제2 p형 반도체층(163) 각각을 이루는 물질이 순차적으로 적층된 구조일 수 있다. 예를 들어, 제2 에피층(160m)은 제2 n형 반도체 물질층(161m), 제2 발광 물질층(162m) 및 제2 p형 반도체 물질층(163m)으로 이루어질 수 있다.
이때, 기판(110) 상에 가장 먼저 성장되는 제2 n형 반도체 물질층(161m)의 경우, 제1 에피층(150m)과 달리 실리콘으로 이루어진 기판(110)과 격자 상수가 유사하므로, 별도의 버퍼층 없이 기판(110) 상에 바로 성장될 수 있다. 예를 들어, 제2 n형 반도체 물질층(161m)과 기판(110)의 격자 상수 차이는 제1 n형 반도체 물질층(151m)과 기판(110)의 격자 상수 차이보다 작을 수 있다. 다만, 제2 에피층(160m)의 결함을 최소화하기 위해 별도의 버퍼층이 더 형성된 상태에서 제2 에피층(160m)을 성장시킬 수도 있으며, 이에 제한되지 않는다.
도 4d를 참조하면, 제2 절연층(SL2)을 제거한 후, 기판(110) 상에 복수의 제3 LED(170)가 형성될 영역을 노출시키는 제3 절연층(SL3)을 형성한다. 복수의 제3 LED(170)가 형성될 영역을 제외한 나머지 영역에만 제3 절연층(SL3)을 형성할 수 있다. 예를 들어, 제3 절연층(SL3)은 복수의 구동부(DP), 복수의 배선, 복수의 제1 LED(150) 및 복수의 제2 LED(160)가 형성될 영역에 중첩하는 기판(110)의 상면 일부분, 제1 에피층(150m) 및 제2 에피층(160m)을 덮을 수 있다.
이어서, 제3 절연층(SL3)으로부터 노출된 기판(110) 상에 제3 에피층(170m)을 형성한다. 제3 에피층(170m)은 복수의 제3 LED(170)를 형성하기 위한 것으로, 복수의 제3 LED(170)의 제3 n형 반도체층(171), 제3 발광층(172) 및 제3 p형 반도체층(173) 각각을 이루는 물질이 순차적으로 적층된 구조일 수 있다. 예를 들어, 제3 에피층(170m)은 제3 n형 반도체 물질층(171m), 제3 발광 물질층(172m) 및 제3 p형 반도체 물질층(173m)으로 이루어질 수 있다.
이때, 기판(110) 상에 가장 먼저 성장되는 제3 n형 반도체 물질층(171m)의 경우, 제1 에피층(150m)과 달리 실리콘으로 이루어진 기판(110)과 격자 상수가 유사하므로, 별도의 버퍼층 없이 기판(110) 상에 바로 성장될 수 있다. 예를 들어, 제3 n형 반도체 물질층(171m)과 기판(110)의 격자 상수 차이는 제1 n형 반도체 물질층(151m)과 기판(110)의 격자 상수 차이보다 작을 수 있다. 다만, 제3 에피층(170m)의 결함을 최소화하기 위해 별도의 버퍼층이 더 형성된 상태에서 제3 에피층(170m)을 성장시킬 수도 있으며, 이에 제한되지 않는다.
도 4e를 참조하면, 제1 에피층(150m), 제2 에피층(160m) 및 제3 에피층(170m) 각각의 일부분을 식각한다. 제1 에피층(150m)의 일부분을 식각하여 제1 LED(150)의 제1 n형 반도체층(151), 제1 발광층(152) 및 제1 p형 반도체층(153)을 형성하고, 제2 에피층(160m)의 일부분을 식각하여 제2 LED(160)의 제2 n형 반도체층(161), 제2 발광층(162) 및 제2 p형 반도체층(163)을 형성하고, 제3 에피층(170m)의 일부분을 식각하여 제3 LED(170)의 제3 n형 반도체층(171), 제3 발광층(172) 및 제3 p형 반도체층(173)을 형성할 수 있다.
먼저, 제1 에피층(150m) 최상단의 제1 p형 반도체 물질층(153m)을 식각할 수 있다. 예를 들어, 제1 p형 반도체층(153)에 중첩하는 영역에서만 제1 p형 반도체 물질층(153m)을 남기고, 이외의 영역에서 제1 p형 반도체 물질층(153m)을 식각할 수 있다. 따라서, 제1 p형 반도체 물질층(153m)으로 이루어진 제1 p형 반도체층(153)을 형성할 수 있다.
이어서, 제1 p형 반도체층(153)으로부터 노출된 제1 발광 물질층(152m)을 식각할 수 있다. 제1 p형 반도체층(153)에 중첩하는 제1 발광 물질층(152m)을 남기고, 이외의 영역에서 제1 발광 물질층(152m)을 식각할 수 있다. 따라서, 제1 발광 물질층(152m)으로 이루어진 제1 발광층(152)을 형성할 수 있다.
그리고 제1 n형 반도체 물질층(151m)은 선택적으로 식각할 수 있다. 만약, 제1 에피층(150m)을 제1 LED(150)보다 큰 크기로 형성한 경우, 제1 n형 반도체 물질층(151m)을 식각하여 제1 LED(150)의 제1 n형 반도체층(151)을 형성할 수 있다. 만약, 제1 에피층(150m)을 제1 LED(150)와 동일한 크기로 형성한 경우, 제1 n형 반도체 물질층(151m)을 식각하지 않을 수 있다.
따라서, 제1 에피층(150m)을 일부 식각하여 제1 p형 반도체층(153) 및 제1 발광층(152)과 제1 p형 반도체층(153) 및 제1 발광층(152)으로부터 일부분이 노출된 제1 n형 반도체층(151)을 형성할 수 있다.
제2 에피층(160m) 및 제3 에피층(170m) 또한 제1 에피층(150m)과 동일하게 일부분을 식각할 수 있다. 제2 에피층(160m)의 제2 p형 반도체 물질층(163m) 및 제2 발광 물질층(162m)을 식각하여 제2 p형 반도체층(163) 및 제2 발광층(162)을 형성할 수 있고, 설계에 따라 제2 n형 반도체 물질층(161m)을 선택적으로 식각하여 제2 n형 반도체층(161)을 형성할 수 있다. 따라서, 제2 에피층(160m)을 일부 식각하여 제2 p형 반도체층(163) 및 제2 발광층(162)과 제2 p형 반도체층(163) 및 제2 발광층(162)으로부터 일부분이 노출된 제2 n형 반도체층(161)을 형성할 수 있다.
제3 에피층(170m)의 제3 p형 반도체 물질층(173m) 및 제3 발광 물질층(172m)을 식각하여 제3 p형 반도체층(173) 및 제3 발광층(172)을 형성할 수 있고, 설계에 따라 제3 n형 반도체 물질층(171m)을 선택적으로 식각하여 제3 n형 반도체층(171)을 형성할 수 있다. 따라서, 제3 에피층(170m)을 일부 식각하여 제3 p형 반도체층(173) 및 제3 발광층(172)과 제3 p형 반도체층(173) 및 제3 발광층(172)으로부터 일부분이 노출된 제3 n형 반도체층(171)을 형성할 수 있다.
도 4f를 참조하면, 기판(110) 상에 게이트 절연층(111) 및 게이트 전극(121, 131)을 형성한다.
먼저 기판(110) 전면에 제1 LED(150)의 제1 n형 반도체층(151), 제1 발광층(152), 제1 p형 반도체층(153), 제2 LED(160)의 제2 n형 반도체층(161), 제2 발광층(162), 제2 p형 반도체층(163), 제3 LED(170)의 제3 n형 반도체층(171), 제3 발광층(172), 제3 p형 반도체층(173)을 덮는 게이트 절연층(111)을 이루는 물질 및 게이트 전극(121, 131)을 이루는 물질을 순차적으로 형성할 수 있다. 그리고 게이트 전극 물질층 및 게이트 절연 물질층을 식각하여 제1 게이트 전극(121), 제2 게이트 전극(131) 및 게이트 절연층(111)을 형성할 수 있다.
그리고 복수의 트랜지스터(120, 130) 각각의 소스 영역(122, 132) 및 드레인 영역(123, 133)을 형성한다. 구체적으로, 제1 트랜지스터(120)의 제1 소스 영역(122) 및 제1 드레인 영역(123)과 제2 트랜지스터(130)의 제2 소스 영역(132) 및 제2 드레인 영역(133)을 형성할 수 있다.
구체적으로, 제1 소스 영역(122), 제1 드레인 영역(123), 제2 소스 영역(132) 및 제2 드레인 영역(133)에 중첩하는 영역을 제외하고 포토 레지스트를 형성할 수 있다. 그리고 포토 레지스트로부터 노출된 기판(110)의 일부 영역에 기판(110)의 극성과 반대 극성인 불순물, 예를 들어, n형 또는 p형의 불순물 중 어느 하나를 도핑할 수 있다. 그리고 n형 또는 p형의 불순물 도핑 후 전기적 활성화를 위해 어닐링 공정을 수행할 수 있다. 따라서, 포토 레지스트를 이용해 기판(110)의 일부 영역에만 n형 또는 p형의 불순물을 도핑하여 제1 소스 영역(122), 제1 드레인 영역(123), 제2 소스 영역(132) 및 제2 드레인 영역(133)을 형성할 수 있다.
이에, 제1 게이트 전극(121), 제1 소스 영역(122) 및 제1 드레인 영역(123)으로 이루어진 제1 트랜지스터(120) 및 제2 게이트 전극(131), 제2 소스 영역(132) 및 제2 드레인 영역(133)으로 이루어진 제2 트랜지스터(130)의 형성을 완료할 수 있다.
다만, 제1 소스 영역(122), 제1 드레인 영역(123), 제2 소스 영역(132) 및 제2 드레인 영역(133)을 먼저 형성한 후, 제1 게이트 전극(121), 제2 게이트 전극(131) 및 게이트 절연층(111)을 형성할 수도 있으며, 공정 순서는 이에 제한되지 않는다.
그리고 복수의 LED(LED) 각각의 n형 전극(154, 164, 174) 및 p형 전극(155, 165, 175)을 형성한다. 구체적으로, 복수의 제1 LED(150)의 제1 n형 반도체층(151) 상면에 제1 n형 전극(154)을 형성하고, 제1 p형 반도체층(153) 상면에 제1 p형 전극(155)을 형성할 수 있다. 복수의 제2 LED(160)의 제2 n형 반도체층(161) 상면에 제2 n형 전극(164)을 형성하고, 제2 p형 반도체층(163) 상면에 제2 p형 전극(165)을 형성할 수 있다. 복수의 제3 LED(170)의 제3 n형 반도체층(171) 상면에 제3 n형 전극(174)을 형성하고, 제3 p형 반도체층(173) 상면에 제3 p형 전극(175)을 형성할 수 있다. 이때, 복수의 LED(LED) 각각의 n형 전극(154, 164, 174) 및 p형 전극(155, 165, 175)은 제1 트랜지스터(120) 및 제2 트랜지스터(130)의 형성 전후 또는 동시에 형성될 수도 있으며, 이에 제한되지 않는다.
다음으로 도 4g를 참조하면, 복수의 LED(LED), 제1 트랜지스터(120) 및 제2 트랜지스터(130)를 덮는 제1 패시베이션층(112)을 형성한다.
구체적으로, 제1 패시베이션층(112)을 이루는 물질을 제1 LED(150), 제2 LED(160), 제3 LED(170), 제1 트랜지스터(120) 및 제2 트랜지스터(130) 상에 형성할 수 있다. 그리고 제1 패시베이션층(112)을 이루는 물질에 제1 LED(150)의 제1 n형 전극(154) 및 제1 p형 전극(155)을 노출시키는 컨택홀, 제2 LED(160)의 제2 n형 전극(164) 및 제2 p형 전극(165)을 노출시키는 컨택홀, 제3 LED(170)의 제3 n형 전극(174) 및 제3 p형 전극(175)을 노출시키는 컨택홀, 제1 트랜지스터(120)의 제1 게이트 전극(121), 제1 소스 영역(122) 및 제1 드레인 영역(123)을 노출시키는 컨택홀, 제2 트랜지스터(130)의 제2 게이트 전극(131), 제2 소스 영역(132) 및 제2 드레인 영역(133)을 노출시키는 컨택홀을 형성할 수 있다. 따라서, 제1 패시베이션층(112)을 이루는 물질에 복수의 LED(LED)의 일부분, 제1 트랜지스터(120)의 일부분 및 제2 트랜지스터(130)의 일부분을 노출시키는 컨택홀을 형성하여 제1 패시베이션층(112)을 형성할 수 있다.
이어서, 제1 패시베이션층(112) 상에 제1 게이트 연결 전극(121E), 제1 소스 연결 전극(122E), 제1 드레인 연결 전극(123E), 제2 게이트 연결 전극(131E), 제2 소스 연결 전극(132E), 제2 드레인 연결 전극(133E), 제1 커패시터 전극(141), 복수의 게이트 배선(GL) 및 복수의 전원 배선(PL)을 형성한다.
구체적으로, 제1 패시베이션층(112) 상에 도전성 물질층을 형성할 수 있다. 그리고 도전성 물질층을 식각하여 제1 게이트 연결 전극(121E), 제1 소스 연결 전극(122E), 제1 드레인 연결 전극(123E), 제2 게이트 연결 전극(131E), 제2 소스 연결 전극(132E), 제2 드레인 연결 전극(133E), 제1 커패시터 전극(141), 복수의 게이트 배선(GL) 및 복수의 전원 배선(PL)을 형성할 수 있다.
이때, 동일한 도전성 물질층으로부터 형성된 게이트 배선(GL)과 제1 게이트 연결 전극(121E)의 경우, 일체로 이루어져 게이트 배선(GL)과 제1 게이트 전극(121)이 전기적으로 연결될 수 있다. 동일한 도전성 물질로 이루어진 제2 게이트 연결 전극(131E), 제1 소스 연결 전극(122E) 및 제1 커패시터 전극(141) 또한 일체로 이루어져 제2 게이트 전극(131), 제1 소스 영역(122) 및 제1 커패시터 전극(141)이 전기적으로 연결될 수 있다.
그리고 전원 배선(PL)은 일부분이 복수의 LED(LED) 각각의 p형 전극(155, 165, 175)을 노출시키는 컨택홀을 채우도록 형성되어, 복수의 LED(LED)와 전기적으로 연결될 수 있다. 제2 드레인 연결 전극(133E)은 복수의 LED(LED) 각각의 n형 전극(154, 164, 174)을 노출시키는 컨택홀을 채우도록 형성되어 복수의 LED(LED)와 전기적으로 연결될 수 있다.
도 4h를 참조하면, 복수의 LED(LED), 제1 게이트 연결 전극(121E), 제1 소스 연결 전극(122E), 제1 드레인 연결 전극(123E), 제2 게이트 연결 전극(131E), 제2 소스 연결 전극(132E), 제2 드레인 연결 전극(133E), 제1 커패시터 전극(141), 복수의 게이트 배선(GL) 및 복수의 전원 배선(PL) 상에 제2 패시베이션층(113) 및 유전층(142)을 형성한다.
구체적으로, 제2 패시베이션층(113)을 이루는 물질을 복수의 LED(LED), 제1 게이트 연결 전극(121E), 제1 소스 연결 전극(122E), 제1 드레인 연결 전극(123E), 제2 게이트 연결 전극(131E), 제2 소스 연결 전극(132E), 제2 드레인 연결 전극(133E), 제1 커패시터 전극(141), 복수의 게이트 배선(GL) 및 복수의 전원 배선(PL) 상에 형성할 수 있다. 그리고 제2 패시베이션층(113)을 이루는 물질에 제1 드레인 연결 전극(123E), 제2 소스 연결 전극(132E) 및 제1 커패시터 전극(141)을 노출시키는 컨택홀을 형성할 수 있다. 따라서, 제2 패시베이션층(113)을 이루는 물질에 제1 커패시터 전극(141), 제1 트랜지스터(120) 및 제2 트랜지스터(130)의 일부분을 노출시키는 컨택홀을 형성하여 제2 패시베이션층(113)을 형성할 수 있다.
이어서, 제2 패시베이션층(113)의 컨택홀 중 제1 커패시터 전극(141)을 노출시키는 컨택홀에 유전층(142)을 형성할 수 있다. 유전층(142)은 제1 커패시터 전극(141)을 덮도록 형성될 수 있다.
마지막으로 도 4i를 참조하면, 제2 패시베이션층(113) 및 유전층(142) 상에 제2 커패시터 전극(143), 데이터 배선(DL) 및 공통 배선(CL)과 제3 패시베이션층(114)을 형성한다.
구체적으로, 제2 패시베이션층(113) 및 유전층(142) 상에 도전성 물질층을 형성할 수 있다. 그리고 도전성 물질층을 식각하여 데이터 배선(DL), 공통 배선(CL) 및 제2 커패시터 전극(143)을 형성할 수 있다.
이때, 데이터 배선(DL)은 제2 패시베이션층(113)에 형성된 컨택홀을 통해 제1 드레인 연결 전극(123E)과 접할 수 있고, 데이터 배선(DL)은 제1 트랜지스터(120)의 제1 드레인 영역(123)과 전기적으로 연결될 수 있다. 공통 배선(CL)은 제2 패시베이션층(113)에 형성된 컨택홀을 통해 제2 소스 연결 전극(132E)과 접할 수 있고, 공통 배선(CL)은 제2 트랜지스터(130)의 제2 소스 영역(132)과 전기적으로 연결될 수 있다. 그리고 동일한 도전성 물질층으로부터 형성된 제2 커패시터 전극(143)과 공통 배선(CL)은 일체로 이루어져, 제2 커패시터 전극(143)과 공통 배선(CL)은 전기적으로 연결될 수 있다.
마지막으로, 데이터 배선(DL), 공통 배선(CL) 및 제2 커패시터 전극(143) 상에서 기판(110) 전면에 제3 패시베이션층(114)을 형성할 수 있다.
본 발명의 일 실시예에 따른 표시 장치(100) 및 표시 장치(100)의 제조 방법에서는 버퍼층(BUF)을 이용해 복수의 제1 LED(150), 복수의 제2 LED(160) 및 복수의 제3 LED(170)를 하나의 기판(110) 상에 성장시키고, 해당 기판(110)에 직접 복수의 구동부(DP) 및 복수의 배선을 형성하므로, 복수의 LED(LED)를 비전사 방식으로 표시 장치(100)에 형성할 수 있다. 먼저 제2 LED(160) 및 제3 LED(170)는 실리콘으로 이루어진 기판(110)에서 성장 효율이 높으므로 기판(110) 상에 바로 제2 에피층(160m) 및 제3 에피층(170m)을 성장시켜 제2 LED(160) 및 제3 LED(170)를 형성할 수 있다. 그리고 제1 LED(150)의 경우, 실리콘 기판(110)에서 성장 효율이 낮으므로 기판(110) 상에 격자 상수를 맞추기 위한 제1 버퍼층(BUF1) 및 제2 버퍼층(BUF2)을 포함하는 버퍼층(BUF)을 형성한 후, 버퍼층(BUF) 상에 제1 에피층(150m)을 성장시켜 제1 LED(150)를 형성할 수 있다. 따라서, 하나의 기판(110)에 복수의 LED(LED)를 성장시킬 수 있다. 그리고 복수의 LED(LED)가 형성된 기판(110)에 제1 트랜지스터(120), 제2 트랜지스터(130) 및 스토리지 커패시터(140)를 포함하는 복수의 구동부(DP)와 게이트 배선(GL), 데이터 배선(DL), 공통 배선(CL), 전원 배선(PL) 등을 포함하는 복수의 배선을 직접 형성할 수 있다. 이에, 복수의 LED(LED)를 복수의 구동부(DP) 및 복수의 배선이 형성된 기판(110)으로 전사하는 공정이 생략될 수 있고, 복수의 LED(LED)와 복수의 구동부(DP) 및 복수의 배선 간의 정렬이 용이할 수 있다. 따라서, 비전사 방식으로 표시 장치(100)를 형성할 수 있어, 공정 시간을 단축하고 정렬 오차에 따른 불량을 최소화하며 수율을 향상시킬 수 있다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다. 도 5의 표시 장치(500)는 도 1 내지 도 3의 표시 장치(100)와 비교하여 기판(510), 버퍼층(BUF) 및 복수의 트랜지스터(520, 530)가 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 5를 참조하면, 기판(510)은 사파이어로 이루어질 수 있다. 그리고 기판(510)이 사파이어로 이루어짐에 따라, 복수의 제1 LED(150)를 형성하기 위한 버퍼층(BUF) 및 복수의 트랜지스터(520, 530)가 상이하게 구성될 수 있다.
구체적으로, 버퍼층(BUF)은 기판(510)과 복수의 제1 LED(150)를 형성하기 위한 제1 에피층(150m)의 격자 상수 차를 저감하기 위한 층이다. 버퍼층(BUF)은 기판(510)의 종류와 복수의 LED(LED)를 형성하기 위한 에피층 물질에 따라 다양한 물질로 이루어질 수 있다. 예를 들어, 기판(510)이 사파이어 기판(510)인 경우, 버퍼층(BUF)은 그래핀으로 이루어진 제1 버퍼층(BUF1) 및 n형 갈륨 비소(n-GaAs)로 이루어진 제2 버퍼층(BUF2)이 적층된 구조일 수 있으나, 이에 제한되는 것은 아니다.
한편, 기판(510)이 사파이어 기판(510)인 경우, 복수의 구동부(DP)의 트랜지스터(520, 530)는 전계 효과 트랜지스터 대신 박막 트랜지스터로 이루어질 수 있다.
제1 트랜지스터(520)는 제1 게이트 전극(521), 제1 액티브층(524), 제1 소스 전극(522) 및 제1 드레인 전극(523)을 포함한다.
먼저, 기판(510) 상에 제1 액티브층(524)이 배치된다. 제1 액티브층(524)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제1 액티브층(524) 상에 게이트 절연층(111)이 배치되고, 게이트 절연층(111) 상에 제1 게이트 전극(521)이 배치된다. 제1 게이트 전극(521)은 제1 액티브층(524)에 중첩하도록 배치되며, 게이트 배선(GL)과 전기적으로 연결될 수 있다. 제1 게이트 전극(521)은 예를 들어, 다결정 실리콘(poly silicon) 또는 몰리브덴(Mo) 등의 도전성 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제1 액티브층(524) 및 제1 게이트 전극(521) 상에 제1 패시베이션층(112)이 배치되고, 제1 패시베이션층(112) 상에 서로 이격된 제1 소스 전극(522) 및 제1 드레인 전극(523)이 배치된다. 제1 소스 전극(522)은 제1 패시베이션층(112)에 형성된 컨택홀을 통해 제1 액티브층(524)에 전기적으로 연결될 수 있다. 제1 소스 전극(522)은 제1 커패시터 전극(141)과 일체로 이루어져 스토리지 커패시터(140)와 전기적으로 연결될 수 있다. 그리고 제1 소스 전극(522)은 제2 게이트 전극(531)을 향해 연장될 수 있고, 제1 패시베이션층(112)에 형성된 컨택홀을 통해 제2 게이트 전극(531)과 전기적으로 연결될 수 있다.
제1 드레인 전극(523)은 제1 패시베이션층(112)에 형성된 컨택홀을 통해 제1 액티브층(524)에 전기적으로 연결될 수 있다. 그리고 제1 드레인 전극(523)은 제2 패시베이션층(113)에 형성된 컨택홀을 통해 데이터 배선(DL)과 전기적으로 연결될 수 있다. 제1 소스 전극(522) 및 제1 드레인 전극(523)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제2 트랜지스터(530)는 제2 게이트 전극(531), 제2 액티브층(534), 제2 소스 전극(532) 및 제2 드레인 전극(533)을 포함한다.
기판(510) 상에 제2 액티브층(534)이 배치된다. 제2 액티브층(534)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제2 액티브층(534) 상에 상에 게이트 절연층(111)이 배치되고, 게이트 절연층(111) 상에 제2 게이트 전극(531)이 배치된다. 제2 게이트 전극(531)은 제2 액티브층(534)에 중첩하도록 배치되며, 제1 소스 전극(522)과 전기적으로 연결될 수 있다. 제1 게이트 전극(521)은 예를 들어, 다결정 실리콘(poly silicon) 또는 몰리브덴(Mo) 등의 도전성 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제2 액티브층(534) 및 제2 게이트 전극(531) 상에 제1 패시베이션층(112)이 배치되고, 제1 패시베이션층(112) 상에 서로 이격된 제2 소스 전극(532) 및 제2 드레인 전극(533)이 배치된다. 제2 소스 전극(532)은 제1 패시베이션층(112)에 형성된 컨택홀을 통해 제2 액티브층(534)에 전기적으로 연결될 수 있다. 제2 소스 전극(532)은 제2 커패시터 전극(143)과 일체로 이루어진 공통 배선(CL)에 전기적으로 연결될 수 있다. 제2 드레인 전극(533)은 제1 패시베이션층(112)에 형성된 컨택홀을 통해 제2 액티브층(534)에 전기적으로 연결될 수 있다. 제2 드레인 전극(533)은 복수의 LED(LED)를 향해 연장되어, 복수의 LED(LED) 각각의 n형 전극(154, 164, 174)과 전기적으로 연결될 수 있다. 제2 소스 전극(532) 및 제2 드레인 전극(533)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
한편, 도 5에서는 복수의 트랜지스터(520, 530)가 게이트 전극(521, 531)이 액티브층(524, 534) 상부에 형성된 구조인 것으로 도시하였으나, 트랜지스터(520, 530)의 구조는 이에 제한되지 않는다.
본 발명의 다른 실시예에 따른 표시 장치(500)에서는 기판(510)의 종류에 따라 버퍼층(BUF) 및 복수의 트랜지스터(520, 530)를 다양하게 설계할 수 있다. 예를 들어, 기판이 실리콘 기판인 경우, 복수의 트랜지스터로 기판에 불순물을 도핑하여 형성된 전계 효과 트랜지스터를 사용할 수 있고, 버퍼층을 게르마늄 및 n형 갈륨 비소로 구성하여 제1 LED를 형성할 수 있다. 반면, 본 발명의 다른 실시예에 따른 표시 장치(500)와 같이 기판(510)이 사파이어 기판(510)인 경우, 복수의 트랜지스터(520, 530)로 액티브층(524, 534), 게이트 전극(521, 531), 소스 전극(522, 532), 드레인 전극(523, 533)을 포함하는 박막 트랜지스터를 사용할 수 있고, 버퍼층(BUF)을 그래핀과 n형 갈륨 비소로 구성하여 제1 LED(150)를 형성할 수 있다. 따라서, 본 발명의 다른 실시예에 따른 표시 장치(500)에서는 기판(510)의 종류에 제한되지 않고, 기판(510) 상에 복수의 LED(LED)와 복수의 구동부(DP)를 함께 형성할 수 있어 설계 자유도가 향상될 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다. 도 7은 도 6의 VII-VII'에 따른 단면도이다. 도 7은 제1 서브 화소(SP1)가 불량인 경우, 제1 보조 서브 화소(SPA1)에 제1 보조 LED(650)를 전사한 예시적인 경우를 도시한 단면도이다. 도 6 및 도 7의 표시 장치(600)는 도 1 내지 도 3의 표시 장치(100)와 비교하여 복수의 보조 서브 화소(SPA) 및 복수의 보조 LED를 더 포함하는 점을 제외하면, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 6 및 도 7을 참조하면, 기판(110) 상에 복수의 서브 화소(SP) 및 복수의 보조 서브 화소(SPA)가 정의된다. 복수의 보조 서브 화소(SPA)는 불량 서브 화소(SP) 발생 시 이를 보상하기 위한 서브 화소로, 제1 보조 서브 화소(SPA1), 제2 보조 서브 화소(SPA2) 및 제3 보조 서브 화소(SPA3)를 포함한다. 제1 보조 서브 화소(SPA1)는 불량이 발생한 제1 서브 화소(SP1)를 대신하여 적색 광을 표시할 수 있고, 제2 보조 서브 화소(SPA2)는 불량이 발생한 제2 서브 화소(SP2)를 대신하여 녹색 광을 표시할 수 있으며, 제3 보조 서브 화소(SPA3)는 불량이 발생한 제3 서브 화소(SP3)를 대신하여 청색 광을 표시할 수 있다.
복수의 보조 서브 화소(SPA) 중 적어도 어느 하나에 보조 LED가 배치된다. 보조 LED는 복수의 LED(LED) 불량 시 이를 대체하기 위한 LED로, 제1 보조 LED(650), 제2 보조 LED 및 제3 보조 LED를 포함한다. 보조 LED는 복수의 LED(LED) 중 어느 하나가 불량인 경우 복수의 보조 서브 화소(SPA)에 전사될 수 있다. 예를 들어, 제1 서브 화소(SP1)의 제1 LED(150)가 불량인 경우, 제1 보조 서브 화소(SPA1)에 제1 보조 LED(650)가 배치되어, 제1 LED(150) 대신 적색 광을 표시할 수 있다. 제2 서브 화소(SP2)의 제2 LED(160)가 불량인 경우, 제2 보조 서브 화소(SPA2)에 제2 보조 LED가 배치되어, 제2 LED(160) 대신 녹색 광을 표시할 수 있다. 제3 서브 화소(SP3)의 제3 LED(170)가 불량인 경우, 제3 보조 서브 화소(SPA3)에 제3 보조 LED가 배치되어, 제3 LED(170) 대신 청색 광을 표시할 수 있다.
그리고 복수의 보조 LED는 복수의 보조 서브 화소(SPA) 전체에 배치되지 않고, 불량 서브 화소(SP)를 고려하여 선택적으로 배치될 수 있다. 예를 들어, 복수의 서브 화소(SP) 중 제1 서브 화소(SP1)만 불량인 경우, 복수의 보조 서브 화소(SPA) 중 제1 보조 서브 화소(SPA1)에만 제1 보조 LED(650)가 배치될 수 있다. 복수의 서브 화소(SP) 모두가 정상인 경우, 복수의 보조 서브 화소(SPA)에는 보조 LED가 배치되지 않을 수 있다. 복수의 서브 화소(SP) 중 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)가 불량인 경우, 제1 보조 서브 화소(SPA1) 및 제2 보조 서브 화소(SPA2) 각각에만 제1 보조 LED(650) 및 제2 보조 LED가 배치될 수 있다.
복수의 보조 서브 화소(SPA)에도 복수의 서브 화소(SP)와 동일하게 제1 트랜지스터(120), 제2 트랜지스터(130) 및 스토리지 커패시터(140)를 포함하는 복수의 구동부(DP)가 배치된다. 복수의 구동부(DP)는 복수의 서브 화소(SP)에 배치된 복수의 구동부(DP)와 실질적으로 동일하다. 복수의 서브 화소(SP)에 불량이 발생하지 않은 경우, 복수의 보조 서브 화소(SPA)에 배치된 복수의 구동부(DP)는 보조 LED와 전기적으로 연결되지 않는다. 반면 복수의 서브 화소(SP) 중 어느 하나가 불량인 경우, 복수의 보조 서브 화소(SPA)에 배치된 복수의 구동부(DP)는 복수의 보조 LED와 전기적으로 연결될 수 있다.
복수의 보조 서브 화소(SPA)에 보조 패드 전극(PE)이 배치된다. 보조 패드 전극(PE)은 복수의 보조 서브 화소(SPA)의 구동부(DP) 및 복수의 배선과 보조 LED를 전기적으로 연결하기 위한 전극이다. 구체적으로, 복수의 서브 화소(SP)에서 복수의 LED(LED)는 복수의 구동부(DP)와 함께 기판(110) 상면에 형성된다. 즉, 복수의 서브 화소(SP)에서 복수의 LED(LED)는 복수의 구동부(DP)와 동일 평면 상에 배치될 수 있다. 반면, 복수의 보조 서브 화소(SPA)에서 보조 LED는 복수의 서브 화소(SP) 중 어느 하나가 불량인 경우, 구동부(DP) 상부로 전사되므로 보조 LED는 구동부(DP)와 상하로 배치될 수 있다. 그리고 서로 다른 평면 상에 배치된 구동부(DP)와 보조 LED를 전기적으로 연결하기 위해, 제2 패시베이션층(113)을 관통하는 보조 패드 전극(PE)이 배치될 수 있다.
보조 패드 전극(PE)은 제1 보조 패드 전극(PE1) 및 제2 보조 패드 전극(PE2)을 포함한다.
제1 보조 패드 전극(PE1)은 제2 트랜지스터(130)와 보조 LED를 전기적으로 연결하기 위한 전극이다. 제1 보조 패드 전극(PE1)은 제2 패시베이션층(113)에 형성된 컨택홀을 통해 제2 트랜지스터(130)의 제2 드레인 연결 전극(133E)에 접할 수 있다.
제2 패드 전극은 전원 배선(PL)과 보조 LED를 전기적으로 연결하기 위한 전극이다. 제2 보조 패드 전극(PE2)은 제2 패시베이션층(113)에 형성된 컨택홀을 통해 전원 배선(PL)에 접할 수 있다.
그리고 제1 보조 패드 전극(PE1) 상에 형성된 제3 패시베이션층(114)에는 제1 보조 패드 전극(PE1)을 노출시키는 컨택홀이 형성되어 제1 보조 패드 전극(PE1)이 외부로 노출될 수 있다. 마찬가지로 제2 보조 패드 전극(PE2) 상에 형성된 제3 패시베이션층(114)에 제2 보조 패드 전극(PE2)을 노출시키는 컨택홀이 형성되어 제2 보조 패드 전극(PE2)이 외부로 노출될 수 있다. 따라서, 보조 LED를 보조 서브 화소(SPA)로 전사할 때, 제3 패시베이션층(114)으로부터 노출된 제1 보조 패드 전극(PE1) 및 제2 보조 패드 전극(PE2)에 보조 LED를 연결시킬 수 있고, 보조 LED를 복수의 배선 및 복수의 구동부(DP)에 전기적으로 연결할 수 있다.
도 7을 참조하면, 제1 보조 LED(650)는 제1 보조 n형 반도체층(651), 제1 보조 발광층(652), 제1 보조 p형 반도체층(653), 제1 보조 n형 전극(654) 및 제1 보조 p형 전극(655)을 포함한다.
제1 보조 p형 반도체층(653) 상에 제1 보조 n형 반도체층(651)이 배치된다. 예를 들어, 제1 보조 n형 반도체층(651)은 인듐 알루미늄 인화물(InAlP)에 n형의 불순물을 도핑하여 형성될 수 있고, 제1 보조 p형 반도체층(653)은 갈륨 비소(GaAs)에 p형의 불순물을 도핑하여 형성될 수 있다. 예를 들어, p형의 불순물은 마그네슘(Mg), 아연(Zn), 베릴륨(Be) 등일 수 있고, n형의 불순물은 실리콘(Si), 게르마늄(Ge), 주석(Sn) 등일 수 있으나, 이에 제한되지 않는다.
제1 보조 p형 반도체층(653) 및 제1 보조 n형 반도체층(651) 사이에 제1 보조 발광층(652)이 배치된다. 제1 보조 발광층(652)은 제1 보조 n형 반도체층(651) 및 제1 보조 p형 반도체층(653)으로부터 정공 및 전자를 공급받아 빛을 발광할 수 있다. 예를 들어, 제1 보조 발광층(652)은 제1 보조 n형 반도체층(651) 및 제1 보조 p형 반도체층(653)으로부터 정공 및 전자를 공급받아 적색의 빛을 발광할 수 있다. 제1 보조 발광층(652)은 단층 또는 다중 양자 우물(Multi-Quantum Well, MQW) 구조로 이루어질 수 있고, 예를 들어, 인듐 갈륨 질화물(InGaN) 또는 질화갈륨(GaN) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제1 보조 n형 반도체층(651)의 일부분은 제1 보조 발광층(652) 및 제1 보조 p형 반도체층(653)의 외측으로 돌출된다. 제1 보조 발광층(652) 및 제1 보조 p형 반도체층(653)은 제1 보조 n형 반도체층(651)의 하면을 노출시키도록 제1 보조 n형 반도체층(651)보다 작은 크기를 가질 수 있다. 제1 보조 n형 반도체층(651)은 제1 보조 n형 전극(654)과 전기적으로 연결되기 위해 제1 보조 발광층(652) 및 제1 보조 p형 반도체층(653)으로부터 노출될 수 있다.
제1 보조 발광층(652) 및 제1 보조 p형 반도체층(653)으로부터 노출된 제1 보조 n형 반도체층(651)의 하면에 제1 보조 n형 전극(654)이 배치된다. 그리고 제1 보조 p형 반도체층(653)의 하면에 제1 보조 p형 전극(655)이 배치된다. 제1 보조 n형 전극(654)은 제1 보조 n형 반도체층(651) 하면에 접하여 전기적으로 연결될 수 있고, 제1 보조 p형 전극(655)은 제1 보조 p형 반도체층(653) 하면에 접하여 전기적으로 연결될 수 있다.
도 7에서는 제1 보조 LED(650)의 구조에 대해서만 도시하였으나, 제2 보조 LED 및 제3 보조 LED는 제1 보조 LED(650)와 같이 보조 n형 반도체층, 보조 p형 반도체층, 보조 발광층, 보조 n형 전극 및 보조 p형 전극으로 이루어질 수 있으며, 제1 보조 LED(650), 제2 보조 LED 및 제3 보조 LED는 실질적으로 동일한 구조일 수 있다.
그리고 복수의 LED(LED)는 전극이 LED 상부에서 수평으로 배치된 수평형(lateral) 구조이나, 제1 보조 LED(650)는 전극이 LED 하부에서 수평으로 플립 칩(flip chip) 구조로 이루어진다. 즉, 복수의 LED(LED)와 보조 LED는 서로 다른 구조로 이루어질 수 있다. 복수의 보조 LED가 전극이 LED의 상부에 배치된 수평형 구조 또는 전극이 LED 상부와 하부에 배치된 수직형(vertical) 구조인 경우, 보조 LED를 전사한 후 별도의 배선 공정이 더 필요하다. 반면, 보조 LED가 플립 칩 구조로 이루어짐에 따라, 보조 LED를 기판 상에 배치한 후, 열과 압력을 가해 보조 LED를 본딩할 수 있으므로 별도의 배선 공정이 불필요하다. 이에, 기판(110) 상에 바로 형성되는 복수의 LED(LED)와 기판(110)으로 전사되는 보조 LED는 구조가 상이할 수 있으나, 이에 제한되는 것은 아니다.
제1 보조 LED(650)와 보조 패드 전극(PE) 사이에 범프(BP)가 배치된다. 범프(BP)는 제1 보조 LED(650)를 보조 패드 전극(PE)에 본딩시키기 위한 것으로, 금(Au)이나 솔더 등으로 이루어질 수 있다. 또한, 범프(BP)는 단차를 갖는 제1 보조 n형 전극(654) 및 제1 보조 p형 전극(655) 각각이 보조 패드 전극(PE)과 전기적으로 연결될 수 있도록 서로 다른 높이를 가질 수 있다.
도 7에서는 범프(BP)를 이용하여 복수의 보조 LED를 보조 패드 전극(PE)에 본딩하는 것으로 도시하였으나, ACF(Anisotropic Conductive Film) 또는 ACP(Anisotropic Conductive Paste) 등과 같은 도전성 연결 부재를 이용하여 복수의 보조 LED를 보조 패드 전극(PE)에 본딩할 수도 있으며, 복수의 보조 LED와 보조 패드 전극(PE)의 연결 방식은 이에 제한되지 않는다.
한편, 표시 장치(600) 제조 공정 중 복수의 LED(LED)에 복수의 배선 및 복수의 구동부(DP)를 전기적으로 연결한 후, 복수의 LED(LED)의 점등 검사를 진행할 수 있다. 다만, 점등 검사 시 불량 LED가 발견되더라도 복수의 서브 화소(SP)에서 복수의 LED(LED) 상부에 형성된 복수의 절연층, 복수의 배선, 복수의 연결 전극 등에 의해 불량 LED를 제거하고 새로운 LED를 배치하는 리페어 공정이 어려울 수 있다. 이에, 본 발명의 또 다른 실시예에 따른 표시 장치(600)에서는 복수의 서브 화소(SP)와 함께 복수의 보조 서브 화소(SPA)를 더 배치하여 표시 장치(600)의 리페어를 용이하게 할 수 있다.
구체적으로, 본 발명의 또 다른 실시예에 따른 표시 장치(600)에서는 복수의 LED(LED)가 성장되지 않고, 복수의 구동부(DP)만 형성된 복수의 보조 서브 화소(SPA)를 배치하여, 서브 화소(SP)의 불량 시 보조 서브 화소(SPA)에 보조 LED를 전사하는 방식으로 표시 장치(600)를 리페어할 수 있다. 먼저, 복수의 구동부(DP) 형성 시, 보조 서브 화소(SPA)에도 구동부(DP)를 함께 형성할 수 있다. 그리고 복수의 서브 화소(SP)에서 복수의 구동부(DP) 및 복수의 배선과 복수의 LED(LED)가 전기적으로 연결된 후 점등 검사를 진행할 수 있다. 만약, 점등 검사에서 불량 서브 화소(SP)가 발견된 경우, 불량 서브 화소(SP)와 대응되는 보조 서브 화소(SPA)에 보조 LED를 전사할 수 있다. 이때, 제3 패시베이션층(114)으로부터 노출된 보조 패드 전극(PE)에 플립 칩 타입의 보조 LED를 전사하여 보조 서브 화소(SPA)의 제2 트랜지스터(130) 및 전원 배선(PL)과 보조 LED를 전기적으로 연결할 수 있다. 따라서, 본 발명의 또 다른 실시예에 따른 표시 장치(600)에서는 복수의 서브 화소(SP)의 구동부(DP) 형성 시 복수의 보조 서브 화소(SPA)에 구동부(DP) 및 보조 패드 전극(PE)을를 함께 형성하여, 불량 서브 화소(SP)가 발생 시 보조 서브 화소(SPA)에 보조 LED를 전사하여 표시 장치(600)를 용이하게 리페어할 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다. 도 9a 및 도 9b는 도 8의 IX-IX'에 따른 단면도이다. 도 8 내지 도 9b의 표시 장치(800)는 도 1 내지 도 3의 표시 장치(100)와 비교하여 제너 다이오드(880)를 더 포함하는 점을 제외하면, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 8 및 도 9a를 참조하면, 복수의 LED(LED)와 전기적으로 연결된 제너 다이오드(880)가 배치된다. 제너 다이오드(880)는 복수의 LED(LED)를 정전기로부터 보호하는 소자이다.
제너 다이오드(880)는 n형 영역(881), p형 영역(882), 제1 제너 전극(883) 및 제2 제너 전극(884)을 포함한다.
n형 영역(881)은 기판(110)에 배치된 영역으로, 기판(110)의 극성과 반대 극성의 불순물이 도핑된 영역이다. 예를 들어, 기판(110)이 p형 불순물이 도핑된 실리콘 기판(110)인 경우, 기판(110)에 n형의 불순물을 도핑하여 n형 영역(881)을 형성할 수 있다.
p형 영역(882)은 기판(110)에 배치된 영역으로, n형 영역(881)과 접할 수 있다. 예를 들어, 기판(110)이 p형 불순물이 도핑된 실리콘 기판(110)인 경우, n형 영역(881)을 제외한 기판(110)의 나머지 영역이 p형 영역(882)일 수 있다. 따라서, n형 영역(881)과 p형 영역(882) 둘 다 포함하는 기판(110)은 기판(110) 자체가 하나의 제너 다이오드(880)로 기능할 수 있다.
추가적으로 도 9b를 참조하면, p형 기판(110)에 고농도로 p형의 불순물을 더 도핑하여 제너 다이오드(880)의 특성을 향상시킬 수도 있다. 예를 들어, 기판(110)에서 n형 영역(881)에 접하고, 고농도로 p형의 불순물이 도핑된 고농도 p형 영역(882')을 더 형성하여 제너 다이오드(880)의 공핍층 폭을 좁고 균일하게 형성할 수 있고, 항복 전압(breakdown voltage)을 증가시킬 수 있다. 따라서, 설계에 따라 고농도 p형 영역(882')을 기판(110)에 더 추가 형성하여 제너 다이오드(880)의 성능을 향상시킬 수 있다.
한편, 본 명세서에서는 기판(110)이 p형의 불순물이 도핑된 실리콘 기판(110)인 것으로 가정하여 설명하였으나, 기판(110)은 n형의 불순물이 도핑된 실리콘 기판(110)일 수 있고, 이 경우 제너 다이오드(880)의 p형 영역(882)은 기판(110)에 p형의 불순물을 별도로 도핑하여 형성될 수 있으며, 이에 제한되지 않는다.
도 9a를 참조하면, 제1 제너 전극(883)은 제너 다이오드(880)의 n형 영역(881)과 복수의 LED(LED) 각각의 p형 반도체층(153, 163, 173)을 전기적으로 연결한다. 예를 들어, 제1 서브 화소(SP1)의 경우, 제1 제너 전극(883)의 일단은 n형 영역(881)에 접하고, 제1 제너 전극(883)의 타단은 제1 LED(150)의 제1 p형 반도체층(153)과 전기적으로 연결된 전원 배선(PL)에 접할 수 있다. 따라서, 제1 제너 전극(883)에 의해 제너 다이오드(880)의 n형 영역(881)과 복수의 LED(LED)의 p형 반도체층(153, 163, 173)이 전기적으로 연결될 수 있다.
제2 제너 전극(884)은 제너 다이오드(880)의 p형 영역(882)과 복수의 LED(LED) 각각의 n형 반도체층(151, 161, 171)을 전기적으로 연결한다. 예를 들어, 제1 서브 화소(SP1)의 경우, 제2 제너 전극(884)의 일단은 p형 영역(882)인 기판(110)의 상면에 접하고, 제2 제너 전극(884)의 타단은 제1 LED(150)의 제1 n형 반도체층(151)과 전기적으로 연결된 제2 드레인 연결 전극(133E)에 접할 수 있다. 따라서, 제2 제너 전극(884)에 의해 제너 다이오드(880)의 p형 영역(882)과 복수의 LED(LED)의 n형 반도체층(151, 161, 171)이 전기적으로 연결될 수 있다.
한편, 에피층의 두께, 즉, 복수의 LED(LED)의 두께가 두꺼워져 복수의 LED(LED)와 복수의 구동부(DP) 사이의 단차가 증가할수록, 포토 공정이 어려워 복수의 구동부(DP) 및 복수의 배선 사이에서 쇼트가 발생할 가능성이 높아지고, 단차에 의해 복수의 구동부(DP) 및 복수의 배선과 복수의 절연층을 이루는 물질이 기판(110) 상에 균일하게 형성되기 어려울 수 있다. 그러나, 에피층의 두께를 줄여 복수의 LED(LED)와 복수의 구동부(DP) 사이의 단차를 감소시킨 경우, 에피층에 결함이 발생할 확률이 증가할 수 있고, 복수의 LED(LED)는 정전기에 취약할 수 있다.
이에, 본 발명의 또 다른 실시예에 따른 표시 장치(800)에서는 복수의 LED(LED)의 두께를 감소시켜 복수의 LED(LED)와 복수의 구동부(DP) 사이의 단차를 저감하는 동시에 복수의 LED(LED)의 정전기 방전 특성을 향상시킬 수 있다. 복수의 LED(LED)는 기판(110)에 에피층을 성장시켜 형성할 수 있다. 이때, 에피층의 두께를 얇게 형성하여, 복수의 LED(LED)와 복수의 구동부(DP) 사이의 단차를 저감할 수 있고, 포토 공정이 어려워 복수의 구동부(DP) 및 복수의 배선의 구성 요소 사이에서 쇼트가 발생하는 등의 문제점을 최소화할 수 있다. 이 경우, 두께가 얇아 정전기에 취약한 복수의 LED(LED)에 제너 다이오드(880)가 연결되므로 복수의 LED(LED)를 정전기로부터 용이하게 보호할 수 있다.
또한, 본 발명의 또 다른 실시예에 따른 표시 장치(800)에서는 별도의 추가 공정 없이 기판(110)에 제너 다이오드(880)를 형성하여 복수의 LED(LED)를 정전기로부터 보호할 수 있다. 먼저 p형의 불순물이 도핑된 기판(110)에 n형의 불순물을 도핑하여 제너 다이오드(880)의 n형 영역(881)을 형성할 수 있다. 이때, n형 영역(881)은 복수의 제1 트랜지스터(120)의 제1 소스 영역(122) 및 제1 드레인 영역(123), 복수의 제2 트랜지스터(130)의 제2 소스 영역(132) 및 제2 드레인 영역(133)을 형성하기 위해, 기판(110)에 n형의 불순물을 도핑하는 공정에서 함께 형성될 수 있다. 그러므로, 제1 트랜지스터(120) 및 제2 트랜지스터(130) 형성 공정 시 제너 다이오드(880)의 n형 영역(881)을 함께 형성할 수 있으므로, 제너 다이오드(880) 형성을 위한 추가 공정이 필요하지 않다. 그리고 기판(110)은 p형의 불순물이 도핑된 실리콘 기판(110)이므로, n형 영역(881)을 제외한 나머지 기판(110)의 일부 영역을 제너 다이오드(880)의 p형 영역(882)을 활용하여 제너 다이오드(880)를 구성할 수 있다. 그리고 제1 제너 전극(883)은 전원 배선(PL)과 일체로 이루어지고, 제2 제너 전극(884)은 제2 드레인 연결 전극(133E)과 일체로 이루어지므로, 제1 제너 전극(883) 및 제2 제너 전극(884)은 전원 배선(PL) 및 제2 드레인 연결 전극(133E)과 동일한 공정으로 형성할 수 있다. 따라서, 별도의 추가 공정 없이 제1 제너 전극(883), 제2 제너 전극(884)을 형성할 수 있다. 그러므로, 본 발명의 또 다른 실시예에 다른 표시 장치(800)에서는 복수의 구동부(DP) 및 복수의 배선 형성 공정을 이용해 제너 다이오드(880)를 형성하므로, 추가적인 공정 없이 제너 다이오드(880)를 형성할 수 있고, 복수의 LED(LED)를 정전기로부터 용이하게 보호할 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다. 도 11은 도 10의 XI-XI'에 따른 단면도이다. 도 10의 표시 장치(1000)는 도 5의 표시 장치(500)와 비교하여 제너 다이오드(1080)를 더 포함하는 점을 제외하면, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 10을 참조하면, 기판(510) 상에서 복수의 서브 화소(SP) 각각에 제너 다이오드(1080)가 배치된다. 제너 다이오드(1080)는 복수의 서브 화소(SP) 각각에 배치되어 복수의 LED(LED)와 전기적으로 연결될 수 있다. 이때, 기판(510)은 사파이어 기판(510)으로, 기판(510)에 불순물을 도핑하는 대신 복수의 LED(LED)의 에피층과 동일한 물질 및 공정으로 제너 다이오드(1080)를 형성할 수 있다.
제너 다이오드(1080)는 n형 반도체층(1081), p형 반도체층(1082), n형 전극(1085), p형 전극(1086), 제1 제너 전극(1083) 및 제2 제너 전극(1084)을 포함한다.
먼저 기판(510) 상에 n형 반도체층(1081)이 배치되고, n형 반도체층(1081) 상에 p형 반도체층(1082)이 배치된다. n형 반도체층(1081) 및 p형 반도체층(1082)은 질화 갈륨(GaN)과 같은 물질에 n형 및 p형의 불순물을 도핑하여 형성된 층일 수 있다. 예를 들어, p형의 불순물은 마그네슘(Mg), 아연(Zn), 베릴륨(Be) 등일 수 있고, n형의 불순물은 실리콘(Si), 게르마늄(Ge), 주석(Sn) 등일 수 있으나, 이에 제한되지 않는다.
제너 다이오드(1080)의 n형 반도체층(1081)의 일부분은 p형 반도체층(1082) 외측으로 돌출된다. p형 반도체층(1082)은 n형 반도체층(1081)의 상면을 노출시키도록 n형 반도체층(1081)보다 작은 크기를 가질 수 있다. n형 반도체층(1081)은 p형 반도체층(1082)의 외측으로 돌출되어 n형 전극(1085) 및 제1 제너 전극(1083)과 전기적으로 연결될 수 있다.
한편, 제너 다이오드(1080)의 n형 반도체층(1081) 및 p형 반도체층(1082)은 복수의 LED(LED) 중 적어도 하나의 LED와 동일한 공정으로 형성될 수 있다. 예를 들어, 제너 다이오드(1080)의 n형 반도체층(1081) 및 p형 반도체층(1082)은 제2 LED(160)를 형성하기 위한 제2 에피층(160m) 또는 제3 LED(170)를 형성하기 위한 제3 에피층(170m) 형성 시 함께 형성될 수 있다.
예를 들어, 기판(510) 상에 복수의 제2 LED(160) 및 제너 다이오드(1080)가 형성될 영역을 노출시키는 절연층을 형성할 수 있다. 이어서, 절연층으로부터 노출된 영역 중 제너 다이오드(1080)가 형성될 영역에도 제2 에피층(160m)의 제2 n형 반도체 물질층(161m) 및 제2 p형 반도체 물질층(163m)을 함께 성장시켜, 제너 다이오드(1080)의 n형 반도체층(1081) 및 p형 반도체층(1082)을 형성할 수 있다. 다른 예를 들어, 제3 에피층(170m)을 성장시키는 경우, 절연층으로부터 노출된 영역 중 제너 다이오드(1080)가 형성될 영역에 제3 에피층(170m)의 제3 n형 반도체 물질층(171m) 및 제3 p형 반도체 물질층(173m)을 함께 성장시켜, 제너 다이오드(1080)의 n형 반도체층(1081) 및 p형 반도체층(1082)을 형성할 수 있다.
제너 다이오드(1080)의 n형 반도체층(1081) 상에 n형 전극(1085)이 배치되고, p형 반도체층(1082) 상에 p형 전극(1086)이 배치된다. n형 전극(1085)은 p형 반도체층(1082) 외측으로 돌출된 n형 반도체층(1081) 상면에 배치될 수 있고, p형 전극(1086)은 p형 반도체층(1082) 상면에 배치될 수 있다.
제1 패시베이션층(112) 상에 제1 제너 전극(1083)이 배치된다. 제1 제너 전극(1083)은 제너 다이오드(1080)의 n형 반도체층(1081)과 복수의 LED(LED) 각각의 p형 반도체층(153, 163, 173)을 전기적으로 연결한다. 구체적으로, 제1 제너 전극(1083)의 일단은 제1 패시베이션층(112)에 형성된 컨택홀을 통해 제너 다이오드(1080)의 n형 전극(1085)에 접하고, 제1 제너 전극(1083)의 타단은 복수의 LED(LED) 각각의 p형 전극(155, 165, 175)에 접하거나, 제1 패시베이션층(112)의 컨택홀을 통해 복수의 LED(LED) 각각의 p형 반도체층(153, 163, 173)에 접할 수 있다. 따라서, 제1 패시베이션층(112) 상의 제1 제너 전극(1083)을 통해 제너 다이오드(1080)의 n형 반도체층(1081)과 복수의 LED(LED)의 p형 반도체층(153, 163, 173)을 전기적으로 연결할 수 있다.
제1 패시베이션층(112) 상에 제2 제너 전극(1084)이 배치된다. 제2 제너 전극(1084)은 제너 다이오드(1080)의 p형 반도체층(1082)과 복수의 LED(LED) 각각의 n형 반도체층(151, 161, 171)을 전기적으로 연결한다. 구체적으로, 제2 제너 전극(1084)의 일단은 제1 패시베이션층(112)에 형성된 컨택홀을 통해 제너 다이오드(1080)의 p형 전극(1086)에 접하고, 제2 제너 전극(1084)의 타단은 복수의 LED(LED) 각각의 n형 전극(154, 164, 174)에 접하거나, 제1 패시베이션층(112)의 컨택홀을 통해 복수의 LED(LED) 각각의 n형 반도체층(151, 161, 171)에 접할 수 있다. 따라서, 제1 패시베이션층(112) 상의 제2 제너 전극(1084)을 통해 제너 다이오드(1080)의 p형 반도체층(1082)과 복수의 LED(LED)의 n형 반도체층(151, 161, 171)을 전기적으로 연결할 수 있다.
본 발명의 또 다른 실시예에 따른 표시 장치(1000)는 별도의 추가 공정 없이 제너 다이오드(1080)를 형성하여 복수의 LED(LED)를 정전기로부터 보호할 수 있다. 기판(510)이 사파이어인 경우, 제너 다이오드(1080)의 n형 반도체층(1081) 및 p형 반도체층(1082)을 복수의 LED(LED)의 에피층 성장 시 함께 형성할 수 있다. 에피층의 n형 반도체 물질층 및 p형 반도체 물질층 성장 시, 제너 다이오드(1080)의 n형 반도체층(1081) 및 p형 반도체층(1082)을 함께 성장시킬 수 있다. 그러므로, 복수의 LED(LED) 형성 시 제너 다이오드(1080)의 n형 반도체층(1081) 및 p형 반도체층(1082)을 함께 형성할 수 있고, 추가 공정이 필요하지 않다. 제너 다이오드(1080)의 n형 전극(1085) 및 p형 전극(1086)은 복수의 LED(LED) 각각의 n형 전극(154, 164, 174) 및 p형 전극(151, 165, 175)과 동일한 공정으로 형성할 수 있다. 그리고 전원 배선(PL)과 일체로 이루어진 제1 제너 전극(1083) 및 제2 드레인 전극(533)과 일체로 이루어진 제2 제너 전극(1084)의 경우, 전원 배선(PL) 및 제2 드레인 전극(533)과 동일한 공정으로 형성할 수 있다. 따라서, 복수의 LED(LED), 복수의 구동부(DP) 및 복수의 배선 형성 시 제너 다이오드(1080)를 형성할 수 있으므로, 제너 다이오드(1080) 형성을 위한 추가적인 공정이 필요하지 않고, 정전기에 대한 복수의 LED(LED)의 신뢰성을 향상시킬 수 있다.
본 발명의 다양한 실시예들에 따른 표시 장치 및 표시 장치의 제조 방법은 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 복수의 서브 화소가 정의된 기판, 기판 상에서 복수의 서브 화소 각각에 배치된 제1 LED, 제2 LED 및 제3 LED를 포함하는 복수의 LED, 및 제1 LED와 기판 사이에 배치된 하나 이상의 버퍼층을 포함하고, 제1 LED는 하나 이상의 버퍼층 상면에 접하고, 제2 LED 및 제3 LED는 기판 상면에 접한다.
본 발명의 다른 특징에 따르면, 제1 LED는 버퍼층 상면에 접하는 제1 n형 반도체층을 포함하고, 제2 LED는 기판 상면에 접하는 제2 n형 반도체층을 포함하며, 제3 LED는 기판 상면에 접하는 제3 n형 반도체층을 포함하고, 제1 n형 반도체층과 기판의 격자 상수 차이는 제2 n형 반도체층과 기판 사이의 격자 상수 차이 및 제3 n형 반도체층과 기판 사이의 격자 상수 차이보다 클 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 n형 반도체층과 하나 이상의 버퍼층의 격자 상수 차이는 제1 n형 반도체층과 기판 사이의 격자 상수 차이보다 작을 수 있다.
본 발명의 또 다른 특징에 따르면, 기판 상에서 복수의 서브 화소 각각에 배치되고, 복수의 LED 각각과 전기적으로 연결된 복수의 구동부 및 복수의 배선을 더 포함하고, 복수의 구동부는 적어도 일부가 기판 상면에 접하는 트랜지스터를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 기판은 불순물이 도핑된 실리콘 기판이고, 트랜지스터는 기판에 배치되고, 기판의 극성과 반대 극성의 불순물이 도핑된 소스 영역 및 드레인 영역을 포함하고, 하나 이상의 버퍼층은 게르마늄 버퍼층을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 LED와 전기적으로 연결된 복수의 제너 다이오드를 더 포함하고, 제너 다이오드는, 기판에 배치되고, 기판의 극성과 반대 극성의 불순물이 도핑된 n형 영역, n형 영역과 복수의 LED 각각의 p형 반도체층을 전기적으로 연결하는 제1 제너 전극, 및 기판과 복수의 LED 각각의 n형 반도체층을 전기적으로 연결하는 제2 제너 전극을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 기판은 사파이어 기판이고, 트랜지스터는 기판 상에 배치된 소스 전극 및 드레인 전극을 포함하고, 하나 이상의 버퍼층은 그래핀 버퍼층을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 LED와 전기적으로 연결된 복수의 제너 다이오드를 더 포함하고, 제너 다이오드는, 기판 상에 배치된 n형 반도체층, n형 반도체층 상에 배치된 p형 반도체층, n형 반도체층과 복수의 LED 각각의 p형 반도체층을 전기적으로 연결하는 제1 제너 전극, 및 p형 반도체층과 복수의 LED 각각의 n형 반도체층을 전기적으로 연결하는 제2 제너 전극을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 기판 상에 정의된 복수의 보조 서브 화소, 복수의 서브 화소 및 복수의 보조 서브 화소 각각에 배치된 복수의 구동부, 및 복수의 보조 서브 화소 중 어느 하나에서 복수의 구동부 상에 배치된 보조 LED를 더 포함하고, 보조 LED는 복수의 보조 구동부와 상하로 중첩하고, 복수의 LED는 복수의 구동부 중 적어도 일부와 동일 평면 상에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 서브 화소의 복수의 LED 및 복수의 구동부, 복수의 보조 서브 화소의 복수의 구동부를 덮는 하나 이상의 절연층, 및 하나 이상의 절연층으로부터 노출되고, 복수의 보조 서브 화소의 복수의 구동부와 보조 LED를 전기적으로 연결하는 보조 패드 전극을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 LED는 적색 LED이고, 제2 LED 및 제3 LED 중 어느 하나는 녹색 LED이고, 다른 하나는 청색 LED일 수 있다.
본 발명의 일 실시예에 따른 표시 장치의 제조 방법은, 기판의 일부 영역에 하나 이상의 버퍼층을 형성하고, 하나 이상의 버퍼층 상면에 제1 에피층을 성장시키는 단계, 기판의 다른 일부 영역에서 기판 상면에 제2 에피층을 성장시키는 단계, 기판의 또 다른 일부 영역에서 기판 상면에 제3 에피층을 성장시키는 단계, 제1 에피층, 제2 에피층 및 제3 에피층의 일부분을 식각하고, 식각된 제1 에피층, 제2 에피층 및 제3 에피층 각각의 상부에 n형 전극 및 p형 전극을 형성하여 복수의 LED를 형성하는 단계, 및 기판의 나머지 영역에 복수의 구동부를 형성하는 단계를 포함하고, 제1 에피층 하측 부분과 기판의 격자 상수 차이는 제2 에피층 하측 부분과 기판의 격자 상수 차이보다 크다.
본 발명의 다른 특징에 따르면, 하나 이상의 버퍼층을 형성하고, 제1 에피층을 성장시키는 단계는, 기판 상면에 기판의 일부 영역을 노출시키는 제1 절연층을 형성하는 단계, 제1 절연층으로부터 노출된 하나 이상의 버퍼층 상면에 제1 에피층을 성장시키는 단계, 및 제1 절연층을 제거하는 단계를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 제2 에피층을 성장시키는 단계는, 기판 상에 제1 에피층 및 하나 이상의 버퍼층을 덮고, 기판의 다른 일부 영역을 노출시키는 제2 절연층을 형성하는 단계, 제2 절연층으로부터 노출된 기판 상면에 제2 에피층을 성장시키는 단계, 및 제2 절연층을 제거하는 단계를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 제3 에피층을 성장시키는 단계는, 기판 상면에 제1 에피층, 하나 이상의 버퍼층 및 제2 에피층을 덮고, 기판의 또 다른 일부 영역을 노출시키는 제3 절연층을 형성하는 단계, 제3 절연층으로부터 노출된 기판 상면에 제3 에피층을 성장시키는 단계, 및 제3 절연층을 제거하는 단계를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 구동부를 형성하는 단계는, 기판의 나머지 영역에 기판의 극성과 반대 극성의 불순물을 도핑하여 소스 영역 및 드레인 영역을 형성하는 단계, 및 소스 영역 및 드레인 영역 사이에 게이트 전극을 형성하는 단계를 포함하고, 기판은 p형의 불순물이 도핑된 기판일 수 있다.
본 발명의 또 다른 특징에 따르면, 기판 상에 복수의 제너 다이오드를 형성하는 단계를 더 포함하고, 복수의 제너 다이오드를 형성하는 단계는, 기판에 n형의 불순물을 도핑하여 n형 영역을 형성하는 단계, n형 영역과 복수의 LED 각각을 전기적으로 연결하는 제1 제너 전극을 형성하는 단계, 및 기판과 복수의 LED 각각을 전기적으로 연결하는 제2 제너 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 제너 다이오드를 형성하는 단계는, 기판에 p형의 불순물을 고농도로 도핑하여 고농도 p형 영역을 형성하는 단계를 더 포함하고, 제2 제너 전극을 형성하는 단계는, 기판 중 고농도 p형 영역과 복수의 LED 각각을 전기적으로 연결하도록 제2 제너 전극을 형성하는 단계일 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 구동부를 형성하는 단계는, 기판 상에 소스 전극 및 드레인 전극을 형성하는 단계, 및 소스 전극 및 드레인 전극 사이에 게이트 전극을 형성하는 단계를 포함하고, 기판은 사파이어 기판일 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 에피층을 성장시키는 단계는, 기판 상면에 제2 n형 반도체층을 성장시키는 단계, 제2 n형 반도체층 상에 제2 발광층을 성장시키는 단계, 및 제2 발광층 상에 제2 p형 반도체층을 성장시키는 단계를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 기판 상에 복수의 제너 다이오드를 형성하는 단계를 더 포함하고, 복수의 제너 다이오드를 형성하는 단계는, 기판 상면에 n형 반도체층을 성장시키는 단계, n형 반도체층 상에 p형 반도체층을 성장시키는 단계, n형 반도체층과 복수의 LED 각각을 전기적으로 연결하는 제1 제너 전극을 형성하는 단계, 및 p형 반도체층과 복수의 LED 각각을 전기적으로 연결하는 제2 제너 전극을 형성하는 단계를 포함하고, n형 반도체층을 성장시키는 단계는 제2 n형 반도체층을 성장시키는 단계와 동시에 수행되고, p형 반도체층을 성장시키는 단계는 제2 p형 반도체층을 성장시키는 단계와 동시에 수행될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 구동부 중 어느 하나의 구동부 상에 보조 LED를 전사하는 단계를 더 포함하고, 복수의 구동부 중 일부는 복수의 LED와 전기적으로 연결되고, 복수의 구동부 중 다른 일부는 보조 LED와 전기적으로 연결되며, 복수의 구동부 중 나머지는 복수의 LED 및 보조 LED와 미연결될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 500, 600, 800, 1000: 표시 장치
110: 기판
AA: 표시 영역
NA: 비표시 영역
111: 게이트 절연층
112: 제1 패시베이션층
113: 제2 패시베이션층
114: 제3 패시베이션층
DP: 구동부
120, 520: 제1 트랜지스터
121, 521: 제1 게이트 전극
122: 제1 소스 영역
123: 제1 드레인 영역
522: 제1 소스 전극
523: 제1 드레인 전극
524: 제1 액티브층
130, 530: 제2 트랜지스터
131, 531: 제2 게이트 전극
132: 제2 소스 영역
133: 제2 드레인 영역
532: 제2 소스 전극
533: 제2 드레인 전극
534: 제2 액티브층
121E: 제1 게이트 연결 전극
131E: 제2 게이트 연결 전극
122E: 제1 소스 연결 전극
132E: 제2 소스 연결 전극
123E: 제1 드레인 연결 전극
133E: 제2 드레인 연결 전극
140: 스토리지 커패시터
141: 제1 커패시터 전극
142: 유전층
143: 제2 커패시터 전극
GL: 게이트 배선
DL: 데이터 배선
CL: 공통 배선
PL: 전원 배선
LED: LED
150: 제1 LED
151: 제1 n형 반도체층
152: 제1 발광층
153: 제1 p형 반도체층
154: 제1 n형 전극
155: 제1 p형 전극
160: 제2 LED
161: 제2 n형 반도체층
162: 제2 발광층
163: 제2 p형 반도체층
164: 제2 n형 전극
165: 제2 p형 전극
170: 제3 LED
171: 제3 n형 반도체층
172: 제3 발광층
173: 제3 p형 반도체층
174: 제3 n형 전극
175: 제3 p형 전극
BUF: 버퍼층
BUF1: 제1 버퍼층
BUF2: 제2 버퍼층
SL1: 제1 절연층
SL2: 제2 절연층
SL3: 제3 절연층
150M: 제1 에피층
160M: 제2 에피층
170M: 제3 에피층
PE: 보조 패드 전극
PE1: 제1 보조 패드 전극
PE2: 제2 보조 패드 전극
BP: 범프
750: 제1 보조 LED
751: 제1 보조 n형 반도체층
752: 제1 보조 발광층
753: 제1 보조 p형 반도체층
754: 제1 보조 n형 전극
755: 제1 보조 p형 전극
880, 1080: 제너 다이오드
881: n형 영역
882: p형 영역
882': 고농도 p형 영역
1081: n형 반도체층
1082: p형 반도체층
1085: n형 전극
1086: p형 전극
883, 1083: 제1 제너 전극
884, 1084: 제2 제너 전극
PX: 화소
SP: 서브 화소
SP1: 제1 서브 화소
SP2: 제2 서브 화소
SP3: 제3 서브 화소
SPA: 보조 서브 화소
SPA1: 제1 보조 서브 화소
SPA2: 제2 보조 서브 화소
SPA3: 제3 보조 서브 화소

Claims (22)

  1. 복수의 서브 화소가 정의된 기판;
    상기 기판 상에서 상기 복수의 서브 화소 각각에 배치된 제1 LED, 제2 LED 및 제3 LED를 포함하는 복수의 LED; 및
    상기 제1 LED와 상기 기판 사이에 배치된 하나 이상의 버퍼층을 포함하고,
    상기 제1 LED는 상기 하나 이상의 버퍼층 상면에 접하고, 상기 제2 LED 및 상기 제3 LED는 상기 기판 상면에 접하는, 표시 장치.
  2. 제1항에 있어서,
    상기 제1 LED는 상기 버퍼층 상면에 접하는 제1 n형 반도체층을 포함하고, 상기 제2 LED는 상기 기판 상면에 접하는 제2 n형 반도체층을 포함하며, 상기 제3 LED는 상기 기판 상면에 접하는 제3 n형 반도체층을 포함하고,
    상기 제1 n형 반도체층과 상기 기판의 격자 상수 차이는 상기 제2 n형 반도체층과 상기 기판 사이의 격자 상수 차이 및 상기 제3 n형 반도체층과 상기 기판 사이의 격자 상수 차이보다 큰, 표시 장치.
  3. 제2항에 있어서,
    상기 제1 n형 반도체층과 상기 하나 이상의 버퍼층의 격자 상수 차이는 상기 제1 n형 반도체층과 상기 기판 사이의 격자 상수 차이보다 작은, 표시 장치.
  4. 제1항에 있어서,
    상기 기판 상에서 상기 복수의 서브 화소 각각에 배치되고, 상기 복수의 LED 각각과 전기적으로 연결된 복수의 구동부 및 복수의 배선을 더 포함하고,
    상기 복수의 구동부는 적어도 일부가 상기 기판 상면에 접하는 트랜지스터를 포함하는, 표시 장치.
  5. 제4항에 있어서,
    상기 기판은 불순물이 도핑된 실리콘 기판이고,
    상기 트랜지스터는 상기 기판에 배치되고, 상기 기판의 극성과 반대 극성의 불순물이 도핑된 소스 영역 및 드레인 영역을 포함하고,
    상기 하나 이상의 버퍼층은 게르마늄 버퍼층을 포함하는, 표시 장치.
  6. 제5항에 있어서,
    상기 복수의 LED와 전기적으로 연결된 복수의 제너 다이오드를 더 포함하고,
    상기 제너 다이오드는,
    상기 기판에 배치되고, 상기 기판의 극성과 반대 극성의 불순물이 도핑된 n형 영역;
    상기 n형 영역과 상기 복수의 LED 각각의 p형 반도체층을 전기적으로 연결하는 제1 제너 전극; 및
    상기 기판과 상기 복수의 LED 각각의 n형 반도체층을 전기적으로 연결하는 제2 제너 전극을 포함하는, 표시 장치.
  7. 제4항에 있어서,
    상기 기판은 사파이어 기판이고,
    상기 트랜지스터는 상기 기판 상에 배치된 소스 전극 및 드레인 전극을 포함하고,
    상기 하나 이상의 버퍼층은 그래핀 버퍼층을 포함하는, 표시 장치.
  8. 제7항에 있어서,
    상기 복수의 LED와 전기적으로 연결된 복수의 제너 다이오드를 더 포함하고,
    상기 제너 다이오드는,
    상기 기판 상에 배치된 n형 반도체층;
    상기 n형 반도체층 상에 배치된 p형 반도체층;
    상기 n형 반도체층과 상기 복수의 LED 각각의 p형 반도체층을 전기적으로 연결하는 제1 제너 전극; 및
    상기 p형 반도체층과 상기 복수의 LED 각각의 n형 반도체층을 전기적으로 연결하는 제2 제너 전극을 포함하는, 표시 장치.
  9. 제1항에 있어서,
    상기 기판 상에 정의된 복수의 보조 서브 화소;
    상기 복수의 서브 화소 및 상기 복수의 보조 서브 화소 각각에 배치된 복수의 구동부; 및
    상기 복수의 보조 서브 화소 중 어느 하나에서 상기 복수의 구동부 상에 배치된 보조 LED를 더 포함하고,
    상기 보조 LED는 상기 복수의 보조 구동부와 상하로 중첩하고, 상기 복수의 LED는 상기 복수의 구동부 중 적어도 일부와 동일 평면 상에 배치되는, 표시 장치.
  10. 제9항에 있어서,
    상기 복수의 서브 화소의 상기 복수의 LED 및 상기 복수의 구동부, 상기 복수의 보조 서브 화소의 상기 복수의 구동부를 덮는 하나 이상의 절연층; 및
    상기 하나 이상의 절연층으로부터 노출되고, 상기 복수의 보조 서브 화소의 상기 복수의 구동부와 상기 보조 LED를 전기적으로 연결하는 보조 패드 전극을 더 포함하는, 표시 장치.
  11. 제1항에 있어서,
    상기 제1 LED는 적색 LED이고, 상기 제2 LED 및 상기 제3 LED 중 어느 하나는 녹색 LED이고, 다른 하나는 청색 LED인, 표시 장치.
  12. 기판의 일부 영역에 하나 이상의 버퍼층을 형성하고, 상기 하나 이상의 버퍼층 상면에 제1 에피층을 성장시키는 단계;
    상기 기판의 다른 일부 영역에서 상기 기판 상면에 제2 에피층을 성장시키는 단계;
    상기 기판의 또 다른 일부 영역에서 상기 기판 상면에 제3 에피층을 성장시키는 단계;
    상기 제1 에피층, 상기 제2 에피층 및 상기 제3 에피층의 일부분을 식각하고, 식각된 상기 제1 에피층, 상기 제2 에피층 및 상기 제3 에피층 각각의 상부에 n형 전극 및 p형 전극을 형성하여 복수의 LED를 형성하는 단계; 및
    상기 기판의 나머지 영역에 복수의 구동부를 형성하는 단계를 포함하고,
    상기 제1 에피층 하측 부분과 상기 기판의 격자 상수 차이는 상기 제2 에피층 하측 부분과 상기 기판의 격자 상수 차이보다 큰, 표시 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 하나 이상의 버퍼층을 형성하고, 상기 제1 에피층을 성장시키는 단계는,
    상기 기판 상면에 상기 기판의 일부 영역을 노출시키는 제1 절연층을 형성하는 단계;
    상기 제1 절연층으로부터 노출된 상기 하나 이상의 버퍼층 상면에 상기 제1 에피층을 성장시키는 단계; 및
    상기 제1 절연층을 제거하는 단계를 포함하는, 표시 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 복수의 제2 에피층을 성장시키는 단계는,
    상기 기판 상에 상기 제1 에피층 및 상기 하나 이상의 버퍼층을 덮고, 상기 기판의 다른 일부 영역을 노출시키는 제2 절연층을 형성하는 단계;
    상기 제2 절연층으로부터 노출된 상기 기판 상면에 제2 에피층을 성장시키는 단계; 및
    상기 제2 절연층을 제거하는 단계를 포함하는, 표시 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 복수의 제3 에피층을 성장시키는 단계는,
    상기 기판 상면에 상기 제1 에피층, 상기 하나 이상의 버퍼층 및 상기 제2 에피층을 덮고, 상기 기판의 또 다른 일부 영역을 노출시키는 제3 절연층을 형성하는 단계;
    상기 제3 절연층으로부터 노출된 상기 기판 상면에 제3 에피층을 성장시키는 단계; 및
    상기 제3 절연층을 제거하는 단계를 포함하는, 표시 장치의 제조 방법.
  16. 제12항에 있어서,
    상기 복수의 구동부를 형성하는 단계는,
    상기 기판의 나머지 영역에 상기 기판의 극성과 반대 극성의 불순물을 도핑하여 소스 영역 및 드레인 영역을 형성하는 단계; 및
    상기 소스 영역 및 상기 드레인 영역 사이에 게이트 전극을 형성하는 단계를 포함하고,
    상기 기판은 p형의 불순물이 도핑된 기판인, 표시 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 기판 상에 복수의 제너 다이오드를 형성하는 단계를 더 포함하고,
    상기 복수의 제너 다이오드를 형성하는 단계는,
    상기 기판에 n형의 불순물을 도핑하여 n형 영역을 형성하는 단계;
    상기 n형 영역과 상기 복수의 LED 각각을 전기적으로 연결하는 제1 제너 전극을 형성하는 단계; 및
    상기 기판과 상기 복수의 LED 각각을 전기적으로 연결하는 제2 제너 전극을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 복수의 제너 다이오드를 형성하는 단계는, 상기 기판에 p형의 불순물을 고농도로 도핑하여 고농도 p형 영역을 형성하는 단계를 더 포함하고,
    상기 제2 제너 전극을 형성하는 단계는, 상기 기판 중 상기 고농도 p형 영역과 상기 복수의 LED 각각을 전기적으로 연결하도록 상기 제2 제너 전극을 형성하는 단계인, 표시 장치의 제조 방법.
  19. 제12항에 있어서,
    상기 복수의 구동부를 형성하는 단계는,
    상기 기판 상에 소스 전극 및 드레인 전극을 형성하는 단계; 및
    상기 소스 전극 및 상기 드레인 전극 사이에 게이트 전극을 형성하는 단계를 포함하고,
    상기 기판은 사파이어 기판인, 표시 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 제2 에피층을 성장시키는 단계는,
    상기 기판 상면에 제2 n형 반도체층을 성장시키는 단계;
    상기 제2 n형 반도체층 상에 제2 발광층을 성장시키는 단계; 및
    상기 제2 발광층 상에 제2 p형 반도체층을 성장시키는 단계를 포함하는, 표시 장치의 제조 방법.
  21. 제20항에 있어서,
    상기 기판 상에 복수의 제너 다이오드를 형성하는 단계를 더 포함하고,
    상기 복수의 제너 다이오드를 형성하는 단계는,
    상기 기판 상면에 n형 반도체층을 성장시키는 단계;
    상기 n형 반도체층 상에 p형 반도체층을 성장시키는 단계;
    상기 n형 반도체층과 상기 복수의 LED 각각을 전기적으로 연결하는 제1 제너 전극을 형성하는 단계; 및
    상기 p형 반도체층과 상기 복수의 LED 각각을 전기적으로 연결하는 제2 제너 전극을 형성하는 단계를 포함하고,
    상기 n형 반도체층을 성장시키는 단계는 상기 제2 n형 반도체층을 성장시키는 단계와 동시에 수행되고,
    상기 p형 반도체층을 성장시키는 단계는 상기 제2 p형 반도체층을 성장시키는 단계와 동시에 수행되는, 표시 장치의 제조 방법.
  22. 제12항에 있어서,
    상기 복수의 구동부 중 어느 하나의 구동부 상에 보조 LED를 전사하는 단계를 더 포함하고,
    상기 복수의 구동부 중 일부는 상기 복수의 LED와 전기적으로 연결되고, 상기 복수의 구동부 중 다른 일부는 상기 보조 LED와 전기적으로 연결되며, 상기 복수의 구동부 중 나머지는 상기 복수의 LED 및 상기 보조 LED와 미연결되는, 표시 장치의 제조 방법.
KR1020200087732A 2020-07-15 2020-07-15 표시 장치 및 표시 장치의 제조 방법 KR20220009249A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200087732A KR20220009249A (ko) 2020-07-15 2020-07-15 표시 장치 및 표시 장치의 제조 방법
US17/377,155 US20220020812A1 (en) 2020-07-15 2021-07-15 Display device and method of manufacturing the same
CN202110799829.2A CN113948619A (zh) 2020-07-15 2021-07-15 显示装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200087732A KR20220009249A (ko) 2020-07-15 2020-07-15 표시 장치 및 표시 장치의 제조 방법

Publications (1)

Publication Number Publication Date
KR20220009249A true KR20220009249A (ko) 2022-01-24

Family

ID=79292826

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200087732A KR20220009249A (ko) 2020-07-15 2020-07-15 표시 장치 및 표시 장치의 제조 방법

Country Status (3)

Country Link
US (1) US20220020812A1 (ko)
KR (1) KR20220009249A (ko)
CN (1) CN113948619A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114664983B (zh) * 2022-03-22 2023-03-21 西湖大学 一种基于Micro LED的显示装置的制作方法以及显示装置
CN116705939B (zh) * 2023-06-02 2024-06-04 江西兆驰半导体有限公司 一种rgb三原色叠层外延结构及制备方法、rgb芯片

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102130144B (zh) * 2010-09-28 2013-02-13 映瑞光电科技(上海)有限公司 白色led芯片及其形成方法
US20160351548A1 (en) * 2015-05-28 2016-12-01 Mikro Mesa Technology Co., Ltd. Light emitting diode display device and manufacturing method thereof
KR102549171B1 (ko) * 2017-07-12 2023-06-30 삼성전자주식회사 발광소자 패키지 및 이를 이용한 디스플레이 장치
CN107994047A (zh) * 2017-11-29 2018-05-04 北京工业大学 一种全彩色平面排列的Micro-LED阵列制备方法
US10943532B2 (en) * 2018-12-11 2021-03-09 The Hong Kong University Of Science And Technology Monolithic full-color light-emitting diode display panel

Also Published As

Publication number Publication date
US20220020812A1 (en) 2022-01-20
CN113948619A (zh) 2022-01-18

Similar Documents

Publication Publication Date Title
US11721718B2 (en) Display device and method of fabricating the same
US11527520B2 (en) Micro light emitting diode display device
KR102064806B1 (ko) 표시 장치 및 표시 장치의 제조 방법
US11621252B2 (en) Display device which is capable of implementing an LED in a non-transfer manner and method of manufacturing the same
US20220020812A1 (en) Display device and method of manufacturing the same
US20220181381A1 (en) Light emitting element and display device
KR20190079147A (ko) 마이크로 led 전사 방법, 이를 이용한 마이크로 led 표시 패널 제조 방법 및 마이크로 led 표시 패널
US20240186472A1 (en) Display device comprising semiconductor light-emitting diode
US20220037303A1 (en) Display device
KR20220013193A (ko) 표시 장치
US20230066130A1 (en) Display device and method of manufacturing display device
US20230215975A1 (en) Nanorod light emitting element and display device including the same
US20240222385A1 (en) Display device
US20240222343A1 (en) Display device
US20240154057A1 (en) Light emitting device and display device including the same
US20240204157A1 (en) Display device
US20240213227A1 (en) Display device and method of manufacturing the same
EP4391052A1 (en) Display device
US20240186473A1 (en) Display device comprising semiconductor light emitting element
TW202424939A (zh) 顯示裝置
KR20240090766A (ko) 반도체 발광소자를 포함하는 디스플레이 장치 및 이의 제조 방법
JP2024086703A (ja) 表示装置
KR20200078179A (ko) 표시 장치

Legal Events

Date Code Title Description
A201 Request for examination