KR20240033059A - 반도체 발광 소자를 포함하는 디스플레이 장치 및 이의 제조 방법 - Google Patents

반도체 발광 소자를 포함하는 디스플레이 장치 및 이의 제조 방법 Download PDF

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KR20240033059A
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홍기상
이은혜
김정민
장훈
엄혜선
이문선
남주현
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엘지전자 주식회사
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Abstract

실시예에 따른 디스플레이 장치의 제조 방법은, 제1 조립 배선 및 제2 조립 배선과 중첩하는 평탄화층의 개구부 내측에 발광 소자를 자가 정렬하는 단계, 평탄화층 및 발광 소자 상에 도전층 및 유기층을 순차적으로 형성하는 단계, 유기층을 애싱(ashing)하여 유기층의 제1 부분 상의 제2 부분을 제거하는 단계, 및 제2 부분에 대응하는 도전층을 에칭(etching)하여 컨택 전극을 형성하는 단계를 포함하고, 컨택 전극은 발광 소자 하측의 제1 반도체층 측면에 접한다.

Description

반도체 발광 소자를 포함하는 디스플레이 장치 및 이의 제조 방법
본 발명은 디스플레이 장치 및 이의 제조 방법에 관한 것으로서, 보다 상세하게는 반도체 발광소자(Light Emitting Diode)를 이용한 디스플레이 장치 및 이의 제조 방법에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 디스플레이 장치에는 스스로 광을 발광하는 유기 발광 디스플레이(Organic Light Emitting Display; OLED) 등과 별도의 광원을 필요로 하는 액정 디스플레이(Liquid Crystal Display; LCD), 마이크로-LED 디스플레이 등이 있다.
마이크로-LED 디스플레이는 100㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광소자인 마이크로-LED를 표시소자로 사용하는 디스플레이이다.
마이크로-LED 디스플레이는 반도체 발광소자인 마이크로-LED를 표시소자로 사용하기 때문에 명암비, 응답속도, 색 재현율, 시야각, 밝기, 해상도, 수명, 발광효율이나 휘도 등 많은 특성에서 우수한 성능을 가지고 있다.
특히 마이크로-LED 디스플레이는 화면을 모듈 방식으로 분리, 결합할 수 있어 크기나 해상도 조절이 자유로운 장점 및 플렉서블 디스플레이 구현이 가능한 장점이 있다.
그런데 대형 마이크로-LED 디스플레이는 수백만 개 이상의 마이크로-LED가 필요로 하기 때문에 마이크로-LED를 디스플레이 패널에 신속하고 정확하게 전사하기 어려운 기술적 문제가 있다. 한편, 반도체 발광 소자를 기판에 전사하는 방법에 있어서, 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가조립 방식(self-assembly method) 등이 있다.
이 중에서, 자가조립 방식은 유체 내에서 반도체 발광 소자가 조립위치를 스스로 찾아가는 방식으로서 대화면의 디스플레이 장치의 구현에 유리한 방식이다.
한편, 발광 소자를 유체 내에서 전사하는 경우 조립 배선이 유체에 의해 부식되는 문제가 발생하고 있다. 조립 배선의 부식으로 인해 전기적 단락이 발생될 수 있으며, 조립 불량의 문제가 발생될 수 있다. 또한, 발광 소자를 구동하기 위한 배선에서 발광 소자와 배선의 정렬이 올바르게 이루어지지 않으면, 쇼트 불량의 문제가 발생할 수 있다.
실시예의 기술적 과제는 조립 배선과 발광 소자를 연결하는 컨택 전극이 발광 소자의 제1 반도체층에 셀프 얼라인되도록 형성하여 발광 소자의 조립율을 향상시킨 디스플레이 장치 및 이의 제조 방법을 제공하는 것이다.
또한, 실시예의 기술적 과제는 컨택 전극이 제2 반도체층 상에 형성되지 않도록 하여 컨택 전극으로 인한 광효율 저하를 개선할 수 있는 디스플레이 장치 및 이의 제조 방법을 제공하는 것이다.
또한, 실시예의 기술적 과제는 컨택 전극이 제1 반도체층에만 전기적으로 연결되도록 컨택 전극을 형성하여, 쇼트 불량을 개선한 디스플레이 장치 및 이의 제조 방법을 제공하는 것이다.
또한, 실시예의 기술적 과제는 컨택 전극이 외부의 이물로 인해 불량이 발생하는 것을 최소화한 디스플레이 장치 및 이의 제조 방법을 제공하는 것이다.
또한, 실시예의 기술적 과제는 디스플레이 장치 형성 시, 발광 소자가 유동되는 것을 최소화한 디스플레이 장치 및 이의 제조 방법을 제공하는 것이다.
또한, 실시예의 기술적 과제는 조립 배선의 부식을 최소화한 디스플레이 장치 및 이의 제조 방법을 제공하는 것이다.
또한, 실시예의 기술적 과제는 발광 소자의 자가 조립 시, 서로 다른 전압이 인가되는 한 쌍의 조립 배선을 발광 소자의 제1 반도체층과 구동 트랜지스터를 연결하는 전극으로 사용 가능한 디스플레이 장치 및 이의 제조 방법을 제공하는 것이다.
실시예의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
실시예에 따른 디스플레이 장치는 기판; 상기 기판 상에서 서로 이격되어 배치된 제1 조립 배선 및 제2 조립 배선; 상기 제1 조립 배선 및 상기 제2 조립 배선 상에 배치되고, 상기 제1 조립 배선 및 상기 제2 조립 배선과 중첩하는 개구부를 갖는 평탄화층; 상기 개구부 내측에 배치되고, 제1 반도체층 및 상기 제1 반도체층 상의 제2 반도체층을 포함하는 발광 소자; 및 상기 제1 조립 배선 및 상기 제2 조립 배선과 상기 제1 반도체층을 전기적으로 연결하는 컨택 전극을 포함할 수 있으며,
상기 컨택 전극은 상기 제1 반도체층의 측면, 상기 개구부에 중첩하는 상기 제1 조립 배선의 일부분 및 상기 제2 조립 배선의 일부분에 접할 수 있다.
또한, 실시예는 상기 제1 조립 배선 및 상기 제2 조립 배선과 상기 제1 반도체층 사이의 패시베이션층을 더 포함하고, 상기 패시베이션층은 상기 개구부에서 상기 제1 조립 배선 및 상기 제2 조립 배선을 노출시키는 컨택홀을 포함할 수 있다.
또한, 실시예에서 상기 컨택 전극은 상기 개구부에서 상기 평탄화층의 측면을 덮을 수 있다.
또한, 실시예에서 상기 컨택 전극의 일단은 상기 제2 반도체층의 외측으로 돌출된 상기 제1 반도체층의 상면 일부분에 접할 수 있다.
또한, 실시예는 상기 개구부에서 상기 컨택 전극을 덮는 유기층의 제1 부분을 더 포함하고, 상기 제1 부분의 상면은 상기 제2 반도체층의 상면과 상기 컨택 전극의 최상단부 사이에 배치될 수 있다.
또한, 실시예에서 상기 유기층은 상기 개구부에서 상기 평탄화층의 측면과 이격되고, 상기 컨택 전극의 최상단부는 상기 유기층과 상기 개구부에서 상기 평탄화층의 측면 사이에 배치될 수 있다.
또한, 실시예에서 상기 유기층은 상기 개구부에서 상기 평탄화층의 측면에 접하고, 상기 유기층은 상기 컨택 전극의 최상단부를 덮을 수 있다.
또한, 실시예는 상기 발광 소자의 일부분을 덮는 고정부를 더 포함하고, 상기 제1 반도체층의 측면 중 일부분은 상기 고정부와 접하고, 상기 제1 반도체층의 측면 중 나머지 부분은 상기 컨택 전극과 접할 수 있다.
또한, 실시예는 상기 개구부에서 상기 컨택 전극을 덮는 유기층의 제1 부분을 더 포함하고, 상기 제1 부분 및 상기 컨택 전극은 상기 고정부와 함께 상기 발광 소자를 둘러쌀 수 있다.
또한, 실시예는 상기 제2 반도체층의 측면과 상기 제1 반도체층의 상면의 일부에 배치되는 보호막을 더 포함할 수 있다.
또한, 실시예에서 상기 컨택 전극의 일단은 상기 보호막 상에 배치될 수 있다.
또한, 실시예는 상기 제2 반도체층의 측면과, 상기 제1 반도체층의 상면의 일부에 접하는 보호막을 더 포함할 수 있다.
또한, 실시예에서 상기 보호막과 상기 고정부는 서로 이격되어 있으며, 상기 컨택 전극은 상기 발광 소자를 둘러쌀 수 있다.
또한, 실시예에서 상기 컨택 전극은 상기 보호막과 상기 고정부 사이에 배치될 수 있다.
또한, 실시예에 따른 반도체 발광 소자를 포함하는 디스플레이 장치의 제조 방법은 제1 조립 배선 및 제2 조립 배선과 중첩하는 평탄화층의 개구부 내측에 발광 소자를 자가 정렬하는 단계; 상기 평탄화층 및 상기 발광 소자 상에 도전층 및 유기층을 순차적으로 형성하는 단계; 상기 유기층을 애싱(ashing)하여 상기 유기층의 제1 부분 상의 제2 부분을 제거하는 단계; 및 상기 제2 부분에 대응하는 상기 도전층을 에칭(etching)하여 컨택 전극을 형성하는 단계를 포함하고, 상기 컨택 전극은 상기 발광 소자 하측의 제1 반도체층 측면에 접할 수 있다.
또한, 실시예에서 상기 유기층의 상기 제2 부분을 제거하는 단계는, 상기 제2 부분을 제거하여 상기 발광 소자의 상측의 제2 반도체층을 노출시키고, 상기 발광 소자의 하측의 상기 제1 반도체층을 둘러싸는 상기 유기층의 제1 부분을 남기는 단계일 수 있다.
또한, 실시예는 상기 컨택 전극을 형성한 후, 상기 유기층의 상기 제1 부분을 제거하는 단계를 더 포함할 수 있다.
또한, 실시예는 상기 유기층의 상기 제1 부분을 리플로우(reflow)시키는 단계를 더 포함하고, 리플로우된 상기 제1 부분은 상기 컨택 전극의 최상단부를 덮을 수 있다.
또한, 실시예는 상기 개구부에서 상기 평탄화층의 측면 일부분과 상기 발광 소자 사이에 고정부를 형성하는 단계를 더 포함하고, 상기 도전층 및 상기 유기층을 순차적으로 형성하는 단계는 상기 고정부, 상기 발광 소자 및 상기 평탄화층 상에 상기 도전층 및 상기 유기층을 순차적으로 형성하는 단계일 수 있다.
또한, 실시예는 상기 제1 조립 배선 및 상기 제2 조립 배선 상에 패시베이션층 및 상기 평탄화층을 순차적으로 형성하는 단계; 상기 평탄화층에 상기 개구부를 형성하는 단계; 및 상기 개구부 내측에 상기 발광 소자를 자가 정렬한 후, 상기 개구부 내측에 배치된 상기 패시베이션층에 상기 제1 조립 배선 및 상기 제2 조립 배선을 노출시키는 컨택홀을 형성하는 단계를 더 포함하고, 상기 컨택 전극은 상기 컨택홀에서 노출된 상기 제1 조립 배선 및 상기 제2 조립 배선에 접할 수 있다.
실시예에 의하면 발광 소자의 자가 조립을 위한 배선을 발광 소자의 구동을 위한 배선으로도 활용할 수 있는 기술적 효과가 있다.
또한, 실시예는 컨택 전극이 발광 소자의 제1 반도체층에만 전기적으로 연결되도록 정렬하여, 컨택 전극 미스 얼라인 시 쇼트 불량이나 광효율이 저하되는 것을 개선할 수 있는 기술적 효과가 있다.
또한, 실시예는 컨택 전극이 발광 소자의 제2 반도체층 및 보조 전극과 전기적으로 절연되도록 할 수 있는 기술적 효과가 있다.
또한, 실시예는 외부의 이물로부터 컨택 전극을 보호할 수 있는 기술적 효과가 있다.
또한, 실시예는 발광 소자와 컨택 전극을 안정적으로 연결할 수 있는 기술적 효과가 있다.
또한, 실시예는 자가 조립 후 발광 소자가 유동하는 것을 최소화할 수 있는 기술적 효과가 있다.
또한, 실시예는 복수의 조립 배선의 부식 및 쇼트 불량을 최소화할 수 있는 기술적 효과가 있다.
또한, 실시예는 발광 소자의 구동을 위한 전압을 낮출 수 있는 기술적 효과가 있다.
실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 명세서내에 포함되어 있다.
도 1은 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 2는 실시예에 따른 디스플레이 장치의 개략적인 확대 평면도이다.
도 3은 실시예에 따른 디스플레이 장치의 단면도이다.
도 4a 내지 도 4c는 실시예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 공정도들이다.
도 5a 내지 도 5e는 실시예에 따른 디스플레이 장치의 컨택 전극 형성 과정을 설명하기 위한 공정도들이다.
도 6은 제2 실시예에 따른 디스플레이 장치의 단면도이다.
도 7은 제3 실시예에 따른 디스플레이 장치의 개략적인 확대 평면도이다.
도 8은 제3 실시예에 따른 디스플레이 장치의 단면도이다.
도 9는 제4 실시예에 따른 디스플레이 장치의 단면도이다.
도 10은 제5 실시예에 따른 디스플레이 장치의 개략적인 확대 평면도이다.
도 11은 제5 실시예에 따른 디스플레이 장치의 단면도이다.
도 12a 내지 도 12d는 제5 실시예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 공정도들이다.
도 13 내지 도 16은 제6 내지 제8 실시예들에 따른 디스플레이 장치의 단면도이다.
도 17은 제9 실시예에 따른 디스플레이 장치의 단면도이다.
도 18은 제9 실시예에 따른 디스플레이 장치의 개략적인 확대 평면도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 디지털 TV, 휴대폰, 스마트 폰(smart phone), 노트북 컴퓨터(laptop computer), 디지털방송용 단말기, PDA(personal digital assistants), PMP(portable multimedia player), 네비게이션, 슬레이트(Slate) PC, 태블릿(Tablet) PC, 울트라 북(Ultra-Book), 데스크탑 컴퓨터 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하에서는 도면을 참조하여 실시예에 대해 설명하기로 한다.
도 1은 실시예에 따른 디스플레이 장치의 개략적인 평면도이다. 도 1에서는 설명의 편의를 위해 디스플레이 장치(100)의 다양한 구성 요소 중 기판(110) 및 복수의 서브 화소(SP)만을 도시하였다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광소자에 의하여 구현될 수 있다. 실시예에서 발광소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.기판(110)은 디스플레이 장치(100)에 포함된 다양한 구성 요소를 지지하기 위한 구성으로, 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 유리 또는 수지 등으로 이루어질 수 있다. 또한, 기판(110)은 고분자 또는 플라스틱을 포함하여 이루어질 수도 있고, 플렉서빌리티(flexibility)를 갖는 물질로 이루어질 수도 있다.
기판(110)은 표시 영역(AA) 및 비표시 영역(NA)을 포함한다.
표시 영역(AA)은 복수의 서브 화소(SP)가 배치되어 영상이 표시되는 영역이다. 복수의 서브 화소(SP) 각각은 빛을 발광하는 개별 단위로, 복수의 서브 화소(SP) 각각에는 발광 소자(130) 및 구동 회로가 형성된다. 예를 들어, 복수의 서브 화소(SP)는 적색 서브 화소(SP), 녹색 서브 화소(SP), 청색 서브 화소(SP) 및/또는 백색 서브 화소(SP) 등을 포함할 수 있으며, 이에 제한되는 것은 아니다. 이하에서는 복수의 서브 화소(SP)가 적색 서브 화소(SP), 녹색 서브 화소(SP) 및 청색 서브 화소(SP)를 포함하는 것으로 가정하여 설명하기로 하나, 이에 제한되는 것은 아니다.
비표시 영역(NA)은 영상이 표시되지 않는 영역으로, 표시 영역(AA)에 배치된 서브 화소(SP)를 구동하기 위한 다양한 배선, 구동 IC 등이 배치되는 영역이다. 예를 들어, 비표시 영역(NA)에는 게이트 드라이버 IC, 데이터 드라이버 IC와 같은 다양한 IC 및 구동 회로 등이 배치될 수 있다. 한편, 비표시 영역(NA)은 기판(110)의 배면, 즉, 서브 화소(SP)가 없는 면에 위치되거나 생략될 수도 있으며, 도면에 도시된 바에 제한되지 않는다. 실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광소자를 구동할 수 있다.
이하에서는 복수의 서브 화소(SP)에 대한 보다 상세한 설명을 위해 도 2 및 도 3을 함께 참조한다.
도 2는 실시예에 따른 디스플레이 장치의 개략적인 확대 평면도이다. 도 3은 실시예에 따른 디스플레이 장치의 단면도이다. 도 2 및 도 3을 참조하면, 실시예에 따른 디스플레이 장치(100)는, 기판(110), 버퍼층(111), 게이트 절연층(112), 제1 패시베이션층(113), 제1 평탄화층(114), 제2 패시베이션층(115), 제2 평탄화층(116), 제3 평탄화층(117), 보호층(118), 블랙 매트릭스(BM), 차광층(LS), 구동 트랜지스터(DTR), 반도체 발광 소자(130), 조립 배선(120), 연결 전극(123), 컨택 전극(CE) 및 화소 전극(PE)을 포함할 수 있다.
도 2 및 도 3을 참조하면, 차광층(LS)이 기판(110) 상에 배치될 수 있다. 차광층(LS)은 기판(110) 하부에서 후술할 구동 트랜지스터(DTR)의 액티브층(ACT)으로 입사하는 광을 차단한다. 차광층(LS)에서 구동 트랜지스터(DTR)의 액티브층(ACT)으로 입사하는 광이 차단되어 누설 전류를 최소화할 수 있다.
버퍼층(111)이 기판(110) 및 차광층(LS) 상에 배치될 수 있다. 버퍼층(111)은 기판(110)을 통한 수분 또는 불순물의 침투를 저감할 수 있다. 버퍼층(111)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 다만, 버퍼층(111)은 기판(110)의 종류나 트랜지스터의 종류에 따라 생략될 수도 있으며, 이에 제한되지 않는다.
구동 트랜지스터(DTR)가 버퍼층(111) 상에 배치될 수 있다. 구동 트랜지스터(DTR)는 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
액티브층(ACT)이 버퍼층(111) 상에 배치될 수 있다. 액티브층(ACT)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
게이트 절연층(112)이 액티브층(ACT) 상에 배치될 수 있다. 게이트 절연층(112)은 액티브층(ACT)과 게이트 전극(GE)을 절연시키기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 전극(GE)이 게이트 절연층(112) 상에 배치될 수 있다. 게이트 전극(GE)은 구동 트랜지스터(DTR)의 소스 전극(SE)과 전기적으로 연결될 수 있다. 게이트 전극(GE)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 패시베이션층(113)이 게이트 전극(GE) 상에 배치될 수 있다. 제1 패시베이션층(113)에는 소스 전극(SE) 및 드레인 전극(DE) 각각이 액티브층(ACT)에 접속하기 위한 컨택홀이 형성된다. 제1 패시베이션층(113)은 제1 패시베이션층(113) 하부의 구성을 보호하기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
액티브층(ACT)과 전기적으로 연결되는 소스 전극(SE) 및 드레인 전극(DE)이 제1 패시베이션층(113) 상에 배치될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 평탄화층(114)이 구동 트랜지스터(DTR) 상에 배치될 수 있다. 제1 평탄화층(114)은 복수의 트랜지스터가 배치된 기판(110)의 상부를 평탄화할 수 있다. 제1 평탄화층(114)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)과 연결 전극(123)이 제1 평탄화층(114) 상에 배치될 수 있다.
먼저, 복수의 조립 배선(120)은 디스플레이 장치(100)의 제조 시 복수의 발광 소자(130)를 정렬하기 위한 전기장을 발생시키고, 디스플레이 장치(100)의 구동 시 복수의 발광 소자(130)로 저전위 전원 전압을 공급하는 배선이다. 이에, 조립 배선(120)은 저전위 전원 배선으로 지칭될 수 있다. 복수의 조립 배선(120)은 동일한 라인에 배치된 복수의 서브 화소(SP)를 따라 열 방향으로 배치된다. 복수의 조립 배선(120)은 동일 열에 배치된 복수의 서브 화소(SP)에 중첩하도록 배치될 수 있다. 예를 들어, 동일 열에 배치된 서브 화소(SP)에 하나의 제1 조립 배선(121) 및 제2 조립 배선(122)이 배치될 수 있다.
복수의 조립 배선(120)은 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)을 포함할 수 있다. 디스플레이 장치(100) 구동 시, 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에는 동일한 저전위 전압이 교류로 인가될 수 있다. 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)은 교대로 배치될 수 있다. 그리고 복수의 서브 화소(SP) 각각에서 하나의 제1 조립 배선(121) 및 하나의 제2 조립 배선(122)은 서로 인접하게 배치될 수 있다.
복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)은 도전성 물질, 예를 들어, 구리(Cu) 및 크롬(Cr) 등의 물질로 이루어질 수 있으며, 이에 제한되는 것은 아니다.
복수의 제1 조립 배선(121)은 제1 도전층(121a) 및 제1 클래드층(121b)을 포함할 수 있다. 제1 도전층(121a)은 제1 평탄화층(114) 상에 배치될 수 있다. 제1 클래드층(121b)은 제1 도전층(121a)에 접할 수 있다. 예를 들어, 제1 클래드층(121b)은 제1 도전층(121a)의 상면과 측면을 덮도록 배치될 수 있다. 그리고 제1 도전층(121a)은 제1 클래드층(121b)보다 두꺼운 두께를 가질 수 있다.
제1 클래드층(121b)은 제1 도전층(121a)보다 부식에 강한 물질로 이루어져 디스플레이 장치(100) 제조 시 제1 조립 배선(121)의 제1 도전층(121a)과 제2 조립 배선(122)의 제2 도전층(122a) 간의 마이그레이션(migration)에 의한 쇼트 불량을 최소화할 수 있는 기술적 효과가 있다. 예를 들어, 제1 클래드층(121b)은 몰리브덴(Mo), 몰리브덴 티타늄(MoTi) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
복수의 제2 조립 배선(122) 각각은 상술한 바와 같이 동일 라인에 배치된 복수의 서브 화소(SP)에 배치되고, 복수의 제1 조립 배선(121)과 복수의 제2 조립 배선(122)은 서로 이격되어 배치될 수 있다.
복수의 제2 조립 배선(122) 각각은 제2 도전층(122a) 및 제2 클래드층(122b)을 포함한다. 제1 평탄화층(114) 상에 제2 도전층(122a)이 배치된다. 그리고 제2 클래드층(122b)은 제2 도전층(122a)에 접하여 전기적으로 연결될 수 있다. 예를 들어, 제2 클래드층(122b)은 제2 도전층(122a)의 상면과 측면을 덮도록 배치될 수 있다. 그리고 제2 도전층(122a)은 제2 클래드층(122b)보다 두꺼운 두께를 가질 수 있다.
제2 클래드층(122b) 또한 제1 클래드층(121b)과 동일하게 제2 도전층(122a)보다 부식에 강한 물질로 이루어져 디스플레이 장치(100) 제조 시 제1 조립 배선(121)과 제2 조립 배선(122) 간의 마이그레이션에 의한 쇼트 불량을 최소화할 수 있다. 예를 들어, 제2 클래드층(122b)은 몰리브덴(Mo), 몰리브덴 티타늄(MoTi) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
복수의 서브 화소(SP) 각각에 연결 전극(123)이 배치된다. 연결 전극(123)은 발광 소자(130)와 구동 트랜지스터(DTR)를 전기적으로 연결하기 위한 전극으로, 제1 연결층(123a) 및 제2 연결층(123b)을 포함한다. 연결 전극(123)은 제1 평탄화층(114)에 형성된 컨택홀을 통해 구동 트랜지스터(DTR)의 소스 전극(SE) 및 드레인 전극(DE) 중 어느 하나에 전기적으로 연결될 수 있다. 예를 들어, 제1 연결층(123a)은 제1 조립 배선(121)의 제1 도전층(121a)과 동일 층에서 동일 물질로 형성되고, 제1 평탄화층(114)에 형성된 컨택홀을 통해 구동 트랜지스터(DTR)와 전기적으로 연결될 수 있고, 제2 연결층(123b)은 제1 클래드층(121b)과 동일 층에서 동일 물질로 형성되고, 제1 연결층(123a)의 상면과 측면을 덮을 수 있다.
제2 패시베이션층(115)이 제1 조립 배선(121), 제2 조립 배선(122) 및 연결 전극(123) 상에 배치될 수 있다. 제2 패시베이션층(115)은 제2 패시베이션층(115) 하부의 구성을 보호하기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 또한, 제2 패시베이션층(115)은 디스플레이 장치(100)의 제조 시 제1 조립 배선(121)과 제2 조립 배선(122) 간의 쇼트 불량이나, 부식을 방지하기 위한 절연층으로 기능할 수 있다.
다음으로, 제2 평탄화층(116)이 복수의 제2 조립 배선(122) 상에 배치될 수 있다. 제2 평탄화층(116)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
한편, 제2 평탄화층(116)은 복수의 발광 소자(130) 각각이 안착되는 복수의 개구부(116a)를 포함한다. 복수의 서브 화소(SP) 각각에 복수의 개구부(116a)가 배치될 수 있다. 예를 들어, 하나의 서브 화소(SP)에 1개의 개구부(116a)가 배치될 수도 있지만, 하나의 서브 화소(SP)에 복수의 개구부(116a)가 배치될 수도 있으며, 이에 제한되지 않는다.
복수의 개구부(116a)는 복수의 발광 소자(130)가 삽입되는 부분으로, 포켓으로도 지칭될 수 있다. 복수의 개구부(116a)는 복수의 조립 배선(120)과 중첩하도록 형성될 수 있다. 하나의 개구부(116a)는 하나의 서브 화소(SP)에서 서로 이웃하게 배치된 제1 조립 배선(121) 및 제2 조립 배선(122)과 중첩할 수 있다. 예를 들어, 제1 조립 배선(121)의 제1 클래드층(121b) 및 제2 조립 배선(122)의 제2 클래드 층은 개구부(116a)에 중첩할 수 있다.
복수의 개구부(116a)에 복수의 발광 소자(130)가 배치될 수 있다. 복수의 발광 소자(130)는 전류에 의해 빛을 발광하는 발광 소자(130)이다. 복수의 발광 소자(130)는 적색 광, 녹색 광, 청색 광 등을 발광하는 발광 소자(130)를 포함할 수 있고, 이들의 조합으로 백색을 포함하는 다양한 색상의 광을 구현할 수 있다. 예를 들어, 발광 소자(130)는 LED(Light Emitting Diode) 또는 마이크로 LED일 수 있으나, 이에 제한되지 않는다.
발광 소자(130)는 제1 반도체층(131), 발광층(132), 제2 반도체층(133), 보조 전극(134) 및 보호막(135)을 포함할 수 있다.
제1 반도체층(131)이 제2 패시베이션층(115) 상에 배치되고, 제2 반도체층(133)이 제1 반도체층(131) 상에 배치될 수 있다. 제1 반도체층(131) 및 제2 반도체층(133)은 특정 물질에 n형 및 p형의 불순물을 도핑하여 형성된 층일 수 있다. 예를 들어, 제1 반도체층(131) 및 제2 반도체층(133)은 AlInGaP계 반도체층을 포함할 수 있으며, 예를 들어 인듐 알루미늄 인화물(InAlP), 갈륨 비소(GaAs) 등과 같은 물질에 p형 또는 n형의 불순물이 도핑된 층일 수 있다. 그리고 p형의 불순물은 마그네슘, 아연(Zn), 베릴륨(Be) 등일 수 있고, n형의 불순물은 실리콘(Si), 게르마늄(Ge), 주석(Sn) 등일 수 있으나, 이에 제한되지 않는다.
한편, 제1 반도체층(131)의 일부분은 제2 반도체층(133) 외측으로 돌출되어 배치될 수 있다. 예를 들어, 제1 반도체층(131)의 상면은 제2 반도체층(133)의 하면과 중첩하는 부분과 제2 반도체층(133)의 하면 외측에 배치된 부분으로 이루어질 수 있다. 다만, 제1 반도체층(131)과 제2 반도체층(133)의 크기 및 형상은 다양하게 변형될 수 있으며, 이에 제한되지 않는다.
발광층(132)이 제1 반도체층(131)과 제2 반도체층(133) 사이에 배치될 수 있다. 발광층(132)은 제1 반도체층(131) 및 제2 반도체층(133)으로부터 정공 및 전자를 공급받아 빛을 발광할 수 있다. 발광층(132)은 단층 또는 다중 양자 우물(Multi-Quantum Well, MQW) 구조로 이루어질 수 있고, 예를 들어, 인듐 갈륨 질화물(InGaN) 또는 질화갈륨(GaN) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
보조 전극(134)이 제2 반도체층(133) 상면에 배치될 수 있다. 보조 전극(134)은 후술할 화소 전극(PE)과 제2 반도체층(133)을 전기적으로 연결하는 전극이다. 보조 전극(134)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등과 같은 투명 도전 물질로 이루어질 수 있지만, 이에 제한되지 않는다.
제1 반도체층(131)의 일부분, 발광층(132) 및 제2 반도체층(133)을 둘러싸는 보호막(135)이 배치된다. 보호막(135)을 형성하여 발광 소자(130)의 제1 반도체층(131), 발광층(132) 및 제2 반도체층(133)을 보호하고, 후술할 컨택 전극(CE) 및 화소 전극(PE) 형성 시 쇼트 불량을 방지할 수 있다. 보호막(135)은 발광 소자(130)의 외측면 중 적어도 발광 소자(130)의 측면을 덮을 수 있다. 예를 들어, 보호막(135)은 제1 반도체층(131)의 측면과 상면, 발광층(132)의 측면, 제2 반도체층(133) 외측으로 돌출된 제1 반도체층(131)의 상면 및 보조 전극(134)을 덮도록 배치될 수 있다. 다만, 보호막(135)은 제2 반도체층(133)의 측면과 발광층(132)의 측면만을 덮거나, 제1 반도체층(131)의 측면 일부분까지 덮을 수도 있으며, 이에 제한되지 않는다.
개구부(116a) 내측에 컨택 전극(CE)이 배치될 수 있다. 컨택 전극(CE)은 개구부(116a)에 중첩하는 제1 조립 배선(121)과 제2 조립 배선(122)을 발광 소자(130)의 제1 반도체층(131)과 전기적으로 연결하는 전극이다. 개구부(116a)에 중첩하는 제2 패시베이션층(115)의 일부분에 조립 배선(120)을 노출시키는 컨택홀을 형성한 후, 개구부(116a) 내측에 컨택 전극(CE)을 형성하여 발광 소자(130)의 제1 반도체층(131)과 제1 조립 배선(121) 및 제2 조립 배선(122)을 전기적으로 연결할 수 있다.
컨택 전극(CE)은 개구부(116a)에서 제2 평탄화층(116)의 측면, 개구부(116a)에서 제2 패시베이션층(115)으로부터 노출된 제1 조립 배선(121)의 제1 클래드층(121b) 및 제2 조립 배선(122)의 제2 클래드층(122b)과 제1 반도체층(131)의 측면에 접할 수 있다. 그리고 컨택 전극(CE)은 제2 반도체층(133) 외측으로 돌출된 제1 반도체층(131) 상부, 발광층(132)의 측면과 제2 반도체층(133)의 측면에까지 배치될 수도 있다. 이 경우, 발광층(132)과 제2 반도체층(133)을 둘러싸는 보호막(135)에 의해 컨택 전극(CE)과 제2 반도체층(133)이 전기적으로 연결되어 발생하는 쇼트 불량을 방지할 수 있다.
한편, 컨택 전극(CE)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 이루어질 수 있다. 이때, 컨택 전극(CE)이 반사 특성이 우수한 도전성 물질로 형성되는 경우, 발광 소자(130)에서 발광된 광 중 발광 소자(130) 측면으로 향하는 광은 컨택 전극(CE)에 의해 발광 소자(130) 상부로 반사될 수 있고, 광효율이 향상될 수 있다.
제3 평탄화층(117)이 복수의 발광 소자(130) 상에 배치될 수 있다. 제3 평탄화층(117)은 복수의 발광 소자(130)가 배치된 기판(110) 상부를 평탄화할 수 있고, 복수의 발광 소자(130)는 제3 평탄화층(117)에 의해 개구부(116a) 내측에 안정적으로 고정될 수 있다. 제3 평탄화층(117)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
화소 전극(PE)이 제3 평탄화층(117) 상에 배치될 수 있다. 화소 전극(PE)은 복수의 발광 소자(130)와 연결 전극(123)을 전기적으로 연결하기 위한 전극이다. 화소 전극(PE)은 제3 평탄화층(117)에 형성된 컨택홀을 통해 발광 소자(130)의 보조 전극(134)과 전기적으로 연결되는 동시에, 제3 평탄화층(117), 제2 평탄화층(116) 및 제2 패시베이션층(115)에 형성된 컨택홀을 통해 연결 전극(123)과 전기적으로 연결될 수 있다. 따라서, 화소 전극(PE)을 통해 발광 소자(130)의 보조 전극(134), 연결 전극(123) 및 구동 트랜지스터(DTR)가 전기적으로 연결될 수 있다.
블랙 매트릭스(BM)가 제3 평탄화층(117) 상에 배치될 수 있다. 블랙 매트릭스(BM)는 제3 평탄화층(117) 상에서 복수의 서브 화소(SP) 사이에 배치될 수 있다. 블랙 매트릭스(BM)는 복수의 서브 화소(SP) 간의 혼색을 저감할 수 있다. 블랙 매트릭스(BM)는 불투명한 물질로 이루어질 수 있으며, 예를 들어, 블랙 레진(black resin)으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
화소 전극(PE), 제3 평탄화층(117), 블랙 매트릭스(BM) 상에 보호층(118)이 배치된다. 보호층(118)은 보호층(118) 아래의 구성을 보호하기 위한 층으로, 투광성 에폭시, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
한편, 복수의 발광 소자(130)는 복수의 조립 배선(120)에 의해 개구부(116a) 내측에 자가 조립될 수 있다. 이하에서는 도 4a 내지 도 4c를 참조하여 복수의 발광 소자(130)의 자가 조립 공정을 설명하기로 한다.
도 4a 내지 도 4c는 실시예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 공정도들이다. 도 4a 내지 도 4c는 복수의 발광 소자(130)를 개구부(116a)에 자가 조립하는 공정을 설명하기 위한 공정도들이다.
도 4a를 참조하면, 유체(WT)가 채워진 챔버(CB)에 발광 소자(130)를 투입한다. 유체(WT)는 물 등을 포함할 수 있고, 유체(WT)가 채워진 챔버(CB)는 상부가 오픈된 형상일 수 있다.
이어서, 발광 소자(130)가 채워진 챔버(CB) 상에 원장 기판(10)을 위치시킬 수 있다. 원장 기판(10)은 디스플레이 장치(100)를 이루는 복수의 기판(110)으로 구성된 기판으로, 복수의 발광 소자(130)의 자가 조립 시에는 복수의 조립 배선(120)과 제2 평탄화층(116)까지 형성한 원장 기판(10)을 사용할 수 있다.
그리고 제1 조립 배선(121) 및 제2 조립 배선(122)과 제2 평탄화층(116)까지 형성된 원장 기판(10)을 챔버(CB) 상에 위치시키거나, 챔버(CB) 내에 투입한다. 이때, 제2 평탄화층(116)의 개구부(116a)와 유체(WT)가 서로 마주하도록 원장 기판(10)을 위치시킬 수 있다.
이어서, 원장 기판(10) 상에 자석(MG)을 위치시킬 수 있다. 챔버(CB)의 바닥에 가라앉거나 부유하는 발광 소자(130)들은 자석(MG)의 자기력에 의해 원장 기판(10) 측으로 이동할 수 있다.
이때, 발광 소자(130)는 자기장에 의해 이동하도록 자성체를 포함할 수 있다. 예를 들어, 발광 소자(130)는 철이나 코발트, 니켈과 같은 강자성체 물질을 포함할 수 있다.
다음으로, 도 4b 및 도 4c를 참조하면, 자석(MG)에 의해 제2 평탄화층(116) 측으로 이동한 발광 소자(130)는 제1 조립 배선(121)과 제2 조립 배선(122)에 의해 형성된 전기장에 의해 개구부(116a)에 자가 조립될 수 있다.
복수의 제1 조립 배선(121)과 복수의 제2 조립 배선(122)에는 교류 전압이 인가되어 전기장이 형성될 수 있다. 이러한 전기장에 의해 발광 소자(130)는 유전 분극되어 극성을 가질 수 있다. 그리고 유전 분극된 발광 소자(130)는 유전 영동(Dielectrophoresis, DEP), 즉, 전기장에 의해 특정 방향으로 이동하거나 고정될 수 있다. 따라서, 유전 영동을 이용하여 복수의 발광 소자(130)를 제2 평탄화층(116)의 개구부(116a) 내에 고정시킬 수 있다.
이때, 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)은 디스플레이 장치(100) 구동 시 동일한 전압이 인가되나, 디스플레이 장치(100) 제조 시 서로 다른 전압이 인가된다. 이를 위해, 디스플레이 장치(100) 제조 시 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)은 서로 다른 조립 패드에 연결되어, 서로 다른 전압이 인가될 수 있다.
이와 관련하여 도 4c를 참조하면, 디스플레이 장치(100) 제조 시, 복수의 발광 소자(130)의 자가 조립 시, 복수의 조립 배선(120)은 조립 패드와 연결될 수 있다. 구체적으로, 원장 기판(10) 상에는 디스플레이 장치(100)를 이루는 복수의 기판(110)과 함께 복수의 조립 패드 및 복수의 조립 배선(120) 연결부가 배치된다.
복수의 조립 패드는 복수의 조립 배선(120)에 전압을 인가하기 위한 패드로, 원장 기판(10)을 이루는 복수의 기판(110) 각각에 배치된 복수의 조립 배선(120)과 전기적으로 연결될 수 있다. 복수의 조립 패드는 원장 기판(10)에서 디스플레이 장치(100)의 기판(110) 외측에 형성될 수 있으며, 디스플레이 장치(100)의 제조 공정이 완료되면 디스플레이 장치(100)의 기판(110)과는 분리될 수 있다. 예를 들어, 제1 조립 패드(PD1)를 통해 복수의 제1 조립 배선(121)에 전압을 인가하고, 제2 조립 패드(PD2)를 통해 복수의 제2 조립 배선(122)에 전압을 인가하여 복수의 발광 소자(130)를 정렬하기 위한 전기장을 형성할 수 있다.
이때, 링크 배선(LL)을 이용해 하나의 기판(110) 상에 배치된 복수의 제1 조립 배선(121)을 하나로 연결하고, 복수의 제2 조립 배선(122) 또한 하나로 연결하여 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122) 각각을 용이하게 조립 패드에 연결할 수 있다.
예를 들어, 복수의 제1 조립 배선(121)은 링크 배선(LL)을 통해 하나로 연결되고, 복수의 제2 조립 배선(122)도 링크 배선(LL)을 통해 하나로 연결될 수 있다. 이 경우, 하나의 기판(110) 상에 배치된 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122) 각각을 개별적으로 조립 패드와 연결하지 않고, 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122) 각각을 하나로 연결하는 링크 배선(LL)과 조립 패드를 전기적으로 연결하여 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에 용이하게 발광 소자(130)의 자가 조립을 위한 전압을 인가할 수 있다.
따라서, 원장 기판(10)을 복수의 발광 소자(130)가 투입된 챔버(CB)에 위치시킨 후, 복수의 조립 패드를 통해 복수의 조립 배선(120)에 교류 전압을 인가하여 전기장을 형성할 수 있고, 복수의 발광 소자(130)를 제2 평탄화층(116)의 개구부(116a)에 용이하게 자가 조립할 수 있다.
한편, 도 4b를 참조하면, 복수의 발광 소자(130)의 자가 조립 시, 제1 조립 배선(121) 및 제2 조립 배선(122)이 유체(WT)에 노출되지 않도록 제2 패시베이션층(115)이 개구부(116a) 전체에 형성될 수 있다. 발광 소자(130)를 자가 조립하는 동안 제2 패시베이션층(115)은 개구부(116a)에 중첩하는 제1 조립 배선(121) 및 제2 조립 배선(122)을 덮도록 형성될 수 있다. 따라서, 제1 조립 배선(121) 및 제2 조립 배선(122)이 유체(WT)에 노출되어 부식되는 등의 불량을 방지할 수 있다.
다음으로, 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)의 전기장을 이용해 개구부(116a) 내에 발광 소자(130)를 고정시킨 상태에서 원장 기판(10)을 180도 뒤집을 수 있다. 만약, 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에 전압을 인가하지 않은 상태에서 원장 기판(10)을 뒤집는 경우, 복수의 발광 소자(130)가 개구부(116a) 내에서 이탈할 수도 있다. 그러므로, 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에 전압을 인가한 상태에서 원장 기판(10)을 뒤집고, 후속 공정을 진행할 수 있다.
그리고 복수의 발광 소자(130)의 자가 조립 공정이 완료된 후, 스크라이빙 라인을 따라 원장 기판(10)을 절단하여 복수의 기판(110)으로 분리할 수 있다. 이후, 복수의 제1 조립 배선(121)을 하나로 연결하는 링크 배선(LL)과 복수의 제2 조립 배선(122)을 하나로 연결하는 링크 배선(LL)을 통해 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에 용이하게 동일한 전압을 인가할 수 있다. 예를 들어, 디스플레이 장치(100) 구동 시, 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122) 각각을 하나로 연결하는 링크 배선(LL)과 구동 IC를 연결함으로써 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에 전압을 인가할 수 있다.
실시예에 따른 디스플레이 장치(100) 및 이의 제조 방법에서는 복수의 발광 소자(130)의 자가 조립을 위한 복수의 조립 배선(120) 중 적어도 일부를 복수의 발광 소자(130)에 저전위 전원 전압을 인가하는 배선으로 활용할 수 있는 기술적 효과가 있다. 디스플레이 장치(100) 제조 시, 자기장을 이용해 유체(WT) 내에서 부유하는 복수의 발광 소자(130)를 원장 기판(10)에 인접하게 이동시킬 수 있다.
이어서, 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에 서로 다른 전압을 인가하여 전기장을 형성할 수 있고, 복수의 발광 소자(130)는 전기장에 의해 복수의 개구부(116a) 내에 자가 조립될 수 있다. 이때, 저전위 전압을 공급하는 배선을 별도로 형성하고 이를 자가 조립된 복수의 발광 소자(130)에 연결하는 대신, 컨택 전극(CE)을 통해 복수의 조립 배선(120)과 발광 소자(130)의 제1 반도체층(131)을 전기적으로 연결하여 디스플레이 장치(100) 구동 시 복수의 조립 배선(120)을 복수의 발광 소자(130)로 저전위 전압을 공급하는 배선으로 사용할 수 있다.
따라서, 실시예에 따른 디스플레이 장치(100)에서는 복수의 조립 배선(120)을 복수의 발광 소자(130)의 자가 조립만이 아니라 복수의 발광 소자(130)의 구동을 위한 배선으로 사용할 수 있는 기술적 효과가 있다.
실시예에 따른 디스플레이 장치(100) 및 이의 제조 방법에서는 복수의 조립 배선(120)이 클래드층(121b, 122b)을 포함하고, 개구부(116a) 전체에 제2 패시베이션층(115)이 형성되어 복수의 조립 배선(120)이 부식되거나, 쇼트 불량이 발생하는 것을 저감할 수 있다. 복수의 제1 조립 배선(121)은 제1 도전층(121a) 및 제1 도전층(121a)을 둘러싸고 제1 도전층(121a)보다 부식에 강한 제1 클래드층(121b)으로 이루어지고, 복수의 제2 조립 배선(122)은 제2 도전층(122a) 및 제2 도전층(122a)을 둘러싸고 제2 도전층(122a)보다 부식에 강한 제2 클래드층(122b)으로 이루어진다. 디스플레이 장치(100) 제조 시, 복수의 조립 배선(120)이 형성된 원장 기판(10)을 유체(WT) 내에 위치시켜 복수의 발광 소자(130)를 자가 조립할 수 있다. 이 경우, 유체(WT) 내에 제1 도전층(121a) 및/또는 제2 도전층(122a)이 노출되어 조립 배선(120)이 부식될 수도 있고, 이에 의해 쇼트 불량이 발생할 수도 있다. 그러므로, 복수의 제1 조립 배선(121)의 제1 도전층(121a)을 제1 클래드층(121b) 및 제2 패시베이션층(115)으로 감쌀 수 있고, 복수의 제2 조립 배선(122)의 제2 도전층(122a)을 제2 클래드층(122b) 및 제2 패시베이션층(115)으로 감쌀 수 있다.
따라서, 복수의 조립 배선(120)이 제1 클래드층(121b) 및 제2 클래드층(122b)을 포함하는 구조로 형성되고, 복수의 발광 소자(130)를 자가 조립하는 동안 제2 패시베이션층(115)이 개구부(116a)에 중첩하는 복수의 조립 배선(120)을 덮도록 형성되어 복수의 조립 배선(120)의 신뢰성을 향상시킬 수 있는 기술적 효과가 있다.
한편, 복수의 발광 소자(130)의 자가 조립이 완료된 후, 복수의 제1 조립 배선(121)과 복수의 제2 조립 배선(122)을 발광 소자(130)의 제1 반도체층(131)과 연결하기 위해 컨택 전극(CE)을 형성해야 한다. 이때, 컨택 전극(CE)은 발광 소자(130)의 제1 반도체층(131)과 셀프 얼라인이 가능하다. 즉, 컨택 전극(CE)을 발광 소자(130)의 제1 반도체층(131)과 셀프 얼라인하여 형성할 수 있고, 컨택 전극(CE) 오정렬에 의해 컨택 전극(CE)과 보조 전극(134) 및 화소 전극(PE) 간의 쇼트 불량을 방지할 수 있다. 이에 대하여 도 5a 내지 도 5e를 참조하여 후술하기로 한다.
도 5a 내지 도 5e는 실시예에 따른 디스플레이 장치의 컨택 전극 형성 과정을 설명하기 위한 공정도들이다.
도 5a를 참조하면, 도 4a 내지 도 4c를 참조하여 상술한 바와 같이 개구부(116a) 내측에 발광 소자(130)를 자가 조립할 수 있다. 발광 소자(130)는 개구부(116a) 내측에 배치된 제2 패시베이션층(115) 상에 안착될 수 있다.
도 5b를 참조하면, 개구부(116a) 내측에서 발광 소자(130) 외측에 배치된 제2 패시베이션층(115) 일부분에 컨택홀(CH)을 형성한다. 개구부(116a)에서 제2 평탄화층(116)의 측면과 발광 소자(130) 사이의 공간에서 제2 패시베이션층(115)에 제1 조립 배선(121)과 제2 조립 배선(122)을 노출시키는 컨택홀(CH)을 형성할 수 있다. 제1 조립 배선(121) 및 제2 조립 배선(122)을 덮는 제2 패시베이션층(115)에 컨택홀(CH)을 형성하여 제1 조립 배선(121) 및 제2 조립 배선(122)을 노출시킬 수 있다.
이어서, 기판(110) 전면에 도전층(CL) 및 유기층(OL)을 순차적으로 형성한다. 구체적으로, 제2 평탄화층(116), 제1 조립 배선(121) 및 제2 조립 배선(122)과 발광 소자(130)를 덮도록 도전층(CL)을 형성할 수 있고, 도전층(CL) 상에 유기층(OL)을 형성할 수 있다. 특히, 도전층(CL)은 개구부(116a) 내측에서 제2 패시베이션층(115)의 컨택홀(CH)에서 노출된 제1 조립 배선(121)의 상면 및 제2 조립 배선(122)의 상면에 접하도록 형성될 수 있다. 도전층(CL)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금 또는 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등과 같은 도전성 물질로 이루어지고, 유기층(OL)은 포토 레지스트와 같은 유기 물질로 이루어질 수 있다.
이어서, 도 5c를 참조하면, 유기층(OL)에 애싱(ashing) 공정을 진행하여 유기층(OL)의 제2 부분(OL2)을 제거한다. 애싱 공정은 산소를 포함하는 플라즈마 등을 이용하여 포토 레지스트 또는 폴리머와 같은 유기 물질을 분해 또는 제거하는 공정이다.
애싱 공정을 통해 유기층(OL)의 제2 부분(OL2)만 제거하고 유기층(OL)의 제1 부분(OL1)은 남길 수 있다. 예를 들어, 애싱 공정 시, 유기층(OL)의 제2 부분(OL2)부터 제거되어, 기판(110) 상에는 개구부(116a) 내측에서 발광 소자(130)의 측면 일부분을 둘러싸는 유기층(OL)의 제1 부분(OL1)만 남을 수 있다.
본 명세서에서는 설명의 편의를 위해, 애싱 공정 시 제거되지 않는 유기층(OL)의 하측 부분을 제1 부분(OL1)으로 정의하고, 애싱 공정 시 제거되는 유기층(OL)의 상측 부분을 제2 부분(OL2)으로 지칭하였으나, 본 발명은 이에 제한되지 않는다.
이어서, 도 5d를 참조하면, 에칭(etching) 공정을 통해 유기층(OL)으로부터 노출된 도전층(CL)의 일부분을 제거한다. 유기층(OL)의 제2 부분(OL2)이 애싱 공정을 통해 제거됨에 따라, 유기층(OL)의 제2 부분(OL2)으로부터 도전층(CL)의 일부분이 외부에 노출될 수 있다. 예를 들어, 제2 평탄화층(116)의 상면과 개구부(116a)에서 제2 평탄화층(116)의 측면 상측 부분, 발광 소자(130)의 상측 부분을 덮는 도전층(CL) 일부분이 유기층(OL)으로부터 노출될 수 있다.
그리고 에칭 공정을 통해 제2 평탄화층(116)의 상면과 개구부(116a)에서 제2 평탄화층(116)의 측면 상측 부분, 발광 소자(130)의 상측 부분을 덮는 도전층(CL) 일부분이 제거되어, 유기층(OL)의 제1 부분(OL1) 아래에 배치된 도전층(CL)만이 남을 수 있다. 즉, 유기층(OL)은 도전층(CL) 에칭 시 마스크로 기능할 수 있고, 유기층(OL)으로 덮힌 도전층(CL) 일부분은 에칭 공정에서 제거되지 않을 수 있다. 따라서, 유기층(OL)의 제1 부분(OL1)에 대응되는 도전층(CL)만 기판(110) 상에 남겨 컨택 전극(CE)을 형성할 수 있다.
그리고 마스크로 기능하는 유기층(OL)의 제1 부분(OL1)은 적어도 발광 소자(130)의 제1 반도체층(131)을 둘러싸도록 배치되므로, 제1 반도체층(131) 측면에 접하는 도전층(CL)은 에칭 공정에서 제거되지 않고 기판(110) 상에 남을 수 있다. 제1 부분(OL1)의 상면은 제2 반도체층(133)의 상면보다 아래에 배치될 수 있다. 따라서, 제1 반도체층(131)의 측면에 접하는 컨택 전극(CE)을 형성할 수 있다.
한편, 유기층(OL)의 상면과 개구부(116a)에서 제2 평탄화층(116)의 측면 사이에서 도전층(CL)이 노출되어 일부 에칭될 수도 있다. 예를 들어, 유기층(OL)의 상면과 제2 평탄화층(116) 사이에서 노출된 도전층(CL) 일부분이 에칭 공정 시 함께 제거되어 컨택 전극(CE)의 최상단부가 유기층(OL)의 상면보다 아래에 배치될 수 있고, 유기층(OL)의 측면과 개구부(116a)에서 제2 평탄화층(116)의 측면 사이에 빈 공간(X)이 형성될 수도 있다. 예를 들어, 제1 부분(OL1)의 상면은 제2 반도체층(133)의 상면과 컨택 전극(CE)의 최상단부 사이에 배치될 수 있다. 다만, 에칭 공정 설계에 따라 도 5d에 도시된 바와 달리 컨택 전극(CE)의 최상단부가 유기층(OL)의 제1 부분(OL1)의 상면과 대응되도록 형성될 수도 있으며, 이에 제한되지 않는다.
다음으로, 도 5e를 참조하면, 컨택 전극(CE)을 형성한 후, 유기층(OL)의 제1 부분(OL1)을 제거한다. 그리고 제2 평탄화층(116), 컨택 전극(CE) 및 발광 소자(130) 상에 제3 평탄화층(117), 화소 전극(PE), 블랙 매트릭스(BM) 및 보호층(118)을 순차적으로 형성하여 디스플레이 장치(100)의 제조 공정을 완료할 수 있다.
유기층(OL)은 스트립(strip) 공정을 통해 제거할 수 있다. 예를 들어, 유기층(OL)은 포토 레지스트일 수 있고, 화학 물질을 이용해 유기층(OL)을 제거할 수 있다. 이때, 유기층(OL)은 제2 평탄화층(116)과 다른 물질로 형성될 수 있다. 만약, 유기층(OL)과 제2 평탄화층(116)이 동일한 물질로 형성된 경우, 유기층(OL)을 제거하는 스트립 공정에서 제2 평탄화층(116)이 손상될 수도 있다. 따라서, 유기층(OL)과 제2 평탄화층(116)은 서로 다른 유기 물질로 이루어질 수 있다.
종래에는 컨택 전극을 형성하기 위해, 발광 소자 상에서 기판 전면에 도전층을 형성한 후, 제1 반도체층의 측면은 덮고, 발광 소자의 상측 부분, 즉, 제2 반도체층 및 보조 전극을 노출시키는 포토 레지스트를 형성하였다. 그리고 포토 레지스트에 중첩하지 않는 도전층을 제거하여 컨택 전극을 형성하였다. 다만, 공정 마진이나 오정렬에 의해 포토 레지스트가 제2 반도체층 및 보조 전극의 일부를 덮도록 형성되는 경우, 보조 전극 및 제2 반도체층에 접하는 도전층이 제거되지 않아 보조 전극과 컨택 전극 간의 쇼트 불량이 발생할 수도 있다. 또한, 컨택 전극의 형성 위치가 틀어지게 되어 발광 소자에서 발광된 광의 진행을 방해할 수도 있다. 이에, 포토 레지스트의 오정렬 등으로 인해 컨택 전극의 형성 위치가 틀어지는 경우, 쇼트 불량이나 광 효율이 저하되는 문제점이 있었다.
이와 달리, 실시예에 따른 디스플레이 장치(100) 및 디스플레이 장치(100)의 제조 방법은 유기층(OL)의 애싱 공정을 통해 발광 소자(130)의 제1 반도체층(131)과 컨택 전극(CE)을 셀프 얼라인할 수 있다. 먼저, 발광 소자(130) 상에서 기판(110) 전면에 컨택 전극(CE) 형성을 위한 도전층(CL) 및 유기층(OL)을 함께 형성할 수 있다. 그리고 유기층(OL)에 애싱 공정을 진행하여, 유기층(OL) 중 개구부(116a) 내측에 위치한 제1 부분(OL1)만 남기고 유기층(OL)의 제2 부분(OL2)을 제거할 수 있고, 발광 소자(130)의 보조 전극(134) 및 제2 반도체층(133)을 덮는 도전층(CL)을 노출시킬 수 있다. 그리고 에칭 공정을 진행하여 유기층(OL)으로부터 노출된 도전층(CL) 일부분, 즉, 발광 소자(130)의 보조 전극(134) 및 제2 반도체층(133)을 덮는 도전층(CL) 일부분은 제거할 수 있고, 유기층(OL)의 제1 부분(OL1)으로 덮힌 도전층(CL) 일부분은 제거되지 않고 남아 제1 반도체층(131)의 측면과 제1 조립 배선(121) 및 제2 조립 배선(122)에 접하는 컨택 전극(CE)이 형성될 수 있다.
따라서, 개구부(116a) 내측에서 발광 소자(130)의 제1 반도체층(131)을 둘러싸는 유기층(OL)만 남도록 애싱 공정을 진행하여, 제1 반도체층(131) 측면에 접하는 도전층(CL)만 남기고 나머지는 에칭할 수 있고, 발광 소자(130)의 제1 반도체층(131)과 복수의 조립 배선(120)을 전기적으로 연결하는 컨택 전극(CE)을 용이하게 형성할 수 있는 기술적 효과가 있다.
도 6은 제2 실시예에 따른 디스플레이 장치의 단면도이다. 도 6의 디스플레이 장치(600)는 제1 실시예의 특징을 채용할 수 있다. 예를 들어, 컨택 전극(CE)이 제1 반도체층(131)에 접촉하여, 제1 반도체층(131)과 복수의 조립 배선(120)을 전기적으로 연결할 수 있는 기술적 효과가 있다. 이하, 보호막(635)과 컨택 전극(CE)의 형태를 중심으로 기술하도록 한다.
도 6을 참조하면, 발광 소자(630)는 보호막(635)을 포함한다. 보호막(635)은 발광층(132)의 측면, 제2 반도체층(133)의 상면과 측면 및 보조 전극(134)의 상면을 덮도록 배치된다. 이때, 제1 반도체층(131)의 상면 중 발광 소자(630) 및 제2 반도체층(133)의 외측으로 돌출된 제1 반도체층(131) 상면 일부분에는 보호막(635)이 형성되지 않는다. 발광층(132) 및 제2 반도체층(133) 외측으로 돌출된 제1 반도체층(131)의 상면 일부분과 측면은 보호막(635)으로부터 노출될 수 있다.
컨택 전극(CE)은 제1 반도체층(131)의 측면과 보호막(635)으로부터 노출된 제1 반도체층(131)의 상면 일부분을 덮도록 배치된다. 컨택 전극(CE)은 제1 반도체층(131)의 측면이자 제1 반도체층(131)의 상면 일부분에 접하여 제1 반도체층(131)과 전기적으로 연결될 수 있다.
따라서, 제2 실시예에 따른 디스플레이 장치(600)에서는 보호막(635)으로부터 제1 반도체층(131)을 최대한 노출시켜 제1 반도체층(131)과 컨택 전극(CE)의 접촉 면적을 확보할 수 있고, 발광 소자(630)와 컨택 전극(CE)을 안정적으로 연결할 수 있는 기술적 효과가 있다.
보호막(635)은 제2 반도체층(133), 발광층(132) 및 보조 전극(134)을 덮고, 제2 반도체층(133) 및 발광층(132) 외측으로 돌출된 제1 반도체층(131)의 상면 일부분과 측면은 덮지 않는다. 그리고 컨택 전극(CE)은 제2 반도체층(133) 및 발광층(132) 외측으로 돌출된 제1 반도체층(131)의 상면과 측면에 접할 수 있다. 만약, 디스플레이 장치(600) 제조 과정에서 고온 공정으로 인해 제1 반도체층(131)의 측면과 컨택 전극(CE) 사이의 접착력이 저하되고, 컨택 전극(CE)이 들뜨게 되면 불량으로 이어질 수 있다. 그러나, 컨택 전극(CE)이 제1 반도체층(131)의 상면까지 접하도록 형성됨에 따라 컨택 전극(CE)과 제1 반도체층(131)의 컨택 면적이 증가되고, 컨택 전극(CE)과 제1 반도체층(131)은 안정적으로 연결될 수 있다.
따라서, 제2 실시예에 따른 디스플레이 장치(600)에서는 제1 반도체층(131)과 컨택 전극(CE)의 컨택 면적을 향상시켜, 발광 소자(630)와 컨택 전극(CE)을 안정적으로 고정할 수 있는 기술적 효과가 있다.
도 7은 제3 실시예에 따른 디스플레이 장치의 개략적인 확대 평면도이다. 도 8은 제3 실시예에 따른 디스플레이 장치의 단면도이다. 제3 실시예는 제1 실시예의 특징을 채용할 수 있다. 예를 들어, 컨택 전극(CE)는 제1 반도체층(131)과 접촉하여, 제1 반도체층(131)과 조립 배선(120)을 연결할 수 있는 기술적 효과가 있다. 이하, 유기층(OL)을 중심으로 기술하도록 한다.
도 7 및 도 8을 참조하면, 개구부(116a) 내측에 유기층(OL)의 제1 부분(OL1)이 배치된다. 유기층(OL)의 제1 부분(OL1)은 개구부(116a) 내측에서 컨택 전극(CE)을 덮도록 배치될 수 있다. 유기층(OL)의 제1 부분(OL1)은 개구부(116a)에서 제2 평탄화층(116)의 측면을 덮는 컨택 전극(CE) 일부분과 발광 소자(130)의 제1 반도체층(131) 측면을 덮는 컨택 전극(CE) 일부분 사이의 공간을 채울 수 있다. 컨택 전극(CE)의 최상단부를 제외한 컨택 전극(CE) 나머지 부분 모두 유기층(OL)의 제1 부분(OL1)으로 덮힐 수 있다. 제1 부분(OL1)의 상면은 제2 반도체층(133)의 상면과 컨택 전극(CE)의 최상단부 사이에 배치될 수 있다.
한편, 유기층(OL)의 제1 부분(OL1)은 컨택 전극(CE) 형성을 위해 기판(110) 전면에 형성된 유기층(OL)의 제1 부분(OL1)일 수 있다. 예를 들어, 도 5c 및 도 5d에서 상술한 바와 같이, 컨택 전극(CE) 형성을 위해 기판(110) 전면에 도전층(CL) 및 유기층(OL)을 순차적으로 형성하고, 애싱 공정을 진행하여 개구부(116a) 내측에만 유기층(OL)의 제1 부분(OL1)을 남길 수 있다. 이후 에칭 공정을 진행하여 유기층(OL)의 제1 부분(OL1)으로 덮히지 않은 도전층(CL)의 나머지 부분을 제거할 수 있고, 컨택 전극(CE)을 형성할 수 있다. 마지막으로, 유기층(OL)의 제1 부분(OL1)을 제거하지 않은 상태에서 유기층(OL)의 제1 부분(OL1) 상에 제3 평탄화층(117), 화소 전극(PE), 뱅크 및 보호층(118)을 순차적으로 형성하여 도 7 및 도 8의 디스플레이 장치(700)를 형성할 수 있다.
이때, 유기층(OL)의 제1 부분(OL1)을 스트립 공정으로 제거하지 않기 때문에, 유기층(OL)의 제1 부분(OL1)을 제2 평탄화층(116)과 동일한 물질로 형성할 수도 있다. 다만, 유기층(OL)은 제2 평탄화층(116)과 서로 다른 물질로 이루어질 수도 있으며, 이에 제한되지 않는다.
제3 실시예에 따른 디스플레이 장치(700)에서는 컨택 전극(CE) 형성 시 사용되는 유기층(OL)의 제1 부분(OL1)을 제거하지 않고 남겨두어, 컨택 전극(CE)을 보호할 수 있다. 컨택 전극(CE) 형성 시, 기판(110) 전면에 유기층(OL)을 형성하고, 애싱 공정을 진행하여 유기층(OL)의 제1 부분(OL1)만 개구부(116a) 내측에 남길 수 있다. 그리고 에칭 공정을 진행하여 유기층(OL)의 제1 부분(OL1)과 대응되는 도전층(CL)만 남겨 컨택 전극(CE)을 형성할 수 있다.
이때, 유기층(OL)의 제1 부분(OL1)을 제거하지 않고 그대로 두어 컨택 전극(CE)을 보호할 수 있다. 예를 들어, 유기층(OL)의 제1 부분(OL1)을 제거하여 컨택 전극(CE)이 노출된 상태에서 컨택 전극(CE)과 발광 소자(130)의 상측 부분, 예를 들어, 제2 반도체층(133)이나 보조 전극(134)을 연결하는 도전성 이물이 발생할 수도 있다. 이 경우, 컨택 전극(CE)과 발광 소자(130)의 상측 부분이 도전성 이물에 의해 쇼트 불량이 발생할 수 있다.
따라서, 제3 실시예에 따른 디스플레이 장치(700)에서는 컨택 전극(CE) 형성 시, 컨택 전극(CE)을 덮는 유기층(OL)의 제1 부분(OL1)을 제거하지 않고 그대로 두어 컨택 전극(CE)을 외부의 이물로부터 보호할 수 있는 기술적 효과가 있다.
도 9는 제4 실시예에 따른 디스플레이 장치의 단면도이다. 제4 실시예는 제3 실시예의 특징을 채용할 수 있다. 예를 들어, 컨택 전극(CE)은 제1 반도체층(131)과 접하며, 유기층의 제1 부분(OL1)이 컨택 전극(CE)을 덮을 수 있다. 이하, 유기층(OL)의 제1 부분(OL1)의 형태를 중심으로 기술하도록 한다.
도 9를 참조하면, 유기층(OL)의 제1 부분(OL1')은 컨택 전극(CE)을 모두 덮을 수 있다. 유기층(OL)의 제1 부분(OL1')은 컨택 전극(CE)의 최상단부를 덮도록 컨택 전극(CE) 상부에서 개구부(116a)에서 제2 평탄화층(116)의 측면 및 발광 소자(130)의 보호막(135)에 접할 수 있다. 유기층(OL)의 제1 부분(OL1')과 제1 개구부(116a)에서 제2 평탄화층(116)의 측면 사이 및 유기층(OL)의 제1 부분(OL1')과 보호막(135) 사이에서 빈 공간은 모두 제1 부분(OL1')으로 채워질 수 있다.
유기층(OL)의 제1 부분(OL1')은 리플로우(reflow)되어 컨택 전극(CE) 모두를 덮을 수 있다. 예를 들어, 도 5d에 도시된 바와 같이 유기층(OL)의 제1 부분(OL1)이 형성된 상태에서 열을 가하면, 유기층(OL)의 제1 부분(OL1)이 유동성을 갖고 제1 부분(OL1)의 상부의 측부는 일부 흘러내리며 좌우로 퍼질 수 있다. 리플로우된 제1 부분(OL1')은 상부의 측부가 흘러내리며 개구부(116a)에서 제2 평탄화층(116)의 측면과 유기층(OL) 사이의 빈 공간과 유기층(OL)과 보호막(135) 사이의 빈 공간, 예를 들어, 도 5d에 표시된 X 영역을 채울 수 있다. 따라서, 리플로우 공정을 진행하여 유기층(OL)의 제1 부분(OL1')이 컨택 전극(CE)을 모두 덮도록 제1 부분(OL1')의 형상을 변형시킬 수 있다.
따라서, 제4 실시예에 따른 디스플레이 장치(900)에서는 리플로우 공정을 진행하여 유기층(OL)의 제1 부분(OL1')이 컨택 전극(CE) 모두를 덮는 구조를 갖게 할 수 있다. 리플로우 공정을 진행하기 전 유기층(OL)의 제1 부분(OL1)과 제2 평탄화층(116)의 측면 사이와 유기층(OL)의 제1 부분(OL1)과 발광 소자(130) 사이의 빈 공간에서 컨택 전극(CE) 최상단부가 일부 노출될 수 있다. 그리고 리플로우 공정을 통해 유기층(OL)의 제1 부분(OL1')이 유동성을 갖도록 할 수 있고, 유동성을 갖는 유기층(OL)의 제1 부분(OL1')은 컨택 전극(CE) 최상단부까지 덮도록 흘러내릴 수 있다. 그러므로, 유기층(OL)의 제1 부분(OL1')이 컨택 전극(CE)을 모두 덮도록 형성되어 외부에 컨택 전극(CE)이 노출되지 않도록 할 수 있다.
따라서, 제4 실시예에 따른 디스플레이 장치(900)에서는 유기층(OL)의 제1 부분(OL1')이 리플로우되어 컨택 전극(CE)을 모두 덮는 구조로 형성됨에 따라, 컨택 전극(CE)을 외부로부터 보호할 수 있고, 컨택 전극(CE)과 다른 구성 간의 쇼트 불량이 발생하지 않도록 할 수 있는 복합적 기술적 효과가 있다.
도 10은 제5 실시예에 따른 디스플레이 장치의 개략적인 확대 평면도이다. 도 11은 제5 실시예에 따른 디스플레이 장치의 단면도이다. 제5 실시예에 따른 디스플레이 장치(1000)는 제1 실시예의 특징을 채용할 수 있다. 예를 들어, 컨택 전극(CE)은 제1 반도체층(131)에 접하며, 제1 반도체층(131)과 조립 배선(120)과 전기적으로 연결할 수 있다. 이하, 고정부(FX)를 중심으로 기술하도록 한다.
도 10 및 도 11을 참조하면, 개구부(116a)에 발광 소자(130)의 일부분을 고정하는 고정부(FX)가 배치된다. 고정부(FX)는 개구부(116a) 내측에서 발광 소자(130)의 일부분을 덮도록 배치된다. 그리고 발광 소자(130)의 제1 반도체층(131)의 측면은 고정부(FX)에 접하는 일부분 및 컨택 전극(CE)에 접하는 일부분으로 이루어질 수 있다. 예를 들어, 도 10에서와 같이 고정부(FX)는 발광 소자(130)의 좌측 및 우측 일부분을 덮도록 배치될 수도 있고, 고정부(FX)는 발광 소자(130)의 한 부분만을 덮을 수도 있으며, 고정부(FX)의 위치 및 개수는 이에 제한되지 않는다.
고정부(FX)의 일부분은 제2 평탄화층(116) 상면으로 연장되어 배치될 수도 있다. 예를 들어, 고정부(FX)는 제2 평탄화층(116)의 상면, 개구부(116a)에서 제2 평탄화층(116)의 측면 및 발광 소자(130)의 일부분을 덮을 수 있다. 다만, 고정부(FX)는 개구부(116a) 내측에만 배치될 수도 있으며, 이에 제한되지 않는다.
고정부(FX)는 기판(110) 상에 자가 조립된 발광 소자(130) 상에 컨택 전극(CE) 및 제3 평탄화층(117)을 형성하기 전, 발광 소자(130)가 유동되는 것을 방지할 수 있는 기술적 효과가 있다.
이하에서는 도 12a 내지 도 12d를 참조하여 고정부(FX)를 포함하는 디스플레이 장치(1000)의 제조 방법을 설명하기로 한다.
도 12a 내지 도 12d는 제5 실시예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 공정도들이다.
도 12a를 참조하면, 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)을 이용해 개구부(116a) 내측에 발광 소자(130)를 자가 조립한다. 그리고 발광 소자(130)의 일부분을 덮는 고정부(FX)를 형성한다. 고정부(FX)는 개구부(116a) 내측에서 발광 소자(130)의 일부분에 접하도록 형성될 수 있다. 그리고 고정부(FX)의 엣지는 개구부(116a) 외측으로 연장되어 제2 평탄화층(116) 상면 상에 형성될 수 있다.
이어서, 개구부(116a) 내측에서 발광 소자(130) 외측에서 배치된 제2 패시베이션층(115)에 컨택홀(CH)을 형성하여 제1 조립 배선(121) 및 제2 조립 배선(122)을 노출시킬 수 있다. 그리고 고정부(FX) 및 발광 소자(130) 상에서 기판(110) 전면에 도전층(CL) 및 유기층(OL)을 순차적으로 형성한다. 고정부(FX), 발광 소자(130) 및 제2 평탄화층(116)을 덮도록 도전층(CL) 및 유기층(OL)을 형성할 수 있고, 도전층(CL)은 개구부(116a) 내측에 형성된 컨택홀(CH)을 통해 제1 조립 배선(121) 및 제2 조립 배선(122)에 접할 수 있다.
이어서, 도 12b를 참조하면, 애싱 공정을 진행하여 유기층(OL)의 제2 부분(OL2)을 제거하고, 개구부(116a) 내측에서 발광 소자(130)의 하측 부분, 예를 들어, 발광 소자(130)의 제1 반도체층(131)을 둘러싸는 유기층(OL)의 제1 부분(OL1)만 남긴다. 따라서, 애싱 공정을 통해 개구부(116a) 내측에서 발광 소자(130)의 제1 반도체층(131)을 둘러싸는 유기층(OL)의 제1 부분(OL1)만 남을 수 있다.
이어서, 도 12c를 참조하면, 에칭 공정을 진행하여 도전층(CL)을 제거한다. 에칭 공정 시, 유기층(OL)의 제1 부분(OL1)으로부터 노출된 도전층(CL) 일부분이 제거될 수 있고, 유기층(OL)의 제1 부분(OL1)으로 덮힌 도전층(CL)의 일부분은 제거되지 않을 수 있다. 따라서, 유기층(OL)의 제1 부분(OL1)에 의해 제거되지 않은 도전층(CL)의 일부분은 발광 소자(130)의 제1 반도체층(131)과 제1 조립 배선(121) 및 제2 조립 배선(122)을 연결하는 컨택 전극(CE)이 될 수 있다.
마지막으로, 도 12d를 참조하면, 유기층(OL)의 제1 부분(OL1)을 제거한다. 그리고 발광 소자(130), 고정부(FX), 컨택 전극(CE) 및 제2 평탄화층(116) 상에 제3 평탄화층(117), 화소 전극(PE), 블랙 매트릭스(BM) 및 보호층(118)을 순차적으로 형성한다.
제5 실시예에 따른 디스플레이 장치(1000) 및 이의 제조 방법에서는 기판(110) 상에 발광 소자(130)를 자가 조립한 후, 후공정에서 발광 소자(130)가 유동하지 않도록 발광 소자(130)를 고정하는 고정부(FX)를 형성할 수 있다. 발광 소자(130)를 개구부(116a) 내측에 자가 조립한 후, 발광 소자(130) 상에 컨택 전극(CE), 제3 평탄화층(117), 화소 전극(PE) 등을 형성할 수 있다. 다만, 발광 소자(130) 상에 컨택 전극(CE) 등을 형성하는 과정에서 발광 소자(130)가 고정되지 않아 유동될 수 있다.
이를 방지하기 위해, 발광 소자(130) 상에 컨택 전극(CE) 등의 형성 공정을 진행하기 전 고정부(FX)를 미리 형성할 수 있다. 고정부(FX)는 발광 소자(130)의 일부분을 덮도록 배치되어 발광 소자(130)를 개구부(116a) 내측에 고정시킬 수 있다. 그러므로, 자가 조립된 발광 소자(130) 상에 후공정을 진행하더라도 고정부(FX)에 의해 발광 소자(130)가 유동하지 않을 수 있다.
따라서, 제5 실시예에 따른 디스플레이 장치(1000) 및 이의 제조 방법에서는 자가 조립된 발광 소자(130)를 고정하는 고정부(FX)를 형성하여 발광 소자(130)가 디스플레이 장치(1000) 제조 과정에서 유동되는 것을 방지할 수 있는 기술적 효과가 있다.
도 13 내지 도 16은 제6 내지 제8 실시예에 따른 디스플레이 장치의 단면도이다. 도 13 내지 도 16의 디스플레이 장치(1300, 1400, 1600) 각각은 도 6, 도 7과 도 8 및 도 9의 디스플레이 장치(600, 700, 900) 각각과 비교하여 고정부(FX)를 더 포함하며 이를 중심으로 기술하도록 한다.
도 10 및 도 11의 디스플레이 장치(1000)에서 설명한 고정부(FX)는 제6내지 제8 실시예에 따른 디스플레이 장치(1300, 1400, 1600)에 적용될 수 있다.
예를 들어, 도 6의 디스플레이 장치(600)에 고정부(FX)를 적용하여 도 13의 디스플레이 장치(1300)를 형성할 수 있다. 구체적으로, 발광 소자(630)의 보호막(635)은 발광층(132) 및 제2 반도체층(133) 외측으로 돌출된 제1 반도체층(131)의 상면은 덮지 않을 수 있다. 보호막(635)이 제1 반도체층(131)의 상면을 덮지 않는 발광 소자(630)를 기판(110) 상에 자가 조립하고, 자가 조립된 발광 소자(630) 상에 고정부(FX)를 형성할 수 있다.
이후, 발광 소자(630) 및 고정부(FX) 상에 도전층(CL) 및 유기층(OL)을 형성하여 컨택 전극(CE)을 형성할 수 있다. 이 경우, 고정부(FX)와 접하는 발광 소자(630) 일부분에는 컨택 전극(CE)이 형성될 수 없다. 고정부(FX)는 컨택 전극(CE)과 함께 발광 소자(630)를 둘러싸도록 배치될 수 있다. 따라서, 보호막(635)으로부터 노출된 제1 반도체층(131)의 상면 중 일부분은 컨택 전극(CE)에 접하고, 다른 일부분은 고정부(FX)에 접할 수 있다.
다른 예를 들어, 도 7 및 도 8의 디스플레이 장치(700)에 고정부(FX)를 적용하여 도 14 및 도 15의 디스플레이 장치(1400)를 형성할 수 있다. 구체적으로, 자가 조립된 발광 소자(130) 상에 고정부(FX)를 형성하고, 고정부(FX) 상에 유기층(OL) 및 도전층(CL)을 형성하여 컨택 전극(CE) 및 유기층(OL)을 형성할 수 있다. 이때, 유기층(OL)의 제1 부분(OL1)을 제거하지 않고 남겨두어 유기층(OL)을 형성할 수 있다. 고정부(FX)와 대응되는 발광 소자(130) 일부분에는 컨택 전극(CE) 및 유기층(OL)이 형성되지 않을 수 있다. 고정부(FX)는 컨택 전극(CE)과 함께 발광 소자(130)를 둘러싸고, 고정부(FX)는 유기층(OL)과 함께 개구부(116a)에서 제2 평탄화층(116)의 측면과 발광 소자(130) 사이의 공간을 채울 수 있다.
또 다른 예를 들어, 도 9의 디스플레이 장치(900)에 고정부(FX)를 적용하여 도 16의 디스플레이 장치(1600)를 형성할 수 있다. 자가 조립된 발광 소자(130) 상에 고정부(FX)를 형성한 상태에서 컨택 전극(CE) 및 유기층(OL)의 제1 부분(OL1')을 형성할 수 있다. 그리고 유기층(OL)의 제1 부분(OL1')은 리플로우되어 컨택 전극(CE)의 최상단부를 모두 덮을 수 있다. 이에, 평면 상에서 개구부(116a)를 바라보면 컨택 전극(CE)의 상부는 제1 부분(OL1')에 의해 외부에 노출되지 않는다. 따라서, 평면 상에서 개구부(116a)를 바라보면 개구부(116a) 내측에는 발광 소자(130)와 발광 소자(130)를 둘러싸는 유기층(OL)의 제1 부분(OL1') 및 고정부(FX)가 배치된 것으로 보일 수 있다.
따라서, 제6 내지 제8 실시예에 따른 디스플레이 장치(1300, 1400, 1600)들에서는 다양한 구조의 디스플레이 장치(600, 700, 900)에 고정부(FX)를 적용하여 자가 조립된 발광 소자(130, 630)가 유동하는 것을 방지할 수 있다.
예를 들어, 도 13을 참조하면, 제1 반도체층(131)의 상면을 덮는 보호막(635)이 제거된 발광 소자(630)를 기판(110) 상에 자가 조립한 후, 고정부(FX)를 형성하여 발광 소자(630)를 고정할 수 있다. 그리고 고정부(FX)로 발광 소자(630)를 고정한 상태에서 컨택 전극(CE)을 형성하여 발광 소자(630)의 제1 반도체층(131)을 조립 배선(120) 및 구동 트랜지스터(DTR)와 전기적으로 연결할 수 있다.
예를 들어, 도 15를 참조하면, 발광 소자(130)를 기판(110) 상에 자가 조립한 후, 고정부(FX)를 형성하여 발광 소자(130)를 고정할 수 있다. 그리고 발광 소자(130)를 고정한 상태에서 컨택 전극(CE) 및 유기층(OL)을 형성하여 발광 소자(130)를 구동 트랜지스터(DTR)와 연결하고, 컨택 전극(CE)을 외부의 이물로부터 보호할 수 있다.
예를 들어, 도 16을 참조하면, 고정부(FX)로 자가 조립된 발광 소자(130)를 고정한 후, 컨택 전극(CE) 및 유기층(OL)의 제1 부분(OL1')을 형성하고, 유기층(OL)의 제1 부분(OL1')을 리플로우시켜 컨택 전극(CE)의 최상단부가 외부에 노출되지 않도록 할 수 있고, 컨택 전극(CE)을 이물로부터 보호할 수 있다. 따라서, 제6 내지 제8 실시예에 따른 디스플레이 장치(1300, 1400, 1600)들에서는 다양한 구조의 디스플레이 장치(600, 700, 900)에 고정부(FX)를 적용하여 자가 조립된 발광 소자(130, 630) 상에 컨택 전극(CE)이나 유기층(OL), 제3 평탄화층(117) 등을 형성할 때, 발광 소자(130, 630)가 유동하는 것을 방지할 수 있다.
다음으로 도 17 및 18은 제9 실시예에 따른 디스플레이 장치(1700)의 단면도 및 개략적인 확대 평면도이다. 제9 실시예에 따른 디스플레이 장치(1700)는 제1 실시예의 특징을 채용할 수 있다. 예를 들어, 컨택 전극(CE)은 제1 반도체층(131)에 접하며, 제1 반도체층(131)과 조립 배선(120)과 전기적으로 연결할 수 있다. 이하, 컨택 전극(CE) 및 고정부(FX)의 변형된 형태를 중심으로 기술하도록 한다.
도 17 및 도 18을 참고하면, 제9 실시예에 따른 디스플레이 장치(1700)는 자가 조립된 발광 소자(630) 상에 고정부(FX)를 형성할 수 있다. 자세하게, 고정부(FX)는 제1 반도체층(131)의 상면 중 일부에 형성된 보호막(635)와 이격되도록 형성될 수 있다. 그리고, 상기 제1 반도체층(131)의 상면 중 보호막(635)과 고정부(FX)가 이격된 영역에는 컨택 전극(CE)이 추가로 형성될 수 있다.
따라서, 고정부(FX)가 보호막(635)과 이격되어 형성되기 때문에, 제1 반도체층(131)의 상면에 접촉하는 컨택 전극(CE)의 면적이 증가하며, 컨택 전극(CE)을 통해 제1 반도체 층(131)으로 주입 할 수 있는 전류량이 증가하는 기술적 효과가 있다. 또한, 제1 반도체 층(131)에 주입되는 전류량이 증가하기 때문에, 발광 소자(630) 구동을 위한 전압을 낮출 수 있는 기술적 효과가 있다.
이상 기술한 실시예에 따른 반도체 발광 소자를 포함하는 디스플레이 장치 및 이의 제조방법은 발광 소자의 자가 조립을 위한 배선을 발광 소자의 구동을 위한 배선으로도 활용할 수 있는 기술적 효과가 있다.
또한, 실시예는 컨택 전극이 발광 소자의 제1 반도체층에만 전기적으로 연결되도록 정렬하여, 컨택 전극 미스 얼라인 시 쇼트 불량이나 광효율이 저하되는 것을 개선할 수 있는 기술적 효과가 있다.
또한, 실시예는 컨택 전극이 발광 소자의 제2 반도체층 및 보조 전극과 전기적으로 절연되도록 할 수 있는 기술적 효과가 있다.
또한, 실시예는 외부의 이물로부터 컨택 전극을 보호할 수 있는 기술적 효과가 있다.
또한, 실시예는 자가 조립 후 발광 소자가 유동하는 것을 최소화할 수 있는 기술적 효과가 있다.
또한, 실시예는 복수의 조립 배선의 부식 및 쇼트 불량을 최소화할 수 있는 기술적 효과가 있다.
또한, 실시예는 발광 소자의 구동을 위한 전압을 낮출 수 있는 기술적 효과가 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.
실시예는 반도체 발광소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.
실시예는 마이크로급이나 나노급 반도체 발광소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.
100, 600, 700, 900, 1000, 1300, 1400, 1600, 1700: 디스플레이 장치
110: 기판
111: 버퍼층
112: 게이트 절연층
113: 제1 패시베이션층
114: 제1 평탄화층
115: 제2 패시베이션층
116: 제2 평탄화층
116a: 개구부
117: 제3 평탄화층
118: 보호층
120: 조립 배선
121: 제1 조립 배선
121a: 제1 도전층
121b: 제1 클래드층
122: 제2 조립 배선
122a: 제2 도전층
122b: 제2 클래드층
123: 연결 전극
123a: 제1 연결층
123b: 제2 연결층
130, 630: 발광 소자
131: 제1 반도체층
132: 발광층
133: 제2 반도체층
134: 보조 전극
135, 635: 보호막
LS: 차광층
AA: 표시 영역
NA: 비표시 영역
SP: 서브 화소
DTR: 구동 트랜지스터
ACT: 액티브층
GE: 게이트 전극
SE: 소스 전극
DE: 드레인 전극
CH: 컨택홀
CE: 컨택 전극
PE: 화소 전극
BM: 블랙 매트릭스
10: 원장 기판
CB: 챔버
WT: 유체
MG: 자석
PD1: 제1 조립 패드
PD2: 제2 조립 패드
LL: 링크 배선
CL: 도전층
OL: 유기층
OL1, OL1': 제1 부분
OL2: 제2 부분
FX: 고정부

Claims (20)

  1. 기판;
    상기 기판 상에서 서로 이격되어 배치된 제1 조립 배선 및 제2 조립 배선;
    상기 제1 조립 배선 및 상기 제2 조립 배선 상에 배치되고, 상기 제1 조립 배선 및 상기 제2 조립 배선과 중첩하는 개구부를 갖는 평탄화층;
    상기 개구부 내측에 배치되고, 제1 반도체층 및 상기 제1 반도체층 상의 제2 반도체층을 포함하는 발광 소자; 및
    상기 제1 조립 배선 및 상기 제2 조립 배선과 상기 제1 반도체층을 전기적으로 연결하는 컨택 전극을 포함하고,
    상기 컨택 전극은 상기 제1 반도체층의 측면, 상기 개구부에 중첩하는 상기 제1 조립 배선의 일부분 및 상기 제2 조립 배선의 일부분에 접하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1 조립 배선 및 상기 제2 조립 배선과 상기 제1 반도체층 사이의 패시베이션층을 더 포함하고,
    상기 패시베이션층은 상기 개구부에서 상기 제1 조립 배선 및 상기 제2 조립 배선을 노출시키는 컨택홀을 포함하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  3. 제1항에 있어서,
    상기 컨택 전극은 상기 개구부에서 상기 평탄화층의 측면을 덮는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  4. 제1항에 있어서,
    상기 컨택 전극의 일단은 상기 제2 반도체층의 외측으로 돌출된 상기 제1 반도체층의 상면 일부분에 접하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  5. 제1항에 있어서,
    상기 개구부에서 상기 컨택 전극을 덮는 유기층의 제1 부분을 더 포함하고,
    상기 제1 부분의 상면은 상기 제2 반도체층의 상면과 상기 컨택 전극의 최상단부 사이에 배치되는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  6. 제5항에 있어서,
    상기 유기층은 상기 개구부에서 상기 평탄화층의 측면과 이격되고,
    상기 컨택 전극의 최상단부는 상기 유기층과 상기 개구부에서 상기 평탄화층의 측면 사이에 배치된, 반도체 발광 소자를 포함하는 디스플레이 장치.
  7. 제5항에 있어서,
    상기 유기층은 상기 개구부에서 상기 평탄화층의 측면에 접하고,
    상기 유기층은 상기 컨택 전극의 최상단부를 덮는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  8. 제1항에 있어서,
    상기 발광 소자의 일부분을 덮는 고정부를 더 포함하고,
    상기 제1 반도체층의 측면 중 일부분은 상기 고정부와 접하고, 상기 제1 반도체층의 측면 중 나머지 부분은 상기 컨택 전극과 접하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  9. 제8항에 있어서,
    상기 개구부에서 상기 컨택 전극을 덮는 유기층의 제1 부분을 더 포함하고,
    상기 제1 부분 및 상기 컨택 전극은 상기 고정부와 함께 상기 발광 소자를 둘러싸는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  10. 제1항에 있어서,
    상기 제2 반도체층의 측면과 상기 제1 반도체층의 상면의 일부에 배치되는 보호막을 더 포함하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  11. 제10항에 있어서,
    상기 컨택 전극의 일단은 상기 보호막 상에 배치되는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  12. 제8항에 있어서,
    상기 제2 반도체층의 측면과, 상기 제1 반도체층의 상면의 일부에 접하는 보호막을 더 포함하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  13. 제12항에 있어서,
    상기 보호막과 상기 고정부는 서로 이격되어 있으며, 상기 컨택 전극은 상기 발광 소자를 둘러싸는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  14. 제13항에 있어서,
    상기 컨택 전극은 상기 보호막과 상기 고정부 사이에 배치되는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  15. 제1 조립 배선 및 제2 조립 배선과 중첩하는 평탄화층의 개구부 내측에 발광 소자를 자가 정렬하는 단계;
    상기 평탄화층 및 상기 발광 소자 상에 도전층 및 유기층을 순차적으로 형성하는 단계;
    상기 유기층을 애싱(ashing)하여 상기 유기층의 제1 부분 상의 제2 부분을 제거하는 단계; 및
    상기 제2 부분에 대응하는 상기 도전층을 에칭(etching)하여 컨택 전극을 형성하는 단계를 포함하고,
    상기 컨택 전극은 상기 발광 소자 하측의 제1 반도체층 측면에 접하는, 반도체 발광 소자를 포함하는 디스플레이 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 유기층의 상기 제2 부분을 제거하는 단계는, 상기 제2 부분을 제거하여 상기 발광 소자의 상측의 제2 반도체층을 노출시키고, 상기 발광 소자의 하측의 상기 제1 반도체층을 둘러싸는 상기 유기층의 제1 부분을 남기는 단계인, 반도체 발광 소자를 포함하는 디스플레이 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 컨택 전극을 형성한 후, 상기 유기층의 상기 제1 부분을 제거하는 단계를 더 포함하는, 반도체 발광 소자를 포함하는 디스플레이 장치의 제조 방법.
  18. 제16항에 있어서,
    상기 유기층의 상기 제1 부분을 리플로우(reflow)시키는 단계를 더 포함하고,
    리플로우된 상기 제1 부분은 상기 컨택 전극의 최상단부를 덮는, 반도체 발광 소자를 포함하는 디스플레이 장치의 제조 방법.
  19. 제15항에 있어서,
    상기 개구부에서 상기 평탄화층의 측면 일부분과 상기 발광 소자 사이에 고정부를 형성하는 단계를 더 포함하고,
    상기 도전층 및 상기 유기층을 순차적으로 형성하는 단계는 상기 고정부, 상기 발광 소자 및 상기 평탄화층 상에 상기 도전층 및 상기 유기층을 순차적으로 형성하는 단계인, 반도체 발광 소자를 포함하는 디스플레이 장치의 제조 방법.
  20. 제15항에 있어서,
    상기 제1 조립 배선 및 상기 제2 조립 배선 상에 패시베이션층 및 상기 평탄화층을 순차적으로 형성하는 단계;
    상기 평탄화층에 상기 개구부를 형성하는 단계; 및
    상기 개구부 내측에 상기 발광 소자를 자가 정렬한 후, 상기 개구부 내측에 배치된 상기 패시베이션층에 상기 제1 조립 배선 및 상기 제2 조립 배선을 노출시키는 컨택홀을 형성하는 단계를 더 포함하고,
    상기 컨택 전극은 상기 컨택홀에서 노출된 상기 제1 조립 배선 및 상기 제2 조립 배선에 접하는, 반도체 발광 소자를 포함하는 디스플레이 장치의 제조 방법.
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