KR102030323B1 - 표시 장치 및 표시 장치의 제조 방법 - Google Patents

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Abstract

본 명세서의 일 실시예에 따른 표시 장치에 있어서, 표시 장치는 기판 상에 있는 게이트 전극, 드레인 전극, 및 소스 전극으로 구성된 픽셀 회로, 기판에 배열되어 제1 전극, 활성층, 및 제2 전극의 구조체가 봉지막으로 둘러싸인 수직형 LED 소자, 제1 전극과 연결된 제1 연결 전극, 및 수직형 LED 소자의 하부 측면의 봉지막에 의해 노출된 제2 전극과 연결된 제2 연결 전극을 포함한다. 따라서, LED 소자를 기판에 이식하는 공정 시간 및 비용을 줄일 수 있다.

Description

표시 장치 및 표시 장치의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 명세서는 표시 장치 및 표시 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 수직형 LED(Light Emitting Diode)를 이용한 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
현재까지 널리 이용되고 있는 액정 표시 장치(Liquid Crystal Display Device; LCD), 유기 발광 표시 장치(Organic Light Emitting Display Device; OLED), 및 양자점 표시 장치(Quantum Dot Display Device; QD)는 그 적용 범위가 점차 확대되고 있다.
상술한 표시 장치들은 이미지를 구현하기 위하여 복수의 발광 소자를 표시 장치의 기판 상에 배치하고, 각각의 발광 소자를 개별적으로 발광하도록 컨트롤하기 위해 구동 신호 또는 구동 전류를 공급하는 구동 소자를 발광 소자와 함께 기판 상에 배치하여, 기판 상에 배치된 복수의 발광 소자를 표시하고자 하는 정보의 배열대로 해석하여 기판 상에 표시하도록 한다.
액정 표시 장치는 자체 발광 방식이 아니므로 액정 표시 장치의 후면에 빛을 발광하도록 배치된 백라이트 유닛이 필요하다. 백라이트 유닛은 액정 표시 장치의 두께를 증가시키고, 플렉서블하거나 원형 등과 같은 다양한 형태의 디자인으로 표시 장치를 구현하는데 제한이 있으며, 휘도 및 응답 속도가 저하될 수 있다.
한편, 자체 발광 소자가 있는 표시 장치는 광원을 내장하는 표시 장치보다 얇게 구현될 수 있으므로, 플렉서블하고 접을 수 있는 표시 장치를 구현할 수 있다. 자체 발광 소자가 있는 표시 장치는 발광층으로 유기물을 포함하는 유기 발광 표시 장치와 LED를 발광 소자로 사용하는 LED 표시 장치 등이 있을 수 있는데, 유기 발광 표시 장치 또는 LED 표시 장치와 같은 자체 발광 표시 장치는 별도의 광원이 필요 없기 때문에 더욱 얇거나 다양한 형태의 표시 장치로 활용될 수 있다.
그러나, 유기물을 사용하는 유기 발광 표시 장치는 수분과 산소의 침투에 의한 유기 발광층과 전극 간의 산화현상 등 불량 화소가 발생되기 쉬우므로 산소와 수분의 침투를 최소화하기 위한 다양한 기술적 구성이 추가적으로 요구된다.
상술한 문제점을 해결하기 위해 근래에는 무기물을 사용하는 LED를 발광 소자로 사용하는 표시 장치에 대한 연구 및 개발이 진행되고 있으며, 이러한 발광 표시 장치는 고화질과 고신뢰성을 갖기 때문에 차세대 표시 장치로서 각광받고 있다.
LED 소자는 반도체에 전류를 흘려주면 빛을 내는 성질을 이용한 반도체 발광 소자로 조명, TV, 사이니지(signinage) 표시 장치, 및 타일링(tiling) 표시 장치 등 각종 표시 장치 등에 널리 활용되고 있다. LED 소자는 n형 전극과 p형 전극, 그리고 그 사이에 있는 활성층으로 구성된다. n형 전극 및 p형 전극은 각각 반도체로 형성된다. n형 전극과 p형 전극에 전류를 흘려주면 n형 전극으로부터의 전자와, p형 전극으로부터의 정공이 활성층에서 결합하여 빛을 낸다.
LED 소자는 GaN와 같은 화합물 반도체로 구성되어 무기 재료 특성상 고 전류를 주입할 수 있어 고휘도를 구현할 수 있고, 열, 수분, 산소 등 환경 영향성이 낮아 고신뢰성을 갖는다.
또한, LED 소자는 내부 양자 효율이 90% 수준으로 유기 발광 표시 장치보다 높으므로 고휘도의 영상을 표시할 수 있으며, 소모 전력이 낮은 표시 장치를 구현할 수 있는 장점이 있다.
또한, 유기 발광 표시 장치와는 달리 무기물을 사용하기에 산소와 수분의 영향이 미미한 수준으로 산소와 수분의 침투를 최소화하기 위한 별도의 봉지막 또는 봉지기판이 필요 없다. 따라서, 봉지막 또는 봉지기판을 배치함으로써 발생할 수 있는 마진 영역인 표시 장치의 비표시 영역을 최소화할 수 있는 장점이 있다.
그러나, LED 소자와 같은 발광 소자는 별도의 반도체 기판을 사용하여 형성한 뒤, 구동 회로가 형성된 패널에 이식해야 하는 절차 등이 필요할 수 있다. 상술한 바와 같은 장점을 갖는 LED 표시 장치를 제공하기 위해서는 발광 소자를 패널에 이식하는 과정에서 많은 시간과 오류가 발생할 수 있으므로 이를 최소화할 수 있는 기술들이 필요하고, 이에 대한 많은 연구 활동들이 이루어지고 있다.
LED 소자는 n형 전극 및 p형 전극이 LED 소자의 동일면에 형성된 수평형 LED 소자과 n형 전극 및 p형 전극이 서로 마주보고 형성된 수직형 LED로 구분될 수 있다.
수직형 LED 소자를 패널에 이식하는 경우, 수직형 LED 소자의 전사와 동시에 패널에 형성된 전극들과의 전기적 접합이 필요하므로 유테틱 본딩(eutectic bonding) 방법이나 ACF(anisotrophic conductive film)를 사용할 수 있다. 그러나, 유테틱 본딩 방법은 300℃ 이상의 고온 공정이 필요하므로 온도의 상승과 하강 시간으로 인해 공정 시간의 지체가 발생하므로 대면적 및 대량 생산이 필요한 표시 장치에는 적용되기 어렵다. 마찬가지로, ACF도 고온 고압 공정이 필요하므로 유테틱 본딩 방법과 유사하게 대면적 및 대량 생산이 필요한 표시 장치에 적용되기 어렵고, ACF는 귀금속을 포함하고 있어 비용이 상승하게 된다.
수평형 LED 소자를 기판에 이식하는 경우, 수평형 LED 소자를 접착층을 이용해 패널에 부착하는 전사 공정과 포토리소그래피(photolithography)를 이용한 전기적 연결 공정을 분리하여 실시할 수 있으므로 물리적 접착과 전기적 연결을 동시에 할 수 있는 유테틱 본딩 방법이나 ACF를 사용한 공정 방법보다 공정 시간이 크게 단축될 수 있다. 하지만, 수평형 LED 소자는 동일 발광 면적의 수직형 LED 소자에 비해 면적이 최대 두 배로 커지므로 LED 소자의 재료비가 증가하게 된다.
이에 본 명세서의 발명자들은 위에서 언급한 문제점을 인식하여, 유테틱 본딩 방법이나 ACF를 사용하지 않고 LED 소자의 전사와 전기적 연결 공정을 분리하여 대면적 및 대량 생산이 가능하고, 동일한 성능의 수평형 LED 소자에 비해 비용이 낮은 표시 장치를 발명하였다.
본 명세서의 실시예에 따른 해결 과제는 LED 소자를 패널로 이식하는 공정의 시간이 단축된 LED 소자를 포함한 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.
본 명세서의 실시예에 따른 해결 과제는 LED 소자를 패널로 이식하는 과정에서 발생하는 공정 비용이 감소된 LED 소자를 포함한 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.
본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 표시 장치에 있어서, 표시 장치는 기판 상에 있는 게이트 전극, 드레인 전극, 및 소스 전극으로 구성된 픽셀 회로, 기판에 배열되어 제1 전극, 활성층, 및 제2 전극의 구조체가 봉지막으로 둘러싸인 수직형 LED 소자, 제1 전극과 연결된 제1 연결 전극, 및 수직형 LED 소자의 하부 측면의 봉지막에 의해 노출된 제2 전극과 연결된 제2 연결 전극을 포함한다. 따라서, LED 소자를 기판에 이식하는 공정 시간 및 비용을 줄일 수 있다.
본 명세서의 일 실시예에 따른 표시 장치의 제조 방법에 있어서, 표시 장치의 제조 방법은 픽셀 회로가 형성된 기판에 수직형 LED 소자를 전사하는 단계, 수직형 LED 소자 상에 제2 연결 전극을 형성하는 단계, 제2 연결 전극 상에 절연층을 형성하는 단계, 및 절연층 상에 제1 연결 전극을 형성하는 단계를 포함한다. 그리고, 제1 연결 전극은 수직형 LED 소자의 상부와 접촉하고, 제2 연결 전극은 수직형 LED 소자의 하부 측면에 접촉하도록 형성된다. 따라서, LED 소자를 기판에 이식하는 공정 시간 및 비용을 줄일 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서의 실시예들에 따르면, 기판 상에 제1 전극, 활성층, 및 제2 전극의 구조체가 봉지막으로 둘러싸인 수직형 LED 소자를 배열하여, 제1 전극 및 제2 전극은 각각 제1 연결 전극 및 제2 연결 전극에 연결되고, 전사 공정에 의해 수직형 LED 소자의 하부 측면의 봉지막 일부가 제거되면서 노출된 제2 전극과 제2 연결 전극을 연결시킴으로써, LED 소자를 기판에 이식하는 공정 시간 및 비용을 줄일 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 봉지막의 일부가 제거되어 노출된 제2 전극의 측면은 활성층의 하부로 한정됨으로써, 활성층에 불필요한 전압이 인가되는 것을 방지할 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 제2 연결 전극은 수직형 LED 소자의 측면에 노출된 제2 전극을 모두 감싸는 구조로 형성함으로써 공통 전원 배선과의 전기적 연결에 유리할 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 수직형 LED 소자를 기판에 전사하는 방법으로 접착부재를 사용함으로써, 공정 시간을 단축할 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 픽셀 회로를 덮고있는 보호층 상에 절연층을 형성함으로써, 평탄면을 제공하고 수직형 LED 소자의 위치를 고정할 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 제2 절연층은 수직형 LED 소자 및 수직형 LED 소자의 인접한 영역에는 형성되지 않음으로써, 수직형 LED 소자를 패널로 전사하는 과정에서 발생할 수 있는 얼라인(align) 허용 공차를 증가시킬 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 공기 중에 노출된 공통 전극을 덮도록 제2 절연층을 형성함으로써, 공통 전극이 보조 전극과 단락되지 않도록 할 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 각 서브픽셀들의 발광 영역 아래에 반사층을 배치함으로써, 수직형 LED 소자로부터 입사되는 광을 수직형 LED 소자의 상부 쪽으로 반사시켜, 표시 장치의 광 효율을 증가시킬 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 수직형 LED 소자의 상부에 대응되는 영역과 픽셀 회로와 연결시키기 위한 컨택홀에 대응되는 영역의 광 투과도가 다른 하프톤 마스크(Half-tone mask)를 사용하여 제2 절연층을 형성시킴으로써, 공정을 단순화하여 공정 시간을 단축할 수 있다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 2는 도 1에 도시된 일 실시예에 따른 단위 화소의 구성을 설명하기 위한 회로도이다.
도 3은 본 명세서의 일 실시예에 따른 LED 소자가 배치된 표시 장치를 나타낸 단면도이다.
도 4는 본 명세서의 일 실시예에 따른 LED 소자를 나타낸 단면도이다.
도 5a 내지 도 5j는 LED 소자를 패널에 이식하는 방법을 나타낸 본 명세서의 제1 실시예에 따른 단면도이다.
도 6a 내지 도 6e는 LED 소자를 패널에 이식하는 방법을 나타낸 본 명세서의 제2 실시예에 따른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로', '직접', '인접한'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
본 명세서에서 표시 장치의 기판 상에 형성되는 게이트 구동부 및 화소 구동 회로는 n타입 또는 p타입의 트랜지스터로 구현될 수 있다. 예를 들어, 트랜지스터는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 트랜지스터는 게이트 전극, 소스 전극, 및 드레인 전극을 포함한 3전극 소자이다. 소스 전극은 캐리어(carrier)를 트랜지스터에 공급한다. 트랜지스터 내에서 캐리어는 소스로부터 이동하기 시작한다. 드레인 전극은 트랜지스터에서 캐리어가 외부로 나가는 전극이다.
예를 들어, 트랜지스터에서 캐리어는 소스 전극으로부터 드레인 전극으로 이동한다. n타입 트랜지스터의 경우, 캐리어가 전자이기 때문에 소스 전극에서 드레인 전극으로 이동할 수 있도록 소스 전극의 전압이 드레인 전극의 전압보다 낮은 전압을 가진다. n타입 트랜지스터에서 전자가 소스 전극으로부터 드레인 전극 쪽으로 이동하기 때문에 전류의 방향은 반대로 드레인 전극으로부터 소스 전극 쪽이다. p타입 트랜지스터의 경우, 캐리어가 정공이기 때문에 소스 전극으로부터 드레인 전극으로 정공이 이동할 수 있도록 소스 전극의 전압이 드레인 전극의 전압보다 높다. p타입 트랜지스터의 정공이 소스 전극으로부터 드레인 전극 쪽으로 이동하기 때문에 전류의 방향은 소스 전극으로부터 드레인 전극 쪽이다. 트랜지스터의 소스 전극과 드레인 전극은 고정된 것이 아니고, 트랜지스터의 소스 전극과 드레인 전극은 인가 전압에 따라 변경될 수 있다. 따라서, 소스 전극 및 드레인 전극은 각각 제1 전극 및 제2 전극 또는 제2 전극 및 제1 전극으로 언급될 수 있다.
이하에서, 게이트 온 전압(gate on voltage)은 트랜지스터가 턴-온(turn-on)될 수 있는 게이트 신호의 전압이고, 게이트 오프 전압(gate off voltage)은 트랜지스터가 턴-오프(turn-off)될 수 있는 전압이다. 예를 들어, p타입 트랜지스터에서 게이트 온 전압은 로직로우 전압(VL)일 수 있고, 게이트 오프 전압은 로직하이 전압(VH)일 수 있다. n타입 트랜지스터에서 게이트 온 전압은 로직하이 전압일 수 있고, 게이트 오프 전압은 로직로우 전압일 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서의 실시예에 따른 표시 장치 및 표시 장치의 제조 방법에 대하여 설명하기로 한다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치를 나타낸 평면도이고, 도 2는 도 1에 도시된 일 실시예에 따른 단위 화소의 구성을 설명하기 위한 회로도이다.
도 1 및 도 2를 참고하면, 본 명세서의 일 실시예에 따른 표시 장치(100)는 복수의 단위픽셀(UP)이 있는 표시 영역(DA)과 비표시 영역(NDA)으로 구분된 기판(110)을 포함한다.
단위픽셀(UP)은 기판(110)의 전면(110a)에 있는 복수의 서브픽셀(SP1, SP2, SP3)로 구성될 수 있으며 통상적으로 적색(red), 청색(blue), 및 녹색(green)의 빛을 발광하는 서브픽셀(SP1, SP2, SP3)을 포함할 수 있으나 이에 한정되지 않고, 백색(white) 등의 빛을 발하는 서브픽셀을 포함할 수 있다.
기판(110)은 트랜지스터들이 형성된 어레이 기판으로서, 플라스틱 재질 또는 유리 재질을 포함한다.
일 예에 따른 기판(110)은 불투명 또는 유색 폴리이미드(polyimide) 재질을 포함할 수 있다. 이 경우, 기판(110)을 평면 상태로 유지시키기 위해 기판(110)의 후면에 결합된 백 플레이트를 더 포함할 수도 있다. 일 예에 따른 백 플레이트는 플라스틱 재질, 예를 들어, 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 재질을 포함할 수 있다. 일 예에 따른 기판(110)은 유리 기판일 수 있다. 예를 들어, 유리 재질의 기판(110)은 100㎛ 이하의 두께를 갖는 박형 유리 기판으로 플렉서블한 특성을 가질 수 있다.
또한, 기판(110)은 두 장 이상의 기판의 합착 또는 두 층 이상의 층으로 구분될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)을 제외한 기판(110) 상의 영역으로 정의될 수 있고, 표시 영역(DA)에 비해 상대적으로 좁은 폭(또는 크기)을 가질 수 있으며, 베젤 영역으로 정의될 수 있다.
복수의 단위픽셀(UP) 각각은 표시 영역(DA)에 배치된다. 이 경우, 복수의 단위픽셀(UP) 각각은 X축 방향을 따라 미리 결정된 제1 기준 픽셀 피치(pixel pitch)를 가지게 되고 Y축 방향을 따라 미리 설정된 제2 기준 픽셀 피치를 가지도록 표시 영역(DA)에 배치된다. 제1 기준 픽셀 피치 및 제2 기준 픽셀 피치 각각은 X축 방향 또는 Y축 방향으로 인접한 단위픽셀(UP) 각각의 정 중앙부 간의 거리로 정의될 수 있다.
그리고, 단위픽셀(UP)을 이루는 서브픽셀(SP1, SP2, SP3) 간의 거리 또한 제1 기준 픽셀 피치 및 제2 기준 픽셀 피치와 유사하게 제1 기준 서브픽셀 피치 및 제2 기준 서브픽셀 피치로 정의될 수 있다.
LED 소자(150)를 포함하는 표시 장치(100)는 비표시 영역(NDA)의 폭이 픽셀 피치 또는 서브픽셀 피치보다 작을 수 있으며, 픽셀 피치 또는 서브픽셀 피치보다 같거나 작은 길이의 비표시 영역(NDA)을 갖는 표시 장치(100)로, 예를 들어, 타일링 표시 장치를 구현하는 경우, 비표시 영역(NDA)이 픽셀 피치 또는 서브픽셀 피치보다 작으므로 베젤 영역이 실질적으로 없는 타일링 표시 장치를 구현할 수 있다.
베젤 영역이 실질적으로 없거나 최소화된, 타일링 표시 장치 또는 멀티 스크린 표시 장치를 구현하기 위해 표시 장치(100)는 표시 영역(DA) 내에서 제1 기준 픽셀 피치, 제2 기준 픽셀 피치, 제1 기준 서브픽셀 피치, 및 제2 기준 서브픽셀 피치를 일정하게 유지할 수도 있으나, 표시 영역(DA)을 복수의 구역으로 정의하고 각각의 구역 내에서 상술한 피치의 길이를 서로 다르게 하되, 비표시 영역(NDA)과 인접한 구역의 픽셀 피치를 다른 구역보다 넓게 함으로써 더욱 베젤 영역의 크기를 상대적으로 픽셀 피치보다 작도록 할 수 있다. 이 경우, 서로 다른 픽셀 피치를 갖는 표시 장치(100)는 화상에 대한 왜곡 현상이 발생할 수 있으므로 설정된 픽셀 피치를 고려하여 인접한 구역과 비교 및 샘플링하는 방법으로 이미지 프로세싱을 하여 화상에 대한 왜곡 현상을 없애면서 베젤 영역을 줄일 수 있다.
도 2를 참고하여, 표시 장치(100)의 단위픽셀(UP)을 구성하는 서브픽셀(SP1, SP2, SP3)의 구성 및 구동 회로에 대해 설명한다. 픽셀 구동 라인들은 기판(110)의 전면(110a) 상에 마련되어 복수의 서브픽셀(SP1, SP2, SP3) 각각에 필요한 신호를 공급한다. 본 명세서의 일 실시예에 따른 픽셀 구동 라인들은 게이트 라인(GL), 데이터 라인(DL), 및 전원 라인을 포함한다. 게이트 라인(GL)은 제1 게이트 라인(GL1), 제2 게이트 라인(GL2), 및 에미션 라인(EL)을 포함하고, 전원 라인은 구동 전원 라인(DPL), 공통 전원 라인(CPL), 초기화 전원 라인(IL)을 포함한다.
게이트 라인(GL)은 기판(110)의 전면(110a) 상에 마련되는 것으로, 기판(110)의 수평 축 방향(X)을 따라 길게 연장되면서 수직 축 방향(Y)을 따라 일정한 간격으로 이격된다.
데이터 라인(DL)은 게이트 라인(GL)과 교차하도록 기판(110)의 전면(110a) 상에 마련된 것으로, 기판(110)의 수직 축 방향(Y)을 따라 길게 연장되면서 수평 축 방향(X)을 따라 일정한 간격으로 이격된다.
구동 전원 라인(DPL)은 데이터 라인(DL)과 나란하도록 기판(110) 상에 마련되는 것으로, 데이터 라인(DL)과 함께 형성될 수 있다. 그리고, 구동 전원 라인(DPL) 각각은 외부로부터 제공되는 픽셀 구동 전원을 인접한 서브픽셀(SP1, SP2, SP3)에 공급한다. 예를 들어, 구동 전원 라인(DPL)은 복수의 단위픽셀(UP) 마다 하나씩 마련될 수 있다. 이 경우, 단위픽셀(UP)을 구성하는 적어도 세 개의 서브픽셀(SP1, SP2, SP3)은 하나의 구동 전원 라인(DPL)을 공유한다. 이에 따라, 각 서브픽셀(SP1, SP2, SP3)의 구동을 위한 구동 전원 라인(DPL)의 개수를 감소시킬 수 있고, 감소된 구동 전원 라인(DPL)의 개수만큼 각 단위픽셀(UP)의 개구율을 증가시키거나 각 단위픽셀(UP)의 크기를 감소시킬 수 있다.
공통 전원 라인(CPL)은 게이트 라인(GL)과 나란하도록 기판(110) 상에 마련되는 것으로, 게이트 라인(GL)과 함께 형성될 수 있다. 그리고, 공통 전원 라인(CPL)은 외부로부터 제공되는 공통 전원을 인접한 서브픽셀(SP1, SP2, SP3)에 공급한다.
서브픽셀(SP1, SP2, SP3) 각각은 게이트 라인(GL)과 데이터 라인(DL)에 의해 정의되는 서브픽셀 영역에 마련된다. 그리고, 서브픽셀(SP1, SP2, SP3) 각각은 실제 빛이 발광되는 최소 단위의 영역으로 정의될 수 있다.
서로 인접한 적어도 세 개의 서브픽셀(SP1, SP2, SP3)은 컬러 표시를 위한 하나의 단위픽셀(UP)을 구성할 수 있다. 예를 들어, 하나의 단위픽셀(UP)은 수평 축 방향(X)을 따라 서로 인접한 적색 서브픽셀(SP1), 녹색 서브픽셀(SP2), 및 청색 서브픽셀(SP3)을 포함하며, 휘도 향상을 위해 백색 서브픽셀을 더 포함할 수도 있다. 본 명세서에서 도시된 서브픽셀들의 배치 구조는 스트라이프 형태이지만 이에 한정되지는 않는다.
본 명세서의 일 실시예에 따른 복수의 서브픽셀(SP1, SP2, SP3) 각각은 픽셀 회로(PC) 및 LED 소자(150)을 포함한다.
픽셀 회로(PC)는 각 서브픽셀(SP1, SP2, SP3)에 정의된 회로 영역에 마련되어 인접한 게이트 라인(GL), 데이터 라인(DL), 및 전원 라인에 연결된다. 픽셀 회로(PC)는 구동 전원 라인(DPL)을 통해 제공되는 픽셀 구동 전원을 기반으로, 게이트 라인(GL)을 통해 제공되는 스캔 펄스에 응답하여 데이터 라인(DL)을 통해 제공되는 데이터 신호에 따라 LED 소자(150)에 흐르는 전류를 제어한다. 본 명세서의 일 실시예에 따른 픽셀 회로(PC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 구동 트랜지스터(DT), 및 커패시터(Cst)를 포함한다. 제1 트랜지스터(T1) 내지 제5 트랜지스터(T5), 그리고 구동 트랜지스터(DT)는 PMOS형 박막 트랜지스터로 구현될 수 있고, 이를 통해 응답 특성을 확보할 수 있다. 다만, 본 발명의 기술적 사상은 이에 한정되지는 않는다. 예를 들어, 제1 트랜지스터(T1) 내지 제5 트랜지스터(T5), 및 구동 트랜지스터(DT) 중에서 적어도 하나의 트랜지스터는 오프 커런트 특성이 좋은 NMOS형 박막 트랜지스터로 구현되고, 나머지 트랜지스터들은 응답 특성이 좋은 PMOS형 박막 트랜지스터로 구현될 수도 있다.
LED 소자(150)는 서브픽셀(SP1, SP2, SP3) 각각에 실장된다. LED 소자(150)는 해당 서브픽셀의 픽셀 회로(PC)와 공통 전원 라인(CPL)에 전기적으로 연결됨으로써 픽셀 회로(PC), 즉 구동 트랜지스터(DT)로부터 공통 전원 라인(CPL)으로 흐르는 전류에 의해 발광한다. 본 명세서의 일 실시예에 따른 LED 소자(150)는 적색 광, 녹색 광, 청색 광, 및 백색 광 중 어느 하나의 광을 방출하는 광 소자 또는 발광 다이오드 칩일 수 있다. 여기서, 발광 다이오드 칩은 1 내지 100 마이크로미터의 스케일을 가질 수 있으나 이에 한정되지 않고, 서브픽셀 영역 중 픽셀 회로(PC)가 차지하는 회로 영역을 제외한 나머지 발광 영역의 크기보다 작은 크기를 가질 수 있다.
구동 트랜지스터(DT)는 구동 트랜지스터(DT)의 게이트-소스 간 전압에 따라 LED 소자(150)에 흐르는 전류를 조절하는 구동 소자이다. 구동 트랜지스터(DT)는 제1 노드(N1)에 연결된 게이트 전극, 구동 전원 라인(DPL)에 연결된 소스 전극, 및 제2 노드(N2)에 연결된 드레인 전극을 포함한다.
제1 트랜지스터(T1)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결되고, 제1 게이트 신호에 따라 스위칭된다. 제1 트랜지스터(T1)의 게이트 전극은 제1 게이트 신호가 인가되는 제1 게이트 라인(GL1)에 연결된다. 제1 트랜지스터(T1)는 턴-온시 구동 트랜지스터(DT)의 소스 전극과 드레인 전극을 연결시킴으로서 다이오드 커넥션(diode-connection)된다. 이 경우, 제1 트랜지스터(T1)는 구동 트랜지스터(DT)의 문턱전압 인자를 감지하여 보상한다.
제2 트랜지스터(T2)는 데이터 라인(DL)과 제3 노드(N3) 사이에 연결되고, 제1 게이트 신호에 따라 스위칭된다. 제2 트랜지스터(T2)의 게이트 전극은 제1 게이트 라인(GL1)에 연결된다. 제2 트랜지스터(T2)는 턴-온되어 데이터 신호를 제3 노드(N3)에 인가한다.
제3 트랜지스터(T3)는 제2 노드(N2)와 LED 소자(150) 사이에 연결되고, 에미션 라인(EL)을 통해 제공되는 에미션 신호에 따라 스위칭된다. 제3 트랜지스터(T3)는 턴-온되어 구동 트랜지스터(DT)를 통해 흐르는 전류를 LED 소자(150)에 제공한다. 제3 트랜지스터(T3)는 발광 문턱전압이 낮은 LED 소자(150)가 초기화 전압으로 인해 발광하지 않도록 제어한다.
제4 트랜지스터(T4)는 제3 노드(N3)와 초기화 전원 라인(IL) 사이에 연결되고, 에미션 신호에 따라 스위칭된다. 제4 트랜지스터(T4)는 턴-온되어 초기화 전원 라인(IL)을 통해 제공되는 초기화 전원을 제3 노드(N3)에 제공하여 제3 노드(N3)의 전압을 초기화시킨다.
제5 트랜지스터(T5)는 제2 노드(N2)와 초기화 전원 라인(IL) 사이에 연결되고, 제2 게이트 라인(GL2)을 통해 제공되는 제2 게이트 신호에 따라 스위칭된다. 제5 트랜지스터(T5)는 턴-온되어 초기화 전원을 제2 노드(N2)에 제공하여 제2 노드(N2)의 전압을 초기화시킨다.
커패시터(Cst)는 제1 노드(N1)와 제3 노드(N3)의 중첩 영역에 마련되어 구동 트랜지스터(DT)의 게이트 전극에 공급되는 데이터 신호에 대응되는 전압을 저장하고, 저장된 전압으로 구동 트랜지스터(DT)를 턴-온시킨다.
이어서 픽셀회로(PC)의 구동에 대해서 설명한다. 도 2의 픽셀 회로(PC)의 구동은 제1 초기화 구간, 제2 초기화 구간, 보상 구간, 유지 구간, 및 발광 구간으로 구분될 수 있다. 제1 초기화 구간에서 에미션 신호와 제2 게이트 신호는 게이트 온 전압 상태이므로, 제3 노드(N3)의 전압은 초기화되고 LED 소자(150)는 발광상태를 유지한다. 제2 초기화 구간에서 에미션 신호는 게이트 오프 전압으로 전환되고, 제1 게이트 신호는 게이트 온 전압으로 전환되며, 제2 게이트 신호는 게이트 온 전압을 유지하므로, LED 소자(150)는 발광을 멈추고, 제3 노드(N3)에 데이터 신호가 인가된다. 보상 구간에서는 제2 게이트 신호가 게이트 오프 전압으로 전환되고, 제1 트랜지스터(T1)가 턴-온되므로 구동 트랜지스터(DT)가 다이오드 커넥션되어 문턱전압의 보상 과정이 수행된다. 유지 구간에서는 제1 게이트 신호, 제2 게이트 신호, 및 에미션 신호가 모두 게이트 오프 전압 상태이므로, 각 노드에는 이전 구간에 인가된 전압이 유지된다. 발광 구간 동안에는 에미션 신호가 게이트 온 전압으로 전환되면서 구동 트랜지스터(DT)로부터 제공되는 구동 전류에 의해 LED 소자(150)는 발광한다. 이 경우, 초기화 전압은 구동 전원보다 낮고, 공통 전원보다 큰 전압일 수 있다. 상술한 픽셀 회로(PC)의 구동 전류는 구동 전원의 영향을 받지 않으므로 고해상도 표시 장치에서 균일한 화질을 구현할 수 있다.
본 명세서의 일 실시예에 따른 픽셀 회로(PC)는 상술한 제1 트랜지스터(T1) 내지 제5 트랜지스터(T5), 구동 트랜지스터(DT), 및 커패시터(Cst)의 구성으로 한정되지 않고, 별도의 에미션 신호에 의해 제어되는 보조 트랜지스터 및/또는 보조 커패시터 등을 더 포함할 수 있다.
도 3은 본 명세서의 일 실시예에 따른 LED 소자가 배치된 표시 장치를 나타낸 단면도이다.
도 3을 참고하면, 본 명세서의 일 실시예에 따른 표시 장치(100)의 각 서브 픽셀(SP1, SP2, SP3)은 픽셀 회로(PC), 보호층(113), LED 소자(150), 절연층(115-1, 115-2), 픽셀 전극(PE), 및 공통 전극(CE)을 포함한다.
도 2에서 설명한 바와 같이, 픽셀 회로(PC)는 제1 트랜지스터(T1) 내지 제5 트랜지스터(T5), 구동 트랜지스터(DT), 및 커패시터(Cst)를 포함한다. 도 3에서는 이 중 LED 소자(150)와 연결된 제3 트랜지스터(T3) 및 LED 소자(150)를 대표로 도시하고 이에 대해 설명한다.
제3 트랜지스터(T3)는 게이트 전극(GE), 반도체층(SCL), 소스 전극(SE), 및 드레인 전극(DE)을 포함한다.
게이트 전극(GE)은 기판(110) 상에 게이트 라인(GL)과 동일층에 동일 물질로 형성되고, 게이트 절연층(112)에 의해 덮인다. 게이트 전극(GE)은 실리콘(Si) 등의 반도체 또는 도전성의 금속, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중층일 수 있다. 게이트 절연층(112)은 무기 물질로 이루어진 단일층 또는 복수의 층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등으로 이루어질 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 에미션 라인(EL)으로부터 분기되거나 돌출될 수 있다.
반도체층(SCL)은 게이트 전극(GE)과 중첩되도록 게이트 절연층(112) 상에 미리 설정된 패턴 형태로 마련된다. 반도체층(SCL)은 비정질 실리콘(amorphous silicon), 다결정 실리콘(polycrystalline silicon), 산화물(oxide), 및 유기물(organic material) 중 어느 하나로 이루어진 반도체 물질로 구성될 수 있지만, 이에 한정되지는 않는다.
소스 전극(SE)은 반도체층(SCL)의 일측과 중첩되도록 배치되고, 데이터 라인(DL) 및 구동 전원 라인(DPL)과 동일층에 동일 물질로 형성될 수 있다.
드레인 전극(DE)은 반도체층(SCL)의 타측과 중첩되면서 소스 전극(SE)과 이격되도록 배치되고, 소스 전극(SE)과 동일층에 동일 물질로 함께 형성된다.
소스 전극(SE) 및 드레인 전극(DE)은 실리콘(Si) 등의 반도체 또는 도전성의 금속, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중층일 수 있다.
보호층(113)은 픽셀 회로(PC)를 덮도록 기판(110)의 전면 전체에 마련된다. 보호층(113)은 픽셀 회로(PC)를 보호하면서 평탄면을 제공할 수 있다. 본 명세서의 일 실시예에 따른 보호층(113)은 벤조사이클로부텐(benzocyclobutene) 또는 포토 아크릴(photo acryl)과 같은 유기 물질로 이루어질 수 있다. 보호층(113)은 경우에 따라 픽셀 회로(PC)를 보호하는 보호층과 픽셀 회로(PC)의 단차를 평탄화시키는 평탄층을 별도로 구비할 수도 있다.
LED 소자(150)는 픽셀 회로(PC)와 공통 전원 라인(CPL)에 전기적으로 연결됨으로써 픽셀 회로(PC)로부터 공통 전원 라인(CPL)으로 흐르는 전류에 의해 발광한다. 본 명세서의 일 실시예에 따른 LED 소자(150)는 제1 전극(151), 활성층(152), 제2 전극(153), 봉지막(155), 및 보조 전극(156)을 포함한다. 본 명세서의 일 실시예에 따른 LED 소자(150)의 제1 전극(151)은 p형 전극으로 애노드 단자이고, 제2 전극(153)은 n형 전극으로 캐소드 단자이다. LED 소자(150)는 제1 전극(151)과 제2 전극(153) 사이에 흐르는 전류에 따른 전자와 정공의 재결합에 의해 발광한다. LED 소자(150)의 구체적인 설명은 도 4에서 한다.
본 명세서의 일 실시예에 따른 LED 소자(150)는 보호층(113) 상에 접착부재(114)가 사용되어 배치될 수 있다. 또는, 도면에 도시되진 않았지만 보호층(113)에 오목부를 마련하여 오목부에 LED 소자(150)를 배치할 수도 있다. 이 경우, 보호층(113)에 있는 오목부로 인한 경사면은 LED 소자(150)로부터 방출되는 광을 특정 방향으로 진행시키므로 발광 효율을 향상시킬 수 있다.
절연층(115-1, 115-2)은 LED 소자(150)를 덮도록 보호층(113) 상에 형성된다. 절연층(115-1, 115-2)은 보호층(113)의 전면, LED 소자(150)가 배치된 곳과 나머지 전면을 모두 덮을 수 있을 정도의 두께를 가지고 보호층(113) 상에 형성된다. 절연층(115-1, 115-2)은 제1 절연층(115-1) 및 제2 절연층(115-2)을 포함하는 다층구조의 평탄화층일 수 있다. 절연층(115-1, 115-2)은 보호층(113) 상에 평탄면을 제공하고, LED 소자(150)의 위치를 고정하는 역할을 한다.
픽셀 전극(PE)은 LED 소자(150)의 제1 전극(151)을 제3 트랜지스터(T3)의 드레인 전극(DE)에 연결한다. 경우에 따라, LED 소자(150)의 제1 전극(151)은 제3 트랜지스터(T3)의 소스 전극(SE)에 연결될 수도 있다. LED 소자(150)의 제1 전극(151)에 연결되는 픽셀 전극(PE)은 애노드 전극 또는 제1 연결 전극으로 정의될 수 있다. 픽셀 전극(PE)은 절연층(115-1, 115-2) 상에 마련되고, 절연층(115-1, 115-2) 및 접착부재(114)를 관통하여 드레인 전극(DE)에 연결된 픽셀 연결 전극(PCE)과 접촉한다. 픽셀 연결 전극(PCE)은 보호층(113) 상에 형성되고, 보호층(113)에 형성된 컨택홀을 통해 제3 트랜지스터(T3)의 드레인 전극(DE)과 접촉한다. 픽셀 전극(PE)은 표시 장치(100)가 전면 발광 방식일 경우 투명 도전 물질로 이루어지고, 표시 장치(100)가 후면 발광 방식일 경우 광 반사 도전 물질로 이루어질 수 있다. 투명 도전 물질은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등이 될 수 있지만, 이에 한정되지는 않는다. 광 반사 도전 물질은 Al, Ag, Au, Pt, 또는 Cu 등이 될 수 있지만, 이에 한정되지는 않는다. 광 반사 도전 물질로 이루어진 픽셀 전극(PE)은 광 반사 도전 물질을 포함하는 단일층 또는 단일층이 적층된 다중층으로 이루어질 수 있다.
공통 전극(CE)은 LED 소자(150)의 제2 전극(153)과 공통 전원 라인(CPL)을 전기적으로 연결하는 것으로, 캐소드 전극 또는 제2 연결 전극으로 정의될 수 있고, 픽셀 전극(PE)과 동일한 물질로 이루어질 수 있다. 공통 전극(CE)은 LED 소자(150)의 제2 전극(153)의 측면(SS)과 접촉하여 접착부재(114) 상에 마련되어 공통 연결 전극(CPE)을 통해 공통 전극 라인(CPL)과 연결된다. 공통 전원 라인(CPL)은 기판(110)과 게이트 절연층(112) 사이에 형성되고, 공통 연결 전극(CPE)은 보호층(113) 상에 있고 픽셀 연결 전극(PCE)과 동일층에 동일 물질로 형성된다. 공통 연결 전극(CPE)은 보호층(113) 및 게이트 절연층(112)에 형성된 컨택홀을 통해 공통 전원 라인(CPL)과 접촉하고, 공통 전극(CE)은 접착부재(114)에 형성된 컨택홀을 통해 공통 연결 전극(CPE)과 접촉한다. 이 경우, 공통 전원 라인(CPL)의 위치는 기판(110)과 게이트 절연층(112) 사이로 한정되지는 않는다. 공통 전원 라인(CPL)은 보호층(113) 하부에서 제3 트랜지스터(T3)의 게이트 전극(GE), 또는 소스 전극(SE) 및 드레인 전극(DE)과 동일층에 동일한 물질로 형성될 수 있다. 따라서, 공통 전원 라인(CPL)은 게이트 절연층(112)과 보호층(113) 사이에 형성될 수도 있다.
본 명세서의 일 실시예에 따른 표시 장치(100)는 각 서브픽셀들의 발광 영역 아래에 마련된 반사층(111)을 포함할 수 있다. 반사층(111)은 LED 소자(150)를 포함하는 발광 영역과 중첩되도록 기판(110) 상에 마련된다. 본 명세서의 일 실시예에 따른 반사층(111)은 픽셀 연결 전극(PCE) 및 공통 연결 전극(CPE)과 동일한 물질로 이루어져 동일한 층에 마련될 수 있으나, 이에 한정되지는 않는다. 반사층(111)은 제3 트랜지스터(T3)를 구성하는 전극들 중 어느 하나의 전극과 동일한 물질로 이루어질 수 있다. 반사층(111)은 LED 소자(150)로부터 입사되는 광을 LED 소자(150)의 상부 쪽으로 반사시켜, 표시 장치(100)의 광 효율을 증가시킬 수 있다. 이에 따라, 본 명세서의 일 실시예에 따른 표시 장치(100)는 반사층(111)을 포함함으로써 전면 발광 구조를 갖는다. 이 경우, 픽셀 전극(PE)은 투명 도전 물질이고, 픽셀 연결 전극(PCE) 및 반사층(111)은 광 반사 도전 물질일 수 있다.
그리고, 본 명세서의 일 실시예에 따른 표시 장치(100)가 후면 발광 방식일 경우, 반사층(111)은 생략되거나, LED 소자(150)의 상부에 배치될 수 있다.
도 4는 본 명세서의 일 실시예에 따른 LED 소자를 나타낸 단면도이다.
도 4는 LED 소자(150)를 패널에 이식하기 전 성장 기판(200) 상에 형성된 상태를 나타낸 도면이다. LED 소자(150)는 성장 기판(200) 상에 제2 전극(153), 발광층(152), 및 제1 전극(151)이 순차적으로 형성된 p-n 접합 구조의 구조체이다.
성장 기판(200)은 사파이어 기판 또는 GaN, GaAs, Si을 베이스로 하는 기판 등을 이용하여 성장 기판(200) 상에 순서대로 n형 반도체층, 활성층(152), 및 p형 반도체층을 화학적 성장 방법으로 형성한다. 이 경우, n형 반도체층은 제2 전극(153)이고, p형 반도체층은 제1 전극(151)이다.
n형 반도체층은 음의 전하를 가지는 자유 전자가 캐리어로서 이동하여 전류가 생기는 반도체층으로서, n-GaN계 물질로 이루어질 수 있다. n-GaN계 물질은 GaN, AlGaN, InGaN, AlInGaN 등일 수 있고, n형 반도체층의 도핑에 사용되는 불순물로는 Si, Ge, Se, Te, C 등이 사용될 수 있다. 그리고, 경우에 따라 성장 기판(200)과 n형 반도체층 사이에는 도핑되지 않은 GaN계 반도체층과 같은 버퍼층이 추가로 형성될 수 있다.
활성층(152)은 n형 반도체층 상에 배치되고, 우물층과 우물층보다 밴드 갭이 높은 장벽층을 갖는 다중 양자 우물(MQW; Multi Quantum Well) 구조를 가질 수 있다. 예를 들어, 활성층(152)은 InGaN/GaN 등의 다중 양자 우물 구조를 가질 수 있다.
p형 반도체층은 양의 전하를 가지는 정공이 캐리어로서 이동하여 전류가 생기는 반도체층으로서, p-GaN계 물질로 이루어질 수 있다. p-GaN계 물질은 GaN, AlGaN, InGaN, AlInGaN 등일 수 있고, p형 반도체층의 도핑에 사용되는 불순물로는 Mg, Zn, Be 등이 사용될 수 있다.
p형 반도체층 상에는 오믹 접촉(ohmic contact)을 형성하기 위하여 보조 전극(156)이 형성된다. LED 소자(150)는 패널에 이식되면서 픽셀 전극(PE)과 연결되어야하므로 보조 전극(156)이 픽셀 전극(PE)과 접촉하여 제3 트랜지스터(T3)를 통해 데이터 전압에 해당하는 전압을 공급받을 수 있다. 본 명세서의 일 실시예에 따른 상부 발광 방식의 표시 장치의 경우, 보조 전극(156)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등과 같은 투명 도전 물질일 수 있지만, 이에 한정되지는 않는다.
그리고, 보조 전극(156) 상에는 n형 반도체층, 활성층(152), 및 p형 반도체층으로 구성된 구조체를 보호하기 위한 봉지막(155)이 형성된다. 봉지막(155)은 p형 반도체층 상면과 보조 전극(156) 및 성장 기판(200) 전면 상에 형성되고, 픽셀 전극(PE)과 보조 전극(156)을 접촉시키기 위해 보조 전극(156)의 일부를 노출시키는 오픈부를 형성한다. 봉지막(155)은 SiO2, Si3N4, 레진(Resin) 중에서 선택되는 어느 하나의 물질로 형성될 수 있고, Ni, Ti, Pt, Pd, Cu, CuW, Mo, MoW, Ag, Al 중 적어도 하나의 산화물로 구성될 수도 있다.
성장 기판(200) 상에 형성된 LED 소자(150)가 패널에 이식되면, 봉지막(155)의 오픈부를 통해 보조 전극(156)은 픽셀 전극(PE)과 연결되어 픽셀 전극(PE)을 통해 p형 반도체층에 양의 전압이 인가되고 공통 전극(CE)을 통해 n형 반도체층에 음의 전압이 인가되어, n형 반도체층의 전자의 이동과 p형 반도체층의 정공의 흐름에 의해 픽셀 전극(PE)과 공통 전극(CE) 사이에 전류가 흐르게 된다. 그리고, 픽셀 전극(PE)과 공통 전극(CE) 사이에 흐르는 전류에 따른 전자와 정공의 재결합에 의해 활성층(152)이 발광하게 된다.
이하에서는 성장 기판(200) 상에 형성된 LED 소자(150)를 패널에 이식하는 과정을 설명한다.
도 5a 내지 도 5j는 LED 소자를 패널에 이식하는 방법을 나타낸 본 명세서의 제1 실시예에 따른 단면도이다.
앞서 설명한 바와 같이, 수직형 LED 소자는 LED 소자의 전사와 동시에 패널에 형성된 전극들과의 전기적 접합이 필요하므로 유테틱 본딩(eutectic bonding) 방법이나 ACF(anisotrophic conductive film)를 사용할 수 있다. 그러나, 유테틱 본딩 방법은 300℃ 이상의 고온 공정이 필요하므로 온도의 상승과 하강 시간으로 인해 공정 시간의 지체가 발생하므로 대면적 및 대량 생산이 필요한 표시 장치에는 적용되기 어렵다. 마찬가지로, ACF도 고온 고압 공정이 필요하므로 유테틱 본딩 방법과 유사하게 대면적 및 대량 생산이 필요한 표시 장치에 적용되기 어렵고, ACF는 귀금속을 포함하고 있어 비용도 상승하게 된다. 그리고, 수평형 LED 소자는 동일 발광 면적의 수직형 LED 소자에 비해 면적이 최대 두 배로 커지므로 LED 소자의 재료비가 증가하게 된다. 따라서, 이하에서는 수직형 LED 소자를 이용하여 공정 시간이 짧고 상대적으로 낮은 비용으로 형성된 표시 장치의 제조 방법에 대해 설명한다.
도 5a는 LED 소자(150)를 패널에 전사시키기 위한 공정으로, 픽셀 회로(PC), 픽셀 회로(PC)를 덮는 보호층(113), 픽셀 연결 전극(PCE), 및 공통 연결 전극(CPE)이 형성된 기판(110) 상에 LED 소자(150)를 전사하기 위한 접착부재(114)가 형성된다. 접착부재(114)는 보호층(113)의 전면 전체에 일정한 두께로 코팅되고, 컨택홀들(CH1, CH2)이 마련될 보호층(113)의 전면에 코팅된 접착부재(114)의 일부는 컨택홀 형성 공정에 의해 제거된다. 또는, 잉크젯과 같은 프린팅 공정을 통해 컨택홀들(CH1, CH2)이 마련될 영역을 제외하고 접착부재(114)가 보호층(133) 상에 도포될 수도 있다.
접착부재(114) 상에 LED 소자(150)를 전사하기 위해서는 LED 소자(150)를 성장 기판(200)으로부터 분리하는 기판 분리 공정을 실시한다. 기판 분리 공정은 레이저 리프트 오프(Laser Lift-Off; LLO), 케미컬 리프트 오프(Chemical Lift Off; CLO), 스탬프로 압력을 가하여 봉지층을 파괴하는 방법 등일 수 있다. 이러한 기판 분리 공정 진행시, LED 소자(150)가 성장 기판(200)으로부터 분리되면서 성장 기판(200)과 인접한 제2 전극(153)을 덮고 있는 봉지막(155)의 일부가 성장 기판(200)과 함께 제거된다. 이에 따라, 제2 전극(153)의 측면(SS)은 공기 중으로 노출된다. 이 경우, 공기 중에 노출된 제2 전극(153)의 측면(SS)은 활성층(152)의 하부로 한정됨으로써, 활성층(152)에 불필요한 전압이 인가되는 것을 방지할 수 있다. 기판 분리 공정에서 사용되는 레이저, 화학물질, 또는 물리적 압력 등은 성장 기판(200)을 LED 소자(150)로부터 분리하기 위한 정도의 세기(또는 양)이면 충분하므로 기판 분리 공정을 진행하면서 봉지막(155)의 전부가 제거될 수는 없다. 이 경우, 봉지막(155)은 제1 전극(151) 및 활성층(152)을 완전히 감싸고, 제2 전극의 일부를 감싸는 구조이다.
성장 기판(200)으로부터 분리되어 제2 전극(153)의 측면(SS) 및 바닥면이 노출된 LED 소자(150)는 접착부재(114) 상에 반사층(111)과 중첩되어 배치된다. 접착부재(114)는 LED 소자(150)의 바닥면과 접촉되면서 LED 소자(150)를 패널에 1차적으로 고정시킬 수 있다. 이와 같은 단순 접착방식은 전사 공정 시간을 크게 단축시킬 수 있다.
이하에서는 LED 소자(150)와 픽셀 회로(PC)의 전기적 연결 공정을 설명한다.
도 5b를 참고하면, 접착부재(114)를 통해 패널에 부착된 LED 소자(150) 및 기판(110) 전면에는 공통 전극(CE)이 형성된다. 공통 전극(CE)은 LED 소자(150)의 보조 전극(156), 제2 전극(153)의 측면(SS), 컨택홀들(CH1, CH2)에 모두 접촉하여 형성된다.
도 5c를 참고하면, 공통 전극(CE)은 공통 전원 라인(CPL)을 통해 인가되는 공통 전원을 제2 전극(153)에 제공하기 위한 전극이므로, 픽셀 연결 전극(PCE) 상부에 형성된 제1 컨택홀(CH1)을 덮는 공통 전극(CE)을 제거하기 위한 패터닝 공정이 수행된다. 이에 따라, 제1 컨택홀(CH1)에 형성된 픽셀 연결 전극(PCE)은 공기 중으로 노출되고, 공통 전극(CE)은 제2 전극(153)의 측면(SS) 및 공통 전원 라인(CPL)과 접촉함으로써 제2 전극(153)과 공통 전원 라인(CPL)을 전기적으로 연결시킨다. 따라서, 보조 전극(156)과도 접촉하고 있는 공통 전극(CE)은 제거되어야 하므로, 이어서 보조 전극(156)의 상부를 오픈시키기 위한 공통 전극(CE)의 패터닝 공정을 설명한다.
공통 전극(CE)은 LED 소자(150)의 상부만 노출시킨채로 LED 소자(150)의 측면(SS)을 모두 덮는 밀봉된 구조일 수도 있고, 공통 전극(CE)은 공통 연결 전극(CPE)과의 연결을 위한 최소한의 면적으로 제2 전극(153)의 측면(SS)을 덮는 구조일 수도 있다. 본 명세서의 일 실시예에 따른 공통 전극(CE)은 LED 소자(150)의 상부만 노출시킨채로 LED 소자(150)의 측면(SS)을 모두 감싸는 구조에 대해 설명한다. LED 소자(150)를 성장 기판(200)으로부터 분리하는 과정에서 제거되는 봉지막(155)은 제2 전극(153)의 측면(SS)을 균일한 높이로 노출시키지 않을 수도 있다. 따라서, 공통 전극(CE)이 LED 소자(150)의 측면(SS)을 일부만 감싸는 구조보다 모두 감싸는 구조로 형성함으로써 공통 전원 배선(CPL)과의 전기적 연결에 유리할 수 있다.
도 5d는 제1 절연층(115-1)이 기판(110) 상에 패터닝된 상태를 나타낸다. 제1 절연층(115-1)은 LED 소자(150), 공통 전극(CE), 및 기판(110)의 전면에 증착되는 단계와 포토리소그래피(photolithography) 공정을 통해 제1 컨택홀(CH1) 상의 제1 절연층(115-1)을 제거하는 단계를 거쳐 형성된다. 제1 절연층(115-1)은 LED 소자(150)의 높이보다 낮은 두께로 형성되어 이어질 공정에서 LED 소자(150)의 상부를 노출시킬 수 있도록 한다.
이어서, 도 5e 내지 도 5g는 LED 소자(150)의 상부를 노출시키기 위해 제1 절연층(115-1) 및 공통 전극(CE)을 제거하는 단계를 나타낸다. 도 5e를 참고하면, 제1 절연층(115-1) 상에 LED 소자(150) 및 LED 소자(150)의 둘레를 제외한 영역에 감광성 수지(PR; Photo Resist)가 도포된다. 도 5f를 참고하면, 감광성 수지가 오픈된 영역에 있는 제1 절연층(115-1) 및 공통 전극(CE)은 드라이 에치(dry etch)를 통해 일정 두께만 남기고 제거되어 보조 전극(156)을 노출시킨다. 이 경우, 공통 전극(CE)의 상부에 있는 제1 절연층(115-1)도 함께 제거되므로 공통 전극(CE)의 일부가 공기 중으로 노출된다. 그리고, 제1 절연층(115-1) 및 공통 전극(CE)은 LED 소자(150)의 제2 전극(153)이 노출되지 않을 정도로만 에칭된다. 그리고, 도 5g를 참고하면, 감광성 수지는 스트립 용액에 의해 제거된다.
이어서, 도 5h는 제2 절연층(115-2)이 기판(110) 상에 패터닝된 상태를 나타낸다. 제2 절연층(115-2)은 LED 소자(150) 및 기판(110)의 전면에 증착되는 단계와 제1 컨택홀(CH1) 및 보조 전극(156) 상의 제2 절연층(115-2)을 제거하는 단계를 거쳐 형성된다. 제2 절연층(115-2)은 공통 전극(CE)이 보조 전극(156)과 단락되지 않도록 하기 위해서 공기 중에 노출된 공통 전극(CE)을 덮도록 LED 소자(150) 보다 높은 두께로 형성된다. 그리고, LED 소자(150)의 상부에 있는 보조 전극(156) 및 제1 컨택홀(CH1) 상의 제2 절연층(115-2)은 포토리소그래피 공정을 통해 제거된다.
이어서, 도 5i를 참고하면, 픽셀 전극(PE)은 제3 트랜지스터(T3)의 드레인 전극(DE)을 통해 인가되는 전압을 제1 전극(151)에 제공하기 위한 전극으로, 픽셀 전극(PE)은 제2 절연층(115-2)에 의해 노출된 LED 소자(150)의 상부 및 픽셀 연결 전극(PCE) 상에 형성된 제1 컨택홀(CH1)을 포함하여 기판(110) 상에 형성된다. 그리고, 픽셀 전극(PE)은 보조 전극(156)과 픽셀 연결 전극(PCE)을 전기적으로 연결시키기 위한 부분 이외의 영역에 형성된 부분을 제거하기 위한 패터닝 공정이 수행된다. 이에 따라, 인접한 서브픽셀과 절연된 픽셀 전극(PE)을 형성할 수 있다.
이어서, 도 5j를 참고하면, 표시 장치는 기판(110)의 전면에 버퍼층(116)을 더 포함할 수 있다. 버퍼층(116)은 픽셀 전극(PE)이 마련된 절연층(115-1, 115-2)의 전체를 모두 덮도록 기판(110) 상에 마련됨으로써 절연층(115-1, 115-2) 상에 평탄면을 제공하면서 외부 충격으로부터 LED 소자(150) 및 픽셀 회로(PC)를 보호한다. 본 명세서의 일 실시예에 따라 버퍼층(116)은 OCA(optical clear adhesive) 또는 OCR(optical cleasr resin) 등이 될 수 있지만, 이에 한정되지는 않는다.
상술한 표시 장치의 제조 방법은 수직형 LED 소자를 접착층을 이용해 패널에 부착하는 전사 공정과 포토리소그래피(photolithography)를 이용한 전기적 연결 공정을 분리하여 실시할 수 있으므로 물리적 접착과 전기적 연결을 동시에 할 수 있는 유테틱 본딩 방법이나 ACF를 사용한 공정 방법보다 공정 시간이 크게 단축될 수 있고, 수평형 LED 소자에 비해 작은 면적에서 동등 휘도를 구현할 수 있으므로 비용 측면에서 유리하다.
도 6a 내지 도 6e는 LED 소자를 패널에 이식하는 방법을 나타낸 본 명세서의 제2 실시예에 따른 단면도이다.
도 6a 내지 도 6e는 도 5g의 제1 절연층(115-1)이 기판(110) 상에 형성된 상태 이후의 단계를 설명하기 위한 도면이므로, 제2 절연층(115-2), 픽셀 전극(PE), 및 보호층(116)을 형성하는 단계를 나타낸다. 따라서, 도 5a 내지 도 5g에서 설명된 공정 단계는 본 명세서의 제2 실시예에도 동일하게 적용된다.
도 6a는 제2 절연층(115-2)의 일부가 기판(110) 상에 1차로 패터닝되고, 2차 패터닝을 위해 제2 절연층(115-2) 상에 감광성 수지가 형성된 상태를 나타낸다.
제2 절연층(115-2)이 1차로 패터닝되는 단계는 제2 절연층(115-2)이 LED 소자(150) 및 기판(110)의 전면에 증착되는 단계와 제1 컨택홀(CH1) 상의 제2 절연층(115-2)을 제거하는 단계를 포함한다. 제2 절연층(115-2)은 공통 전극(CE)이 보조 전극(156)과 단락되지 않도록 하기 위해서 공기 중에 노출된 공통 전극(CE)을 덮도록 LED 소자(150) 보다 높은 두께로 형성된다. 그리고, 제1 컨택홀(CH1) 상의 제2 절연층(115-2)은 포토리소그래피 공정을 통해 제거된다.
LED 소자(150)의 상부를 노출시키기 위한 2차 패터닝 단계를 진행하기 위해 제2 절연층(115-2) 상에 감광성 수지(PR)를 형성한다. 이 경우, 감광성 수지(PR)는 LED 소자(150) 및 LED 소자(150)를 둘러싸는 인접한 영역에는 도포되지 않는다. 감광성 수지(PR)는 LED 소자(150)를 포함하여 LED 소자(150)의 인접한 영역에는 도포시키지 않음으로써, LED 소자(150)를 패널로 전사하는 과정에서 발생할 수 있는 얼라인(align) 허용 공차를 증가시킬 수 있다. 구체적으로, LED 소자(150)의 얼라인(align)이 정확하지 않은 상태에서 패터닝된 제2 절연층(115-2)이 LED 소자(150)의 상부, 특히 보조 전극(156)에 초점을 두고 보조 전극(156)의 상부가 공기 중에 노출될 수 있도록 형성된 경우, 이후에 픽셀 전극(PE)과 컨택되어야할 보조 전극(156)이 제2 절연층(115-2)에 의해 일부가 덮히거나 완전히 덮힐 수도 있다. 따라서, 패터닝된 제2 절연층(115-2)이 LED 소자(150)의 상부 및 LED 소자(150)의 주변부까지 노출시킬 수 있도록 감광성 수지(PR)를 도포한다.
이어서, 도 6b를 참고하면, 감광성 수지(PR)가 형성되지 않은 영역의 제2 절연층(115-2)의 일부가 드라이 에치를 통해 제거된다. 제2 절연층(115-2)은 LED 소자(150)의 상부 및 주변부, 즉 보조 전극(156)과 봉지막(155)의 일부를 노출시킬 수 있을정도로만 제거되므로 공통 전극(CE)은 제2 절연층(115-2)에 의한 절연상태를 유지할 수 있다. 그리고, 도 6c를 참고하면, 감광성 수지(PR)는 스트립 용액에 의해 제거된다.
앞서 설명한 바에 따르면, 제2 절연층(115-2)을 형성하기 위해서는 2번의 패터닝 단계를 거쳐야 하지만, 공정을 단순화 하기 위해서 하프톤 마스크(Half-tone mask)를 사용하여 1번의 패터닝 단계로 제2 절연층(115-2)을 형성할 수도 있다. 제2 절연층(115-2)을 LED 소자(150) 및 기판(110)의 전면에 증착 후 LED 소자(150)의 상부 및 제1 컨택홀(CH1)이 노출되도록 하프톤 마스크를 사용하여 제2 절연층(115-2)의 노광 공정을 진행함으로써, 제2 절연층(115-2)을 선택적으로 제거할 수 있다. 이 경우, LED 소자(150)의 상부에 대응되는 영역과 제1 컨택홀(CH1)에 대응되는 영역의 하프톤 마스크의 광 투과도는 서로 다르다. 구체적으로, LED 소자(150)의 상부에 대응되는 영역에는 부분투과막으로 이루어진 하프톤 마스크를 사용할 수 있다.
이어서, 도 6d를 참고하면, 픽셀 전극(PE)은 제3 트랜지스터(T3)의 드레인 전극(DE)을 통해 인가되는 전압을 제1 전극(151)에 제공하기 위한 전극으로, 픽셀 전극(PE)은 제2 절연층(115-2)에 의해 노출된 LED 소자(150)의 상부 및 픽셀 연결 전극(PCE) 상에 형성된 제1 컨택홀(CH1)을 포함하여 기판(110) 상에 형성된다. 그리고, 픽셀 전극(PE)은 보조 전극(156)과 픽셀 연결 전극(PCE)을 전기적으로 연결시키기 위한 부분 이외의 영역에 형성된 부분을 제거하기 위한 패터닝 공정을 진행한다. 이에 따라, 인접한 서브픽셀과 절연된 픽셀 전극(PE)을 형성할 수 있다.
이어서, 도 6e를 참고하면, 표시 장치는 기판(110)의 전면에 버퍼층(116)을 더 포함할 수 있다. 버퍼층(116)은 공통 전극(CE)이 마련된 절연층(115-1, 115-2)의 전체를 모두 덮도록 기판(110) 상에 마련됨으로써 절연층(115-1, 115-2) 상에 평탄면을 제공하면서 외부 충격으로부터 LED 소자(150) 및 픽셀 회로(PC)를 보호한다. 본 명세서의 일 실시예에 따라 버퍼층(116)은 OCA(optical clear adhesive) 또는 OCR(optical cleasr resin) 등이 될 수 있지만, 이에 한정되지는 않는다.
상술한 표시 장치의 제조 방법은 수직형 LED 소자를 접착층을 이용해 패널에 부착하는 전사 공정과 포토리소그래피(photolithography)를 이용한 전기적 연결 공정을 분리하여 실시할 수 있으므로 물리적 접착과 전기적 연결을 동시에 할 수 있는 유테틱 본딩 방법이나 ACF를 사용한 공정 방법보다 공정 시간이 크게 단축될 수 있고, 수평형 LED 소자에 비해 작은 면적에서 동등 휘도를 구현할 수 있으므로 비용 측면에서 유리하다.
본 명세서의 일 실시예에 따른 표시 장치에 있어서, 표시 장치는 기판 상에 있는 게이트 전극, 드레인 전극, 및 소스 전극으로 구성된 픽셀 회로, 기판에 배열되어 제1 전극, 활성층, 및 제2 전극의 구조체가 봉지막으로 둘러싸인 수직형 LED 소자, 제1 전극과 연결된 제1 연결 전극, 및 수직형 LED 소자의 하부 측면의 봉지막에 의해 노출된 제2 전극과 연결된 제2 연결 전극을 포함한다. 따라서, LED 소자를 기판에 이식하는 공정 시간 및 비용을 줄일 수 있다.
본 명세서의 다른 특징에 따르면, 제2 연결 전극은 봉지막에 의해 노출된 제2 전극을 밀봉할 수 있다.
본 명세서의 다른 특징에 따르면, 봉지막은 제1 전극 및 활성층을 완전히 감싸고 제2 전극의 일부를 감쌀 수 있다.
본 명세서의 다른 특징에 따르면, 표시 장치는 기판과 수직형 LED 소자 및 제2 연결 전극의 사이에 있는 접착부재를 더 포함할 수 있다.
본 명세서의 다른 특징에 따르면, 표시 장치는 게이트 전극과 동일층에 있는 공통 전원 라인, 및 픽셀 회로 상에 보호층을 더 포함하고, 제2 연결 전극은 보호층 및 접착부재에 있는 컨택홀을 통해 공통 전원 라인에 연결될 수 있다.
본 명세서의 다른 특징에 따르면, 접착부재 상에서 수직형 LED 소자를 둘러싸는 제1 절연층, 및 제1 절연층 상에 있는 제2 절연층을 더 포함할 수 있다.
본 명세서의 다른 특징에 따르면, 제2 절연층은 수직형 LED 소자의 상부의 일부 또는 전부를 노출시킬 수 있다.
본 명세서의 다른 특징에 따르면, 제1 연결 전극은 제1 절연층, 제2 절연층, 및 접착부재에 있는 컨택홀을 통해 픽셀 회로와 연결될 수 있다.
본 명세서의 다른 특징에 따르면, 제2 절연층은 제2 연결 전극 및 제1 절연층을 덮을 수 있다.
본 명세서의 다른 특징에 따르면, 수직형 LED 소자는 제1 전극과 오믹 컨택하는 보조 전극을 더 포함하고, 봉지막은 보조 전극의 일부를 덮을 수 있다.
본 명세서의 일 실시예에 따른 표시 장치의 제조 방법에 있어서, 표시 장치의 제조 방법은 픽셀 회로가 형성된 기판에 수직형 LED 소자를 전사하는 단계, 수직형 LED 소자 상에 제2 연결 전극을 형성하는 단계, 제2 연결 전극 상에 절연층을 형성하는 단계, 및 절연층 상에 제1 연결 전극을 형성하는 단계를 포함한다. 그리고, 제1 연결 전극은 수직형 LED 소자의 상부와 접촉하고, 제2 연결 전극은 수직형 LED 소자의 하부 측면에 접촉하도록 형성된다. 따라서, LED 소자를 기판에 이식하는 공정 시간 및 비용을 줄일 수 있다.
본 명세서의 다른 특징에 따르면, 절연층을 형성하는 단계는, 제2 연결 전극 상에 제1 절연층을 형성하는 단계, 제1 절연층 상에 제2 절연층을 형성하는 단계를 포함할 수 있다.
본 명세서의 다른 특징에 따르면, 제1 절연층을 형성하는 단계는, 제1 절연층을 증착하는 단계, 제1 절연층 상에 수직형 LED 소자 상의 일부 또는 전부가 제1 절연층에 의해 노출되도록 감광성 수지를 패터닝하는 단계, 및 감광성 수지에 의해 노출된 제1 절연층 및 제1 절연층의 하부에 있는 제2 연결 전극을 에칭하는 단계, 감광성 수지를 스트립하는 단계를 포함할 수 있다.
본 명세서의 다른 특징에 따르면, 감광성 수지에 의해 노출된 제1 절연층 및 제2 연결 전극을 에칭하는 단계는, 수직형 LED 소자의 하부 측면에 접촉한 제2 연결 전극을 유지하는 단계를 포함할 수 있다.
본 명세서의 다른 특징에 따르면, 제2 절연층을 형성하는 단계는, 제2 절연층이 제2 연결 전극을 완전히 덮도록 제2 절연층을 형성하는 단계일 수 있다.
본 명세서의 다른 특징에 따르면, 표시 장치의 제조 방법은 수직형 LED 소자를 기판 상에 부착하기 위한 접착부재를 형성하는 단계를 더 포함하고, 수직형 LED 소자 상에 제1 연결 전극을 형성하는 단계는 제1 연결 전극이 접착부재 및 절연층에 형성된 컨택홀을 통해 픽셀 회로에 포함된 트랜지스터의 소스 전극 또는 드레인 전극과 연결되도록 제1 연결 전극을 형성하는 단계를 포함할 수 있다.
본 명세서의 다른 특징에 따르면, 수직형 LED 소자는, 기판 상에 제2 전극을 형성하는 단계, 제2 전극 상에 활성층을 형성하는 단계, 활성층 상에 제1 전극을 형성하는 단계, 제1 전극 상에 보조 전극을 형성하는 단계, 및 보조 전극 상에 봉지막을 형성하는 단계를 포함하고, 제1 연결 전극은 보조 전극을 통해 제1 전극과 전기적으로 연결될 수 있다.
본 명세서의 다른 특징에 따르면, 봉지막은 수직형 LED 소자를 성장 기판으로부터 분리하는 과정에서 성장 기판에 인접하여 수직형 LED 소자를 덮고 있는 봉지막의 일부를 제거할 수 있다.
본 명세서의 다른 특징에 따르면, 제2 연결 전극은 봉지막의 일부가 제거되어 노출된 수직형 LED 소자의 제2 전극과 접촉하도록 형성될 수 있다.
본 명세서의 다른 특징에 따르면, 절연층을 형성하는 단계는, 절연층을 증착하는 단계, 및 하프톤 마스크를 사용하여 수직형 LED 소자의 상부 및 제1 연결 전극을 픽셀 회로와 연결시키기 위한 컨택홀 상의 절연막을 제거하는 단계를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 표시 장치
110 : 기판
111 : 반사층
112 : 게이트 절연층
113 : 보호층
114 : 접착부재
115-1 : 제1 절연층
115-2 : 제2 절연층
116 : 버퍼층
150 : LED 소자
151 : 제1 전극
152 : 활성층
153 : 제2 전극
155 : 봉지막
156 : 보조 전극
200 : 성장 기판

Claims (20)

  1. 기판 상에 게이트 전극, 드레인 전극, 및 소스 전극으로 구성된 픽셀 회로;
    상기 기판에 배열되어 제1 전극, 활성층, 및 제2 전극의 구조체가 봉지막으로 둘러싸인 수직형 LED 소자;
    상기 제1 전극과 연결된 제1 연결 전극;
    상기 제2 전극과 연결된 제2 연결 전극; 및
    상기 수직형 LED 소자의 하면에 접하는 접착부재를 포함하고,
    상기 봉지막은 상기 제1 전극의 측면 전체, 상기 활성층의 측면 전체, 및 상기 제2 전극의 상부 측면을 덮도록 배치되고,
    상기 제2 연결 전극은 상기 봉지막으로부터 노출된 상기 제2 전극의 하부 측면을 둘러싸도록 배치되는, 표시 장치.
  2. 제1항에 있어서,
    상기 제2 연결 전극은 상기 봉지막에 의해 노출된 상기 제2 전극을 밀봉하는, 표시 장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 접착부재는 상기 기판과 상기 제2 연결 전극 사이에 배치되는, 표시 장치.
  5. 제4항에 있어서,
    상기 게이트 전극과 동일층에 있는 공통 전원 라인; 및
    상기 픽셀 회로 상에 보호층을 더 포함하고,
    상기 제2 연결 전극은 상기 보호층 및 상기 접착부재에 있는 컨택홀을 통해 공통 전원 라인에 연결된, 표시 장치.
  6. 제5항에 있어서,
    상기 접착부재 상에서 상기 수직형 LED 소자를 둘러싸는 제1 절연층; 및
    상기 제1 절연층 상에 있는 제2 절연층을 더 포함하는, 표시 장치.
  7. 제6항에 있어서,
    상기 제2 절연층은 상기 수직형 LED 소자의 상부의 일부 또는 전부를 노출시키는, 표시 장치.
  8. 제6항에 있어서,
    상기 제1 연결 전극은 상기 제1 절연층, 상기 제2 절연층, 및 상기 접착부재에 있는 컨택홀을 통해 상기 픽셀 회로와 연결된, 표시 장치.
  9. 제6항에 있어서,
    상기 제2 절연층은 상기 제2 연결 전극 및 상기 제1 절연층을 덮는, 표시 장치.
  10. 제1항에 있어서,
    상기 수직형 LED 소자는 상기 제1 전극과 오믹 컨택하는 보조 전극을 더 포함하고,
    상기 봉지막은 상기 보조 전극의 일부를 덮는, 표시 장치.
  11. 성장 기판에 제1 전극, 활성층, 및 제2 전극의 구조체가 봉지막으로 둘러싸인 수직형 LED 소자를 형성하는 단계;
    픽셀 회로가 형성된 기판에 접착부재를 형성하는 단계;
    상기 접착부재 상에 상기 성장 기판으로부터의 상기 수직형 LED 소자를 전사하는 단계;
    상기 수직형 LED 소자 상에 제2 연결 전극을 형성하는 단계;
    상기 제2 연결 전극 상에 절연층을 형성하는 단계; 및
    상기 절연층 상에 제1 연결 전극을 형성하는 단계를 포함하고,
    상기 제1 연결 전극은 상기 수직형 LED 소자 상부에서 상기 제1 전극과 접촉하고, 상기 제2 연결 전극은 상기 수직형 LED 소자의 하부 측면에서 상기 봉지막으로부터 노출된 상기 제2 전극의 하부 측면을 둘러싸도록 형성되고,
    상기 봉지막은 상기 제1 전극의 측면 전체, 상기 활성층의 측면 전체, 및 상기 제2 전극의 상부 측면을 덮는, 표시 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 절연층을 형성하는 단계는,
    상기 제2 연결 전극 상에 제1 절연층을 형성하는 단계; 및
    상기 제1 절연층 상에 제2 절연층을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 절연층을 형성하는 단계는,
    상기 제1 절연층을 증착하는 단계;
    상기 제1 절연층 상에 상기 수직형 LED 소자 상의 일부 또는 전부가 제1 절연층에 의해 노출되도록 감광성 수지를 패터닝하는 단계; 및
    상기 감광성 수지에 의해 노출된 상기 제1 절연층 및 상기 제1 절연층의 하부에 있는 제2 연결 전극을 에칭하는 단계; 및
    상기 감광성 수지를 스트립하는 단계를 포함하는, 표시 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 감광성 수지에 의해 노출된 상기 제1 절연층 및 상기 제2 연결 전극을 에칭하는 단계는,
    상기 수직형 LED 소자의 하부 측면에 접촉한 상기 제2 연결 전극을 유지하는 단계를 포함하는, 표시 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 제2 절연층을 형성하는 단계는,
    상기 제2 절연층이 상기 제2 연결 전극을 완전히 덮도록 상기 제2 절연층을 형성하는 단계인, 표시 장치의 제조 방법.
  16. 제11항에 있어서,
    상기 절연층 상에 상기 제1 연결 전극을 형성하는 단계는,
    상기 제1 연결 전극이 상기 접착부재 및 상기 절연층에 형성된 컨택홀을 통해 상기 픽셀 회로에 포함된 트랜지스터의 소스 전극 또는 드레인 전극과 연결되도록 상기 제1 연결 전극을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  17. 제11항에 있어서,
    상기 성장 기판에 상기 수직형 LED 소자를 형성하는 단계는,
    상기 성장 기판 상에 상기 제2 전극을 형성하는 단계;
    상기 제2 전극 상에 상기 활성층을 형성하는 단계;
    상기 활성층 상에 상기 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 보조 전극을 형성하는 단계; 및
    상기 보조 전극 상에서, 상기 제2 전극, 상기 활성층, 상기 제1 전극 및 상기 보조 전극 전체를 둘러싸도록 상기 봉지막을 형성하는 단계를 포함하고,
    상기 제1 연결 전극은 상기 보조 전극을 통해 상기 제1 전극과 전기적으로 연결된, 표시 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 봉지막은 상기 수직형 LED 소자를 상기 성장 기판으로부터 분리하는 과정에서 상기 성장 기판에 인접하여 상기 수직형 LED 소자를 덮고 있는 봉지막의 일부를 제거하는, 표시 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 제2 연결 전극은 상기 봉지막의 일부가 제거되어 노출된 상기 수직형 LED 소자의 제2 전극과 접촉하도록 형성된, 표시 장치의 제조 방법.
  20. 제11항에 있어서,
    상기 절연층을 형성하는 단계는,
    상기 절연층을 증착하는 단계; 및
    하프톤 마스크를 사용하여 상기 수직형 LED 소자의 상부 및 상기 제1 연결 전극을 상기 픽셀 회로와 연결시키기 위한 컨택홀 상의 절연층을 제거하는 단계를 포함하는, 표시 장치의 제조 방법.
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