WO2022209824A1 - 画像表示装置の製造方法および画像表示装置 - Google Patents

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肇 秋元
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    • H01L33/58—Optical field-shaping elements

Definitions

  • the embodiments of the present invention relate to an image display device manufacturing method and an image display device.
  • micro LEDs which are minute light emitting elements, as self-luminous elements.
  • a method of manufacturing a display device using micro LEDs a method of sequentially transferring individually formed micro LEDs to a driving circuit has been introduced.
  • the image quality becomes full HD, 4K, 8K, etc.
  • the number of micro LED elements increases.
  • a huge amount of time is required for the transfer process.
  • a connection failure or the like may occur between the micro LED and the drive circuit or the like, resulting in a decrease in yield.
  • a known technique is to grow a semiconductor layer including a light-emitting layer on a Si substrate, form an electrode on the semiconductor layer, and then attach it to a circuit substrate on which a drive circuit is formed (see, for example, Patent Document 1).
  • An embodiment of the present invention provides an image display device manufacturing method and an image display device in which the transfer process of light emitting elements is shortened and the yield is improved.
  • a method for manufacturing an image display device comprises: a circuit element formed on a first surface of a substrate; a first wiring layer connected to the circuit element; a first insulating film covering a wiring layer; forming a layer containing graphene on the first insulating film; forming a layer containing graphene on the layer containing graphene; forming a layer; processing the semiconductor layer to form a light-emitting element including a light-emitting surface on the layer containing graphene and a top surface opposite to the light-emitting surface; and the first insulating film.
  • a second insulating film covering the layer containing graphene and the light emitting element; forming a first via penetrating the first insulating film and the second insulating film; and forming the second insulating film. and forming a second wiring layer thereon.
  • the first via is provided between the first wiring layer and the second wiring layer and electrically connects the first wiring layer and the second wiring layer.
  • An image display device comprises a first member having a first surface, a circuit element provided on the first surface, and a first wiring layer electrically connected to the circuit element. a first insulating film covering the first surface, the circuit element, and the first wiring layer; a layer containing graphene provided on the first insulating film; and a light emitting surface on the layer containing graphene. a light emitting element including a top surface opposite to the light emitting surface; a second insulating film covering the first insulating film and the light emitting element; and a second wiring layer provided on the second insulating film.
  • the first via is provided between the first wiring layer and the second wiring layer and electrically connects the first wiring layer and the second wiring layer.
  • An image display device comprises a first member having a first surface, a circuit element provided on the first surface, and a first wiring layer electrically connected to the circuit element.
  • a first insulating film covering the first surface, the circuit element and the first wiring layer; a translucent member provided penetrating the first insulating film and the first member; a light-emitting element including a light-emitting surface on a material member and a top surface opposite to the light-emitting surface; a second insulating film covering the first insulating film and the light-emitting element; and the first insulating film and the second insulating film.
  • a first via is provided through the film, and a second wiring layer is provided on the second insulating film.
  • the first member includes a light shielding portion having a lower light transmittance than the translucent member.
  • the first via is provided between the first wiring layer and the second wiring layer and electrically connects the first wiring layer and the second wiring layer.
  • An image display device comprises a light transmissive member having a first surface, a plurality of transistors provided on the first surface, and a second transistor electrically connected to the plurality of transistors.
  • the plurality of second semiconductor layers are separated by the second insulating film.
  • the plurality of light emitting layers are separated by the second insulating film.
  • the plurality of first vias are provided between the first wiring layer and the second wiring layer and electrically connect the first wiring layer and the second wiring layer.
  • An image display device comprises a light transmissive member having a first surface, a circuit element provided on the first surface, and first wiring electrically connected to the circuit element. a layer, a first insulating film covering the first surface, the circuit element and the first wiring layer, a layer containing graphene provided on the first insulating film, and a light emitting surface on the layer containing graphene. and a top surface opposite to the light emitting surface, a second insulating film covering the first insulating film and the plurality of light emitting elements, the first insulating film and the second insulating film and a second wiring layer provided on the second insulating film.
  • the first via is provided between the first wiring layer and the second wiring layer and electrically connects the first wiring layer and the second wiring layer.
  • a method for manufacturing an image display device is realized in which the transfer process of light emitting elements is shortened and the yield is improved.
  • the present invention it is possible to reduce the size of the light-emitting element and realize a high-definition image display device.
  • FIG. 1 is a schematic cross-sectional view illustrating part of an image display device according to a first embodiment
  • FIG. FIG. 5 is a schematic cross-sectional view illustrating part of an image display device according to a modification of the first embodiment
  • 1 is a schematic block diagram illustrating an image display device according to a first embodiment
  • FIG. 1 is a schematic plan view illustrating part of an image display device according to a first embodiment
  • FIG. 10A to 10C are schematic cross-sectional views illustrating a part of the method for manufacturing the image display device of the modified example of the first embodiment
  • 1 is a schematic perspective view illustrating an image display device according to a first embodiment
  • FIG. 5 is a schematic perspective view illustrating an image display device of a modified example of the first embodiment
  • FIG. 5 is a schematic cross-sectional view illustrating part of an image display device according to a second embodiment
  • FIG. 5 is a schematic block diagram illustrating an image display device according to a second embodiment
  • 11 is a schematic cross-sectional view illustrating a part of an image display device according to a third embodiment
  • 10A to 10C are schematic cross-sectional views illustrating a part of the method for manufacturing the image display device of the third embodiment
  • 10A to 10C are schematic cross-sectional views illustrating a part of the method for manufacturing the image display device of the third embodiment
  • 10A to 10C are schematic cross-sectional views illustrating a part of the method for manufacturing the image display device of the third embodiment
  • 10A to 10C are schematic cross-sectional views illustrating a part of the method for manufacturing the image display device of the third embodiment
  • 10A to 10C are schematic cross-sectional views illustrating a part of the method for manufacturing the image display device of the third embodiment
  • 10A to 10C are schematic cross-sectional views illustrating a part of the method for manufacturing the image display device of the third embodiment
  • 10A to 10C are schematic cross-sectional views illustrating a part of the method for manufacturing the image display device of the third embodiment
  • FIG. 11 is a schematic cross-sectional view illustrating part of an image display device according to a fourth embodiment; It is a schematic cross-sectional view illustrating a part of the manufacturing method of the image display device of the fourth embodiment. It is a schematic cross-sectional view illustrating a part of the manufacturing method of the image display device of the fourth embodiment. It is a schematic cross-sectional view illustrating a part of the manufacturing method of the image display device of the fourth embodiment. It is a schematic cross-sectional view illustrating a part of the manufacturing method of the image display device of the fourth embodiment.
  • FIG. 11 is a schematic cross-sectional view illustrating part of an image display device according to a fifth embodiment
  • 10A to 10C are schematic cross-sectional views illustrating a part of the method for manufacturing the image display device of the fifth embodiment
  • 10A to 10C are schematic cross-sectional views illustrating a part of the method for manufacturing the image display device of the fifth embodiment
  • FIG. 11 is a schematic cross-sectional view illustrating a part of an image display device according to a sixth embodiment
  • FIG. 14 is a schematic cross-sectional view illustrating part of an image display device according to a sixth embodiment
  • FIG. 12 is a schematic cross-sectional view illustrating part of an image display device according to a seventh embodiment
  • FIG. 11 is a schematic cross-sectional view illustrating a part of an image display device according to a seventh embodiment
  • FIG. 12 is a block diagram illustrating an image display device according to an eighth embodiment
  • FIG. 21 is a block diagram illustrating an image display device according to a modification of the eighth embodiment
  • FIG. 1 is a schematic cross-sectional view illustrating a part of the image display device according to this embodiment.
  • FIG. 1 schematically shows the configuration of a sub-pixel 20 of the image display device of this embodiment.
  • an XYZ three-dimensional coordinate system may be used.
  • the light emitting elements 150 are arranged in a two-dimensional plane as shown in FIGS. 12 and 13, which will be described later.
  • a light emitting element 150 is provided for each sub-pixel 20 .
  • a two-dimensional plane on which the sub-pixels 20 are arranged is defined as an XY plane.
  • the sub-pixels 20 are arranged along the X-axis direction and the Y-axis direction.
  • FIG. 1 shows a cross section taken along the line AA' in FIG.
  • cross-sectional views taken along a plurality of planes perpendicular to the XY plane, such as FIG. 1, do not show the X-axis and Y-axis, but show the Z-axis perpendicular to the XY plane. That is, in these figures, the plane perpendicular to the Z axis is the XY plane.
  • the positive direction of the Z-axis is sometimes referred to as “up” or “upper”, and the negative direction of the Z-axis is referred to as “down” or “downward”.
  • the direction is not limited.
  • the length in the direction along the Z-axis is sometimes called height.
  • the sub-pixel 20 has a light emitting surface 151S substantially parallel to the XY plane.
  • the light emitting surface 151S is a surface that mainly emits light in the negative direction of the Z axis orthogonal to the XY plane.
  • the light emitting surface mainly emits light in the negative direction of the Z axis.
  • the sub-pixel 20 of the image display device includes a substrate (first member) 102, a transistor (circuit element) 103, a first wiring layer 110, a first interlayer insulating film (first insulating film ) 112, a graphene sheet 140a, a light emitting element 150, a second interlayer insulating film (second insulating film) 156, a via (first via) 161d, and a second wiring layer 160.
  • Subpixel 20 further includes a color filter 180 .
  • the transistor 103 is provided on one surface (first surface) 102 a of the substrate 102 .
  • a color filter 180 is provided on the other surface 102 b of the substrate 102 .
  • the substrate 102 has translucency and is, for example, a glass substrate.
  • the transistor 103 is formed on the TFT lower layer film 106 provided on the surface 102a.
  • the transistor 103 is, for example, a thin film transistor (TFT).
  • TFT thin film transistor
  • the transistor 103 is covered with an insulating film 108 , and the insulating film 108 is covered with a first interlayer insulating film 112 together with a first wiring layer 110 provided on the insulating film 108 .
  • the light emitting element 150 is provided on the first interlayer insulating film 112 via the graphene sheet 140a.
  • the light emitting element 150 is driven by the transistor 103 provided below the light emitting element 150 and emits light.
  • Light emitted from the light emitting element 150 is incident on the color filter 180 via the first interlayer insulating film 112 , the insulating film 108 , the insulating layer 105 , the TFT lower layer film 106 and the substrate 102 .
  • the light incident on the color filter 180 is converted into light having a desired wavelength by the color filter 180 and emitted to the outside.
  • the light emitted from the light emitting element 150 travels in the negative direction of the Z axis and is emitted to the outside. The same applies to modified examples and other embodiments to be described later.
  • Color filter 180 includes light shielding portion 181 and color conversion portion 182 .
  • the color conversion section 182 is provided below the light emitting surface 151S of the light emitting element 150 according to the shape of the light emitting surface 151S.
  • a portion of the color filter 180 other than the color conversion portion 182 is a light shielding portion 181 .
  • the light shielding portion 181 is a so-called black matrix, which reduces blurring due to color mixture of light emitted from the adjacent color conversion portion 182, and makes it possible to display a clear image.
  • the color conversion unit 182 has one layer or two layers or more.
  • FIG. 1 shows a case where the color conversion section 182 has two layers. Whether the color conversion section 182 has one layer or two layers is determined by the color of the light emitted from the sub-pixel 20, that is, the wavelength.
  • the color conversion section 182 is made up of two layers, a color conversion layer 183 and a filter layer 184 that allows red light to pass through.
  • the color conversion section 182 is preferably made up of two layers, a color conversion layer 183 and a filter layer 184 that allows green light to pass through. If the emission color of the sub-pixel 20 is blue, then one layer of filter layer 184 is preferred.
  • the color conversion section 182 has two layers, one layer is the color conversion layer 183 and the other layer is the filter layer 184 .
  • the color conversion layer 183 is stacked on the filter layer 184 , and the color conversion layer 183 is provided closer to the light emitting element 150 than the filter layer 184 is.
  • the color conversion layer 183 converts the wavelength of light emitted by the light emitting element 150 into a desired wavelength.
  • the light of 467 nm ⁇ 30 nm which is the wavelength of the light emitting element 150
  • the light of 467 nm ⁇ 30 nm which is the wavelength of the light emitting element 150
  • the light of 467 nm ⁇ 30 nm which is the wavelength of the light emitting element 150
  • the light of 467 nm ⁇ 30 nm which is the wavelength of the light emitting element 150
  • the filter layer 184 of the sub-pixel that emits red or green light cuts off the wavelength component of blue emission that remains without being color-converted by the color conversion layer 183 .
  • the filter layer 184 of the blue-emitting sub-pixel blocks wavelength components of light other than blue.
  • the color of the light emitted by the sub-pixels 20 When the color of the light emitted by the sub-pixels 20 is blue, it may be output through the color conversion layer 183 or through the filter layer 184 without the color conversion layer 183 .
  • the wavelength of the light emitted by the light emitting element 150 When the wavelength of the light emitted by the light emitting element 150 is about 467 nm ⁇ 30 nm, the light may be output without passing through the color conversion layer 183 .
  • the wavelength of the light emitted by the light emitting element 150 is set to 410 nm ⁇ 30 nm, it is preferable to provide the color conversion layer 183 in order to convert the wavelength of the output light to about 467 nm ⁇ 30 nm.
  • the subpixel 20 may have the filter layer 184 even in the case of the blue subpixel 20 .
  • the filter layer 184 that transmits blue light, minute external light reflection other than blue light generated on the surface of the light emitting element 150 is suppressed.
  • the color filter 180 is provided in contact with the surface 102b of the substrate 102, and the TFT lower layer film 106 is provided over the surface 102a opposite to the surface 102b.
  • the transistor 103 is provided on the TFT lower layer film 106 .
  • the TFT lower layer film 106 is provided to ensure flatness during formation of the transistor 103 and to protect the TFT channel of the transistor 103 from contamination and the like during heat treatment.
  • the TFT lower layer film 106 is an insulating film such as SiO 2 and has translucency.
  • circuit elements such as other transistors and capacitors are formed on the TFT lower layer film 106, and the circuit 101 is configured by wiring and the like.
  • the transistor 103 corresponds to the driving transistor 26 in FIG. 3 described later.
  • the selection transistor 24, the capacitor 28, and the like are circuit elements.
  • Circuit 101 includes TFT channel 104 , insulating layer 105 , insulating film 108 , vias 111 s and 111 d and first wiring layer 110 .
  • the transistor 103 is a p-channel TFT in this example.
  • Transistor 103 includes TFT channel 104 and gate 107 .
  • the TFT channel 104 is preferably formed by a Low Temperature Poly Silicon (LTPS) process.
  • LTPS Low Temperature Poly Silicon
  • the TFT channel 104 is formed by polycrystallizing and activating the amorphous Si region formed on the TFT underlayer film 106 .
  • laser annealing using a laser is used for polycrystallization and activation of the amorphous Si region.
  • TFTs formed by the LTPS process have sufficiently high mobility.
  • the TFT channel 104 includes regions 104s, 104i and 104d.
  • the regions 104s, 104i, and 104d are all provided on the TFT lower layer film 106 .
  • Region 104i is provided between region 104s and region 104d.
  • the regions 104s and 104d contain impurities such as boron (B) and boron fluoride (BF) and form p-type semiconductor regions.
  • the region 104s is ohmically connected to the via 111s, and the region 104d is ohmically connected to the via 111d.
  • the insulating layer 105 is provided on the TFT lower layer film 106 and the TFT channel 104 .
  • the insulating layer 105 is, for example, SiO2 .
  • the insulating layer 105 may be a multilayer insulating layer containing SiO 2 , Si 3 N 4 or the like.
  • the gate 107 is provided on the TFT channel 104 via the insulating layer 105 .
  • the insulating layer 105 is provided to insulate the TFT channel 104 from the gate 107 and to insulate it from other adjacent circuit elements.
  • a potential lower than that of region 104s is applied to gate 107, a channel is formed in region 104i, thereby controlling the current flowing between regions 104s and 104d.
  • the gate 107 may be made of, for example, polycrystalline Si, or may be made of a refractory metal such as W or Mo. Gate 107 is formed by, for example, CVD when it is formed of a polycrystalline Si film.
  • Insulating film 108 is provided on insulating layer 105 and gate 107 .
  • the insulating film 108 is an inorganic film such as SiO 2 or Si 3 N 4 .
  • the insulating film 108 is a laminated film such as SiO 2 and Si 3 N 4 .
  • the insulating film 108 is provided to isolate circuit elements such as the transistor 103 that are arranged adjacent to each other.
  • the insulating film 108 provides a flat surface that does not interfere with the formation of the first wiring layer 110 .
  • the insulating film 108, the insulating layer 105 and the TFT lower layer film 106 have translucency.
  • the first wiring layer 110 is provided on the insulating film 108 .
  • the first wiring layer 110 can include a plurality of wirings that can have different potentials.
  • the first wiring layer 110 includes wirings 110s and 110d. The wirings 110s and 110d are formed separately and can be connected to different potentials.
  • the symbols representing the wiring layers are displayed next to the wiring that constitutes the wiring layer.
  • the reference numerals of the first wiring layer 110 are displayed beside the wiring 110s.
  • the wiring 110s is provided above the region 104s.
  • the wiring 110s is connected to, for example, a power supply line 3 shown in FIG. 3, which will be described later.
  • the wiring 110d is provided above the region 104d.
  • One end of the via 161d is connected to the wiring 110d.
  • the other end of via 161 d is connected to second wiring layer 160 .
  • the vias 111 s and 111 d are provided through the insulating film 108 and the insulating layer 105 .
  • the via 111s is provided between the wiring 110s and the region 104s and electrically connects the wiring 110s and the region 104s.
  • the via 111d is provided between the wiring 110d and the region 104d and electrically connects the wiring 110d and the region 104d.
  • the wiring 110s is connected to the region 104s via the via 111s.
  • Region 104 s is the source region of transistor 103 . Therefore, the source region of transistor 103 is electrically connected to, for example, power supply line 3 of the circuit of FIG. 3 through via 111s and wiring 110s.
  • the wiring 110d is connected to the region 104d via the via 111d.
  • Region 104 d is the drain region of transistor 103 . Therefore, the drain region of transistor 103 is electrically connected to second wiring layer 160 through via 111d, wiring 110d and via 161d.
  • the first interlayer insulating film 112 is provided to cover the insulating film 108 and the first wiring layer 110 .
  • the first interlayer insulating film 112 forms a graphene layer and provides a flattened surface 112F for crystal growth of a semiconductor layer on the graphene layer, as will be described in a manufacturing method to be described later.
  • the first interlayer insulating film 112 is made of a translucent organic material, such as a transparent resin.
  • the transparent resin may be, for example, a silicon-based resin such as SOG (Spin On Glass) or a novolak-type phenolic resin.
  • a graphene sheet 140a is provided for each light emitting element 150 on the flattened surface 112F.
  • the light emitting surface 151S is in contact with the graphene sheet 140a.
  • the light emitting element 150 is provided on the flattened surface 112F via the graphene sheet 140a.
  • the outer circumference of the graphene sheet 140a in XY plan view substantially matches the outer circumference of the light emitting element 150 in XY plan view. Since the thickness of the graphene sheet 140a is sufficiently thin, the graphene sheet 140a can transmit light.
  • the graphene sheet 140a is formed by etching the graphene layer 1140, as will be described later in connection with FIG. 6B and subsequent figures.
  • Graphene layer 1140 is used as a seed for forming light emitting device 150 .
  • the light emitting element 150 includes a top surface 153U provided on the opposite side of the light emitting surface 151S.
  • the outer peripheral shape of light emitting surface 151S and top surface 153U in XY plan view is square or rectangular, and light emitting element 150 is provided on flattened surface 112F via graphene sheet 140a, for example, an angular shape. It is a columnar element.
  • the cross section of the prism may be a polygon with pentagons or more.
  • the light emitting element 150 is not limited to a prismatic element, and may be a cylindrical element.
  • the light emitting element 150 includes an n-type semiconductor layer 151, a light emitting layer 152, and a p-type semiconductor layer 153.
  • the n-type semiconductor layer 151, the light emitting layer 152 and the p-type semiconductor layer 153 are laminated in this order from the light emitting surface 151S toward the top surface 153U.
  • a light-emitting surface 151S is provided by the n-type semiconductor layer 151 .
  • the light emitting element 150 emits light in the negative direction of the Z axis through the graphene sheet 140a, the first interlayer insulating film 112, the insulating film 108, the insulating layer 105, the TFT lower layer film 106, the substrate 102, and the color filter 180.
  • the n-type semiconductor layer 151 includes a connecting portion 151a.
  • the connection part 151a is provided so as to protrude in one direction from the n-type semiconductor layer 151 together with the graphene sheet 140a on the flattened surface 112F.
  • the height of the connecting portion 151a from the light emitting surface 151S is the same as the height of the n-type semiconductor layer 151 from the light emitting surface 151S or lower than the height of the n-type semiconductor layer 151 from the light emitting surface 151S.
  • the connecting portion 151 a is part of the n-type semiconductor layer 151 .
  • the connection portion 151a is connected to one end of the via 161k, and the n-type semiconductor layer 151 is electrically connected to the via 161k through the connection portion 151a.
  • the shape of the light-emitting element 150 in XY plan view is, for example, substantially square or rectangular.
  • the shape of the light emitting element 150 in the XY plan view is a polygon including a square, the corners of the light emitting element 150 may be rounded.
  • the shape of the light-emitting element 150 in the XY plane view is cylindrical, the shape of the light-emitting element 150 in the XY plane view is not limited to a circle, and may be, for example, an ellipse.
  • a gallium nitride-based compound semiconductor including a light-emitting layer such as In X Al Y Ga 1-XY N (0 ⁇ X, 0 ⁇ Y, X+Y ⁇ 1) is preferably used for the light-emitting element 150, for example.
  • the gallium nitride-based compound semiconductor described above may be simply referred to as gallium nitride (GaN).
  • the light emitting element 150 in one embodiment of the invention is a so-called light emitting diode.
  • the wavelength of the light emitted by the light emitting element 150 may be in the range from the near-ultraviolet region to the visible light region, and is, for example, approximately 467 nm ⁇ 30 nm.
  • the wavelength of the light emitted by the light emitting element 150 may be blue-violet emission of about 410 nm ⁇ 30 nm.
  • the wavelength of the light emitted by the light emitting element 150 is not limited to the values described above, and may be an appropriate one.
  • the second interlayer insulating film 156 covers the flattened surface 112F, the graphene sheet 140a and the light emitting element 150.
  • the second interlayer insulating film 156 separates other adjacent light emitting devices 150 .
  • the second interlayer insulating film 156 protects the light emitting element 150 from the surrounding environment by covering the light emitting element 150 .
  • the surface of the second interlayer insulating film 156 should be flat enough to form the second wiring layer 160 on the second interlayer insulating film 156 .
  • the second interlayer insulating film 156 is made of an organic insulating material.
  • the organic insulating material used for the second interlayer insulating film 156 is preferably a resin having light reflectivity, such as a white resin.
  • a white resin for the second interlayer insulating film 156 By using a white resin for the second interlayer insulating film 156, the light emitted in the horizontal direction of the light emitting element 150 can be reflected and guided toward the light emitting surface 151S, so that the light emitting efficiency of the light emitting element 150 is substantially improved. It is possible to
  • the white resin is formed by dispersing scattering fine particles having a Mie scattering effect in a transparent resin such as a silicon-based resin such as SOG or a novolak-type phenol-based resin.
  • the scattering microparticles are colorless or white, and have diameters that are about 1/10 to several times the wavelength of the light emitted by the light emitting element 150 .
  • Scattering fine particles that are preferably used have a diameter that is about half the wavelength of light.
  • such scattering fine particles include TiO 2 , Al 2 O 3 , ZnO, and the like.
  • the white resin can also be formed by utilizing a large number of fine pores dispersed in the transparent resin.
  • a SiO 2 film or the like formed by ALD (Atomic-Layer-Deposition) or CVD, for example, may be used over SOG or the like.
  • the second interlayer insulating film 156 may be black resin. By using a black resin for the second interlayer insulating film 156, scattering of light within the sub-pixel 20 is suppressed, and stray light is suppressed more effectively. An image display device with suppressed stray light can display a clearer image.
  • the second wiring layer 160 is provided on the second interlayer insulating film 156 .
  • the second wiring layer 160 can include a plurality of wirings that can have different potentials.
  • the second wiring layer 160 includes wirings 160d and 160k. The wirings 160d and 160k are formed separately and can be connected to different potentials.
  • a connection member 161a is provided between the wiring 160d provided above the top surface 153U and the top surface 153U, and the top surface 153U is connected to the wiring 160d by the connection member 161a.
  • the wiring 160d is also provided above the wiring 110d.
  • the wiring 160k is provided above the connecting portion 151a. The wiring 160k is connected to the ground line 4 of the circuit of FIG. 3, for example.
  • the via 161d is provided to penetrate the second interlayer insulating film 156 and the first interlayer insulating film 112 and reach the wiring 110d.
  • the via 161d is provided between the wiring (first wiring) 160d and the wiring 110d and electrically connects the wiring 160d and the wiring 110d. Therefore, the p-type semiconductor layer 153 is electrically connected to the drain region of the transistor 103 through the connecting member 161a, the wiring 160d, the via 161d, the wiring 110d and the via 111d.
  • a via (second via) 161k is provided to penetrate the second interlayer insulating film 156 and reach the connecting portion 151a.
  • the via 161k is provided between the wiring (second wiring) 160k and the connecting portion 151a, and connects the wiring 160k and the connecting portion 151a. Therefore, n-type semiconductor layer 151 is electrically connected to, for example, ground line 4 of the circuit of FIG.
  • the first wiring layer 110, the connection member 161a, and the vias 111s, 111d, 161d, and 161k are formed of, for example, Al, an alloy of Al, a laminated film of Al and Ti, or the like.
  • Al is laminated on a Ti thin film, and Ti is further laminated on Al.
  • a protective layer may be further provided over the second interlayer insulating film 156 and the second wiring layer 160 for protection from the external environment.
  • FIG. 2 is a schematic cross-sectional view illustrating part of an image display device according to a modification of this embodiment.
  • a part of the color filter 180 is composed of the graphene sheet 140a1, the first interlayer insulating film 112, the insulating film 108, the insulating layer 105, and the TFT lower layer film. 106 and through the substrate 102 .
  • part of color filter 180 is color conversion layer 183 .
  • the light emitting surface 151S is provided over the graphene sheet 140a1 and the color conversion layer 183. FIG. Therefore, the light emitted from the light emitting element 150 is directly incident on the color conversion layer 183 via the light emitting surface 151S, and emitted to the outside via the filter layer 184.
  • FIG. 1 is a schematic cross-sectional view illustrating part of an image display device according to a modification of this embodiment.
  • a part of the color filter 180 is composed of the graphene sheet 140a1, the first interlayer insulating film 112, the insulating
  • Each element of the circuit 101 including the transistor 103 is provided on the light shielding portion 181 of the color filter 180 via the substrate 102 .
  • the color conversion layer 183 penetrates the graphene sheet 140a1, the first interlayer insulating film 112, the insulating film 108, the insulating layer 105, the TFT lower layer film 106 and the substrate 102 and fills the opening reaching the light emitting surface 151S. and the light emitting surface 151S.
  • the light emitted from the light emitting element 150 is directly incident on the color filter 180, so that the attenuation of the intensity can be suppressed before reaching the color filter 180.
  • the color filter 180 is provided over the surface 102b of the substrate 102, the wall surface 158W, and the light emitting surface 151S. Elements of the circuit 101 such as the transistor 103 may be provided without the 102 .
  • the first interlayer insulating film 112 and the insulating film 108 may be formed of a light-reflective material such as white resin, like the second interlayer insulating film 156 . This prevents the light traveling through the color conversion layer 183 from leaking into the first interlayer insulating film 112 and the insulating film 108, and suppresses attenuation of the intensity.
  • the thickness of the graphene sheet 140a1 can be sufficiently thin so as to have high light transmittance, so the color conversion layer 183 may be provided so as not to penetrate the graphene sheet.
  • FIG. 3 is a schematic block diagram illustrating the image display device according to this embodiment.
  • the image display device 1 of this embodiment has a display area 2 .
  • Sub-pixels 20 are arranged in the display area 2 .
  • the sub-pixels 20 are arranged, for example, in a grid.
  • n sub-pixels 20 are arranged along the X-axis and m sub-pixels 20 are arranged along the Y-axis.
  • a pixel 10 includes a plurality of sub-pixels 20 that emit light of different colors.
  • the sub-pixel 20R emits red light.
  • Sub-pixel 20G emits green light.
  • Sub-pixel 20B emits blue light.
  • the emission color and brightness of one pixel 10 are determined by causing the three types of sub-pixels 20R, 20G, and 20B to emit light with desired brightness.
  • One pixel 10 includes three sub-pixels 20R, 20G, 20B, and the sub-pixels 20R, 20G, 20B are linearly arranged on the X-axis, for example, as shown in FIG.
  • Each pixel 10 may have sub-pixels of the same color arranged in the same column, or may have sub-pixels of different colors arranged in different columns as in this example.
  • the image display device 1 further has a power line 3 and a ground line 4 .
  • the power lines 3 and the ground lines 4 are laid out in a grid pattern along the array of the sub-pixels 20 .
  • a power supply line 3 and a ground line 4 are electrically connected to each sub-pixel 20 to supply power to each sub-pixel 20 from a DC power supply connected between a power supply terminal 3a and a GND terminal 4a.
  • a power supply terminal 3 a and a GND terminal 4 a are provided at ends of the power supply line 3 and the ground line 4 , respectively, and are connected to a DC power supply circuit provided outside the display area 2 .
  • a positive voltage is supplied to the power supply terminal 3a with reference to the GND terminal 4a.
  • the image display device 1 further has scanning lines 6 and signal lines 8 .
  • the scanning lines 6 are laid in a direction parallel to the X-axis. That is, the scanning lines 6 are laid out along the array of the sub-pixels 20 in the row direction.
  • the signal lines 8 are laid in a direction parallel to the Y-axis. That is, the signal lines 8 are wired along the array of the sub-pixels 20 in the column direction.
  • the image display device 1 further has a row selection circuit 5 and a signal voltage output circuit 7 .
  • Row selection circuit 5 and signal voltage output circuit 7 are provided along the outer edge of display area 2 .
  • the row selection circuit 5 is provided along the Y-axis direction of the outer edge of the display area 2 .
  • a row selection circuit 5 is electrically connected to the sub-pixels 20 in each column via scanning lines 6 and supplies a selection signal to each sub-pixel 20 .
  • the signal voltage output circuit 7 is provided along the X-axis direction on the outer edge of the display area 2 .
  • the signal voltage output circuit 7 is electrically connected to the sub-pixels 20 in each row via signal lines 8 and supplies signal voltages to each sub-pixel 20 .
  • the sub-pixel 20 includes a light emitting element 22, a select transistor 24, a drive transistor 26, and a capacitor 28.
  • the select transistor 24 may be labeled T1
  • the drive transistor 26 may be labeled T2
  • the capacitor 28 may be labeled Cm.
  • the light emitting element 22 is connected in series with the driving transistor 26 .
  • the driving transistor 26 is a p-channel TFT, and the drain electrode of the driving transistor 26 is connected to the anode electrode of the light emitting element 22 .
  • the main electrodes of drive transistor 26 and select transistor 24 are the drain and source electrodes.
  • An anode electrode of the light emitting element 22 is connected to the p-type semiconductor layer.
  • a cathode electrode of the light emitting element 22 is connected to the n-type semiconductor layer.
  • a series circuit of the light emitting element 22 and the driving transistor 26 is connected between the power supply line 3 and the ground line 4 .
  • the drive transistor 26 corresponds to the transistor 103 in FIG. 1, and the light emitting element 22 corresponds to the light emitting element 150 in FIG.
  • the current flowing through the light emitting element 22 is determined by the voltage applied between the gate and source of the driving transistor 26, and the light emitting element 22 emits light with a brightness corresponding to the current flowing through the light emitting element
  • the select transistor 24 is connected between the gate electrode of the drive transistor 26 and the signal line 8 via the main electrode.
  • a gate electrode of the selection transistor 24 is connected to the scanning line 6 .
  • a capacitor 28 is connected between the gate electrode of the drive transistor 26 and the power supply line 3 .
  • the row selection circuit 5 selects one row from the array of m rows of sub-pixels 20 and supplies a selection signal to the scanning line 6 .
  • a signal voltage output circuit 7 supplies a signal voltage having the required analog voltage value to each sub-pixel 20 of the selected row.
  • a signal voltage is applied across the gate-source of the drive transistors 26 of the sub-pixels 20 in the selected row.
  • the signal voltage is held by capacitor 28 .
  • the drive transistor 26 causes a current corresponding to the signal voltage to flow through the light emitting element 22 .
  • the light emitting element 22 emits light with a brightness corresponding to the current that flows.
  • the row selection circuit 5 sequentially switches the rows to be selected and supplies selection signals. That is, the row selection circuit 5 scans the rows in which the sub-pixels 20 are arranged. A current corresponding to the signal voltage flows through the light emitting elements 22 of the sequentially scanned sub-pixels 20 to emit light. The brightness of the sub-pixel 20 is determined by the current flowing through the light emitting element 22 . The sub-pixels 20 emit light with gradation based on the determined brightness, and an image is displayed in the display area 2 .
  • FIG. 4 is a schematic plan view illustrating a part of the image display device of this embodiment.
  • the AA' line represents the cutting line in the cross-sectional view of FIG. 1 and the like.
  • the light emitting element 150 and the driving transistor 103 are stacked in the Z-axis direction with the first interlayer insulating film 112 and the second interlayer insulating film 156 interposed therebetween.
  • Light emitting element 150 corresponds to light emitting element 22 in FIG.
  • the driving transistor 103 corresponds to the driving transistor 26 in FIG. 3 and is also denoted as T2.
  • the anode electrode of the light emitting device 150 is provided by the p-type semiconductor layer 153 shown in FIG.
  • a connection member 161 a is provided on the top surface 153 U of the p-type semiconductor layer 153 .
  • the p-type semiconductor layer 153 is connected to the wiring 160d through the connection member 161a.
  • the wiring 160d is connected to the via 161d through the contact hole 161d1, and the wiring 160d is connected to the wiring 110d provided in the lower layer through the via 161d.
  • the wiring 110d is connected to the drain electrode of the transistor 103 via the via 111d shown in FIG.
  • the drain electrode of transistor 103 is part of TFT channel 104, region 104d shown in FIG.
  • a source electrode of the transistor 103 is connected to the wiring 110s through the via 111s illustrated in FIG.
  • the source electrode of transistor 103 is region 104s shown in FIG.
  • the first wiring layer 110 includes the power line 3 and the wiring 110 s is connected to the power line 3 .
  • the cathode electrode of the light emitting element 150 is provided by the connecting portion 151a.
  • the connection portion 151 a is provided in a layer above the transistor 103 and the first wiring layer 110 .
  • the connecting portion 151a is electrically connected to the wiring 160k through the via 161k. More specifically, one end of the via 161k is connected to the connecting portion 151a. The other end of via 161k is connected to wiring 160k through contact hole 161k1.
  • the wiring 160 k is connected to the ground line 4 .
  • the light emitting element 150 can electrically connect the first wiring layer 110 provided below the light emitting element 150 to the second wiring layer 160 by using the via 161d.
  • the light emitting element 150 can electrically connect the connecting portion 151a provided below the second wiring layer 160 to the second wiring layer 160 by using the via 161k.
  • FIG. 5A to 8 are schematic cross-sectional views illustrating part of the method for manufacturing the image display device of this embodiment.
  • the substrate 102 is prepared in the method for manufacturing the image display device of this embodiment.
  • the substrate 102 is a translucent substrate, for example, a substantially rectangular glass substrate of approximately 1500 mm ⁇ 1800 mm.
  • the TFT lower layer film 106 is formed on one surface (first surface) 102a.
  • the TFT underlayer film 106 is formed by, for example, the CVD method.
  • a Si layer 1104 is formed on the formed TFT lower layer film 106 .
  • the Si layer 1104 is an amorphous Si layer at the time of deposition, and after the deposition, a polycrystalline Si layer 1104 is formed by, for example, scanning an excimer laser pulse a plurality of times.
  • the transistor 103 is formed at a predetermined position on the TFT lower layer film 106 .
  • transistor 103 is formed as follows.
  • the polycrystallized Si layer 1104 shown in FIG. 5A is processed into an island shape like the transistor 103 shown in FIG. 4 to form the TFT channel 104 .
  • An insulating layer 105 is formed to cover the TFT lower layer film 106 and the TFT channel 104 .
  • the insulating layer 105 functions as a gate insulating film.
  • a gate 107 is formed on the TFT channel 104 with an insulating layer 105 interposed therebetween.
  • the transistor 103 is formed by selectively doping an impurity such as B into the gate 107 and thermally activating it.
  • the regions 104s and 104d are p-type active regions and function as the source and drain regions of the transistor 103, respectively.
  • Region 104i is an n-type active region and functions as a channel.
  • insulating film 108 is formed to cover insulating layer 105 and gate 107 .
  • An appropriate manufacturing method is applied to the formation of the insulating film 108 according to the material of the insulating film 108 .
  • the insulating film 108 is formed of SiO2 , techniques such as ALD and CVD are used.
  • the flatness of the insulating film 108 is sufficient to form the first wiring layer 110, and the flattening process is not necessarily required.
  • the number of steps for the planarization process can be reduced.
  • Vias 111s and 111d are formed through the insulating film 108 and the insulating layer 105 .
  • the via 111s is formed to reach the region 104s.
  • Via 111d is formed to reach region 104d.
  • RIE or the like is used to form the via holes for forming the vias 111s and 111d.
  • a first wiring layer 110 including wirings 110s and 110d is formed on the insulating film .
  • the wiring 110s is connected to one end of the via 111s.
  • the wiring 110d is connected to one end of the via 111d.
  • the first wiring layer 110 may be formed simultaneously with the formation of the vias 111s and 111d.
  • a first interlayer insulating film (first insulating film) 112 is formed to cover the insulating film 108 and the first wiring layer 110 .
  • the surface of the first interlayer insulating film 112 is planarized by chemical mechanical polishing (CMP) or the like to form a planarized surface 112F.
  • CMP chemical mechanical polishing
  • the drive circuit board (first board) 100 is formed.
  • the manufacturing process of the drive circuit board 100 may be performed in a plant different from the process after the semiconductor layer forming process described later, or may be performed in the same plant.
  • the graphene layer 1140 is formed on the planarized surface 112F.
  • the graphene layer 1140 is a layer containing graphene, and is preferably formed by stacking several to ten single graphene layers.
  • the graphene layer 1140 cut into an appropriate size and shape is placed at a predetermined position on the flattened surface 112F, and is attracted to the flattened surface 112F due to the flatness of the flattened surface 112F.
  • Graphene layer 1140 may be adhered onto planarizing surface 112F, for example, by an adhesive or the like.
  • the perimeter of the cut graphene layer 1140 in XY plan view is determined according to the perimeter of the semiconductor layer 1150 in XY plan view shown in FIG. 7A described below.
  • the outer periphery of the graphene layer 1140 in XY plan view and the outer periphery of the semiconductor layer 1150 in XY plan view are set to sufficiently include the outer periphery of the light emitting element 150 in FIG. 7B described later in XY plan view. That is, the outer periphery of the light emitting element 150 is arranged within the outer periphery of the graphene layer 1140 and within the outer periphery of the semiconductor layer 1150 in XY plan view.
  • a semiconductor layer 1150 is formed over the graphene layer 1140, as shown in FIG. 7A.
  • the semiconductor layer 1150 includes an n-type semiconductor layer 1151, a light-emitting layer 1152, and a p-type semiconductor layer 1153 in this order from the graphene layer 1140 side toward the positive direction of the Z-axis.
  • the semiconductor layer 1150 includes, for example, GaN, more specifically, In X Al Y Ga 1-XY N (0 ⁇ X, 0 ⁇ Y, X+Y ⁇ 1) and the like.
  • crystal defects due to crystal lattice mismatch are likely to occur, and crystals containing GaN as a main component generally exhibit n-type semiconductor characteristics. Therefore, by growing the graphene layer 1140 from the n-type semiconductor layer 1151, the yield can be improved.
  • Non-Patent Document 1 2nd prize.
  • the drive circuit board 100 is formed on a substrate 102 made of glass, for example, and the low-temperature sputtering method is suitable for forming the semiconductor layer 1150 on the drive circuit board 100 .
  • a single-crystallized semiconductor layer 1150 including a light-emitting layer 1152 is formed on the graphene layer 1140 by growing a GaN semiconductor layer 1150 on the graphene layer 1140 using an appropriate deposition technique.
  • the semiconductor layer 1150 is formed within the region indicated by the two-dot chain line in FIG. 7A.
  • an amorphous deposit 1162 containing the growth seed material such as Ga may be deposited on the flattened surface 112F where the graphene layer 1140 does not exist.
  • the deposits 1162 are stacked in the order of deposits 1162a, 1162b, and 1162c from the flattened surface 112F toward the positive direction of the Z-axis.
  • Deposit 1162a was deposited during the formation of n-type semiconductor layer 1151
  • deposit 1162b was deposited during the formation of light-emitting layer 1152
  • deposit 1162c was deposited during the formation of p-type semiconductor layer 1153.
  • the semiconductor layer 1150 is not limited to being formed directly on the graphene layer 1140, and may be formed on a buffer layer formed on the graphene layer 1140. By providing the buffer layer, it may be possible to promote the crystal growth of GaN.
  • the buffer layer can be formed sufficiently thin so as not to impair the light transmittance. good.
  • the semiconductor layer 1150 shown in FIG. 7A is processed by etching to form the light emitting element 150. As shown in FIG. 7B, the semiconductor layer 1150 shown in FIG. 7A is processed by etching to form the light emitting element 150. As shown in FIG. 7B, the semiconductor layer 1150 shown in FIG. 7A is processed by etching to form the light emitting element 150. As shown in FIG. 7B, the semiconductor layer 1150 shown in FIG. 7A is processed by etching to form the light emitting element 150. As shown in FIG.
  • the connecting portion 151a is formed, and then the other portion is formed by further etching.
  • the light-emitting element 150 having the connecting portion 151a projecting from the n-type semiconductor layer 151 above the flattened surface 112F in the positive direction of the X-axis can be formed.
  • a dry etching process for example, is used to form the light emitting element 150, and preferably anisotropic plasma etching (Reactive Ion Etching, RIE) is used.
  • the graphene layer 1140 shown in FIG. 7A is over-etched during the formation of the light emitting device 150 and formed into the graphene sheet 140a. Therefore, the outer circumference of the graphene sheet 140a in XY plan view substantially matches the outer circumference of the light emitting element 150 in XY plan view.
  • a second interlayer insulating film (second insulating film) 156 is formed so as to cover the flattened surface 112F, the graphene sheet 140a and the light emitting element 150 .
  • the via 161d (first via) is formed by filling a via hole that penetrates the second interlayer insulating film 156 and the first interlayer insulating film 112 and reaches the wiring 110d with a conductive material.
  • the via (second via) 161k is formed by embedding a conductive material in a via hole that penetrates the second interlayer insulating film 156 and reaches the connecting portion 151a.
  • the connection member 161a is formed by filling a contact hole formed to reach the top surface 153U with a conductive material. RIE, for example, is used to form via holes and contact holes.
  • a second wiring layer 160 including wirings 160 d and 160 k is formed on the second interlayer insulating film 156 .
  • the wiring 160d is connected to one end of the connection member 161a and the via 161d.
  • the wiring 160k is connected to one end of the via 161k.
  • the second wiring layer 160 may be formed simultaneously with the formation of the vias 161k and 161d and the connection member 161a. In this manner, the wiring 160d and the wiring 110d are electrically connected by the via 161d, and the wiring 160k and the connecting portion 151a are electrically connected by the via 161k.
  • FIGS. 9A to 9D show a method of forming color filters by an inkjet method.
  • a structure 1192 is prepared as shown in FIG. 9A.
  • Structure 1192 includes second interlayer insulating film 156, second wiring layer 160, vias 161d and 161k, and connection member 161a shown in FIG.
  • the light shielding portion 181 is formed in a region on the surface 102b and not including the outer circumference of the light emitting surface 151S in the XY plan view.
  • the light shielding portion 181 is formed using, for example, screen printing, photolithography, or the like.
  • the phosphor corresponding to the emitted color is ejected from the inkjet nozzle to form the color conversion layer 183.
  • the phosphor forming the color conversion layer 183 is ejected onto the surface 102b.
  • the phosphor also colors the area between the light shielding portions 181 on the surface 102b.
  • phosphors for example, fluorescent paints using general phosphor materials, perovskite phosphor materials, and quantum dot phosphor materials are used. It is preferable to use a perovskite phosphor material or a quantum dot phosphor material, since each emission color can be realized, and the monochromaticity and color reproducibility can be improved.
  • dry processing is performed at an appropriate temperature and time.
  • the color conversion layer 183 is not formed if the color conversion section is not formed.
  • the blue phosphor preferably covers the region formed by the light shielding section 181. The ejection volume is set to fill all.
  • the paint for the filter layer 184 is ejected from an inkjet nozzle.
  • the paint is applied over the coating film of the phosphor.
  • the ejection amount is set so as to fill the entire area formed by the light shielding portion 181 .
  • the structure 1192 is diced together with the color filter 180 to form an image display device. Note that the step of forming the color filters 180 may be performed after the structure 1192 is diced.
  • FIG. 10 is a schematic cross-sectional view illustrating a part of a modification of the method for manufacturing the image display device of this embodiment.
  • FIG. 10 shows a method of forming a film type color filter 180a.
  • the top view of the arrow shows structure 1192 .
  • the figure below the arrow shows the glass substrate 186, the color filter 180a adhered to the glass substrate 186, and the transparent thin film adhesion layer 189 that adheres the color filter 180a to the structure 1192.
  • FIG. The arrows represent the situation where the color filter 180a is attached to the structure 1192 together with the glass substrate 186 and the transparent thin film adhesive layer 189.
  • FIG. 10 for some constituent elements of the structure 1192, illustration of the reference numerals and constituent elements including the reference numerals is omitted in order to avoid complication.
  • Components within structure 1192 not shown in FIG. 10 are shown in FIG.
  • the components shown in FIG. 8 are each element of circuit 101 in drive circuit board 100, vias 161d and 161k, and second wiring layer 160.
  • FIG. 8 is each element of circuit 101 in drive circuit board 100, vias 161d and 161k, and second wiring layer 160.
  • the color filter 180a includes a light shielding portion 181a, color conversion layers 183R, 183G, and 183B, and a filter layer 184a.
  • the light shielding part 181a has the same function as the light shielding part 181 in the case of the inkjet method.
  • the color conversion layers 183R, 183G, and 183B have the same function as the color conversion layer 183 in the inkjet method, and are made of the same material.
  • the color conversion layer 183R is a conversion layer that outputs red light.
  • the color conversion layer 183G is a conversion layer that outputs green light.
  • the color conversion layer 183B is a conversion layer that outputs blue light.
  • the filter layer 184a also has the same function as the filter layer 184 in the inkjet method, and is made of the same material.
  • the color filter 180a is adhered to the structure 1192 on one side.
  • the other surface of the color filter 180a is adhered to the glass substrate 186.
  • a transparent thin film adhesive layer 189 is provided on one surface of the color filter 180a, and is adhered to the surface 102b of the structure 1192 via the transparent thin film adhesive layer 189.
  • the transparent thin film adhesive layer 189 is formed between the substrate 102 and the color filter 180a according to the above procedure.
  • FIG. 11 is a schematic cross-sectional view illustrating the method for manufacturing the image display device of this modified example.
  • the steps described in connection with FIG. 11 are performed before performing the steps of forming the color filters.
  • the steps of FIG. 11 are performed subsequent to the steps described in connection with FIG.
  • openings 158 are formed.
  • the opening 158 is formed to expose the light emitting surface 151S from the surface 102b of the substrate 102. As shown in FIG.
  • opening 158 is formed by sequentially removing portions of substrate 102, TFT underlayer film 106, insulating layer 105, insulating film 108, first interlayer insulating film 112, and graphene sheet 140a shown in FIG. formed by The opening 158 is formed by wet etching or the like using a solvent suitable for the material.
  • a color filter is formed by an inkjet method by the method described with reference to FIGS. 9A to 9D.
  • the phosphor is ejected so as to fill opening 158, and the phosphor is formed to cover wall surface 158W of opening 158 and light emitting surface 151S.
  • the phosphor is also ejected between the light shielding portions 181 .
  • the filter layer 184 is formed to fill the space between the light shielding portions 181 .
  • the openings 158 shown in FIG. 11 are filled with, for example, a transparent resin.
  • the color filter can be formed by attaching the color filter to the surface 102b of the substrate 102 and the exposed surface of the transparent resin filled in the opening 158 via the transparent thin film adhesive layer 189 shown in FIG. .
  • the color conversion layer 183 be as thick as possible in order to improve the color conversion efficiency.
  • the color conversion layer 183 is too thick, the emitted light of the color-converted light is approximated to Lambertian, whereas the emission angle of the blue light that is not color-converted is limited by the light shielding portion 181. .
  • the display color of the displayed image is dependent on the viewing angle.
  • the thickness of the color conversion layer 183 should be about half the size of the opening of the light shielding portion 181 in order to match the light distribution of the light of the sub-pixel provided with the color conversion layer 183 with the light distribution of the blue light that is not color-converted. is desirable.
  • the pitch of the sub-pixels 20 is about 30 ⁇ m, so the thickness of the color conversion layer 183 is preferably about 15 ⁇ m.
  • the color conversion material is made of spherical phosphor particles, it is preferable to stack them in a close-packed structure in order to suppress light leakage from the light emitting element 150 .
  • the particle size of the phosphor material forming the color conversion layer 183 is preferably about 5 ⁇ m or less, more preferably about 3 ⁇ m or less.
  • FIG. 12 is a schematic perspective view illustrating the image display device according to this embodiment.
  • a driving circuit substrate 100 having a circuit 101 including transistors formed on a color filter 180 is provided, and a large number of light emitting elements are formed on the flattened surface 112F.
  • a light emitting circuit portion 172 having an element 150 is provided.
  • the light emitting circuit section 172 includes the graphene sheet 140a, the second interlayer insulating film 156 and the second wiring layer 160 shown in FIG.
  • the drive circuit board 100 and the light emitting circuit section 172 are electrically connected via the vias 161d and 161k shown in FIG.
  • FIG. 13 is a schematic perspective view illustrating an image display device according to a modification of this embodiment.
  • the image display device can be formed without providing the color filters 180 and 180a. can be a device.
  • a light emitting circuit section 172 having a large number of light emitting elements 150 is provided on the flattened surface 112F of the drive circuit board 100 .
  • This modified example can also be applied to other embodiments and their modified examples to be described later.
  • the light emitting element 150 is formed by etching the semiconductor layer 1150 crystal-grown on the flattened surface 112F of the drive circuit board 100 . After that, the light emitting element 150 is covered with the second interlayer insulating film 156 and electrically connected to the circuit 101 built in the drive circuit board 100 . Therefore, the manufacturing process can be significantly shortened compared to individually transferring individual light emitting elements onto the substrate 102 .
  • the graphene layer 1140 formed on the flattened surface 112F can be used as a seed for crystal growth of the semiconductor layer 1150. Since the graphene layer 1140 can be easily formed on the flattened surface 112F, sufficiently high productivity can be achieved.
  • a 4K image display device has more than 24 million sub-pixels
  • an 8K image display device has more than 99 million sub-pixels.
  • Forming such a large number of light-emitting elements individually and mounting them on a circuit board requires an enormous amount of time. Therefore, it is difficult to realize an image display device using micro LEDs at a realistic cost.
  • the yield decreases due to connection failures during mounting, etc., and further cost increases are unavoidable. effect is obtained.
  • the light emitting element 150 is formed after forming the entire semiconductor layer 1150 on the graphene layer 1140 formed on the flattened surface 112F. can be reduced. Therefore, in the manufacturing method of the image display device 1 of the present embodiment, the transfer process time can be shortened and the number of processes can be reduced as compared with the conventional manufacturing method.
  • the graphene layer 1140 is appropriately cut and attached onto the flattened surface 112F so that the light emitting elements 150 can be arranged in self-alignment. can be done. Therefore, it is not necessary to align the light-emitting elements on the drive circuit board 100, and the size of the light-emitting elements 150 can be easily reduced, which is suitable for high-definition displays.
  • the light-emitting elements are directly formed by etching or the like on the drive circuit board 100 on which the circuit 101 is already incorporated, the light-emitting element 150 and the circuit 101 under the light-emitting element 150 are connected by via formation or the like. Connect electrically. Therefore, a uniform connection structure can be realized, and a decrease in yield can be suppressed.
  • the drive circuit board 100 can include drive circuits including TFTs and the like, scanning circuits, and the like.
  • the circuit 101 that constitutes the drive circuit board 100 can be formed on a light-transmissive substrate such as a glass substrate, and the existing manufacturing processes and plants for flat panel displays can be used. It has the advantage of being able to
  • the light emitting elements 150 are laminated on the drive circuit board 100, and the optical path from the light emitting surface 151S to the outside may be long.
  • the optical path of light emitted from the light emitting element 150 has a distance from the light emitting surface 151S to the surface 102b. This distance may range from about 1 ⁇ m to several ⁇ m. That is, the light output from the light emitting surface 151S is radiated to the outside through an optical path of about 1 ⁇ m to several ⁇ m. Therefore, the light output from the light emitting surface 151S is attenuated in accordance with the length of the optical path as compared with the case where the light is directly emitted to the outside.
  • the optical path is filled with the color conversion layer 183, and the intensity of the light emitted to the outside depends on the light absorption rate of the phosphors forming the color conversion layer 183. is attenuated accordingly.
  • the light emitting element 150 is covered with a second interlayer insulating film 156 except for the light emitting surface 151S.
  • a second interlayer insulating film 156 By forming the second interlayer insulating film 156 from a highly light-reflective material such as white resin, scattered light to the sides of the light emitting element 150 is reflected and prevented from leaking to the sides of the light emitting element 150 . can do.
  • the light emitting element 150 is covered with the second interlayer insulating film 156, so that the light traveling in directions other than the light emitting surface 151S can be confined within the light emitting element 150.
  • Light confined in the light emitting element 150 is reflected at the interface between the light emitting element 150 and the second interlayer insulating film 156, and part of the light is guided toward the light emitting surface 151S. Therefore, the light-emitting element 150 has substantially improved luminous efficiency, and even if the light intensity is attenuated by a long optical path from the light-emitting surface 151S to the outside and the light absorption rate of the phosphor, sufficient intensity is obtained. of light can be emitted to the outside.
  • the first interlayer insulating film 112 and the insulating film 108 are formed of a material having light reflectivity such as white resin, it is possible to further prevent the leakage of light, and the emitted light Attenuation of the strength of can be suppressed more effectively.
  • FIG. 14 is a schematic cross-sectional view illustrating a part of the image display device according to this embodiment.
  • the configurations of the light emitting element 250 and the transistor 203 are different from those of the other embodiments described above.
  • light emitting surface 253S is provided by p-type semiconductor layer 253, and transistor 203 is n-channel.
  • the p-type semiconductor layer 253 and the via 261a are connected by the third wiring layer 230, which is also different from the other embodiments described above.
  • the same reference numerals are given to the same components as in other embodiments, and detailed description thereof will be omitted as appropriate.
  • the image display device of this embodiment includes sub-pixels 220 .
  • the sub-pixel 220 includes a substrate 102, a third wiring layer 230, a graphene sheet 140a, a transistor 203, a first wiring layer 110, a first interlayer insulating film 112, a light emitting element 250, and a second interlayer insulating film. 156, a via 161d, and a second wiring layer 160.
  • FIG. Subpixel 220 further includes color filter 180 .
  • the circuit 101 including the transistor 203 is provided on one surface 102a of the substrate 102, as in the other embodiments described above.
  • a color filter 180 is provided on the other surface 102 b of the substrate 102 .
  • the configuration of the color filter 180 is the same as in other embodiments described above, and detailed description thereof will be omitted.
  • the transistor 203 is provided on the TFT lower layer film 106 .
  • the transistor 203 is an n-channel TFT.
  • Transistor 203 includes TFT channel 204 and gate 107 .
  • transistor 203 is formed by an LTPS process or the like, similar to the other embodiments described above.
  • the circuit 101 includes a TFT channel 204, an insulating layer 105, an insulating film 108, vias 111s and 111d, and a first wiring layer 110.
  • the TFT channel 204 includes regions 204s, 204i and 204d. Regions 204 s , 204 i and 204 d are provided on TFT lower layer film 106 .
  • the regions 204s and 204d are doped with impurities such as phosphorus (P) and activated to form n-type semiconductor regions.
  • the region 204s is ohmically connected to the via 111s.
  • the region 204d is ohmically connected to the via 111d.
  • the gate 107 is provided above the TFT channel 204 via the insulating layer 105 .
  • the insulating layer 105 insulates the TFT channel 204 and the gate 107 .
  • a channel is formed in region 204i when a higher voltage is applied to gate 107 than region 204s.
  • the current flowing between regions 204s and 204d is controlled by the voltage of gate 107 on region 204s.
  • the TFT channel 204 and the gate 107 are formed by the same material and manufacturing method as those of the TFT channel 104 and the gate 107 in the other embodiments described above.
  • the first wiring layer 110 includes wirings 110s and 110d.
  • the interconnection 110s is connected to, for example, a ground line 4 shown in FIG. 15 which will be described later.
  • the vias 111s and 111d are provided through the insulating film 108 .
  • the via 111s is provided between the wiring 110s and the region 204s.
  • the via 111s electrically connects the wiring 110s and the region 204s.
  • the via 111d is provided between the wiring 110d and the region 204d.
  • the via 111d electrically connects the wiring 110d and the region 204d.
  • the vias 111s and 111d are formed with the same material and manufacturing method as in the other embodiments described above.
  • the third wiring layer 230 is provided on the flattened surface 112F.
  • the third wiring layer 230 includes a plurality of wirings 230a that can have different potentials.
  • a plurality of wirings 230 a are provided for each light emitting element 250 .
  • the light emitting element 250 is provided over the wiring 230a via the graphene sheet 140a. Since the graphene sheet 140a is sufficiently thin, the electrical resistance in the thickness direction is sufficiently small. Therefore, the light emitting surface 253S is electrically connected to the wiring 230a through the graphene sheet 140a.
  • the third wiring layer 230 including the wiring 230a is made of a translucent conductive film, such as an ITO film or a ZnO film.
  • the graphene sheet 140a is also formed thin enough to have sufficient translucency, and the light emitted from the light emitting element 250 passes through the graphene sheet 140a and the wiring 230a.
  • the outer circumference of the wiring 230a is set so as to include the outer circumference of the light emitting element 250 when the light emitting element 250 is projected onto the wiring 230a in the XY plan view. That is, the outer periphery of the light emitting element 250 is arranged within the outer periphery of the wiring 230a in the XY plan view. As a result, a contact area between the wiring 230a and the light emitting surface 253S is ensured, and an increase in contact resistance between the wiring 230a and the light emitting surface 253S can be suppressed.
  • the wiring 230a is provided so as to protrude in one direction above the flattened surface 112F. One end of the via 261a is connected to the wiring 230a, and the light emitting element 250 is electrically connected to the via 261a through the graphene sheet 140a and the wiring 230a.
  • the light emitting element 250 includes a top surface 251U provided on the opposite side of the light emitting surface 253S.
  • the light emitting element 250 is a prismatic or cylindrical element, as in the other embodiments described above.
  • the light emitting element 250 includes a p-type semiconductor layer 253, a light emitting layer 252, and an n-type semiconductor layer 251.
  • the p-type semiconductor layer 253, the light emitting layer 252 and the n-type semiconductor layer 251 are laminated in this order from the light emitting surface 253S toward the top surface 251U.
  • the light emitting surface 253S is provided by the p-type semiconductor layer 253, and the top surface 251U is provided by the n-type semiconductor layer 251.
  • the light emitting element 250 has the same shape in XY plan view as the light emitting element 150 of the other embodiment described above. An appropriate shape is selected for the light emitting element 250 according to the layout of other circuit elements and the like.
  • the light emitting element 250 is a so-called light emitting diode similar to the light emitting element 150 of the other embodiments described above.
  • the second wiring layer 160 is provided on the second interlayer insulating film 156 .
  • the second wiring layer 160 includes wirings 160d and 260a.
  • a portion of the wiring 160d is provided above the light emitting element 250 and the other portion is provided above the wiring 110d, as in the other embodiments described above.
  • a portion of the wiring 260a is provided above the wiring 230a.
  • the wiring 260a is connected to, for example, the power supply line 3 of the circuit of FIG. 15, which will be described later.
  • a via 161d is provided in the same manner as in the other embodiments described above. That is, the via 161d is provided so as to penetrate the second interlayer insulating film 156 and the first interlayer insulating film 112 and reach the wiring 110d.
  • the via 161d is provided between the wiring 160d and the wiring 110d and electrically connects the wiring 160d and the wiring 110d.
  • a connection member 161a is provided between the wiring 160d and the top surface 251U, and the wiring 160d is electrically connected to the top surface 251U by the connection member 161a. Therefore, the n-type semiconductor layer 251 is electrically connected to the drain region of the transistor 203 through the connecting member 161a, the wiring 160d, the via 161d, the wiring 110d and the via 111d.
  • a via (second via) 261a is provided to penetrate the second interlayer insulating film 156 and reach the wiring 230a.
  • the via 261a is provided between the wiring (second wiring) 260a and the wiring 230a, and electrically connects the wiring 260a and the wiring 230a. Therefore, p-type semiconductor layer 253 is electrically connected to, for example, power supply line 3 of the circuit of FIG. 15 via wiring 230a, via 261a and wiring 260a.
  • FIG. 15 is a schematic block diagram illustrating the image display device of this embodiment.
  • the image display device 201 of this embodiment includes a display area 2, a row selection circuit 205 and a signal voltage output circuit 207.
  • Pixel 10 includes a plurality of sub-pixels 220 that emit light of different colors, as in the other embodiments described above.
  • Sub-pixel 220R emits red light.
  • Subpixel 220G emits green light.
  • Sub-pixel 220B emits blue light. The emission color and brightness of one pixel 10 are determined by causing the three types of sub-pixels 220R, 220G, and 220B to emit light with desired brightness.
  • One pixel 10 includes three sub-pixels 220R, 220G, 220B, and the sub-pixels 220R, 220G, 220B are linearly arranged on the X-axis, for example, as in this example.
  • Each pixel 10 may have sub-pixels of the same color arranged in the same column, or may have sub-pixels of different colors arranged in different columns as in this example.
  • the sub-pixel 220 includes a light emitting element 222, a select transistor 224, a drive transistor 226, and a capacitor 228.
  • select transistor 224 may be labeled T1
  • drive transistor 226 may be labeled T2
  • capacitor 228 may be labeled Cm.
  • the light emitting element 222 is provided on the power line 3 side, and the drive transistor 226 connected in series with the light emitting element 222 is provided on the ground line 4 side.
  • the driving transistor 226 is connected to the lower potential side than the light emitting element 222 is.
  • the drive transistor 226 is an n-channel transistor.
  • a select transistor 224 is connected between the gate electrode of the drive transistor 226 and the signal line 208 .
  • a capacitor 228 is connected between the gate electrode of the drive transistor 226 and the ground line 4 .
  • the row selection circuit 205 and the signal voltage output circuit 207 supply signal voltages of polarities different from those in the above-described other embodiments to the signal line 208 in order to drive the drive transistor 226, which is an n-channel transistor.
  • the row selection circuit 205 supplies selection signals to the scanning lines 206 so as to sequentially select one row from the array of m rows of sub-pixels 220 .
  • a signal voltage output circuit 207 supplies a signal voltage having the required analog voltage value to each sub-pixel 220 of the selected row.
  • the drive transistors 226 of the sub-pixels 220 in the selected row pass current through the light emitting elements 222 according to the signal voltage.
  • the light-emitting element 222 emits light with luminance according to the current that flows.
  • 16A to 18 are schematic cross-sectional views illustrating part of the method for manufacturing the image display device of this embodiment.
  • This embodiment uses the substrate 102 described in connection with FIG. 5A of the other embodiment described above.
  • the substrate 102 is formed with a Si layer 1104 with a TFT underlayer film 106 interposed therebetween.
  • FIG. 16A it is assumed that the steps after FIG. 16A are applied after the step of FIG. 5A.
  • the polycrystallized Si layer 1104 shown in FIG. 5A is processed into an island shape to form the TFT channel 204 .
  • An insulating layer 105 is formed to cover the TFT lower layer film 106 and the TFT channel 204 .
  • the insulating layer 105 functions as a gate insulating film.
  • a gate 107 is formed on the TFT channel 204 with an insulating layer 105 interposed therebetween.
  • a transistor (circuit element) 203 is formed by selectively doping the gate 107 with an impurity such as P and thermally activating it.
  • the regions 204s and 204d are n-type active regions and function as the source and drain regions of the transistor 203, respectively.
  • Region 204i is a p-type active region and functions as a channel. Thus, an n-channel TFT is formed.
  • the insulating film 108 is formed covering the insulating layer 105 and the transistor 203 . Vias 111s and 111d penetrating through insulating film 108 and insulating layer 105 are formed. A first wiring layer 110 including wirings 110 s and 110 d is formed on the insulating film 108 . The wiring 110s is connected to the via 111s, and the wiring 110d is connected to the via 111d. A first interlayer insulating film 112 is formed to cover the insulating film 108 and the first wiring layer 110 . Thus, a drive circuit substrate (first substrate) 100 including p-channel TFTs is formed.
  • a translucent conductive film 1130 is formed on the flattened surface 112F.
  • a graphene layer 1140 is formed at a predetermined position on the formed translucent conductive film 1130 .
  • a semiconductor layer 1150 is formed over the graphene layer 1140 as shown in FIG. 17A.
  • the semiconductor layer 1150 is formed by sequentially forming a p-type semiconductor layer 1153, a light emitting layer 1152, and an n-type semiconductor layer 1151 from the graphene layer 1140 toward the positive direction of the Z-axis.
  • the semiconductor layer 1150 is formed over the graphene layer 1140 as indicated by the two-dot chain line in FIG. 17A.
  • an amorphous deposit 1162 containing Ga or the like which is a growth seed material, may be deposited on the translucent conductive film 1130 where the graphene layer 1140 is not present. be.
  • deposits 1162d, 1162e, and 1162f are stacked in this order from translucent conductive film 1130 toward the positive direction of the Z-axis.
  • Deposit 1162d is shown deposited during formation of p-type semiconductor layer 1153
  • deposit 1162e is deposited during formation of light emitting layer 1152
  • deposit 1162f is shown deposited during formation of n-type semiconductor layer 1151.
  • a third wiring layer 230 including light emitting elements 250, graphene sheets 140a and wiring 230a is formed.
  • the semiconductor layer 1150 shown in FIG. 17A is processed by etching to form the light emitting element 250 .
  • the graphene layer 1140 shown in FIG. 17A is over-etched during the formation of the light emitting device 250 to form the graphene sheet 140a. Therefore, the outer circumference of the graphene sheet 140a in XY plan view substantially matches the outer circumference of the light emitting element 250 in XY plan view.
  • the wiring 230a is formed so as to protrude from the light emitting element 250 in one direction on the flattened surface 112F.
  • the outer circumference of the wiring 230a is set so as to include the outer circumference of the light emitting element 250 when the light emitting element 250 is projected onto the wiring 230a in an XY plan view. That is, the outer periphery of the light emitting element 250 is arranged within the outer periphery of the wiring 230a in the XY plan view.
  • the projecting portion of the wiring 230a is formed so as to secure a region for connecting one end of a via 261a shown in FIG. 18, which will be described later. Since the light emitting surface 253S is connected to the via 261a through the wiring 230a, the light emitting element 250 can be formed into a single prismatic or cylindrical shape without forming a connecting portion as in the other embodiments described above. molded.
  • the second interlayer insulating film 156 is formed.
  • the second interlayer insulating film 156 is formed to cover the planarized surface 112F, the third wiring layer 230 including the wiring 230a, the graphene sheet 140a and the light emitting element 250.
  • a via (second via) 261a is formed by filling a via hole formed to penetrate the second interlayer insulating film 156 and reach the wiring 230a with a conductive material.
  • a via 161d and a connecting member 161a are formed in the same manner as in the other embodiments described above. That is, the via 161d is formed by filling a conductive material in a via hole formed to penetrate the second interlayer insulating film 156 and the first interlayer insulating film 112 and reach the wiring 110d.
  • the connection member 161a is formed by filling a contact hole formed to reach the top surface 251U with a conductive material.
  • RIE for example, is used to form via holes and contact holes, as in the other embodiments described above.
  • the second wiring layer 160 is formed on the second interlayer insulating film 156, the wiring 160d is connected to the via 161d and the connection member 161a, and the wiring 260a is connected to the via 261a.
  • Color filters are then formed on the exposed surface 102b of the substrate 102 to form the sub-pixels 220, as in the other embodiments described above.
  • the effect of the image display device of this embodiment will be described.
  • the image display device of this embodiment has the effect of shortening the time required for the transfer process for forming the light emitting element 250 and reducing the number of processes, as in the other embodiments described above. .
  • the polarity of the TFT to n-channel, it is possible to use the p-type semiconductor layer 253 as the light emitting surface 253S. Therefore, there are merits such as an improvement in the degree of freedom in layout of circuit elements and in circuit design.
  • the light emitting element 250 is provided on the wiring 230a and the graphene sheet 140a, and the light emitting surface 253S is provided in contact with the graphene sheet 140a.
  • the third wiring layer 230 including the wiring 230a is formed of a translucent conductive film or a translucent metal thin film.
  • the graphene sheet 140a is formed sufficiently thin and has sufficient translucency. Therefore, in the present embodiment, sufficient intensity of light emitted from the light emitting element 250 is ensured even through the graphene sheet 140a and the wiring 230a.
  • the wiring 230a is electrically connected to the light emitting surface 253S, and can connect the light emitting element 250 to the via 261a with low resistance. Therefore, of the current flowing in the light emitting element 250, the current component in the direction crossing the Z axis is reduced, and the voltage drop is accordingly reduced, so the power loss of the light emitting element 250 is reduced. In other words, the light emitting element 250 having the vertical structure can substantially improve the luminous efficiency.
  • FIG. 19 is a schematic cross-sectional view illustrating part of the image display device according to this embodiment.
  • This embodiment differs from the other embodiments described above in that a light blocking layer 330 is provided between the light emitting element 150 and the transistor 103 .
  • the light emitting element 150 of this embodiment also differs from the other embodiments described above in that the light emitting surface 151S is roughened.
  • the same reference numerals are given to the same components as in the other embodiments described above, and detailed description thereof will be omitted as appropriate.
  • the image display device has sub-pixels 320 .
  • the sub-pixel 320 includes a color filter (first member) 180, a transistor 103, a first wiring layer 110, a light blocking layer 330, a first interlayer insulating film 112, a light emitting element 150, and a second interlayer insulating film 156. , a via 161 d and a second wiring layer 160 .
  • Sub-pixel 320 further includes an electrode 165a having light reflectivity.
  • Subpixel 320 further includes a light shielding layer 330 .
  • each component of the circuit 101 including the transistor 103 is provided on the color filter 180 .
  • the transistor 103 is provided on the light shielding portion 181 forming the color filter 180 .
  • the transistor 103 is formed on the TFT lower layer film 106 provided on the color filter 180 .
  • the TFT lower layer film 106 is provided on the formation surface (first surface) 180S of the color filter (first member) 180, and the transistor 103 is provided on the light shielding portion 181 with the TFT lower layer film 106 interposed therebetween.
  • a color conversion portion (translucent member) 182 of the color filter 180 is provided so as to penetrate the first interlayer insulating film 112, the light shielding layer 330, the insulating film 108, the insulating layer 105 and the TFT lower layer film 106.
  • a light emitting surface 151 S of the light emitting element 150 is provided over the color conversion layer 183 . Light emitted from the light emitting surface 151S is radiated to the outside through the color conversion layer 183 and the filter layer 184 .
  • the light emitting surface 151S is roughened.
  • the color conversion layer 183 fills the opening penetrating through the first interlayer insulating film 112 , the light shielding layer 330 , the insulating film 108 , the insulating layer 105 and the TFT lower layer film 106 .
  • the color conversion layer 183 is provided to cover the roughened light emitting surface 151S and the wall surface 158W of the opening.
  • the first interlayer insulating film 112 includes two insulating films 112a and 112b. Insulating films 112 a and 112 b are made of the same material, for example, and form first interlayer insulating film 112 .
  • the insulating film 112 a is provided on the insulating film 108 and the first wiring layer 110 .
  • a light shielding layer 330 is provided on the insulating film 112a.
  • An insulating film 112 b is provided on the light shielding layer 330 . That is, the light shielding layer 330 is provided between the insulating films 112a and 112b.
  • the light shielding layer 330 is provided between the first interlayer insulating film 112 and the second interlayer insulating film 156 over substantially the entire surface of the first interlayer insulating film 112 except for the through holes 331 .
  • the color conversion section 182 of the color filter 180 is provided through the insulating film 112b, the light shielding layer 330, the insulating film 112a, the insulating film 108, the insulating layer 105, and the TFT lower layer film .
  • the light shielding layer 330 has a through hole 331 having a larger diameter than the diameter of the color conversion section 182 in XY plan view.
  • the color converter 182 is provided via a through hole.
  • the via 161d is provided close to the color conversion section 182, so the through hole 331 has a sufficiently large diameter so as to pass through the via 161d as well.
  • the light shielding layer 330 may or may not be conductive as long as it is a light shielding material.
  • the light shielding layer 330 may be made of black resin. When the light-shielding layer 330 is made of black resin, it is formed together with the insulating films 112a and 112b at the time of forming the opening for the color conversion section 182 without previously forming a through hole having a sufficiently large diameter. be able to.
  • the light shielding layer 330 is set so as to include most of the periphery of the TFT channel 104 when the TFT channel 104 is projected onto the light shielding layer 330 in XY plan view. That is, the outer periphery of the TFT channel 104 is arranged within the outer periphery of the light shielding layer 330 in the XY plan view. Therefore, scattered light or the like from the light-emitting element 150 can be blocked, and malfunction of the transistor 103 due to light can be prevented.
  • the light-emitting element 150 has a roughened light-emitting surface 151S and is provided directly on the color conversion layer 183, and is the same as in the above-described other embodiments, so detailed description thereof will be omitted.
  • the electrode 165a is provided over the top surface 153U.
  • the electrode 165a is provided between the top surface 153U and the connection member 161a.
  • the electrode 165a is made of a conductive material having light reflectivity.
  • the electrode 165a realizes an ohmic connection with the p-type semiconductor layer 153.
  • a second interlayer insulating film 156 is provided to cover the flattened surface 112F, the light emitting element 150 and the electrode 165a.
  • Vias 161d and 161k are provided in the same manner as in the other embodiments described above, and a second wiring layer 160 including wirings 160d and 160k is provided in the same manner as in the other embodiments described above.
  • FIG. 20A to 23B are schematic cross-sectional views illustrating part of the method for manufacturing the image display device of this embodiment.
  • the steps described with reference to FIG. 6A are applied until the first wiring layer 110 is formed. be done.
  • the steps after forming the first wiring layer 110 will be described in the description related to FIG. 6A.
  • an insulating film 112a is formed on the insulating film 108 and the first wiring layer 110.
  • a light shielding layer 330 having through holes 331 is formed on the insulating film 112a.
  • the insulating film 112b is formed on the insulating film 112a and the light shielding layer 330. As shown in FIG. The insulating film 112b is also formed inside the through hole 331 . The surface of the insulating film 112b is planarized to form a planarized surface 112F. Thus, the drive circuit board (first board) 100 having the light shielding layer 330 is formed.
  • graphene layers 1140 are formed at predetermined positions on the flattened surface 112F.
  • the semiconductor layer 1150 is formed over the graphene layer 1140 as shown in FIG. 21B.
  • the process of forming the semiconductor layer 1150 and the technique to be applied are the same as the example described with reference to FIG. 7A.
  • a metal layer 1160 is formed on the p-type semiconductor layer 1153 .
  • the metal layer 1160 is made of a conductive material such as a light-reflective metal.
  • electrodes 165a, light emitting elements 150 and graphene sheets 140a are formed. Similar techniques and procedures apply to their formation as for the other embodiments described above.
  • a second interlayer insulating film 156 is formed covering the flattened surface 112F, the formed electrode 165a, the light emitting element 150 and the graphene sheet 140a.
  • the metal layer 1160 shown in FIG. 21B is processed by etching to form the electrode 165a.
  • the semiconductor layer 1150 shown in FIG. 21B is processed by etching to form the light emitting element 150 .
  • other portions are formed.
  • the graphene layer 1140 shown in FIG. 21A is overetched to form graphene sheets 140a. For these etching processes, RIE or the like is used as in the other embodiments described above.
  • a via 161d is formed through the second interlayer insulating film 156 and the first interlayer insulating film 112.
  • a via 161 k is formed through the second interlayer insulating film 156 .
  • a connection member 161a is formed by filling a contact hole formed in the second interlayer insulating film 156 with a conductive material.
  • a second wiring layer 160 is formed on the second interlayer insulating film 156, the wiring 160d is connected to the via 161d and the connection member 161a, and the wiring 160k is connected to the via 161k.
  • an adhesive layer 1170 is formed over the second interlayer insulating film 156 and the second wiring layer 160, and a reinforcing substrate 1180 is adhered via the adhesive layer 1170.
  • a reinforcing substrate 1180 By providing the reinforcing substrate 1180, it is possible to protect against damage due to stress, impact, etc. during the subsequent removal of the substrate 102 and transportation. After bonding the reinforcing substrate 1180, the substrate 102 is removed by wet etching or laser lift-off to expose the surface 106S of the TFT underlayer film 106.
  • an opening 158 is formed from the surface 106S toward the light emitting surface 151S.
  • the opening 158 is formed to penetrate the TFT lower layer film 106, the insulating layer 105, the insulating film 108, the light shielding layer 330 and the first interlayer insulating film 112 and reach the light emitting surface 151S.
  • all of the graphene sheets 140a shown in FIG. 23A are removed when the openings 158 are formed.
  • the formation process of the opening 158 can apply the same technique and procedure as in other embodiments described above.
  • the light emitting surface 151S exposed by forming the opening 158 is roughened by wet etching or the like.
  • the steps described with respect to FIGS. 9A-9D are then applied to form color filters to form sub-pixels 320 .
  • the openings 158 may be filled with a transparent resin to form an inkjet or film type color filter.
  • the openings 158 may be formed including the substrate 102 without removing the substrate 102 to form an inkjet method or film type color filter. Note that the reinforcing substrate 1180 may be removed after the color filters are formed, or may be left as it is and removed separately.
  • a color filter can be formed and a sub-pixel 320 can be formed.
  • the time for the transfer process for forming the light emitting element 150 can be shortened and the number of processes can be reduced, as in the other embodiments described above. have an effect.
  • the light emitting surface 151S is made of the n-type semiconductor layer 151 having a resistance lower than that of the p-type, the n-type semiconductor layer 151 can be formed thick and the light emitting surface 151S can be sufficiently roughened.
  • the emitted light is diffused by roughening the light emitting surface 151S. Therefore, even a small light emitting element 150 can be used as a light source with a sufficient light emitting area. .
  • the light shielding layer 330 is provided between the insulating films 112a and 112b. That is, the light shielding layer 330 is provided between the light emitting element 150 and the transistor 103 . Therefore, even if the light emitting element 150 emits light, the emitted light, scattered light, and the like are less likely to reach the TFT channel 104, and malfunction of the transistor 103 can be prevented.
  • the light shielding layer 330 can be made of a conductive material such as metal, and the light shielding layer 330 can be connected to any potential. For example, by arranging part of the light shielding layer 330 directly under the switching element such as the transistor 103 and connecting it to a ground potential, a power supply potential, or the like, it is possible to help suppress noise.
  • the through hole 331 is provided in the formation of the via 161d described in relation to FIG. 22B and the formation of the opening 158 described in relation to FIG. 23B.
  • the opening 158 can be formed without the Therefore, the step of forming the through hole 331 can be omitted, and the formation of a gap through which light can pass due to the through hole 331 can be prevented.
  • the light-shielding layer 330 is not limited to application in this embodiment, and can be commonly applied to sub-pixels in the other embodiments described above and other embodiments described later. Even when applied to other embodiments, the same effect as described above can be obtained.
  • the periphery of the light emitting element 150 other than the light emitting surface 151S is covered with the second interlayer insulating film 156.
  • the second interlayer insulating film 156 can be made of a material having light reflectivity, such as white resin.
  • an electrode 165a having light reflectivity is provided across the top surface 153U on the opposite side of the light emitting surface 151S.
  • the insulating films 112a and 112b and the insulating film 108 are made of translucent resin, for example, transparent resin. If the insulating films 112a and 112b and the insulating film 108 are also made of a material having light reflectivity such as white resin, the substantial luminous efficiency of the light emitting element 150 can be further improved.
  • a roughened light emitting surface can be applied as in the case of this embodiment by adding a step of forming an opening for exposing the light emitting surface.
  • Specific applications include the light emitting device 150 of the first embodiment and the semiconductor layer 750 of the seventh embodiment described later.
  • the light emitting surface can be roughened by changing the connection by the translucent wiring to the connection by the connection portion formed on the light emitting element. to By roughening the light-emitting surfaces of the components of these light-emitting elements, the above effects can be obtained.
  • FIG. 24 is a schematic cross-sectional view illustrating a part of the image display device of this embodiment.
  • This embodiment differs from the above-described other embodiments in that the fourth wiring layer 470 provided on the light emitting element 150 is included.
  • Other points are the same as those of the other embodiments described above, and the same constituent elements are denoted by the same reference numerals, and detailed description thereof will be omitted as appropriate.
  • the connection of the n-type semiconductor layer 151 that provides the light emitting surface 151S to the second wiring layer 160 is through the third wiring layer 230 having translucency.
  • the image display device of this embodiment includes sub-pixels 420 .
  • Sub-pixel 420 includes substrate 102, transistor 103, first wiring layer 110, first interlayer insulating film 112, third wiring layer 230, light emitting element 150, fourth wiring layer 470, second interlayer Insulating film 156, via 161d, and second wiring layer 160 are included.
  • Subpixel 420 further includes a color filter.
  • the drive circuit substrate 100 includes a substrate 102 , a TFT lower layer film 106 , a circuit 101 and a first interlayer insulating film 112 .
  • the configuration of the drive circuit board 100 is the same as in the first embodiment, and detailed description thereof will be omitted.
  • the third wiring layer 230 including the wiring 230a is provided on the flattened surface 112F.
  • the configurations and the like of the third wiring layer 230 and the wiring 230a are the same as in the case of the second embodiment described with reference to FIG. 14, and detailed description thereof will be omitted.
  • the light emitting element 150 is provided on the wiring 230a via the graphene sheet 140a.
  • a resin layer 457 is provided on the planarized surface 112F, the third wiring layer 230 including the wiring 230a, the graphene sheet 140a, and the light emitting element 150.
  • Resin layer 457 is, for example, a transparent resin.
  • the fourth wiring layer 470 is provided on the resin layer 457 .
  • the fourth wiring layer 470 may include a plurality of wirings. Each of the plurality of wirings can be connected to different potentials. In this example, the fourth wiring layer 470 includes separately formed wirings 470a and 470b.
  • the wiring (first electrode) 470a is provided over and laterally of the light emitting element 150 and covers the top surface 153U and side surfaces of the light emitting element 150.
  • the wiring 470a functions as a member for light reflection.
  • the wiring 470a covers most of the light emitting element except for the light emitting surface 151S.
  • the wiring 470 a reflects scattered light and reflected light to the side and upward of the light emitting element 150 toward the light emitting surface 151 S, thereby improving the substantial light emitting efficiency of the light emitting element 150 .
  • Connection electrode 461a is provided between top surface 153U and wiring 470a, and electrically connects top surface 153U and wiring 470a.
  • the resin layer 457 is made of a transparent resin, scattered light or the like emitted from above or from the side of the light emitting element 150 is reflected by the wiring 470a toward the light emitting surface 151S. Therefore, the substantial luminous efficiency of the light emitting element 150 is improved.
  • the resin layer 457 is made of a material having high light reflectivity such as a white resin, since the wiring 470a is further provided on the resin layer 457, the scattered light leaking from the resin layer 457 and the like is directed to the light emitting surface 151S side. Since it can be reflected, higher light reflectivity can be achieved.
  • the second interlayer insulating film 156 is provided to cover the resin layer 457 and the fourth wiring layer 470 .
  • a second wiring layer 160 including wirings 160 d and 160 k is provided on the second interlayer insulating film 156 .
  • the via 161d is provided so as to penetrate the second interlayer insulating film 156, the resin layer 457 and the first interlayer insulating film 112 and reach the wiring 110d.
  • the via 161d is provided between the wiring 160d and the wiring 110d and electrically connects the wiring 160d and the wiring 110d.
  • the wiring 160d is connected to the wiring 470a via the connection member 471a. Therefore, the p-type semiconductor layer 153 is electrically connected to the drain region of the transistor 103 through the connection electrode 461a, the wiring 470a, the connection member 471a, the wiring 160d, the via 161d, the wiring 110d and the via 111d.
  • the via 161k is provided so as to penetrate the second interlayer insulating film 156 and the resin layer 457 and reach the wiring 230a.
  • the via 161k is provided between the wiring 160k and the wiring 230a and electrically connects the wiring 160k and the wiring 230a. Therefore, n-type semiconductor layer 151 is electrically connected to, for example, ground line 4 of the circuit of FIG. 3 via graphene sheet 140a, wire 230a, via 161k and wire 160k.
  • 25A to 26B are schematic cross-sectional views illustrating part of the method for manufacturing the image display device of this embodiment.
  • the steps up to forming the translucent conductive film 1130, forming the graphene layer 1140, and forming the semiconductor layer 1150 are the same as in the other embodiments described above. is the same as In the following description, it is assumed that the process of FIG. 25A is performed after the process of FIG. 17A.
  • the semiconductor layer 1150 formed on the graphene layer 1140 is laminated in the order of the n-type semiconductor layer 1151, the light emitting layer 1152 and the p-type semiconductor layer 1153 from the graphene layer 1140 side. Therefore, in the application of FIG. 17A in this embodiment, the semiconductor layer 1150 is assumed to be the n-type semiconductor layer 1151, the light-emitting layer 1152, and the p-type semiconductor layer 1153 stacked in this order. The process of forming such a semiconductor layer 1150 has been described with reference to FIG. 7A.
  • the translucent conductive film 1130 shown in FIG. 17A is processed by etching to form a third wiring layer 230 including wirings 230a.
  • the semiconductor layer 1150 shown in FIG. 17A is processed by etching to form the light-emitting element 150 .
  • the graphene layer 1140 is over-etched to form the graphene sheet 140a when the light emitting device 150 is formed.
  • the resin layer 457 is formed so as to cover the planarized surface 112F, the third wiring layer 230 including the wiring 230a, the graphene sheet 140a, and the light emitting element 150.
  • An opening 462 a is formed in the resin layer 457 so as to expose a portion of the top surface 153 U of the light emitting element 150 .
  • connection electrode 461a may be formed by simultaneously filling the opening 462a shown in FIG. may
  • the fourth wiring layer 470 is formed by etching the metal layer 1470 shown in FIG. 25B.
  • the wiring 470a and the wiring 470b are formed separately.
  • Wiring 470a is formed to cover top surface 153U and side surfaces of the light emitting element.
  • a second interlayer insulating film 156 is formed covering the resin layer 457 and the fourth wiring layer 470 .
  • a second wiring layer 160 including wirings 160d and 160k is formed on the second interlayer insulating film 156.
  • the via 161k is formed to penetrate the second interlayer insulating film 156 and reach the wiring 230a.
  • a via (second via) 161k electrically connects the wiring 160k and the wiring 230a between the wiring 160k and the wiring 230a.
  • a via 161d is formed to electrically connect the second wiring layer 160 and the first wiring layer 110, as in the other embodiments described above.
  • the connection member 471a is formed by filling a contact hole formed by opening the second interlayer insulating film 156 with a conductive material, and connects the wiring 160d and the wiring 470a.
  • a color filter is then formed on the exposed surface 102b of the substrate 102 to form the sub-pixels 420 .
  • the effect of the image display device of this embodiment will be described.
  • the image display device of this embodiment has the effect of shortening the time required for the transfer process for forming the light emitting element 150 and reducing the number of processes, as in the other embodiments described above. . In addition, it has the following effects.
  • the third wiring layer 230 including the wiring 230a is formed of a conductive film having optical transparency such as an ITO film or a metal thin film, it is easy to process. In some cases, the manufacturing process can be shortened.
  • the wiring 230a is used to lead the electrode on the light emitting surface 151S side, so the light emitting element 150 can have a vertical structure.
  • the current flowing through the semiconductor layer can be reduced in the direction crossing the Z-axis and made substantially along the Z-axis, so that the loss in the semiconductor layer can be reduced.
  • the sub-pixel 420 includes the fourth wiring layer 470 .
  • the fourth wiring layer 470 is electrically separated from the light emitting element 150 by the resin layer 457 .
  • the fourth wiring layer 470 includes a wiring 470 a , and the wiring 470 a covers the top surface 153 U and side surfaces of the light emitting element 150 with the resin layer 457 interposed therebetween. Therefore, scattered light or the like upward or to the side of the light emitting element 150 can be reflected toward the light emitting surface 151S. Therefore, the substantial luminous efficiency of the light emitting element 150 can be improved.
  • the resin layer 457 may be smoothed by reflow or the like, and the wiring 470a may be formed in a parabolic curved surface shape. By doing so, the light emitted from the light emitting element 150 can be brought closer to parallel light in the negative direction of the Z axis.
  • FIG. 27 is a schematic cross-sectional view illustrating part of the image display device of this embodiment.
  • an electrode 565a covering the top surface 153U of the light emitting element 150 is provided, and the electrode 565a is connected to the wiring 560d formed in the contact hole 561a for the electrode 565a. It is different from the case of form.
  • Other points are the same as those of the other embodiments, and the same constituent elements are denoted by the same reference numerals, and detailed description thereof will be omitted as appropriate.
  • the image display device of this embodiment includes sub-pixels 520 .
  • the sub-pixel 520 includes a color filter (first member) 180, a transistor 103, a first wiring layer 110, a first interlayer insulating film 112, a third wiring layer 230, a graphene sheet 140a, and a light emitting element 150. , a second interlayer insulating film 156, a via 161d, and a second wiring layer 160.
  • the second wiring layer 160 includes a wiring 560d in this embodiment.
  • a light-reflective electrode (second electrode) 565a is provided over the top surface 153U, and the electrode 565a is connected to the wiring 560d.
  • each element of the circuit 101 including the transistor 103 is provided on the formation surface (first surface) 180S of the color filter (first member) 180 with the TFT lower layer film 106 interposed therebetween.
  • the light emitting element 150 is provided on the color filter 180 via the insulating film 108 covering the transistor 103 and the like and the first interlayer insulating film 112 on the insulating film 108 .
  • each element of the circuit 101 is provided on the light shielding portion 181 of the color filter 180 and the light emitting element 150 is provided on the color conversion portion 182 of the color filter 180 .
  • Light emitted from the light emitting element 150 is incident on the color conversion portion 182 of the color filter 180 via the first interlayer insulating film 112 , the insulating film 108 , the insulating layer 105 and the TFT lower layer film 106 .
  • the configurations of the color filter 180, the transistor 103, and the like are the same as those of the other embodiments described above, and detailed description thereof will be omitted.
  • the third wiring layer 230 including the wiring 230a is provided on the planarized surface 112F, and the light emitting element 150 is provided on the wiring 230a via the graphene sheet 140a. ing.
  • the wiring 230a is provided so as to protrude in one direction above the flattened surface 112F, and is connected to one end of the via 161k as in the other embodiments described above.
  • the light emitting element 150 has an n-type semiconductor layer 151, a light emitting layer 152 and a p-type semiconductor layer 153 stacked in this order from the light emitting surface 151S toward the top surface 153U.
  • An electrode 565a is provided over the top surface 153U opposite to the light emitting surface 151S.
  • the electrode 565a is made of a light-reflective conductive material.
  • a contact hole 561 a is formed above the light emitting element 150 .
  • Contact hole 561 a is formed by partially removing second interlayer insulating film 156 .
  • the opening diameter of the contact hole is set sufficiently large, and the inner periphery of the contact hole 561a is the same as the outer periphery of the top surface 153U in XY plan view or slightly inside the outer periphery of the top face 153U in XY plan view. is set to
  • the electrode 565a is provided at the bottom of the contact hole 561a. Therefore, the outer circumference of the electrode 565a in XY plan view substantially matches the inner circumference of the contact hole 561a in XY plan view. Therefore, the electrode 565a is provided so as to cover all or most of the top surface 153U. Since the electrode 565a has light reflectivity, it reflects upward scattered light of the light emitting element 150 to the light emitting surface 151S side. Therefore, the substantial luminous efficiency of the light emitting element 150 is improved.
  • the electrode 565a can be formed integrally with the wiring 560d formed on the wall surface of the contact hole 561a.
  • the second wiring layer 160 includes a wiring 560d.
  • the wiring 560d is provided on the second interlayer insulating film 156, is also provided on the wall surface of the contact hole 561a, and is connected to the electrode 565a. Since the wiring 560d is connected to the wiring 110d through the via 161d, the p-type semiconductor layer 153 is electrically connected to the drain region of the transistor 103 through the electrode 565a, the wiring 560d, the via 161d, the wiring 110d and the via 111d. connected
  • FIG. 28A and 28B are schematic cross-sectional views illustrating the method for manufacturing the image display device of this embodiment.
  • the processes up to the step of forming the semiconductor layer 1150 shown in FIG. 17A are the same as in the other embodiments described above. be. It is assumed that the process of FIG. 28A is performed after the process of FIG. 17A. 17A in this embodiment, however, the semiconductor layer 1150 is described as having an n-type semiconductor layer 1151, a light-emitting layer 1152, and a p-type semiconductor layer 1153 stacked in this order from the graphene layer 1140 side.
  • the translucent conductive film 1130 shown in FIG. 17A is processed by etching to form a third wiring layer 230 including wirings 230a.
  • the semiconductor layer 1150 shown in FIG. 17A is processed by etching to form the light emitting element 150 .
  • the graphene layer 1140 shown in FIG. 17A is over-etched to form the graphene sheet 140a when the light emitting device 150 is formed.
  • the second interlayer insulating film 156 is formed to cover the planarized surface 112F, the third wiring layer 230 including the wiring 230a, the graphene sheet 140a and the light emitting element 150.
  • a via hole 162d is formed to penetrate the second interlayer insulating film 156 and the first interlayer insulating film 112 and reach the wiring 110d.
  • a via hole 162k is formed to penetrate the second interlayer insulating film 156 and reach the wiring 230a.
  • a portion of second interlayer insulating film 156 on light emitting element 150 is removed, and top surface 153U is exposed through opening 561 .
  • the top surface 153U exposed by the opening 561 of the contact hole 561a is preferably entirely exposed, but the shape of the exposed top surface 153U is appropriately set according to the accuracy of forming the contact hole 561a. be done.
  • the inner circumference of the contact hole 561a in XY plan view is set slightly smaller than the outer circumference of the top surface 153U in XY plan view.
  • the via holes 162d and 162k are formed at the same time, for example.
  • the contact hole 561a may also be formed simultaneously with the via holes 162d and 162k, or may be formed separately.
  • via holes 162d and 162k shown in FIG. 28A are filled with a conductive material to form vias 161d and 161k.
  • the bottom of the contact hole 561a, that is, the top surface 153U may be covered with a conductive material.
  • a second wiring layer 160 is formed on the second interlayer insulating film 156 .
  • a conductive layer for forming the second wiring layer 160 is formed on the second interlayer insulating film 156 and processed by etching to form the second wiring layer including the wirings 560d and 160k. 160 is formed.
  • the conductive layer is formed not only on the second interlayer insulating film 156 but also on the exposed top surface 153U and the walls of the contact holes 561a.
  • wiring 560d connected to the via 161d is formed, and a wiring 160k connected to the via 161k is formed. Since wiring 560d is provided over the wall surface of contact hole 561a, it is also electrically connected to top surface 153U.
  • An adhesive layer 1170 is provided on the second interlayer insulating film 156 and the second wiring layer 160 , and the reinforcing substrate 1180 is adhered by the adhesive layer 1170 . After that, the substrate 102 is removed by wet etching or the like, and the surface 106S of the TFT lower layer film 106 is exposed.
  • a color filter is formed on the surface 106S to form the sub-pixels 520.
  • the image display device of this embodiment has the effect of being able to shorten the time of the transfer process for forming the light emitting element 150 and reduce the number of processes, like the image display devices of the other embodiments described above. have
  • the electrode 565a is provided over the top surface 153U, upward scattered light emitted from the light emitting element 150 can be reflected toward the light emitting surface 151S. Therefore, the substantial luminous efficiency of the light emitting element 150 is improved.
  • the contact hole 561a for forming the electrode 565a can be formed during the process of forming the vias 161d and 161k. Also, the connection with the top surface 153U by the second wiring layer 160 can be made during the process of forming the second wiring layer 160. FIG. Therefore, there is no need to add a process for forming the electrode 565a, the manufacturing process can be shortened, and the period from the introduction of materials to the completion of the product can be shortened.
  • FIG. 29 is a schematic cross-sectional view illustrating part of the image display device of this embodiment. This embodiment differs from the other embodiments in the configuration of the light emitting element 650 . Other components are the same as in other embodiments described above. The same constituent elements are denoted by the same reference numerals, and detailed description thereof will be omitted as appropriate. As shown in FIG. 29, the image display device of this embodiment includes sub-pixels 620 .
  • the sub-pixel 620 includes a substrate 102, a transistor 103, a first wiring layer 110, a light shielding layer 330, a first interlayer insulating film 112, a third wiring layer 230, a graphene sheet 140a, a light emitting element 650, A second interlayer insulating film 156 and a second wiring layer 160 are included. Subpixel 620 further includes color filter 180 .
  • a light shielding layer 330 is provided in this embodiment.
  • the light shielding layer 330 has the same structure as that described in connection with FIG. 19 in the third embodiment.
  • the light shielding layer 330 is set so as to include the periphery of the TFT channel 104 when the TFT channel 104 is projected onto the light shielding layer 330 in the XY plan view. That is, the outer periphery of the TFT channel 104 is arranged within the outer periphery of the light shielding layer 330 in the XY plan view.
  • a through hole 331 is provided in the light shielding layer 330 .
  • the through hole 331 is provided for insulation from the optical path and the via 161d, as in the third embodiment.
  • the light emitting surface 651S is provided on the wiring 230a through the graphene sheet 140a and connected to the via 161k through the wiring 230a.
  • the light emitting element 650 is a truncated pyramidal or truncated conical element formed so that its area in XY plan view decreases in the positive direction of the Z axis.
  • FIG. 30 is a schematic cross-sectional view illustrating part of the image display device of this embodiment.
  • FIG. 30 is a partially enlarged view of FIG. 29, showing the relationship between the light emitting surface 651S and the side surface 655a in the light emitting element 650.
  • the flattened surface 112F is a plane substantially parallel to the XY plane.
  • the light emitting element 650 is provided on the planarized surface 112F via the graphene sheet 140a and the wiring 230a.
  • the light emitting surface 651S is a surface substantially parallel to the flattened surface 112F and a surface substantially parallel to the XY plane. Light emitted from the light emitting surface 651S is incident on the first interlayer insulating film 112 via the graphene sheet 140a and the wiring 230a. Absorption should be sufficiently small.
  • the light emitting element 650 has a top surface 653U opposite to the light emitting surface 651S.
  • the light emitting element 650 has a side surface 655a.
  • the side surface 655a is a surface between the top surface 653U and the flattened surface 112F and adjacent to the light emitting surface 651S.
  • the interior angle ⁇ of the angle formed between the light emitting surface 651S and the side surface 655a is smaller than 90°.
  • the internal angle ⁇ is about 70°. More preferably, interior angle ⁇ is smaller than the critical angle at side surface 655 a determined based on the refractive index of light emitting element 650 and the refractive index of second interlayer insulating film 156 .
  • the light emitting element 650 is covered with the second interlayer insulating film 156 and has a side surface 655 a in contact with the second interlayer insulating film 156 .
  • the critical angle ⁇ c of the internal angle ⁇ formed between the side surface 655a of the light emitting element 650 and the flattened surface 112F is determined, for example, as follows. Assuming that the refractive index of the light emitting element 650 is n0 and the refractive index of the second interlayer insulating film 156 is n1, the critical angle ⁇ c of the light emitted from the light emitting element 650 to the second interlayer insulating film 156 is calculated using the following equation (1). Desired.
  • the refractive index of general transparent organic insulating materials such as acrylic resin is around 1.4 to 1.5. Therefore, when the light emitting element 650 is made of GaN and the second interlayer insulating film 156 is made of a general transparent organic insulating material, the refractive index n0 of the light emitting element 650 is 2.5 and the second interlayer insulating film 156 is made of a general transparent organic insulating material.
  • the second interlayer insulating film 156 is made of transparent resin. Even if a white resin is used as the transparent resin, the refractive index of the scattering fine particles is ignored in the above calculation because the effect of the white resin on the refractive index of the scattering fine particles is small.
  • the light having the component in the negative direction of the Z axis is emitted from the side surface 655a at an emission angle corresponding to the refractive index.
  • the light incident on the second interlayer insulating film 156 is emitted from the second interlayer insulating film 156 at an angle determined by the refractive index of the second interlayer insulating film 156 .
  • the light totally reflected by the side surface 655a is reflected again by other element interfaces and the top surface 653U. Among the light reflected again, the light having the component in the negative direction of the Z axis is emitted from the light emitting surface 651S and the side surface 655a. be done. Light parallel to flattened surface 112F and light having a component in the positive direction of the Z-axis are totally reflected by side surface 655a.
  • the light emitted from the light-emitting layer 652 the light parallel to the flattened surface 112F and the light having a component in the positive direction of the Z-axis are separated by the side surface 655a and the top surface 653U in the negative direction of the Z-axis. is converted into light having a component directed toward Therefore, the light emitted from the light emitting element 650 has an increased proportion toward the light emitting surface 651S, and the substantial light emitting efficiency of the light emitting element 650 is improved.
  • the critical angle ⁇ c is approximately 56°. Also, the critical angle ⁇ c is smaller for materials with a higher refractive index n. However, even if the internal angle ⁇ is set to about 70°, most of the light having the component in the negative direction of the Z-axis can be converted into the light having the component in the positive direction of the Z-axis. Then, for example, the internal angle ⁇ may be set to 80° or less.
  • the manufacturing process of the light emitting element 650 is different from the other embodiments, and the other manufacturing processes can be applied to the other embodiments described above. In the following, different parts of the manufacturing process will be described. In this embodiment, the following steps are performed to obtain the shape of the light emitting element 650 shown in FIG. Also in this embodiment, the steps described below are applied after the steps described with reference to FIG. 17A. 17A in this embodiment, the structure of the semiconductor layer 1150 is such that the n-type semiconductor layer 1151, the light-emitting layer 1152 and the p-type semiconductor layer 1153 are stacked in this order from the graphene sheet 140a side.
  • the semiconductor layer 1150 shown in FIG. 17A is processed by etching into the shape of the light emitting element 650 shown in FIG.
  • an etching rate is selected so that the side surface 655a shown in FIG. 30 forms an interior angle ⁇ with respect to the light emitting surface 651S.
  • a higher etching rate is selected closer to the top surface 653U.
  • the etching rate is set so as to linearly increase from the light emitting surface 651S side toward the top surface 653U side.
  • the resist mask pattern during dry etching is devised so that it gradually becomes thinner toward its edge.
  • the side surface 655a is formed to form a substantially constant angle with respect to the light emitting surface 651S. Therefore, in the light emitting element 650, the area of each layer in the XY plan view from the top surface 653U is formed so that the area increases in the order of the p-type semiconductor layer 653, the light emitting layer 652, and the n-type semiconductor layer 651.
  • Sub-pixels 620 are then formed as in other embodiments.
  • the image display device of this embodiment has the effect of shortening the time required for the transfer process for forming the light emitting element 650 and reducing the number of processes, as in the image display devices of the other embodiments described above. In addition to this, the following effects are obtained.
  • the light emitting element 650 is formed so as to have a side surface 655a forming an interior angle ⁇ with respect to the light emitting surface 651S on which the light emitting element 650 is provided.
  • the interior angle ⁇ is smaller than 90° and is set based on the critical angle ⁇ c determined by the refractive index of the material of the light emitting element 650 and the second interlayer insulating film 156 .
  • the interior angle ⁇ can convert the light emitted from the light-emitting layer 652 toward the sides and upwards of the light-emitting element 650 into light toward the light-emitting surface 651S and emit the converted light.
  • the light emitting element 650 can substantially improve the light emission efficiency.
  • the light emitting element 650 can have a vertical structure by connecting it to the via 161k using the wiring 230a of the third wiring layer 230. Therefore, the current flowing through the light-emitting element 650 can reduce the component crossing the Z-axis, and the substantial luminous efficiency can be improved.
  • the light emitting element is not limited to the vertical structure, and may have a horizontal structure by using a light emitting element provided with a connection portion.
  • the lateral structure light emitting element is a light emitting element having a structure in which the connection portion 151a is provided on the side of the semiconductor layer provided with the light emitting surface, as in the case of the first embodiment.
  • FIG. 31 is a schematic cross-sectional view illustrating part of the image display device of this embodiment.
  • This embodiment differs from the other embodiments in that the image display device includes a sub-pixel group 720 including a plurality of light-emitting regions on one light-emitting surface.
  • the same constituent elements are denoted by the same reference numerals, and detailed description thereof will be omitted as appropriate.
  • the image display device of this embodiment includes sub-pixel groups 720 .
  • the sub-pixel group 720 includes a substrate 102, a graphene sheet 740a, a plurality of transistors 103-1 and 103-2, a first wiring layer 110, a first interlayer insulating film 112, a semiconductor layer 750, a second interlayer Insulating film 156, vias 761d1 and 761d2, and second wiring layer 160 are included.
  • Sub-pixel group 720 further includes color filters 180 .
  • the transistors 103-1 and 103-2 are provided on the TFT underlayer film 106 provided on one surface 102a of the substrate 102.
  • Each element of the circuit 101 including the transistors 103 - 1 and 103 - 2 is covered with an insulating film 108 and covered with a first interlayer insulating film 112 together with a first wiring layer 110 .
  • the semiconductor layer 750 is provided on the planarized surface 112 ⁇ /b>F of the first interlayer insulating film 112 .
  • a color filter 180 is provided on the other surface 102 b of the substrate 102 .
  • holes are injected from one side of the semiconductor layer 750 through the first wiring layer 110 and the vias 761d1 and 761d2 by turning on the p-channel transistors 103-1 and 103-2.
  • the p-channel transistors 103 - 1 and 103 - 2 electrons are injected from the other side of the semiconductor layer 750 through the second wiring layer 160 .
  • Holes and electrons are injected into the semiconductor layer 750, and the separated light emitting layers 752a1 and 752a2 emit light due to the combination of the holes and electrons.
  • a driving circuit for driving light emitting layers 752a1 and 752a2 employs, for example, the circuit configuration shown in FIG.
  • the n-type semiconductor layer and the p-type semiconductor layer of the semiconductor layer can be exchanged to form a configuration in which the semiconductor layer is driven by an n-channel transistor.
  • the circuit configuration of FIG. 15 is applied to the drive circuit.
  • the configuration of sub-pixel group 720 will be described in detail.
  • the TFT lower layer film 106 is formed on the surface 102a.
  • the TFT lower layer film 106 is planarized, and TFT channels 104-1, 104-2, etc. are formed on the TFT lower layer film 106.
  • FIG. 1 A block diagram illustrating an exemplary computing environment in accordance with the present disclosure.
  • the insulating layer 105 covers the TFT lower layer film 106 and the TFT channels 104-1 and 104-2.
  • Gate 107-1 is provided above TFT channel 104-1 with insulating layer 105 interposed therebetween.
  • the gate 107-2 is provided above the TFT channel 104-2 with the insulating layer 105 interposed therebetween.
  • Transistor 103-1 includes TFT channel 104-1 and gate 107-1.
  • Transistor 103-2 includes TFT channel 104-2 and gate 107-2.
  • TFT channel 104-1 includes p-type doped regions 104s1 and 104d1, which are the source and drain regions, respectively, of transistor 103-1.
  • Region 104i1 is doped n-type and forms the channel of transistor 103-1.
  • TFT channel 104-2 similarly includes p-type doped regions 104s2 and 104d2, which are the source and drain regions, respectively, of transistor 103-2.
  • Region 104i2 is doped n-type and forms the channel of transistor 103-2.
  • the insulating film 108 covers the insulating layer 105 and the gates 107-1 and 107-2.
  • the circuit 101 includes TFT channels 104-1 and 104-2, an insulating layer 105, an insulating film 108, vias 111s1, 111d1, 111s2 and 111d2 and a first wiring layer 110.
  • FIG. 1 A first wiring layer 110.
  • the first wiring layer 110 is provided on the insulating film 108 .
  • the first wiring layer 110 includes wirings 710f, 710s1, 710s2, 710d1, and 710d2.
  • the wiring 710f is provided between the light emitting regions 751R1 and 751R2.
  • Line 710f is not electrically connected to any of the circuit elements illustrated in FIG. 31 in this example, but can be connected to any potential or circuit element.
  • the wiring 710f is arranged between the light emitting regions 751R1 and 751R2 to block the light emitted from the light emitting regions 751R1 and 751R2.
  • the wiring 710f has not only a function of shielding the transistors 103-1 and 103-2, but also a function of preventing light emitted from the light emitting regions 751R1 and 751R2 from crossing each other and mixing.
  • the wiring 710s1 is provided above the region 104s1.
  • the via 111s1 is provided between the wiring 710s1 and the region 104s1 and electrically connects the wiring 710s1 and the region 104s1.
  • the wiring 710s2 is provided above the region 104s2.
  • the via 111s2 is provided between the wiring 710s2 and the region 104s2 and electrically connects the wiring 710s2 and the region 104s2.
  • Wirings 710s1 and 710s2 are connected to power supply line 3 of the circuit shown in FIG. 3, for example.
  • the wiring 710d1 is provided above the region 104d1.
  • the via 111d1 is provided between the wiring 710d1 and the region 104d1 and electrically connects the wiring 710d1 and the region 104d1.
  • the wiring 710d1 is connected to one end of the via 761d1.
  • the wiring 710d2 is provided above the region 104d2.
  • the via 111d2 is provided between the wiring 710d2 and the region 104d2 and electrically connects the wiring 710d2 and the region 104d2.
  • the wiring 710d2 is connected to one end of the via 761d2.
  • the first interlayer insulating film 112 is provided covering the insulating film 108 and the first wiring layer 110 .
  • the first interlayer insulating film 112 has a flattened surface 112F.
  • the graphene sheet 740a is provided on the flattened surface 112F.
  • the graphene sheet 740a is sufficiently thin and has high translucency.
  • the semiconductor layer 750 is provided on the graphene sheet 740a.
  • the perimeter of the graphene sheet 740a in XY plan view substantially matches the perimeter of the semiconductor layer 750 in XY plan view.
  • a light emitting surface 751S of the semiconductor layer 750 is in contact with the graphene sheet 740a.
  • the light emitting surface 751S is the surface of the n-type semiconductor layer 751. As shown in FIG.
  • the light emitting surface 751S includes a plurality of light emitting regions 751R1 and 751R2.
  • the semiconductor layer 750 includes an n-type semiconductor layer 751, light emitting layers 752a1 and 752a2, and p-type semiconductor layers 753a1 and 753a2.
  • the light emitting layer 752 a 1 is provided on the n-type semiconductor layer 751 .
  • the light emitting layer 752a2 is provided on the n-type semiconductor layer 751 so as to be separated from the light emitting layer 752a1.
  • the p-type semiconductor layer 753a1 is provided on the light emitting layer 752a1.
  • the p-type semiconductor layer 753a2 is separated from the p-type semiconductor layer 753a1 and provided on the light emitting layer 752a2.
  • the p-type semiconductor layer 753a1 has a top surface 753U1 provided on the side opposite to the surface provided with the light emitting layer 752a1.
  • the p-type semiconductor layer 753a2 has a top surface 753U2 provided opposite to the surface provided with the light emitting layer 752a2.
  • the light-emitting region 751R1 is a region of the light-emitting surface 751S that substantially coincides with the region on the opposite side of the top surface 753U1.
  • the light emitting region 751R2 is a region of the light emitting surface 751S that substantially coincides with the region on the opposite side of the top surface 753U2.
  • FIG. 32 is a schematic cross-sectional view illustrating part of the image display device of this embodiment.
  • FIG. 32 is a schematic diagram for explaining the light emitting regions 751R1 and 751R2.
  • the light emitting regions 751R1 and 751R2 are surfaces on the light emitting surface 751S.
  • portions of the semiconductor layer 750 that include the light emitting regions 751R1 and 751R2 are called light emitting portions R1 and R2, respectively.
  • the light emitting portion R1 includes a portion of the n-type semiconductor layer 751, a light emitting layer 752a1 and a p-type semiconductor layer 753a1.
  • the light emitting portion R2 includes a portion of the n-type semiconductor layer 751, a light emitting layer 752a2 and a p-type semiconductor layer 753a2.
  • the light emitting region 751R1 is the surface opposite to the top surface 753U1.
  • the light emitting region 751R2 is the surface opposite to the top surface 753U2.
  • the light emitting surface 751S is covered with the graphene sheet 740a.
  • the graphene sheet 740a is formed by etching the graphene layer 1140, as described with reference to FIG. 7B and the like in the method of manufacturing the image display device.
  • Graphene sheets 740 a are formed by over-etching graphene layer 1140 during formation of semiconductor layer 750 . Therefore, the outer circumference of the graphene sheet 740a in XY plan view substantially matches the outer circumference of the semiconductor layer 750 in XY plan view.
  • the semiconductor layer 750 includes a connection portion R0.
  • the connection portion R0 is provided between the light emitting portions R1 and R2 and is part of the n-type semiconductor layer 751. As shown in FIG. One end of the via 761k shown in FIG. 31 is connected to the connecting portion R0 to provide a current path between the light emitting portions R1 and R2.
  • the light-emitting portion R1 electrons supplied via the connection portion R0 are supplied to the light-emitting layer 752a1.
  • holes supplied from the top surface 753U1 are supplied to the light emitting layer 752a1.
  • the electrons and holes supplied to the light emitting layer 752a1 combine to emit light.
  • Light emitted from the light emitting layer 752a1 reaches the light emitting surface 751S through the n-type semiconductor layer 751 portion of the light emitting portion R1. Since the light travels substantially straight along the Z-axis direction in the light-emitting portion R1, the light-emitting region 751R1 of the light-emitting surface 751S emits light. Therefore, in this example, the light-emitting region 751R1 substantially matches the region surrounded by the outer circumference of the light-emitting layer 752a1 projected onto the light-emitting surface 751S in the XY plan view.
  • the light emitting portion R2 is similar to the light emitting portion R1. That is, in the light emitting portion R2, electrons supplied through the connection portion R0 are supplied to the light emitting layer 752a2. In the light emitting portion R2, holes supplied from the top surface 753U2 are supplied to the light emitting layer 752a2. The electrons and holes supplied to the light emitting layer 752a2 combine to emit light. Light emitted from the light emitting layer 752a2 reaches the light emitting surface 751S through the n-type semiconductor layer 751 portion of the light emitting portion R2.
  • the light-emitting region 751R2 of the light-emitting surface 751S emits light. Therefore, in this example, the light-emitting region 751R2 substantially matches the region surrounded by the outer periphery of the light-emitting layer 752a2 projected onto the light-emitting surface 751S in the XY plan view.
  • the n-type semiconductor layer 751 can be shared to form a plurality of light emitting regions 751R1 and 751R2 on the light emitting surface 751S.
  • the semiconductor layer 750 in the plurality of light emitting layers 752a1 and 752a2 and the plurality of p-type semiconductor layers 753a1 and 753a2 of the semiconductor layer 750, part of the n-type semiconductor layer 751 is used as the connection portion R0 to form the semiconductor layer 750. can do. Therefore, the semiconductor layer 750 can be formed in the same manner as the method of forming the light emitting elements 150 and 250 in the first embodiment, the second embodiment, and the like.
  • a second interlayer insulating film 156 is provided to cover the flattened surface 112F, the graphene sheet 740a and the semiconductor layer 750 .
  • the second wiring layer 160 is provided on the second interlayer insulating film 156 .
  • the second wiring layer 160 includes wirings 760d1, 760d2 and 760k.
  • the wiring 760d1 is connected to the top surface 753U1 via a connection member 761a1.
  • the wiring 760d2 is connected to the top surface 753U2 via the connection member 761a2.
  • the wiring 760k is connected to the ground line 4 of the circuit of FIG. 3, for example.
  • the via 761d1 is provided so as to penetrate the second interlayer insulating film 156 and the first interlayer insulating film 112 and reach the wiring 710d1.
  • the via 761d1 is provided between the wiring 760d1 and the wiring 710d1 and electrically connects the wiring 760d1 and the wiring 710d1.
  • the via 761d2 is provided to penetrate the second interlayer insulating film 156 and the first interlayer insulating film 112 and reach the wiring 710d2.
  • the via 761d2 is provided between the wiring 760d2 and the wiring 710d2 and electrically connects the wiring 760d2 and the wiring 710d2.
  • the via 761 k is provided so as to penetrate the second interlayer insulating film 156 and reach the n-type semiconductor layer 751 .
  • the via 761 k electrically connects the wiring 760 k and the n-type semiconductor layer 751 between the wiring 760 k and the n-type semiconductor layer 751 .
  • transistors 103-1 and 103-2 are drive transistors for adjacent sub-pixels and are driven sequentially.
  • the light-emitting layer 752a1 When holes supplied from the transistor 103-1 are injected into the light-emitting layer 752a1 and electrons supplied from the wiring 760k are injected into the light-emitting layer 752a1, the light-emitting layer 752a1 emits light, and light is emitted from the light-emitting region 751R1.
  • holes supplied from the transistor 103-2 are injected into the light emitting layer 752a2 and electrons supplied from the wiring 760k are injected into the light emitting layer 752a2, the light emitting layer 752a2 emits light, and light is emitted from the light emitting region 751R2. be.
  • the image display device of this embodiment has the effect of shortening the time required for the transfer process for forming the semiconductor layer 750 and reducing the number of processes, as in the image display devices of the other embodiments described above.
  • the connecting portion R0 can be shared by a plurality of light emitting portions R1 and R2, it is possible to reduce the number of vias 761k provided in the connecting portion R0. By reducing the number of vias, it is possible to reduce the pitch of the light-emitting portions R1 and R2 that constitute the sub-pixel group 720, and it is possible to provide a small-sized, high-definition image display device.
  • the emitted light from the light emitting regions 751R1 and 751R2 needs to pass through the first interlayer insulating film 112, the insulating film 108, the insulating layer 105, the TFT lower layer film 106 and the substrate 102 before being emitted to the outside. There is Therefore, it is conceivable that the light spreads along the route until it is radiated to the outside.
  • the wiring 710f is provided in the middle of the path until the light is emitted to the outside, the light emitted from the adjacent pixels is prevented from being mixed by shielding the spreading light. . Therefore, it is possible to narrow the pixel pitch and realize an image display device with high image quality.
  • the case where two light emitting regions are provided has been described, but the number of light emitting regions is not limited to two, and any number of three or more is also possible.
  • the image display device described above can be, for example, a computer display, a television, a mobile terminal such as a smartphone, or a car navigation system as an image display module having an appropriate number of pixels.
  • FIG. 33 is a block diagram illustrating an image display device according to this embodiment.
  • FIG. 33 shows the main parts of the configuration of the computer display.
  • the image display device 801 has an image display module 802 .
  • the image display module 802 is, for example, an image display device having the configuration of the first embodiment described above.
  • Image display module 802 includes display area 2 in which a plurality of sub-pixels including sub-pixel 20 are arranged, row selection circuit 5 and signal voltage output circuit 7 .
  • the image display device 801 further includes a controller 870 .
  • the controller 870 inputs a control signal separated and generated by an interface circuit (not shown) to control the row selection circuit 5 and the signal voltage output circuit 7 to drive each sub-pixel and the driving order.
  • FIG. 34 is a block diagram illustrating an image display device according to a modification of this embodiment.
  • FIG. 34 shows the configuration of a high-definition thin television.
  • the image display device 901 has an image display module 902 .
  • the image display module 902 is, for example, the image display device 1 having the configuration of the first embodiment described above.
  • the image display device 901 has a controller 970 and a frame memory 980 .
  • Controller 970 controls the driving order of each sub-pixel of display area 2 based on control signals supplied by bus 940 .
  • a frame memory 980 stores display data for one frame and is used for processing such as smooth moving image reproduction.
  • the image display device 901 has an I/O circuit 910 .
  • the I/O circuit 910 is simply labeled "I/O" in FIG.
  • the I/O circuit 910 provides an interface circuit or the like for connecting to an external terminal, device, or the like.
  • the I/O circuit 910 includes, for example, a USB interface for connecting an external hard disk device, an audio interface, and the like.
  • the image display device 901 has a receiving section 920 and a signal processing section 930 .
  • An antenna 922 is connected to the receiving unit 920, and separates and generates a necessary signal from the radio wave received by the antenna 922.
  • the signal processing unit 930 includes a DSP (Digital Signal Processor), a CPU (Central Processing Unit), and the like, and the signals separated and generated by the receiving unit 920 are converted into image data, audio data, etc. separated and generated.
  • DSP Digital Signal Processor
  • CPU Central Processing Unit
  • the receiving unit 920 and the signal processing unit 930 can also be used as other image display devices by using high-frequency communication modules for mobile phone transmission/reception, WiFi, GPS receivers, and the like.
  • an image display device having an image display module with an appropriate screen size and resolution can be a mobile information terminal such as a smart phone or a car navigation system.
  • the image display module in the case of this embodiment is not limited to the configuration of the image display device in the case of the first embodiment.
  • the image display module in the case of this embodiment and the modified example is configured to include a large number of sub-pixels as shown in FIGS. 12 and 13.
  • FIG. 12 and 13 FIG. 12
  • 1,201,801,901 image display device 2 display area, 3 power line, 4 ground line, 5,205 row selection circuit, 6,206 scanning line, 7,207 signal voltage output circuit, 8,208 signal line, 10 pixels, 20, 20a, 220, 320, 420, 520, 620 sub-pixels, 22, 222 light-emitting elements, 24, 224 selection transistors, 26, 226 drive transistors, 28, 228 capacitors, 100 drive circuit boards, 101 circuits, 102 substrate, 102a, 102b, 106S surface, 103, 103-1, 103-2, 203 transistor, 104, 104-1, 104-2, 204 TFT channel, 105 insulating layer, 107, 107-1, 107-2 gate, 108 insulating film, 110 first wiring layer, 112 first interlayer insulating film, 140a graphene sheet, 150, 250, 650 light emitting elements, 151S, 253S, 651S, 751S light emitting surface, 156 second interlayer insulating film, 160d, 160k,

Landscapes

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Abstract

実施形態に係る画像表示装置の製造方法は、基板の第１面上に形成された回路素子と、前記回路素子に接続された第１配線層と、前記回路素子および前記第１配線層を覆う第１絶縁膜と、を含む第１基板を準備する工程と、前記第１絶縁膜上にグラフェンを含む層を形成する工程と、前記グラフェンを含む層上に発光層を含む半導体層を形成する工程と、前記半導体層を加工して、前記グラフェンを含む層上の発光面と前記発光面の反対側の天面とを含む発光素子を形成する工程と、前記第１絶縁膜、前記グラフェンを含む層および前記発光素子を覆う第２絶縁膜を形成する工程と、前記第１絶縁膜および前記第２絶縁膜を貫通する第１ビアを形成する工程と、前記第２絶縁膜上に第２配線層を形成する工程と、を備える。

Description

画像表示装置の製造方法および画像表示装置
　本発明の実施形態は、画像表示装置の製造方法および画像表示装置に関する。
　高輝度、広視野角、高コントラストで低消費電力の薄型の画像表示装置の実現が望まれている。このような市場要求に対応するように、自発光素子を利用した表示装置の開発が進められている。
　自発光素子として、微細発光素子であるマイクロＬＥＤを用いた表示装置の登場が期待されている。マイクロＬＥＤを用いた表示装置の製造方法として、個々に形成されたマイクロＬＥＤを駆動回路に順次転写する方法が紹介されている。しかしながら、フルＨＤや４Ｋ、８Ｋ等と高画質になるにつれて、マイクロＬＥＤの素子数が多くなると、多数のマイクロＬＥＤを個々に形成して、駆動回路等を形成した基板に順次転写するのでは、転写工程に膨大な時間を要する。さらに、マイクロＬＥＤと駆動回路等との接続不良等が発生し、歩留りの低下を生じるおそれがある。
　Ｓｉ基板上に発光層を含む半導体層を成長させ、半導体層に電極を形成した後、駆動回路が形成された回路基板に貼り合わせる技術が知られている（たとえば、特許文献１参照）。
特開２００２－１４１４９２号公報
H. Kim, J. Ohta, K. Ueno, A. Kobayashi, M. Morita, Y. Tokumoto & H. Fujioka, "Fabrication of full-color GaN-based light-emitting diodes on nearly lattice-matched flexible metal foils", SCIENTIFIC REPORTS, 7:2112, 18 May 2017 J. W. Shon, J. Ohta, K. Ueno, A. Kobayashi & H. Fujioka, "Fabrication of full-color InGaN-based light-emitting diodes on amorphous substrates by pulsed sputtering", SCIENTIFIC REPORTS, 4:5325, 23 June 2014
　本発明の一実施形態は、発光素子の転写工程を短縮し、歩留りを向上した画像表示装置の製造方法および画像表示装置を提供する。
　本発明の一実施形態に係る画像表示装置の製造方法は、基板の第１面上に形成された回路素子と、前記回路素子に接続された第１配線層と、前記回路素子および前記第１配線層を覆う第１絶縁膜と、を含む第１基板を準備する工程と、前記第１絶縁膜上にグラフェンを含む層を形成する工程と、前記グラフェンを含む層上に発光層を含む半導体層を形成する工程と、前記半導体層を加工して、前記グラフェンを含む層上の発光面と前記発光面の反対側の天面とを含む発光素子を形成する工程と、前記第１絶縁膜、前記グラフェンを含む層および前記発光素子を覆う第２絶縁膜を形成する工程と、前記第１絶縁膜および前記第２絶縁膜を貫通する第１ビアを形成する工程と、前記第２絶縁膜上に第２配線層を形成する工程と、を備える。前記第１ビアは、前記第１配線層と前記第２配線層との間に設けられ、前記第１配線層と前記第２配線層とを電気的に接続する。
　本発明の一実施形態に係る画像表示装置は、第１面を有する第１部材と、前記第１面上に設けられた回路素子と、前記回路素子に電気的に接続された第１配線層と、前記第１面、前記回路素子および前記第１配線層を覆う第１絶縁膜と、前記第１絶縁膜上に設けられたグラフェンを含む層と、前記グラフェンを含む層上の発光面と前記発光面の反対側の天面とを含む発光素子と、前記第１絶縁膜および前記発光素子を覆う第２絶縁膜と、前記第１絶縁膜および前記第２絶縁膜を貫通して設けられた第１ビアと、前記第２絶縁膜上に設けられた第２配線層と、を備える。前記第１ビアは、前記第１配線層と前記第２配線層との間に設けられ、前記第１配線層と前記第２配線層とを電気的に接続する。
　本発明の一実施形態に係る画像表示装置は、第１面を有する第１部材と、前記第１面上に設けられた回路素子と、前記回路素子に電気的に接続された第１配線層と、前記第１面、前記回路素子および前記第１配線層を覆う第１絶縁膜と、前記第１絶縁膜および前記第１部材を貫通して設けられた透光性部材と、前記透光性部材上の発光面と前記発光面の反対側の天面とを含む発光素子と、前記第１絶縁膜および前記発光素子を覆う第２絶縁膜と、前記第１絶縁膜および前記第２絶縁膜を貫通して設けられた第１ビアと、前記第２絶縁膜上に設けられた第２配線層と、を備える。前記第１部材は、前記透光性部材よりも光透過率の低い遮光部を含む。前記第１ビアは、前記第１配線層と前記第２配線層との間に設けられ、前記第１配線層と前記第２配線層とを電気的に接続する。
　本発明の一実施形態に係る画像表示装置は、第１面を有する光透過性部材と、前記第１面上に設けられた複数のトランジスタと、前記複数のトランジスタに電気的に接続された第１配線層と、前記第１面、前記複数のトランジスタおよび前記第１配線層を覆う第１絶縁膜と、前記第１絶縁膜上に設けられたグラフェンを含む層と、前記グラフェンを含む層上に、複数の発光領域を形成し得る発光面を含む第１半導体層と、前記第１半導体層上に設けられた複数の発光層と、前記複数の発光層上にそれぞれ設けられ、前記第１半導体層とは異なる導電形を有する複数の第２半導体層と、前記第１絶縁膜、前記第１半導体層、前記複数の発光層および前記複数の第２半導体層を覆う第２絶縁膜と、前記第１絶縁膜および前記第２絶縁膜を貫通して設けられた複数の第１ビアと、前記第２絶縁膜上に設けられた第２配線層と、を備える。前記複数の第２半導体層は、前記第２絶縁膜によって分離される。前記複数の発光層は、前記第２絶縁膜によって分離される。前記複数の第１ビアは、前記第１配線層と前記第２配線層との間に設けられ、前記第１配線層および前記第２配線層を電気的に接続する。
　本発明の一実施形態に係る画像表示装置は、第１面を有する光透過性部材と、前記第１面上に設けられた回路素子と、前記回路素子に電気的に接続された第１配線層と、前記第１面、前記回路素子および前記第１配線層を覆う第１絶縁膜と、前記第１絶縁膜上に設けられたグラフェンを含む層と、前記グラフェンを含む層上の発光面と前記発光面の反対側の天面とをそれぞれ含む複数の発光素子と、前記第１絶縁膜および前記複数の発光素子を覆う第２絶縁膜と、前記第１絶縁膜および前記第２絶縁膜を貫通して設けられた第１ビアと、前記第２絶縁膜上に設けられた第２配線層と、を備える。前記第１ビアは、前記第１配線層と前記第２配線層との間に設けられ、前記第１配線層と前記第２配線層とを電気的に接続する。
　本発明の一実施形態によれば、発光素子の転写工程を短縮し、歩留りを向上した画像表示装置の製造方法が実現される。
　本発明の一実施形態によれば、発光素子の小型化が可能となり、高精細な画像表示装置が実現される。
第１の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。 第１の実施形態の変形例に係る画像表示装置の一部を例示する模式的な断面図である。 第１の実施形態の画像表示装置を例示する模式的なブロック図である。 第１の実施形態の画像表示装置の一部を例示する模式的な平面図である。 第１の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法の変形例の一部を例示する模式的な断面図である。 第１の実施形態の変形例の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第１の実施形態の画像表示装置を例示する模式的な斜視図である。 第１の実施形態の変形例の画像表示装置を例示する模式的な斜視図である。 第２の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。 第２の実施形態の画像表示装置を例示する模式的なブロック図である。 第２の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第２の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第２の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第２の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第２の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第３の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。 第３の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第３の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第３の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第３の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第３の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第３の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第３の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第３の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第４の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。 第４の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第４の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第４の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第４の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第５の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。 第５の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第５の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第６の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。 第６の実施形態の画像表示装置の一部を例示する模式的な断面図である。 第７の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。 第７の実施形態の画像表示装置の一部を例示する模式的な断面図である。 第８の実施形態に係る画像表示装置を例示するブロック図である。 第８の実施形態の変形例に係る画像表示装置を例示するブロック図である。
　以下、図面を参照しつつ、本発明の実施形態について説明する。
　なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
　なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して詳細な説明を適宜省略する。
　（第１の実施形態）
　図１は、本実施形態に係る画像表示装置の一部を例示する模式的な断面図である。
　図１には、本実施形態の画像表示装置のサブピクセル２０の構成が模式的に示されている。
　以下では、ＸＹＺの３次元座標系を用いて説明することがある。発光素子１５０は、後述する図１２および図１３に示すように、２次元平面状に配列されている。発光素子１５０は、サブピクセル２０ごとに設けられている。サブピクセル２０が配列された２次元平面をＸＹ平面とする。サブピクセル２０は、Ｘ軸方向およびＹ軸方向に沿って配列されている。図１は、後述の図４のＡＡ'線における矢視断面を表しており、ＸＹ平面に垂直な複数の平面における断面を１つの平面上でつなげた断面図としている。他の図においても、図１のように、ＸＹ平面に垂直な複数の平面における断面図では、Ｘ軸およびＹ軸は図示されず、ＸＹ平面に垂直なＺ軸が示されている。つまり、これらの図では、Ｚ軸に垂直な平面がＸＹ平面とされている。
　以下では、Ｚ軸の正方向を「上」や「上方」、Ｚ軸の負方向を「下」や「下方」のようにいうことがあるが、Ｚ軸に沿う方向は、必ずしも重力がかかる方向に限定するものではない。Ｚ軸に沿った方向の長さを高さということがある。
　サブピクセル２０は、ＸＹ平面にほぼ平行な発光面１５１Ｓを有している。発光面１５１Ｓは、主として、ＸＹ平面に直交するＺ軸の負方向に向かって光を放射する面である。本実施形態、その変形例、後述するすべての実施形態およびそれらの変形例においては、発光面は、主としてＺ軸の負方向に向かって光を放射する。
　図１に示すように、画像表示装置のサブピクセル２０は、基板（第１部材）１０２と、トランジスタ（回路素子）１０３と、第１配線層１１０と、第１層間絶縁膜（第１絶縁膜）１１２と、グラフェンシート１４０ａと、発光素子１５０と、第２層間絶縁膜（第２絶縁膜）１５６と、ビア（第１ビア）１６１ｄと、第２配線層１６０と、を含む。サブピクセル２０は、カラーフィルタ１８０をさらに含む。
　本実施形態では、トランジスタ１０３は、基板１０２の一方の面（第１面）１０２ａ上に設けられている。基板１０２の他方の面１０２ｂには、カラーフィルタ１８０が設けられている。基板１０２は、透光性を有しており、たとえばガラス基板である。
　トランジスタ１０３は、面１０２ａ上に設けられたＴＦＴ下層膜１０６上に形成されている。トランジスタ１０３は、たとえば、薄膜トランジスタ（Thin Film Transistor、ＴＦＴ）である。トランジスタ１０３は、絶縁膜１０８で覆われており、絶縁膜１０８は、絶縁膜１０８上に設けられた第１配線層１１０とともに、第１層間絶縁膜１１２に覆われている。
　発光素子１５０は、グラフェンシート１４０ａを介して、第１層間絶縁膜１１２上に設けられている。発光素子１５０は、発光素子１５０よりも下層に設けられたトランジスタ１０３によって駆動され光を放射する。発光素子１５０から放射された光は、第１層間絶縁膜１１２、絶縁膜１０８、絶縁層１０５、ＴＦＴ下層膜１０６および基板１０２を介して、カラーフィルタ１８０に入射される。カラーフィルタ１８０に入射された光は、カラーフィルタ１８０によって所望の波長を有する光に変換されて外部に放射される。本実施形態では、このように、発光素子１５０から放射された光は、Ｚ軸の負方向に進行して外部に放射される。後述する変形例や他の実施形態についても同様である。
　以下、サブピクセル２０の構成について、詳細に説明する。
　カラーフィルタ１８０は、遮光部１８１と色変換部１８２とを含む。色変換部１８２は、発光素子１５０の発光面１５１Ｓの下方で、発光面１５１Ｓの形状に応じて設けられている。カラーフィルタ１８０では、色変換部１８２以外の部分は、遮光部１８１とされている。遮光部１８１は、いわゆるブラックマトリクスであり、隣接する色変換部１８２から発光される光の混色等による滲みを低減し、くっきりとした画像を表示することを可能にする。
　色変換部１８２は、１層または２層以上とされる。図１には、色変換部１８２が２層の場合が示されている。色変換部１８２が１層であるか２層であるかは、サブピクセル２０が発光する光の色、すなわち波長によって決定される。サブピクセル２０の発光色が赤の場合には、好ましくは、色変換部１８２は、色変換層１８３および赤色の光を通過させるフィルタ層１８４の２層とされる。サブピクセル２０の発光色が緑の場合には、好ましくは、色変換部１８２は、色変換層１８３および緑色の光を通過させるフィルタ層１８４の２層とされる。サブピクセル２０の発光色が青の場合には、好ましくはフィルタ層１８４の１層とされる。
　色変換部１８２が２層の場合には、一方の層が色変換層１８３であり、他方の層がフィルタ層１８４である。色変換層１８３は、フィルタ層１８４上に積層されており、色変換層１８３は、フィルタ層１８４よりも発光素子１５０に近い位置に設けられている。
　色変換層１８３は、発光素子１５０が発光する光の波長を所望の波長に変換する。赤色を発光するサブピクセル２０の場合には、発光素子１５０の波長である４６７ｎｍ±３０ｎｍの光を、たとえば６３０ｎｍ±２０ｎｍ程度の波長の光に変換する。緑色を発光するサブピクセル２０の場合には、発光素子１５０の波長である４６７ｎｍ±３０ｎｍの光を、たとえば５３２ｎｍ±２０ｎｍ程度の波長の光に変換する。
　赤色や緑色を発光するサブピクセルのフィルタ層１８４は、色変換層１８３で色変換されずに残存した青色発光の波長成分を遮断する。青色を発光するサブピクセルのフィルタ層１８４は、青色以外の光の波長成分を遮断する。
　サブピクセル２０が発光する光の色が青色の場合には、色変換層１８３を介してもよいし、色変換層１８３を介さずにフィルタ層１８４を介して出力するようにしてもよい。発光素子１５０が発光する光の波長が４６７ｎｍ±３０ｎｍ程度の場合には、色変換層１８３を介さずに光を出力してもよい。発光素子１５０が発光する光の波長を４１０ｎｍ±３０ｎｍとする場合には、出力する光の波長を４６７ｎｍ±３０ｎｍ程度に変換するために、色変換層１８３を設けることが好ましい。
　青色のサブピクセル２０の場合であっても、サブピクセル２０は、フィルタ層１８４を有してもよい。青色のサブピクセル２０に青色の光が透過するフィルタ層１８４を設けることによって、発光素子１５０の表面で生じる青色の光以外の微小な外光反射が抑制される。
　カラーフィルタ１８０は、基板１０２の面１０２ｂに接して設けられ、ＴＦＴ下層膜１０６は、面１０２ｂの反対側の面１０２ａ上にわたって設けられている。トランジスタ１０３は、ＴＦＴ下層膜１０６上に設けられている。ＴＦＴ下層膜１０６は、トランジスタ１０３の形成時に平坦性を確保するとともに、加熱処理時にトランジスタ１０３のＴＦＴチャネルを汚染等から保護するために設けられている。ＴＦＴ下層膜１０６は、ＳｉＯ２等の絶縁膜であり、透光性を有している。
　ＴＦＴ下層膜１０６上には、トランジスタ１０３のほか、他のトランジスタやキャパシタ等の回路素子が形成され、配線等によって回路１０１を構成している。たとえば、後述する図３において、トランジスタ１０３は、駆動トランジスタ２６に対応する。その他、図３において、選択トランジスタ２４やキャパシタ２８等が回路素子である。回路１０１は、ＴＦＴチャネル１０４、絶縁層１０５、絶縁膜１０８、ビア１１１ｓ，１１１ｄおよび第１配線層１１０を含むものとする。
　トランジスタ１０３は、この例では、ｐチャネルのＴＦＴである。トランジスタ１０３は、ＴＦＴチャネル１０４と、ゲート１０７と、を含む。ＴＦＴチャネル１０４は、好ましくは、低温ポリシリコン（Low Temperature Poly Silicon、ＬＴＰＳ）プロセスによって形成されている。ＬＴＰＳプロセスでは、ＴＦＴチャネル１０４は、ＴＦＴ下層膜１０６上に形成されたアモルファスＳｉの領域を多結晶化し、活性化することによって形成される。たとえば、アモルファスＳｉの領域の多結晶化、活性化には、レーザによるレーザアニーリングが用いられる。ＬＴＰＳプロセスによって形成されたＴＦＴは、十分高い移動度を有する。
　ＴＦＴチャネル１０４は、領域１０４ｓ，１０４ｉ，１０４ｄを含む。領域１０４ｓ，１０４ｉ，１０４ｄは、いずれもＴＦＴ下層膜１０６上に設けられている。領域１０４ｉは、領域１０４ｓと領域１０４ｄとの間に設けられている。領域１０４ｓ，１０４ｄは、ホウ素（Ｂ）やフッ化ホウ素（ＢＦ）等の不純物が含有されており、ｐ形半導体領域を形成している。領域１０４ｓは、ビア１１１ｓとオーミック接続され、領域１０４ｄは、ビア１１１ｄとオーミック接続されている。
　絶縁層１０５は、ＴＦＴ下層膜１０６およびＴＦＴチャネル１０４上に設けられている。絶縁層１０５は、たとえばＳｉＯ２である。絶縁層１０５は、ＳｉＯ２やＳｉ３Ｎ４等を含む多層の絶縁層であってもよい。
　ゲート１０７は、絶縁層１０５を介して、ＴＦＴチャネル１０４上に設けられている。絶縁層１０５は、ＴＦＴチャネル１０４とゲート１０７とを絶縁するとともに、隣接する他の回路素子から絶縁するために設けられている。領域１０４ｓよりも低い電位がゲート１０７に印加されると、領域１０４ｉにチャネルが形成されることによって、領域１０４ｓ，１０４ｄ間に流れる電流を制御することができる。
　ゲート１０７は、たとえば多結晶Ｓｉで形成されていてもよいし、Ｗ、Ｍｏ等の高融点金属で形成されていてもよい。ゲート１０７は、多結晶Ｓｉ膜によって形成される場合には、たとえばＣＶＤ等によって形成される。
　絶縁膜１０８は、絶縁層１０５およびゲート１０７上に設けられている。絶縁膜１０８は、たとえばＳｉＯ２やＳｉ３Ｎ４等の無機膜である。好ましくは、絶縁膜１０８は、ＳｉＯ２およびＳｉ３Ｎ４等の積層膜である。絶縁膜１０８は、隣接して配置されたトランジスタ１０３等の回路素子を互いに分離するために設けられている。絶縁膜１０８は、第１配線層１１０を形成するのに支障のない程度の平坦度を有する面を提供する。絶縁膜１０８、絶縁層１０５およびＴＦＴ下層膜１０６は、透光性を有している。
　第１配線層１１０は、絶縁膜１０８上に設けられている。第１配線層１１０は、電位の異なり得る複数の配線を含むことができる。第１配線層１１０は、配線１１０ｓ，１１０ｄを含む。配線１１０ｓ，１１０ｄは、分離して形成されており、異なる電位に接続することができる。
　図１以降の断面図においては、特に断らない限り、配線層を表す符号は、その配線層を構成する配線の横に表示されるものとする。図１の場合には、たとえば、第１配線層１１０の符号は、配線１１０ｓの横に表示されている。
　配線１１０ｓは、領域１０４ｓの上方に設けられている。配線１１０ｓは、たとえば後述する図３に示される電源線３に接続されている。配線１１０ｄは、領域１０４ｄの上方に設けられている。配線１１０ｄには、ビア１６１ｄの一端が接続されている。ビア１６１ｄの他端は、第２配線層１６０に接続されている。
　ビア１１１ｓ，１１１ｄは、絶縁膜１０８および絶縁層１０５を貫通して設けられている。ビア１１１ｓは、配線１１０ｓと領域１０４ｓとの間に設けられ、配線１１０ｓおよび領域１０４ｓを電気的に接続している。ビア１１１ｄは、配線１１０ｄと領域１０４ｄとの間に設けられ、配線１１０ｄおよび領域１０４ｄを電気的に接続している。
　配線１１０ｓは、ビア１１１ｓを介して、領域１０４ｓに接続されている。領域１０４ｓは、トランジスタ１０３のソース領域である。したがって、トランジスタ１０３のソース領域は、ビア１１１ｓおよび配線１１０ｓを介して、たとえば図３の回路の電源線３に電気的に接続される。
　配線１１０ｄは、ビア１１１ｄを介して、領域１０４ｄに接続されている。領域１０４ｄは、トランジスタ１０３のドレイン領域である。したがって、トランジスタ１０３のドレイン領域は、ビア１１１ｄ、配線１１０ｄおよびビア１６１ｄを介して、第２配線層１６０に電気的に接続される。
　第１層間絶縁膜１１２は、絶縁膜１０８および第１配線層１１０上を覆って設けられている。第１層間絶縁膜１１２は、後述する製造方法において説明するように、グラフェン層を形成し、グラフェン層上に半導体層を結晶成長させるための平坦化面１１２Ｆを提供する。第１層間絶縁膜１１２は、透光性を有する有機材料で形成されており、たとえば、透明樹脂で形成される。透明樹脂は、たとえば、ＳＯＧ（Spin On Glass）等のシリコン系樹脂やノボラック型フェノール系樹脂等とすることができる。
　平坦化面１１２Ｆ上には、発光素子１５０ごとにグラフェンシート１４０ａが設けられている。発光面１５１Ｓは、グラフェンシート１４０ａに接している。発光素子１５０は、グラフェンシート１４０ａを介して、平坦化面１１２Ｆ上に設けられている。グラフェンシート１４０ａのＸＹ平面視での外周は、発光素子１５０のＸＹ平面視での外周にほぼ一致する。グラフェンシート１４０ａの厚さは、十分に薄いため、グラフェンシート１４０ａは、光を透過することができる。
　グラフェンシート１４０ａは、図６Ｂ以降の図に関連して後述するように、グラフェン層１１４０をエッチングすることによって形成される。グラフェン層１１４０は、発光素子１５０を形成するためのシードとして用いられる。
　発光素子１５０は、発光面１５１Ｓの反対側に設けられた天面１５３Ｕを含む。この例では、発光面１５１Ｓおよび天面１５３ＵのＸＹ平面視での外周形状は、方形または長方形であり、発光素子１５０は、グラフェンシート１４０ａを介して平坦化面１１２Ｆ上に設けられた、たとえば角柱状の素子である。角柱の断面は、５角形以上の多角形でもよい。発光素子１５０は、角柱状の素子に限らず、円柱状の素子であってもよい。
　発光素子１５０は、ｎ形半導体層１５１と、発光層１５２と、ｐ形半導体層１５３と、を含む。ｎ形半導体層１５１、発光層１５２およびｐ形半導体層１５３は、発光面１５１Ｓから天面１５３Ｕに向かってこの順に積層されている。発光面１５１Ｓは、ｎ形半導体層１５１によって提供される。発光素子１５０は、グラフェンシート１４０ａ、第１層間絶縁膜１１２、絶縁膜１０８、絶縁層１０５、ＴＦＴ下層膜１０６、基板１０２およびカラーフィルタ１８０を介して、Ｚ軸の負方向に光を放射する。
　ｎ形半導体層１５１は、接続部１５１ａを含む。接続部１５１ａは、平坦化面１１２Ｆ上をグラフェンシート１４０ａとともに、ｎ形半導体層１５１から一方向に突出するように設けられている。接続部１５１ａの発光面１５１Ｓからの高さは、ｎ形半導体層１５１の発光面１５１Ｓからの高さと同じか、ｎ形半導体層１５１の発光面１５１Ｓからの高さよりも低い。接続部１５１ａは、ｎ形半導体層１５１の一部である。接続部１５１ａは、ビア１６１ｋの一端に接続されて、ｎ形半導体層１５１は、接続部１５１ａを介して、ビア１６１ｋに電気的に接続される。
　発光素子１５０が角柱状の形状の場合には、発光素子１５０のＸＹ平面視の形状は、たとえばほぼ正方形または長方形である。発光素子１５０のＸＹ平面視の形状が方形を含む多角形の場合には、発光素子１５０の角部は丸くてもよい。発光素子１５０のＸＹ平面視の形状が円柱状の形状の場合には、発光素子１５０のＸＹ平面視の形状は、円形に限らず、たとえば楕円形であってもよい。平面視での発光素子の形状や配置等を適切に選定することによって、配線レイアウト等の自由度が向上する。
　発光素子１５０には、たとえば、ＩｎＸＡｌＹＧａ１－Ｘ－ＹＮ（０≦Ｘ、０≦Ｙ、Ｘ＋Ｙ＜１）等の発光層を含む窒化ガリウム系化合物半導体が好適に用いられる。以下では、上述の窒化ガリウム系化合物半導体を、単に窒化ガリウム（ＧａＮ）と呼ぶことがある。本発明の一実施形態における発光素子１５０は、いわゆる発光ダイオードである。発光素子１５０が発光する光の波長は、近紫外域から可視光域の範囲の波長であればよく、たとえば４６７ｎｍ±３０ｎｍ程度である。発光素子１５０が発光する光の波長は、４１０ｎｍ±３０ｎｍ程度の青紫発光としてもよい。発光素子１５０が発光する光の波長は、上述の値に限らず、適切なものとすることができる。
　第２層間絶縁膜１５６は、平坦化面１１２Ｆ、グラフェンシート１４０ａおよび発光素子１５０を覆っている。第２層間絶縁膜１５６は、隣接して配置された他の発光素子１５０を分離する。第２層間絶縁膜１５６は、発光素子１５０を覆うことによって、周囲環境から、発光素子１５０を保護する。第２層間絶縁膜１５６の表面は、第２層間絶縁膜１５６上に第２配線層１６０を形成できる程度の平坦性があればよい。
　第２層間絶縁膜１５６は、有機絶縁材料によって形成されている。第２層間絶縁膜１５６に用いられる有機絶縁材料は、好ましくは光反射性を有する樹脂であり、たとえば白色樹脂である。第２層間絶縁膜１５６を白色樹脂とすることによって、発光素子１５０の横方向の出射光を反射し、発光面１５１Ｓ側に誘導することができるので、発光素子１５０の発光効率を実質的に向上することが可能である。
　白色樹脂は、ＳＯＧ等のシリコン系樹脂やノボラック型フェノール系樹脂等の透明樹脂に、ミー（Mie）散乱効果を有する散乱性微粒子を分散させることによって形成される。散乱性微粒子は、無色または白色であり、発光素子１５０が発光する光の波長の１／１０程度から数倍程度の直径を有する。好適に用いられる散乱性微粒子は、光の波長の１／２程度の直径を有する。たとえば、このような散乱性微粒子としては、ＴｉＯ２、Ａｌ２Ｏ３、ＺｎＯ等が挙げられる。
　上述の他、白色樹脂は、透明樹脂内に分散された多数の微細な空孔などを活用することによっても、形成されることができる。第２層間絶縁膜１５６を白色化する場合には、ＳＯＧ等に重ねて、たとえば、ＡＬＤ（Atomic-Layer-Deposition）やＣＶＤで形成されたＳｉＯ２膜等を用いてもよい。
　第２層間絶縁膜１５６は、黒色樹脂であってもよい。第２層間絶縁膜１５６を黒色樹脂とすることによって、サブピクセル２０内における光の散乱が抑制され、迷光がより効果的に抑制される。迷光が抑制された画像表示装置は、よりくっきりとした画像を表示することが可能である。
　第２配線層１６０は、第２層間絶縁膜１５６上に設けられている。第２配線層１６０は、電位の異なり得る複数の配線を含むことができる。第２配線層１６０は、配線１６０ｄ，１６０ｋを含む。配線１６０ｄ，１６０ｋは、分離して形成されており、異なる電位に接続することができる。
　天面１５３Ｕの上方に設けられている配線１６０ｄと天面１５３Ｕとの間に接続部材１６１ａが設けられており、天面１５３Ｕは、接続部材１６１ａによって配線１６０ｄに接続されている。配線１６０ｄは、配線１１０ｄの上方にも設けられている。配線１６０ｋは、接続部１５１ａの上方に設けられている。配線１６０ｋは、たとえば図３の回路の接地線４に接続される。
　ビア１６１ｄは、第２層間絶縁膜１５６および第１層間絶縁膜１１２を貫通して配線１１０ｄに達するように設けられている。ビア１６１ｄは、配線（第１配線）１６０ｄと配線１１０ｄとの間に設けられ、配線１６０ｄと配線１１０ｄとを電気的に接続する。したがって、ｐ形半導体層１５３は、接続部材１６１ａ、配線１６０ｄ、ビア１６１ｄ、配線１１０ｄおよびビア１１１ｄを介して、トランジスタ１０３のドレイン領域に電気的に接続されている。
　ビア（第２ビア）１６１ｋは、第２層間絶縁膜１５６を貫通し、接続部１５１ａに達するように設けられている。ビア１６１ｋは、配線（第２配線）１６０ｋと接続部１５１ａとの間に設けられ、配線１６０ｋと接続部１５１ａとを接続する。したがって、ｎ形半導体層１５１は、接続部１５１ａ、ビア１６１ｋおよび配線１６０ｋを介して、たとえば図３の回路の接地線４に電気的に接続される。
　第１配線層１１０、接続部材１６１ａおよびビア１１１ｓ，１１１ｄ，１６１ｄ，１６１ｋは、たとえばＡｌやＡｌの合金、ＡｌとＴｉ等との積層膜等によって形成されている。たとえば、ＡｌとＴｉの積層膜では、Ｔｉの薄膜上にＡｌが積層され、さらにＡｌ上にＴｉが積層されている。
　外部の環境から保護するために、第２層間絶縁膜１５６および第２配線層１６０上にわたって、保護層をさらに設けるようにしてもよい。
　（変形例１）
　図２は、本実施形態の変形例に係る画像表示装置の一部を例示する模式的な断面図である。
　図２に示すように、本変形例の画像表示装置のサブピクセル２０ａは、カラーフィルタ１８０の一部が、グラフェンシート１４０ａ１、第１層間絶縁膜１１２、絶縁膜１０８、絶縁層１０５、ＴＦＴ下層膜１０６および基板１０２を貫通して設けられている。この例では、カラーフィルタ１８０の一部は、色変換層１８３である。発光面１５１Ｓは、グラフェンシート１４０ａ１および色変換層１８３上にわたって、設けられている。したがって、発光素子１５０が出射した光は、発光面１５１Ｓを介して、直接、色変換層１８３に入射され、フィルタ層１８４を経由して、外部に放射される。
　トランジスタ１０３を含む回路１０１の各要素は、基板１０２を介して、カラーフィルタ１８０の遮光部１８１上に設けられている。
　色変換層１８３は、グラフェンシート１４０ａ１、第１層間絶縁膜１１２、絶縁膜１０８、絶縁層１０５、ＴＦＴ下層膜１０６および基板１０２を貫通して発光面１５１Ｓに達する開口を充填し、開口の壁面１５８Ｗおよび発光面１５１Ｓを覆って設けられている。本変形例では、発光素子１５０から出射された光が、直接、カラーフィルタ１８０に入射されるので、カラーフィルタ１８０に到達するまでに強度の減衰を抑制することができる。
　本変形例では、基板１０２の面１０２ｂ、壁面１５８Ｗおよび発光面１５１Ｓ上にわたってカラーフィルタ１８０を設ける構成としたが、たとえば後述する第３の実施形態の場合のように、カラーフィルタ１８０上に、基板１０２を介さずに、トランジスタ１０３等の回路１０１の要素を設けるようにしてもよい。
　第１層間絶縁膜１１２および絶縁膜１０８を、第２層間絶縁膜１５６と同様に白色樹脂等の光反射性を有する材料で形成してもよい。これにより、色変換層１８３を進行する光が第１層間絶縁膜１１２や絶縁膜１０８に漏れるのを防止し、強度の減衰を抑制することができる。
　グラフェンシート１４０ａ１の厚さは、高い光の透過率を有するように十分に薄くすることができるので、色変換層１８３がグラフェンシートを貫通しないように設けるようにしてもよい。
　図３は、本実施形態に係る画像表示装置を例示する模式的なブロック図である。
　図３に示すように、本実施形態の画像表示装置１は、表示領域２を備える。表示領域２には、サブピクセル２０が配列されている。サブピクセル２０は、たとえば格子状に配列されている。たとえば、サブピクセル２０は、Ｘ軸に沿ってｎ個配列され、Ｙ軸に沿ってｍ個配列される。
　ピクセル１０は、異なる色の光を発光する複数のサブピクセル２０を含む。サブピクセル２０Ｒは、赤色の光を発光する。サブピクセル２０Ｇは、緑色の光を発光する。サブピクセル２０Ｂは、青色の光を発光する。３種類のサブピクセル２０Ｒ，２０Ｇ，２０Ｂが所望の輝度で発光することによって、１つのピクセル１０の発光色および輝度が決定される。
　１つのピクセル１０は、３つのサブピクセル２０Ｒ，２０Ｇ，２０Ｂを含んでおり、サブピクセル２０Ｒ，２０Ｇ，２０Ｂは、たとえば図３に示すように、Ｘ軸上を直線状に配列されている。各ピクセル１０は、同じ色のサブピクセルが同じ列に配列されていてもよいし、この例のように、列ごとに異なる色のサブピクセルが配列されていてもよい。
　画像表示装置１は、電源線３および接地線４をさらに有する。電源線３および接地線４は、サブピクセル２０の配列に沿って、格子状に布線されている。電源線３および接地線４は、各サブピクセル２０に電気的に接続され、電源端子３ａとＧＮＤ端子４ａとの間に接続された直流電源から各サブピクセル２０に電力を供給する。電源端子３ａおよびＧＮＤ端子４ａは、電源線３および接地線４の端部にそれぞれ設けられ、表示領域２の外部に設けられた直流電源回路に接続される。電源端子３ａは、ＧＮＤ端子４ａを基準にして正の電圧が供給される。
　画像表示装置１は、走査線６および信号線８をさらに有する。走査線６は、Ｘ軸に平行な方向に布線されている。つまり、走査線６は、サブピクセル２０の行方向の配列に沿って布線されている。信号線８は、Ｙ軸に平行な方向に布線されている。つまり、信号線８は、サブピクセル２０の列方向の配列に沿って布線されている。
　画像表示装置１は、行選択回路５および信号電圧出力回路７をさらに有する。行選択回路５および信号電圧出力回路７は、表示領域２の外縁に沿って設けられている。行選択回路５は、表示領域２の外縁のＹ軸方向に沿って設けられている。行選択回路５は、各列のサブピクセル２０に走査線６を介して電気的に接続され、各サブピクセル２０に選択信号を供給する。
　信号電圧出力回路７は、表示領域２の外縁のＸ軸方向に沿って設けられている。信号電圧出力回路７は、各行のサブピクセル２０に信号線８を介して電気的に接続され、各サブピクセル２０に信号電圧を供給する。
　サブピクセル２０は、発光素子２２と、選択トランジスタ２４と、駆動トランジスタ２６と、キャパシタ２８と、を含む。図３および後述する図４において、選択トランジスタ２４はＴ１と表示され、駆動トランジスタ２６はＴ２と表示され、キャパシタ２８はＣｍと表示されることがある。
　発光素子２２は、駆動トランジスタ２６と直列に接続されている。本実施形態では、駆動トランジスタ２６はｐチャネルのＴＦＴであり、駆動トランジスタ２６のドレイン電極に、発光素子２２のアノード電極が接続されている。駆動トランジスタ２６および選択トランジスタ２４の主電極は、ドレイン電極およびソース電極である。発光素子２２のアノード電極は、ｐ形半導体層に接続されている。発光素子２２のカソード電極は、ｎ形半導体層に接続されている。発光素子２２および駆動トランジスタ２６の直列回路は、電源線３と接地線４との間に接続されている。駆動トランジスタ２６は、図１におけるトランジスタ１０３に対応し、発光素子２２は、図１における発光素子１５０に対応する。発光素子２２に流れる電流は、駆動トランジスタ２６のゲート－ソース間に印加される電圧によって決定され、発光素子２２は、発光素子２２に流れる電流に応じた輝度で発光する。
　選択トランジスタ２４は、駆動トランジスタ２６のゲート電極と信号線８との間に主電極を介して接続されている。選択トランジスタ２４のゲート電極は、走査線６に接続されている。駆動トランジスタ２６のゲート電極と電源線３との間には、キャパシタ２８が接続されている。
　行選択回路５は、ｍ行のサブピクセル２０の配列から、１行を選択して走査線６に選択信号を供給する。信号電圧出力回路７は、選択された行の各サブピクセル２０に必要なアナログ電圧値を有する信号電圧を供給する。選択された行のサブピクセル２０の駆動トランジスタ２６のゲート－ソース間には、信号電圧が印加される。信号電圧は、キャパシタ２８によって保持される。駆動トランジスタ２６は、信号電圧に応じた電流を発光素子２２に流す。発光素子２２は、流れた電流に応じた輝度で発光する。
　行選択回路５は、選択する行を順次切り替えて選択信号を供給する。つまり、行選択回路５は、サブピクセル２０が配列された行を走査する。順次走査されたサブピクセル２０の発光素子２２には、信号電圧に応じた電流が流れて発光する。サブピクセル２０は、発光素子２２の流れる電流によって輝度が決定される。サブピクセル２０は、決定された輝度にもとづく階調で発光し、表示領域２に画像が表示される。
　図４は、本実施形態の画像表示装置の一部を例示する模式的な平面図である。
　図４では、ＡＡ'線は、図１等の断面図における切断線を表している。本実施形態では、発光素子１５０および駆動用のトランジスタ１０３は、第１層間絶縁膜１１２および第２層間絶縁膜１５６を介して、Ｚ軸方向に積層されている。発光素子１５０は、図３では発光素子２２に対応する。駆動用のトランジスタ１０３は、図３では駆動トランジスタ２６に対応し、Ｔ２とも表記される。
　図４に示すように、発光素子１５０のアノード電極は、図１に示したｐ形半導体層１５３によって提供される。ｐ形半導体層１５３の天面１５３Ｕ上には、接続部材１６１ａが設けられている。ｐ形半導体層１５３は、接続部材１６１ａを介して、配線１６０ｄに接続されている。配線１６０ｄは、コンタクトホール１６１ｄ１によってビア１６１ｄに接続され、配線１６０ｄは、ビア１６１ｄを介して、下層に設けられた配線１１０ｄに接続される。
　配線１１０ｄは、図１に示したビア１１１ｄを介して、トランジスタ１０３のドレイン電極に接続されている。トランジスタ１０３のドレイン電極は、ＴＦＴチャネル１０４の一部であり、図１に示した領域１０４ｄである。トランジスタ１０３のソース電極は、図１に示したビア１１１ｓを介して、配線１１０ｓに接続されている。トランジスタ１０３のソース電極は、図１に示した領域１０４ｓである。この例では、第１配線層１１０は、電源線３を含んでおり、配線１１０ｓは、電源線３に接続されている。
　発光素子１５０のカソード電極は、接続部１５１ａによって提供される。接続部１５１ａは、トランジスタ１０３や第１配線層１１０よりも上層に設けられている。接続部１５１ａは、ビア１６１ｋを介して、配線１６０ｋに電気的に接続される。より具体的には、ビア１６１ｋの一端は、接続部１５１ａに接続されている。ビア１６１ｋの他端は、コンタクトホール１６１ｋ１を介して、配線１６０ｋに接続されている。配線１６０ｋは、接地線４に接続されている。
　このように、発光素子１５０は、ビア１６１ｄを用いることによって、発光素子１５０よりも下層に設けられた第１配線層１１０を第２配線層１６０に電気的に接続されることができる。発光素子１５０は、ビア１６１ｋを用いることによって、第２配線層１６０よりも下方に設けられた接続部１５１ａを第２配線層１６０に電気的に接続されることができる。
　本実施形態の画像表示装置の製造方法について説明する。
　図５Ａ～図８は、本実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。
　図５Ａに示すように、本実施形態の画像表示装置の製造方法では、基板１０２が準備される。基板１０２は、透光性基板であり、たとえば、１５００ｍｍ×１８００ｍｍ程度のほぼ長方形のガラス基板である。ＴＦＴ下層膜１０６は、一方の面（第１面）１０２ａ上に形成される。ＴＦＴ下層膜１０６は、たとえばＣＶＤ法によって形成される。形成されたＴＦＴ下層膜１０６上に、Ｓｉ層１１０４が形成される。Ｓｉ層１１０４は、成膜時にはアモルファスＳｉの層であり、成膜後に、たとえばエキシマレーザパルスを複数回走査することによって多結晶化されたＳｉ層１１０４が形成される。
　図５Ｂに示すように、ＴＦＴ下層膜１０６上の所定の位置に、トランジスタ１０３が形成される。たとえば、ＬＴＰＳプロセスでは、トランジスタ１０３は、次のようにして形成される。
　図５Ａに示した多結晶化されたＳｉ層１１０４は、図４で示したトランジスタ１０３のようにアイランド状に加工され、ＴＦＴチャネル１０４が形成される。ＴＦＴ下層膜１０６およびＴＦＴチャネル１０４を覆うように絶縁層１０５が形成される。絶縁層１０５は、ゲート絶縁膜として機能する。ＴＦＴチャネル１０４上に絶縁層１０５を介して、ゲート１０７が形成される。ゲート１０７に対して、Ｂ等の不純物を選択的にドーピングし、熱活性化することによって、トランジスタ１０３は形成される。領域１０４ｓ，１０４ｄは、ｐ形の活性領域とされ、それぞれトランジスタ１０３のソース領域、ドレイン領域として機能する。領域１０４ｉは、ｎ形の活性領域とされ、チャネルとして機能する。
　図６Ａに示すように、絶縁膜１０８は、絶縁層１０５およびゲート１０７を覆うように形成される。絶縁膜１０８の形成には、絶縁膜１０８の材質に応じて適切な製法が適用される。たとえば、絶縁膜１０８がＳｉＯ２で形成される場合には、ＡＬＤやＣＶＤ等の技術が用いられる。
　絶縁膜１０８の平坦度は、第１配線層１１０を形成することができる程度でよく、必ずしも平坦化工程を行わなくてもよい。絶縁膜１０８に平坦化工程を施さない場合には、平坦化工程のための工程数を削減することができる。
　絶縁膜１０８および絶縁層１０５を貫通してビア１１１ｓ，１１１ｄが形成される。ビア１１１ｓは、領域１０４ｓに達するように形成される。ビア１１１ｄは、領域１０４ｄに達するように形成される。ビア１１１ｓ，１１１ｄを形成するためのビアホール形成には、たとえばＲＩＥ等が用いられる。
　配線１１０ｓ，１１０ｄを含む第１配線層１１０は、絶縁膜１０８上に形成される。配線１１０ｓは、ビア１１１ｓの一端に接続される。配線１１０ｄは、ビア１１１ｄの一端に接続される。第１配線層１１０は、ビア１１１ｓ，１１１ｄの形成と同時に形成されてもよい。
　第１層間絶縁膜（第１絶縁膜）１１２は、絶縁膜１０８および第１配線層１１０上を覆って形成される。第１層間絶縁膜１１２は、化学機械研磨（Chemical Mechanical Polishing、ＣＭＰ）等によって表面を平坦化し、平坦化面１１２Ｆが形成される。
　このようにして、駆動回路基板（第１基板）１００が形成される。駆動回路基板１００の製造工程は、この後に説明する半導体層の形成工程以降の工程とは別のプラントで実行されてもよいし、同じプラントで実行されてもよい。
　図６Ｂに示すように、グラフェン層１１４０は、平坦化面１１２Ｆ上に形成される。グラフェン層１１４０は、グラフェンを含む層であり、好ましくは、単層のグラフェンの層が、数層から１０層程度、積層されて形成されている。適切な大きさおよび形状に裁断されたグラフェン層１１４０は、平坦化面１１２Ｆ上の所定の位置に配置され、平坦化面１１２Ｆの平坦性によって、平坦化面１１２Ｆに吸着される。グラフェン層１１４０は、たとえば、接着剤等によって平坦化面１１２Ｆ上に接着されてもよい。
　裁断されたグラフェン層１１４０のＸＹ平面視での外周は、後述の図７Ａに示す半導体層１１５０のＸＹ平面視ので外周に応じて決定される。グラフェン層１１４０のＸＹ平面視での外周および半導体層１１５０のＸＹ平面視での外周は、後述する図７Ｂの発光素子１５０のＸＹ平面視での外周を十分に含むように設定される。つまり、発光素子１５０の外周は、ＸＹ平面視で、グラフェン層１１４０の外周以内かつ半導体層１１５０の外周以内に配置される。
　図７Ａに示すように、半導体層１１５０は、グラフェン層１１４０上にわたって形成される。半導体層１１５０は、グラフェン層１１４０の側からＺ軸の正方向に向かってｎ形半導体層１１５１、発光層１１５２およびｐ形半導体層１１５３の順に形成される。半導体層１１５０は、たとえば、ＧａＮを含み、より詳細には、ＩｎＸＡｌＹＧａ１－Ｘ－ＹＮ（０≦Ｘ、０≦Ｙ、Ｘ＋Ｙ＜１）等を含む。半導体層１１５０の成長初期には結晶格子の不整合に起因する結晶欠陥が生じ易く、ＧａＮを主成分とする結晶は、一般にｎ形半導体特性を示す。そのため、ｎ形半導体層１１５１からグラフェン層１１４０上に成長させることによって、歩留りを向上させることが可能になる。
　半導体層１１５０の形成には、蒸着、イオンビームデポジション、分子線エピタキシ（Molecular Beam Epitaxy、ＭＢＥ）やスパッタ等の物理気相成長化法が用いられ、好ましくは低温スパッタ法が用いられる。低温スパッタ法では、成膜時に、光やプラズマでアシストすると、より低温とすることができるので好ましい。ＭＯＣＶＤによるエピタキシャル成長では、１０００℃を超える場合がある。これに対して、低温スパッタ法では、４００℃程度～７００℃程度の低温で、発光層を含むＧａＮの結晶をグラフェン層１１４０上にエピタキシャル成長可能であることが知られている（非特許文献１、２等参照）。駆動回路基板１００は、たとえばガラス性の基板１０２上に形成されており、低温スパッタ法は、駆動回路基板１００上に半導体層１１５０を形成するのに整合的である。
　適切な成膜技術を用いて、グラフェン層１１４０上にＧａＮの半導体層１１５０を成長させることによって、グラフェン層１１４０上には、発光層１１５２を含む単結晶化された半導体層１１５０が形成される。半導体層１１５０は、図７Ａの２点鎖線で示した領域内に形成される。
　半導体層１１５０の成長過程においては、グラフェン層１１４０の存在しない平坦化面１１２Ｆ上には、成長種の材料であるＧａ等を含む非結晶状態の堆積物１１６２が堆積する場合がある。この例では、堆積物１１６２は、平坦化面１１２ＦからＺ軸の正方向に向かって、堆積物１１６２ａ，１１６２ｂ，１１６２ｃの順に積層されている。堆積物１１６２ａは、ｎ形半導体層１１５１の形成時に堆積され、堆積物１１６２ｂは、発光層１１５２の形成時に堆積され、堆積物１１６２ｃは、ｐ形半導体層１１５３の形成時に堆積されたことを示しているが、これに限るものではない。
　半導体層１１５０は、グラフェン層１１４０上に直接形成される場合に限らず、グラフェン層１１４０上に形成されたバッファ層上に形成されてもよい。バッファ層を設けることによって、ＧａＮの結晶成長を促進することができる場合がある。バッファ層は、光の透過性を損なわないように十分薄く形成することができ、ＧａＮの結晶成長を促進させる材料であれば種類を問わず、絶縁材料でもよいし、金属材料等であってもよい。
　図７Ｂに示すように、図７Ａに示した半導体層１１５０は、エッチングにより加工され、発光素子１５０が形成される。
　発光素子１５０の形成工程では、接続部１５１ａが形成され、その後、さらにエッチングすることによって、他の部分が形成される。これによって、ｎ形半導体層１５１から平坦化面１１２Ｆ上をＸ軸の正方向に突出する接続部１５１ａを有する発光素子１５０を形成することができる。発光素子１５０の形成には、たとえばドライエッチングプロセスが用いられ、好適には、異方性プラズマエッチング（Reactive Ion Etching、ＲＩＥ）が用いられる。
　図７Ａに示したグラフェン層１１４０は、発光素子１５０の形成時にオーバエッチングされて、グラフェンシート１４０ａに成形される。このため、グラフェンシート１４０ａのＸＹ平面視での外周は、発光素子１５０のＸＹ平面視での外周にほぼ一致する。
　第２層間絶縁膜（第２絶縁膜）１５６は、平坦化面１１２Ｆ、グラフェンシート１４０ａおよび発光素子１５０を覆うように形成される。
　図８に示すように、ビア１６１ｄ（第１ビア）は、第２層間絶縁膜１５６および第１層間絶縁膜１１２を貫通し、配線１１０ｄに達するビアホールを導電材料で埋め込むことによって形成される。ビア（第２ビア）１６１ｋは、第２層間絶縁膜１５６を貫通し、接続部１５１ａに達するビアホールを導電材料で埋め込むことによって形成される。接続部材１６１ａは、天面１５３Ｕに達するように形成されたコンタクトホールを導電材料で埋め込んで形成される。ビアホールやコンタクトホールの形成には、たとえばＲＩＥ等が用いられる。
　配線１６０ｄ，１６０ｋを含む第２配線層１６０は、第２層間絶縁膜１５６上に形成される。配線１６０ｄは、接続部材１６１ａおよびビア１６１ｄの一端に接続される。配線１６０ｋは、ビア１６１ｋの一端に接続される。第２配線層１６０は、ビア１６１ｋ，１６１ｄおよび接続部材１６１ａの形成と同時に形成されてもよい。このようにして、配線１６０ｄと配線１１０ｄは、ビア１６１ｄによって電気的に接続され、配線１６０ｋと接続部１５１ａは、ビア１６１ｋによって電気的に接続される。
　カラーフィルタの形成工程について説明する。
　図９Ａ～図９Ｄは、本実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。
　図９Ａ～図９Ｄには、カラーフィルタをインクジェット方式で形成する方法が示されている。
　図９Ａに示すように、構造体１１９２が準備される。構造体１１９２は、駆動回路基板１００および発光素子１５０の他、図８に示した第２層間絶縁膜１５６、第２配線層１６０、ビア１６１ｄ，１６１ｋおよび接続部材１６１ａを含んでいる。
　図９Ｂに示すように、面１０２ｂ上の領域であって、発光面１５１ＳのＸＹ平面視での外周を含まない領域に遮光部１８１が形成される。遮光部１８１は、たとえばスクリーン印刷やフォトリソグラフィ技術等を用いて形成される。
　図９Ｃに示すように、発光色に応じた蛍光体は、インクジェットノズルから噴出され、色変換層１８３を形成する。色変換層１８３を形成する蛍光体は、面１０２ｂに噴出される。蛍光体は、面１０２ｂ上の遮光部１８１の間の領域も着色する。
　蛍光体は、たとえば一般的な蛍光体材料やペロブスカイト蛍光体材料、量子ドット蛍光体材料を用いた蛍光塗料が用いられる。ペロブスカイト蛍光体材料や量子ドット蛍光体材料を用いた場合には、各発光色を実現できるとともに、単色性が高く、色再現性を高くできるので好ましい。
　インクジェットノズルからの噴射による描画の後、適切な温度および時間で乾燥処理を行う。
　すでに説明したように、青色発光のサブピクセルについては、色変換部を形成しない場合には、色変換層１８３は形成されない。また、青色発光のサブピクセルについて、青色の色変換層を形成する際に、色変換部は１層でよい場合には、好ましくは、青色の蛍光体は、遮光部１８１によって形成された領域をすべて充填するように噴出量が設定される。
　図９Ｄに示すように、フィルタ層１８４のための塗料は、インクジェットノズルから噴出される。塗料は、蛍光体の塗膜に重ねて塗布される。遮光部１８１によって形成された領域をすべて充填するように噴出量が設定される。
　カラーフィルタ１８０が形成された後、構造体１１９２は、カラーフィルタ１８０とともにダイシングされて画像表示装置が形成される。なお、カラーフィルタ１８０の形成工程は、構造体１１９２のダイシング後に行うようにしてもよい。
　図１０は、本実施形態の画像表示装置の製造方法の変形例の一部を例示する模式的な断面図である。
　図１０には、フィルム形式のカラーフィルタ１８０ａを形成する方法が示されている。
　図１０では、矢印の上の図は、構造体１１９２を示している。矢印の下の図は、ガラス基板１８６、ガラス基板１８６に接着されたカラーフィルタ１８０ａおよびカラーフィルタ１８０ａを構造体１１９２に接着する透明薄膜接着層１８９を示している。矢印は、カラーフィルタ１８０ａを、ガラス基板１８６および透明薄膜接着層１８９とともに構造体１１９２に貼り付ける状況を表している。
　図１０では、煩雑さを避けるために、構造体１１９２の一部の構成要素に関しては、その符号やその符号を含む構成要素自体の図示を省略している。図１０において図示を省略している構造体１１９２内の構成要素は、図８に示されている。図８に示された構成要素は、駆動回路基板１００内の回路１０１の各要素、ビア１６１ｄ，１６１ｋおよび第２配線層１６０である。
　図１０に示すように、カラーフィルタ１８０ａは、遮光部１８１ａと、色変換層１８３Ｒ，１８３Ｇ，１８３Ｂと、フィルタ層１８４ａと、を含む。遮光部１８１ａは、インクジェット方式の場合の遮光部１８１と同様の機能を有している。色変換層１８３Ｒ，１８３Ｇ，１８３Ｂは、インクジェット方式の場合の色変換層１８３と同様の機能を有し、同様の材料で形成されている。色変換層１８３Ｒは、赤色の光を出力する変換層である。色変換層１８３Ｇは、緑色の光を出力する変換層である。色変換層１８３Ｂは、青色の光を出力する変換層である。フィルタ層１８４ａもインクジェット方式の場合のフィルタ層１８４と同様の機能を有し、同様の材料で形成されている。
　カラーフィルタ１８０ａは、一方の面で構造体１１９２に接着される。カラーフィルタ１８０ａの他方の面は、ガラス基板１８６に接着されている。カラーフィルタ１８０ａの一方の面には、透明薄膜接着層１８９が設けられており、透明薄膜接着層１８９を介して、構造体１１９２の面１０２ｂに接着される。
　フィルム形式のカラーフィルタ１８０ａを用いたサブピクセルでは、上述の手順により、基板１０２とカラーフィルタ１８０ａとの間に透明薄膜接着層１８９が形成されている。
　図２に示した変形例の画像表示装置の場合には、以下のようにカラーフィルタが形成される。
　図１１は、本変形例の画像表示装置の製造方法を例示する模式的な断面図である。
　変形例の場合には、カラーフィルタを形成する工程を実行する前に、図１１に関連して説明する工程を実行する。図１１の工程は、図８に関連して説明した工程に続いて実行される。
　図１１に示すように、開口１５８が形成される。開口１５８は、基板１０２の面１０２ｂから発光面１５１Ｓを露出するように形成される。より具体的には、開口１５８は、基板１０２、ＴＦＴ下層膜１０６、絶縁層１０５、絶縁膜１０８、第１層間絶縁膜１１２および図８に示したグラフェンシート１４０ａのそれぞれの一部を順次除去することによって形成される。開口１５８は、材質に応じた溶媒を用いたウェットエッチング等により形成される。
　その後、図９Ａ～図９Ｄに関連して説明した方法によって、インクジェット方式でカラーフィルタが形成される。色変換層１８３の形成工程においては、蛍光体は、開口１５８を充填するように噴出され、蛍光体は、開口１５８の壁面１５８Ｗおよび発光面１５１Ｓを覆って形成される。蛍光体は、遮光部１８１の間にも噴出される。フィルタ層１８４は、遮光部１８１の間を充填するように形成される。
　フィルム形式のカラーフィルタを形成する場合には、図１１で示した開口１５８を、たとえば透明樹脂で充填する。その後、基板１０２の面１０２ｂおよび開口１５８に充填された透明樹脂の露出面に、図１０に示した透明薄膜接着層１８９を介してカラーフィルタを貼付することによって、カラーフィルタを形成することができる。
　インクジェット方式で形成されたカラーフィルタ１８０であっても、フィルムタイプのカラーフィルタ１８０ａであっても、色変換効率を向上させるためには、色変換層１８３は可能な限り厚いことが望ましい。その一方で、色変換層１８３が厚すぎると、色変換された光の出射光はランバーシアンに近似されるのに対して、色変換されない青色光は、遮光部１８１によって射出角が制限される。そのために、表示画像の表示色に視角依存性が生じてしまうという問題が生じてしまう。色変換されない青色光の配光に、色変換層１８３を設けるサブピクセルの光の配光を合わせるためには、色変換層１８３の厚さは、遮光部１８１の開口サイズの半分程度とすることが望ましい。
　たとえば、２５０ｐｐｉ（pitch per inch）程度の高精細な画像表示装置の場合には、サブピクセル２０のピッチは、３０μｍ程度となるので、色変換層１８３の厚さは、１５μｍ程度とすることが望ましい。ここで、色変換材料が球状の蛍光体粒子からなる場合には、発光素子１５０からの光漏れを抑制するために、最密構造状に積層されることが好ましい。そのためには、少なくとも粒子の層は３層とされる必要がある。したがって、色変換層１８３を構成する蛍光体材料の粒径は、たとえば、５μｍ程度以下とすることが好ましく、３μｍ程度以下とすることがさらに好ましい。
　図１２は、本実施形態に係る画像表示装置を例示する模式的な斜視図である。
　図１２に示すように、本実施形態の画像表示装置は、カラーフィルタ１８０上に、トランジスタを含む回路１０１が形成された駆動回路基板１００が設けられ、その平坦化面１１２Ｆ上に、多数の発光素子１５０を有する発光回路部１７２が設けられている。発光回路部１７２は、発光素子１５０の他、図１に示したグラフェンシート１４０ａ、第２層間絶縁膜１５６および第２配線層１６０を含んでいる。駆動回路基板１００と発光回路部１７２とは、図１に示したビア１６１ｄ，１６１ｋを介して電気的に接続されている。
　（変形例２）
　図１３は、本実施形態の変形例に係る画像表示装置を例示する模式的な斜視図である。
　図１に示した実施形態や図２に示した変形例の場合には、カラーフィルタ１８０，１８０ａを設けずに、画像表示装置を形成することができ、この例のように単色発光の画像表示装置とすることができる。
　図１３に示すように、本変形例の画像表示装置では、駆動回路基板１００の平坦化面１１２Ｆ上に、多数の発光素子１５０を有する発光回路部１７２が設けられている。
　本変形例は、後述する他の実施形態やそれらの変形例にも適用することができる。
　本実施形態の画像表示装置の効果について説明する。
　本実施形態の画像表示装置の製造方法では、駆動回路基板１００の平坦化面１１２Ｆ上に結晶成長させた半導体層１１５０をエッチングすることによって、発光素子１５０が形成される。その後、発光素子１５０を第２層間絶縁膜１５６で覆って、駆動回路基板１００内に作りこまれた回路１０１と電気的な接続がとられる。そのため、基板１０２に個片化された発光素子を個々に転写するのに比べて、製造工程が著しく短縮される。
　本実施形態の画像表示装置１の製造方法では、平坦化面１１２Ｆ上に形成したグラフェン層１１４０を、半導体層１１５０を結晶成長させるためのシードとすることができる。グラフェン層１１４０は、容易に平坦化面１１２Ｆに形成することができるので、十分に高い生産性を実現することができる。
　たとえば、４Ｋ画質の画像表示装置では、サブピクセルの数は２４００万個を超え、８Ｋ画質の画像表示装置の場合には、サブピクセルの数は９９００万個を超える。これだけ大量の発光素子を個々に形成し、回路基板に実装するのでは、膨大な時間を要することとなる。そのため、マイクロＬＥＤによる画像表示装置を現実的なコストで実現することは困難である。また、大量の発光素子を個々に実装したのでは、実装時の接続不良等による歩留りが低下し、さらなるコスト上昇が避けられないが、本実施形態の画像表示装置の製造方法では以下のような効果が得られる。
　本実施形態の画像表示装置の製造方法では、平坦化面１１２Ｆ上に形成されたグラフェン層１１４０上に半導体層１１５０全体を成膜した後に発光素子１５０を形成するので、発光素子１５０の転写工程を削減することができる。そのため、本実施形態の画像表示装置１の製造方法では、従来の製造方法に対して転写工程の時間を短縮し、工程数を削減することができる。
　均一な結晶構造を有する半導体層１１５０は、グラフェン層１１４０上に成長するので、グラフェン層１１４０を適切に裁断し、平坦化面１１２Ｆ上に貼付することによって、発光素子１５０をセルフアライメントで配置することができる。そのため、駆動回路基板１００上で発光素子のアライメントをとる必要がなく、発光素子１５０の小型化も容易であり、高精細化されたディスプレイに好適である。
　本実施形態では、すでに回路１０１が組み込まれた駆動回路基板１００上で、エッチング等により発光素子を直接形成した後に、発光素子１５０と、発光素子１５０の下層の回路１０１とを、ビア形成等によって電気的に接続する。そのため、均一な接続構造を実現することができ、歩留りの低下を抑制することができる。
　駆動回路基板１００は、ＴＦＴ等を含む駆動回路や走査回路等を含むことができる。ＬＴＰＳプロセス等を用いることにより、ガラス基板等の光透過性のある基板に駆動回路基板１００を構成する回路１０１を作りこむことができ、既存のフラットパネルディスプレイの製造プロセスやプラントを利用することができるとの利点がある。
　本実施形態の画像表示装置では、駆動回路基板１００上に発光素子１５０が積層されており、発光面１５１Ｓから外部までの光路が長くなることがある。発光素子１５０から出射された光の光路は、発光面１５１Ｓから面１０２ｂまでの距離を有する。この距離は、１μｍ程度から数μｍ程度におよぶ場合がある。つまり、発光面１５１Ｓから出力された光は、１μｍ程度から数μｍ程度の光路を経て、外部に放射される。そのため、発光面１５１Ｓから出力された光は、外部に直接放射される場合よりも光路の長さに応じて減衰される。図２に示した変形例の場合には、光路には色変換層１８３が充填されており、外部へ出射される光の強度は、色変換層１８３を構成する蛍光体の光の吸収率に応じて、減衰される。
　発光素子１５０は、発光面１５１Ｓ以外を第２層間絶縁膜１５６によって覆われている。第２層間絶縁膜１５６を白色樹脂等の光反射性の高い材料で形成することによって、発光素子１５０の側方への散乱光等を反射して、発光素子１５０の側方に漏れないようにすることができる。
　このように、本実施形態の画像表示装置では、第２層間絶縁膜１５６で発光素子１５０を覆って、発光面１５１Ｓ以外の方向へ進行する光を発光素子１５０内に閉じ込めることができる。発光素子１５０内に閉じ込められた光は、発光素子１５０と第２層間絶縁膜１５６との界面で反射され、一部は、発光面１５１Ｓ側に誘導される。したがって、発光素子１５０は、実質的な発光効率が向上され、発光面１５１Ｓから外部に放射されるまでの長い光路や蛍光体の光吸収率によって、光の強度が減衰されても、十分な強度の光を外部に放射することができる。
　図２に示した変形例では、第１層間絶縁膜１１２および絶縁膜１０８を白色樹脂等の光反射性を有する材料で形成した場合には、さらに光の漏れを防ぐことが可能となり、出射光の強度の減衰をより効果的に抑制することができる。
　（第２の実施形態）
　図１４は、本実施形態に係る画像表示装置の一部を例示する模式的な断面図である。
　本実施形態の場合には、発光素子２５０およびトランジスタ２０３の構成が上述した他の実施形態の場合と相違する。具体的には、発光面２５３Ｓは、ｐ形半導体層２５３によって提供され、トランジスタ２０３は、ｎチャネルである。また、ｐ形半導体層２５３とビア２６１ａとを、第３配線層２３０によって接続する点でも上述の他の実施形態の場合と相違する。他の実施形態の場合と同一の構成要素には、同一の符号を付して、詳細な説明を適宜省略する。
　図１４に示すように、本実施形態の画像表示装置は、サブピクセル２２０を備える。サブピクセル２２０は、基板１０２と、第３配線層２３０と、グラフェンシート１４０ａと、トランジスタ２０３と、第１配線層１１０と、第１層間絶縁膜１１２と、発光素子２５０と、第２層間絶縁膜１５６と、ビア１６１ｄと、第２配線層１６０と、を含む。サブピクセル２２０は、カラーフィルタ１８０をさらに含む。
　本実施形態では、上述の他の実施形態の場合と同様に、トランジスタ２０３を含む回路１０１は、基板１０２の一方の面１０２ａ上に設けられている。カラーフィルタ１８０は、基板１０２の他方の面１０２ｂに設けられている。カラーフィルタ１８０の構成は、上述の他の実施形態の場合と同じであり、詳細な説明を省略する。
　トランジスタ２０３は、ＴＦＴ下層膜１０６上に設けられている。トランジスタ２０３は、ｎチャネルのＴＦＴである。トランジスタ２０３は、ＴＦＴチャネル２０４と、ゲート１０７と、を含む。好ましくは、トランジスタ２０３は、上述の他の実施形態と同様に、ＬＴＰＳプロセス等によって形成されている。本実施形態では、回路１０１は、ＴＦＴチャネル２０４、絶縁層１０５、絶縁膜１０８、ビア１１１ｓ，１１１ｄおよび第１配線層１１０を含むものとする。
　ＴＦＴチャネル２０４は、領域２０４ｓ，２０４ｉ，２０４ｄを含む。領域２０４ｓ，２０４ｉ，２０４ｄは、ＴＦＴ下層膜１０６上に設けられている。領域２０４ｓ，２０４ｄは、リン（Ｐ）等の不純物がドープされ活性化されて、ｎ形半導体領域を形成している。領域２０４ｓは、ビア１１１ｓとオーミック接続されている。領域２０４ｄは、ビア１１１ｄとオーミック接続されている。
　ゲート１０７は、絶縁層１０５を介して、ＴＦＴチャネル２０４上に設けられている。絶縁層１０５は、ＴＦＴチャネル２０４とゲート１０７とを絶縁する。
　トランジスタ２０３では、領域２０４ｓよりも高い電圧がゲート１０７に印加されると、領域２０４ｉにチャネルが形成される。領域２０４ｓ，２０４ｄ間に流れる電流は、ゲート１０７の領域２０４ｓに対する電圧によって制御される。ＴＦＴチャネル２０４やゲート１０７は、上述の他の実施形態の場合のＴＦＴチャネル１０４やゲート１０７と同様の材料、製法で形成されている。
　第１配線層１１０は、配線１１０ｓ，１１０ｄを含んでいる。配線１１０ｓは、たとえば後述する図１５に示される接地線４に接続される。
　ビア１１１ｓ，１１１ｄは、絶縁膜１０８を貫通して設けられている。ビア１１１ｓは、配線１１０ｓと領域２０４ｓとの間に設けられている。ビア１１１ｓは、配線１１０ｓおよび領域２０４ｓを電気的に接続している。ビア１１１ｄは、配線１１０ｄと領域２０４ｄとの間に設けられている。ビア１１１ｄは、配線１１０ｄおよび領域２０４ｄを電気的に接続している。ビア１１１ｓ，１１１ｄは、上述の他の実施形態の場合と同様の材料および製法で形成されている。
　第３配線層２３０は、平坦化面１１２Ｆ上に設けられている。第３配線層２３０は、異なる電位をとり得る複数の配線２３０ａを含む。複数の配線２３０ａは、発光素子２５０ごとに設けられている。発光素子２５０は、グラフェンシート１４０ａを介して、配線２３０ａ上に設けられている。グラフェンシート１４０ａは、十分に薄いため、厚さ方向の電気抵抗は十分に小さい。したがって、発光面２５３Ｓは、グラフェンシート１４０ａを介して、配線２３０ａに電気的に接続される。
　配線２３０ａを含む第３配線層２３０は、透光性導電膜で形成されており、たとえば、ＩＴＯ膜やＺｎＯ膜で形成されている。グラフェンシート１４０ａも十分な透光性を有するように十分薄く形成されており、発光素子２５０から出射される光は、グラフェンシート１４０ａおよび配線２３０ａを透過する。
　配線２３０ａの外周は、ＸＹ平面視で、配線２３０ａに発光素子２５０を投影したときに、発光素子２５０の外周を含むように設定されている。つまり、発光素子２５０の外周は、ＸＹ平面視で、配線２３０ａの外周以内に配置される。これにより、配線２３０ａと発光面２５３Ｓとの接触面積が確保され、配線２３０ａと発光面２５３Ｓとの間の接触抵抗の増大を抑えることができる。配線２３０ａは、平坦化面１１２Ｆ上を一方向に突出するように設けられている。配線２３０ａは、ビア２６１ａの一端が接続されており、発光素子２５０は、グラフェンシート１４０ａおよび配線２３０ａを介して、ビア２６１ａに電気的に接続される。
　発光素子２５０は、発光面２５３Ｓの反対側に設けられた天面２５１Ｕを含む。発光素子２５０は、上述の他の実施形態の場合と同様に、角柱状あるいは円柱状の素子である。
　発光素子２５０は、ｐ形半導体層２５３と、発光層２５２と、ｎ形半導体層２５１と、を含む。ｐ形半導体層２５３、発光層２５２およびｎ形半導体層２５１は、発光面２５３Ｓから天面２５１Ｕに向かって、この順に積層されている。本実施形態では、発光面２５３Ｓは、ｐ形半導体層２５３によって提供され、天面２５１Ｕは、ｎ形半導体層２５１によって提供される。
　発光素子２５０は、上述の他の実施形態の発光素子１５０と同様のＸＹ平面視の形状を有する。発光素子２５０は、他の回路素子のレイアウト等に応じて、適切な形状が選定される。
　発光素子２５０は、上述の他の実施形態の発光素子１５０と同様のいわゆる発光ダイオードである。
　第２配線層１６０は、第２層間絶縁膜１５６上に設けられている。第２配線層１６０は、配線１６０ｄ，２６０ａを含む。配線１６０ｄは、上述の他の実施形態の場合と同様に、その一部が発光素子２５０の上方に設けられ、他の一部が配線１１０ｄの上方に設けられている。配線２６０ａの一部は、配線２３０ａの上方に設けられている。配線２６０ａは、たとえば、後述する図１５の回路の電源線３に接続される。
　ビア１６１ｄは、上述の他の実施形態の場合と同様に設けられている。すなわち、ビア１６１ｄは、第２層間絶縁膜１５６および第１層間絶縁膜１１２を貫通し、配線１１０ｄに達するように設けられている。ビア１６１ｄは、配線１６０ｄと配線１１０ｄとの間に設けられ、配線１６０ｄと配線１１０ｄとを電気的に接続する。配線１６０ｄと天面２５１Ｕとの間には、接続部材１６１ａが設けられており、配線１６０ｄは、接続部材１６１ａによって、天面２５１Ｕと電気的に接続されている。したがって、ｎ形半導体層２５１は、接続部材１６１ａ、配線１６０ｄ、ビア１６１ｄ、配線１１０ｄおよびビア１１１ｄを介して、トランジスタ２０３のドレイン領域に電気的に接続されている。
　ビア（第２ビア）２６１ａは、第２層間絶縁膜１５６を貫通し、配線２３０ａに達するように設けられている。ビア２６１ａは、配線（第２配線）２６０ａと配線２３０ａとの間に設けられ、配線２６０ａと配線２３０ａとを電気的に接続する。したがって、ｐ形半導体層２５３は、配線２３０ａ、ビア２６１ａおよび配線２６０ａを介して、たとえば図１５の回路の電源線３に電気的に接続される。
　図１５は、本実施形態の画像表示装置を例示する模式的なブロック図である。
　図１５に示すように、本実施形態の画像表示装置２０１は、表示領域２、行選択回路２０５および信号電圧出力回路２０７を備える。表示領域２には、上述の他の実施形態の場合と同様に、たとえばサブピクセル２２０がＸＹ平面上に格子状に配列されている。
　ピクセル１０は、上述の他の実施形態の場合と同様に、異なる色の光を発光する複数のサブピクセル２２０を含む。サブピクセル２２０Ｒは、赤色の光を発光する。サブピクセル２２０Ｇは、緑色の光を発光する。サブピクセル２２０Ｂは、青色の光を発光する。３種類のサブピクセル２２０Ｒ，２２０Ｇ，２２０Ｂが所望の輝度で発光することによって、１つのピクセル１０の発光色および輝度が決定される。
　１つのピクセル１０は、３つのサブピクセル２２０Ｒ，２２０Ｇ，２２０Ｂを含んでおり、サブピクセル２２０Ｒ，２２０Ｇ，２２０Ｂは、たとえばこの例のように、Ｘ軸上を直線状に配列されている。各ピクセル１０は、同じ色のサブピクセルが同じ列に配列されていてもよいし、この例のように、列ごとに異なる色のサブピクセルが配列されていてもよい。
　サブピクセル２２０は、発光素子２２２と、選択トランジスタ２２４と、駆動トランジスタ２２６と、キャパシタ２２８と、を含む。図１５において、選択トランジスタ２２４はＴ１と表示され、駆動トランジスタ２２６はＴ２と表示され、キャパシタ２２８はＣｍと表示されることがある。
　本実施形態では、発光素子２２２が電源線３側に設けられており、発光素子２２２に直列に接続された駆動トランジスタ２２６は、接地線４側に設けられている。つまり、駆動トランジスタ２２６は、発光素子２２２よりも低電位側に接続されている。駆動トランジスタ２２６は、ｎチャネルのトランジスタである。
　駆動トランジスタ２２６のゲート電極と信号線２０８との間には、選択トランジスタ２２４が接続されている。キャパシタ２２８は、駆動トランジスタ２２６のゲート電極と接地線４との間に接続されている。
　行選択回路２０５および信号電圧出力回路２０７は、ｎチャネルのトランジスタである駆動トランジスタ２２６を駆動するために、上述の他の実施形態と異なる極性の信号電圧を、信号線２０８に供給する。
　本実施形態では、駆動トランジスタ２２６の極性がｎチャネルであることから、信号電圧の極性等が上述の他の実施形態の場合と相違する。すなわち、行選択回路２０５は、ｍ行のサブピクセル２２０の配列から、順次１行を選択するように走査線２０６に選択信号を供給する。信号電圧出力回路２０７は、選択された行の各サブピクセル２２０に必要なアナログ電圧値を有する信号電圧を供給する。選択された行のサブピクセル２２０の駆動トランジスタ２２６は、信号電圧に応じた電流を発光素子２２２に流す。発光素子２２２は、流れた電流に応じた輝度で発光する。
　本実施形態の製造方法について説明する。
　図１６Ａ～図１８は、本実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。
　本実施形態では、上述した他の実施形態の図５Ａに関連して説明した基板１０２を用いる。図５Ａにおいて、基板１０２は、ＴＦＴ下層膜１０６を介して、Ｓｉ層１１０４が形成される。以下では、図５Ａの工程の後に、図１６Ａ以降の工程が適用されるものとして説明する。
　図１６Ａに示すように、図５Ａに示した多結晶化されたＳｉ層１１０４は、アイランド状に加工され、ＴＦＴチャネル２０４が形成される。ＴＦＴ下層膜１０６およびＴＦＴチャネル２０４を覆うように絶縁層１０５が形成される。絶縁層１０５は、ゲート絶縁膜として機能する。ＴＦＴチャネル２０４上に絶縁層１０５を介して、ゲート１０７が形成される。ゲート１０７に対して、Ｐ等の不純物を選択的にドーピングし、熱活性化することによって、トランジスタ（回路素子）２０３は形成される。領域２０４ｓ，２０４ｄは、ｎ形の活性領域とされ、それぞれトランジスタ２０３のソース領域、ドレイン領域として機能する。領域２０４ｉは、ｐ形の活性領域とされ、チャネルとして機能する。このようにして、ｎチャネルのＴＦＴが形成される。
　図１６Ｂに示すように、絶縁膜１０８は、絶縁層１０５およびトランジスタ２０３を覆って形成される。絶縁膜１０８および絶縁層１０５を貫通するビア１１１ｓ，１１１ｄが形成される。配線１１０ｓ，１１０ｄを含む第１配線層１１０が、絶縁膜１０８上に形成される。配線１１０ｓは、ビア１１１ｓに接続され、配線１１０ｄは、ビア１１１ｄに接続される。第１層間絶縁膜１１２は、絶縁膜１０８および第１配線層１１０を覆って形成される。このようにして、ｐチャネルのＴＦＴを含む駆動回路基板（第１基板）１００が形成される。
　透光性導電膜１１３０は、平坦化面１１２Ｆ上に形成される。グラフェン層１１４０は、形成された透光性導電膜１１３０上の所定の位置に形成される。
　図１７Ａに示すように、グラフェン層１１４０上にわたって半導体層１１５０が形成される。半導体層１１５０は、グラフェン層１１４０からＺ軸の正方向に向かってｐ形半導体層１１５３、発光層１１５２およびｎ形半導体層１１５１の順に形成される。
　半導体層１１５０は、図１７Ａの２点鎖線内のように、グラフェン層１１４０上にわたって形成される。上述の他の実施形態の場合と同様に、グラフェン層１１４０の存在しない透光性導電膜１１３０上には、成長種の材料であるＧａ等を含む非結晶状態の堆積物１１６２が堆積する場合がある。この例では、堆積物１１６２は、透光性導電膜１１３０からＺ軸の正方向に向かって、堆積物１１６２ｄ，１１６２ｅ，１１６２ｆの順に積層されている。堆積物１１６２ｄは、ｐ形半導体層１１５３の形成時に堆積され、堆積物１１６２ｅは、発光層１１５２の形成時に堆積し、堆積物１１６２ｆは、ｎ形半導体層１１５１の形成時に堆積されたものとして示しているが、これに限るものではない。
　図１７Ｂに示すように、発光素子２５０、グラフェンシート１４０ａおよび配線２３０ａを含む第３配線層２３０が形成される。図１７Ａに示した半導体層１１５０は、エッチングにより加工され、発光素子２５０が形成される。図１７Ａに示したグラフェン層１１４０は、発光素子２５０の形成時にオーバエッチングされて、グラフェンシート１４０ａに成形される。そのため、グラフェンシート１４０ａのＸＹ平面視での外周は、発光素子２５０のＸＹ平面視での外周にほぼ一致する。
　第３配線層２３０の形成工程においては、配線２３０ａは、平坦化面１１２Ｆ上を一方向に発光素子２５０から突出するように形成される。配線２３０ａの外周は、ＸＹ平面視で配線２３０ａに発光素子２５０を投影したときに、発光素子２５０の外周を含むように設定される。つまり、発光素子２５０の外周は、ＸＹ平面視で、配線２３０ａの外周以内に配置される。配線２３０ａの突出した部分は、後述する図１８に示すビア２６１ａの一端を接続する領域が確保されるように形成される。発光面２５３Ｓは、配線２３０ａを介して、ビア２６１ａに接続されるので、発光素子２５０は、上述の他の実施形態の場合のような接続部を形成することなく単一の角柱または円柱形状に成形される。
　発光素子２５０、グラフェンシート１４０ａおよび第３配線層２３０の形成後、第２層間絶縁膜１５６が形成される。第２層間絶縁膜１５６は、平坦化面１１２Ｆ、配線２３０ａを含む第３配線層２３０、グラフェンシート１４０ａおよび発光素子２５０を覆って形成される。
　図１８に示すように、ビア（第２ビア）２６１ａは、第２層間絶縁膜１５６を貫通し、配線２３０ａに達するように形成されたビアホールを導電材料で充填することによって形成される。ビア１６１ｄおよび接続部材１６１ａは、上述の他の実施形態の場合と同様に形成される。すなわち、ビア１６１ｄは、第２層間絶縁膜１５６および第１層間絶縁膜１１２を貫通し、配線１１０ｄに達するように形成されたビアホールを導電材料を充填することによって形成される。接続部材１６１ａは、天面２５１Ｕに達するように形成されたコンタクトホールを導電材料で埋め込んで形成される。ビアホールやコンタクトホールの形成には、たとえばＲＩＥ等が用いられるのは、上述の他の実施形態の場合と同様である。
　その後、第２層間絶縁膜１５６上に第２配線層１６０が形成され、配線１６０ｄは、ビア１６１ｄおよび接続部材１６１ａに接続され、配線２６０ａは、ビア２６１ａに接続される。
　その後、上述の他の実施形態の場合と同様に、基板１０２の露出された面１０２ｂにカラーフィルタが形成され、サブピクセル２２０が形成される。
　本実施形態の画像表示装置の効果について説明する。
　本実施形態の画像表示装置では、上述の他の実施形態の場合と同様に、発光素子２５０を形成するための転写工程の時間を短縮し、工程数を削減することができるとの効果を有する。この他、ＴＦＴの極性をｎチャネルとすることによって、発光面２５３Ｓをｐ形半導体層２５３とすることが可能になる。そのため、回路素子の配置や回路設計上の自由度が向上する等のメリットがある。
　本実施形態では、発光素子２５０は、配線２３０ａおよびグラフェンシート１４０ａ上に設けられ、発光面２５３Ｓは、グラフェンシート１４０ａに接して設けられている。配線２３０ａを含む第３配線層２３０は、透光性導電膜や透光性を有する金属薄膜で形成されている。また、グラフェンシート１４０ａは、十分に薄く形成されており、十分な透光性を有している。そのため、本実施形態では、発光素子２５０から出射された光は、グラフェンシート１４０ａおよび配線２３０ａを通しても十分な強度が確保される。
　つまり、配線２３０ａやグラフェンシート１４０ａの除去工程を追加しなくても、十分発光強度が確保されるので、工程数の増加を抑えて、製造コストの低減を図ることができる。
　本実施形態では、配線２３０ａは、発光面２５３Ｓに電気的に接続され、発光素子２５０を低抵抗でビア２６１ａに接続することができる。そのため、発光素子２５０内に流れる電流のうち、Ｚ軸に交差する方向の電流成分が低減され、したがって電圧降下も減少するので、発光素子２５０の電力損失が低減する。つまり、縦型構造の発光素子２５０では、実質的な発光効率が向上し得る。
　（第３の実施形態）
　図１９は、本実施形態に係る画像表示装置の一部を例示する模式的な断面図である。
　本実施形態では、発光素子１５０とトランジスタ１０３との間に遮光層３３０が設けられている点で、上述の他の実施形態の場合と相違する。本実施形態の発光素子１５０では、発光面１５１Ｓが粗面化されている点でも、上述の他の実施形態の場合と相違する。上述の他の実施形態の場合と同一の構成要素には、同一の符号を付して、詳細な説明を適宜省略する。
　図１９に示すように、画像表示装置は、サブピクセル３２０を備える。サブピクセル３２０は、カラーフィルタ（第１部材）１８０と、トランジスタ１０３と、第１配線層１１０と、遮光層３３０と、第１層間絶縁膜１１２と、発光素子１５０と、第２層間絶縁膜１５６と、ビア１６１ｄと、第２配線層１６０と、を含む。サブピクセル３２０は、光反射性を有する電極１６５ａをさらに含む。サブピクセル３２０は、遮光層３３０をさらに含む。
　本実施形態では、トランジスタ１０３を含む回路１０１の各構成要素は、カラーフィルタ１８０上に設けられている。この例では、トランジスタ１０３は、カラーフィルタ１８０を構成する遮光部１８１上に設けられている。トランジスタ１０３は、カラーフィルタ１８０上に設けられたＴＦＴ下層膜１０６上に形成されている。カラーフィルタ（第１部材）１８０の形成面（第１面）１８０Ｓ上にＴＦＴ下層膜１０６が設けられ、トランジスタ１０３は、ＴＦＴ下層膜１０６を介して遮光部１８１上に設けられている。
　カラーフィルタ１８０の色変換部（透光性部材）１８２は、第１層間絶縁膜１１２、遮光層３３０、絶縁膜１０８、絶縁層１０５およびＴＦＴ下層膜１０６を貫通して設けられている。発光素子１５０の発光面１５１Ｓは、色変換層１８３上にわたって設けられている。発光面１５１Ｓから出射された光は、色変換層１８３およびフィルタ層１８４を介して、外部に放射される。
　本実施形態では、発光面１５１Ｓは、粗面化されている。色変換層１８３は、第１層間絶縁膜１１２、遮光層３３０、絶縁膜１０８、絶縁層１０５およびＴＦＴ下層膜１０６を貫通する開口を充填している。色変換層１８３は、粗面化された発光面１５１Ｓおよび開口の壁面１５８Ｗを覆って設けられている。
　本実施形態では、第１層間絶縁膜１１２は、２つの絶縁膜１１２ａ，１１２ｂを含む。絶縁膜１１２ａ，１１２ｂは、たとえば同じ材料で形成され、第１層間絶縁膜１１２を形成している。絶縁膜１１２ａは、絶縁膜１０８および第１配線層１１０上に設けられている。絶縁膜１１２ａ上には、遮光層３３０が設けられている。遮光層３３０上には、絶縁膜１１２ｂが設けられている。つまり、遮光層３３０は、絶縁膜１１２ａ，１１２ｂの間に設けられている。遮光層３３０は、第１層間絶縁膜１１２と第２層間絶縁膜１５６との間で、貫通孔３３１を除いて第１層間絶縁膜１１２にわたってほぼ全面に設けられている。
　本実施形態では、カラーフィルタ１８０の色変換部１８２は、絶縁膜１１２ｂ、遮光層３３０、絶縁膜１１２ａ、絶縁膜１０８、絶縁層１０５およびＴＦＴ下層膜１０６を貫通して設けられている。このうち、遮光層３３０は、ＸＹ平面視での、色変換部１８２の径よりも、大きな径を有する貫通孔３３１を有している。色変換部１８２は、貫通孔を介して設けられている。この例では、ビア１６１ｄが色変換部１８２に近接するように設けられているので、貫通孔３３１は、ビア１６１ｄも通るように、十分大きな径を有するものとされている。
　遮光層３３０は、遮光性を有する材料であれば導電性の有無を問わないが、たとえば、光反射性を有する金属材料で形成されている。遮光層３３０は、黒色樹脂によって形成するようにしてもよい。遮光層３３０を黒色樹脂により形成した場合には、十分に大きな径を有する貫通孔をあらかじめ形成することなく、色変換部１８２のための開口形成時に、絶縁膜１１２ａ，１１２ｂとともに一括して形成することができる。
　本実施形態では、遮光層３３０は、ＸＹ平面視で、遮光層３３０にＴＦＴチャネル１０４を投影したときにＴＦＴチャネル１０４の外周のほとんどを含むように設定される。つまり、ＴＦＴチャネル１０４の外周は、ＸＹ平面視で、遮光層３３０の外周以内に配置される。そのため、発光素子１５０の散乱光等を遮光して、トランジスタ１０３の光による誤動作を防止することができる。
　発光素子１５０は、発光面１５１Ｓが粗面化され、色変換層１８３上に直接設けられている他、上述の他の実施形態の場合と同じであり、詳細な説明を省略する。
　電極１６５ａは、天面１５３Ｕ上にわたって設けられている。電極１６５ａは、天面１５３Ｕと接続部材１６１ａとの間に設けられている。電極１６５ａは、光反射性を有する導電材料で形成されている。電極１６５ａは、ｐ形半導体層１５３とオーミック接続を実現する。電極１６５ａは、光反射性を有するので、発光素子１５０の上方への放射光や散乱光を発光面１５１Ｓ側に反射する。これによって、発光素子１５０では、実質的な発光効率が向上される。
　第２層間絶縁膜１５６は、平坦化面１１２Ｆ、発光素子１５０および電極１６５ａを覆って設けられている。ビア１６１ｄ，１６１ｋは、上述の他の実施形態の場合と同様に設けられ、配線１６０ｄ，１６０ｋを含む第２配線層１６０は、上述の他の実施形態の場合と同様に設けられている。
　本実施形態の製造方法について説明する。
　図２０Ａ～図２３Ｂは、本実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。
　本実施形態の画像表示装置の製造方法では、図６Ａに示した駆動回路基板１００を準備する工程のうち、第１配線層１１０を形成するまでは、図６Ａに関連して説明した工程が適用される。本実施形態の製造方法では、図６Ａに関連した説明において、第１配線層１１０を形成した後の工程から説明する。
　図２０Ａに示すように、絶縁膜１０８および第１配線層１１０上に、絶縁膜１１２ａが形成される。貫通孔３３１を有する遮光層３３０は、絶縁膜１１２ａ上に形成される。
　図２０Ｂに示すように、絶縁膜１１２ｂは、絶縁膜１１２ａおよび遮光層３３０上に形成される。絶縁膜１１２ｂは、貫通孔３３１内にも形成される。絶縁膜１１２ｂは、表面が平坦化され平坦化面１１２Ｆが形成される。このようにして、遮光層３３０を有する駆動回路基板（第１基板）１００が形成される。
　図２１Ａに示すように、グラフェン層１１４０は、平坦化面１１２Ｆ上の所定の位置に形成される。
　図２１Ｂに示すように、半導体層１１５０は、グラフェン層１１４０上にわたって形成される。半導体層１１５０の形成工程や適用すべき技術については、図７Ａに関連して説明した例と同様である。半導体層１１５０を形成後、ｐ形半導体層１１５３上にメタル層１１６０が形成される。メタル層１１６０は、光反射性を有する金属等の導電材料で形成される。
　図２２Ａに示すように、電極１６５ａ、発光素子１５０およびグラフェンシート１４０ａが形成される。これらの形成には、上述した他の実施形態の場合と同様の技術および手順が適用される。平坦化面１１２Ｆ、形成された電極１６５ａ、発光素子１５０およびグラフェンシート１４０ａを覆って、第２層間絶縁膜１５６が形成される。
　電極１６５ａ、発光素子１５０およびグラフェンシート１４０ａの形成工程では、図２１Ｂに示したメタル層１１６０がエッチングにより加工され、電極１６５ａが形成される。図２１Ｂに示した半導体層１１５０がエッチングにより加工され、発光素子１５０が形成される。発光素子１５０の形成工程では、接続部１５１ａを形成後、他の部分が形成される。発光素子１５０の形成時に、図２１Ａに示したグラフェン層１１４０はオーバエッチングされて、グラフェンシート１４０ａが形成される。これらのエッチング加工には、上述の他の実施形態の場合と同様に、ＲＩＥ等が利用される。
　図２２Ｂに示すように、第２層間絶縁膜１５６および第１層間絶縁膜１１２を貫通してビア１６１ｄが形成される。第２層間絶縁膜１５６を貫通してビア１６１ｋが形成される。第２層間絶縁膜１５６に形成されたコンタクトホールを導電材料で充填して接続部材１６１ａが形成される。第２層間絶縁膜１５６上に第２配線層１６０が形成され、配線１６０ｄは、ビア１６１ｄおよび接続部材１６１ａに接続され、配線１６０ｋは、ビア１６１ｋに接続される。これらの工程も上述の他の実施形態の場合と同様の技術および手順を適用して実行される。
　図２３Ａに示すように、第２層間絶縁膜１５６および第２配線層１６０上にわたって接着層１１７０が形成され、接着層１１７０を介して、補強基板１１８０が接着される。補強基板１１８０を設けることによって、この後の基板１０２除去工程や搬送時の応力や衝撃等による破損等から保護することができる。補強基板１１８０の接着後、基板１０２は、ウェットエッチングまたはレーザリフトオフにより除去され、ＴＦＴ下層膜１０６の面１０６Ｓが露出される。
　図２３Ｂに示すように、面１０６Ｓから発光面１５１Ｓに向かって、開口１５８が形成される。開口１５８は、ＴＦＴ下層膜１０６、絶縁層１０５、絶縁膜１０８、遮光層３３０および第１層間絶縁膜１１２を貫通し、発光面１５１Ｓに達するように形成される。本実施形態では、開口１５８の形成時に、図２３Ａに示したグラフェンシート１４０ａは、すべて除去される。開口１５８の形成工程は、上述した他の実施形態の場合と同様の技術および手順を適用することができる。
　開口１５８の形成によって露出された発光面１５１Ｓは、ウェットエッチング等により粗面化される。その後、図９Ａ～図９Ｄに関連して説明した工程を適用して、カラーフィルタが形成され、サブピクセル３２０が形成される。図１１に関連して説明したように、開口１５８を透明樹脂で充填して、インクジェット方式やフィルム形式のカラーフィルタを形成するようにしてもよい。また、図２２Ｂの工程の後に、基板１０２を除去せずに基板１０２を含めて開口１５８を形成して、インクジェット方式やフィルム形式のカラーフィルタを形成するようにしてもよい。なお、補強基板１１８０は、カラーフィルタの形成後に除去してもよいし、そのままにして別途除去するようにしてもよい。
　このようにして、カラーフィルタを形成し、サブピクセル３２０を形成することができる。
　本実施形態の画像表示装置の効果について説明する。
　本実施形態の画像表示装置の製造方法では、上述の他の実施形態の場合と同様に、発光素子１５０を形成するための転写工程の時間を短縮し、工程数を削減することができるとの効果を有する。その他、発光面１５１Ｓをｐ形よりも低抵抗のｎ形半導体層１５１としているので、ｎ形半導体層１５１を厚く形成でき、発光面１５１Ｓを十分に粗面化することができる。
　本実施形態の画像表示装置では、発光面１５１Ｓを粗面化することによって、放射光が拡散されるので、小型の発光素子１５０であっても、十分な発光面積の光源として用いられることができる。
　本実施形態の画像表示装置では、遮光層３３０が、絶縁膜１１２ａ，１１２ｂの間に設けられている。つまり、遮光層３３０は、発光素子１５０とトランジスタ１０３との間に設けられている。そのため、発光素子１５０が光を放射しても、放射された光や散乱光等がＴＦＴチャネル１０４まで到達しにくく、トランジスタ１０３の誤動作を防止することができる。
　遮光層３３０は、金属等の導電材料で形成することができ、遮光層３３０をいずれかの電位に接続することができる。たとえば遮光層３３０の一部をトランジスタ１０３等のスイッチング素子等の直下に配置し、接地電位や電源電位等に接続することによって、ノイズ抑制に役立てることも可能である。
　遮光層３３０を黒色樹脂等の絶縁材料で形成した場合には、図２２Ｂに関連して説明したビア１６１ｄの形成や図２３Ｂに関連して説明した開口１５８の形成において、貫通孔３３１を設けることなく、開口１５８を形成することができる。そのため、貫通孔３３１の形成工程を省略できるとともに、貫通孔３３１による光の通り得る隙間が生じることを防ぐことができるので、より確実にトランジスタ１０３の誤動作等を防止することができる。
　遮光層３３０は、本実施形態の場合の適用に限らず、上述した他の実施形態や後述する他の実施形態のサブピクセルに共通して適用することができる。他の実施形態に適用した場合においても、上述と同様の効果を得ることができる。
　本実施形態では、発光素子１５０の発光面１５１Ｓ以外の周囲を第２層間絶縁膜１５６で覆っている。第２層間絶縁膜１５６は、光反射性を有する材料、たとえば白色樹脂で形成されることができる。さらに本実施形態では、発光面１５１Ｓの反対側の天面１５３Ｕにわたって、光反射性を有する電極１６５ａが設けられている。これらにより、発光素子が放射する光は、発光素子１５０内に閉じ込められ、その一部や大部分は、発光面１５１Ｓに誘導される。したがって、発光素子１５０の実質的な発光効率が向上する。
　この例では、絶縁膜１１２ａ，１１２ｂおよび絶縁膜１０８は、透光性を有する樹脂、たとえば、透明樹脂で形成されている。絶縁膜１１２ａ，１１２ｂおよび絶縁膜１０８も白色樹脂等の光反射性を有する材料で形成した場合には、発光素子１５０の実質的な発光効率をさらに向上させることが可能になる。
　上述の例では、粗面化された発光面を有する発光素子の構成および製造方法について説明した。接続部を有する発光素子では、発光面を露出させる開口を形成する工程を追加することによって、本実施形態の場合のように、粗面化された発光面を適用することができる。具体的な適用では、第１の実施形態の発光素子１５０、後述する第７の実施形態の半導体層７５０である。また、後述の第５の実施形態や第６の実施形態の場合に透光性の配線による接続を発光素子に形成された接続部による接続に変更することによって、発光面の粗面化を可能にする。これらの発光素子の構成要素に発光面を粗面化することによって、上述の効果を有するものとすることができる。
　（第４の実施形態）
　図２４は、本実施形態の画像表示装置の一部を例示する模式的な断面図である。
　本実施形態では、発光素子１５０上に設けられた第４配線層４７０を含んでいる点で上述の他の実施形態と相違する。他の点では、上述した他の実施形態の場合と同じであり、同一の構成要素には、同一の符号を付して詳細な説明を適宜省略する。本実施形態では、発光面１５１Ｓを提供するｎ形半導体層１５１の第２配線層１６０への接続は、透光性を有する第３配線層２３０によるものである。
　図２４に示すように、本実施形態の画像表示装置は、サブピクセル４２０を備える。サブピクセル４２０は、基板１０２と、トランジスタ１０３と、第１配線層１１０と、第１層間絶縁膜１１２と、第３配線層２３０と、発光素子１５０と、第４配線層４７０と、第２層間絶縁膜１５６と、ビア１６１ｄと、第２配線層１６０と、を含む。サブピクセル４２０は、カラーフィルタをさらに含む。
　本実施形態では、駆動回路基板１００は、基板１０２、ＴＦＴ下層膜１０６、回路１０１および第１層間絶縁膜１１２を含む構成とされている。駆動回路基板１００の構成は、第１の実施形態の場合と同じであり、詳細な説明を省略する。
　配線２３０ａを含む第３配線層２３０は、平坦化面１１２Ｆ上に設けられている。第３配線層２３０および配線２３０ａの構成等については、図１４に関連して説明した第２の実施形態の場合と同様であり、詳細な説明を省略する。
　発光素子１５０は、グラフェンシート１４０ａを介して、配線２３０ａ上に設けられている。
　平坦化面１１２Ｆ、配線２３０ａを含む第３配線層２３０、グラフェンシート１４０ａおよび発光素子１５０上に、樹脂層４５７が設けられている。樹脂層４５７は、たとえば透明樹脂である。第４配線層４７０は、樹脂層４５７上に設けられている。第４配線層４７０は、複数の配線を含むことができる。複数の配線のそれぞれは、異なる電位に接続することができる。この例では、第４配線層４７０は、分離して形成された配線４７０ａ，４７０ｂを含んでいる。
　配線（第１電極）４７０ａは、発光素子１５０の上方および側方にわたって設けられ、発光素子１５０の天面１５３Ｕおよび側面を覆っている。配線４７０ａは、光反射のための部材として機能する。配線４７０ａは、発光素子の発光面１５１Ｓ以外のほとんどを覆っている。これによって、配線４７０ａは、発光素子１５０の側方や上方への散乱光や反射光を発光面１５１Ｓ側に反射して、発光素子１５０の実質的な発光効率を向上させる。接続電極４６１ａは、天面１５３Ｕと配線４７０ａとの間に設けられており、天面１５３Ｕと配線４７０ａとを電気的に接続する。
　樹脂層４５７を透明樹脂とした場合には、発光素子１５０の上方や側方から出射された散乱光等は、配線４７０ａによって発光面１５１Ｓ側に反射される。そのため、発光素子１５０の実質的な発光効率が向上する。樹脂層４５７を白色樹脂等の高い光反射性を有する材料とした場合には、樹脂層４５７上にさらに配線４７０ａを設けているので、樹脂層４５７から漏れた散乱光等を発光面１５１Ｓ側に反射することができるので、より高い光反射性を実現することができる。
　第２層間絶縁膜１５６は、樹脂層４５７および第４配線層４７０上を覆って設けられている。第２層間絶縁膜１５６上には、配線１６０ｄ，１６０ｋを含む第２配線層１６０が設けられている。
　ビア１６１ｄは、第２層間絶縁膜１５６、樹脂層４５７および第１層間絶縁膜１１２を貫通し、配線１１０ｄに達するように設けられている。ビア１６１ｄは、配線１６０ｄと配線１１０ｄとの間に設けられ、配線１６０ｄと配線１１０ｄとを電気的に接続する。配線１６０ｄは、接続部材４７１ａを介して配線４７０ａに接続されている。したがって、ｐ形半導体層１５３は、接続電極４６１ａ、配線４７０ａ、接続部材４７１ａ、配線１６０ｄ、ビア１６１ｄ、配線１１０ｄおよびビア１１１ｄを介して、トランジスタ１０３のドレイン領域に電気的に接続される。
　ビア１６１ｋは、第２層間絶縁膜１５６および樹脂層４５７を貫通し、配線２３０ａに達するように設けられている。ビア１６１ｋは、配線１６０ｋと配線２３０ａとの間に設けられ、配線１６０ｋと配線２３０ａとを電気的に接続する。したがって、ｎ形半導体層１５１は、グラフェンシート１４０ａ、配線２３０ａ、ビア１６１ｋおよび配線１６０ｋを介して、たとえば図３の回路の接地線４に電気的に接続される。
　本実施形態の画像表示装置の製造方法について説明する。
　図２５Ａ～図２６Ｂは、本実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。
　本実施形態では、図１７Ａに関連して説明したように、透光性導電膜１１３０を形成し、グラフェン層１１４０を形成し、半導体層１１５０を形成するまでは、上述の他の実施形態の場合と同じである。以下では、図１７Ａの工程の後に、図２５Ａの工程を実行するものとして説明する。ただし、本実施形態では、グラフェン層１１４０上に形成される半導体層１１５０は、グラフェン層１１４０の側から、ｎ形半導体層１１５１、発光層１１５２およびｐ形半導体層１１５３の順に積層される。そのため、本実施形態における図１７Ａの適用では、ｎ形半導体層１１５１、発光層１１５２およびｐ形半導体層１１５３の順に積層された半導体層１１５０であるものとする。このような半導体層１１５０の形成工程については、図７Ａに関連して説明したものである。
　図２５Ａに示すように、図１７Ａに示した透光性導電膜１１３０は、エッチングにより加工されて、配線２３０ａを含む第３配線層２３０が形成される。図１７Ａに示した半導体層１１５０は、エッチングにより加工されて、発光素子１５０が形成される。グラフェン層１１４０は、発光素子１５０の形成時にオーバエッチングされてグラフェンシート１４０ａに成形される。
　樹脂層４５７は、平坦化面１１２Ｆ、配線２３０ａを含む第３配線層２３０、グラフェンシート１４０ａおよび発光素子１５０を覆うように形成される。樹脂層４５７には、発光素子１５０の天面１５３Ｕの一部を露出するように開口４６２ａが形成される。
　その後、図２５Ｂに示すように、メタル層１４７０は、樹脂層４５７を覆うように形成される。メタル層１４７０の形成時に、図２５Ａに示した開口４６２ａを同時に充填して接続電極４６１ａを形成してもよいし、開口４６２ａを充填して接続電極４６１ａを形成した後、メタル層１４７０を形成してもよい。
　図２６Ａに示すように、図２５Ｂに示したメタル層１４７０をエッチングにより加工して、第４配線層４７０が形成される。第４配線層４７０の形成時に、配線４７０ａおよび配線４７０ｂが分離して形成される。配線４７０ａは、発光素子の天面１５３Ｕおよび側面を覆うように形成される。第２層間絶縁膜１５６は、樹脂層４５７および第４配線層４７０を覆って形成される。
　図２６Ｂに示すように、第２層間絶縁膜１５６上には、配線１６０ｄ，１６０ｋを含む第２配線層１６０が形成される。ビア１６１ｋは、第２層間絶縁膜１５６を貫通し、配線２３０ａに達するように形成される。ビア（第２ビア）１６１ｋは、配線１６０ｋと配線２３０ａとの間で、配線１６０ｋと配線２３０ａとを電気的に接続する。上述の他の実施形態の場合と同様に、ビア１６１ｄが形成され、第２配線層１６０と第１配線層１１０が電気的に接続される。接続部材４７１ａは、第２層間絶縁膜１５６を開口して形成されたコンタクトホールに導電材料を充填して形成され、配線１６０ｄと配線４７０ａとを接続する。
　その後、基板１０２の露出された面１０２ｂにカラーフィルタが形成され、サブピクセル４２０が形成される。
　本実施形態の画像表示装置の効果について、説明する。
　本実施形態の画像表示装置では、上述の他の実施形態の場合と同様に、発光素子１５０を形成するための転写工程の時間を短縮し、工程数を削減することができるとの効果を有する。その他、以下の効果を有する。
　配線２３０ａを含む第３配線層２３０は、ＩＴＯ膜や金属薄膜等の光透過性を有する導電膜によって形成されているので、加工が容易であり、発光素子１５０および第３配線層２３０の一連の製造工程を短縮できる場合がある。
　本実施形態では、配線２３０ａを用いて、発光面１５１Ｓ側の電極引き出しを行っているので、発光素子１５０を縦型の構造とすることができる。縦型構造の発光素子１５０では、半導体層を流れる電流を、Ｚ軸に交差する方向の成分を減らして、ほぼＺ軸に沿った方向とすることができるので、半導体層における損失を低減することができるとのメリットがある。
　本実施形態の画像表示装置では、サブピクセル４２０は、第４配線層４７０を含んでいる。第４配線層４７０は、樹脂層４５７によって発光素子１５０から電気的に分離されている。第４配線層４７０は、配線４７０ａを含んでおり、配線４７０ａは、樹脂層４５７を介して発光素子１５０の天面１５３Ｕおよび側面を覆っている。そのため、発光素子１５０の上方や側方への散乱光等を発光面１５１Ｓ側に反射することができる。そのため、発光素子１５０の実質的な発光効率を向上させることができる。なお、樹脂層４５７をリフロー等でなだらかにして、配線４７０ａを放物面状の曲面形状に形成してもよい。このようにすることによって、発光素子１５０からの発光をＺ軸負方向の平行光に近づけることもできる。
　（第５の実施形態）
　図２７は、本実施形態の画像表示装置の一部を例示する模式的な断面図である。
　本実施形態では、発光素子１５０の天面１５３Ｕを覆う電極５６５ａが設けられ、電極５６５ａは、電極５６５ａのためのコンタクトホール５６１ａに形成された配線５６０ｄに接続されている点で上述の他の実施形態の場合と相違する。他の点では、他の実施形態の場合と同一であり、同一の構成要素には同一の符号を付して詳細な説明を適宜省略する。
　図２７に示すように、本実施形態の画像表示装置は、サブピクセル５２０を備える。サブピクセル５２０は、カラーフィルタ（第１部材）１８０と、トランジスタ１０３と、第１配線層１１０と、第１層間絶縁膜１１２と、第３配線層２３０と、グラフェンシート１４０ａと、発光素子１５０と、第２層間絶縁膜１５６と、ビア１６１ｄと、第２配線層１６０と、を含む。サブピクセル５２０は、本実施形態では、第２配線層１６０は、配線５６０ｄを含む。天面１５３Ｕ上にわたって光反射性を有する電極（第２電極）５６５ａが設けられており、電極５６５ａは、配線５６０ｄと接続されている。
　本実施形態では、トランジスタ１０３を含む回路１０１の各要素は、ＴＦＴ下層膜１０６を介して、カラーフィルタ（第１部材）１８０の形成面（第１面）１８０Ｓ上に設けられている。発光素子１５０は、トランジスタ１０３等を覆って設けられている絶縁膜１０８および絶縁膜１０８上の第１層間絶縁膜１１２を介して、カラーフィルタ１８０上に設けられている。この例では、回路１０１の各要素は、カラーフィルタ１８０の遮光部１８１上に設けられており、発光素子１５０は、カラーフィルタ１８０の色変換部１８２上に設けられている。発光素子１５０から出射された光は、第１層間絶縁膜１１２、絶縁膜１０８、絶縁層１０５およびＴＦＴ下層膜１０６を介して、カラーフィルタ１８０の色変換部１８２に入射される。カラーフィルタ１８０やトランジスタ１０３等の構成については、上述の他の実施形態の場合と同じであり、詳細な説明を省略する。
　上述の他の実施形態の場合と同様に、配線２３０ａを含む第３配線層２３０は、平坦化面１１２Ｆ上に設けられ、発光素子１５０は、グラフェンシート１４０ａを介して、配線２３０ａ上に設けられている。配線２３０ａは、平坦化面１１２Ｆ上を一方向に突出して設けられ、上述の他の実施形態の場合と同様に、ビア１６１ｋの一端が接続されている。
　発光素子１５０は、発光面１５１Ｓから天面１５３Ｕに向かって、ｎ形半導体層１５１、発光層１５２およびｐ形半導体層１５３の順に積層されている。発光面１５１Ｓの反対側の天面１５３Ｕ上にわたって、電極５６５ａが設けられている。電極５６５ａは、光反射性を有する導電材料で形成されている。
　発光素子１５０の上方にはコンタクトホール５６１ａが形成されている。コンタクトホール５６１ａは、第２層間絶縁膜１５６の一部を除去することによって形成されている。コンタクトホールの開口径は、十分大きく設定されており、コンタクトホール５６１ａの内周は、天面１５３ＵのＸＹ平面視での外周と同じまたは天面１５３ＵのＸＹ平面視での外周の若干内側となるように設定されている。
　電極５６５ａは、コンタクトホール５６１ａの底部に設けられている。そのため、電極５６５ａのＸＹ平面視での外周は、コンタクトホール５６１ａのＸＹ平面視での内周にほぼ一致する。したがって、電極５６５ａは、天面１５３Ｕのすべてまたは天面１５３Ｕのほとんどを覆うように設けられている。電極５６５ａは、光反射性を有するので発光素子１５０の上方への散乱光等を発光面１５１Ｓ側に反射する。そのため、発光素子１５０の実質的な発光効率が向上される。電極５６５ａは、コンタクトホール５６１ａの壁面上に形成されている配線５６０ｄと一体で形成され得る。
　第２配線層１６０は、配線５６０ｄを含んでいる。配線５６０ｄは、第２層間絶縁膜１５６上に設けられるとともに、コンタクトホール５６１ａの壁面上にも設けられ、電極５６５ａに接続されている。配線５６０ｄは、ビア１６１ｄを介して配線１１０ｄに接続されているので、ｐ形半導体層１５３は、電極５６５ａ、配線５６０ｄ、ビア１６１ｄ、配線１１０ｄおよびビア１１１ｄを介して、トランジスタ１０３のドレイン領域に電気的に接続される。
　本実施形態の画像表示装置の製造方法について説明する。
　図２８Ａおよび図２８Ｂは、本実施形態の画像表示装置の製造方法を例示する模式的な断面図である。
　本実施形態の画像表示装置の製造方法では、上述した第４の実施形態の場合と同様に、図１７Ａに示した半導体層１１５０の形成工程までは、上述の他の実施形態の場合と同じである。図１７Ａの工程の後に、図２８Ａの工程を実行するものとして説明する。ただし、本実施形態の場合における図１７Ａの適用では、半導体層１１５０は、グラフェン層１１４０側から、ｎ形半導体層１１５１、発光層１１５２およびｐ形半導体層１１５３の順に積層されたものとして説明する。
　図２８Ａに示すように、図１７Ａに示した透光性導電膜１１３０は、エッチングにより加工され、配線２３０ａを含む第３配線層２３０が形成される。図１７Ａに示した半導体層１１５０は、エッチングにより加工され、発光素子１５０が形成される。図１７Ａに示したグラフェン層１１４０は、発光素子１５０の形成時にオーバエッチングされてグラフェンシート１４０ａに成形される。第２層間絶縁膜１５６は、平坦化面１１２Ｆ、配線２３０ａを含む第３配線層２３０、グラフェンシート１４０ａおよび発光素子１５０を覆って形成される。
　第２層間絶縁膜１５６および第１層間絶縁膜１１２を貫通し、配線１１０ｄに達するようにビアホール１６２ｄが形成される。第２層間絶縁膜１５６を貫通し、配線２３０ａに達するようにビアホール１６２ｋが形成される。発光素子１５０上の第２層間絶縁膜１５６の一部を除去し、開口５６１から天面１５３Ｕが露出される。
　コンタクトホール５６１ａの開口５６１によって露出される天面１５３Ｕは、天面１５３Ｕすべてを露出されることが好ましいが、露出される天面１５３Ｕの形状は、コンタクトホール５６１ａの形成精度に応じて適切に設定される。たとえば、コンタクトホール５６１ａのＸＹ平面視での内周は、天面１５３ＵのＸＹ平面視での外周よりも若干小さく設定される。
　ビアホール１６２ｄ，１６２ｋは、たとえば同時に形成される。コンタクトホール５６１ａもビアホール１６２ｄ，１６２ｋと同時に形成されてもよいし、別に形成されてもよい。
　図２８Ｂに示すように、図２８Ａに示したビアホール１６２ｄ，１６２ｋを導電材料で充填して、ビア１６１ｄ，１６１ｋは形成される。ビア１６１ｄ，１６１ｋの形成工程時に、コンタクトホール５６１ａの底部、すなわち天面１５３Ｕを導電材料で覆うようにしてもよい。
　第２層間絶縁膜１５６上に、第２配線層１６０が形成される。第２配線層１６０の形成に際しては、第２層間絶縁膜１５６上に、第２配線層１６０を形成する導電層を形成して、エッチングにより加工して、配線５６０ｄ，１６０ｋを含む第２配線層１６０を形成する。導電層は、第２層間絶縁膜１５６上の他、露出された天面１５３Ｕおよびコンタクトホール５６１ａの壁面上にわたって形成される。
　このようにして、ビア１６１ｄに接続された配線５６０ｄが形成され、ビア１６１ｋに接続された配線１６０ｋが形成される。配線５６０ｄは、コンタクトホール５６１ａの壁面上にわたって設けられるので、天面１５３Ｕとも電気的に接続される。
　第２層間絶縁膜１５６および第２配線層１６０上には、接着層１１７０が設けられ、接着層１１７０によって補強基板１１８０が接着される。その後、基板１０２は、ウェットエッチング等により除去され、ＴＦＴ下層膜１０６の面１０６Ｓが露出される。
　その後、面１０６Ｓ上にカラーフィルタが形成され、サブピクセル５２０が形成される。
　本実施形態の画像表示装置の効果について説明する。
　本実施形態の画像表示装置は、上述した他の実施形態の画像表示装置と同様に、発光素子１５０を形成するための転写工程の時間を短縮し、工程数を削減することができるとの効果を有する。この他、本実施形態では、電極５６５ａが天面１５３Ｕ上にわたって設けられているので、発光素子１５０が放射する上方への散乱光等を発光面１５１Ｓ側に反射することができる。そのため、発光素子１５０の実質的な発光効率が向上される。
　本実施形態では、電極５６５ａを形成するためのコンタクトホール５６１ａの形成は、ビア１６１ｄ，１６１ｋの形成工程時に行うことができる。また、第２配線層１６０による天面１５３Ｕとの接続も、第２配線層１６０の形成工程時に行うことができる。そのため、電極５６５ａの形成のための工程を追加する必要がなく、製造工程を短縮し、材料の投入から製品完成までの期間を短くすることができる。
　（第６の実施形態）
　図２９は、本実施形態の画像表示装置の一部を例示する模式的な断面図である。
　本実施形態では、発光素子６５０の構成が他の実施形態の場合と相違する。その他の構成要素は、上述の他の実施形態の場合と同じである。同一の構成要素には同一の符号を付して、詳細な説明を適宜省略する。
　図２９に示すように、本実施形態の画像表示装置は、サブピクセル６２０を備える。サブピクセル６２０は、基板１０２と、トランジスタ１０３と、第１配線層１１０と、遮光層３３０と、第１層間絶縁膜１１２と、第３配線層２３０と、グラフェンシート１４０ａと、発光素子６５０と、第２層間絶縁膜１５６と、第２配線層１６０と、を含む。サブピクセル６２０は、カラーフィルタ１８０をさらに含む。
　本実施形態では、遮光層３３０が設けられている。遮光層３３０は、第３の実施形態において図１９に関連して説明したものと同じ構成とされる。遮光層３３０は、ＸＹ平面視で、遮光層３３０にＴＦＴチャネル１０４を投影したときに、ＴＦＴチャネル１０４の外周を含むように設定されている。つまり、ＴＦＴチャネル１０４の外周は、ＸＹ平面視で、遮光層３３０の外周以内に配置される。遮光層３３０は、貫通孔３３１が設けられている。貫通孔３３１は、光路およびビア１６１ｄとの絶縁のために設けられているのは、第３の実施形態の場合と同じである。
　本実施形態では、発光面６５１Ｓは、グラフェンシート１４０ａを介して、配線２３０ａ上に設けられ、配線２３０ａを介して、ビア１６１ｋに接続されている。
　発光素子６５０は、Ｚ軸の正方向に向かって、ＸＹ平面視での面積が小さくなるように形成された角錐台状または円錐台状の素子である。
　図３０は、本実施形態の画像表示装置の一部を例示する模式的な断面図である。
　図３０は、図２９の部分拡大図であり、発光素子６５０において、発光面６５１Ｓと側面６５５ａとの関係が示されている。
　図３０に示すように、平坦化面１１２Ｆは、ＸＹ平面にほぼ平行な平面である。発光素子６５０は、グラフェンシート１４０ａおよび配線２３０ａを介して、平坦化面１１２Ｆ上に設けられいる。発光面６５１Ｓは、平坦化面１１２Ｆにほぼ平行な面であり、ＸＹ平面にほぼ平行な面である。発光面６５１Ｓが出射する光は、グラフェンシート１４０ａおよび配線２３０ａを経由して第１層間絶縁膜１１２に入射されるが、グラフェンシート１４０ａおよび配線２３０ａの厚さは、十分に薄く、光の反射および吸収は、十分に小さいものとする。
　発光素子６５０は、発光面６５１Ｓの反対側の天面６５３Ｕを有する。発光素子６５０は、側面６５５ａを有する。側面６５５ａは、天面６５３Ｕと平坦化面１１２Ｆとの間の面であり、発光面６５１Ｓに隣接する面である。発光面６５１Ｓと側面６５５ａとの間でなす角の内角θは、９０°よりも小さい。好ましくは、内角θは７０°程度である。さらに好ましくは、内角θは、発光素子６５０の屈折率および第２層間絶縁膜１５６の屈折率にもとづいて決定される側面６５５ａにおける臨界角よりも小さい。発光素子６５０は、第２層間絶縁膜１５６に覆われており、側面６５５ａは、第２層間絶縁膜１５６と接している。
　発光素子６５０の側面６５５ａと平坦化面１１２Ｆとがなす内角θの臨界角θｃは、たとえば以下のように決定される。
　発光素子６５０の屈折率ｎ０および第２層間絶縁膜１５６の屈折率ｎ１とすると、発光素子６５０から第２層間絶縁膜１５６に出射する光の臨界角θｃは、以下の式（１）を用いて求められる。
　θｃ＝９０°－ｓｉｎ－１（ｎ１／ｎ０）　　　　　（１）
　たとえば、アクリル樹脂等の一般的な透明有機絶縁材料の屈折率は１．４～１．５前後であることが知られている。そこで、発光素子６５０がＧａＮによって形成され、第２層間絶縁膜１５６が一般的な透明有機絶縁材料によって形成されている場合には、発光素子６５０の屈折率ｎ０＝２．５、第２層間絶縁膜１５６の屈折率ｎ＝１．４とすることができる。これらの値を、式（１）に代入することによって、臨界角θｃ＝５６°を得る。
　このことは、平坦化面１１２Ｆと側面６５５ａとのなす内角θをθｃ＝５６°とした場合に、発光層６５２から放射された光のうち発光面６５１Ｓに平行な光は、側面６５５ａで全反射されることを示している。また、発光層６５２から放射された光のうち、Ｚ軸の正方向の成分を有する光も、側面６５５ａで全反射されることを示している。上述では、簡単のため、第２層間絶縁膜１５６を透明樹脂とした。透明樹脂を白色樹脂とした場合であっても、白色樹脂のための散乱性微粒子の屈折率への影響は小さいので、上述の計算では、散乱性微粒子の屈折率を無視している。
　一方、発光層６５２から放射された光のうち、Ｚ軸の負方向の成分を有する光は、側面６５５ａで屈折率に応じた出射角度で側面６５５ａから出射される。第２層間絶縁膜１５６に入射した光は、第２層間絶縁膜１５６の屈折率で決定される角度で第２層間絶縁膜１５６から出射される。
　側面６５５ａで全反射された光は、他の素子界面や天面６５３Ｕで再度反射され、再度反射された光のうちＺ軸の負方向の成分を有する光は、発光面６５１Ｓおよび側面６５５ａから出射される。平坦化面１１２Ｆに平行な光およびＺ軸の正方向の成分を有する光は、側面６５５ａで全反射される。
　このようにして、発光層６５２から放射された光のうち、平坦化面１１２Ｆに平行な光およびＺ軸の正方向の成分を有する光は、側面６５５ａおよび天面６５３Ｕによって、Ｚ軸の負方向に向かう成分を有する光に変換される。したがって、発光素子６５０から出射される光では、発光面６５１Ｓに向かう割合が増加して、発光素子６５０の実質的な発光効率は向上する。
　θ＜θｃとすることによって、平坦化面１１２Ｆに平行な成分を有する光のほとんどを発光素子６５０内に全反射させることができる。第２層間絶縁膜１５６の屈折率をｎ＝１．４とすると、臨界角θｃは５６°程度となるので、設定される内角θは、４５°や３０°等にすることがより好ましい。また、屈折率ｎがより大きい材料では臨界角θｃはより小さくなる。ただし、内角θを７０°程度に設定しても、Ｚ軸の負方向の成分を有する光のほとんどを、Ｚ軸の正方向の成分を有する光に変換することできるので、製造ばらつき等を考慮して、たとえば、内角θを８０°以下等に設定するようにしてもよい。
　本実施形態の画像表示装置の製造方法について説明する。
　本実施形態では、発光素子６５０の製造工程が他の実施形態の場合と相違し、他の製造工程は、上述した他の実施形態の場合を適用することができる。以下では、製造工程のうち相違する部分について説明する。
　本実施形態では、図２９に示した発光素子６５０の形状とするために、以下の工程が実行される。なお、本実施形態の場合にも、図１７Ａに関連して説明した工程の後に以下に説明する工程が適用される。本実施形態における図１７Ａの工程の適用では、半導体層１１５０の構成は、グラフェンシート１４０ａ側からｎ形半導体層１１５１、発光層１１５２およびｐ形半導体層１１５３の順に積層されるものとする。
　図１７Ａに示した半導体層１１５０は、図２９に示した発光素子６５０の形状にエッチングによって加工される。発光素子６５０の成形には、図３０に示した側面６５５ａが発光面６５１Ｓに対して、内角θをなすように、エッチングのレートが選定される。たとえば、エッチングは、天面６５３Ｕに近いほど高いエッチングレートが選定される。好ましくは、エッチングレートは、発光面６５１Ｓの側から天面６５３Ｕの側に向かって、線形的に増大するように設定される。
　具体的には、たとえば、ドライエッチング時のレジストマスクパターンをその端部に向かって次第に薄くなるように露光時に工夫しておく。これにより、ドライエッチング時にレジストの薄い部分から徐々に後退して、発光面６５１Ｓから天面６５３Ｕの側に向かってエッチング量を大きくすることができる。これによって、側面６５５ａは、発光面６５１Ｓに対して、ほぼ一定の角度をなすように形成される。このため、発光素子６５０では、天面６５３Ｕからの各層のＸＹ平視での面積は、ｐ形半導体層６５３、発光層６５２、ｎ形半導体層６５１の順に面積が大きくなるように形成される。
　その後、他の実施形態の場合と同様にして、サブピクセル６２０が形成される。
　本実施形態の画像表示装置の効果について説明する。
　本実施形態の画像表示装置は、上述した他の実施形態の画像表示装置と同様に、発光素子６５０を形成するための転写工程の時間を短縮し、工程数を削減することができるとの効果の他、以下の効果を奏する。
　本実施形態の画像表示装置では、発光素子６５０が設けられた発光面６５１Ｓに対して、内角θをなす側面６５５ａを有するように、発光素子６５０が形成される。内角θは、９０°よりも小さく、発光素子６５０および第２層間絶縁膜１５６のそれぞれの材質の屈折率で決定される臨界角θｃにもとづいて設定される。内角θは、発光層６５２から放射される光のうち、発光素子６５０の側方や上方に向かう光を、発光面６５１Ｓ側に向かう光に変換して出射することができる。内角θを十分小さくすることによって、発光素子６５０では、実質的な発光効率が向上される。
　本実施形態では、発光素子６５０は、第３配線層２３０の配線２３０ａを用いてビア１６１ｋと接続することによって、縦型構造とすることができる。そのため、発光素子６５０内を流れる電流は、Ｚ軸に交差する成分を低減することができ、実質的な発光効率を紅潮させることができる。なお、本実施形態において、発光素子を縦型構造とする場合に限らず、接続部を設けた発光素子とすることによって、横型構造としてもよい。ここで、横型構造の発光素子とは、第１の実施形態の場合のように、発光面が設けられた半導体層の横に接続部１５１ａを有している構造の発光素子のことである。発光素子を横型構造とすることによって、容易に発光面の粗面化して、粗面化による実質的発光効率の向上や光の拡散を実現することができる。
　（第７の実施形態）
　図３１は、本実施形態の画像表示装置の一部を例示する模式的な断面図である。
　本実施形態では、画像表示装置は、１つの発光面に複数の発光領域を含むサブピクセル群７２０を備える点で他の実施形態と相違する。同一の構成要素には、同一の符号を付して詳細な説明を適宜省略する。
　図３１に示すように、本実施形態の画像表示装置は、サブピクセル群７２０を備える。サブピクセル群７２０は、基板１０２と、グラフェンシート７４０ａと、複数のトランジスタ１０３－１，１０３－２と、第１配線層１１０と、第１層間絶縁膜１１２と、半導体層７５０と、第２層間絶縁膜１５６と、ビア７６１ｄ１，７６１ｄ２と、第２配線層１６０と、を含む。サブピクセル群７２０は、カラーフィルタ１８０をさらに含む。
　サブピクセル群７２０では、トランジスタ１０３－１，１０３－２は、基板１０２の一方の面１０２ａ上に設けられたＴＦＴ下層膜１０６上に設けられている。トランジスタ１０３－１，１０３－２を含む回路１０１の各要素は、絶縁膜１０８で覆われており、第１配線層１１０とともに、第１層間絶縁膜１１２に覆われている。半導体層７５０は、第１層間絶縁膜１１２の平坦化面１１２Ｆ上に設けられている。カラーフィルタ１８０は、基板１０２の他方の面１０２ｂに設けられている。
　本実施形態では、ｐチャネルのトランジスタ１０３－１，１０３－２をオンすることによって、第１配線層１１０およびビア７６１ｄ１，７６１ｄ２を介して半導体層７５０の一方から正孔を注入する。ｐチャネルのトランジスタ１０３－１，１０３－２をオンすることによって、第２配線層１６０を介して半導体層７５０の他方から電子を注入する。半導体層７５０は、正孔および電子を注入され、正孔および電子の結合によって、分離された発光層７５２ａ１，７５２ａ２が発光する。発光層７５２ａ１，７５２ａ２を駆動するための駆動回路は、たとえば図３に示した回路構成が適用される。第２の実施形態の例を用いて、半導体層のｎ形半導体層とｐ形半導体層を入れ替えて、ｎチャネルのトランジスタで半導体層を駆動する構成とすることもできる。その場合には、駆動回路は、図１５の回路構成が適用される。
　サブピクセル群７２０の構成について詳細に説明する。
　ＴＦＴ下層膜１０６は、面１０２ａ上に形成されている。ＴＦＴ下層膜１０６は、平坦化されており、ＴＦＴ下層膜１０６上にＴＦＴチャネル１０４－１，１０４－２等が形成されている。
　絶縁層１０５は、ＴＦＴ下層膜１０６およびＴＦＴチャネル１０４－１，１０４－２を覆っている。ゲート１０７－１は、絶縁層１０５を介して、ＴＦＴチャネル１０４－１上に設けられている。ゲート１０７－２は、絶縁層１０５を介して、ＴＦＴチャネル１０４－２上に設けられている。トランジスタ１０３－１は、ＴＦＴチャネル１０４－１とゲート１０７－１とを含む。トランジスタ１０３－２は、ＴＦＴチャネル１０４－２とゲート１０７－２とを含む。
　ＴＦＴチャネル１０４－１は、ｐ形にドープされた領域１０４ｓ１，１０４ｄ１を含んでおり、領域１０４ｓ１，１０４ｄ１は、それぞれトランジスタ１０３－１のソース領域、ドレイン領域である。領域１０４ｉ１は、ｎ形にドープされており、トランジスタ１０３－１のチャネルを形成する。ＴＦＴチャネル１０４－２も同様に、ｐ形にドープされた領域１０４ｓ２，１０４ｄ２を含んでおり、領域１０４ｓ２，１０４ｄ２は、それぞれトランジスタ１０３－２のソース領域、ドレイン領域である。領域１０４ｉ２は、ｎ形にドープされており、トランジスタ１０３－２のチャネルを形成する。
　絶縁膜１０８は、絶縁層１０５およびゲート１０７－１，１０７－２を覆っている。本実施形態では、回路１０１は、ＴＦＴチャネル１０４－１，１０４－２、絶縁層１０５、絶縁膜１０８、ビア１１１ｓ１，１１１ｄ１，１１１ｓ２，１１１ｄ２および第１配線層１１０を含むものとする。
　第１配線層１１０は、絶縁膜１０８上に設けられている。第１配線層１１０は、配線７１０ｆ，７１０ｓ１，７１０ｓ２，７１０ｄ１，７１０ｄ２を含む。
　配線７１０ｆは、発光領域７５１Ｒ１，７５１Ｒ２の間に設けられている。配線７１０ｆは、この例では、図３１に図示された回路要素のいずれにも電気的に接続されていないが、任意の電位あるいは回路要素に接続することができる。配線７１０ｆは、発光領域７５１Ｒ１，７５１Ｒ２の間に配置されることによって、発光領域７５１Ｒ１，７５１Ｒ２のそれぞれから出射される光を遮光する。配線７１０ｆは、トランジスタ１０３－１，１０３－２に対する遮光機能に限らず、発光領域７５１Ｒ１，７５１Ｒ２が発光する光が相互に交わって混光することを防止する機能も有している。
　配線７１０ｓ１は、領域１０４ｓ１の上方に設けられている。ビア１１１ｓ１は、配線７１０ｓ１と領域１０４ｓ１との間に設けられ、配線７１０ｓ１と領域１０４ｓ１とを電気的に接続する。配線７１０ｓ２は、領域１０４ｓ２の上方に設けられている。ビア１１１ｓ２は、配線７１０ｓ２と領域１０４ｓ２との間に設けられ、配線７１０ｓ２と領域１０４ｓ２とを電気的に接続する。配線７１０ｓ１，７１０ｓ２は、たとえば図３に示した回路の電源線３に接続される。
　配線７１０ｄ１は、領域１０４ｄ１の上方に設けられている。ビア１１１ｄ１は、配線７１０ｄ１と領域１０４ｄ１との間に設けられ、配線７１０ｄ１と領域１０４ｄ１とを電気的に接続する。配線７１０ｄ１は、ビア７６１ｄ１の一端に接続されている。配線７１０ｄ２は、領域１０４ｄ２の上方に設けられている。ビア１１１ｄ２は、配線７１０ｄ２と領域１０４ｄ２との間に設けられ、配線７１０ｄ２と領域１０４ｄ２とを電気的に接続する。配線７１０ｄ２は、ビア７６１ｄ２の一端に接続されている。
　第１層間絶縁膜１１２は、絶縁膜１０８および第１配線層１１０を覆って設けられている。第１層間絶縁膜１１２は、平坦化面１１２Ｆを有する。
　グラフェンシート７４０ａは、平坦化面１１２Ｆ上に設けられている。グラフェンシート７４０ａは、十分薄く、高い透光性を有する。
　半導体層７５０は、グラフェンシート７４０ａ上に設けられている。グラフェンシート７４０ａのＸＹ平面視での外周は、半導体層７５０のＸＹ平面視での外周にほぼ一致する。半導体層７５０の発光面７５１Ｓは、グラフェンシート７４０ａに接している。発光面７５１Ｓは、ｎ形半導体層７５１の面である。発光面７５１Ｓは、複数の発光領域７５１Ｒ１，７５１Ｒ２を含む。
　半導体層７５０は、ｎ形半導体層７５１と、発光層７５２ａ１，７５２ａ２と、ｐ形半導体層７５３ａ１，７５３ａ２と、を含む。発光層７５２ａ１は、ｎ形半導体層７５１上に設けられている。発光層７５２ａ２は、発光層７５２ａ１と分離され離間して、ｎ形半導体層７５１上に設けられている。ｐ形半導体層７５３ａ１は、発光層７５２ａ１上に設けられている。ｐ形半導体層７５３ａ２は、ｐ形半導体層７５３ａ１とは分離され離間して、発光層７５２ａ２上に設けられている。
　ｐ形半導体層７５３ａ１は、発光層７５２ａ１が設けられた面の反対側に設けられた天面７５３Ｕ１を有する。ｐ形半導体層７５３ａ２は、発光層７５２ａ２が設けられた面の反対側に設けられた天面７５３Ｕ２を有する。
　発光領域７５１Ｒ１は、発光面７５１Ｓのうち、天面７５３Ｕ１の反対側の領域にほぼ一致する領域である。発光領域７５１Ｒ２は、発光面７５１Ｓのうち、天面７５３Ｕ２の反対側の領域にほぼ一致する領域である。
　図３２は、本実施形態の画像表示装置の一部を例示する模式的な断面図である。
　図３２は、発光領域７５１Ｒ１，７５１Ｒ２を説明するための模式図である。
　図３２に示すように、発光領域７５１Ｒ１，７５１Ｒ２は、発光面７５１Ｓ上の面である。図３２では、半導体層７５０のうち、発光領域７５１Ｒ１，７５１Ｒ２を含む部分を発光部Ｒ１，Ｒ２とそれぞれ呼ぶ。発光部Ｒ１は、ｎ形半導体層７５１の一部、発光層７５２ａ１およびｐ形半導体層７５３ａ１を含んでいる。発光部Ｒ２は、ｎ形半導体層７５１の一部、発光層７５２ａ２およびｐ形半導体層７５３ａ２を含んでいる。
　本実施形態では、発光部Ｒ１では、発光領域７５１Ｒ１は、天面７５３Ｕ１の反対側の面である。発光部Ｒ２では、発光領域７５１Ｒ２は、天面７５３Ｕ２の反対側の面である。発光面７５１Ｓにわたって、グラフェンシート７４０ａで覆われている。グラフェンシート７４０ａは、画像表示装置の製造方法について、図７Ｂ等に関連して説明したように、グラフェン層１１４０をエッチングにより加工して形成される。グラフェンシート７４０ａは、半導体層７５０の形成時にグラフェン層１１４０をオーバエッチングすることにより形成される。そのため、グラフェンシート７４０ａのＸＹ平面視での外周は、半導体層７５０のＸＹ平面視での外周にほぼ一致する。
　半導体層７５０は、接続部Ｒ０を含んでいる。接続部Ｒ０は、発光部Ｒ１，Ｒ２の間に設けられており、ｎ形半導体層７５１の一部である。接続部Ｒ０には、図３１に示したビア７６１ｋの一端が接続されており、発光部Ｒ１，Ｒ２間の電流の経路を提供する。
　発光部Ｒ１では、接続部Ｒ０を介して供給された電子は、発光層７５２ａ１に供給される。発光部Ｒ１では、天面７５３Ｕ１から供給された正孔は、発光層７５２ａ１に供給される。発光層７５２ａ１に供給された電子および正孔は、結合されて発光する。発光層７５２ａ１で発光された光は、発光部Ｒ１のｎ形半導体層７５１の部分をとおって発光面７５１Ｓに達する。光は、発光部Ｒ１内をＺ軸方向に沿ってほぼ直進するので、発光面７５１Ｓのうち発光するのは、発光領域７５１Ｒ１となる。したがって、この例では、発光領域７５１Ｒ１は、ＸＹ平面視で、発光面７５１Ｓに投影された発光層７５２ａ１の外周が囲む領域にほぼ一致する。
　発光部Ｒ２についても発光部Ｒ１と同様である。すなわち、発光部Ｒ２では、接続部Ｒ０を介して供給された電子は、発光層７５２ａ２に供給される。発光部Ｒ２では、天面７５３Ｕ２から供給された正孔は、発光層７５２ａ２に供給される。発光層７５２ａ２に供給された電子および正孔は、結合されて発光する。発光層７５２ａ２で発光された光は、発光部Ｒ２のｎ形半導体層７５１の部分をとおって発光面７５１Ｓに達する。光は、発光部Ｒ２内をＺ軸方向に沿ってほぼ直進するので、発光面７５１Ｓのうち発光するのは、発光領域７５１Ｒ２となる。したがって、この例では、発光領域７５１Ｒ２は、ＸＹ平面視で、発光面７５１Ｓに投影された発光層７５２ａ２の外周が囲む領域にほぼ一致する。
　このようにして、半導体層７５０において、ｎ形半導体層７５１を共有して、発光面７５１Ｓ上に複数の発光領域７５１Ｒ１，７５１Ｒ２を形成することができる。
　本実施形態では、半導体層７５０の複数の発光層７５２ａ１，７５２ａ２および複数のｐ形半導体層７５３ａ１，７５３ａ２において、ｎ形半導体層７５１の一部を接続部Ｒ０とすることによって、半導体層７５０を形成することができる。したがって、上述した第１の実施形態や第２の実施形態等の場合の発光素子１５０，２５０の形成方法と同様にして、半導体層７５０を形成することができる。
　図３１に戻って説明を続ける。
　第２層間絶縁膜１５６は、平坦化面１１２Ｆ、グラフェンシート７４０ａおよび半導体層７５０を覆って設けられている。
　第２配線層１６０は、第２層間絶縁膜１５６上に設けられている。第２配線層１６０は、配線７６０ｄ１，７６０ｄ２，７６０ｋを含む。配線７６０ｄ１は、接続部材７６１ａ１を介して、天面７５３Ｕ１に接続されている。配線７６０ｄ２は、接続部材７６１ａ２を介して、天面７５３Ｕ２に接続されている。配線７６０ｋは、たとえば図３の回路の接地線４に接続されている。
　ビア７６１ｄ１は、第２層間絶縁膜１５６および第１層間絶縁膜１１２を貫通し、配線７１０ｄ１に達するように設けられている。ビア７６１ｄ１は、配線７６０ｄ１と配線７１０ｄ１との間に設けられ、配線７６０ｄ１と配線７１０ｄ１とを電気的に接続する。ビア７６１ｄ２は、第２層間絶縁膜１５６および第１層間絶縁膜１１２を貫通し、配線７１０ｄ２に達するように設けられている。ビア７６１ｄ２は、配線７６０ｄ２と配線７１０ｄ２との間に設けられ、配線７６０ｄ２と配線７１０ｄ２とを電気的に接続する。
　ビア７６１ｋは、第２層間絶縁膜１５６を貫通し、ｎ形半導体層７５１に達するように設けられている。ビア７６１ｋは、配線７６０ｋとｎ形半導体層７５１との間で、配線７６０ｋとｎ形半導体層７５１とを電気的に接続する。
　たとえば、トランジスタ１０３－１，１０３－２は、隣接するサブピクセルの駆動トランジスタであり、順次駆動される。トランジスタ１０３－１から供給された正孔が発光層７５２ａ１に注入され、配線７６０ｋから供給された電子が発光層７５２ａ１に注入されると、発光層７５２ａ１は発光し、発光領域７５１Ｒ１から光が放射される。トランジスタ１０３－２から供給された正孔が発光層７５２ａ２に注入され、配線７６０ｋから供給された電子が発光層７５２ａ２に注入されると、発光層７５２ａ２は発光し、発光領域７５１Ｒ２から光が放射される。
　本実施形態の画像表示装置の効果について説明する。
　本実施形態の画像表示装置は、上述した他の実施形態の画像表示装置と同様に、半導体層７５０を形成するための転写工程の時間を短縮し、工程数を削減することができるとの効果を有する。この他、複数の発光部Ｒ１，Ｒ２について、接続部Ｒ０を共有することができるので、接続部Ｒ０に設けるビア７６１ｋの数を減らすことが可能になる。ビアの本数を減らすことによって、サブピクセル群７２０を構成する発光部Ｒ１，Ｒ２のピッチを縮小することが可能になり、小型、高精細の画像表示装置とすることが可能になる。
　本実施形態では、発光領域７５１Ｒ１，７５１Ｒ２は、出射した光が外部に放射されるまでに、第１層間絶縁膜１１２、絶縁膜１０８、絶縁層１０５、ＴＦＴ下層膜１０６および基板１０２を通過する必要がある。このため、外部に放射されるまでの経路で、光が広がることが考えられる。本実施形態では、光が外部に放射されるまでの経路の途中に配線７１０ｆを設けているので、広がる光を遮蔽することによって、隣接する画素から出射される光が混光することを防止する。そのため、画素ピッチを狭くして高画質の画像表示装置を実現することが可能になる。上述の例では、発光領域が２つ設けられている場合について説明したが、発光領域は、２つに限ることなく、３つ以上の任意の数にすることも可能である。
　（第８の実施形態）
　上述した画像表示装置は、適切なピクセル数を有する画像表示モジュールとして、たとえばコンピュータ用ディスプレイ、テレビ、スマートフォンのような携帯用端末、あるいは、カーナビゲーション等とすることができる。
　図３３は、本実施形態に係る画像表示装置を例示するブロック図である。
　図３３には、コンピュータ用ディスプレイの構成の主要な部分が示されている。
　図３３に示すように、画像表示装置８０１は、画像表示モジュール８０２を備える。画像表示モジュール８０２は、たとえば上述した第１の実施形態の場合の構成を備えた画像表示装置である。画像表示モジュール８０２は、サブピクセル２０を含む複数のサブピクセルが配列された表示領域２、行選択回路５および信号電圧出力回路７を含む。
　画像表示装置８０１は、コントローラ８７０をさらに備えている。コントローラ８７０は、図示しないインタフェース回路によって分離、生成される制御信号を入力して、行選択回路５および信号電圧出力回路７に対して、各サブピクセルの駆動および駆動順序を制御する。
　（変形例）
　図３４は、本実施形態の変形例に係る画像表示装置を例示するブロック図である。
　図３４には、高精細薄型テレビの構成が示されている。
　図３４に示すように、画像表示装置９０１は、画像表示モジュール９０２を備える。画像表示モジュール９０２は、たとえば上述した第１の実施形態の場合の構成を備えた画像表示装置１である。画像表示装置９０１は、コントローラ９７０およびフレームメモリ９８０を備える。コントローラ９７０は、バス９４０によって供給される制御信号にもとづいて、表示領域２の各サブピクセルの駆動順序を制御する。フレームメモリ９８０は、１フレーム分の表示データを格納し、円滑な動画再生等の処理のために用いられる。
　画像表示装置９０１は、Ｉ／Ｏ回路９１０を有する。Ｉ／Ｏ回路９１０は、図３４では、単に「Ｉ／Ｏ」と表記されている。Ｉ／Ｏ回路９１０は、外部の端末や装置等と接続するためのインタフェース回路等を提供する。Ｉ／Ｏ回路９１０には、たとえば外付けのハードディスク装置等を接続するＵＳＢインタフェースや、オーディオインタフェース等が含まれる。
　画像表示装置９０１は、受信部９２０および信号処理部９３０を有する。受信部９２０には、アンテナ９２２が接続され、アンテナ９２２によって受信された電波から必要な信号を分離、生成する。信号処理部９３０は、ＤＳＰ（Digital Signal Processor）やＣＰＵ（Central Processing Unit）等を含んでおり、受信部９２０によって分離、生成された信号は、信号処理部９３０によって、画像データや音声データ等に分離、生成される。
　受信部９２０および信号処理部９３０を、携帯電話の送受信用やＷｉＦｉ用、ＧＰＳ受信器等の高周波通信モジュールとすることによって、他の画像表示装置とすることもできる。たとえば、適切な画面サイズおよび解像度の画像表示モジュールを備えた画像表示装置は、スマートフォンやカーナビゲーションシステム等の携帯情報端末とすることができる。
　本実施形態の場合の画像表示モジュールは、第１の実施形態の場合の画像表示装置の構成に限らず、その変形例や他の実施形態の場合としてもよい。本実施形態および変形例の場合の画像表示モジュールは、図１２および図１３で示したように、多数のサブピクセルを含む構成とされる。
　以上説明した実施形態によれば、発光素子の転写工程を短縮し、歩留りを向上した画像表示装置の製造方法および画像表示装置を実現することができる。
　以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、請求の範囲に記載された発明およびその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
　１，２０１，８０１，９０１　画像表示装置、２　表示領域、３　電源線、４　接地線、５，２０５　行選択回路、６，２０６　走査線、７，２０７　信号電圧出力回路、８，２０８　信号線、１０　ピクセル、２０，２０ａ，２２０，３２０，４２０，５２０，６２０　サブピクセル、２２，２２２　発光素子、２４，２２４　選択トランジスタ、２６，２２６　駆動トランジスタ、２８，２２８　キャパシタ、１００　駆動回路基板、１０１　回路、１０２　基板、１０２ａ，１０２ｂ，１０６Ｓ　面、１０３，１０３－１，１０３－２，２０３　トランジスタ、１０４，１０４－１，１０４－２，２０４　ＴＦＴチャネル、１０５　絶縁層、１０７，１０７－１，１０７－２　ゲート、１０８　絶縁膜、１１０　第１配線層、１１２　第１層間絶縁膜、１４０ａ　グラフェンシート、１５０，２５０，６５０　発光素子、１５１Ｓ，２５３Ｓ，６５１Ｓ，７５１Ｓ　発光面、１５６　第２層間絶縁膜、１６０ｄ，１６０ｋ，２３０ａ，２６０ａ，４７０ａ，４７０ｂ，５６０ｄ，７６０ｄ１，７６０ｄ２，７６０ｋ　配線、１６１ｄ，１６１ｋ，２６１ａ，７６１ｄ１，７６１ｄ２，７６１ｋ　ビア、１８０，１８０ａ　カラーフィルタ、２３０　第３配線層、４７０　第４配線層、７２０　サブピクセル群、１１３０　透光性導電膜、１１４０　グラフェン層、１１５０　半導体層、１１６０　メタル層、１１８０　補強基板、１１９２　構造体

Claims (23)

  1. 　基板の第１面上に形成された回路素子と、前記回路素子に接続された第１配線層と、前記回路素子および前記第１配線層を覆う第１絶縁膜と、を含む第１基板を準備する工程と、
    　前記第１絶縁膜上にグラフェンを含む層を形成する工程と、
    　前記グラフェンを含む層上に発光層を含む半導体層を形成する工程と、
    　前記半導体層を加工して、前記グラフェンを含む層上の発光面と前記発光面の反対側の天面とを含む発光素子を形成する工程と、
    　前記第１絶縁膜、前記グラフェンを含む層および前記発光素子を覆う第２絶縁膜を形成する工程と、
    　前記第１絶縁膜および前記第２絶縁膜を貫通する第１ビアを形成する工程と、
    　前記第２絶縁膜上に第２配線層を形成する工程と、
    　を備え、
    　前記第１ビアは、前記第１配線層と前記第２配線層との間に設けられ、前記第１配線層と前記第２配線層とを電気的に接続する画像表示装置の製造方法。
  2. 　前記第２絶縁膜を貫通する第２ビアを形成する工程
    　をさらに備え、
    　前記発光素子は、前記第１面に沿って設けられた接続部を含み、
    　前記第２ビアは、前記第２配線層と前記接続部との間に設けられ前記第２配線層と前記接続部とを電気的に接続する請求項１記載の画像表示装置の製造方法。
  3. 　前記グラフェンを含む層を形成する前に前記第１絶縁膜上に透光性を有する第３配線層を形成する工程をさらに備え、
    　前記第２絶縁膜を貫通する第２ビアを形成する工程
    　をさらに備え、
    　前記第２ビアは、前記第２配線層と前記第３配線層との間に設けられ前記第１配線層と前記第３配線層とを電気的に接続する請求項１記載の画像表示装置の製造方法。
  4. 　前記基板は、透光性を有する請求項１～３のいずれか１つに記載の画像表示装置の製造方法。
  5. 　前記第１面の反対側の第２面に波長変換部材を形成する工程をさらに備えた請求項４記載の画像表示装置の製造方法。
  6. 　前記第２絶縁膜を形成する工程の前に前記天面および前記発光素子の側面を覆うように第４配線層を形成する工程をさらに備えた請求項１～５のいずれか１つに記載の画像表示装置の製造方法。
  7. 　前記基板を除去する工程と、
    　前記基板に代えて波長変換部材を形成する工程と、
    　をさらに備えた請求項１または２に記載の画像表示装置の製造方法。
  8. 　前記第１絶縁膜を貫通する開口によって前記発光面を露出させ、前記発光面を粗面化する工程をさらに備えた請求項７記載の画像表示装置の製造方法。
  9. 　前記波長変換部材は、遮光部と色変換部とを含み、
    　前記色変換部は、前記開口内に形成された請求項８記載の画像表示装置の製造方法。
  10. 　前記第１基板を準備する工程は、前記回路素子上に遮光層を形成する工程を含む請求項１～９のいずれか１つに記載の画像表示装置の製造方法。
  11. 　前記半導体層は、窒化ガリウム系化合物半導体を含む請求項１～１０のいずれか１つに記載の画像表示装置の製造方法。
  12. 　第１面を有する第１部材と、
    　前記第１面上に設けられた回路素子と、
    　前記回路素子に電気的に接続された第１配線層と、
    　前記第１面、前記回路素子および前記第１配線層を覆う第１絶縁膜と、
    　前記第１絶縁膜上に設けられたグラフェンを含む層と、
    　前記グラフェンを含む層上の発光面と前記発光面の反対側の天面とを含む発光素子と、
    　前記第１絶縁膜および前記発光素子を覆う第２絶縁膜と、
    　前記第１絶縁膜および前記第２絶縁膜を貫通して設けられた第１ビアと、
    　前記第２絶縁膜上に設けられた第２配線層と、
    　を備え、
    　前記第１ビアは、前記第１配線層と前記第２配線層との間に設けられ、前記第１配線層と前記第２配線層とを電気的に接続する画像表示装置。
  13. 　前記第１部材は、前記発光素子からの光の波長を変換して出力する色変換部を含む請求項１２記載の画像表示装置。
  14. 　第１面を有する第１部材と、
    　前記第１面上に設けられた回路素子と、
    　前記回路素子に電気的に接続された第１配線層と、
    　前記第１面、前記回路素子および前記第１配線層を覆う第１絶縁膜と、
    　前記第１絶縁膜および前記第１部材を貫通して設けられた透光性部材と、
    　前記透光性部材上の発光面と前記発光面の反対側の天面とを含む発光素子と、
    　前記第１絶縁膜および前記発光素子を覆う第２絶縁膜と、
    　前記第１絶縁膜および前記第２絶縁膜を貫通して設けられた第１ビアと、
    　前記第２絶縁膜上に設けられた第２配線層と、
    　を備え、
    　前記第１部材は、前記透光性部材よりも光透過率の低い遮光部を含み、
    　前記第１ビアは、前記第１配線層と前記第２配線層との間に設けられ、前記第１配線層と前記第２配線層とを電気的に接続する画像表示装置。
  15. 　前記第２絶縁膜を貫通して設けられた第２ビアをさらに備え、
    　前記発光素子は、前記発光面に沿って設けられた接続部を含み、
    　前記第２配線層は、第１配線と、前記第１配線から分離された第２配線と、を含み、
    　前記第１ビアは、前記第１配線と前記第１配線層との間に設けられ、前記第１配線と前記第１配線層とを電気的に接続し、
    　前記第２ビアは、前記第２配線と前記接続部との間に設けられ、前記第２配線と前記接続部とを電気的に接続する請求項１２～１４のいずれか１つに記載の画像表示装置。
  16. 　前記第１絶縁膜上に設けられた光透過性を有する第３配線層と、
    　前記第２絶縁膜を貫通して設けられた第２ビアと、
    　をさらに備え、
    　前記第２配線層は、第１配線と前記第１配線から分離された第２配線とを含み、
    　前記第１ビアは、前記第１配線と前記第１配線層との間に設けられ、前記第１配線と前記第１配線層とを電気的に接続し、
    　前記第２ビアは、前記第２配線と前記第３配線層との間に設けられ、前記第２配線と前記第３配線層とを電気的に接続する請求項１２または１３に記載の画像表示装置。
  17. 　前記天面および前記発光素子の側面を覆い前記天面に電気的に接続された第１電極を含む第４配線層をさらに備え、
    　前記第１電極は、前記第１配線を介して、前記第１ビアに電気的に接続された請求項１６記載の画像表示装置。
  18. 　前記天面にわたって設けられ、前記天面に電気的に接続された第２電極をさらに備え、
    　前記第２電極は、前記第１配線を介して、前記第１ビアに電気的に接続された請求項１６記載の画像表示装置。
  19. 　前記発光面と前記発光素子の側面とのなす内角は、９０°よりも小さい請求項１２～１４のいずれか１つに記載の画像表示装置。
  20. 　前記回路素子と前記発光素子との間に設けられた遮光層をさらに備えた請求項１２～１９のいずれか１つに記載の画像表示装置。
  21. 　前記発光素子は、窒化ガリウム系化合物半導体を含む請求項１２～２０のいずれか１つに記載の画像表示装置。
  22. 　第１面を有する光透過性部材と、
    　前記第１面上に設けられた複数のトランジスタと、
    　前記複数のトランジスタに電気的に接続された第１配線層と、
    　前記第１面、前記複数のトランジスタおよび前記第１配線層を覆う第１絶縁膜と、
    　前記第１絶縁膜上に設けられたグラフェンを含む層と、
    　前記グラフェンを含む層上に、複数の発光領域を形成し得る発光面を含む第１半導体層と、
    　前記第１半導体層上に設けられた複数の発光層と、
    　前記複数の発光層上にそれぞれ設けられ、前記第１半導体層とは異なる導電形を有する複数の第２半導体層と、
    　前記第１絶縁膜、前記第１半導体層、前記複数の発光層および前記複数の第２半導体層を覆う第２絶縁膜と、
    　前記第１絶縁膜および前記第２絶縁膜を貫通して設けられた複数の第１ビアと、
    　前記第２絶縁膜上に設けられた第２配線層と、
    　を備え、
    　前記複数の第２半導体層は、前記第２絶縁膜によって分離され、
    　前記複数の発光層は、前記第２絶縁膜によって分離され、
    　前記複数の第１ビアは、前記第１配線層と前記第２配線層との間に設けられ、前記第１配線層および前記第２配線層を電気的に接続する画像表示装置。
  23. 　第１面を有する光透過性部材と、
    　前記第１面上に設けられた回路素子と、
    　前記回路素子に電気的に接続された第１配線層と、
    　前記第１面、前記回路素子および前記第１配線層を覆う第１絶縁膜と、
    　前記第１絶縁膜上に設けられたグラフェンを含む層と、
    　前記グラフェンを含む層上の発光面と前記発光面の反対側の天面とをそれぞれ含む複数の発光素子と、
    　前記第１絶縁膜および前記複数の発光素子を覆う第２絶縁膜と、
    　前記第１絶縁膜および前記第２絶縁膜を貫通して設けられた第１ビアと、
    　前記第２絶縁膜上に設けられた第２配線層と、
    　を備え、
    　前記第１ビアは、前記第１配線層と前記第２配線層との間に設けられ、前記第１配線層と前記第２配線層とを電気的に接続する画像表示装置。
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