WO2022209748A1 - 画像表示装置の製造方法および画像表示装置 - Google Patents

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肇 秋元
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日亜化学工業株式会社
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    • H01L33/50Wavelength conversion elements
    • H01L33/507Wavelength conversion elements the elements being in intimate contact with parts other than the semiconductor body or integrated with parts other than the semiconductor body

Definitions

  • the embodiments of the present invention relate to an image display device manufacturing method and an image display device.
  • micro LEDs which are minute light emitting elements, as self-luminous elements.
  • a method of manufacturing a display device using micro LEDs a method of sequentially transferring individually formed micro LEDs to a driving circuit has been introduced.
  • the image quality becomes full HD, 4K, 8K, etc.
  • the number of micro LED elements increases.
  • An enormous amount of time is required for the transfer process.
  • a connection failure or the like may occur between the micro LED and the drive circuit or the like, resulting in a decrease in yield.
  • a known technique is to grow a semiconductor layer including a light-emitting layer on a Si substrate, form an electrode on the semiconductor layer, and then attach it to a circuit substrate on which a drive circuit is formed (see, for example, Patent Document 1).
  • An embodiment of the present invention provides an image display device manufacturing method and an image display device in which the transfer process of light emitting elements is shortened and the yield is improved.
  • a method for manufacturing an image display device includes steps of forming a layer containing graphene on a first surface of a substrate, and forming a semiconductor layer including a light-emitting layer on the layer containing graphene.
  • a light-emitting element including a light-emitting surface on the layer containing graphene and an upper surface opposite to the light-emitting surface; the first surface, the layer containing graphene, and forming a first insulating film covering the light emitting element; forming a circuit element on the first insulating film; forming a second insulating film covering the first insulating film and the circuit element; forming a first via penetrating the first insulating film and the second insulating film; and forming a first wiring layer on the second insulating film.
  • the first via is provided between the first wiring layer and the top surface and electrically connects the first wiring layer and the top surface.
  • An image display device comprises: a light-transmitting member having a first surface; a light-emitting element including a light-emitting surface on the first surface and an upper surface opposite to the light-emitting surface; a first insulating film covering one surface and the light emitting element; a circuit element provided on the first insulating film; a second insulating film covering the first insulating film and the circuit element; A first via provided penetrating the film and the second insulating film, and a first wiring layer provided on the second insulating film. The first via is provided between the first wiring layer and the top surface and electrically connects the first wiring layer and the top surface.
  • An image display device comprises a light-transmitting member having a first surface, a first semiconductor layer including a light-emitting surface capable of forming a plurality of light-emitting regions on the first surface, and a plurality of light emitting layers spaced apart on a first semiconductor layer; a plurality of second semiconductor layers respectively provided on the plurality of light emitting layers and having a conductivity type different from that of the first semiconductor layer; a first insulating film covering the first surface, the first semiconductor layer, the plurality of light emitting layers, and the plurality of second semiconductor layers; a plurality of transistors spaced apart from each other on the first insulating film; a second insulating film covering the first insulating film and the plurality of transistors; a plurality of first vias provided through the first insulating film and the second insulating film; and a first wiring layer provided.
  • the plurality of second semiconductor layers and the plurality of light emitting layers are separated by the first insulating film.
  • the plurality of first vias are provided between the first wiring layer and the plurality of second semiconductor layers, respectively, and electrically connect the first wiring layer and the plurality of second semiconductor layers, respectively.
  • An image display device comprises: a light-transmitting member having a first surface; a plurality of light-emitting elements including a light-emitting surface on the first surface and an upper surface opposite to the light-emitting surface; a first insulating film covering the first surface and the plurality of light emitting elements; a circuit element provided on the first insulating film; a second insulating film covering the first insulating film and the circuit elements; A plurality of first vias provided through a first insulating film and the second insulating film, and a first wiring layer provided on the second insulating film. The plurality of first vias are provided between the first wiring layer and the upper surface, and electrically connect the first wiring layer and the upper surface, respectively.
  • a method for manufacturing an image display device is realized in which the transfer process of light emitting elements is shortened and the yield is improved.
  • the present invention it is possible to reduce the size of the light-emitting element and realize a high-definition image display device.
  • FIG. 1 is a schematic cross-sectional view illustrating part of an image display device according to a first embodiment
  • FIG. 1 is a schematic block diagram illustrating an image display device according to a first embodiment
  • FIG. 1 is a schematic plan view illustrating part of an image display device according to a first embodiment
  • FIG. 1 is a schematic cross-sectional view illustrating part of an image display device according to a first embodiment
  • FIG. 1 is a schematic perspective view illustrating an image display device according to a first embodiment
  • FIG. FIG. 5 is a schematic perspective view illustrating an image display device according to a modification of the first embodiment
  • FIG. 5 is a schematic cross-sectional view illustrating part of an image display device according to a second embodiment
  • FIG. 5 is a schematic block diagram illustrating an image display device according to a second embodiment
  • FIG. 11 is a schematic cross-sectional view illustrating a part of an image display device according to a third embodiment
  • 10A to 10C are schematic cross-sectional views illustrating a part of the method for manufacturing the image display device of the third embodiment
  • 10A to 10C are schematic cross-sectional views illustrating a part of the method for manufacturing the image display device of the third embodiment
  • 10A to 10C are schematic cross-sectional views illustrating a part of the method for manufacturing the image display device of the third embodiment
  • 10A to 10C are schematic cross-sectional views illustrating a part of the method for manufacturing the image display device of the third embodiment
  • FIG. 11 is a schematic cross-sectional view illustrating part of an image display device according to a fourth embodiment; It is a schematic cross-sectional view illustrating a part of the manufacturing method of the image display device of the fourth embodiment. It is a schematic cross-sectional view illustrating a part of the manufacturing method of the image display device of the fourth embodiment. It is a schematic cross-sectional view illustrating a part of the manufacturing method of the image display device of the fourth embodiment. It is a schematic cross-sectional view illustrating a part of the manufacturing method of the image display device of the fourth embodiment. It is a schematic cross-sectional view illustrating a part of the manufacturing method of the image display device of the fourth embodiment. It is a schematic cross-sectional view illustrating a part of the manufacturing method of the image display device of the fourth embodiment.
  • FIG. 11 is a schematic cross-sectional view illustrating part of an image display device according to a fifth embodiment
  • 10A to 10C are schematic cross-sectional views illustrating a part of the method for manufacturing the image display device of the fifth embodiment
  • 10A to 10C are schematic cross-sectional views illustrating a part of the method for manufacturing the image display device of the fifth embodiment
  • 10A to 10C are schematic cross-sectional views illustrating a part of the method for manufacturing the image display device of the fifth embodiment
  • 10A to 10C are schematic cross-sectional views illustrating a part of the method for manufacturing the image display device of the fifth embodiment
  • 10A to 10C are schematic cross-sectional views illustrating a part of the method for manufacturing the image display device of the fifth embodiment
  • FIG. 11 is a schematic cross-sectional view illustrating part of an image display device according to a fifth embodiment
  • 10A to 10C are schematic cross-sectional views illustrating a part of the method for manufacturing the image display device of the fifth embodiment
  • 10A to 10C are
  • FIG. 11 is a schematic cross-sectional view illustrating a part of an image display device according to a sixth embodiment
  • FIG. 14 is a schematic cross-sectional view illustrating part of an image display device according to a sixth embodiment
  • FIG. 12 is a schematic cross-sectional view illustrating part of an image display device according to a seventh embodiment
  • FIG. 11 is a schematic cross-sectional view illustrating a part of an image display device according to a seventh embodiment
  • FIG. 12 is a block diagram illustrating an image display device according to an eighth embodiment
  • FIG. FIG. 21 is a block diagram illustrating an image display device according to a modification of the eighth embodiment
  • FIG. 1 is a schematic cross-sectional view illustrating a part of the image display device according to this embodiment.
  • FIG. 1 schematically shows the configuration of a sub-pixel 20 of the image display device of this embodiment.
  • an XYZ three-dimensional coordinate system may be used.
  • the light emitting elements 150 are arranged in a two-dimensional plane as shown in FIGS. 9 and 10, which will be described later.
  • a light emitting element 150 is provided for each sub-pixel 20 .
  • a two-dimensional plane on which the sub-pixels 20 are arranged is defined as an XY plane.
  • the sub-pixels 20 are arranged along the X-axis direction and the Y-axis direction.
  • FIG. 1 shows a cross section taken along line AA' in FIG. 3, which will be described later, and is a cross-sectional view in which cross sections on a plurality of planes perpendicular to the XY plane are connected on one plane.
  • cross-sectional views taken along a plurality of planes perpendicular to the XY plane, such as FIG. 1 do not show the X-axis and Y-axis, but show the Z-axis perpendicular to the XY plane. That is, in these figures, the plane perpendicular to the Z axis is the XY plane.
  • the positive direction of the Z-axis is sometimes referred to as “up” or “upper”, and the negative direction of the Z-axis is referred to as “down” or “downward”.
  • the direction is not limited.
  • the length in the direction along the Z-axis is sometimes called height.
  • the sub-pixel 20 has a light emitting surface 151S substantially parallel to the XY plane.
  • the light emitting surface 151S is a surface that mainly emits light in the negative direction of the Z axis orthogonal to the XY plane.
  • the light emitting surface mainly emits light in the negative direction of the Z axis.
  • the sub-pixel 20 of the image display device includes a substrate (light transmissive member) 102, a graphene layer 140, a light emitting element 150, a first interlayer insulating film (first insulating film) 156, It includes a transistor (circuit element) 103 , a second interlayer insulating film (second insulating film) 108 , a via (first via) 161 a and a first wiring layer 110 .
  • sub-pixels 20 further include color filters 180 .
  • the substrate 102 has two surfaces 102a and 102b, the surface 102b being the surface opposite to the surface 102a, and both surfaces 102a and 102b being substantially parallel to the XY plane.
  • the light emitting element 150 is provided on one surface (first surface) 102a.
  • a color filter 180 is provided on the other surface 102b.
  • the substrate 102 is a translucent substrate such as a glass substrate.
  • a graphene layer 140 is provided between the substrate 102 and the light emitting element 150.
  • the graphene layer 140 is provided on one surface 102 a of the substrate 102 , and the light emitting element 150 is provided on the graphene layer 140 .
  • Graphene layer 140 is used in the formation process of light emitting device 150, as described in connection with FIGS. 4A-6B below.
  • the thickness of the graphene layer 140 is thin enough to transmit light.
  • the light emitting element 150 is provided on the color filter 180 with the graphene layer 140 and the substrate 102 interposed therebetween.
  • the surface of the light emitting element 150 on the color filter 180 is the light emitting surface 151S.
  • the light emitting element 150 is driven by the transistor 103 provided on the first interlayer insulating film 156 .
  • the transistor 103 is a thin film transistor (TFT).
  • Color filter 180 includes light shielding portion 181 and color conversion portion 182 .
  • the color conversion section 182 is provided directly below the light emitting surface 151S of the light emitting element 150 according to the shape of the light emitting surface 151S.
  • a portion of the color filter 180 other than the color conversion portion 182 is a light shielding portion 181 .
  • the light shielding portion 181 is a so-called black matrix, which reduces bleeding due to color mixture of light emitted from the adjacent color conversion portion 182, and enables display of a sharp image.
  • the color conversion unit 182 has one layer or two layers or more.
  • FIG. 1 shows a case where the color conversion section 182 has two layers. Whether the color conversion section 182 has one layer or two layers is determined by the color of the light emitted from the sub-pixel 20, that is, the wavelength.
  • the color conversion section 182 is made up of two layers, a color conversion layer 183 and a filter layer 184 that allows red light to pass through.
  • the color conversion section 182 is preferably made up of two layers, a color conversion layer 183 and a filter layer 184 that allows green light to pass through. If the emission color of the sub-pixels 20 is blue, one layer is preferred.
  • the color conversion section 182 has two layers, one layer is the color conversion layer 183 and the other layer is the filter layer 184 .
  • the color conversion layer 183 is stacked on the filter layer 184 , and the color conversion layer 183 is provided closer to the light emitting element 150 than the filter layer 184 is.
  • the color conversion layer 183 converts the wavelength of light emitted by the light emitting element 150 into a desired wavelength.
  • the light of 467 nm ⁇ 30 nm which is the wavelength of the light emitting element 150
  • the light of 467 nm ⁇ 30 nm which is the wavelength of the light emitting element 150
  • the light of 467 nm ⁇ 30 nm which is the wavelength of the light emitting element 150
  • the light of 467 nm ⁇ 30 nm which is the wavelength of the light emitting element 150
  • the filter layer 184 cuts off the wavelength component of the blue emission that remains without being color-converted by the color conversion layer 183 .
  • the color of the light emitted by the sub-pixel 20 When the color of the light emitted by the sub-pixel 20 is blue, it may be output through the color conversion layer 183 or may be output as it is without the color conversion layer 183 .
  • the wavelength of the light emitted by the light emitting element 150 When the wavelength of the light emitted by the light emitting element 150 is about 467 nm ⁇ 30 nm, the light may be output without passing through the color conversion layer 183 .
  • the wavelength of the light emitted by the light emitting element 150 is set to 410 nm ⁇ 30 nm, it is preferable to provide the color conversion layer 183 in order to convert the wavelength of the output light to about 467 nm ⁇ 30 nm.
  • the subpixel 20 may have the filter layer 184 even in the case of the blue subpixel 20 .
  • the filter layer 184 that transmits blue light, minute external light reflection other than blue light generated on the surface of the light emitting element 150 is suppressed.
  • the substrate 102 is provided on the color filter 180 .
  • a graphene layer 140 is provided on one surface 102 a of the substrate 102 .
  • the graphene layer 140 includes a plurality of graphene sheets 140a.
  • the graphene sheet 140 a is provided for each light emitting element 150 .
  • the outer circumference of the graphene sheet 140a in XY plan view substantially matches the outer circumference of the light emitting element 150 in XY plan view.
  • the light emitting element 150 includes a light emitting surface 151S provided on the graphene sheet (layer containing graphene) 140a.
  • the light emitting element 150 includes an upper surface 153U provided on the opposite side of the light emitting surface 151S.
  • the outer peripheral shape of light emitting surface 151S and upper surface 153U in XY plan view is square or rectangular, and light emitting element 150 is a prismatic element having light emitting surface 151S on surface 102a.
  • the cross section of the prism may be a polygon with pentagons or more.
  • the light emitting element 150 is not limited to a prismatic element, and may be a cylindrical element.
  • the light emitting element 150 includes an n-type semiconductor layer 151, a light emitting layer 152, and a p-type semiconductor layer 153.
  • the n-type semiconductor layer 151, the light emitting layer 152 and the p-type semiconductor layer 153 are stacked in this order from the light emitting surface 151S toward the upper surface 153U.
  • a light emitting surface 151S, which is the n-type semiconductor layer 151, is provided in contact with the graphene sheet 140a.
  • the light emitting element 150 mainly emits light in the negative direction of the Z axis via the light emitting surface 151S, the graphene sheet 140a, the substrate 102 and the color filter 180.
  • the n-type semiconductor layer 151 includes a connecting portion 151a.
  • the connecting portion 151a is provided on one surface 102a of the substrate 102 so as to protrude from the n-type semiconductor layer 151 in one direction.
  • the height of the connection portion 151a from the surface 102a is the same as the height of the n-type semiconductor layer 151 from the surface 102a or lower than the height of the n-type semiconductor layer 151 from the surface 102a.
  • the connecting portion 151 a is part of the n-type semiconductor layer 151 .
  • the connection portion 151a is connected to one end of the via 161k, and the n-type semiconductor layer 151 is electrically connected to the via 161k through the connection portion 151a.
  • the shape of the light-emitting element 150 in XY plan view is, for example, substantially square or rectangular.
  • the shape of the light emitting element 150 in the XY plan view is a polygon including a square, the corners of the light emitting element 150 may be rounded.
  • the shape of the light-emitting element 150 in the XY plane view is cylindrical, the shape of the light-emitting element 150 in the XY plane view is not limited to a circle, and may be, for example, an ellipse.
  • a gallium nitride-based compound semiconductor including a light-emitting layer such as In X Al Y Ga 1-XY N (0 ⁇ X, 0 ⁇ Y, X+Y ⁇ 1) is preferably used for the light-emitting element 150, for example.
  • the gallium nitride-based compound semiconductor described above may be simply referred to as gallium nitride (GaN).
  • the light emitting element 150 in one embodiment of the invention is a so-called light emitting diode.
  • the wavelength of the light emitted by the light emitting element 150 may be in the range from the near-ultraviolet region to the visible light region, and is, for example, approximately 467 nm ⁇ 30 nm.
  • the wavelength of the light emitted by the light emitting element 150 may be blue-violet emission of about 410 nm ⁇ 30 nm.
  • the wavelength of the light emitted by the light emitting element 150 is not limited to the values described above, and may be an appropriate one.
  • a first interlayer insulating film (first insulating film) 156 covers the surface 102 a , the graphene layer 140 including the graphene sheet 140 a , and the light emitting element 150 .
  • the first interlayer insulating film 156 electrically isolates the adjacent light emitting elements 150 from each other.
  • the first interlayer insulating film 156 electrically isolates the light emitting element 150 from circuit elements such as the transistor 103 .
  • First interlayer insulating film 156 provides a flat surface for forming circuit 101 including circuit elements such as transistor 103 . By covering the light emitting element 150, the first interlayer insulating film 156 protects the light emitting element 150 from thermal stress or the like when the transistor 103 or the like is formed.
  • the first interlayer insulating film 156 is preferably made of an organic insulating material.
  • the organic insulating material used for the first interlayer insulating film 156 has light reflectivity, and is preferably white resin.
  • a white resin for the first interlayer insulating film 156 return light caused by laterally emitted light from the light emitting element 150 is reflected. Return light emitted from the light emitting element 150 can also be generated at the interface between the light emitting element 150 and the graphene sheet 140a, the boundary between the light emitting element 150 and the substrate 102, and the like, so that the return light can also be reflected.
  • the white resin for the first interlayer insulating film 156 the luminous efficiency of the light emitting element 150 is substantially improved.
  • the first interlayer insulating film 156 since the first interlayer insulating film 156 has light reflectivity, it reflects scattered light or the like upward from the light emitting element 150, suppresses light reaching the transistor 103, and prevents the transistor 103 from malfunctioning. You can also get the effect of
  • the white resin is formed by dispersing scattering fine particles having a Mie scattering effect in a transparent resin such as a silicon-based resin such as SOG (Spin On Glass) or a novolak-type phenol-based resin.
  • the scattering microparticles are colorless or white, and have diameters that are about 1/10 to several times the wavelength of the light emitted by the light emitting element 150 .
  • Scattering fine particles that are preferably used have a diameter that is about half the wavelength of light.
  • such scattering fine particles include TiO 2 , Al 2 O 3 , ZnO, and the like.
  • the white resin can also be formed by utilizing a large number of fine pores dispersed in the transparent resin.
  • a SiO 2 film or the like may be used by overlapping SOG or the like.
  • the SiO 2 film and the like are formed using, for example, ALD (Atomic-Layer-Deposition) or CVD.
  • the first interlayer insulating film 156 may be made of black resin. By using a black resin for the first interlayer insulating film 156, scattering of light within the sub-pixel 20 is suppressed, and stray light is suppressed more effectively. An image display device with suppressed stray light can display a sharper image.
  • a TFT lower layer film 106 is formed over the first interlayer insulating film 156 .
  • the TFT lower layer film 106 is provided for the purpose of ensuring flatness during formation of the transistor 103 and protecting the TFT channel 104 of the transistor 103 from contamination during heat treatment.
  • the TFT lower layer film 106 is an insulating film such as SiO 2 .
  • the transistor 103 is formed on the TFT lower layer film 106 .
  • circuit elements such as other transistors and capacitors are formed on the TFT lower layer film 106, and the circuit 101 is configured by wiring and the like.
  • the transistor 103 corresponds to the driving transistor 26 in FIG. 2 described later.
  • the selection transistor 24, the capacitor 28, and the like are circuit elements.
  • Circuit 101 includes TFT channel 104 , insulating layer 105 , second interlayer insulating film 108 , vias 111 s and 111 d and first wiring layer 110 .
  • the transistor 103 is a p-channel TFT in this example.
  • Transistor 103 includes TFT channel 104 and gate 107 .
  • the TFT channel 104 is preferably formed by a Low Temperature Poly Silicon (LTPS) process.
  • LTPS Low Temperature Poly Silicon
  • the TFT channel 104 is formed by polycrystallizing and activating the amorphous Si region formed on the TFT underlayer film 106 .
  • laser annealing using a laser is used for polycrystallization and activation of the amorphous Si region.
  • TFTs formed by the LTPS process have sufficiently high mobility.
  • the TFT channel 104 includes regions 104s, 104i and 104d.
  • the regions 104s, 104i, and 104d are all provided on the TFT lower layer film 106 .
  • Region 104i is provided between region 104s and region 104d.
  • the regions 104s and 104d are doped and activated with p-type impurities such as boron (B) or boron fluoride (BF), and function as p-type semiconductor regions.
  • the regions 104s and 104d are ohmically connected to vias 111s and 111d, respectively.
  • the gate 107 is provided on the TFT channel 104 via the insulating layer 105 .
  • the insulating layer 105 is provided to insulate the TFT channel 104 from the gate 107 and to insulate it from other adjacent circuit elements.
  • a potential lower than that of region 104s is applied to gate 107, a channel is formed in region 104i, thereby controlling the current flowing between regions 104s and 104d.
  • the insulating layer 105 is, for example, SiO2 .
  • the insulating layer 105 may be a multilayer insulating layer containing SiO 2 , Si 3 N 4 or the like.
  • the gate 107 may be made of, for example, polycrystalline Si, or may be made of a refractory metal such as W or Mo. Gate 107 is formed by, for example, CVD when it is formed of a polycrystalline Si film.
  • a second interlayer insulating film 108 is provided on the gate 107 and the insulating layer 105 .
  • the second interlayer insulating film 108 is made of the same material as the first interlayer insulating film 156, for example. That is, the second interlayer insulating film 108 is formed of an inorganic film such as white resin or SiO 2 .
  • the second interlayer insulating film 108 also functions as a planarizing film for forming the first wiring layer 110 .
  • the vias 111 s and 111 d are provided through the second interlayer insulating film 108 and the insulating layer 105 .
  • the first wiring layer 110 is formed on the second interlayer insulating film 108 .
  • the first wiring layer 110 includes a plurality of wirings that can have different potentials.
  • the first wiring layer 110 includes wirings 110s, 110d, and 110k. These wirings 110s, 110d, and 110k are formed separately.
  • a portion of the wiring 110s is provided above the region 104s. Another portion of the wiring 110s is connected to, for example, a power supply line 3 shown in FIG. 2, which will be described later. A portion of the wiring 110d is provided above the region 104d. Other portions of the wiring 110d are provided above the upper surface 153U. A portion of the wiring 110k is provided above the connecting portion 151a. The other portion of line 110k is connected to, for example, ground line 4 shown in the circuit of FIG. 2, which will be described later.
  • the symbols representing the wiring layers are displayed next to the wiring that constitutes the wiring layer.
  • the reference numerals of the first wiring layer 110 are displayed beside the wiring 110s.
  • the via 111s is provided between the wiring 110s and the region 104s and electrically connects the wiring 110s and the region 104s.
  • the via 111d is provided between the wiring 110d and the region 104d and electrically connects the wiring 110d and the region 104d.
  • the wiring 110s is connected to the region 104s via the via 111s.
  • Region 104 s is the source region of transistor 103 . Therefore, the source region of transistor 103 is electrically connected, for example, to power supply line 3 shown in the circuit of FIG. 2 to be described later, through via 111s and line 110s.
  • the wiring 110d is connected to the region 104d via the via 111d.
  • Region 104 d is the drain region of transistor 103 .
  • a via (first via) 161a is provided to penetrate the second interlayer insulating film 108, the insulating layer 105, the TFT lower layer film 106 and the first interlayer insulating film 156 and reach the upper surface 153U.
  • the via 161 a is provided between the wiring (first wiring) 110 d and the upper surface 153 U and electrically connects the wiring 110 d and the p-type semiconductor layer 153 . Therefore, the p-type semiconductor layer 153 is electrically connected to the drain region of the transistor 103 through the via 161a, the wiring 110d and the via 111d.
  • a via (second via) 161k is provided to penetrate the second interlayer insulating film 108, the insulating layer 105, the TFT lower layer film 106 and the first interlayer insulating film 156 and reach the connecting portion 151a.
  • the via 161k is provided between the wiring (second wiring) 110k and the connecting portion 151a, and electrically connects the wiring 110k and the connecting portion 151a. Therefore, n-type semiconductor layer 151 is electrically connected to, for example, ground line 4 of the circuit of FIG.
  • the first wiring layer 110 and the vias 111s, 111d, 161a, and 161k are formed of, for example, Al, an alloy of Al, a laminated film of Al and Ti, or the like.
  • Al is laminated on a Ti thin film, and Ti is further laminated on Al.
  • a protective layer may be provided over the second interlayer insulating film 108 and the first wiring layer 110 for protection from the external environment.
  • FIG. 2 is a schematic block diagram illustrating the image display device according to this embodiment.
  • the image display device 1 of this embodiment has a display area 2 .
  • Sub-pixels 20 are arranged in the display area 2 .
  • the sub-pixels 20 are arranged, for example, in a grid.
  • n sub-pixels 20 are arranged along the X-axis and m sub-pixels 20 are arranged along the Y-axis.
  • the image display device 1 further has a power line 3 and a ground line 4 .
  • the power lines 3 and the ground lines 4 are laid out in a grid pattern along the array of the sub-pixels 20 .
  • a power supply line 3 and a ground line 4 are electrically connected to each sub-pixel 20 to supply power to each sub-pixel 20 from a DC power supply connected between a power supply terminal 3a and a GND terminal 4a.
  • a power terminal 3 a and a GND terminal 4 a are provided at ends of the power line 3 and the ground line 4 , respectively, and are connected to a DC power supply circuit provided outside the display area 2 .
  • a positive voltage is supplied to the power supply terminal 3a with reference to the GND terminal 4a.
  • the image display device 1 further has scanning lines 6 and signal lines 8 .
  • the scanning lines 6 are laid in a direction parallel to the X-axis. That is, the scanning lines 6 are laid out along the array of the sub-pixels 20 in the row direction.
  • the signal lines 8 are laid in a direction parallel to the Y-axis. That is, the signal lines 8 are wired along the array of the sub-pixels 20 in the column direction.
  • the image display device 1 further has a row selection circuit 5 and a signal voltage output circuit 7 .
  • Row selection circuit 5 and signal voltage output circuit 7 are provided along the outer edge of display area 2 .
  • the row selection circuit 5 is provided along the Y-axis direction of the outer edge of the display area 2 .
  • a row selection circuit 5 is electrically connected to the sub-pixels 20 in each column via scanning lines 6 and supplies a selection signal to each sub-pixel 20 .
  • the signal voltage output circuit 7 is provided along the X-axis direction on the outer edge of the display area 2 .
  • the signal voltage output circuit 7 is electrically connected to the sub-pixels 20 in each row via signal lines 8 and supplies signal voltages to each sub-pixel 20 .
  • the sub-pixel 20 includes a light emitting element 22, a select transistor 24, a drive transistor 26, and a capacitor 28.
  • the select transistor 24 may be labeled T1
  • the drive transistor 26 may be labeled T2
  • the capacitor 28 may be labeled Cm.
  • the light emitting element 22 is connected in series with the driving transistor 26 .
  • the driving transistor 26 is a p-channel TFT, and the drain electrode of the driving transistor 26 is connected to the anode electrode of the light emitting element 22 .
  • the main electrodes of drive transistor 26 and select transistor 24 are the drain and source electrodes.
  • An anode electrode of the light emitting element 22 is connected to the p-type semiconductor layer.
  • a cathode electrode of the light emitting element 22 is connected to the n-type semiconductor layer.
  • a series circuit of the light emitting element 22 and the driving transistor 26 is connected between the power supply line 3 and the ground line 4 .
  • the drive transistor 26 corresponds to the transistor 103 in FIG. 1, and the light emitting element 22 corresponds to the light emitting element 150 in FIG.
  • the current flowing through the light emitting element 22 is determined by the voltage applied between the gate and source of the driving transistor 26, and the light emitting element 22 emits light with a brightness corresponding to the current flowing through the light emitting element
  • the select transistor 24 is connected between the gate electrode of the drive transistor 26 and the signal line 8 via the main electrode.
  • a gate electrode of the selection transistor 24 is connected to the scanning line 6 .
  • a capacitor 28 is connected between the gate electrode of the driving transistor 26 and the power supply line 3 .
  • the row selection circuit 5 selects one row from the array of m rows of sub-pixels 20 and supplies a selection signal to the scanning line 6 .
  • a signal voltage output circuit 7 supplies a signal voltage having the required analog voltage value to each sub-pixel 20 of the selected row.
  • a signal voltage is applied across the gate-source of the drive transistors 26 of the sub-pixels 20 in the selected row.
  • the signal voltage is held by capacitor 28 .
  • the drive transistor 26 causes a current corresponding to the signal voltage to flow through the light emitting element 22 .
  • the light emitting element 22 emits light with a brightness corresponding to the current that flows.
  • the row selection circuit 5 sequentially switches the rows to be selected and supplies selection signals. That is, the row selection circuit 5 scans the rows in which the sub-pixels 20 are arranged. A current corresponding to the signal voltage flows through the light emitting elements 22 of the sequentially scanned sub-pixels 20 to emit light. The brightness of the sub-pixel 20 is determined by the current flowing through the light emitting element 22 . The sub-pixels 20 emit light with gradation based on the determined brightness, and an image is displayed in the display area 2 .
  • FIG. 3 is a schematic plan view illustrating a part of the image display device of this embodiment.
  • the AA' line represents the cutting line in the cross-sectional view of FIG. 1 and the like.
  • the light emitting element 150 and the driving transistor 103 are stacked in the Z-axis direction with the first interlayer insulating film 156 interposed therebetween.
  • Light emitting element 150 corresponds to light emitting element 22 in FIG.
  • the drive transistor 103 corresponds to the drive transistor 26 in FIG. 2 and is also denoted as T2.
  • the cathode electrode of the light emitting element 150 is provided by the connecting portion 151a.
  • the connection portion 151 a is provided in a layer below the transistor 103 and the first wiring layer 110 .
  • the connecting portion 151a is electrically connected to the wiring 110k through the via 161k. More specifically, one end of the via 161k is connected to the connecting portion 151a. The other end of via 161k is connected to wiring 110k through contact hole 161k1.
  • the anode electrode of the light emitting device 150 is provided by the p-type semiconductor layer 153 shown in FIG.
  • the upper surface 153U of the p-type semiconductor layer 153 is connected to the wiring 110d through the via 161a. More specifically, one end of via 161a is connected to upper surface 153U. The other end of via 161a is connected to wiring 110d through contact hole 161a1.
  • the other end of the wiring 110d is connected to the drain electrode of the transistor 103 via the via 111d shown in FIG.
  • the drain electrode of transistor 103 is region 104d shown in FIG.
  • a source electrode of the transistor 103 is connected to the wiring 110s through the via 111s illustrated in FIG.
  • the source electrode of transistor 103 is region 104s shown in FIG.
  • the first wiring layer 110 includes the power line 3 and the wiring 110 s is connected to the power line 3 .
  • the ground line 4 is provided in a layer above the first wiring layer 110 .
  • an interlayer insulating film is further provided on the first wiring layer 110 .
  • the ground line 4 is provided on the uppermost interlayer insulating film and insulated from the power supply line 3 .
  • the light emitting element 150 can be electrically connected to the first wiring layer 110 provided above the light emitting element 150 by using the vias 161k and 161a.
  • FIG. 4A to 6B are schematic cross-sectional views illustrating part of the method for manufacturing the image display device of this embodiment.
  • the substrate 102 is prepared in the method for manufacturing the image display device of this embodiment.
  • the substrate 102 is a translucent substrate, for example, a substantially rectangular glass substrate of approximately 1500 mm ⁇ 1800 mm.
  • a graphene layer (graphene layer) 1140 is formed on one surface (first surface) 102a of the substrate.
  • the graphene layer 1140 is a layer containing graphene, and is preferably formed by stacking several to ten single graphene layers.
  • a graphene layer 1140 cut into an appropriate size and shape is placed at a predetermined position on the surface 102a and is attracted to the substrate 102 due to the flatness of the surface 102a.
  • Graphene layer 1140 may be adhered onto surface 102a by, for example, an adhesive.
  • the perimeter of the cut graphene layer 1140 in XY plan view is determined according to the perimeter of the semiconductor layer 1150 in XY plan view shown in FIG. 4B described later.
  • the outer circumference of the graphene layer 1140 in the XY plan view and the outer circumference of the semiconductor layer 1150 in the XY plan view are set to sufficiently include the outer circumference of the light emitting element 150 in FIG. 5A described later in the XY plan view. That is, the outer periphery of the light emitting element 150 is arranged within the outer periphery of the graphene layer 1140 and within the outer periphery of the semiconductor layer 1150 in XY plan view.
  • a semiconductor layer 1150 is formed over the graphene layer 1140, as shown in FIG. 4B.
  • the semiconductor layer 1150 includes an n-type semiconductor layer 1151, a light-emitting layer 1152, and a p-type semiconductor layer 1153 in this order from the graphene layer 1140 side toward the positive direction of the Z-axis.
  • the semiconductor layer 1150 includes, for example, GaN, more specifically, In X Al Y Ga 1-XY N (0 ⁇ X, 0 ⁇ Y, X+Y ⁇ 1) and the like.
  • crystal defects due to crystal lattice mismatch are likely to occur, and crystals containing GaN as a main component generally exhibit n-type semiconductor characteristics. Therefore, by growing the graphene layer 1140 from the n-type semiconductor layer 1151, the yield can be improved.
  • Non-Patent Document 1, 2nd prize Such a low-temperature sputtering method is consistent with forming the semiconductor layer 1150 on the glass substrate.
  • a single-crystallized semiconductor layer 1150 including a light-emitting layer 1152 is formed on the graphene layer 1140 by growing a GaN semiconductor layer 1150 on the graphene layer 1140 using an appropriate deposition technique.
  • the semiconductor layer 1150 is formed within the region indicated by the two-dot chain line in FIG. 4B.
  • an amorphous deposit 1162 containing the growth seed material such as Ga may be deposited on the surface 102a where the graphene layer 1140 does not exist.
  • deposits 1162 are stacked in the order of deposits 1162a, 1162b, and 1162c from surface 102a toward the positive direction of the Z-axis.
  • Deposit 1162a was deposited during the formation of n-type semiconductor layer 1151
  • deposit 1162b was deposited during the formation of light-emitting layer 1152
  • deposit 1162c was deposited during the formation of p-type semiconductor layer 1153.
  • the semiconductor layer 1150 is not limited to being formed directly on the graphene layer 1140, and may be formed on a buffer layer formed on the graphene layer 1140. By providing the buffer layer, it may be possible to promote the crystal growth of GaN.
  • the buffer layer can be formed sufficiently thin so as not to impair the light transmittance. good.
  • the semiconductor layer 1150 shown in FIG. 4B is processed into a desired shape by etching to form the light emitting element 150. As shown in FIG. 5A, the semiconductor layer 1150 shown in FIG. 4B is processed into a desired shape by etching to form the light emitting element 150. As shown in FIG. 5A, the semiconductor layer 1150 shown in FIG. 4B is processed into a desired shape by etching to form the light emitting element 150. As shown in FIG.
  • the connecting portion 151a is formed, and then the other portion is formed by further etching.
  • the light emitting element 150 having the connecting portion 151a projecting in one direction from the n-type semiconductor layer 151 on the surface 102a can be formed.
  • a dry etching process for example, is used to form the light emitting element 150, and preferably anisotropic plasma etching (Reactive Ion Etching, RIE) is used.
  • the graphene layer 1140 shown in FIG. 4B is over-etched during the formation of the light emitting device 150 and formed into the graphene sheet 140a. Therefore, the outer circumference of the graphene sheet 140a in XY plan view substantially matches the outer circumference of the light emitting element 150 in XY plan view.
  • a first interlayer insulating film (first insulating film) 156 is formed to cover the surface 102a, the graphene sheet 140a and the light emitting element.
  • the TFT lower layer film 106 is formed on the first interlayer insulating film 156 by, for example, CVD.
  • a Si layer 1104 is formed on the formed TFT lower layer film 106 .
  • the Si layer 1104 is an amorphous Si layer at the time of deposition, and after the deposition, a polycrystalline Si layer 1104 is formed by, for example, scanning an excimer laser pulse a plurality of times.
  • the polycrystallized Si layer 1104 shown in FIG. 5B is processed into an island shape to form the TFT channel 104 .
  • An insulating layer 105 is formed to cover the TFT lower layer film 106 and the TFT channel 104 .
  • the insulating layer 105 functions as a gate insulating film.
  • a gate 107 is formed on the TFT channel 104 with an insulating layer 105 interposed therebetween.
  • An impurity such as B is selectively doped into the gate 107 and thermally activated to form a transistor (circuit element) 103 .
  • the regions 104s and 104d are p-type active regions and function as the source and drain regions of the transistor 103, respectively.
  • Region 104i is an n-type active region and functions as a channel.
  • the transistor 103 is formed at a desired position on the TFT lower layer film 106 in this manner.
  • a second interlayer insulating film (second insulating film) 108 is provided to cover insulating layer 105 and gate 107 .
  • An appropriate manufacturing method is applied to the formation of the second interlayer insulating film 108 according to the material of the second interlayer insulating film 108 .
  • the second interlayer insulating film 108 is formed of SiO2 , techniques such as ALD and CVD are used.
  • the flatness of the second interlayer insulating film 108 may be sufficient to form the first wiring layer 110, and the flattening process may not necessarily be performed. If the planarization process is not performed on the second interlayer insulating film 108, the number of processes can be reduced. For example, when there is a portion where the thickness of the second interlayer insulating film 108 is thin around the light emitting element 150, the depth of the via holes for the vias 161a and 161k can be made shallow, so that sufficient opening can be achieved. caliber can be secured. Therefore, it becomes easy to ensure electrical connection through vias, and it is possible to suppress a decrease in yield due to defective electrical characteristics.
  • Vias 161 a and 161 k are formed through the second interlayer insulating film 108 , insulating layer 105 , TFT lower layer film 106 and first interlayer insulating film 156 .
  • a via (first via) 161a is formed by filling a conductive material into a via hole formed to reach the upper surface 153U, and is electrically connected to the upper surface 153U.
  • a via (second via) 161k is formed by filling a conductive material into a via hole formed to reach the connecting portion 151a, and is electrically connected to the connecting portion 151a.
  • Vias 111s and 111d are formed through the second interlayer insulating film 108 and the insulating layer 105 .
  • the via 111s is formed to reach the region 104s.
  • Via 111d is formed to reach region 104d.
  • RIE for example, is used to form via holes for forming the vias 161a, 161k, 111s, and 111d.
  • a first wiring layer 110 including wirings 110k, 110d, and 110s is formed on the second interlayer insulating film .
  • the wiring 110k is connected to one end of the via 161k.
  • the wiring 110d is connected to one end of the via 161a and one end of the via 111d.
  • the wiring 110s is connected to one end of the via 111s.
  • the wirings 110k, 110d, and 110s may be formed simultaneously with the formation of the vias 161a, 161k, 111d, and 111s.
  • a protective film may be formed to cover the second interlayer insulating film 108 and the first wiring layer 110 in order to protect them from the external environment.
  • FIGS. 7A to 7D are schematic cross-sectional views illustrating part of the method for manufacturing the image display device of this embodiment.
  • FIGS. 7A to 7D show a method of forming color filters by an inkjet method.
  • a structure 1192 is prepared as shown in FIG. 7A.
  • a color filter is formed on the exposed surface (second surface) 102b of the substrate 102 .
  • Structure 1192 is formed by the step shown in FIG. 6B above.
  • the structural body 1192 includes the graphene sheet 140a, the first interlayer insulating film 156, the TFT lower layer film 106, the TFT channel, the insulating layer 105, the gate 107, the vias 111s, 111d, and the TFT lower layer film 106 shown in FIG. 6B. 161a, 161k, the first wiring layer 110, and the like.
  • a light shielding portion 181 is formed in a region on the surface 102b and not including the light emitting surface 151S.
  • the light shielding portion 181 is formed using, for example, screen printing, photolithography, or the like.
  • the phosphor corresponding to the emitted color is ejected from the inkjet nozzle to form the color conversion layer 183.
  • the phosphor colors the area on the surface 102b where the light shielding portion 181 is not formed.
  • a fluorescent paint using a general phosphor material, a perovskite phosphor material, or a quantum dot phosphor material is used. It is preferable to use a perovskite phosphor material or a quantum dot phosphor material, since each emission color can be realized, and the monochromaticity and color reproducibility can be improved.
  • a drying process is performed at an appropriate temperature and time. The thickness of the coating film when colored is set thinner than the thickness of the light shielding portion 181 .
  • the color conversion layer 183 is not formed if the color conversion section is not formed. Further, in the case of forming a blue color conversion layer for a blue light emitting sub-pixel, if only one color conversion layer is sufficient for the color conversion part, the thickness of the coating film of the blue phosphor is preferably equal to the thickness of the color conversion layer. The thickness is the thickness of the filter layer 184 laminated on 183 and is about the same as the thickness of the light shielding portion 181 .
  • paint for the filter layer 184 is jetted from an inkjet nozzle.
  • the paint is applied over the coating film of the phosphor.
  • the total thickness of the coating film of the phosphor and paint is approximately the same as the thickness of the light shielding portion 181 .
  • a color filter 180 is formed.
  • FIG. 8 is a schematic cross-sectional view illustrating a part of a modification of the method for manufacturing the image display device of this embodiment.
  • the figure above the arrow is structure 1192 .
  • the structural body 1192 includes the graphene sheet 140a, the first interlayer insulating film 156, the TFT lower layer film 106, the TFT channel, the insulating layer 105, the gate 107, the vias 111s, 111d, and the TFT lower layer film 106 shown in FIG. 6B.
  • FIG. 161a, 161k, the first wiring layer 110, and the like shows the glass substrate 186, the color filter 180a adhered to the glass substrate 186, and the transparent thin film adhesion layer 189 that adheres the color filter 180a to the structure 1192.
  • FIG. The arrows represent the situation where the color filter 180a is attached to the structure 1192 together with the glass substrate 186 and the transparent thin film adhesive layer 189.
  • circuit 101 including transistor 103 and vias 161a and 161k shown in FIG. 6B.
  • the color filter (wavelength conversion member) 180a includes a light blocking portion 181a, color conversion layers 183R, 183G and 183B, and a filter layer 184a.
  • the light shielding part 181a has the same function as in the case of the inkjet method.
  • the color conversion layers 183R, 183G, and 183B are formed with the same function and the same material as in the case of the inkjet system.
  • the filter layer 184a also has the same function as in the inkjet method.
  • the color filter 180a is adhered to the structure 1192 on one side.
  • the other surface of the color filter 180a is adhered to the glass substrate 186.
  • a transparent thin film adhesive layer 189 is provided on one surface of the color filter 180a, and is adhered to the exposed surface (second surface) 102b of the structure 1192 via the transparent thin film adhesive layer 189.
  • the color filter 180a has color converters arranged in the positive direction of the X-axis in order of red, green, and blue.
  • a red color conversion layer 183R is provided on the layer on the transparent thin film adhesive layer 189 side.
  • a green color conversion layer 183G is provided on the layer on the transparent thin film adhesive layer 189 side.
  • a filter layer 184a is provided on the layer on the glass substrate 186 side for each of the red color conversion section and the green color conversion section.
  • a single-layer color conversion layer 183B is provided from the glass substrate 186 side to the transparent thin film adhesive layer 189 side.
  • the filter layer 184a may be provided on the glass substrate 186 side as in the case of other colors.
  • the frequency characteristics of the filter layer 184 may be the same for all the colors of the color converters, or may be different for each color of the color converters.
  • a light shielding portion 181a is provided between each color conversion portion.
  • the positions of the color conversion layers 183R, 183G, and 183B are aligned with the positions of the light emitting elements 150, and the color filter 180a is attached to the structure 1192 via the transparent thin film adhesive layer 189. Attached.
  • the color filters 180 and 180a are formed in the structure 1192 including the light emitting element 150 and the circuit 101 to form sub-pixels.
  • an appropriate method is selected from inkjet methods, film methods, and other methods that can equally form color filters. According to the formation of the color filter 180 by the ink jet method, it is possible to omit the step of attaching the film and the like, and it is possible to manufacture the image display device 1 shown in FIG. 2 at a lower cost.
  • the color conversion layer 183 be as thick as possible in order to improve the color conversion efficiency.
  • the color conversion layer 183 is too thick, the emitted light of the color-converted light is approximated to Lambertian, whereas the emission angle of the blue light that is not color-converted is limited by the light shielding portions 181 and 181a. be done. As a result, there arises a problem that the display color of the displayed image is dependent on the viewing angle.
  • the thickness of the color conversion layer 183 is set to about half the opening size of the light shielding portions 181 and 181a in order to match the light distribution of the light of the sub-pixel provided with the color conversion layer 183 with the light distribution of the blue light that is not color-converted. It is desirable to
  • the pitch of the sub-pixels 20 is about 30 ⁇ m, so the thickness of the color conversion layer 183 is preferably about 15 ⁇ m.
  • the color conversion material is made of spherical phosphor particles, it is preferable to stack them in a close-packed structure in order to suppress light leakage from the light emitting element 150 .
  • the particle size of the phosphor material forming the color conversion layer 183 is preferably about 5 ⁇ m or less, more preferably about 3 ⁇ m or less.
  • the structure 1192 shown in FIG. 7D and the like is diced together with the color filters 180 and 180a to form an image display device. Note that the process of forming the color filters 180 and 180a may be performed after the structure 1192 is diced.
  • FIG. 9 is a schematic perspective view illustrating an image display device according to this embodiment.
  • the image display device of this embodiment includes a light emitting circuit section 172 having a large number of light emitting elements 150 on a color filter 180 .
  • the light-emitting circuit section 172 includes the light-emitting element 150 as well as the graphene sheet 140a and the first interlayer insulating film 156 formed on the substrate 102 shown in FIG.
  • a circuit 101 including a transistor 103 and the like is provided on the light emitting circuit portion 172 via the TFT lower layer film 106 shown in FIG.
  • the circuit 101 and the light emitting circuit section 172 are electrically connected via the vias 161a and 161k shown in FIG.
  • FIG. 10 is a schematic perspective view illustrating an image display device according to a modification of this embodiment.
  • the color filter 180 is provided.
  • the image display device may emit monochromatic light without providing the color filter.
  • the light emitting element 150 is formed by etching the semiconductor layer 1150 crystal-grown on the substrate 102 . After that, the light emitting element 150 is covered with a first interlayer insulating film 156 , and the circuit 101 including circuit elements such as the transistor 103 for driving the light emitting element 150 is formed on the first interlayer insulating film 156 . Therefore, the manufacturing process can be significantly shortened compared to individually transferring individual light emitting elements onto the substrate 102 .
  • the graphene layer 1140 is formed on the substrate 102, and the formed graphene layer 1140 can be used as a seed for crystal growth of the semiconductor layer 1150.
  • the graphene layer 1140 can be easily formed by attaching graphene cut into a predetermined shape onto the one surface 102a of the substrate 102, and the process can be simple.
  • a 4K image display device has more than 24 million sub-pixels, and an 8K image display device has more than 99 million sub-pixels.
  • Forming such a large number of light-emitting elements individually and mounting them on a circuit board requires an enormous amount of time. Therefore, it is difficult to realize an image display device using micro LEDs at a realistic cost.
  • the yield decreases due to connection failures during mounting, etc., and further cost increases are unavoidable. effect is obtained.
  • the light emitting element 150 is formed after the entire semiconductor layer 1150 is formed on the graphene layer 1140 formed on the substrate 102, so the step of transferring the light emitting element 150 is eliminated. be able to. Therefore, in the manufacturing method of the image display device 1 of the present embodiment, the transfer process time can be shortened and the number of processes can be reduced as compared with the conventional manufacturing method.
  • the light emitting element 150 can be arranged in self-alignment by cutting the graphene into an appropriate shape and attaching it. Therefore, it is not necessary to align the light-emitting element on the substrate 102, and the light-emitting element 150 can be easily miniaturized, which is suitable for high-definition displays.
  • the light-emitting elements 150 and the circuit elements formed on the upper layers of the light-emitting elements 150 are electrically connected by forming vias, so that a uniform connection structure can be achieved. can be realized, and a decrease in yield can be suppressed.
  • the light-emitting element 150 formed on the glass substrate as described above is covered with the first interlayer insulating film 156, and a drive circuit including a TFT is formed on the flattened surface using the LTPS process or the like. , a scanning circuit, or the like can be formed.
  • the LTPS process has the advantage of being able to use existing flat panel display manufacturing processes and plants, and can reduce thermal stress on the underlying light-emitting elements 150 and the like, improving yield. becomes possible.
  • the light emitting element 150 formed in a layer below the transistor 103 and the like is formed by forming a via penetrating the first interlayer insulating film 156, the TFT lower layer film 106, the insulating layer 105 and the second interlayer insulating film 108.
  • the graphene sheet 140a formed from the graphene layer 1140 is a laminate of several atoms to several tens of atoms, so it is sufficiently thin and does not impair the light transmittance. Therefore, the step of removing the substrate 102 on which the graphene layer 140 including the graphene sheet 140a is formed can be omitted. Therefore, the image display device can be formed in fewer steps, and the cost of the image display device can be reduced.
  • FIG. 11 is a schematic cross-sectional view illustrating part of the image display device according to this embodiment.
  • the configurations of the light emitting element 250 and the transistor 203 are different from those of the other embodiments described above.
  • the light emitting surface 253S of the light emitting element 250 is provided by the p-type semiconductor layer 253, and the transistor 203 is n-channel, which differs from the other embodiments described above.
  • the sub-pixel 220 includes a second wiring layer 230 including a wiring 230a, and is different from the other embodiments described above in that the wiring 230a connects the p-type semiconductor layer 253 and the via 261a.
  • the same reference numerals are given to the same components as in other embodiments, and detailed description thereof will be omitted as appropriate.
  • the image display device of this embodiment includes sub-pixels 220 .
  • the sub-pixel 220 includes a substrate 102, a second wiring layer 230, a graphene layer 140, a light emitting element 250, a first interlayer insulating film 156, a transistor (circuit element) 203, a second interlayer insulating film 108, A via (first via) 261 k and a first wiring layer 110 are included.
  • Subpixel 220 further includes color filter 180 .
  • the light emitting element 250 is provided on one surface 102a of the substrate 102, as in the other embodiments described above.
  • a color filter 180 is provided on the other surface 102 b of the substrate 102 .
  • the second wiring layer 230 is provided on the surface 102a.
  • the second wiring layer 230 includes a plurality of wirings 230a.
  • the wiring 230 a is provided for each light emitting element 250 .
  • the second wiring layer 230 including the wiring 230a is formed of a conductive film having optical transparency.
  • the conductive film is formed of, for example, a transparent conductive film such as ITO or ZnO, or a metal thin film formed sufficiently thin to transmit light.
  • a graphene layer 140 including a plurality of graphene sheets 140 a is provided on the second wiring layer 230 .
  • the graphene sheet 140a is provided on the wiring 230a, and the light emitting element 250 is electrically connected to the wiring 230a through the graphene sheet 140a.
  • the light emitting element 250 includes a light emitting surface 253S and an upper surface 251U opposite to the light emitting surface 253S.
  • the light emitting surface 253S is in contact with the graphene sheet 140a. Therefore, the light emitting element 250 emits light in the negative direction of the Z axis via the light emitting surface 253S, the graphene sheet 140a, the wiring 230a, the substrate 102 and the color filter 180.
  • the light emitting element 250 includes a p-type semiconductor layer 253, a light emitting layer 252, and an n-type semiconductor layer 251.
  • the p-type semiconductor layer 253, the light emitting layer 252 and the n-type semiconductor layer 251 are stacked in this order from the light emitting surface 253S toward the upper surface 251U.
  • the light emitting element 250 has the same shape in XY plan view as the light emitting element 150 of the other embodiment described above. An appropriate shape is selected according to the layout of circuit elements and the like.
  • the light-emitting element 250 is a light-emitting diode similar to the light-emitting element 150 shown in FIG.
  • the outer circumference of the wiring 230a is set so as to include the outer circumference of the light emitting element 250 when the light emitting element 250 is projected onto the wiring 230a in the XY plan view. That is, the outer periphery of the light emitting element 250 is arranged so as to be within the outer periphery of the wiring 230a in the XY plan view.
  • the wiring 230a is provided on the surface 102a so as to protrude in one direction from directly below the light emitting surface 253S. One end of a via 261a is connected to the projecting region of the wiring 230a. Therefore, the p-type semiconductor layer 253 is electrically connected to, for example, the power line 3 of the circuit shown in FIG.
  • the outer circumference of the graphene sheet 140a in XY plan view substantially matches the outer circumference of the light emitting element 250 in XY plan view, as in the other embodiments described above.
  • the transistor 203 is provided on the TFT lower layer film 106 .
  • the transistor 203 is an n-channel TFT.
  • Transistor 203 includes TFT channel 204 and gate 107 .
  • transistor 203 is formed by an LTPS process or the like, similar to the other embodiments described above.
  • the circuit 101 includes a TFT channel 204, an insulating layer 105, a second interlayer insulating film 108, vias 111s and 111d, and a wiring layer 110.
  • the TFT channel 204 includes regions 204s, 204i and 204d. Regions 204 s , 204 i and 204 d are provided on TFT lower layer film 106 .
  • the regions 204s and 204d are doped with impurities such as phosphorus (P) and activated to form n-type semiconductor regions.
  • the region 204s is ohmically connected to the via 111s.
  • the region 204d is ohmically connected to the via 111d.
  • the gate 107 is provided above the TFT channel 204 via the insulating layer 105 .
  • the insulating layer 105 insulates the TFT channel 204 and the gate 107 .
  • a channel is formed in region 204i when a higher voltage is applied to gate 107 than region 204s.
  • the current flowing between regions 204s and 204d is controlled by the voltage of gate 107 on region 204s.
  • the TFT channel 204 and the gate 107 are formed by the same material and manufacturing method as those of the TFT channel 104 and the gate 107 in the other embodiments described above.
  • the first wiring layer 110 includes wirings 110s, 110d, and 210a. A portion of the wiring 210a is provided above the wiring 230a. The other portion of interconnection 210a is connected, for example, to power supply line 3 shown in FIG. 12 which will be described later.
  • the vias 111s and 111d are provided through the second interlayer insulating film .
  • the via 111s is provided between the wiring 110s and the region 204s.
  • the via 111s electrically connects the wiring 110s and the region 204s.
  • the via 111d is provided between the wiring 110d and the region 204d.
  • the via 111d electrically connects the wiring 110d and the region 204d.
  • the vias 111s and 111d are formed with the same material and manufacturing method as in the other embodiments described above.
  • a via (first via) 261k is provided to penetrate the second interlayer insulating film 108, the insulating layer 105, the TFT lower layer film 106 and the first interlayer insulating film 156 and reach the upper surface 251U.
  • the via 261k is provided between the wiring (third wiring) 110d and the upper surface 251U, and electrically connects the wiring 110d and the upper surface 251U. Therefore, the n-type semiconductor layer 251 is electrically connected to the region 204d forming the drain electrode of the transistor 203 through the via 261k, the wiring 110d and the via 111d.
  • a via (second via) 261a is provided to penetrate the second interlayer insulating film 108, the insulating layer 105, the TFT lower layer film 106 and the first interlayer insulating film 156 and reach the wiring 230a.
  • the via 261a is provided between the wiring (fourth wiring) 210a and the wiring 230a and electrically connects the wiring 210a and the wiring 230a. Therefore, p-type semiconductor layer 253 is electrically connected to, for example, power supply line 3 of the circuit of FIG. 12 via wiring 230a, via 261a and wiring 210a.
  • FIG. 12 is a schematic block diagram illustrating the image display device of this embodiment.
  • the image display device 201 of this embodiment includes a display area 2 , a row selection circuit 205 and a signal voltage output circuit 207 .
  • the display area 2 for example, sub-pixels 220 are arranged in a grid pattern on the XY plane, as in the other embodiments described above.
  • Pixel 10 includes a plurality of sub-pixels 220 that emit light of different colors, as in the other embodiments described above.
  • Sub-pixel 220R emits red light.
  • Subpixel 220G emits green light.
  • Sub-pixel 220B emits blue light. The emission color and brightness of one pixel 10 are determined by causing the three types of sub-pixels 220R, 220G, and 220B to emit light with desired brightness.
  • One pixel 10 includes three sub-pixels 220R, 220G, 220B, and the sub-pixels 220R, 220G, 220B are linearly arranged on the X-axis, for example, as in this example.
  • Each pixel 10 may have sub-pixels of the same color arranged in the same column, or may have sub-pixels of different colors arranged in different columns as in this example.
  • the sub-pixel 220 includes a light emitting element 222, a select transistor 224, a drive transistor 226, and a capacitor 228.
  • select transistor 224 may be labeled T1
  • drive transistor 226 may be labeled T2
  • capacitor 228 may be labeled Cm.
  • the light emitting element 222 is provided on the power line 3 side, and the drive transistor 226 connected in series with the light emitting element 222 is provided on the ground line 4 side.
  • the driving transistor 226 is connected to the lower potential side than the light emitting element 222 is.
  • the drive transistor 226 is an n-channel transistor.
  • a select transistor 224 is connected between the gate electrode of the drive transistor 226 and the signal line 208 .
  • a capacitor 228 is connected between the gate electrode of the drive transistor 226 and the power supply line 3 .
  • the row selection circuit 205 and the signal voltage output circuit 207 supply signal voltages of polarities different from those in the above-described other embodiments to the signal line 208 in order to drive the drive transistor 226, which is an n-channel transistor.
  • the row selection circuit 205 supplies selection signals to the scanning lines 206 so as to sequentially select one row from the array of m rows of sub-pixels 220 .
  • a signal voltage output circuit 207 supplies a signal voltage having the required analog voltage value to each sub-pixel 220 of the selected row.
  • the drive transistors 226 of the sub-pixels 220 in the selected row pass current through the light emitting elements 222 according to the signal voltage.
  • the light-emitting element 222 emits light with luminance according to the current that flows.
  • FIGS. 13A to 15B are schematic cross-sectional views illustrating part of the method for manufacturing the image display device of this embodiment.
  • a substrate 102 is provided.
  • the substrate 102 is a translucent substrate such as a glass substrate as in the other embodiments described above.
  • a translucent conductive film 1130 is formed on one surface 102a of the prepared substrate 102 .
  • a graphene layer 1140 is formed on the translucent conductive film 1130 .
  • a semiconductor layer 1150 is formed over the graphene layer 1140 as shown in FIG. 13B.
  • a p-type semiconductor layer 1153, a light emitting layer 1152, and an n-type semiconductor layer 1151 are formed in this order from the graphene layer 1140 side toward the positive direction of the Z-axis.
  • a semiconductor layer 1150 is formed over the graphene layer 1140 as shown within the dashed line in FIG. 13B.
  • an amorphous deposit 1162 containing Ga or the like which is a growth seed material, may be deposited.
  • the deposits 1162 are stacked in the order of deposits 1162d, 1162e, and 1162f from the surface 102a toward the positive direction of the Z-axis.
  • Deposit 1162d is shown deposited during formation of p-type semiconductor layer 1153
  • deposit 1162e is deposited during formation of light emitting layer 1152
  • deposit 1162f is shown deposited during formation of n-type semiconductor layer 1151.
  • it is not limited to this.
  • the translucent conductive film 1130 shown in FIG. 13B is processed by etching to form a second wiring layer 230 including wirings 230a.
  • the semiconductor layer 1150 shown in FIG. 13B is processed by etching to form the light emitting element 250 on the wiring 230a.
  • the graphene layer 1140 shown in FIG. 13B is over-etched during the formation of the light emitting device 250 to form the graphene sheet 140a.
  • the first interlayer insulating film 156 is formed covering the surface 102a, the second wiring layer 230 including the wiring 230a, the graphene layer 140 including the graphene sheet 140a, and the light emitting element 250.
  • the TFT lower layer film 106 is formed on the first interlayer insulating film 156, and the Si layer 1104 is formed on the TFT lower layer film 106 and polycrystallized.
  • the Si layer 1104, the polycrystallized Si layer 1104 shown in FIG. 14B is processed into an island shape to form the TFT channel 204.
  • An insulating layer 105 is formed to cover the TFT lower layer film 106 and the TFT channel 204 .
  • the insulating layer 105 functions as a gate insulating film.
  • a gate 107 is formed on the TFT channel 204 with an insulating layer 105 interposed therebetween.
  • the transistor 203 is formed by selectively doping an impurity such as B into the gate 107 and thermally activating it.
  • the regions 204s and 204d are n-type active regions and function as the source and drain regions of the transistor 203, respectively.
  • Region 204i is a p-type active region and functions as a channel.
  • the second interlayer insulating film 108 is formed covering the insulating layer 105 and the transistor 203 . Vias 111s and 111d penetrating the second interlayer insulating film 108 and the insulating layer 105 are formed. A via hole formed to penetrate the second interlayer insulating film 108, the insulating layer 105, the TFT lower layer film 106 and the first interlayer insulating film 156 and reach the upper surface 251U is filled with a conductive material to form a via (first via). 261k is formed. Via 261k is electrically connected to upper surface 251U.
  • a via hole formed to penetrate the second interlayer insulating film 108, the insulating layer 105, the TFT lower layer film 106 and the first interlayer insulating film 156 and reach the wiring 230a is filled with a conductive material to form a via (first via). 261a is formed.
  • the via 261a is electrically connected to the wiring 230a.
  • the wiring 110s is connected to the via 111s.
  • Wiring 110d is connected to via 111d and via 261k.
  • the wiring 210a is connected to the via 261a.
  • the steps of forming the first wiring layer 110 and connecting with the vias 111s, 111d, 261a and 261k may be performed simultaneously with the steps of forming the vias 111s, 111d, 261a and 261k.
  • the color filters 180 shown in FIG. 11 are formed on the other surface 102b of the substrate 102, and the sub-pixels 220 are formed.
  • the color filter 180 is preferably formed by the ink jet method described with reference to FIGS. 7A to 7D, but may be formed by the film attachment method described with reference to FIG. Alternatively, a monochrome image display device may be used without providing a color filter.
  • the effect of the image display device of this embodiment will be described.
  • the image display device of this embodiment has the effect of shortening the time required for the transfer process for forming the light emitting element 250 and reducing the number of processes, as in the other embodiments described above. .
  • the polarity of the TFT to p-channel, it is possible to use the light-emitting surface 253S as the p-type semiconductor layer 253 . Therefore, there are merits such as an improvement in the degree of freedom in layout of circuit elements and in circuit design.
  • the second wiring layer 230 including the wiring 230a is formed of a transparent conductive film, it can be easily introduced into the manufacturing process and easily processed into a desired shape. In addition, since the second wiring layer 230 has sufficient translucency, there is no need to add a process such as removal of the substrate 102 after forming the sub-pixels 220, so the manufacturing process can be simplified and shortened. There are benefits to having.
  • the wiring 230a is connected to the light emitting surface 253S through the graphene sheet 140a, and one end of the via 261a is connected to the wiring 230a, thereby electrically connecting the p-type semiconductor layer 253 to an external circuit with low resistance. can be connected.
  • the component along the XY plane of the current flowing through each layer of the light-emitting element 250 can be suppressed, and the direction along the Z-axis can be set, so that light is emitted. Losses within the element 250 can be reduced.
  • the wiring 230a of the second wiring layer 230 connects the p-type semiconductor layer 253 and the via 261a, but the first embodiment can also be applied. That is, by providing the n-type semiconductor layer 151 on the wiring 230a through the graphene sheet 140a, the n-type semiconductor layer 151 and the via 161k can be connected through the graphene sheet 140a and the wiring 230a.
  • FIG. 16 is a schematic cross-sectional view illustrating part of the image display device according to this embodiment.
  • This embodiment differs from the other embodiments described above in that the light-emitting element 150 whose light-emitting surface 151S is provided by the n-type semiconductor layer 151 is driven by the n-channel transistor 203 .
  • This embodiment differs from the other embodiments described above in that a light shielding layer 330 is provided between the light emitting element 150 and the transistor 203 .
  • the light emitting element 150 of this embodiment is also different from the other embodiments described above in that the graphene sheet 140a is removed and the light emitting surface 151S is roughened.
  • the same reference numerals are given to the same components as in the other embodiments described above, and detailed description thereof will be omitted as appropriate.
  • the image display device of this embodiment includes sub-pixels 320 .
  • the sub-pixel 320 includes a color filter (light transmissive member) 180, a light emitting element 150, a first interlayer insulating film 156, a light shielding layer 330, a transistor 203, a second interlayer insulating film 108, a via (first via) 361 a and the first wiring layer 110 .
  • the light emitting element 150 is provided on the connection surface (first surface) 180S of the color filter 180 and has a roughened light emitting surface 151S.
  • a transparent resin layer 188 is provided between the roughened light emitting surface 151S and the color filter 180 .
  • the transparent resin layer 188 is also provided on one surface 156S1 of the first interlayer insulating film 156, and the light emitting element 150 and the first interlayer insulating film 156 are connected to the color filter 180 via the transparent resin layer 188. It is provided on the surface 180S.
  • the transparent resin layer 188 is formed to cover the surface 156S1 and the light emitting surface 151S, and facilitates the formation of the color filters 180 by forming a flattened plane to some extent.
  • the light-emitting element 150 has an n-type semiconductor layer 151, a light-emitting layer 152 and a p-type semiconductor layer 153 stacked in this order from a light-emitting surface 151S toward an upper surface 153U.
  • the light emitting surface 151S which is the n-type semiconductor layer 151, is provided on the connection surface 180S of the color filter 180. As shown in FIG.
  • the connection surface 180S is a surface that contacts the transparent resin layer 188 .
  • the light emitting element 150 emits light in the negative direction of the Z axis via the transparent resin layer 188 and the color conversion portion 182 of the color filter 180 .
  • the n-type semiconductor layer 151 includes a connecting portion 151a.
  • the connection portion 151a is provided so as to protrude in one direction from the n-type semiconductor layer 151 on the connection surface 180S.
  • the connecting portion 151a is provided so as to protrude in a direction different from that of the other embodiments described above.
  • the shape and configuration of the connecting portion 151a are the same as in the first embodiment, and the shape and configuration of the light emitting element 150 are also the same as in the first embodiment.
  • One end of a via 361k is connected to the connecting portion 151a.
  • the light shielding layer 330 is provided between the first interlayer insulating film 156 and the second interlayer insulating film 108 .
  • a TFT lower layer film 106 and an insulating layer 105 are provided between the first interlayer insulating film 156 and the second interlayer insulating film 108 . Therefore, more specifically, the light shielding layer 330 is provided between the first interlayer insulating film 156 and the TFT lower layer film 106 . That is, the light shielding layer 330 is provided over the other surface 156S2 of the first interlayer insulating film 156. As shown in FIG. The other surface 156S2 is the opposite surface of the first interlayer insulating film 156 to the one surface 156S1.
  • the light shielding layer 330 is provided over the entire surface, except for a portion, between the first interlayer insulating film 156 and the TFT lower layer film 106 .
  • the light shielding layer 330 is made of a light shielding material.
  • the material of the light shielding layer 330 is made of, for example, a metal material having light reflectivity as in this example, regardless of whether or not it is conductive as long as it has a light shielding property.
  • the light shielding layer 330 includes through holes 331a and 331k.
  • the through-hole 331a is provided at a position through which the via 361a of the light shielding layer 330 passes when viewed from the XY plane.
  • the diameter of the through hole 331a is set larger than the diameter of the via 361a so that the light shielding layer 330 does not contact the via 361a when the via 361a is passed through the through hole 331a.
  • the through-hole 331k is provided at a position through which the via 361k of the light shielding layer 330 passes in the XY plan view.
  • the diameter of the through-hole 331k is set larger than the diameter of the via 361k so that the light-shielding layer 330 does not come into contact with the via 361k when the via 361k is passed through the through-hole 331k.
  • the via 361a is provided so as to penetrate the second interlayer insulating film 108, the insulating layer 105, the TFT lower layer film 106, the light shielding layer 330 and the first interlayer insulating film 156 and reach the upper surface 153U.
  • the via 361k penetrates the second interlayer insulating film 108, the insulating layer 105, the TFT lower layer film 106, the light shielding layer 330 and the first interlayer insulating film 156, and is provided to reach the connecting portion 151a.
  • the light shielding layer 330 is made of a metal material, but the light shielding layer 330 may be made of a non-conductive resin.
  • the resin in this case is, for example, a black resin from the viewpoint of light shielding properties.
  • the via holes are collectively formed together with the first interlayer insulating film 156 and the like without previously forming the through holes 331k and 331a having diameters larger than those of the vias 361k and 361a. Vias can be formed by forming and filling with a conductive material.
  • the light shielding layer 330 is provided so as to cover the TFT channel 204 .
  • the light shielding layer 330 is formed so as to include the periphery of the TFT channel 204 when the TFT channel 204 is projected onto the light shielding layer 330 in the XY plan view. That is, the periphery of the TFT channel 204 is arranged within the periphery of the light shielding layer 330 in the XY plan view. Even if scattered light or the like is emitted upward from the light emitting element 150 provided below the TFT channel 204 by the light shielding layer 330, the scattered light or the like is shielded by the light shielding layer 330, and the scattered light or the like is blocked by the light shielding layer 330. , the TFT channel can hardly be reached, so that malfunction of the transistor 203 can be suppressed.
  • the light shielding layer 330 is desirable for the light shielding layer 330 to be provided over the entire surface between the first interlayer insulating film 156 and the second interlayer insulating film 108 as in this example. It is not limited to one member.
  • the light shielding layer 330 may be separately provided in a portion directly below the TFT channel 204 and a portion directly above the light emitting element 150 .
  • the light shielding layer 330 is not connected to any potential, but may be connected to a specific potential such as ground potential or power supply potential.
  • the light shielding layer 330 has a plurality of separated portions, all of them may be connected to a common potential, or each portion may be connected to a different potential.
  • the first wiring layer 110 is provided on the second interlayer insulating film 108 .
  • the first wiring layer 110 includes wirings 110s, 110d, and 310a.
  • the via 111s is provided between the wiring 110s and the region 204s and electrically connects the wiring 110s and the region 204s.
  • the via 111d is provided between the wiring 110d and the region 204d and electrically connects the wiring 110d and the region 204d.
  • the wiring 110s is connected to the region 204s via the via 111s.
  • Region 204 s is the source region of transistor 203 . Therefore, the source region of transistor 203 is electrically connected to, for example, ground line 4 shown in FIG. 12 through via 111s and line 110s.
  • the wiring 110d is connected to the region 204d through the via 111d.
  • Region 204 d is the drain region of transistor 203 .
  • One end of the wiring 110d is provided above the connecting portion 151a.
  • One end of the wiring 310 a is provided above the light emitting element 150 .
  • Wiring 310a is electrically connected to power supply line 3 in FIG. 12, for example.
  • the via 361k is provided between the wiring 110d and the connecting portion 151a, and electrically connects the wiring 110d and the connecting portion 151a. Therefore, the drain region of the transistor 203 is electrically connected to the n-type semiconductor layer 151 through the via 111d, the wiring 110d, the via 361k and the connecting portion 151a.
  • the via 361a is provided between the wiring 310a and the upper surface 153U and electrically connects the wiring 310a and the upper surface 153U. Therefore, p-type semiconductor layer 153 is electrically connected to power supply line 3 through via 361a and wiring 310a.
  • 17A to 18B are schematic cross-sectional views illustrating part of the method for manufacturing the image display device of this embodiment.
  • the steps up to and including the steps described with reference to FIG. 5A are applied in the same manner as in the first embodiment.
  • it is assumed that the steps after FIG. 17A are applied after the step of FIG. 5A.
  • the projecting direction of the connecting portion 151a is different from that in FIG. 5A.
  • a light shielding layer 330 is formed over the surface 156S2 of the first interlayer insulating film 156. As shown in FIG. Through holes 331a and 331k are formed to penetrate the light shielding layer 330 and expose the surface 156S2.
  • the TFT lower layer film 106 is formed on the light shielding layer 330 and the exposed surface 156S2.
  • the through holes 331a and 331k are filled with a material forming the TFT lower layer film 106, and then the TFT lower layer film 106 is planarized.
  • a TFT channel 204 is formed on the flattened TFT underlayer film 106 .
  • An insulating layer 105 is formed over the TFT channel 204 and a gate 107 is formed on the insulating layer 105 to form the transistor 203 .
  • a second interlayer insulating film 108 is formed covering the insulating layer 105 and the gate 107, and vias 111s, 111d, 361k and 361a are formed.
  • a first wiring layer 110 is formed on the second interlayer insulating film 108, a via 111s is connected to the wiring 110s, a via 111d and a via 361k are connected to the wiring 110d, and a via 361a is connected to the wiring 310a.
  • an adhesive layer 1170 is applied on the second interlayer insulating film 108 and the first wiring layer 110, and the reinforcing substrate 1180 is adhered by the adhesive layer 1170. As shown in FIG. 18B, an adhesive layer 1170 is applied on the second interlayer insulating film 108 and the first wiring layer 110, and the reinforcing substrate 1180 is adhered by the adhesive layer 1170. As shown in FIG. 18B, an adhesive layer 1170 is applied on the second interlayer insulating film 108 and the first wiring layer 110, and the reinforcing substrate 1180 is adhered by the adhesive layer 1170. As shown in FIG.
  • the substrate 102 and the graphene sheet 140a shown in FIG. 18A are removed sequentially or simultaneously by wet etching or laser lift-off.
  • the exposed light emitting surface 151S is roughened. Wet etching, for example, is used to roughen the light emitting surface 151S.
  • a transparent resin layer 188 is provided to cover the surface 156S1 and the light emitting surface 151S, thereby forming a substantially planarized color filter forming surface 188S.
  • the color filters 180 shown in FIG. 16 are formed on the color filter forming surface 188S to form sub-pixels.
  • the substrate 102 shown in FIG. 18A is not removed. In this case, the light emitting surface 151S is not roughened.
  • the time for the transfer process for forming the light emitting element 150 can be shortened and the number of processes can be reduced, as in the other embodiments described above.
  • the n-type semiconductor layer 151 having a resistance lower than that of the p-type is used as the light-emitting surface 151S
  • the n-type semiconductor layer 151 can be formed thick and the light-emitting surface 151S can be sufficiently roughened.
  • the emitted light is diffused by roughening the light emitting surface 151S, so even the small light emitting element 150 can be used as a light source with a sufficient light emitting area. .
  • the light-emitting element 150 having the light-emitting surface 151S as the n-type semiconductor layer 151 can be driven by the n-channel transistor 203 . Therefore, the degree of freedom in circuit configuration is increased, and design efficiency can be improved.
  • the light shielding layer 330 is provided between the first interlayer insulating film 156 and the second interlayer insulating film 108 . That is, the light shielding layer 330 is provided between the light emitting element 150 and the transistor 203 . Therefore, even if scattered light or the like is emitted upward from the light emitting element 150, the emitted light is less likely to reach the TFT channel 204, and malfunction of the transistor 203 can be prevented.
  • the light shielding layer 330 can be made of a conductive material such as metal, and the light shielding layer 330 can be connected to any potential.
  • a portion of the light shielding layer 330 may be placed directly under a switching element such as the transistor 203 and connected to a ground potential, a power supply potential, or the like to help suppress noise.
  • the light-shielding layer 330 is not limited to application in this embodiment, and can be commonly applied to sub-pixels in the other embodiments described above and other embodiments described later. Even when applied to other embodiments, the same effect as described above can be obtained.
  • the color filter 180 is formed after removing the substrate 102 and the graphene sheet 140a in order to roughen the light emitting surface 151S.
  • the light-emitting surface 151S can emit light efficiently by being roughened, and can allow light to reach the color filter 180 without passing through the substrate 102, the graphene sheet 140a, and the like. Therefore, even with low-luminance light emission, a high-definition image can be displayed, which can contribute to low power consumption.
  • a light-emitting element having a connecting portion can employ a roughened light-emitting surface as in the case of this embodiment.
  • the configuration of the light-emitting element having the roughened light-emitting surface is applied to the light-emitting element 150 in the first embodiment, and is applied to the light-emitting element 250 in the second embodiment.
  • a roughened light emitting surface can also be applied to a semiconductor layer 750 of a seventh embodiment described later.
  • FIG. 19 is a schematic cross-sectional view illustrating part of the image display device of this embodiment. This embodiment differs from the above-described other embodiments in that the third wiring layer 470 is included on the light emitting element 150 .
  • Other points are the same as those of the other embodiments described above, and the same constituent elements are denoted by the same reference numerals, and detailed description thereof will be omitted as appropriate.
  • the sub-pixel 420 of the image display device of this embodiment includes the substrate 102, the second wiring layer 230, the graphene layer 140, the light emitting element 150, the third wiring layer 470, and the first wiring layer 470. It includes an interlayer insulating film 156 , a transistor 103 , a second interlayer insulating film 108 , vias 461 a and a first wiring layer 110 . Subpixel 420 further includes color filter 180 .
  • the second wiring layer 230 is provided on one surface 102a of the substrate 102, as in the case of the second embodiment.
  • the second wiring layer 230 includes a plurality of wirings 230a.
  • a plurality of wirings 230 a are provided for each light emitting element 150 .
  • a graphene sheet 140a is provided over the wiring 230a, and the light-emitting element 150 is provided over the wiring 230a with the graphene sheet 140a interposed therebetween.
  • the configurations and functions of the second wiring layer 230 including the wiring 230a and the graphene layer 140 including the graphene sheet 140a are the same as in the second embodiment, and detailed description thereof will be omitted.
  • a resin layer 457 is provided to cover the surface 102 a , the second wiring layer 230 , the graphene layer 140 and the light emitting element 150 .
  • Resin layer 457 is, for example, a transparent resin.
  • the third wiring layer 470 is provided on the resin layer 457 .
  • the third wiring layer 470 may include a plurality of wirings. For example, some of the plurality of wirings can be physically separated and have different electrical potentials. Other parts of the plurality of wirings are physically connected.
  • the third wiring layer 470 includes isolated wirings 470a and 470b.
  • the wiring (first light shielding electrode) 470a is provided over and laterally of the light emitting element 150 to cover the upper surface 153U and side surfaces of the light emitting element 150. By covering most of the light emitting element 150 except the light emitting surface 151S with the wiring 470a, the wiring 470a shields scattered light and reflected light from the light emitting element 150 to the side and upward.
  • Connection electrode 462a is provided between upper surface 153U and wiring 470a, and electrically connects upper surface 153U and wiring 470a.
  • the wiring 470a functions as a light shielding electrode.
  • the resin layer 457 is made of a transparent resin, scattered light or the like emitted from above or from the side of the light emitting element 150 is reflected by the wiring 470a toward the light emitting surface 151S. Therefore, the substantial luminous efficiency of the light emitting element 150 is improved.
  • the resin layer 457 is made of a material having high light reflectivity such as white resin, since the wiring 470a is further provided on the resin layer 457, higher light reflectivity can be realized.
  • a via (first via) 461a is provided to penetrate the second interlayer insulating film 108, the insulating layer 105, the TFT lower layer film 106 and the first interlayer insulating film 156 and reach the wiring (first light shielding electrode) 470a.
  • the via 461a is provided between the wiring 110d and the wiring 470a and electrically connects the wiring 110d and the wiring 470a. Therefore, the p-type semiconductor layer 153 is electrically connected to the drain region of the transistor 103 through the connection electrode 462a, the wiring 470a, the via 461a, the wiring 110d and the via 111d.
  • the via 461k is provided to penetrate the second interlayer insulating film 108, the insulating layer 105, the TFT lower layer film 106, the first interlayer insulating film 156 and the resin layer 457 and reach the wiring 230a.
  • the via 461k is provided between the wiring 110k and the wiring 230a and electrically connects the wiring 110k and the wiring 230a.
  • n-type semiconductor layer 151 is electrically connected to, for example, ground line 4 of the circuit of FIG. 2 via graphene sheet 140a, wire 230a, via 461k and wire 110k.
  • the first interlayer insulating film 156 is provided to cover the resin layer 457 and the third wiring layer 470 .
  • the configurations of the TFT lower layer film 106 and the circuit 101 provided on the first interlayer insulating film 156 are the same as those of the other embodiments described above, and detailed description thereof will be omitted.
  • 20A to 22B are schematic cross-sectional views illustrating the method for manufacturing the image display device of this embodiment.
  • the steps described with reference to FIGS. 13A and 13B are applied, and the following description applies to the steps after FIG. 13B.
  • p-type semiconductor layer 1153, light-emitting layer 1152, and n-type semiconductor layer 1151 are formed on graphene layer 1140 on translucent conductive film 1130 from the side of graphene layer 1140 toward the positive direction of the Z-axis.
  • the semiconductor layer 1150 includes an n-type semiconductor layer 1151, a light-emitting layer 1152, and a p-type semiconductor layer 1153 stacked in this order from the graphene layer 1140 side toward the positive direction of the Z-axis.
  • the process of forming the semiconductor layer 1150 the techniques described in the above first and second embodiments are applied.
  • the translucent conductive film 1130 shown in FIG. 13B is processed by etching to form a second wiring layer 230 including wirings 230a.
  • the semiconductor layer 1150 shown in FIG. 13B is processed by etching to form the light-emitting element 150 .
  • the graphene layer 1140 shown in FIG. 13B is over-etched to form the graphene sheet 140a when the light emitting device 150 is formed.
  • the resin layer 457 is formed so as to cover the surface 102a, the wiring 230a, the graphene sheet 140a and the light emitting element 150.
  • An opening 463 a is formed in the resin layer 457 so as to partially expose the upper surface 153 U of the light emitting element 150 .
  • connection electrode 462a may be formed by simultaneously filling the opening 463a shown in FIG. may
  • the third wiring layer 470 is formed by etching the metal layer 1470 shown in FIG. 20B.
  • the wirings 470a and 470b are formed separately.
  • Wiring 470 a is formed to cover upper surface 153 U and side surfaces of light emitting element 150 .
  • a first interlayer insulating film 156 is formed covering the resin layer 457 and the third wiring layer 470 .
  • the TFT lower layer film 106 is formed on the first interlayer insulating film 156, and the polycrystalline Si layer 1104 is formed on the TFT lower layer film 106. As shown in FIG. 21B, the TFT lower layer film 106 is formed on the first interlayer insulating film 156, and the polycrystalline Si layer 1104 is formed on the TFT lower layer film 106. As shown in FIG. 21B, the TFT lower layer film 106 is formed on the first interlayer insulating film 156, and the polycrystalline Si layer 1104 is formed on the TFT lower layer film 106. As shown in FIG.
  • a TFT channel 104, an insulating layer 105, a gate 107 and respective regions 104s, 104d and 104i are formed using the LTPS process or the like.
  • vias 111s, 111d, 461a and 461k are formed, and the first wiring layer 110 is formed on the second interlayer insulating film .
  • the via 461k is formed by filling a via hole formed to reach the wiring 230a with a conductive material.
  • a color filter 180 is formed on the other surface 102b of the substrate 102, and sub-pixels 420 are formed. As shown in FIG. 10, a monochromatic image display device may be used without color filters.
  • the effect of the image display device of this embodiment will be described.
  • the image display device of this embodiment has the effect of shortening the time required for the transfer process for forming the light emitting element 150 and reducing the number of processes, as in the other embodiments described above. . In addition, it has the following effects.
  • the sub-pixel 420 includes the third wiring layer 470 .
  • the third wiring layer 470 is electrically separated from the light emitting element 150 by the resin layer 457 .
  • the third wiring layer 470 includes a wiring 470a that covers the upper surface 153U and side surfaces of the light emitting element 150 with the resin layer 457 interposed therebetween. Therefore, it is possible to shield scattered light and the like from above and to the sides of the light emitting element 150 . Even if the transistor 103 is provided above the light-emitting element 150 , the wiring 470 a shields scattered light and the like upward and to the sides of the light-emitting element 150 . is suppressed.
  • the wiring 470b formed at the same time as the wiring 470a can be used for connection with other circuit elements, etc., and can be used for improving the efficiency of the wiring layout.
  • a second wiring layer 230 formed by processing a translucent conductive film is provided, and a wiring 230a is connected to the light emitting surface 151S. Therefore, processing is easy, and the manufacturing process can be simplified and shortened.
  • FIG. 23 is a schematic cross-sectional view illustrating part of the image display device of this embodiment.
  • a light shielding electrode 560a is provided to cover the upper surface 153U of the light emitting element 150, and the light shielding electrode 560a is connected to the wiring 510d formed on the wall surface of the through hole 511a.
  • a light-transmitting substrate such as a glass substrate is thinned, and the color filter 180 is provided on the thinned substrate 502 .
  • Other points are the same as those of the other embodiments, and the same constituent elements are denoted by the same reference numerals, and detailed description thereof will be omitted as appropriate.
  • a sub-pixel 520 of the image display device of this embodiment includes a substrate 502, a second wiring layer 230, a graphene layer 140, a light-emitting element 150, a light-shielding electrode 560a, and a first interlayer insulating layer. It includes the film 156 , the transistor 103 , the second interlayer insulating film 108 and the first wiring layer 110 .
  • the substrate 502 has two surfaces 502a and 502b.
  • Surface 502b is the surface opposite to surface 502a.
  • the substrate 502 is a translucent substrate such as a glass substrate.
  • the substrate 502 may be a glass substrate or a translucent resin substrate.
  • the light emitting element 150 is provided on one surface (first surface) 502a of the substrate 502 .
  • a color filter 180 is provided on the other surface 502 b of the substrate 502 . Color filter 180 is the same as in other embodiments described above.
  • the light emitting element 150 is provided on the wiring 230a of the second wiring layer 230 via the graphene sheet 140a, and is electrically connected to the wiring 230a via the graphene sheet 140a on the light emitting surface 151S.
  • the configurations of the second wiring layer 230 including the wiring 230a, the graphene layer 140 including the graphene sheet 140a, the light emitting element 150, and the first interlayer insulating film 156 are the same as in the other embodiments described above.
  • the via 461k is also the same as in the fourth embodiment in that it electrically connects the wiring 110k and the wiring 230a between the wiring 110k and the wiring 230a.
  • the configuration of the transistor 103 on the TFT lower layer film 106 is the same as in the other embodiments described above. A detailed description of these will be omitted.
  • a through hole 511 a is provided above the light emitting element 150 .
  • Through hole 511a is provided to penetrate second interlayer insulating film 108, insulating layer 105, TFT lower layer film 106 and first interlayer insulating film 156 and reach upper surface 153U.
  • the inner circumference of the through-hole 511a in XY plan view is the same as the outer circumference of the upper surface 153U in XY plan view, or slightly inside the outer circumference of the upper surface 153U in XY plan view.
  • the light shielding electrode (second light shielding electrode) 560a is provided over the upper surface 153U. Since the light shielding electrode 560a is provided at the bottom of the through hole 511a, the outer circumference of the light shielding electrode 560a in XY plan view substantially matches the inner circumference of the through hole 511a in XY plan view. Therefore, the light shielding electrode 560a is provided so as to cover all or most of the upper surface 153U.
  • the light shielding electrode 560a shields the scattered light upward from the light emitting element 150 and the like. Therefore, upward scattered light or the like is suppressed from reaching the transistor 103, so that the transistor 103 is prevented from malfunctioning.
  • the light reflectivity can be improved by forming the light shielding electrode 560a with a highly reflective material such as Ag or providing an ITO film between the light shielding electrode 560a and the upper surface 153U. By improving the light reflectivity, scattered light or the like toward the upper surface 153U can be reflected toward the light emitting surface 151S, and the substantial light emitting efficiency of the light emitting element 150 can be improved.
  • the light shielding electrode 560a can be formed integrally with the wiring 510d formed on the wall surface of the through hole 511a. It corresponds to the function of vias (first vias) 161a connecting the top surface of the element 150 and the like.
  • the first wiring layer 110 includes a wiring 510d.
  • the wiring 510d is provided on the second interlayer insulating film 108, is provided on the wall surface of the through hole 511a, and is connected to the light shielding electrode 560a at the bottom of the through hole 511a. Since the wiring 510d is connected to the drain region of the transistor 103 through the via 111d, the p-type semiconductor layer 153 is electrically connected to the drain region of the transistor 103 through the light shielding electrode 560a, the wiring 510d and the via 111d. Connected.
  • 24A to 25B are schematic cross-sectional views illustrating part of the method for manufacturing the image display device of this embodiment.
  • the steps described with reference to FIGS. 13A and 13B are applied, and the following description applies to the steps after FIG. 13B.
  • the polarity of the semiconductor layer 1150 shown in FIG. 13B is opposite to that in the second embodiment.
  • the translucent conductive film 1130 shown in FIG. 13B is processed by etching to form a second wiring layer 230 including wirings 230a.
  • the semiconductor layer 1150 shown in FIG. 13B is processed by etching to form the light emitting element 150 .
  • the graphene layer 1140 shown in FIG. 13B is over-etched during the formation of the light emitting device 150 to form the graphene sheet 140a.
  • the first interlayer insulating film 156 is formed to cover the surface 102 a , the second wiring layer 230 including the wiring 230 a , the graphene layer 140 including the graphene sheet 140 a and the light emitting device 150 .
  • the second interlayer insulating film 108, the insulating layer 105, the TFT lower layer film 106 and the first interlayer insulating film 156 provided above the upper surface 153U of the light emitting element 150 are penetrated to reach the upper surface 153U.
  • a through hole 511a is formed in the .
  • a portion of upper surface 153U is exposed from opening 511 by forming through hole 511a.
  • the upper surface 153U exposed by the opening 511 of the through-hole 511a preferably exposes the entire upper surface 153U, but is set according to the accuracy of forming the through-hole 511a.
  • the inner circumference of the through-hole 511a in XY plan view is set slightly smaller than the outer circumference of the upper surface 153U in XY plan view.
  • a via hole 462k is formed penetrating the second interlayer insulating film 108, the insulating layer 105, the TFT lower layer film 106 and the first interlayer insulating film 156 to reach the wiring 230a.
  • a via hole 112d is formed through the second interlayer insulating film 108 and the insulating layer 105 to reach the region 104d.
  • a via hole 112s is formed through the second interlayer insulating film 108 and the insulating layer 105 to reach the region 104s. Via holes 462k, 112d, and 112s are formed at the same time, for example.
  • the through hole 511a may also be formed simultaneously with the via holes 462k, 112d and 112s, or may be formed separately.
  • via holes 462k, 112d and 112s shown in FIG. 24B are filled with a conductive material to form vias 461k, 111d and 111s.
  • the bottom of the through-hole 511a, ie, the upper surface 153U may be covered with a conductive material.
  • a first wiring layer 110 is formed on the second interlayer insulating film 108 .
  • a conductive layer forming the first wiring layer 110 is formed on the second interlayer insulating film 108 and processed by etching to form the first wiring layers 110k, 510d, and 110s.
  • a wiring layer 110 is formed.
  • the conductive layer is formed not only on second interlayer insulating film 108 but also on exposed upper surface 153U and wall surfaces of through holes 511a.
  • wiring 110k connected to the via 461k is formed, a wiring 510d connected to the via 111d is formed, and a wiring 110s connected to the via 111s is formed. Since wiring 510d is provided over the wall surface of through hole 511a, it is also connected to upper surface 153U.
  • An adhesive layer 1170 is provided on the second interlayer insulating film 108 and the first wiring layer 110 , and a reinforcing substrate 1180 is adhered by the adhesive layer 1170 .
  • the substrate 102 shown in FIG. 24B is thinned by wet etching or the like and processed into a thin substrate 502 .
  • a color filter 180 is formed on the other surface 502b of the substrate 502, as shown in FIG. 25B.
  • the substrate 502 may be a resin layer formed on a glass substrate.
  • the glass substrate is removed by wet etching or the like, and then the color filter 180 is formed on the surface 502b from which the glass substrate has been removed.
  • a monochromatic image display device may be used without color filters. In that case, the thinning process may be omitted for the substrate 102 shown in FIG. 24B.
  • a sub-pixel 520 is formed.
  • the effect of the image display device of this embodiment will be described.
  • the image display device of this embodiment has the effect of being able to shorten the time of the transfer process for forming the light emitting element 150 and reduce the number of processes, like the image display devices of the other embodiments described above. play.
  • the light shielding electrode 560a is provided over the upper surface 153U, it is possible to shield upward scattered light emitted from the light emitting element 150 and the like.
  • the light-shielding electrode 560a prevents light from reaching the transistor 103 provided above the light-emitting element 150, thereby preventing malfunction.
  • the light shielding electrode 560a can be formed together with the formation of the via and the formation of the first wiring layer 110, there is no need to add a process for forming the light shielding electrode 560a. As a result, the manufacturing process can be shortened, and the period from input of materials to completion of the product can be shortened.
  • FIG. 26 is a schematic cross-sectional view illustrating part of the image display device of this embodiment. This embodiment differs from the other embodiments in the configuration of the light emitting element 650 . Other components are the same as in other embodiments described above. The same constituent elements are denoted by the same reference numerals, and detailed description thereof will be omitted as appropriate. As shown in FIG. 26, the image display device has sub-pixels 620 .
  • the sub-pixel 620 includes a color filter (light transmissive member) 180, a second wiring layer 230, a graphene layer 140, a light emitting element 650, a first interlayer insulating film 156, a light shielding layer 330, a transistor 103, A second interlayer insulating film 108 and a first wiring layer 110 are included.
  • the light emitting element 650 is provided on the connection surface (first surface) 180S of the color filter 180 with the transparent resin layer 188 interposed therebetween.
  • the wiring 230a is provided on the transparent resin layer 188, and the graphene sheet 640a is provided on the wiring 230a, as in the other embodiments described above.
  • the light-emitting element 650 is provided on the graphene sheet 640a, which is also the same as in the above-described fourth and fifth embodiments.
  • a surface 156S1 of the first interlayer insulating film 156 on the side of the light emitting surface 651S is also provided on the connection surface 180S of the color filter 180 with the transparent resin layer 188 interposed therebetween.
  • the light emitting element 650 includes a light emitting surface 651S and an upper surface 653U opposite to the light emitting surface 651S.
  • the light-emitting element 650 has an n-type semiconductor layer 651, a light-emitting layer 652, and a p-type semiconductor layer 653 stacked in this order from a light-emitting surface 651S toward an upper surface 653U.
  • the light emitting element 650 has a truncated pyramid or truncated cone shape formed so that the area in the XY plane view gradually decreases from the light emitting surface 651S toward the upper surface 653U. ing.
  • the light shielding layer 330 is provided between the TFT lower layer film 106 and the first interlayer insulating film 156 .
  • the light shielding layer 330 is the same as that described with reference to FIG. 16 in the third embodiment. Therefore, the light shielding layer 330 is provided so as to cover the TFT channel 104, can block light emitted from the light emitting element 650, and can prevent the transistor 103 including the TFT channel 104 from malfunctioning.
  • a via 461k is provided in the same manner as in the fourth embodiment. That is, the via 461k is provided so as to penetrate the second interlayer insulating film 108, the insulating layer 105, the TFT lower layer film 106, the light shielding layer 330 and the first interlayer insulating film 156 and reach the wiring 230a.
  • the via 461k is provided between the wiring 110k and the wiring 230a and electrically connects the wiring 110k and the wiring 230a.
  • the via 661a is provided so as to penetrate the second interlayer insulating film 108, the insulating layer 105, the TFT lower layer film 106, the light shielding layer 330 and the first interlayer insulating film 156 and reach the upper surface 653U.
  • the via 661a is provided between the wiring 110d and the upper surface 653U, and electrically connects the wiring 110d and the upper surface 653U.
  • Other components are the same as in other embodiments described above, and detailed descriptions thereof are omitted.
  • FIG. 27 is an enlarged view of the portion of the light emitting element 650 in FIG. 26, showing in detail the relationship between the light emitting surface 651S and the side surface 655a.
  • the light emitting surface 651S is a plane substantially parallel to the XY plane.
  • the light-emitting element 650 is provided on the connection surface 180S of the color filter via the transparent resin layer 188, and the light-emitting surface 651S is a surface substantially parallel to the connection surface 180S.
  • first interlayer insulating film 156 is described as being made of transparent resin.
  • the effect on the refractive index is small and can be neglected.
  • a side surface 655a of the light emitting element 650 is a surface between the upper surface 653U and the light emitting surface 651S and a surface adjacent to the light emitting surface 651S and the upper surface 653U.
  • An internal angle ⁇ formed between the side surface 655a and the light emitting surface 651S is smaller than 90°.
  • the internal angle ⁇ is about 70°.
  • interior angle ⁇ is smaller than the critical angle at side surface 655 a determined based on the refractive index of light emitting element 650 and the refractive index of first interlayer insulating film 156 .
  • the light emitting element 650 is covered with the first interlayer insulating film 156 and the side surface 655 a is in contact with the first interlayer insulating film 156 .
  • a critical angle ⁇ c of the internal angle ⁇ formed between the side surface 655a of the light emitting element 650 and the light emitting surface 651S is determined as follows, for example. Assuming that the refractive index n0 of the light emitting element 650 and the refractive index n1 of the first interlayer insulating film 156, the critical angle ⁇ c of the light emitted from the light emitting element 650 to the first interlayer insulating film 156 is calculated using the following equation (1). Desired.
  • the light having the component in the negative direction of the Z axis is emitted from the side surface 655a at an emission angle corresponding to the refractive index.
  • the light incident on the first interlayer insulating film 156 is emitted from the first interlayer insulating film 156 at an angle determined by the refractive index of the first interlayer insulating film 156 .
  • the light totally reflected by the side surface 655a is reflected again by the upper surface 653U, and the light having the component in the negative direction of the Z-axis among the reflected light is emitted from the light emitting surface 651S and the side surface 655a.
  • Light parallel to the light emitting surface 651S and light having a component in the positive direction of the Z-axis are totally reflected by the side surface 655a.
  • the light parallel to the light emitting surface 651S and the light having the component in the positive direction of the Z axis have the component directed in the negative direction of the Z axis by the side surface 655a. converted to light. Therefore, the light emitted from the light emitting element 650 has an increased proportion toward the light emitting surface 651S, and the substantial light emitting efficiency of the light emitting element 650 is improved.
  • the critical angle ⁇ c is about 56°. Also, the critical angle ⁇ c is smaller for materials with a higher refractive index n. However, even if the internal angle ⁇ is set to about 70°, most of the light having the component in the negative direction of the Z-axis can be converted into the light having the component in the positive direction of the Z-axis. Then, for example, the internal angle ⁇ may be set to 80° or less.
  • the manufacturing process of the light emitting element 650 is different from the other embodiments, and the other manufacturing processes can be applied to the other embodiments described above. In the following, different parts of the manufacturing process will be described.
  • the semiconductor layer 1150 shown in FIG. 13B is processed by etching into the shape of the light emitting element 650 shown in FIG.
  • an etching rate is selected so that the side surface 655a shown in FIG. 27 forms an internal angle ⁇ with respect to the light emitting surface 651S.
  • a higher etching rate is selected closer to the upper surface 653U.
  • the etching rate is set so as to linearly increase from the light emitting surface 651S side toward the upper surface 653U side.
  • the resist mask pattern during dry etching is devised so that it gradually becomes thinner toward its edge.
  • the side surface 655a of the light emitting element 650 is formed to form a certain angle with respect to the light emitting surface 651S. Therefore, in the light emitting element 650, the area of each layer in the XY planar view from the upper surface 653U is formed so that the area increases in the order of the p-type semiconductor layer 653, the light emitting layer 652, and the n-type semiconductor layer 651.
  • Sub-pixels 620 are then formed as in other embodiments. As shown in FIG. 10, a monochromatic image display device may be used without color filters. In that case, the step of removing the substrate can be omitted as in the case of the third embodiment.
  • the effect of the image display device of this embodiment will be described.
  • the image display device of this embodiment has the effect of shortening the time required for the transfer process for forming the light emitting element 650 and reducing the number of processes, as in the image display devices of the other embodiments described above.
  • the following effects are produced.
  • the light emitting element 650 is formed so as to have a side surface 655a forming an interior angle ⁇ with respect to the light emitting surface 651S on which the light emitting element 650 is provided.
  • the internal angle ⁇ is smaller than 90° and is set based on the critical angle ⁇ c determined by the refractive index of the material of the light emitting element 650 and the first interlayer insulating film 156 .
  • the interior angle ⁇ can convert the light emitted from the light-emitting layer 652 toward the sides and upwards of the light-emitting element 650 into light toward the light-emitting surface 651S and emit the converted light.
  • the light emitting element 650 can substantially improve the light emission efficiency.
  • the light emitting element 650 is a vertical element and is connected to the via 461k using the wiring 230a of the second wiring layer 230.
  • the light emitting element may be provided with a connection portion formed on the connection surface 180S and connected to the via 461k through the connection portion.
  • FIG. 28 is a schematic cross-sectional view illustrating part of the image display device of this embodiment.
  • This embodiment differs from the other embodiments in that the image display device includes a sub-pixel group 720 including a plurality of light-emitting regions on one light-emitting surface.
  • the same constituent elements are denoted by the same reference numerals, and detailed description thereof will be omitted as appropriate.
  • the image display device of this embodiment includes sub-pixel groups 720 .
  • the sub-pixel group 720 includes a substrate (light transmissive member) 102, a graphene layer 140, a semiconductor layer 750, a first interlayer insulating film (first insulating film) 156, and a plurality of transistors 103-1 and 103-2. , a second interlayer insulating film (second insulating film) 108 , a plurality of vias (first vias) 761 a 1 and 761 a 2 , and a first wiring layer 110 .
  • Sub-pixel group 720 further includes color filters 180 .
  • the semiconductor layer 750 is provided on one surface (first surface) 102 a of the substrate 102
  • the color filter 180 is provided on the other surface of the substrate 102 .
  • holes are injected from one side of the semiconductor layer 750 through the first wiring layer 110 and the vias 761a1 and 761a2 by turning on the p-channel transistors 103-1 and 103-2.
  • the p-channel transistors 103-1 and 103-2 electrons are injected from the other semiconductor layer 750 through the first wiring layer 110 and the via 761k.
  • Holes and electrons are injected into the semiconductor layer 750, and the separated light emitting layers 752a1 and 752a2 emit light due to the combination of the holes and electrons.
  • a driving circuit for driving light emitting layers 752a1 and 752a2 employs, for example, the circuit configuration shown in FIG.
  • the n-type semiconductor layer and the p-type semiconductor layer of the semiconductor layer can be exchanged to form a configuration in which the semiconductor layer is driven by an n-channel transistor.
  • the circuit configuration of FIG. 12 is applied to the drive circuit.
  • the semiconductor layer 750 has a light emitting surface 751S.
  • the light emitting surface 751S is provided in contact with one surface 102a of the substrate 102 .
  • the light emitting surface 751S is the surface of the n-type semiconductor layer 751. As shown in FIG.
  • the light emitting surface 751S includes a plurality of light emitting regions 751R1 and 751R2.
  • the semiconductor layer 750 includes an n-type semiconductor layer (first semiconductor layer) 751, light emitting layers 752a1 and 752a2, and p-type semiconductor layers (second semiconductor layers) 753a1 and 753a2.
  • the light emitting layer 752 a 1 is provided on the n-type semiconductor layer 751 .
  • the light emitting layer 752a1 is provided on the n-type semiconductor layer 751 so as to be separated from the light emitting layer 752a2.
  • the p-type semiconductor layer 753a1 is provided on the light emitting layer 752a1.
  • the p-type semiconductor layer 753a2 is separated from the p-type semiconductor layer 753a1 and provided on the light emitting layer 752a2.
  • the p-type semiconductor layer 753a1 has an upper surface 753U1 provided on the side opposite to the surface provided with the light emitting layer 752a1.
  • the p-type semiconductor layer 753a2 has an upper surface 753U2 provided opposite to the surface provided with the light emitting layer 752a2.
  • the light emitting region 751R1 substantially coincides with the region of the light emitting surface 751S that faces the upper surface 753U1.
  • the light emitting region 751R2 substantially coincides with the region of the light emitting surface 751S facing the upper surface 753U2.
  • FIG. 29 is a schematic cross-sectional view illustrating part of the image display device of this embodiment.
  • FIG. 29 is a schematic diagram for explaining the light emitting regions 751R1 and 751R2 of the semiconductor layer 750.
  • the light emitting regions 751R1 and 751R2 are surfaces on the light emitting surface 751S.
  • portions of the semiconductor layer 750 that include the light emitting regions 751R1 and 751R2 are called light emitting portions R1 and R2, respectively.
  • the light emitting portion R1 includes a portion of the n-type semiconductor layer 751, a light emitting layer 752a1 and a p-type semiconductor layer 753a1.
  • the light emitting portion R2 includes a portion of the n-type semiconductor layer 751, a light emitting layer 752a2 and a p-type semiconductor layer 753a2.
  • the semiconductor layer 750 includes a connection portion R0.
  • the connection portion R0 is provided between the light emitting portion R1 and the light emitting portion R2 and is part of the n-type semiconductor layer 751. As shown in FIG. One end of the via 761k shown in FIG. 28 is connected to the connecting portion R0, and provides a current path to each of the light emitting portions R1 and R2.
  • the light-emitting portion R1 electrons supplied via the connection portion R0 are supplied to the light-emitting layer 752a1.
  • holes supplied from the upper surface 753U1 are supplied to the light emitting layer 752a1.
  • the electrons and holes supplied to the light emitting layer 752a1 combine to emit light.
  • Light emitted from the light emitting layer 752a1 reaches the light emitting surface 751S through the n-type semiconductor layer 751 portion of the light emitting portion R1. Since the light travels substantially straight along the Z-axis direction in the light-emitting portion R1, the light-emitting region 751R1 of the light-emitting surface 751S emits light. Therefore, in this example, the light-emitting region 751R1 substantially matches the region surrounded by the outer circumference of the light-emitting layer 752a1 projected onto the light-emitting surface 751S in the XY plan view.
  • the light emitting portion R2 is similar to the light emitting portion R1. That is, in the light emitting portion R2, electrons supplied through the connection portion R0 are supplied to the light emitting layer 752a2. In the light emitting portion R2, holes supplied from the upper surface 753U2 are supplied to the light emitting layer 752a2. The electrons and holes supplied to the light emitting layer 752a2 combine to emit light. Light emitted from the light emitting layer 752a2 reaches the light emitting surface 751S through the n-type semiconductor layer 751 portion of the light emitting portion R2.
  • the light-emitting region 751R2 of the light-emitting surface 751S emits light. Therefore, in this example, the light-emitting region 751R2 substantially matches the region surrounded by the outer periphery of the light-emitting layer 752a2 projected onto the light-emitting surface 751S in the XY plan view.
  • the light emitting surface 751S is provided on the graphene sheet 740a, so the light emitted from each of the light emitting regions 751R1 and 751R2 reaches the substrate 102 and the color filter 180 via the graphene sheet 740a. .
  • the n-type semiconductor layer 751 can be shared to form a plurality of light emitting regions 751R1 and 751R2 on the light emitting surface 751S.
  • the semiconductor layer 750 in the plurality of light emitting layers 752a1 and 752a2 and the plurality of p-type semiconductor layers 753a1 and 753a2 of the semiconductor layer 750, part of the n-type semiconductor layer 751 is used as the connection portion R0 to form the semiconductor layer 750. can do. Therefore, the semiconductor layer 750 can be formed in the same manner as the method of forming the light emitting elements 150 and 250 in the first embodiment, the second embodiment, and the like.
  • Graphene layer 140 includes a plurality of graphene sheets 740a.
  • the graphene sheet 740 a is provided on the surface 102 a and is provided for each semiconductor layer 750 .
  • the light emitting surface 751S is in contact with the graphene sheet 740a, and the semiconductor layer 750 is provided on the surface 102a of the substrate 102 via the graphene sheet 740a.
  • the outer circumference of the graphene sheet 740a in XY plan view substantially matches the outer circumference of the semiconductor layer 750 in XY plan view.
  • a first interlayer insulating film 156 (first insulating film) is provided to cover the surface 102 a of the substrate 102 , the graphene sheet 740 a and the semiconductor layer 750 .
  • a TFT lower layer film 106 is formed over the first interlayer insulating film 156 .
  • the TFT lower layer film 106 is planarized, and TFT channels 104-1, 104-2, etc. are formed on the TFT lower layer film 106.
  • FIG. 1 A TFT lower layer film 106 is formed over the first interlayer insulating film 156 .
  • the TFT lower layer film 106 is planarized, and TFT channels 104-1, 104-2, etc. are formed on the TFT lower layer film 106.
  • the insulating layer 105 covers the TFT lower layer film 106 and the TFT channels 104-1 and 104-2.
  • Gate 107-1 is provided above TFT channel 104-1 with insulating layer 105 interposed therebetween.
  • the gate 107-2 is provided above the TFT channel 104-2 with the insulating layer 105 interposed therebetween.
  • Transistor 103-1 includes TFT channel 104-1 and gate 107-1.
  • Transistor 103-2 includes TFT channel 104-2 and gate 107-2.
  • a second interlayer insulating film (second insulating film) 108 is provided to cover the insulating layer 105 and the gates 107-1 and 107-2.
  • the TFT channel 104-1 includes p-type doped regions 104s1 and 104d1, which are the source and drain regions of the transistor 103-1.
  • Region 104i1 is doped n-type and forms the channel of transistor 103-1.
  • TFT channel 104-2 similarly includes p-type doped regions 104s2 and 104d2, which are the source and drain regions of transistor 103-2.
  • Region 104i2 is doped n-type and forms the channel of transistor 103-2.
  • the circuit 101 includes TFT channels 104-1 and 104-2, an insulating layer 105, a second interlayer insulating film 108, vias 111s1, 111d1, 111s2 and 111d2 and a first wiring layer 110.
  • the first wiring layer 110 is provided on the second interlayer insulating film 108 .
  • the first wiring layer 110 includes wirings 710s1, 710d1, 710k, 710d2, and 710s2.
  • the wiring 710 k is provided above the n-type semiconductor layer 751 .
  • the via 761 k is provided between the wiring 710 k and the n-type semiconductor layer 751 and electrically connects the wiring 710 k and the n-type semiconductor layer 751 .
  • the wiring 710k is connected to the ground line 4 of the circuit of FIG. 2, for example.
  • the vias 111 d 1 , 111 s 1 , 111 d 2 and 111 s 2 are provided through the second interlayer insulating film 108 , the insulating layer 105 and the TFT lower layer film 106 .
  • the via 111d1 is provided between the region 104d1 and the wiring 710d1 and electrically connects the region 104d1 and the wiring 710d1.
  • the via 111s1 is provided between the region 104s1 and the wiring 710s1 and electrically connects the region 104s1 and the wiring 710s1.
  • the via 111d2 is provided between the region 104d2 and the wiring 710d2 and electrically connects the region 104d2 and the wiring 710d2.
  • the via 111s2 is provided between the region 104s2 and the wiring 710s2 and electrically connects the region 104s2 and the wiring 710s2.
  • the wirings 710s1 and 710s2 are connected to the power line 3 of the circuit of FIG. 2, for example.
  • the wiring 710d1 is provided above the upper surface 753U1.
  • the via 761a1 is provided between the wiring 710d1 and the upper surface 753U1, and electrically connects the wiring 710d1 and the upper surface 753U1. Therefore, the p-type semiconductor layer 753a1 is electrically connected to the drain region of the transistor 103-1 through the via 761a1, the wiring 710d1 and the via 111d1.
  • the wiring 710d2 is provided above the upper surface 753U2.
  • the via 761a2 is provided between the wiring 710d2 and the upper surface 753U2, and electrically connects the wiring 710d2 and the upper surface 753U2. Therefore, the p-type semiconductor layer 753a2 is electrically connected to the drain region of the transistor 103-2 through the via 761a2, the wiring 710d2 and the via 111d2.
  • transistors 103-1 and 103-2 are drive transistors for adjacent sub-pixels and are driven sequentially.
  • the light emitting layer 752a1 When holes supplied from the transistor 103-1 are injected into the light emitting layer 752a1 and electrons supplied from the wiring 710k are injected into the light emitting layer 752a1, the light emitting layer 752a1 emits light, and light is emitted from the light emitting region 751R1.
  • the transistor 103-2 are injected into the light emitting layer 752a2 and electrons supplied from the wiring 710k are injected into the light emitting layer 752a2, the light emitting layer 752a2 emits light, and light is emitted from the light emitting region 751R2. be.
  • the image display device of this embodiment has the effect of shortening the time required for the transfer process for forming the semiconductor layer 750 and reducing the number of processes, as in the image display devices of the other embodiments described above. play.
  • the connecting portion R0 can be shared by a plurality of light emitting portions R1 and R2, it is possible to reduce the number of vias 761k provided in the connecting portion R0. By reducing the number of vias, it is possible to reduce the pitch of the light-emitting portions R1 and R2 that constitute the sub-pixel group 720, and it is possible to provide a small-sized, high-definition image display device.
  • the case of two light-emitting regions has been described, but the number of light-emitting regions formed on the light-emitting surface is not limited to two, and may be any number of three or more.
  • each component of each embodiment described above is appropriately selected and applied in addition to the above-described forms.
  • the roughening of the light emitting surface is applicable to the first, second, sixth and seventh embodiments. It is obvious that the application of the light shielding layer 330 is also applicable to the first, second, fourth, fifth and seventh embodiments.
  • the p-type semiconductor layer 253 is the light emitting surface 253S
  • the example of the second embodiment can be easily applied to the light emitting elements of other embodiments and their manufacturing processes. is.
  • the image display device described above can be, for example, a computer display, a television, a mobile terminal such as a smartphone, or a car navigation system as an image display module having an appropriate number of pixels.
  • FIG. 30 is a block diagram illustrating an image display device according to this embodiment.
  • FIG. 30 shows the main parts of the configuration of the computer display.
  • the image display device 801 has an image display module 802 .
  • the image display module 802 is, for example, an image display device having the configuration of the first embodiment described above.
  • Image display module 802 includes display area 2 in which a plurality of sub-pixels including sub-pixel 20 are arranged, row selection circuit 5 and signal voltage output circuit 7 .
  • the image display device 801 further includes a controller 870 .
  • the controller 870 inputs a control signal separated and generated by an interface circuit (not shown) to control the row selection circuit 5 and the signal voltage output circuit 7 to drive each sub-pixel and the order of driving.
  • FIG. 31 is a block diagram illustrating an image display device according to a modification of this embodiment.
  • FIG. 31 shows the configuration of a high-definition thin television.
  • the image display device 901 has an image display module 902 .
  • the image display module 902 is, for example, the image display device 1 having the configuration of the first embodiment described above.
  • the image display device 901 has a controller 970 and a frame memory 980 .
  • Controller 970 controls the driving order of each sub-pixel of display area 2 based on control signals supplied by bus 940 .
  • a frame memory 980 stores display data for one frame and is used for processing such as smooth moving image reproduction.
  • the image display device 901 has an I/O circuit 910 .
  • the I/O circuit 910 is simply labeled "I/O" in FIG.
  • the I/O circuit 910 provides an interface circuit or the like for connecting to an external terminal, device, or the like.
  • the I/O circuit 910 includes, for example, a USB interface for connecting an external hard disk device, an audio interface, and the like.
  • the image display device 901 has a receiving section 920 and a signal processing section 930 .
  • An antenna 922 is connected to the receiving unit 920, and separates and generates a necessary signal from the radio wave received by the antenna 922.
  • the signal processing unit 930 includes a DSP (Digital Signal Processor), a CPU (Central Processing Unit), and the like, and the signals separated and generated by the receiving unit 920 are converted into image data, audio data, etc. separated and generated.
  • DSP Digital Signal Processor
  • CPU Central Processing Unit
  • the receiving unit 920 and the signal processing unit 930 can also be used as other image display devices by using high-frequency communication modules for mobile phone transmission/reception, WiFi, GPS receivers, and the like.
  • an image display device having an image display module with an appropriate screen size and resolution can be a mobile information terminal such as a smart phone or a car navigation system.
  • the image display module in the case of this embodiment is not limited to the configuration of the image display device in the case of the first embodiment.
  • the image display module in the case of this embodiment and the modified example is configured to include a large number of sub-pixels as shown in FIGS. 9 and 10.
  • FIG. 9 is configured to include a large number of sub-pixels as shown in FIGS. 9 and 10.
  • 1,201,801,901 image display device 2 display area, 3 power line, 4 ground line, 5,205 row selection circuit, 6,206 scanning line, 7,207 signal voltage output circuit, 8,208 signal line, 10 pixels, 20, 220, 320, 420, 520, 620 sub-pixels, 22, 222 light-emitting elements, 24, 224 selection transistors, 26, 226 drive transistors, 28, 228 capacitors, 101 circuits, 102, 502 substrates, 102a, 102b surface, 103, 103-1, 103-2, 203 transistors, 104, 104-1, 104-2, 204 TFT channels, 105 insulating layers, 107, 107-1, 107-2 gates, 108 second interlayer insulation Film, 110 First wiring layer, 110d, 110k, 210a, 230a Wiring, 140 Graphene layer, 140a, 740a Graphene sheet, 150, 250, 650 Light emitting element, 151a Connection part, 151S, 253S, 651S, 751S Light emitting surface

Abstract

実施形態に係る画像表示装置の製造方法は、基板の第1面上にグラフェン層を形成する工程と、前記グラフェン層上に半導体層を形成する工程と、前記半導体層を加工して、前記グラフェン層上の発光面と前記発光面の反対側の上面とを含む発光素子を形成する工程と、前記第1面、前記グラフェン層および前記発光素子を覆う第1絶縁膜を形成する工程と、前記第1絶縁膜上に回路素子を形成する工程と、前記第1絶縁膜および前記回路素子を覆う第2絶縁膜を形成する工程と、前記第1および第2絶縁膜を貫通する第1ビアを形成する工程と、前記第2絶縁膜上に第1配線層を形成する工程と、を備える。前記第1ビアは、前記第1配線層と前記上面との間に設けられ、これらを電気的に接続する。

Description

画像表示装置の製造方法および画像表示装置
 本発明の実施形態は、画像表示装置の製造方法および画像表示装置に関する。
 高輝度、広視野角、高コントラストで低消費電力の薄型の画像表示装置の実現が望まれている。このような市場要求に対応するように、自発光素子を利用した表示装置の開発が進められている。
 自発光素子として、微細発光素子であるマイクロLEDを用いた表示装置の登場が期待されている。マイクロLEDを用いた表示装置の製造方法として、個々に形成されたマイクロLEDを駆動回路に順次転写する方法が紹介されている。しかしながら、フルHDや4K、8K等と高画質になるにつれて、マイクロLEDの素子数が多くなると、多数のマイクロLEDを個々に形成して、駆動回路等を形成した基板に順次転写するのでは、転写工程に膨大な時間を要する。さらに、マイクロLEDと駆動回路等との接続不良等が発生し、歩留りの低下を生じるおそれがある。
 Si基板上に発光層を含む半導体層を成長させ、半導体層に電極を形成した後、駆動回路が形成された回路基板に貼り合わせる技術が知られている(たとえば、特許文献1参照)。
特開2002-141492号公報
H. Kim, J. Ohta, K. Ueno, A. Kobayashi, M. Morita, Y. Tokumoto & H. Fujioka, "Fabrication of full-color GaN-based light-emitting diodes on nearly lattice-matched flexible metal foils", SCIENTIFIC REPORTS, 7:2112, 18 May 2017 J. W. Shon, J. Ohta, K. Ueno, A. Kobayashi & H. Fujioka, "Fabrication of full-color InGaN-based light-emitting diodes on amorphous substrates by pulsed sputtering", SCIENTIFIC REPORTS, 4:5325, 23 June 2014
 本発明の一実施形態は、発光素子の転写工程を短縮し、歩留りを向上した画像表示装置の製造方法および画像表示装置を提供する。
 本発明の一実施形態に係る画像表示装置の製造方法は、基板の第1面上にグラフェンを含む層を形成する工程と、前記グラフェンを含む層上に発光層を含む半導体層を形成する工程と、前記半導体層を加工して、前記グラフェンを含む層上の発光面と前記発光面の反対側の上面とを含む発光素子を形成する工程と、前記第1面、前記グラフェンを含む層および前記発光素子を覆う第1絶縁膜を形成する工程と、前記第1絶縁膜上に回路素子を形成する工程と、前記第1絶縁膜および前記回路素子を覆う第2絶縁膜を形成する工程と、前記第1絶縁膜および前記第2絶縁膜を貫通する第1ビアを形成する工程と、前記第2絶縁膜上に第1配線層を形成する工程と、を備える。前記第1ビアは、前記第1配線層と前記上面との間に設けられ、前記第1配線層と前記上面とを電気的に接続する。
 本発明の一実施形態に係る画像表示装置は、第1面を有する光透過性部材と、前記第1面上の発光面と前記発光面の反対側の上面とを含む発光素子と、前記第1面および前記前記発光素子を覆う第1絶縁膜と、前記第1絶縁膜上に設けられた回路素子と、前記第1絶縁膜および前記回路素子を覆う第2絶縁膜と、前記第1絶縁膜および前記第2絶縁膜を貫通して設けられた第1ビアと、前記第2絶縁膜上に設けられた第1配線層と、を備える。前記第1ビアは、前記第1配線層と前記上面との間に設けられ、前記第1配線層と前記上面とを電気的に接続する。
 本発明の一実施形態に係る画像表示装置は、第1面を有する光透過性部材と、前記第1面上に、複数の発光領域を形成し得る発光面を含む第1半導体層と、前記第1半導体層上で離間して設けられた複数の発光層と、前記複数の発光層上にそれぞれ設けられ、前記第1半導体層とは異なる導電形を有する複数の第2半導体層と、前記第1面、前記第1半導体層、前記複数の発光層および前記複数の第2半導体層を覆う第1絶縁膜と、前記第1絶縁膜上で互いに離間して設けられた複数のトランジスタと、前記第1絶縁膜および前記複数のトランジスタを覆う第2絶縁膜と、前記第1絶縁膜および前記第2絶縁膜を貫通して設けられた複数の第1ビアと、前記第2絶縁膜上に設けられた第1配線層と、を備える。前記複数の第2半導体層および前記複数の発光層は、前記第1絶縁膜によって分離される。前記複数の第1ビアは、前記第1配線層と前記複数の第2半導体層との間にそれぞれ設けられ、前記第1配線層および前記複数の第2半導体層を電気的にそれぞれ接続する。
 本発明の一実施形態に係る画像表示装置は、第1面を有する光透過性部材と、前記第1面上の発光面と前記発光面の反対側の上面とを含む複数の発光素子と、前記第1面および前記複数の発光素子を覆う第1絶縁膜と、前記第1絶縁膜上に設けられた回路素子と、前記第1絶縁膜および前記回路素子を覆う第2絶縁膜と、前記第1絶縁膜および前記第2絶縁膜を貫通して設けられた複数の第1ビアと、前記第2絶縁膜上に設けられた第1配線層と、を備える。前記複数の第1ビアは、前記第1配線層と前記上面との間に設けられ、前記第1配線層と前記上面とをそれぞれ電気的に接続する。
 本発明の一実施形態によれば、発光素子の転写工程を短縮し、歩留りを向上した画像表示装置の製造方法が実現される。
 本発明の一実施形態によれば、発光素子の小型化が可能となり、高精細な画像表示装置が実現される。
第1の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。 第1の実施形態の画像表示装置を例示する模式的なブロック図である。 第1の実施形態の画像表示装置の一部を例示する模式的な平面図である。 第1の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第1の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第1の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第1の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第1の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第1の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第1の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第1の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第1の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第1の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第1の実施形態の画像表示装置の製造方法の変形例の一部を例示する模式的な断面図である。 第1の実施形態に係る画像表示装置を例示する模式的な斜視図である。 第1の実施形態の変形例に係る画像表示装置を例示する模式的な斜視図である。 第2の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。 第2の実施形態の画像表示装置を例示する模式的なブロック図である。 第2の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第2の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第2の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第2の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第2の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第2の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第3の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。 第3の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第3の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第3の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第3の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第4の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。 第4の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第4の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第4の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第4の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第4の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第4の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第5の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。 第5の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第5の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第5の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第5の実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。 第6の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。 第6の実施形態の画像表示装置の一部を例示する模式的な断面図である。 第7の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。 第7の実施形態の画像表示装置の一部を例示する模式的な断面図である。 第8の実施形態に係る画像表示装置を例示するブロック図である。 第8の実施形態の変形例に係る画像表示装置を例示するブロック図である。
 以下、図面を参照しつつ、本発明の実施形態について説明する。
 なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
 なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して詳細な説明を適宜省略する。
 (第1の実施形態)
 図1は、本実施形態に係る画像表示装置の一部を例示する模式的な断面図である。
 図1には、本実施形態の画像表示装置のサブピクセル20の構成が模式的に示されている。
 以下では、XYZの3次元座標系を用いて説明することがある。発光素子150は、後述する図9および図10に示すように、2次元平面に配列されている。発光素子150は、サブピクセル20ごとに設けられている。サブピクセル20が配列された2次元平面をXY平面とする。サブピクセル20は、X軸方向およびY軸方向に沿って配列されている。
 図1は、後述の図3のAA’線における矢視断面を表しており、XY平面に垂直な複数の平面における断面を1つの平面上でつなげた断面図としている。他の図においても、図1のように、XY平面に垂直な複数の平面における断面図では、X軸およびY軸は図示されず、XY平面に垂直なZ軸が示されている。つまり、これらの図では、Z軸に垂直な平面がXY平面とされている。
 以下では、Z軸の正方向を「上」や「上方」、Z軸の負方向を「下」や「下方」のようにいうことがあるが、Z軸に沿う方向は、必ずしも重力がかかる方向に限定するものではない。Z軸に沿った方向の長さを高さということがある。
 サブピクセル20は、XY平面にほぼ平行な発光面151Sを有している。発光面151Sは、主として、XY平面に直交するZ軸の負方向に向かって光を放射する面である。本実施形態、その変形例、後述するすべての実施形態およびそれらの変形例においては、発光面は、主としてZ軸の負方向に向かって光を放射する。
 図1に示すように、画像表示装置のサブピクセル20は、基板(光透過性部材)102と、グラフェン層140と、発光素子150と、第1層間絶縁膜(第1絶縁膜)156と、トランジスタ(回路素子)103と、第2層間絶縁膜(第2絶縁膜)108と、ビア(第1ビア)161aと、第1配線層110と、を含む。本実施形態では、サブピクセル20は、カラーフィルタ180をさらに含む。
 基板102は、2つの面102a,102bを有しており、面102bは、面102aの反対側の面であり、いずれの面102a,102bもXY平面にほぼ平行な面である。発光素子150は、一方の面(第1面)102a上に設けられている。カラーフィルタ180は、他方の面102b上に設けられている。基板102は、透光性基板であり、たとえばガラス基板である。
 本実施形態では、基板102と発光素子150との間に、グラフェン層140が設けられている。グラフェン層140は、基板102の一方の面102a上に設けられ、発光素子150は、グラフェン層140上に設けられている。グラフェン層140は、後述する図4A~図6Bに関連して説明するように、発光素子150の形成工程において用いられる。グラフェン層140の厚さは十分に薄いので、光を透過する。
 発光素子150は、グラフェン層140および基板102を介して、カラーフィルタ180上に設けられている。カラーフィルタ180上の発光素子150の面は、発光面151Sである。
 発光素子150は、第1層間絶縁膜156上に設けられたトランジスタ103によって駆動される。トランジスタ103は、薄膜トランジスタ(Thin Film Transistor、TFT)である。
 以下、サブピクセル20の構成について、詳細に説明する。
 カラーフィルタ180は、遮光部181と色変換部182とを含む。色変換部182は、発光素子150の発光面151Sの直下に発光面151Sの形状に応じて設けられている。カラーフィルタ180では、色変換部182以外の部分は、遮光部181とされている。遮光部181は、いわゆるブラックマトリクスであり、隣接する色変換部182から発光される光の混色等による滲みを低減し、シャープな画像を表示することを可能にする。
 色変換部182は、1層または2層以上とされる。図1には、色変換部182が2層の場合が示されている。色変換部182が1層であるか2層であるかは、サブピクセル20が発光する光の色、すなわち波長によって決定される。サブピクセル20の発光色が赤の場合には、好ましくは、色変換部182は、色変換層183および赤色の光を通過させるフィルタ層184の2層とされる。サブピクセル20の発光色が緑の場合には、好ましくは、色変換部182は、色変換層183および緑色の光を通過させるフィルタ層184の2層とされる。サブピクセル20の発光色が青の場合には、好ましくは1層とされる。
 色変換部182が2層の場合には、一方の層が色変換層183であり、他方の層がフィルタ層184である。色変換層183は、フィルタ層184上に積層されており、色変換層183は、フィルタ層184よりも発光素子150に近い位置に設けられている。
 色変換層183は、発光素子150が発光する光の波長を所望の波長に変換する。赤色を発光するサブピクセル20の場合には、発光素子150の波長である467nm±30nmの光を、たとえば630nm±20nm程度の波長の光に変換する。緑色を発光するサブピクセル20の場合には、発光素子150の波長である467nm±30nmの光を、たとえば532nm±20nm程度の波長の光に変換する。
 フィルタ層184は、色変換層183で色変換されずに残存した青色発光の波長成分を遮断する。
 サブピクセル20が発光する光の色が青色の場合には、色変換層183を介してもよいし、色変換層183を介さずにそのまま出力するようにしてもよい。発光素子150が発光する光の波長が467nm±30nm程度の場合には、色変換層183を介さずに光を出力してもよい。発光素子150が発光する光の波長を410nm±30nmとする場合には、出力する光の波長を467nm±30nm程度に変換するために、色変換層183を設けることが好ましい。
 青色のサブピクセル20の場合であっても、サブピクセル20は、フィルタ層184を有してもよい。青色のサブピクセル20に青色の光が透過するフィルタ層184を設けることによって、発光素子150の表面で生じる青色の光以外の微小な外光反射が抑制される。
 基板102は、カラーフィルタ180上に設けられている。グラフェン層140は、基板102の一方の面102a上に設けられている。
 グラフェン層140は、複数のグラフェンシート140aを含む。グラフェンシート140aは、発光素子150ごとに設けられている。グラフェンシート140aのXY平面視での外周は、発光素子150のXY平面視での外周にほぼ一致する。
 発光素子150は、グラフェンシート(グラフェンを含む層)140a上に設けられた発光面151Sを含む。発光素子150は、発光面151Sの反対側に設けられた上面153Uを含む。この例では、発光面151Sおよび上面153UのXY平面視での外周形状は、方形または長方形であり、発光素子150は、面102a上に発光面151Sを有する角柱状の素子である。角柱の断面は、5角形以上の多角形でもよい。発光素子150は、角柱状の素子に限らず、円柱状の素子であってもよい。
 発光素子150は、n形半導体層151と、発光層152と、p形半導体層153と、を含む。n形半導体層151、発光層152およびp形半導体層153は、発光面151Sから上面153Uに向かってこの順に積層されている。n形半導体層151である発光面151Sは、グラフェンシート140aに接して設けられている。発光素子150は、発光面151S、グラフェンシート140a、基板102およびカラーフィルタ180を介して、主としてZ軸の負方向に光を放射する。
 n形半導体層151は、接続部151aを含む。接続部151aは、基板102の一方の面102a上をn形半導体層151から一方向に突出するように設けられている。接続部151aの面102aからの高さは、n形半導体層151の面102aからの高さと同じか、n形半導体層151の面102aからの高さよりも低い。接続部151aは、n形半導体層151の一部である。接続部151aは、ビア161kの一端に接続されて、n形半導体層151は、接続部151aを介して、ビア161kに電気的に接続される。
 発光素子150が角柱状の形状の場合には、発光素子150のXY平面視の形状は、たとえばほぼ正方形または長方形である。発光素子150のXY平面視の形状が方形を含む多角形の場合には、発光素子150の角部は丸くてもよい。発光素子150のXY平面視の形状が円柱状の形状の場合には、発光素子150のXY平面視の形状は、円形に限らず、たとえば楕円形であってもよい。平面視での発光素子の形状や配置等を適切に選定することによって、配線レイアウト等の自由度が向上する。
 発光素子150には、たとえば、InAlGa1-X-YN(0≦X、0≦Y、X+Y<1)等の発光層を含む窒化ガリウム系化合物半導体が好適に用いられる。以下では、上述の窒化ガリウム系化合物半導体を、単に窒化ガリウム(GaN)と呼ぶことがある。本発明の一実施形態における発光素子150は、いわゆる発光ダイオードである。発光素子150が発光する光の波長は、近紫外域から可視光域の範囲の波長であればよく、たとえば467nm±30nm程度である。発光素子150が発光する光の波長は、410nm±30nm程度の青紫発光としてもよい。発光素子150が発光する光の波長は、上述の値に限らず、適切なものとすることができる。
 第1層間絶縁膜(第1絶縁膜)156は、面102a、グラフェンシート140aを含むグラフェン層140および発光素子150を覆っている。第1層間絶縁膜156は、隣接して配置された発光素子150同士を電気的に分離する。第1層間絶縁膜156は、発光素子150をトランジスタ103等の回路素子から電気的に分離する。第1層間絶縁膜156は、トランジスタ103等の回路素子を含む回路101を形成するための平坦面を提供する。第1層間絶縁膜156は、発光素子150を覆うことによって、トランジスタ103等を形成する場合の熱ストレス等から、発光素子150を保護する。
 第1層間絶縁膜156は、有機絶縁材料によって形成されていることが好ましい。第1層間絶縁膜156に用いられる有機絶縁材料は、光反射性を有しており、好ましくは白色樹脂である。第1層間絶縁膜156を白色樹脂とすることによって、発光素子150の横方向の出射光に起因する戻り光を反射する。発光素子150の出射した戻り光は、発光素子150とグラフェンシート140aとの界面や発光素子150と基板102との境界等においても生じ得るので、これらの戻り光も反射することができる。このように、第1層間絶縁膜156を白色樹脂とすることによって、発光素子150の発光効率は、実質的に向上される。また、第1層間絶縁膜156が光反射性を有することによって、発光素子150の上方への散乱光等を反射して、トランジスタ103への光の到達を抑制して、トランジスタ103の誤動作を防止する効果を得ることもできる。
 白色樹脂は、SOG(Spin On Glass)等のシリコン系樹脂やノボラック型フェノール系樹脂等の透明樹脂に、ミー(Mie)散乱効果を有する散乱性微粒子を分散させることによって形成される。散乱性微粒子は、無色または白色であり、発光素子150が発光する光の波長の1/10程度から数倍程度の直径を有する。好適に用いられる散乱性微粒子は、光の波長の1/2程度の直径を有する。たとえば、このような散乱性微粒子としては、TiO、Al、ZnO等が挙げられる。
 上述のほか、白色樹脂は、透明樹脂内に分散された多数の微細な空孔などを活用することによっても、形成される。第1層間絶縁膜156を白色化する場合には、SiO膜等をSOG等に重ねて用いてもよい。この場合には、SiO膜等は、たとえば、ALD(Atomic-Layer-Deposition)やCVDを用いて形成される。
 第1層間絶縁膜156は、黒色樹脂によって形成されてもよい。第1層間絶縁膜156を黒色樹脂とすることによって、サブピクセル20内における光の散乱が抑制され、迷光がより効果的に抑制される。迷光が抑制された画像表示装置は、よりシャープな画像を表示することが可能である。
 第1層間絶縁膜156上にわたって、TFT下層膜106が形成されている。TFT下層膜106は、トランジスタ103の形成時に平坦性を確保するとともに、加熱処理時にトランジスタ103のTFTチャネル104を汚染等から保護する目的で設けられている。TFT下層膜106は、たとえばSiO等の絶縁膜である。
 トランジスタ103は、TFT下層膜106上に形成されている。TFT下層膜106上には、トランジスタ103のほか、他のトランジスタやキャパシタ等の回路素子が形成され、配線等によって回路101を構成している。たとえば、後述する図2において、トランジスタ103は、駆動トランジスタ26に対応する。そのほか図2において、選択トランジスタ24やキャパシタ28等が回路素子である。回路101は、TFTチャネル104、絶縁層105、第2層間絶縁膜108、ビア111s,111dおよび第1配線層110を含むものとする。
 トランジスタ103は、この例では、pチャネルのTFTである。トランジスタ103は、TFTチャネル104と、ゲート107と、を含む。TFTチャネル104は、好ましくは、低温ポリシリコン(Low Temperature Poly Silicon、LTPS)プロセスによって形成されている。LTPSプロセスでは、TFTチャネル104は、TFT下層膜106上に形成されたアモルファスSiの領域を多結晶化し、活性化することによって形成される。たとえば、アモルファスSiの領域の多結晶化、活性化には、レーザによるレーザアニーリングが用いられる。LTPSプロセスによって形成されたTFTは、十分高い移動度を有する。
 TFTチャネル104は、領域104s,104i,104dを含む。領域104s,104i,104dは、いずれもTFT下層膜106上に設けられている。領域104iは、領域104sと領域104dとの間に設けられている。領域104s,104dは、ホウ素(B)もしくはフッ化ホウ素(BF)等のp形不純物がドープされ活性化されており、p形半導体領域として機能する。領域104s,104dは、ビア111s,111dとそれぞれオーミック接続されている。
 ゲート107は、絶縁層105を介して、TFTチャネル104上に設けられている。絶縁層105は、TFTチャネル104とゲート107とを絶縁するとともに、隣接する他の回路素子から絶縁するために設けられている。領域104sよりも低い電位がゲート107に印加されると、領域104iにチャネルが形成されることによって、領域104s,104d間に流れる電流を制御することができる。
 絶縁層105は、たとえばSiOである。絶縁層105は、SiOやSi等を含む多層の絶縁層であってもよい。
 ゲート107は、たとえば多結晶Siで形成されていてもよいし、W、Mo等の高融点金属で形成されていてもよい。ゲート107は、多結晶Si膜によって形成される場合には、たとえばCVD等によって形成される。
 第2層間絶縁膜108は、ゲート107および絶縁層105上に設けられている。第2層間絶縁膜108は、たとえば第1層間絶縁膜156と同じ材料で形成されている。つまり、第2層間絶縁膜108は、白色樹脂やSiO等の無機膜等で形成されている。第2層間絶縁膜108は、第1配線層110の形成のための平坦化膜としても機能する。
 ビア111s,111dは、第2層間絶縁膜108および絶縁層105を貫通して設けられている。第1配線層110は、第2層間絶縁膜108上に形成されている。第1配線層110は、電位の異なり得る複数の配線を含んでいる。この例では、第1配線層110は、配線110s,110d,110kを含んでいる。これらの配線110s,110d,110kは、分離して形成されている。
 配線110sの一部は、領域104sの上方に設けられている。配線110sの他の部分は、たとえば後述する図2に示される電源線3に接続されている。配線110dの一部は、領域104dの上方に設けられている。配線110dの他の部分は、上面153Uの上方に設けられている。配線110kの一部は、接続部151aの上方に設けられている。配線110kの他の部分は、たとえば後述する図2の回路に示される接地線4に接続されている。
 図1以降の断面図においては、特に断らない限り、配線層を表す符号は、その配線層を構成する配線の横に表示するものとする。図1の例では、第1配線層110の符号は、配線110sの横に表示されている。
 ビア111sは、配線110sと領域104sとの間に設けられ、配線110sおよび領域104sを電気的に接続している。ビア111dは、配線110dと領域104dとの間に設けられ、配線110dおよび領域104dを電気的に接続している。
 配線110sは、ビア111sを介して、領域104sに接続されている。領域104sは、トランジスタ103のソース領域である。したがって、トランジスタ103のソース領域は、ビア111sおよび配線110sを介して、たとえば後述の図2の回路に示される電源線3に電気的に接続される。
 配線110dは、ビア111dを介して、領域104dに接続されている。領域104dは、トランジスタ103のドレイン領域である。
 ビア(第1ビア)161aは、第2層間絶縁膜108、絶縁層105、TFT下層膜106および第1層間絶縁膜156を貫通し、上面153Uに達するように設けられている。ビア161aは、配線(第1配線)110dと上面153Uとの間に設けられ、配線110dとp形半導体層153とを電気的に接続する。したがって、p形半導体層153は、ビア161a、配線110dおよびビア111dを介して、トランジスタ103のドレイン領域に電気的に接続されている。
 ビア(第2ビア)161kは、第2層間絶縁膜108、絶縁層105、TFT下層膜106および第1層間絶縁膜156を貫通し、接続部151aに達するように設けられている。ビア161kは、配線(第2配線)110kと接続部151aとの間に設けられ、配線110kおよび接続部151aを電気的に接続する。したがって、n形半導体層151は、接続部151a、ビア161kおよび配線110kを介して、たとえば図2の回路の接地線4に電気的に接続される。
 第1配線層110およびビア111s,111d,161a,161kは、たとえばAlやAlの合金、AlとTi等との積層膜等によって形成されている。たとえば、AlとTiの積層膜では、Tiの薄膜上にAlが積層され、さらにAl上にTiが積層されている。
 外部の環境から保護するために、第2層間絶縁膜108および第1配線層110上にわたって保護層を設けるようにしてもよい。
 図2は、本実施形態に係る画像表示装置を例示する模式的なブロック図である。
 図2に示すように、本実施形態の画像表示装置1は、表示領域2を備える。表示領域2には、サブピクセル20が配列されている。サブピクセル20は、たとえば格子状に配列されている。たとえば、サブピクセル20は、X軸に沿ってn個配列され、Y軸に沿ってm個配列される。
 画像表示装置1は、電源線3および接地線4をさらに有する。電源線3および接地線4は、サブピクセル20の配列に沿って、格子状に布線されている。電源線3および接地線4は、各サブピクセル20に電気的に接続され、電源端子3aとGND端子4aとの間に接続された直流電源から各サブピクセル20に電力を供給する。電源端子3aおよびGND端子4aは、電源線3および接地線4の端部にそれぞれ設けられ、表示領域2の外部に設けられた直流電源回路に接続される。電源端子3aは、GND端子4aを基準にして正の電圧が供給される。
 画像表示装置1は、走査線6および信号線8をさらに有する。走査線6は、X軸に平行な方向に布線されている。つまり、走査線6は、サブピクセル20の行方向の配列に沿って布線されている。信号線8は、Y軸に平行な方向に布線されている。つまり、信号線8は、サブピクセル20の列方向の配列に沿って布線されている。
 画像表示装置1は、行選択回路5および信号電圧出力回路7をさらに有する。行選択回路5および信号電圧出力回路7は、表示領域2の外縁に沿って設けられている。行選択回路5は、表示領域2の外縁のY軸方向に沿って設けられている。行選択回路5は、各列のサブピクセル20に走査線6を介して電気的に接続され、各サブピクセル20に選択信号を供給する。
 信号電圧出力回路7は、表示領域2の外縁のX軸方向に沿って設けられている。信号電圧出力回路7は、各行のサブピクセル20に信号線8を介して電気的に接続され、各サブピクセル20に信号電圧を供給する。
 サブピクセル20は、発光素子22と、選択トランジスタ24と、駆動トランジスタ26と、キャパシタ28と、を含む。図2および後述する図3において、選択トランジスタ24はT1と表示され、駆動トランジスタ26はT2と表示され、キャパシタ28はCmと表示されることがある。
 発光素子22は、駆動トランジスタ26と直列に接続されている。本実施形態では、駆動トランジスタ26はpチャネルのTFTであり、駆動トランジスタ26のドレイン電極に、発光素子22のアノード電極が接続されている。駆動トランジスタ26および選択トランジスタ24の主電極は、ドレイン電極およびソース電極である。発光素子22のアノード電極は、p形半導体層に接続されている。発光素子22のカソード電極は、n形半導体層に接続されている。発光素子22および駆動トランジスタ26の直列回路は、電源線3と接地線4との間に接続されている。駆動トランジスタ26は、図1におけるトランジスタ103に対応し、発光素子22は、図1における発光素子150に対応する。発光素子22に流れる電流は、駆動トランジスタ26のゲート-ソース間に印加される電圧によって決定され、発光素子22は、発光素子22に流れる電流に応じた輝度で発光する。
 選択トランジスタ24は、駆動トランジスタ26のゲート電極と信号線8との間に主電極を介して接続されている。選択トランジスタ24のゲート電極は、走査線6に接続されている。駆動トランジスタ26のゲート電極と電源線3との間には、キャパシタ28が接続されている。
 行選択回路5は、m行のサブピクセル20の配列から、1行を選択して走査線6に選択信号を供給する。信号電圧出力回路7は、選択された行の各サブピクセル20に必要なアナログ電圧値を有する信号電圧を供給する。選択された行のサブピクセル20の駆動トランジスタ26のゲート-ソース間には、信号電圧が印加される。信号電圧は、キャパシタ28によって保持される。駆動トランジスタ26は、信号電圧に応じた電流を発光素子22に流す。発光素子22は、流れた電流に応じた輝度で発光する。
 行選択回路5は、選択する行を順次切り替えて選択信号を供給する。つまり、行選択回路5は、サブピクセル20が配列された行を走査する。順次走査されたサブピクセル20の発光素子22には、信号電圧に応じた電流が流れて発光する。サブピクセル20は、発光素子22の流れる電流によって輝度が決定される。サブピクセル20は、決定された輝度にもとづく階調で発光し、表示領域2に画像が表示される。
 図3は、本実施形態の画像表示装置の一部を例示する模式的な平面図である。
 図3では、AA’線は、図1等の断面図における切断線を表している。
 本実施形態では、発光素子150および駆動用のトランジスタ103は、第1層間絶縁膜156を介して、Z軸方向に積層されている。発光素子150は、図2では発光素子22に対応する。駆動用のトランジスタ103は、図2では駆動トランジスタ26に対応し、T2とも表記される。
 図3に示すように、発光素子150のカソード電極は、接続部151aによって提供される。接続部151aは、トランジスタ103や第1配線層110よりも下層に設けられている。接続部151aは、ビア161kを介して、配線110kに電気的に接続される。より具体的には、ビア161kの一端は、接続部151aに接続されている。ビア161kの他端は、コンタクトホール161k1を介して、配線110kに接続されている。
 発光素子150のアノード電極は、図1に示したp形半導体層153によって提供される。p形半導体層153の上面153Uは、ビア161aを介して、配線110dに接続されている。より具体的には、ビア161aの一端は、上面153Uに接続されている。ビア161aの他端は、コンタクトホール161a1を介して、配線110dに接続されている。
 配線110dの他端は、図1に示したビア111dを介して、トランジスタ103のドレイン電極に接続されている。トランジスタ103のドレイン電極は、図1に示した領域104dである。トランジスタ103のソース電極は、図1に示したビア111sを介して、配線110sに接続されている。トランジスタ103のソース電極は、図1に示した領域104sである。この例では、第1配線層110は、電源線3を含んでおり、配線110sは、電源線3に接続されている。
 この例では、接地線4は、第1配線層110よりもさらに上層に設けられている。図1では図示を省略しているが、第1配線層110上には、さらに層間絶縁膜が設けられている。接地線4は、最上層の層間絶縁膜上に設けられており、電源線3から絶縁されている。
 このように、発光素子150は、ビア161k,161aを用いることによって、発光素子150よりも上層に設けられた第1配線層110に電気的に接続されることができる。
 本実施形態の画像表示装置1の製造方法について説明する。
 図4A~図6Bは、本実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。
 図4Aに示すように、本実施形態の画像表示装置の製造方法では、基板102が準備される。基板102は、透光性基板であり、たとえば、1500mm×1800mm程度のほぼ長方形のガラス基板である。グラフェン層(グラフェンの層)1140は、基板の一方の面(第1面)102a上に形成される。グラフェン層1140は、グラフェンを含む層であり、好ましくは、単層のグラフェンの層が、数層から10層程度、積層されて形成されている。適切な大きさおよび形状に裁断されたグラフェン層1140は、面102aの所定の位置に配置され、面102aの平坦性によって、基板102に吸着される。グラフェン層1140は、たとえば、接着剤等によって面102a上に接着されてもよい。
 裁断されたグラフェン層1140のXY平面視での外周は、後述の図4Bに示す半導体層1150のXY平面視の外周に応じて決定される。グラフェン層1140のXY平面視での外周および半導体層1150のXY平面視での外周は、後述する図5Aの発光素子150のXY平面視での外周を十分に含むように設定される。つまり、XY平面視で、発光素子150の外周は、グラフェン層1140の外周以内および半導体層1150の外周以内に配置される。
 図4Bに示すように、半導体層1150は、グラフェン層1140上にわたって形成される。半導体層1150は、グラフェン層1140の側からZ軸の正方向に向かってn形半導体層1151、発光層1152およびp形半導体層1153の順に形成される。半導体層1150は、たとえば、GaNを含み、より詳細には、InAlGa1-X-YN(0≦X、0≦Y、X+Y<1)等を含む。半導体層1150の成長初期には結晶格子の不整合に起因する結晶欠陥が生じ易く、GaNを主成分とする結晶は、一般にn形半導体特性を示す。そのため、n形半導体層1151からグラフェン層1140上に成長させることによって、歩留りを向上させることが可能になる。
 半導体層1150の形成には、蒸着、イオンビームデポジション、分子線エピタキシ(Molecular Beam Epitaxy、MBE)やスパッタ等の物理気相成長化法が用いられ、好ましくは低温スパッタ法が用いられる。低温スパッタ法では、成膜時に、光やプラズマでアシストすると、より低温とすることができるので好ましい。MOCVDによるエピタキシャル成長では、1000℃を超える場合がある。これに対して、低温スパッタ法では、400℃程度~700℃程度の低温で、発光層を含むGaNの結晶をグラフェン層1140上にエピタキシャル成長可能であることが知られている(非特許文献1、2等参照)。このような低温スパッタ法は、ガラス基板上に半導体層1150を形成するのに整合的である。
 適切な成膜技術を用いて、グラフェン層1140上にGaNの半導体層1150を成長させることによって、グラフェン層1140上には、発光層1152を含む単結晶化された半導体層1150が形成される。半導体層1150は、図4Bの2点鎖線で示した領域内に形成される。
 半導体層1150の成長過程においては、グラフェン層1140の存在しない面102a上には、成長種の材料であるGa等を含む非結晶状態の堆積物1162が堆積する場合がある。この例では、堆積物1162は、面102aからZ軸の正方向に向かって、堆積物1162a,1162b,1162cの順に積層されている。堆積物1162aは、n形半導体層1151の形成時に堆積され、堆積物1162bは、発光層1152の形成時に堆積され、堆積物1162cは、p形半導体層1153の形成時に堆積されたことを示しているが、これに限るものではない。
 半導体層1150は、グラフェン層1140上に直接形成される場合に限らず、グラフェン層1140上に形成されたバッファ層上に形成されてもよい。バッファ層を設けることによって、GaNの結晶成長を促進することができる場合がある。バッファ層は、光の透過性を損なわないように十分薄く形成することができ、GaNの結晶成長を促進させる材料であれば種類を問わず、絶縁材料でもよいし、金属材料等であってもよい。
 図5Aに示すように、図4Bに示した半導体層1150は、エッチングによって所望の形状に加工され、発光素子150が形成される。
 発光素子150の形成工程では、接続部151aが形成され、その後、さらにエッチングすることによって、他の部分が形成される。これによって、n形半導体層151から面102a上をn形半導体層151から一方向に突出する接続部151aを有する発光素子150を形成することができる。発光素子150の形成には、たとえばドライエッチングプロセスが用いられ、好適には、異方性プラズマエッチング(Reactive Ion Etching、RIE)が用いられる。
 図4Bに示したグラフェン層1140は、発光素子150の形成時にオーバエッチングされて、グラフェンシート140aに成形される。このため、グラフェンシート140aのXY平面視での外周は、発光素子150のXY平面視での外周にほぼ一致する。
 第1層間絶縁膜(第1絶縁膜)156は、面102a、グラフェンシート140aおよび発光素子を覆うように形成される。
 図5Bに示すように、TFT下層膜106は、第1層間絶縁膜156上に、たとえばCVD等によって形成される。形成されたTFT下層膜106上に、Si層1104が形成される。Si層1104は、成膜時にはアモルファスSiの層であり、成膜後に、たとえばエキシマレーザパルスを複数回走査することによって多結晶化されたSi層1104が形成される。
 図6Aに示すように、図5Bに示した多結晶化されたSi層1104は、アイランド状に加工され、TFTチャネル104が形成される。TFT下層膜106およびTFTチャネル104を覆うように絶縁層105が形成される。絶縁層105は、ゲート絶縁膜として機能する。TFTチャネル104上に絶縁層105を介して、ゲート107が形成される。ゲート107に対して、B等の不純物が選択的にドーピングされ、熱活性化されて、トランジスタ(回路素子)103は形成される。領域104s,104dは、p形の活性領域とされ、それぞれトランジスタ103のソース領域、ドレイン領域として機能する。領域104iは、n形の活性領域とされ、チャネルとして機能する。
 LTPSプロセスを用いた場合には、このようにして、TFT下層膜106上の所望の位置に、トランジスタ103が形成される。
 図6Bに示すように、第2層間絶縁膜(第2絶縁膜)108は、絶縁層105およびゲート107を覆うように設けられる。第2層間絶縁膜108の形成には、第2層間絶縁膜108の材質に応じて適切な製法が適用される。たとえば、第2層間絶縁膜108がSiOで形成される場合には、ALDやCVD等の技術が用いられる。
 第2層間絶縁膜108の平坦度は、第1配線層110を形成することができる程度でよく、必ずしも平坦化工程を行わなくてもよい。第2層間絶縁膜108に平坦化工程を施さない場合には、工程数を削減できる。たとえば、発光素子150の周囲で、第2層間絶縁膜108の厚さが薄くなる箇所がある場合には、ビア161a,161kのためのビアホールの深さを浅くすることができるので、十分な開口径を確保することができる。そのため、ビアによる電気的接続を確保することが容易になり、電気的特性の不良による歩留りの低下を抑制することができる。
 第2層間絶縁膜108、絶縁層105、TFT下層膜106および第1層間絶縁膜156を貫通してビア161a,161kが形成される。ビア(第1ビア)161aは、上面153Uに達するように形成されたビアホールに導電材料を充填することによって形成され、上面153Uに電気的に接続される。ビア(第2ビア)161kは、接続部151aに達するように形成されたビアホールに導電材料を充填することによって形成され、接続部151aに電気的に接続される。
 第2層間絶縁膜108および絶縁層105を貫通してビア111s,111dが形成される。ビア111sは、領域104sに達するように形成される。ビア111dは、領域104dに達するように形成される。ビア161a,161k,111s,111dを形成するためのビアホール形成には、たとえばRIE等が用いられる。
 配線110k,110d,110sを含む第1配線層110は、第2層間絶縁膜108上に形成される。配線110kは、ビア161kの一端に接続される。配線110dは、ビア161aの一端およびビア111dの一端に接続される。配線110sは、ビア111sの一端に接続される。第1配線層110の形成では、配線110k,110d,110sは、ビア161a,161k,111d,111sの形成と同時に形成されてもよい。
 その後、外部環境から保護するために、第2層間絶縁膜108および第1配線層110を覆う保護膜を形成してもよい。
 図1に示したカラーフィルタ180の形成工程について説明する。
 図7A~図7Dは、本実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。
 図7A~図7Dには、カラーフィルタをインクジェット方式で形成する方法が示されている。
 図7Aに示すように、構造体1192が準備される。カラーフィルタは、基板102の露出された面(第2面)102bに形成される。構造体1192は、上述の図6Bに示した工程までに形成される。構造体1192は、基板102および発光素子150のほか、図6Bに示したグラフェンシート140a、第1層間絶縁膜156、TFT下層膜106、TFTチャネル、絶縁層105、ゲート107、ビア111s,111d,161a,161kおよび第1配線層110等を含んでいる。
 図7Bに示すように、面102b上の領域であって、発光面151Sを含まない領域に遮光部181が形成される。遮光部181は、たとえばスクリーン印刷やフォトリソグラフィ技術等を用いて形成される。
 図7Cに示すように、発光色に応じた蛍光体は、インクジェットノズルから噴出され、色変換層183を形成する。蛍光体は、面102b上であって、遮光部181が形成されていない領域を着色する。蛍光体は、たとえば一般的な蛍光体材料やペロブスカイト蛍光体材料、量子ドット蛍光体材料を用いた蛍光塗料が用いられる。ペロブスカイト蛍光体材料や量子ドット蛍光体材料を用いた場合には、各発光色を実現できるとともに、単色性が高く、色再現性を高くできるので好ましい。インクジェットノズルによる描画の後、適切な温度および時間で乾燥処理を行う。着色時の塗膜の厚さは、遮光部181の厚さよりも薄く設定されている。
 すでに説明したように、青色発光のサブピクセルについては、色変換部を形成しない場合には、色変換層183は形成されない。また、青色発光のサブピクセルについて、青色の色変換層を形成する際に、色変換部は1層でよい場合には、好ましくは、青色の蛍光体の塗膜の厚さは、色変換層183上にフィルタ層184が積層された厚さであり、遮光部181の厚さと同じ程度とされる。
 図7Dに示すように、フィルタ層184のための塗料は、インクジェットノズルから噴出される。塗料は、蛍光体の塗膜に重ねて塗布される。蛍光体および塗料の塗膜の合計の厚さは、遮光部181の厚さと同じ程度とされる。このようにして、カラーフィルタ180が形成される。
 インクジェット方式のカラーフィルタ形成工程に代えて、フィルム形式のカラーフィルタ180aを形成する工程について説明する。
 図8は、本実施形態の画像表示装置の製造方法の変形例の一部を例示する模式的な断面図である。
 図8では、矢印の上の図は、構造体1192である。構造体1192は、基板102および発光素子150のほか、図6Bに示したグラフェンシート140a、第1層間絶縁膜156、TFT下層膜106、TFTチャネル、絶縁層105、ゲート107、ビア111s,111d,161a,161kおよび第1配線層110等を含んでいる。矢印の下の図は、ガラス基板186、ガラス基板186に接着されたカラーフィルタ180aおよびカラーフィルタ180aを構造体1192に接着する透明薄膜接着層189を示している。矢印は、カラーフィルタ180aを、ガラス基板186および透明薄膜接着層189とともに構造体1192に貼り付ける状況を表している。
 図8では、図示の煩雑さを避けるために、構造体1192の一部の構成要素に関しては、その符号やその符号を含む構成要素自体の図示を省略している。図示を省略している構造体1192内の構成要素は、図6Bに示したトランジスタ103を含む回路101およびビア161a,161kである。
 図8に示すように、カラーフィルタ(波長変換部材)180aは、遮光部181aと、色変換層183R,183G,183Bと、フィルタ層184aと、を含む。遮光部181aは、インクジェット方式の場合と同様の機能を有している。色変換層183R,183G,183Bは、インクジェット方式の場合と同様の機能および同様の材料で形成されている。フィルタ層184aもインクジェット方式の場合と同様の機能を有している。
 カラーフィルタ180aは、一方の面で構造体1192に接着される。カラーフィルタ180aの他方の面は、ガラス基板186に接着されている。カラーフィルタ180aの一方の面には、透明薄膜接着層189が設けられており、透明薄膜接着層189を介して、構造体1192の露出された面(第2面)102bに接着される。
 カラーフィルタ180aは、この例では、赤色、緑色、青色の順にX軸の正方向に色変換部が配列されている。赤色の色変換部については、透明薄膜接着層189の側の層に赤色の色変換層183Rが設けられている。緑色の色変換部については、透明薄膜接着層189の側の層に緑色の色変換層183Gが設けられている。赤色の色変換部および緑色の色変換部については、ガラス基板186の側の層には、フィルタ層184aがそれぞれ設けられている。青色の色変換部については、この例では、ガラス基板186の側から透明薄膜接着層189の側にわたって、単層の色変換層183Bが設けられている。これに限らず、他の色の場合と同様に、ガラス基板186の側にフィルタ層184aが設けられていてもよい。フィルタ層184の周波数特性は、色変換部のすべての色について同一の特性としてもよいし、色変換部の色ごとに異なる特性としてもよい。各色変換部の間には、遮光部181aが設けられている。
 図8の矢印で示すように、各色の色変換層183R,183G,183Bの位置を発光素子150の位置に合わせて、カラーフィルタ180aは、透明薄膜接着層189を介して、構造体1192に貼り付けられる。
 このようにして、発光素子150および回路101を含む構造体1192にカラーフィルタ180,180aが形成され、サブピクセルが形成される。カラーフィルタは、インクジェット方式、フィルム方式およびその他のカラーフィルタを同等に形成できる方式のうち、適切な方式が選定される。インクジェット方式によるカラーフィルタ180の形成によれば、フィルムの貼付工程等を省略することができ、より低コストで図2で示した画像表示装置1の製造を可能とする。
 インクジェット方式で形成されたカラーフィルタ180であっても、フィルムタイプのカラーフィルタ180aであっても、色変換効率を向上させるためには、色変換層183は可能な限り厚いことが望ましい。その一方で、色変換層183が厚すぎると、色変換された光の出射光はランバーシアンに近似されるのに対して、色変換されない青色光は、遮光部181,181aによって射出角が制限される。そのために、表示画像の表示色に視角依存性が生じてしまうという問題が生じてしまう。色変換されない青色光の配光に、色変換層183を設けるサブピクセルの光の配光を合わせるためには、色変換層183の厚さは、遮光部181,181aの開口サイズの半分程度とすることが望ましい。
 たとえば、250ppi(pitch per inch)程度の高精細な画像表示装置の場合には、サブピクセル20のピッチは、30μm程度となるので、色変換層183の厚さは、15μm程度とすることが望ましい。ここで、色変換材料が球状の蛍光体粒子からなる場合には、発光素子150からの光漏れを抑制するために、最密構造状に積層されることが好ましい。そのためには、少なくとも粒子の層は3層とされる必要がある。したがって、色変換層183を構成する蛍光体材料の粒径は、たとえば、5μm程度以下とすることが好ましく、3μm程度以下とすることがさらに好ましい。
 カラーフィルタ180,180aが形成された後、図7D等に示した構造体1192は、カラーフィルタ180,180aとともにダイシングされて画像表示装置が形成される。なお、カラーフィルタ180,180aの形成工程は、構造体1192のダイシング後に行うようにしてもよい。
 図9は、本実施形態に係る画像表示装置を例示する模式的な斜視図である。
 図9に示すように、本実施形態の画像表示装置は、カラーフィルタ180上に、多数の発光素子150を有する発光回路部172が設けられている。発光回路部172は、発光素子150のほか、図1に示した基板102上に形成されたグラフェンシート140aおよび第1層間絶縁膜156を含んでいる。発光回路部172上には、図1に示したTFT下層膜106を介して、トランジスタ103等を含む回路101が設けられている。回路101と発光回路部172とは、図1に示したビア161a,161kを介して電気的に接続されている。
 (変形例)
 図10は、本実施形態の変形例に係る画像表示装置を例示する模式的な斜視図である。
 上述した第1の実施形態の画像表示装置では、カラーフィルタ180を設けているが、図10に示すように、カラーフィルタを設けずに、単色発光の画像表示装置としてもよい。
 本実施形態の画像表示装置の効果について説明する。
 本実施形態の画像表示装置の製造方法では、基板102に結晶成長させた半導体層1150をエッチングすることによって、発光素子150が形成される。その後、発光素子150を第1層間絶縁膜156で覆って、第1層間絶縁膜156上に、発光素子150を駆動するトランジスタ103等の回路素子を含む回路101が作り込まれる。そのため、基板102に個片化された発光素子を個々に転写するのに比べて、製造工程が著しく短縮される。
 本実施形態の画像表示装置1の製造方法では、基板102上に形成したグラフェン層1140を形成し、形成したグラフェン層1140を、半導体層1150の結晶成長のためのシードとすることができる。グラフェン層1140は、所定の形状に裁断されたグラフェンを基板102の一方の面102a上に貼り付けることによって、容易に形成することができ、簡素な工程とすることができる。
 4K画質の画像表示装置では、サブピクセルの数は2400万個を超え、8K画質の画像表示装置の場合には、サブピクセルの数は9900万個を超える。これだけ大量の発光素子を個々に形成し、回路基板に実装するのでは、膨大な時間を要することとなる。そのため、マイクロLEDによる画像表示装置を現実的なコストで実現することは困難である。また、大量の発光素子を個々に実装したのでは、実装時の接続不良等による歩留りが低下し、さらなるコスト上昇が避けられないが、本実施形態の画像表示装置の製造方法では以下のような効果が得られる。
 本実施形態の画像表示装置の製造方法では、基板102上に形成されたグラフェン層1140上に半導体層1150全体を成膜した後に発光素子150を形成するので、発光素子150の転写工程を削減することができる。そのため、本実施形態の画像表示装置1の製造方法では、従来の製造方法に対して転写工程の時間を短縮し、工程数を削減することができる。
 均一な結晶構造を有する半導体層1150は、グラフェン層1140上に成長するので、グラフェンを適切な形状に裁断して貼付することによって、セルフアライメントで発光素子150を配置することができる。そのため、基板102上で発光素子のアライメントをとる必要がなく、発光素子150の小型化も容易であり、高精細化されたディスプレイに好適である。
 基板102上で、エッチング等により発光素子を直接形成した後に、発光素子150と、発光素子150の上層に形成された回路素子とを、ビア形成により電気的に接続するので、均一な接続構造を実現することができ、歩留りの低下を抑制することができる。
 本実施形態では、たとえば、上述のように形成されたガラス基板上の発光素子150を第1層間絶縁膜156で覆い、平坦化された面に、LTPSプロセス等を用いてTFT等を含む駆動回路や走査回路等を形成することができる。LTPSプロセスは、既存のフラットパネルディスプレイの製造プロセスやプラントを利用することができるとの利点があり、また、下層の発光素子150等への熱ストレスを少なくすることができ、歩留りを向上することが可能になる。
 本実施形態では、トランジスタ103等よりも下層に形成された発光素子150は、第1層間絶縁膜156、TFT下層膜106、絶縁層105および第2層間絶縁膜108を貫通するビアを形成することによって、上層に形成された電源線や接地線、駆動用のトランジスタ等に電気的に接続することができる。このように技術的に確立した多層配線技術を用いることによって、均一な接続構造を容易に実現することができ、歩留りを向上させることができる。したがって、発光素子等の接続不良による歩留りの低下が抑制される。
 グラフェン層1140から形成されるグラフェンシート140aは、数原子から数10原子程度の積層体であるため、十分に薄く、光の透過性を損なうことがない。そのため、グラフェンシート140aを含むグラフェン層140が形成された基板102を除去する工程を省くことができる。そのため、より少ない工程で画像表示装置を形成することができ、画像表示装置の低コスト化を実現することができる。
 カラーフィルタ180の形成前に、基板102を除去する工程を追加することも可能である。その場合には、より薄型の画像表示装置を実現することが可能になる。
 (第2の実施形態)
 図11は、本実施形態に係る画像表示装置の一部を例示する模式的な断面図である。
 図11に示すように、本実施形態の画像表示装置のサブピクセル220では、発光素子250およびトランジスタ203の構成が上述した他の実施形態の場合と相違する。具体的には、発光素子250の発光面253Sは、p形半導体層253によって提供され、トランジスタ203は、nチャネルである点で、上述の他の実施形態の場合と相違する。また、サブピクセル220は、配線230aを含む第2配線層230を含んでおり、配線230aによってp形半導体層253とビア261aとを接続する点でも上述の他の実施形態の場合と相違する。他の実施形態の場合と同一の構成要素には、同一の符号を付して、詳細な説明を適宜省略する。
 本実施形態の画像表示装置は、サブピクセル220を備える。サブピクセル220は、基板102と、第2配線層230と、グラフェン層140と、発光素子250と、第1層間絶縁膜156と、トランジスタ(回路素子)203と、第2層間絶縁膜108と、ビア(第1ビア)261kと、第1配線層110と、を含む。サブピクセル220は、カラーフィルタ180をさらに含む。
 上述の他の実施形態の場合と同様に、発光素子250は、基板102の一方の面102a上に設けられている。カラーフィルタ180は、基板102の他方の面102bに設けられている。
 第2配線層230は、面102a上に設けられている。第2配線層230は、複数の配線230aを含む。配線230aは、発光素子250ごとに設けられている。配線230aを含む第2配線層230は、光透過性を有する導電膜で形成されている。導電膜は、たとえばITOやZnO等の透明導電膜で形成され、あるいは、光を透過するように十分に薄く形成された金属薄膜で形成されている。
 複数のグラフェンシート140aを含むグラフェン層140は、第2配線層230上に設けられている。グラフェンシート140aは、配線230a上に設けられ、発光素子250は、グラフェンシート140aを介して、配線230aに電気的に接続されている。
 発光素子250は、発光面253Sと発光面253Sの反対側の上面251Uとを含む。発光面253Sは、グラフェンシート140aに接している。したがって、発光素子250は、発光面253S、グラフェンシート140a、配線230a、基板102およびカラーフィルタ180を介して、Z軸の負方向に光を放射する。
 発光素子250は、p形半導体層253と、発光層252と、n形半導体層251と、を含む。p形半導体層253、発光層252およびn形半導体層251は、発光面253Sから上面251Uに向かってこの順に積層されている。
 発光素子250は、上述の他の実施形態の発光素子150と同様のXY平面視の形状を有する。回路素子のレイアウト等に応じて、適切な形状が選定される。
 発光素子250は、上述の図1に示した発光素子150と同様の発光ダイオードである。
 配線230aの外周は、XY平面視で、配線230aに発光素子250を投影したときに、発光素子250の外周を含むように設定されている。つまり、発光素子250の外周は、XY平面視で、配線230aの外周以内となるように配置される。配線230aは、面102a上を発光面253Sの直下から一方向に突出するように設けられている。配線230aの突出した領域には、ビア261aの一端が接続されている。したがって、p形半導体層253は、グラフェンシート140a、配線230a、ビア261aおよび配線210aを介して、たとえば後述する図12の回路の電源線3に電気的に接続されている。
 グラフェンシート140aのXY平面視での外周は、上述の他の実施形態の場合と同様に、発光素子250のXY平面視での外周にほぼ一致する。
 トランジスタ203は、TFT下層膜106上に設けられている。トランジスタ203は、nチャネルのTFTである。トランジスタ203は、TFTチャネル204と、ゲート107と、を含む。好ましくは、トランジスタ203は、上述の他の実施形態と同様に、LTPSプロセス等によって形成されている。本実施形態では、回路101は、TFTチャネル204、絶縁層105、第2層間絶縁膜108、ビア111s,111dおよび配線層110を含むものとする。
 TFTチャネル204は、領域204s,204i,204dを含む。領域204s,204i,204dは、TFT下層膜106上に設けられている。領域204s,204dは、リン(P)等の不純物がドープされ活性化されて、n型半導体領域を形成している。領域204sは、ビア111sとオーミック接続されている。領域204dは、ビア111dとオーミック接続されている。
 ゲート107は、絶縁層105を介して、TFTチャネル204上に設けられている。絶縁層105は、TFTチャネル204とゲート107とを絶縁する。
 トランジスタ203では、領域204sよりも高い電圧がゲート107に印加されると、領域204iにチャネルが形成される。領域204s,204d間に流れる電流は、ゲート107の領域204sに対する電圧によって制御される。TFTチャネル204やゲート107は、上述の他の実施形態の場合のTFTチャネル104やゲート107と同様の材料、製法で形成されている。
 第1配線層110は、配線110s,110d,210aを含んでいる。配線210aの一部は、配線230aの上方に設けられている。配線210aの他の部分は、たとえば後述する図12に示される電源線3に接続される。
 ビア111s,111dは、第2層間絶縁膜108を貫通して設けられている。ビア111sは、配線110sと領域204sとの間に設けられている。ビア111sは、配線110sおよび領域204sを電気的に接続している。ビア111dは、配線110dと領域204dとの間に設けられている。ビア111dは、配線110dおよび領域204dを電気的に接続している。ビア111s,111dは、上述の他の実施形態の場合と同様の材料および製法で形成されている。
 ビア(第1ビア)261kは、第2層間絶縁膜108、絶縁層105、TFT下層膜106および第1層間絶縁膜156を貫通し、上面251Uに達するように設けられている。ビア261kは、配線(第3配線)110dと上面251Uとの間に設けられ、配線110dと上面251Uとを電気的に接続する。したがって、n形半導体層251は、ビア261k、配線110dおよびビア111dを介して、トランジスタ203のドレイン電極を形成する領域204dに電気的に接続されている。
 ビア(第2ビア)261aは、第2層間絶縁膜108、絶縁層105、TFT下層膜106および第1層間絶縁膜156を貫通し、配線230aに達するように設けられている。ビア261aは、配線(第4配線)210aと配線230aとの間に設けられ、配線210aと配線230aとを電気的に接続する。したがって、p形半導体層253は、配線230a、ビア261aおよび配線210aを介して、たとえば図12の回路の電源線3に電気的に接続される。
 図12は、本実施形態の画像表示装置を例示する模式的なブロック図である。
 図12に示すように、本実施形態の画像表示装置201は、表示領域2、行選択回路205および信号電圧出力回路207を備える。表示領域2には、上述の他の実施形態の場合と同様に、たとえばサブピクセル220がXY平面上に格子状に配列されている。
 ピクセル10は、上述の他の実施形態の場合と同様に、異なる色の光を発光する複数のサブピクセル220を含む。サブピクセル220Rは、赤色の光を発光する。サブピクセル220Gは、緑色の光を発光する。サブピクセル220Bは、青色の光を発光する。3種類のサブピクセル220R,220G,220Bが所望の輝度で発光することによって、1つのピクセル10の発光色および輝度が決定される。
 1つのピクセル10は、3つのサブピクセル220R,220G,220Bを含んでおり、サブピクセル220R,220G,220Bは、たとえばこの例のように、X軸上を直線状に配列されている。各ピクセル10は、同じ色のサブピクセルが同じ列に配列されていてもよいし、この例のように、列ごとに異なる色のサブピクセルが配列されていてもよい。
 サブピクセル220は、発光素子222と、選択トランジスタ224と、駆動トランジスタ226と、キャパシタ228と、を含む。図12において、選択トランジスタ224はT1と表示され、駆動トランジスタ226はT2と表示され、キャパシタ228はCmと表示されることがある。
 本実施形態では、発光素子222が電源線3側に設けられており、発光素子222に直列に接続された駆動トランジスタ226は、接地線4側に設けられている。つまり、駆動トランジスタ226は、発光素子222よりも低電位側に接続されている。駆動トランジスタ226は、nチャネルのトランジスタである。
 駆動トランジスタ226のゲート電極と信号線208との間には、選択トランジスタ224が接続されている。キャパシタ228は、駆動トランジスタ226のゲート電極と電源線3との間に接続されている。
 行選択回路205および信号電圧出力回路207は、nチャネルのトランジスタである駆動トランジスタ226を駆動するために、上述の他の実施形態と異なる極性の信号電圧を、信号線208に供給する。
 本実施形態では、駆動トランジスタ226の極性がnチャネルであることから、信号電圧の極性等が上述の他の実施形態の場合と相違する。すなわち、行選択回路205は、m行のサブピクセル220の配列から、順次1行を選択するように走査線206に選択信号を供給する。信号電圧出力回路207は、選択された行の各サブピクセル220に必要なアナログ電圧値を有する信号電圧を供給する。選択された行のサブピクセル220の駆動トランジスタ226は、信号電圧に応じた電流を発光素子222に流す。発光素子222は、流れた電流に応じた輝度で発光する。
 本実施形態の製造方法について説明する。
 図13A~図15Bは、本実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。
 図13Aに示すように、基板102が準備される。基板102は、上述の他の実施形態の場合と同様にガラス基板等の透光性基板である。準備された基板102の一方の面102aに透光性導電膜1130が形成される。グラフェン層1140は、透光性導電膜1130上に形成される。
 図13Bに示すように、半導体層1150は、グラフェン層1140上にわたって形成される。半導体層1150は、グラフェン層1140の側からZ軸の正方向に向かってp形半導体層1153、発光層1152およびn形半導体層1151の順に形成される。半導体層1150は、図13Bの2点鎖線内のように、グラフェン層1140上にわたって形成される。上述の他の実施形態の場合と同様に、グラフェン層1140の存在しない面102a上には、成長種の材料であるGa等を含む非結晶状態の堆積物1162が堆積する場合がある。この例では、堆積物1162は、面102aからZ軸の正方向に向かって、堆積物1162d,1162e,1162fの順に積層されている。堆積物1162dは、p形半導体層1153の形成時に堆積され、堆積物1162eは、発光層1152の形成時に堆積し、堆積物1162fは、n形半導体層1151の形成時に堆積されたものとして示しているが、これに限るものではない。
 図14Aに示すように、図13Bに示した透光性導電膜1130は、エッチングにより加工されて、配線230aを含む第2配線層230が形成される。
 図13Bに示した半導体層1150は、エッチングにより加工されて、配線230a上に発光素子250が形成される。図13Bに示したグラフェン層1140は、発光素子250の形成時にオーバエッチングされて、グラフェンシート140aに成形される。
 第1層間絶縁膜156は、面102a、配線230aを含む第2配線層230、グラフェンシート140aを含むグラフェン層140および発光素子250を覆って形成される。
 図14Bに示すように、第1層間絶縁膜156上にTFT下層膜106が形成され、Si層1104は、TFT下層膜106上に形成され、多結晶化される。
 図15Aに示すように、Si層1104は、図14Bに示した多結晶化されたSi層1104は、アイランド状に加工され、TFTチャネル204が形成される。TFT下層膜106およびTFTチャネル204を覆うように絶縁層105が形成される。絶縁層105は、ゲート絶縁膜として機能する。TFTチャネル204上に絶縁層105を介して、ゲート107が形成される。ゲート107に対して、B等の不純物を選択的にドーピングし、熱活性化することによって、トランジスタ203は形成される。領域204s,204dは、n形の活性領域とされ、それぞれトランジスタ203のソース領域、ドレイン領域として機能する。領域204iは、p形の活性領域とされ、チャネルとして機能する。
 図15Bに示すように、第2層間絶縁膜108は、絶縁層105およびトランジスタ203を覆って形成される。第2層間絶縁膜108および絶縁層105を貫通するビア111s,111dが形成される。第2層間絶縁膜108、絶縁層105、TFT下層膜106および第1層間絶縁膜156を貫通し、上面251Uに達するように形成されたビアホールを導電材料で充填して、ビア(第1ビア)261kが形成される。ビア261kは、上面251Uに電気的に接続される。第2層間絶縁膜108、絶縁層105、TFT下層膜106および第1層間絶縁膜156を貫通し、配線230aに達するように形成されたビアホールを導電材料で充填して、ビア(第1ビア)261aが形成される。ビア261aは、配線230aに電気的に接続される。配線110sは、ビア111sに接続される。配線110dは、ビア111dおよびビア261kに接続される。配線210aは、ビア261aに接続される。第1配線層110の形成およびビア111s,111d,261a,261kとの接続工程は、ビア111s,111d,261a,261kの形成工程と同時に行ってもよい。
 以降、基板102の他方の面102bに図11に示したカラーフィルタ180が形成され、サブピクセル220が形成される。カラーフィルタ180の形成には、上述の図7A~図7Dに関連して説明したインクジェット方式によるものが好ましいが、図8に関連して説明したフィルム貼付方式によって行ってもよい。また、カラーフィルタを設けずに単色の画像表示装置としてもよい。
 本実施形態の画像表示装置の効果について説明する。
 本実施形態の画像表示装置では、上述の他の実施形態の場合と同様に、発光素子250を形成するための転写工程の時間を短縮し、工程数を削減することができるとの効果を有する。このほか、TFTの極性をpチャネルとすることによって、発光面253Sをp形半導体層253とすることが可能になる。そのため、回路素子の配置や回路設計上の自由度が向上する等のメリットがある。
 配線230aを含む第2配線層230は、透光性を有する導電膜で形成されているので、製造工程への導入が容易であり、所望の形状に加工も容易である。また、第2配線層230が十分な透光性を有することによって、サブピクセル220の形成後に基板102の除去等の工程を追加する必要がないので、製造工程の簡略化、短縮化が可能であるとのメリットがある。
 本実施形態では、発光面253Sにグラフェンシート140aを介して、配線230aを接続し、配線230aにビア261aの一端を接続することによって、p形半導体層253を低抵抗で外部回路に電気的に接続することができる。本実施形態の場合のような縦型の発光素子構造とすることによって、発光素子250の各層に流れる電流のXY平面に沿った成分を抑制し、Z軸に沿う方向とすることができ、発光素子250内での損失を低減することができる。
 本実施形態では、第2配線層230の配線230aにより、p形半導体層253とビア261aとの接続をとるものであるが、第1の実施形態の場合にも適用することができる。すなわち、n形半導体層151を、グラフェンシート140aを介して配線230a上に設けることによって、n形半導体層151とビア161kとをグラフェンシート140aおよび配線230aを介して接続することができる。
 (第3の実施形態)
 図16は、本実施形態に係る画像表示装置の一部を例示する模式的な断面図である。
 本実施形態では、発光面151Sがn形半導体層151によって提供される発光素子150をnチャネルのトランジスタ203で駆動する点で、上述の他の実施形態の場合と相違する。本実施形態では、発光素子150とトランジスタ203との間に遮光層330が設けられている点で、上述の他の実施形態の場合と相違する。本実施形態の発光素子150では、グラフェンシート140aが除去され、発光面151Sが粗面化されている点でも、上述の他の実施形態の場合と相違する。上述の他の実施形態の場合と同一の構成要素には、同一の符号を付して、詳細な説明を適宜省略する。
 図16に示すように、本実施形態の画像表示装置は、サブピクセル320を備える。サブピクセル320は、カラーフィルタ(光透過性部材)180と、発光素子150と、第1層間絶縁膜156と、遮光層330と、トランジスタ203と、第2層間絶縁膜108と、ビア(第1ビア)361aと、第1配線層110と、を含む。
 本実施形態では、発光素子150は、カラーフィルタ180の接続面(第1面)180S上に設けられ、粗面化された発光面151Sを有する。粗面化された発光面151Sとカラーフィルタ180との間には、透明樹脂層188が設けられている。透明樹脂層188は、第1層間絶縁膜156の一方の面156S1上にも設けられており、発光素子150および第1層間絶縁膜156は、透明樹脂層188を介して、カラーフィルタ180の接続面180S上に設けられている。透明樹脂層188は、面156S1および発光面151Sを覆って形成されており、ある程度平坦化された平面を形成することによって、カラーフィルタ180の形成を容易にする。
 発光素子150は、発光面151Sから上面153Uに向かって、n形半導体層151、発光層152およびp形半導体層153の順に積層されている。n形半導体層151である発光面151Sは、カラーフィルタ180の接続面180S上に設けられている。接続面180Sは、透明樹脂層188に接する面である。発光素子150は、透明樹脂層188およびカラーフィルタ180の色変換部182を介して、Z軸の負方向に光を放射する。
 n形半導体層151は、接続部151aを含む。接続部151aは、接続面180S上をn形半導体層151から一方向に突出するように設けられている。この例では、接続部151aは、上述の他の実施形態の場合と異なる方向に突出するように設けられている。接続部151aの形状および構成は、第1の実施形態の場合と同様であり、発光素子150の形状および構成も第1の実施形態の場合と同様である。接続部151aには、ビア361kの一端が接続されている。
 遮光層330は、第1層間絶縁膜156と第2層間絶縁膜108との間に設けられている。第1層間絶縁膜156と第2層間絶縁膜108との間には、TFT下層膜106および絶縁層105が設けられている。そのため、より詳細には、遮光層330は、第1層間絶縁膜156とTFT下層膜106との間に設けられている。つまり、遮光層330は、第1層間絶縁膜156の他方の面156S2上にわたって設けられている。他方の面156S2は、第1層間絶縁膜156の一方の面156S1の反対側の面である。遮光層330は、第1層間絶縁膜156とTFT下層膜106との間にわたって一部を除いて全面に設けられている。
 遮光層330は、遮光性を有する材料で形成されている。遮光層330の材料は、遮光性を有していれば導電性の有無を問わず、たとえば、この例のように光反射性を有する金属材料で形成されている。遮光層330は、貫通孔331a,331kを含む。貫通孔331aは、XY平面視で、遮光層330のビア361aを通す位置に設けられている。ビア361aを貫通孔331aに通したときに、遮光層330がビア361aに接触しないように、貫通孔331aの径は、ビア361aの径よりも大きく設定されている。貫通孔331kは、XY平面視で、遮光層330のビア361kを通す位置に設けられている。ビア361kを貫通孔331kに通したときに、遮光層330がビア361kに接触しないように、貫通孔331kの径は、ビア361kの径よりも大きく設定されている。
 ビア361aは、第2層間絶縁膜108、絶縁層105、TFT下層膜106、遮光層330および第1層間絶縁膜156を貫通し、上面153Uに達するように設けられている。ビア361kは、第2層間絶縁膜108、絶縁層105、TFT下層膜106、遮光層330および第1層間絶縁膜156を貫通し、接続部151aに達するように設けられている。
 上述では、遮光層330は、金属材料で形成されるものとしたが、遮光層330は、導電性を有さない樹脂によって形成されてもよい。この場合の樹脂は、遮光性の観点から、たとえば黒色樹脂である。遮光層330を黒色樹脂により形成した場合には、あらかじめビア361k,361aの径よりも大きい径を有する貫通孔331k,331aを形成することなく、第1層間絶縁膜156等とともに一括してビアホールを形成し、導電材料を充填することによってビアを形成することができる。
 遮光層330は、TFTチャネル204を覆うように設けられている。遮光層330は、XY平面視で、遮光層330にTFTチャネル204を投影したときに、TFTチャネル204の外周を含むように形成されている。つまり、TFTチャネル204の外周は、XY平面視で、遮光層330の外周以内に配置される。遮光層330によって、TFTチャネル204の下方に設けられた発光素子150から上方への散乱光等が放射された場合であっても、散乱光等は、遮光層330によって遮光され、散乱光等は、TFTチャネルにほとんど到達できないので、トランジスタ203の誤動作を抑制することができる。
 遮光層330は、この例のように第1層間絶縁膜156と第2層間絶縁膜108との間の全面にわたって設けられることが遮光性の観点から望ましいが、遮光層330は、物理的に1つの部材である場合に限定されない。たとえば、遮光層330は、TFTチャネル204の直下部分および発光素子150の直上部分に分離されて設けられてもよい。この例では、遮光層330は、いずれの電位にも接続されないが、接地電位や電源電位等の特定の電位に接続されるようにしてもよい。遮光層330が分離された複数の部分を有する場合には、すべてを共通の電位にしてもよいし、部分ごとに異なる電位に接続してもよい。
 第1配線層110は、第2層間絶縁膜108上に設けられている。第1配線層110は、配線110s,110d,310aを含んでいる。
 ビア111sは、配線110sと領域204sとの間に設けられ、配線110sと領域204sとを電気的に接続している。ビア111dは、配線110dと領域204dとの間に設けられ、配線110dと領域204dとを電気的に接続している。
 配線110sは、ビア111sを介して、領域204sに接続されている。領域204sは、トランジスタ203のソース領域である。したがって、トランジスタ203のソース領域は、ビア111sおよび配線110sを介して、たとえば図12に示した接地線4に電気的に接続される。
 配線110dは、ビア111dを介して、領域204dに接続されている。領域204dは、トランジスタ203のドレイン領域である。配線110dの一端は、接続部151aの上方に設けられている。
 配線310aの一端は、発光素子150の上方に設けられている。配線310aは、たとえば、図12の電源線3に電気的に接続される。
 ビア361kは、配線110dと接続部151aとの間に設けられ、配線110dと接続部151aとを電気的に接続する。したがって、トランジスタ203のドレイン領域は、ビア111d、配線110d、ビア361kおよび接続部151aを介して、n形半導体層151に電気的に接続されている。
 ビア361aは、配線310aと上面153Uとの間に設けられ、配線310aと上面153Uとを電気的に接続する。したがって、p形半導体層153は、ビア361aおよび配線310aを介して、電源線3に電気的に接続される。
 本実施形態の画像表示装置の製造方法について説明する。
 図17A~図18Bは、本実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。
 この例では、上述した図5Aに関連して説明した工程までは、第1の実施形態の場合と同様に適用される。以下では、図5Aの工程の後に、図17A以降の工程が適用されるものとして説明する。ただし、上述したように、本実施形態では、接続部151aの突出方向が、図5Aの場合と異なっている。
 図17Aに示すように、第1層間絶縁膜156の面156S2上にわたって、遮光層330が形成される。遮光層330を貫通し、面156S2が露出するように、貫通孔331a,331kが形成される。
 図17Bに示すように、遮光層330および露出された面156S2上に、TFT下層膜106が形成される。貫通孔331a,331kは、TFT下層膜106を形成する材料で埋め込まれ、その後、TFT下層膜106は、平坦化される。平坦化されたTFT下層膜106上にTFTチャネル204が形成される。TFTチャネル204を覆って絶縁層105を形成し、絶縁層105上にゲート107を形成して、トランジスタ203を形成する。これらの工程は、LTPSプロセスを用いて、第2の実施形態の場合と同様に実行することができる。
 図18Aに示すように、第2層間絶縁膜108は、絶縁層105およびゲート107を覆って形成され、ビア111s,111d,361k,361aが形成される。第2層間絶縁膜108上に、第1配線層110が形成され、配線110sにビア111sが接続され、配線110dにビア111dおよびビア361kが接続され、配線310aにビア361aが接続される。これらの工程は、上述した他の実施形態の場合と同じである。
 図18Bに示すように、第2層間絶縁膜108および第1配線層110上に接着層1170が塗布され、接着層1170によって、補強基板1180が接着される。
 その後、図18Aに示した基板102およびグラフェンシート140aが順次、あるいは同時にウェットエッチングやレーザリフトオフによって除去される。
 グラフェンシート140aを除去した後、露出された発光面151Sは粗面化される。発光面151Sの粗面化には、たとえばウェットエッチングが用いられる。
 その後、面156S1および発光面151Sを覆って透明樹脂層188を設け、ほぼ平坦化されたカラーフィルタ形成面188Sが形成される。図16に示したカラーフィルタ180は、カラーフィルタ形成面188S上に形成されて、サブピクセルが形成される。カラーフィルタを設けずに単色の画像表示装置とする場合には、図18Aに示した基板102は除去されない。この場合には、発光面151Sは粗面化されない。
 本実施形態の画像表示装置の効果について説明する。
 本実施形態の画像表示装置の製造方法では、上述の他の実施形態の場合と同様に、発光素子150を形成するための転写工程の時間を短縮し、工程数を削減することができるとの効果のほか、発光面151Sをp形よりも低抵抗のn形半導体層151としているので、n形半導体層151を厚く形成でき、発光面151Sを十分に粗面化することができる。本実施形態の画像表示装置では、発光面151Sを粗面化することによって、放射光が拡散されるので、小形の発光素子150であっても、十分な発光面積の光源として用いられることができる。
 本実施形態では、発光面151Sをn形半導体層151とする発光素子150を、nチャネルのトランジスタ203で駆動することができる。そのため、回路構成の自由度が増し、設計効率を向上させることができる。
 本実施形態の画像表示装置では、遮光層330が、第1層間絶縁膜156と第2層間絶縁膜108との間に設けられている。つまり、遮光層330は、発光素子150とトランジスタ203との間に設けられている。そのため、発光素子150から上方への散乱光等が放射されても、放射光がTFTチャネル204まで到達しにくく、トランジスタ203の誤動作を防止することができる。
 遮光層330は、金属等の導電材料で形成することができ、遮光層330をいずれかの電位に接続することができる。たとえば遮光層330の一部をトランジスタ203等のスイッチング素子等の直下に配置し、接地電位や電源電位等に接続することによって、ノイズ抑制に役立てることも可能である。
 遮光層330は、本実施形態の場合の適用に限らず、上述した他の実施形態や後述する他の実施形態のサブピクセルに共通して適用することができる。他の実施形態に適用した場合においても、上述と同様の効果を得ることができる。
 本実施形態では、発光面151Sを粗面化するために、基板102およびグラフェンシート140aを除去した後にカラーフィルタ180を形成している。発光面151Sは、上述のように、粗面化により効率よく発光することができるとともに、基板102やグラフェンシート140a等を介さずに、光をカラーフィルタ180に到達させることができる。そのため、低輝度発光であっても、高精細な画像を表示することが可能であり、低消費電力化に貢献することが可能になる。
 上述の例では、粗面化された発光面を有する発光素子の構成および製造方法について説明した。接続部を有する発光素子では、本実施形態の場合のように、粗面化された発光面を適用することができる。具体的には、粗面化された発光面を有する発光素子の構成は、第1の実施形態の場合の発光素子150に適用し、第2の実施形態の場合の発光素子250に適用することができ、第6の実施形態の発光素子650に適用してもよい。また、後述する第7の実施形態の半導体層750にも粗面化された発光面を適用することが可能である。これらの発光素子の構成要素に発光面の粗面化を適用することによって、上述の効果を有するものとすることができる。
 (第4の実施形態)
 図19は、本実施形態の画像表示装置の一部を例示する模式的な断面図である。
 本実施形態では、本実施形態では、発光素子150上に第3配線層470を含んでいる点で上述の他の実施形態と相違する。他の点では、上述した他の実施形態の場合と同じであり、同一の構成要素には、同一の符号を付して詳細な説明を適宜省略する。
 図19に示すように、本実施形態の画像表示装置のサブピクセル420は、基板102と、第2配線層230と、グラフェン層140と、発光素子150と、第3配線層470と、第1層間絶縁膜156と、トランジスタ103と、第2層間絶縁膜108と、ビア461aと、第1配線層110と、を含む。サブピクセル420は、カラーフィルタ180をさらに含む。
 第2の実施形態の場合と同様に、第2配線層230は、基板102の一方の面102a上に設けられている。第2配線層230は、複数の配線230aを含む。複数の配線230aは、発光素子150ごとに設けられている。配線230a上には、グラフェンシート140aが設けられ、発光素子150は、グラフェンシート140aを介して配線230a上に設けられている。配線230aを含む第2配線層230およびグラフェンシート140aを含むグラフェン層140の構成や機能は、第2の実施形態の場合と同じであり、詳細な説明を省略する。
 面102a、第2配線層230、グラフェン層140および発光素子150を覆って樹脂層457が設けられている。樹脂層457は、たとえば透明樹脂である。第3配線層470は、樹脂層457上に設けられている。第3配線層470は、複数の配線を含むことができる。たとえば、複数の配線の一部は、物理的に分離されており電気的にも異なる電位とされることができる。複数の配線の他の一部は、物理的に接続されている。この例では、第3配線層470は、分離された配線470a,470bを含んでいる。
 配線(第1遮光電極)470aは、発光素子150の上方および側方にわたって設けられ、発光素子150の上面153Uおよび側面を覆っている。配線470aが発光素子150の発光面151S以外のほとんどを覆うことによって、配線470aは、発光素子150の側方や上方への散乱光や反射光を遮光する。接続電極462aは、上面153Uと配線470aとの間に設けられており、上面153Uと配線470aとを電気的に接続する。配線470aは、遮光電極として機能する。
 樹脂層457を透明樹脂とした場合には、発光素子150の上方や側方から出射された散乱光等は、配線470aによって発光面151S側に反射される。そのため、発光素子150の実質的な発光効率が向上する。樹脂層457を白色樹脂等の高い光反射性を有する材料とした場合には、樹脂層457上にさらに配線470aを設けているので、より高い光反射性を実現することができる。
 ビア(第1ビア)461aは、第2層間絶縁膜108、絶縁層105、TFT下層膜106および第1層間絶縁膜156を貫通し、配線(第1遮光電極)470aに達するように設けられている。ビア461aは、配線110dと配線470aとの間に設けられ、配線110dと配線470aとを電気的に接続する。したがって、p形半導体層153は、接続電極462a、配線470a、ビア461a、配線110dおよびビア111dを介して、トランジスタ103のドレイン領域に電気的に接続される。
 ビア461kは、第2層間絶縁膜108、絶縁層105、TFT下層膜106、第1層間絶縁膜156および樹脂層457を貫通し、配線230aに達するように設けられている。ビア461kは、配線110kと配線230aとの間に設けられ、配線110kと配線230aとを電気的に接続する。したがって、n形半導体層151は、グラフェンシート140a、配線230a、ビア461kおよび配線110kを介して、たとえば図2の回路の接地線4に電気的に接続される。
 第1層間絶縁膜156は、樹脂層457および第3配線層470上を覆って設けられている。第1層間絶縁膜156上に設けられるTFT下層膜106および回路101の構成は、上述した他の実施形態の場合と同じであり、詳細な説明を省略する。
 本実施形態の画像表示装置の製造方法について説明する。
 図20A~図22Bは、本実施形態の画像表示装置の製造方法を例示する模式的断面図である。
 本実施形態の画像表示装置の製造方法では、図13Aおよび図13Bを用いて説明した工程が適用され、以下の説明は、図13B以降の工程について適用される。ただし、図13Bでは、透光性導電膜1130上のグラフェン層1140上に、グラフェン層1140の側からZ軸の正方向に向かって、p形半導体層1153、発光層1152およびn形半導体層1151の順に積層する。本実施形態では、グラフェン層1140の側からZ軸の正方向に向かって、半導体層1150は、n形半導体層1151、発光層1152およびp形半導体層1153の順に積層される。半導体層1150の形成工程については、上述の第1の実施形態および第2の実施形態で説明した技術が適用される。
 図20Aに示すように、図13Bに示した透光性導電膜1130は、エッチングにより加工されて、配線230aを含む第2配線層230が形成される。図13Bに示した半導体層1150は、エッチングにより加工されて、発光素子150が形成される。図13Bに示したグラフェン層1140は、発光素子150の形成時にオーバエッチングされてグラフェンシート140aに成形される。
 樹脂層457は、面102a、配線230a、グラフェンシート140aおよび発光素子150を覆うように形成される。樹脂層457には、発光素子150の上面153Uの一部を露出するように開口463aが形成される。
 図20Bに示すように、メタル層1470は、樹脂層457を覆うように形成される。メタル層1470の形成時に、図20Aに示した開口463aを同時に充填して接続電極462aを形成してもよいし、開口463aを充填して接続電極462aを形成した後、メタル層1470を形成してもよい。
 図21Aに示すように、図20Bに示したメタル層1470をエッチングにより加工して、第3配線層470が形成される。第3配線層470の形成時に、配線470a,470bが分離して形成される。配線470aは、発光素子150の上面153Uおよび側面を覆うように形成される。樹脂層457および第3配線層470を覆って、第1層間絶縁膜156が形成される。
 図21Bに示すように、第1層間絶縁膜156上にTFT下層膜106が形成され、TFT下層膜106上に、多結晶化されたSi層1104が形成される。
 図22Aに示すように、LTPSプロセス等を用いて、TFTチャネル104、絶縁層105、ゲート107および各領域104s,104d,104iが形成される。
 図22Bに示すように、ビア111s,111d,461a,461kを形成し、第2層間絶縁膜108上に第1配線層110を形成する。ビア461kは、配線230aに達するように形成されたビアホールを導電材料で充填して形成される。
 図21A~図22Bの各製造工程の詳細は、上述した他の実施形態の画像表示装置の製造方法において説明した技術を適用することができる。
 その後、基板102の他方の面102bにカラーフィルタ180が形成され、サブピクセル420が形成される。図10に示したように、カラーフィルタを設けずに単色の画像表示装置としてもよい。
 本実施形態の画像表示装置の効果について説明する。
 本実施形態の画像表示装置では、上述の他の実施形態の場合と同様に、発光素子150を形成するための転写工程の時間を短縮し、工程数を削減することができるとの効果を有する。そのほか、以下の効果を有する。
 本実施形態の画像表示装置では、サブピクセル420は、第3配線層470を含んでいる。第3配線層470は、樹脂層457によって発光素子150から電気的に分離されている。第3配線層470は、配線470aを含んでおり、配線470aは、樹脂層457を介して発光素子150の上面153Uおよび側面を覆っている。そのため、発光素子150の上方や側方への散乱光等を遮光することができる。トランジスタ103は、発光素子150の上方に設けられていても、発光素子150の上方や側方への散乱光等は、配線470aによって遮光されるので、これらの散乱光等がトランジスタ103に到達するのが抑制される。そのため、発光素子150の散乱光等によるトランジスタ103の誤動作が防止される。なお、配線470aと同時に形成した配線470bは、他の回路素子等との接続用として活用することができ、配線レイアウトの効率化に役立てることができる。
 その他、本実施形態では、第2の実施形態の場合と同様に、透光性導電膜を加工した第2配線層230を設けて、発光面151Sに配線230aを接続している。そのため、加工が容易であり、製造工程の簡略化、短縮化が可能になる。
 また、縦型の発光素子構造のため、横方向に流れる電流成分が抑制され、発光素子150内部の損失を低減することができるとのメリットもある。
 (第5の実施形態)
 図23は、本実施形態の画像表示装置の一部を例示する模式的な断面図である。
 本実施形態では、発光素子150の上面153Uを覆う遮光電極560aが設けられ、遮光電極560aは、スルーホール511aの壁面に形成された配線510dに接続されている点で上述の他の実施形態の場合と相違する。この例では、ガラス基板等の透光性を有する基板を薄板化して、薄板化された基板502にカラーフィルタ180を設けている。他の点では、他の実施形態の場合と同一であり、同一の構成要素には同一の符号を付して詳細な説明を適宜省略する。
 図23に示すように、本実施形態の画像表示装置のサブピクセル520は、基板502と、第2配線層230と、グラフェン層140と、発光素子150と、遮光電極560aと、第1層間絶縁膜156と、トランジスタ103と、第2層間絶縁膜108と、第1配線層110と、を含む。
 基板502は、2つの面502a,502bを有している。面502bは、面502aの反対側の面である。基板502は、透光性を有する基板であり、たとえばガラス基板である。基板502は、ガラス基板のほか、透光性を有する樹脂基板であってもよい。発光素子150は、基板502の一方の面(第1面)502a上に設けられている。基板502の他方の面502bには、カラーフィルタ180が設けられている。カラーフィルタ180は、上述した他の実施形態の場合と同じものである。
 発光素子150は、グラフェンシート140aを介して、第2配線層230の配線230a上に設けられており、発光面151Sでグラフェンシート140aを介して配線230aに電気的に接続されている。配線230aを含む第2配線層230、グラフェンシート140aを含むグラフェン層140、発光素子150および第1層間絶縁膜156の構成は、上述の他の実施形態の場合と同じである。ビア461kも、配線110kと配線230aとの間で、配線110kと配線230aとを電気的に接続する点で上述の第4の実施形態の場合と同じである。また、TFT下層膜106上のトランジスタ103の構成についても上述の他の実施形態の場合と同じである。これらについては、詳細な説明を省略する。
 発光素子150の上方にはスルーホール511aが設けられている。スルーホール511aは、第2層間絶縁膜108、絶縁層105、TFT下層膜106および第1層間絶縁膜156を貫通し、上面153Uに達するように設けられている。スルーホール511aのXY平面視での内周は、上面153UのXY平面視での外周と同じか、または上面153UのXY平面視での外周の若干内側となるように設けられている。
 遮光電極(第2遮光電極)560aは、上面153U上にわたって設けられている。遮光電極560aは、スルーホール511aの底部に設けられているので、遮光電極560aのXY平面視での外周は、スルーホール511aのXY平面視での内周にほぼ一致する。したがって、遮光電極560aは、上面153Uのすべてまたは上面153Uのほとんどを覆うように設けられている。
 遮光電極560aは、発光素子150の上方への散乱光等を遮光する。そのため、上方への散乱光等がトランジスタ103に到達するのが抑制されるので、トランジスタ103が誤動作することが防止される。遮光電極560aをAg等の高反射材料で形成したり、遮光電極560aと上面153Uとの間にITO膜を設けたりすることによって、光反射性を向上させることができる。光反射性を向上させることによって、上面153U側への散乱光等を発光面151S側に反射して、発光素子150の実質的な発光効率を向上させることができる。なお、遮光電極560aは、スルーホール511aの壁面上に形成されている配線510dと一体で形成され得るので、遮光電極560aおよび配線510dは、上述の他の実施形態における第1配線層110と発光素子150の上面とを接続するビア(第1ビア)161a等の機能に対応する。
 第1配線層110は、配線510dを含んでいる。配線510dは、第2層間絶縁膜108上に設けられるとともに、スルーホール511aの壁面上に設けられ、スルーホール511aの底部で遮光電極560aに接続されている。配線510dは、ビア111dを介してトランジスタ103のドレイン領域に接続されているので、p形半導体層153は、遮光電極560a、配線510dおよびビア111dを介して、トランジスタ103のドレイン領域に電気的に接続される。
 トランジスタ103等、他の構成では、上述の他の実施形態の場合と同じであり、詳細な説明を省略する。
 本実施形態の画像表示装置の製造方法について説明する。
 図24A~図25Bは、本実施形態の画像表示装置の製造方法の一部を例示する模式的な断面図である。
 本実施形態の画像表示装置の製造方法では、図13Aおよび図13Bを用いて説明した工程が適用され、以下の説明は、図13B以降の工程について適用される。なお、図13Bに示した半導体層1150の極性が第2の実施形態の場合と逆となる点は、第4の実施形態の場合と同じである。
 図24Aに示すように、図13Bに示した透光性導電膜1130は、エッチングにより加工され、配線230aを含む第2配線層230が形成される。図13Bに示した半導体層1150は、エッチングにより加工され発光素子150が形成される。図13Bに示したグラフェン層1140は、発光素子150の形成時にオーバエッチングされて、グラフェンシート140aに成形される。第1層間絶縁膜156は、面102a、配線230aを含む第2配線層230、グラフェンシート140aを含むグラフェン層140および発光素子150を覆って形成される。
 図24Bに示すように、発光素子150の上面153Uの上方に設けられた第2層間絶縁膜108、絶縁層105、TFT下層膜106および第1層間絶縁膜156を貫通し、上面153Uに達するようにスルーホール511aが形成される。スルーホール511aを形成することによって、開口511から上面153Uの一部が露出される。
 スルーホール511aの開口511によって露出される上面153Uは、上面153Uすべてを露出することが好ましいが、スルーホール511aの形成精度に応じて設定される。たとえば、スルーホール511aのXY平面視での内周は、上面153UのXY平面視での外周よりも若干小さく設定される。
 第2層間絶縁膜108、絶縁層105、TFT下層膜106および第1層間絶縁膜156を貫通し、配線230aに達するビアホール462kが形成される。第2層間絶縁膜108および絶縁層105を貫通し、領域104dに達するビアホール112dが形成される。第2層間絶縁膜108および絶縁層105を貫通し、領域104sに達するビアホール112sが形成される。ビアホール462k,112d,112sは、たとえば、これら複数のビアホールが同時に形成される。スルーホール511aもビアホール462k,112d,112sと同時に形成されてもよいし、別に形成されてもよい。
 図25Aに示すように、図24Bに示したビアホール462k,112d,112sを導電材料で充填して、ビア461k,111d,111sを形成する。ビア461k,111d,111sの形成時に、スルーホール511aの底部、すなわち上面153Uを導電材料で覆うようにしてもよい。
 第2層間絶縁膜108上に、第1配線層110を形成する。第1配線層110の形成に際しては、第2層間絶縁膜108上に、第1配線層110を形成する導電層を形成して、エッチングにより加工して、配線110k,510d,110sを含む第1配線層110を形成する。導電層は、第2層間絶縁膜108上のほか、露出された上面153Uおよびスルーホール511aの壁面上わたって形成される。
 このようにして、ビア461kに接続された配線110kが形成され、ビア111dに接続された配線510dが形成され、ビア111sに接続された配線110sが形成される。配線510dは、スルーホール511aの壁面上にわたって設けられるので、上面153Uとも接続される。
 第2層間絶縁膜108および第1配線層110上には、接着層1170が設けられ、接着層1170によって補強基板1180が接着される。その後、図24Bに示した基板102は、ウェットエッチング等により薄板化され、薄い基板502に加工される。
 図25Bに示すように、基板502の他方の面502bにカラーフィルタ180が形成される。
 基板502を透光性を有する樹脂基板とした場合には、たとえば、基板502は、ガラス基板上に形成された樹脂層を基板502とすればよい。樹脂層である基板502上に発光素子等を形成した後に、ガラス基板をウェットエッチング等により除去し、その後、ガラス基板が除去された面502bにカラーフィルタ180を形成すればよい。図10に示したように、カラーフィルタを設けずに単色の画像表示装置としてもよい。その場合には、図24Bに示した基板102を薄型化処理を省略してもよい。
 このようにして、サブピクセル520が形成される。
 本実施形態の画像表示装置の効果について説明する。
 本実施形態の画像表示装置は、上述した他の実施形態の画像表示装置と同様に、発光素子150を形成するための転写工程の時間を短縮し、工程数を削減することができるとの効果を奏する。このほか、遮光電極560aが上面153U上にわたって設けられているので、発光素子150が放射する上方への散乱光等を遮光することができる。発光素子150の上方に設けられたトランジスタ103は、遮光電極560aによって光の到達が抑制されるので、誤動作を防止される。
 本実施形態では、遮光電極560aをビアの形成および第1配線層110の形成とともに形成することができるので、遮光電極560aの形成のための工程を追加する必要がない。そのため、製造工程を短縮し、材料の投入から製品完成までの期間を短くすることができる。
 (第6の実施形態)
 図26は、本実施形態の画像表示装置の一部を例示する模式的な断面図である。
 本実施形態では、発光素子650の構成が他の実施形態の場合と相違する。その他の構成要素は、上述の他の実施形態の場合と同じである。同一の構成要素には同一の符号を付して、詳細な説明を適宜省略する。
 図26に示すように、画像表示装置は、サブピクセル620を備える。サブピクセル620は、カラーフィルタ(光透過性部材)180と、第2配線層230と、グラフェン層140と、発光素子650と、第1層間絶縁膜156と、遮光層330と、トランジスタ103と、第2層間絶縁膜108と、第1配線層110と、を含む。
 発光素子650は、透明樹脂層188を介して、カラーフィルタ180の接続面(第1面)180S上に設けられている。透明樹脂層188上に、配線230aが設けられ、配線230a上にグラフェンシート640aが設けられている点では、上述の他の実施形態の場合と同じである。また、発光素子650は、グラフェンシート640a上に設けられている点でも上述の第4の実施形態および第5の実施形態の場合と同じである。第1層間絶縁膜156の発光面651S側の面156S1も、透明樹脂層188を介して、カラーフィルタ180の接続面180S上に設けられている。
 発光素子650は、発光面651Sと発光面651Sの反対側の面である上面653Uとを含む。発光素子650は、発光面651Sから上面653Uに向かって、n形半導体層651、発光層652およびp形半導体層653の順に積層されている。発光素子650は、後述する図27を用いて説明するように、発光面651Sから上面653Uに向かって、XY平面視での面積が次第に小さくなるように形成された角錐台または円錐台形状をなしている。
 本実施形態では、遮光層330がTFT下層膜106と第1層間絶縁膜156との間に設けられている。遮光層330は、第3の実施形態において図16を用いて説明したものと同じである。したがって、遮光層330は、TFTチャネル104を覆うように設けられ、発光素子650から放射される光を遮光することができ、TFTチャネル104を含むトランジスタ103の誤動作を防止することができる。
 ビア461kは、第4の実施形態の場合と同様に設けられている。すなわち、ビア461kは、第2層間絶縁膜108、絶縁層105、TFT下層膜106、遮光層330および第1層間絶縁膜156を貫通し、配線230aに達するように設けられている。ビア461kは、配線110kと配線230aとの間に設けられ、配線110kと配線230aとを電気的に接続する。
 ビア661aは、第2層間絶縁膜108、絶縁層105、TFT下層膜106、遮光層330および第1層間絶縁膜156を貫通し、上面653Uに達するように設けられている。ビア661aは、配線110dと上面653Uとの間に設けられ、配線110dと上面653Uとを電気的に接続する。他の構成要素は、上述の他の実施形態の場合と同じであり、詳細な説明を省略する。
 図27は、図26の発光素子650の部分の拡大図であり、発光面651Sと側面655aとの関係が詳細に示されている。
 図27に示すように、発光面651Sは、XY平面にほぼ平行な平面である。発光素子650は、透明樹脂層188を介して、カラーフィルタの接続面180S上に設けられており、発光面651Sは、接続面180Sにほぼ平行な面である。
 以下では、簡単のため、第1層間絶縁膜156は、透明樹脂であるものとして説明するが、第1層間絶縁膜156が白色樹脂である場合であっても、白色樹脂中の散乱性微粒子の屈折率への影響は小さく、その影響を無視することができる。
 発光素子650の側面655aは、上面653Uと発光面651Sとの間の面であり、発光面651Sおよび上面653Uに隣接する面である。側面655aと発光面651Sとの間でなす角度の内角θは、90°よりも小さい。好ましくは、内角θは70°程度である。さらに好ましくは、内角θは、発光素子650の屈折率および第1層間絶縁膜156の屈折率にもとづいて決定される側面655aにおける臨界角よりも小さい。発光素子650は、第1層間絶縁膜156に覆われており、側面655aは、第1層間絶縁膜156と接している。
 発光素子650の側面655aと発光面651Sとがなす内角θの臨界角θcは、たとえば以下のように決定される。
 発光素子650の屈折率n0および第1層間絶縁膜156の屈折率n1とすると、発光素子650から第1層間絶縁膜156に出射する光の臨界角θcは、以下の式(1)を用いて求められる。
 θc=90°-sin-1(n1/n0)     (1)
 たとえば、アクリル樹脂等の一般的な透明有機絶縁材料の屈折率は1.4~1.5前後であることが知られている。そこで、発光素子650がGaNによって形成され、第1層間絶縁膜156が一般的な透明有機絶縁材料によって形成されている場合には、発光素子650の屈折率n0=2.5、第1層間絶縁膜156の屈折率n=1.4とすることができる。これらの値を、式(1)に代入することによって、臨界角θc=56°を得る。
 このことは、発光面651Sと側面655aとのなす内角θをθc=56°とした場合に、発光層652から放射された光のうち発光面651Sに平行な光は、側面655aで全反射されることを示している。また、発光層652から放射された光のうち、Z軸の正方向の成分を有する光も、側面655aで全反射されることを示している。
 一方、発光層652から放射された光のうち、Z軸の負方向の成分を有する光は、側面655aで屈折率に応じた出射角度で側面655aから出射される。第1層間絶縁膜156に入射した光は、第1層間絶縁膜156の屈折率で決定される角度で第1層間絶縁膜156から出射される。
 側面655aで全反射された光は、上面653Uによって再度反射され、再度反射された光のうちZ軸の負方向の成分を有する光は、発光面651Sおよび側面655aから出射される。発光面651Sに平行な光およびZ軸の正方向の成分を有する光は、側面655aで全反射される。
 このようにして、発光層652から放射された光のうち、発光面651Sに平行な光およびZ軸の正方向の成分を有する光は、側面655aによって、Z軸の負方向に向かう成分を有する光に変換される。したがって、発光素子650から出射される光では、発光面651Sに向かう割合が増加して、発光素子650の実質的な発光効率は向上する。
 θ<θcとすることによって、発光面651Sに平行な成分を有する光のほとんどを発光素子650内に全反射させることができる。第1層間絶縁膜156の屈折率をn=1.4とすると、臨界角θcは56°程度となるので、設定される内角θは、45°や30°等にすることがより好ましい。また、屈折率nがより大きい材料では臨界角θcはより小さくなる。ただし、内角θを70°程度に設定しても、Z軸の負方向の成分を有する光のほとんどを、Z軸の正方向の成分を有する光に変換することできるので、製造ばらつき等を考慮して、たとえば、内角θを80°以下等に設定するようにしてもよい。
 本実施形態の画像表示装置の製造方法について説明する。
 本実施形態では、発光素子650の製造工程が他の実施形態の場合と相違し、他の製造工程は、上述した他の実施形態の場合を適用することができる。以下では、製造工程のうち相違する部分について説明する。
 本実施形態では、図26に示した発光素子650の形状とするために、図13B以降の工程について、以下の工程が実行される。
 図13Bに示した半導体層1150は、図26に示した発光素子650の形状にエッチングによって加工される。発光素子650の成形には、図27に示した側面655aが発光面651Sに対して、内角θをなすように、エッチングのレートが選定される。たとえば、エッチングは、上面653Uに近いほど高いエッチングレートが選定される。好ましくは、エッチングレートは、発光面651Sの側から上面653Uの側に向かって、線形的に増大するように設定される。
 具体的には、たとえば、ドライエッチング時のレジストマスクパターンをその端部に向かって次第に薄くなるように露光時に工夫しておく。これにより、ドライエッチング時にレジストの薄い部分から徐々に後退して、発光面651Sから上面653Uの側に向かってエッチング量を大きくすることができる。これによって、発光素子650の側面655aは、発光面651Sに対して、一定の角度をなすように形成される。このため、発光素子650では、上面653Uからの各層のXY平視での面積は、p形半導体層653、発光層652、n形半導体層651の順に面積が大きくなるように形成される。
 その後、他の実施形態の場合と同様にして、サブピクセル620が形成される。図10に示したように、カラーフィルタを設けずに単色の画像表示装置としてもよい。その場合には、第3の実施形態の場合のように、基板を除去する工程を削減することができる。
 本実施形態の画像表示装置の効果について説明する。
 本実施形態の画像表示装置は、上述した他の実施形態の画像表示装置と同様に、発光素子650を形成するための転写工程の時間を短縮し、工程数を削減することができるとの効果のほか、以下の効果を奏する。
 本実施形態の画像表示装置では、発光素子650が設けられた発光面651Sに対して、内角θをなす側面655aを有するように、発光素子650が形成される。内角θは、90°よりも小さく、発光素子650および第1層間絶縁膜156のそれぞれの材質の屈折率で決定される臨界角θcにもとづいて設定される。内角θは、発光層652から放射される光のうち、発光素子650の側方や上方に向かう光を、発光面651S側に向かう光に変換して出射することができる。内角θを十分小さくすることによって、発光素子650では、実質的な発光効率が向上される。
 本実施形態では、発光素子650は、縦型の素子とし、第2配線層230の配線230aを用いてビア461kと接続する。これに限らず、第1の実施形態の場合と同様に、発光素子に、接続面180S上に形成される接続部を設け、接続部を介してビア461kと接続するようにしてもよい。
 (第7の実施形態)
 図28は、本実施形態の画像表示装置の一部を例示する模式的な断面図である。
 本実施形態では、画像表示装置は、1つの発光面に複数の発光領域を含むサブピクセル群720を備える点で他の実施形態と相違する。同一の構成要素には、同一の符号を付して詳細な説明を適宜省略する。
 図28に示すように、本実施形態の画像表示装置は、サブピクセル群720を備える。サブピクセル群720は、基板(光透過性部材)102と、グラフェン層140と、半導体層750と、第1層間絶縁膜(第1絶縁膜)156と、複数のトランジスタ103-1,103-2と、第2層間絶縁膜(第2絶縁膜)108と、複数のビア(第1ビア)761a1,761a2と、第1配線層110と、を含む。サブピクセル群720は、カラーフィルタ180をさらに含む。半導体層750は、基板102の一方の面(第1面)102aに設けられ、カラーフィルタ180は、基板102の他方の面に設けられている。
 本実施形態では、pチャネルのトランジスタ103-1,103-2をオンすることによって、第1配線層110およびビア761a1,761a2を介して半導体層750の一方から正孔を注入する。pチャネルのトランジスタ103-1,103-2をオンすることによって、第1配線層110およびビア761kを介して半導体層750の他方から電子を注入する。半導体層750は、正孔および電子を注入され、正孔および電子の結合によって、分離された発光層752a1,752a2が発光する。発光層752a1,752a2を駆動するための駆動回路は、たとえば図2に示した回路構成が適用される。第2の実施形態の例を用いて、半導体層のn形半導体層とp形半導体層を入れ替えて、nチャネルのトランジスタで半導体層を駆動する構成とすることもできる。その場合には、駆動回路は、図12の回路構成が適用される。
 サブピクセル群720の構成について詳細に説明する。
 半導体層750は、発光面751Sを有する。発光面751Sは、基板102の一方の面102a上に接して設けられている。発光面751Sは、n形半導体層751の面である。発光面751Sは、複数の発光領域751R1,751R2を含む。
 半導体層750は、n形半導体層(第1半導体層)751と、発光層752a1,752a2と、p形半導体層(第2半導体層)753a1,753a2と、を含む。発光層752a1は、n形半導体層751上に設けられている。発光層752a1は、発光層752a2と分離され離間して、n形半導体層751上に設けられている。p形半導体層753a1は、発光層752a1上に設けられている。p形半導体層753a2は、p形半導体層753a1とは分離され離間して、発光層752a2上に設けられている。
 p形半導体層753a1は、発光層752a1が設けられた面の反対側に設けられた上面753U1を有する。p形半導体層753a2は、発光層752a2が設けられた面の反対側に設けられた上面753U2を有する。
 発光領域751R1は、発光面751Sのうち、上面753U1に対向する領域にほぼ一致する。発光領域751R2は、発光面751Sのうち、上面753U2に対向する領域にほぼ一致する。
 半導体層750と発光領域751R1,751R2の関係について説明する。
 図29は、本実施形態の画像表示装置の一部を例示する模式的な断面図である。
 図29は、半導体層750の発光領域751R1,751R2を説明するための模式図である。
 図29に示すように、発光領域751R1,751R2は、発光面751S上の面である。図29では、半導体層750のうち、発光領域751R1,751R2を含む部分を発光部R1,R2とそれぞれ呼ぶ。発光部R1は、n形半導体層751の一部、発光層752a1およびp形半導体層753a1を含んでいる。発光部R2は、n形半導体層751の一部、発光層752a2およびp形半導体層753a2を含んでいる。
 半導体層750は、接続部R0を含んでいる。接続部R0は、発光部R1と発光部R2との間に設けられており、n形半導体層751の一部である。接続部R0には、図28に示したビア761kの一端が接続されており、発光部R1,R2へのそれぞれの電流の経路を提供する。
 発光部R1では、接続部R0を介して供給された電子は、発光層752a1に供給される。発光部R1では、上面753U1から供給された正孔は、発光層752a1に供給される。発光層752a1に供給された電子および正孔は、結合されて発光する。発光層752a1で発光された光は、発光部R1のn形半導体層751の部分をとおって発光面751Sに達する。光は、発光部R1内をZ軸方向に沿ってほぼ直進するので、発光面751Sのうち発光するのは、発光領域751R1となる。したがって、この例では、発光領域751R1は、XY平面視で、発光面751Sに投影された発光層752a1の外周が囲む領域にほぼ一致する。
 発光部R2についても発光部R1と同様である。すなわち、発光部R2では、接続部R0を介して供給された電子は、発光層752a2に供給される。発光部R2では、上面753U2から供給された正孔は、発光層752a2に供給される。発光層752a2に供給された電子および正孔は、結合されて発光する。発光層752a2で発光された光は、発光部R2のn形半導体層751の部分をとおって発光面751Sに達する。光は、発光部R2内をZ軸方向に沿ってほぼ直進するので、発光面751Sのうち発光するのは、発光領域751R2となる。したがって、この例では、発光領域751R2は、XY平面視で、発光面751Sに投影された発光層752a2の外周が囲む領域にほぼ一致する。
 本実施形態では、発光面751Sは、グラフェンシート740a上に設けられているので、各発光領域751R1,751R2から放射される光は、グラフェンシート740aを介して、基板102およびカラーフィルタ180に到達する。
 このようにして、半導体層750において、n形半導体層751を共有して、発光面751S上に複数の発光領域751R1,751R2を形成することができる。
 本実施形態では、半導体層750の複数の発光層752a1,752a2および複数のp形半導体層753a1,753a2において、n形半導体層751の一部を接続部R0とすることによって、半導体層750を形成することができる。したがって、上述した第1の実施形態や第2の実施形態等の場合の発光素子150,250の形成方法と同様にして、半導体層750を形成することができる。
 図28に戻って説明を続ける。
 グラフェン層140は、複数のグラフェンシート740aを含む。グラフェンシート740aは、面102a上に設けられており、半導体層750ごとに設けられている。発光面751Sは、グラフェンシート740aに接しており、半導体層750は、グラフェンシート740aを介して、基板102の面102aに設けられている。XY平面視でのグラフェンシート740aの外周は、XY平面視での半導体層750の外周にほぼ一致する。
 第1層間絶縁膜156(第1絶縁膜)は、基板102の面102a、グラフェンシート740aおよび半導体層750を覆って設けられている。
 第1層間絶縁膜156上にわたって、TFT下層膜106が形成されている。TFT下層膜106は、平坦化されており、TFT下層膜106上にTFTチャネル104-1,104-2等が形成されている。
 絶縁層105は、TFT下層膜106およびTFTチャネル104-1,104-2を覆っている。ゲート107-1は、絶縁層105を介して、TFTチャネル104-1上に設けられている。ゲート107-2は、絶縁層105を介して、TFTチャネル104-2上に設けられている。トランジスタ103-1は、TFTチャネル104-1とゲート107-1とを含む。トランジスタ103-2は、TFTチャネル104-2とゲート107-2とを含む。
 第2層間絶縁膜(第2絶縁膜)108は、絶縁層105、ゲート107-1,107-2を覆って設けられている。
 TFTチャネル104-1は、p形にドープされた領域104s1,104d1を含んでおり、領域104s1,104d1は、トランジスタ103-1のソース領域、ドレイン領域である。領域104i1は、n形にドープされており、トランジスタ103-1のチャネルを形成する。TFTチャネル104-2も同様に、p形にドープされた領域104s2,104d2を含んでおり、領域104s2,104d2は、トランジスタ103-2のソース領域、ドレイン領域である。領域104i2は、n形にドープされており、トランジスタ103-2のチャネルを形成する。本実施形態では、回路101は、TFTチャネル104-1,104-2、絶縁層105、第2層間絶縁膜108、ビア111s1,111d1,111s2,111d2および第1配線層110を含むものとする。
 第1配線層110は、第2層間絶縁膜108上に設けられている。第1配線層110は、配線710s1,710d1,710k,710d2,710s2を含む。
 配線710kは、n形半導体層751の上方に設けられている。ビア761kは、配線710kとn形半導体層751との間に設けられており、配線710kとn形半導体層751とを電気的に接続している。配線710kは、たとえば図2の回路の接地線4に接続されている。
 ビア111d1,111s1,111d2,111s2は、第2層間絶縁膜108、絶縁層105およびTFT下層膜106を貫通して設けられている。ビア111d1は、領域104d1と配線710d1との間に設けられ、領域104d1と配線710d1とを電気的に接続している。ビア111s1は、領域104s1と配線710s1との間に設けられ、領域104s1と配線710s1とを電気的に接続している。ビア111d2は、領域104d2と配線710d2との間に設けられ、領域104d2と配線710d2とを電気的に接続している。ビア111s2は、領域104s2と配線710s2との間に設けられ、領域104s2と配線710s2とを電気的に接続している。配線710s1,710s2は、たとえば図2の回路の電源線3に接続されている。
 配線710d1は、上面753U1の上方に設けられている。ビア761a1は、配線710d1と上面753U1との間に設けられ、配線710d1と上面753U1とを電気的に接続している。したがって、p形半導体層753a1は、ビア761a1、配線710d1およびビア111d1を介して、トランジスタ103-1のドレイン領域に電気的に接続されている。
 配線710d2は、上面753U2の上方に設けられている。ビア761a2は、配線710d2と上面753U2との間に設けられ、配線710d2と上面753U2とを電気的に接続している。したがって、p形半導体層753a2は、ビア761a2、配線710d2およびビア111d2を介して、トランジスタ103-2のドレイン領域に電気的に接続されている。
 たとえば、トランジスタ103-1,103-2は、隣接するサブピクセルの駆動トランジスタであり、順次駆動される。トランジスタ103-1から供給された正孔が発光層752a1に注入され、配線710kから供給された電子が発光層752a1に注入されると、発光層752a1は発光し、発光領域751R1から光が放射される。トランジスタ103-2から供給された正孔が発光層752a2に注入され、配線710kから供給された電子が発光層752a2に注入されると、発光層752a2は発光し、発光領域751R2から光が放射される。
 本実施形態の画像表示装置の効果について説明する。
 本実施形態の画像表示装置は、上述した他の実施形態の画像表示装置と同様に、半導体層750を形成するための転写工程の時間を短縮し、工程数を削減することができるとの効果を奏する。このほか、複数の発光部R1,R2について、接続部R0を共有することができるので、接続部R0に設けるビア761kの数を減らすことが可能になる。ビアの本数を減らすことによって、サブピクセル群720を構成する発光部R1,R2のピッチを縮小することが可能になり、小型、高精細の画像表示装置とすることが可能になる。この例では、2つの発光領域の場合について説明したが、発光面に形成される発光領域の数は、2つに限るものではなく、3つ以上の任意の数にすることができる。
 本実施形態の例では、カラーフィルタを設けた場合について説明したが、他の実施形態の場合と同様に、カラーフィルタを設けずに単色の画像表示装置としてもよい。
 上述した各実施形態の各構成要素は、上述の形態のほか、適宜選択され適用される。上述したように、発光面の粗面化は、第1の実施形態、第2の実施形態、第6の実施形態および第7の実施形態に適用が可能である。遮光層330の適用も、第1の実施形態、第2の実施形態、第4の実施形態、第5の実施形態および第7の実施形態に適用可能なのは明らかである。図19に示した遮光機能を有する配線470aや図23に示した遮光電極560aを適用した実施形態に、遮光層330を適用することにより、さらに遮光性能の向上が期待できる。
 第2の実施形態では、p形半導体層253を発光面253Sとする例を説明したが、他の実施形態の発光素子やその製造工程に、第2の実施形態の例を適用することも容易である。
 (第8の実施形態)
 上述した画像表示装置は、適切なピクセル数を有する画像表示モジュールとして、たとえばコンピュータ用ディスプレイ、テレビ、スマートフォンのような携帯用端末、あるいは、カーナビゲーション等とすることができる。
 図30は、本実施形態に係る画像表示装置を例示するブロック図である。
 図30には、コンピュータ用ディスプレイの構成の主要な部分が示されている。
 図30に示すように、画像表示装置801は、画像表示モジュール802を備える。画像表示モジュール802は、たとえば上述した第1の実施形態の場合の構成を備えた画像表示装置である。画像表示モジュール802は、サブピクセル20を含む複数のサブピクセルが配列された表示領域2、行選択回路5および信号電圧出力回路7を含む。
 画像表示装置801は、コントローラ870をさらに備えている。コントローラ870は、図示しないインタフェース回路によって分離、生成される制御信号を入力して、行選択回路5および信号電圧出力回路7に対して、各サブピクセルの駆動および駆動順序を制御する。
 (変形例)
 図31は、本実施形態の変形例に係る画像表示装置を例示するブロック図である。
 図31には、高精細薄型テレビの構成が示されている。
 図31に示すように、画像表示装置901は、画像表示モジュール902を備える。画像表示モジュール902は、たとえば上述した第1の実施形態の場合の構成を備えた画像表示装置1である。画像表示装置901は、コントローラ970およびフレームメモリ980を備える。コントローラ970は、バス940によって供給される制御信号にもとづいて、表示領域2の各サブピクセルの駆動順序を制御する。フレームメモリ980は、1フレーム分の表示データを格納し、円滑な動画再生等の処理のために用いられる。
 画像表示装置901は、I/O回路910を有する。I/O回路910は、図31では、単に「I/O」と表記されている。I/O回路910は、外部の端末や装置等と接続するためのインタフェース回路等を提供する。I/O回路910には、たとえば外付けのハードディスク装置等を接続するUSBインタフェースや、オーディオインタフェース等が含まれる。
 画像表示装置901は、受信部920および信号処理部930を有する。受信部920には、アンテナ922が接続され、アンテナ922によって受信された電波から必要な信号を分離、生成する。信号処理部930は、DSP(Digital Signal Processor)やCPU(Central Processing Unit)等を含んでおり、受信部920によって分離、生成された信号は、信号処理部930によって、画像データや音声データ等に分離、生成される。
 受信部920および信号処理部930を、携帯電話の送受信用やWiFi用、GPS受信器等の高周波通信モジュールとすることによって、他の画像表示装置とすることもできる。たとえば、適切な画面サイズおよび解像度の画像表示モジュールを備えた画像表示装置は、スマートフォンやカーナビゲーションシステム等の携帯情報端末とすることができる。
 本実施形態の場合の画像表示モジュールは、第1の実施形態の場合の画像表示装置の構成に限らず、その変形例や他の実施形態の場合としてもよい。本実施形態および変形例の場合の画像表示モジュールは、図9および図10で示したように、多数のサブピクセルを含む構成とされる。
 以上説明した実施形態によれば、発光素子の転写工程を短縮し、歩留りを向上した画像表示装置の製造方法および画像表示装置を実現することができる。
 以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、請求の範囲に記載された発明およびその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
 1,201,801,901 画像表示装置、2 表示領域、3 電源線、4 接地線、5,205 行選択回路、6,206 走査線、7,207 信号電圧出力回路、8,208 信号線、10 ピクセル、20,220,320,420,520,620 サブピクセル、22,222 発光素子、24,224 選択トランジスタ、26,226 駆動トランジスタ、28,228 キャパシタ、101 回路、102,502 基板、102a,102b 面、103,103-1,103-2,203 トランジスタ、104,104-1,104-2,204 TFTチャネル、105 絶縁層、107,107-1,107-2 ゲート、108 第2層間絶縁膜、110 第1配線層、110d,110k,210a,230a 配線、140 グラフェン層、140a,740a グラフェンシート、150,250,650 発光素子、151a 接続部、151S,253S,651S,751S 発光面、153U,251U,653U,753U1,753U2 上面、156 第1層間絶縁膜、161a,161k,261a,261k,361a,361k,461a,461k,661a,761a1,761a2,761k ビア、172 発光回路部、180,180a カラーフィルタ、180S 接続面、188 透明樹脂層、230 第2配線層、330 遮光層、470 第3配線層、470a,560a 遮光電極、720 サブピクセル群、1140 グラフェン層、1150 半導体層、1180 補強基板、1192 構造体

Claims (25)

  1.  基板の第1面上にグラフェンを含む層を形成する工程と、
     前記グラフェンを含む層上に発光層を含む半導体層を形成する工程と、
     前記半導体層を加工して、前記グラフェンを含む層上の発光面と前記発光面の反対側の上面とを含む発光素子を形成する工程と、
     前記第1面、前記グラフェンを含む層および前記発光素子を覆う第1絶縁膜を形成する工程と、
     前記第1絶縁膜上に回路素子を形成する工程と、
     前記第1絶縁膜および前記回路素子を覆う第2絶縁膜を形成する工程と、
     前記第1絶縁膜および前記第2絶縁膜を貫通する第1ビアを形成する工程と、
     前記第2絶縁膜上に第1配線層を形成する工程と、
     を備え、
     前記第1ビアは、前記第1配線層と前記上面との間に設けられ、前記第1配線層と前記上面とを電気的に接続する画像表示装置の製造方法。
  2.  前記第1絶縁膜および前記第2絶縁膜を貫通する第2ビアを形成する工程
     をさらに備え、
     前記発光素子は、前記第1面に沿って設けられた接続部を含み、
     前記第2ビアは、前記第1配線層と前記接続部との間に設けられ前記第1配線層と前記接続部とを電気的に接続する請求項1記載の画像表示装置の製造方法。
  3.  前記グラフェンを含む層を形成する前に前記第1面上に透光性を有する第2配線層を形成する工程をさらに備え、
     前記第1絶縁膜および前記第2絶縁膜を貫通する第2ビアを形成する工程
     をさらに備え、
     前記第2ビアは、前記第1配線層と前記第2配線層との間に設けられ前記第1配線層と前記第2配線層とを電気的に接続する請求項1記載の画像表示装置の製造方法。
  4.  前記基板は、透光性を有する請求項1~3のいずれか1つに記載の画像表示装置の製造方法。
  5.  前記発光面の側に波長変換部材を形成する工程をさらに備えた請求項4記載の画像表示装置の製造方法。
  6.  前記第1絶縁膜を形成する工程の前に前記発光素子を覆うように第3配線層を形成する工程をさらに備えた請求項1~5のいずれか1つに記載の画像表示装置の製造方法。
  7.  前記基板を除去する工程と、
     前記発光面を粗面化する工程と、
     をさらに備えた請求項1または2に記載の画像表示装置の製造方法。
  8.  前記基板に代えて波長変換部材を形成する工程と、
     をさらに備えた請求項7記載の画像表示装置の製造方法。
  9.  前記第1絶縁膜上に遮光層を形成する工程をさらに備えた請求項1~8のいずれか1つに記載の画像表示装置の製造方法。
  10.  前記半導体層は、窒化ガリウム系化合物半導体を含む請求項1~9のいずれか1つに記載の画像表示装置の製造方法。
  11.  第1面を有する光透過性部材と、
     前記第1面上の発光面と前記発光面の反対側の上面とを含む発光素子と、
     前記第1面および前記前記発光素子を覆う第1絶縁膜と、
     前記第1絶縁膜上に設けられた回路素子と、
     前記第1絶縁膜および前記回路素子を覆う第2絶縁膜と、
     前記第1絶縁膜および前記第2絶縁膜を貫通して設けられた第1ビアと、
     前記第2絶縁膜上に設けられた第1配線層と、
     を備え、
     前記第1ビアは、前記第1配線層と前記上面との間に設けられ、前記第1配線層と前記上面とを電気的に接続する画像表示装置。
  12.  前記第1絶縁膜および前記第2絶縁膜を貫通して設けられた第2ビアをさらに備え、
     前記発光素子は、前記発光面に沿って設けられた接続部を含み、
     前記第1配線層は、第1配線と、前記第1配線から分離された第2配線と、を含み、
     前記第1ビアは、前記第1配線と前記上面との間に設けられ、前記第1配線と前記上面とを電気的に接続し、
     前記第2ビアは、前記第2配線と前記接続部との間に設けられ、前記第2配線と前記接続部とを電気的に接続する請求項11記載の画像表示装置。
  13.  前記第1面上に設けられた光透過性を有する第2配線層と、
     前記第1絶縁膜および前記第2絶縁膜を貫通して設けられた第2ビアと、
     をさらに備え、
     前記第1配線層は、第3配線と、前記第3配線から分離された第4配線と、を含み、
     前記第1ビアは、前記第3配線と前記上面との間に設けられ、前記第3配線と前記上面とを電気的に接続し、
     前記第2ビアは、前記第4配線と前記第2配線層との間に設けられ、前記第4配線と前記第2配線層とを電気的に接続する請求項11記載の画像表示装置。
  14.  前記上面および前記発光素子の側面を覆い前記上面に電気的に接続された第1遮光電極を含む第3配線層をさらに備え、
     前記第1ビアは、前記第1配線層と前記第1遮光電極との間に設けられ、前記第1配線層と前記第1遮光電極とを電気的に接続する請求項13記載の画像表示装置。
  15.  前記上面を覆い前記上面に電気的に接続された第2遮光電極をさらに備え、
     前記第1ビアは、前記第2遮光電極の平面視での外周を含む内径を有するスルーホール内であって前記第1配線層と前記第2遮光電極との間に設けられ、前記第1配線層と前記第2遮光電極とを電気的に接続する請求項13記載の画像表示装置。
  16.  前記第1面と前記発光素子の側面とのなす内角は、90°よりも小さい請求項11記載の画像表示装置。
  17.  前記第1面と前記発光面との間に設けられたグラフェンを含む層をさらに備えた請求項11~16のいずれか1つに記載の画像表示装置。
  18.  前記発光面は、粗面化されている請求項11~17のいずれか1つに記載の画像表示装置。
  19.  前記第1絶縁膜と前記第2絶縁膜との間に設けられた遮光層をさらに備えた請求項11~18のいずれか1つに記載の画像表示装置。
  20.  前記第1絶縁膜は、光反射性を有する請求項11~19のいずれか1つに記載の画像表示装置。
  21.  前記発光素子は、窒化ガリウム系化合物半導体を含む請求項11~20のいずれか1つに記載の画像表示装置。
  22.  前記光透過性部材は、波長変換部材を含む請求項11~21のいずれか1つに記載の画像表示装置。
  23.  第1面を有する光透過性部材と、
     前記第1面上に、複数の発光領域を形成し得る発光面を含む第1半導体層と、
     前記第1半導体層上で離間して設けられた複数の発光層と、
     前記複数の発光層上にそれぞれ設けられ、前記第1半導体層とは異なる導電形を有する複数の第2半導体層と、
     前記第1面、前記第1半導体層、前記複数の発光層および前記複数の第2半導体層を覆う第1絶縁膜と、
     前記第1絶縁膜上で互いに離間して設けられた複数のトランジスタと、
     前記第1絶縁膜および前記複数のトランジスタを覆う第2絶縁膜と、
     前記第1絶縁膜および前記第2絶縁膜を貫通して設けられた複数の第1ビアと、
     前記第2絶縁膜上に設けられた第1配線層と、
     を備え、
     前記複数の第2半導体層および前記複数の発光層は、前記第1絶縁膜によって分離され、
     前記複数の第1ビアは、前記第1配線層と前記複数の第2半導体層との間にそれぞれ設けられ、前記第1配線層および前記複数の第2半導体層を電気的にそれぞれ接続する画像表示装置。
  24.  前記第1面と前記発光面との間に設けられたグラフェンを含む層をさらに備えた請求項23記載の画像表示装置。
  25.  第1面を有する光透過性部材と、
     前記第1面上の発光面と前記発光面の反対側の上面とを含む複数の発光素子と、
     前記第1面および前記複数の発光素子を覆う第1絶縁膜と、
     前記第1絶縁膜上に設けられた回路素子と、
     前記第1絶縁膜および前記回路素子を覆う第2絶縁膜と、
     前記第1絶縁膜および前記第2絶縁膜を貫通して設けられた複数の第1ビアと、
     前記第2絶縁膜上に設けられた第1配線層と、
     を備え、
     前記複数の第1ビアは、前記第1配線層と前記上面との間に設けられ、前記第1配線層と前記上面とをそれぞれ電気的に接続する画像表示装置。
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