WO2022004308A1 - 画像表示装置の製造方法および画像表示装置 - Google Patents

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肇 秋元
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Definitions

  • the embodiment of the present invention relates to a method for manufacturing an image display device and an image display device.
  • a display device using a micro LED which is a fine light emitting element
  • a method of manufacturing a display device using micro LEDs a method of sequentially transferring individually formed micro LEDs to a drive circuit has been introduced.
  • the number of micro LED elements increases as the image quality becomes higher, such as full high-definition, 4K, 8K, etc.
  • the transfer process requires a huge amount of time. Further, poor connection between the micro LED and the drive circuit or the like may occur, resulting in a decrease in yield.
  • a technique is known in which a semiconductor layer including a light emitting layer is grown on a Si substrate, electrodes are formed on the semiconductor layer, and then the electrodes are attached to a circuit board on which a drive circuit is formed (see, for example, Patent Document 1).
  • One embodiment of the present invention provides a method for manufacturing an image display device that shortens the transfer process of a light emitting element and improves the yield.
  • the method for manufacturing an image display device includes a step of preparing a second substrate in which a semiconductor layer including a light emitting layer is formed on a first substrate, and a step of forming a first metal layer on the third substrate.
  • the method for manufacturing an image display device includes a step of preparing a second substrate in which a semiconductor layer including a light emitting layer is formed on a first substrate, and a second metal layer on the second substrate.
  • the step of exposing the surface including the light emitting surface of the light emitting element and the step of forming the wiring layer formed on the second insulating film are provided.
  • the image display device has a substrate having a first surface, a conductive layer provided on the first surface, and a surface having a bottom surface on the conductive layer and facing the bottom surface.
  • a light emitting element including a light emitting surface, a first insulating film covering the side surface of the light emitting element and the conductive layer, a circuit element provided on the first insulating film, the circuit element, and the first insulating film.
  • a second insulating film covering the above, and a wiring layer provided on the second insulating film are provided.
  • the image display device has a substrate having a first surface, a conductive layer provided on the first surface, and a surface having a bottom surface on the conductive layer and facing the bottom surface.
  • a semiconductor layer including a plurality of light emitting surfaces, a first insulating film covering the side surface of the semiconductor layer and the conductive layer, a plurality of transistors provided on the first insulating film, the plurality of transistors, and the first.
  • a second insulating film covering the insulating film and a wiring layer provided on the second insulating film are provided.
  • a method for manufacturing an image display device that shortens the transfer process of the light emitting element and improves the yield is realized.
  • 6 is a schematic cross-sectional view illustrating a part of the image display device according to the sixth embodiment. It is a schematic cross-sectional view which illustrates the manufacturing method of the image display apparatus of 6th Embodiment. It is a schematic cross-sectional view which illustrates the manufacturing method of the image display apparatus of 6th Embodiment. It is a schematic cross-sectional view which illustrates the manufacturing method of the image display apparatus of 6th Embodiment. It is a schematic cross-sectional view which illustrates the manufacturing method of the image display apparatus of 6th Embodiment.
  • FIG. 1 is a schematic cross-sectional view illustrating a part of the image display device according to the present embodiment.
  • FIG. 1 schematically shows the configuration of the sub-pixel 20 of the image display device of the present embodiment.
  • the pixels constituting the image displayed on the image display device are composed of a plurality of sub-pixels 20.
  • FIG. 1 represents a cross-sectional view taken along the line AA'of FIG. 4, which will be described later, and is a cross-sectional view in which cross-sections in a plurality of planes perpendicular to the XY plane are connected on one plane. Also in other figures, as in FIG.
  • the X-axis and the Y-axis are not shown, and the Z-axis perpendicular to the XY plane is shown. That is, in these figures, the plane perpendicular to the Z axis is the XY plane.
  • the positive direction of the Z axis may be referred to as "up” or “upward”
  • the negative direction of the Z axis may be referred to as "down” or “downward”. This is not always the case.
  • the length in the direction along the Z axis may be referred to as height.
  • the subpixel 20 has a light emitting surface 151S substantially parallel to the XY plane.
  • the light emitting surface 151S is a surface that mainly emits light in the positive direction of the Z axis orthogonal to the XY plane.
  • the subpixel 20 of the image display device includes a substrate 102, a conductive layer 130, a light emitting element 150, a first interlayer insulating film 156, a transistor 103, and a second interlayer insulating film 108.
  • the wiring layer 110 and the like are included.
  • the substrate 102 on which the light emitting element 150 is formed is a translucent substrate, for example, a glass substrate.
  • the substrate 102 has a first surface 102a.
  • the first surface 102a is a surface substantially parallel to the XY plane.
  • the light emitting element 150 is formed on the first surface 102a.
  • the light emitting element 150 is driven by a transistor 103 provided via the first interlayer insulating film 156.
  • the transistor 103 is a thin film transistor (TFT) and is formed on the first interlayer insulating film 156.
  • TFT thin film transistor
  • the subpixel 20 further includes a color filter 180.
  • the color filter 180 (wavelength conversion member) is provided on the surface resin layer 170 via the transparent thin film adhesive layer 188.
  • the surface resin layer 170 is provided on the second interlayer insulating film 108 and the wiring layer 110.
  • the conductive layer 130 is provided on the first surface 102a.
  • the conductive layer 130 includes a connection plate 130a (first portion).
  • the light emitting element 150 is provided on the connection plate 130a.
  • the connection plate 130a is a member having a film-like, layer-like, or plate-like conductivity having a shape such as a square or an arbitrary polygon, an ellipse, or a circle in an XY plan view.
  • the connection plate 130a is electrically connected by the bottom surface 153B of the light emitting element 150.
  • the conductive layer 130 and the connecting plate 130a are formed of, for example, an alloy of Al or Al, a laminated film of Al and Ti, or the like.
  • Al is laminated on a thin film of Ti, and Ti is further laminated on Al. Therefore, the connection plate 130a has light reflectivity.
  • the connection plate 130a has light reflectivity.
  • the light emitting element 150 is provided on the connection plate 130a.
  • the connection plate 130a is preferably provided for each light emitting element 150.
  • the light emitting element 150 includes a bottom surface 153B and a light emitting surface 151S.
  • the light emitting element 150 is a prismatic or columnar element having a bottom surface 153B on the connection plate 130a.
  • the bottom surface 153B is provided on the connection plate 130a and is electrically connected to the connection plate 130a.
  • the light emitting surface 151S is a surface facing the bottom surface 153B of the light emitting element 150.
  • the outer circumference of the connection plate 130a is set to include the outer circumference of the light emitting element when the light emitting element 150 is projected in XY plan view. Since the connection plate 130a has light reflectivity, the light scattered light downward of the light emitting element 150 is reflected toward the light emitting surface 151S side, and the luminous efficiency is substantially improved.
  • the outer circumference of the connection plate 130a is set so as not to include the outer circumference of the transistor 103 when the transistor 103 described later is projected onto the XY plane including the connection plate 130a.
  • the transistor 103 is less likely to receive the reflected light from the connection plate 130a, and the probability of causing a malfunction or the like can be sufficiently reduced.
  • the outer circumference of the transistor means the outer circumference of the TFT channel 104.
  • the light emitting element 150 includes a p-type semiconductor layer 153, a light emitting layer 152, and an n-type semiconductor layer 151.
  • the p-type semiconductor layer 153, the light emitting layer 152, and the n-type semiconductor layer 151 are laminated in this order from the bottom surface 153B toward the light emitting surface 151S. Therefore, the p-type semiconductor layer 153 is electrically connected to the connection plate 130a.
  • the shape of the light emitting element 150 in XY plane view is, for example, substantially a square or a rectangle.
  • the shape of the light emitting element 150 in the XY plane view is a polygon including a square, the corner portion of the light emitting element 150 may be rounded.
  • the shape of the light emitting element 150 in the XY plane view is a columnar shape, the shape of the light emitting element 150 in the XY plane view is not limited to a circle, and may be, for example, an ellipse.
  • a gallium nitride based compound semiconductor including a light emitting layer such as In X Al Y Ga 1-XY N (0 ⁇ X, 0 ⁇ Y, X + Y ⁇ 1) is preferably used.
  • the above-mentioned gallium nitride based compound semiconductor may be simply referred to as gallium nitride (GaN).
  • the light emitting element 150 in one embodiment of the present invention is a so-called light emitting diode.
  • the wavelength of the light emitted by the light emitting element 150 may be any wavelength in the range from the near-ultraviolet region to the visible light region, and is, for example, about 467 nm ⁇ 20 nm.
  • the wavelength of the light emitted by the light emitting element 150 may be bluish-purple light emission of about 410 nm ⁇ 20 nm.
  • the wavelength of the light emitted by the light emitting element 150 is not limited to the above-mentioned value, and may be appropriate.
  • the area of the light emitting layer 152 in the XY plane view is set according to the light emitting colors of the red, green, and blue subpixels.
  • the area in the XY plane view may be simply referred to as an area.
  • the area of the light emitting layer 152 is appropriately set by the visual sensitivity, the conversion efficiency of the color conversion unit 182 described later of the color filter 180, and the like. That is, the area of the light emitting layer 152 of the subpixel 20 of each light emitting color may be the same, or may be different for each light emitting color.
  • the area of the light emitting layer 152 is the area of the area surrounded by the outer circumference of the light emitting layer 152 projected on the XY plane.
  • the first interlayer insulating film (first insulating film) 156 covers the first surface 102a and the conductive layer 130.
  • the first interlayer insulating film 156 covers the side surface of the light emitting element 150.
  • the first interlayer insulating film 156 does not cover the light emitting surface 151S.
  • the first interlayer insulating film 156 insulates the light emitting elements 150 from each other.
  • the first interlayer insulating film 156 insulates the light emitting element 150 from a circuit element such as a transistor 103.
  • the first interlayer insulating film 156 provides a flat surface for forming a circuit element such as a transistor 103.
  • the first interlayer insulating film 156 protects the light emitting element 150 from thermal stress and the like when forming the transistor 103 and the like by covering the light emitting element 150.
  • the first interlayer insulating film 156 is formed of a dielectric material such as an organic insulating material.
  • the organic insulating material used for the first interlayer insulating film 156 is preferably a white resin. Since the white resin reflects the lateral emission light of the light emitting element 150 and the return light caused by the interface of the color filter 180, it is necessary to make the first interlayer insulating film 156 a white resin to improve the luminous efficiency of the light emitting element 150. Contributes to substantial improvement.
  • the white resin is formed by dispersing scatterable fine particles having a Mie scattering effect in a silicon-based resin such as SOG (Spin On Glass) or a transparent resin such as a novolak-type phenol-based resin.
  • the scattering fine particles are colorless or white, and have a diameter of about 1/10 to several times the wavelength of the light emitted by the light emitting element 150.
  • the scatterable fine particles preferably used have a diameter of about 1 ⁇ 2 of the wavelength of light.
  • examples of such scattering fine particles include TiO 2 , Al 2 SO 3 , ZnO, and the like.
  • the white resin can also be formed by utilizing a large number of fine pores and the like dispersed in the transparent resin.
  • a SiO 2 film formed by ALD (Atomic-Layer-Deposition) or CVD (Chemical Vapor Deposition) may be used on top of SOG or the like. ..
  • the first interlayer insulating film 156 may be a black resin.
  • the black resin as the first interlayer insulating film 156, the scattering of light in the subpixel 20 is suppressed, and the stray light is suppressed more effectively.
  • An image display device in which stray light is suppressed can display a sharper image.
  • the TFT lower layer film 106 is formed over the first interlayer insulating film 156.
  • the TFT underlayer film 106 is provided for the purpose of ensuring flatness when the transistor 103 is formed and protecting the TFT channel 104 of the transistor 103 from contamination or the like during heat treatment.
  • the TFT lower layer film 106 is, for example, an insulating film such as SiO 2.
  • the transistor 103 is formed on the TFT lower layer film 106.
  • circuit elements such as other transistors and capacitors are formed on the TFT lower layer film 106, and the circuit 101 is formed by wiring or the like.
  • the transistor 103 corresponds to the drive transistor 26.
  • the selection transistor 24, the capacitor 28, and the like are circuit elements.
  • the circuit 101 includes a TFT channel 104, an insulating layer 105, a second interlayer insulating film 108, vias 111s and 111d, and a wiring layer 110.
  • the transistor 103 is an n-channel thin film transistor (TFT).
  • the transistor 103 includes a TFT channel 104 and a gate 107.
  • the TFT channel 104 is preferably formed by a Low Temperature Poly Silicon (LTPS) process.
  • LTPS Low Temperature Poly Silicon
  • the TFT channel 104 is formed by polycrystallizing and activating a region of amorphous Si formed on the TFT underlayer film 106. For example, laser annealing is used for polycrystallization and activation of the amorphous Si region.
  • the TFT formed by the LTPS process has sufficiently high mobility.
  • the TFT channel 104 includes regions 104s, 104i, 104d.
  • the regions 104s, 104i, and 104d are all provided on the TFT underlayer film 106.
  • the area 104i is provided between the area 104s and the area 104d.
  • the regions 104s and 104d are doped with n-type impurities such as phosphorus (P) and are ohmic connected to the vias 111s and 111d.
  • the gate 107 is provided on the TFT channel 104 via the insulating layer 105.
  • the insulating layer 105 is provided to insulate the TFT channel 104 and the gate 107 and to insulate them from other adjacent circuit elements.
  • a potential higher than the region 104s is applied to the gate 107, a channel is formed in the region 104i, so that the current flowing between the regions 104s and 104d can be controlled.
  • the insulating layer 105 is, for example, SiO 2 .
  • the insulating layer 105 may be a multi-layered insulating layer including SiO 2 or Si 3 N 4 depending on the covering region.
  • the gate 107 may be formed of, for example, polycrystalline Si or a refractory metal such as W or Mo.
  • the polycrystalline Si film of the gate 107 is formed by, for example, CVD.
  • the second interlayer insulating film 108 is provided on the gate 107 and the insulating layer 105.
  • the second interlayer insulating film 108 is made of the same material as, for example, the first interlayer insulating film 156. That is, the second interlayer insulating film 108 is formed of a white resin, an inorganic film such as SiO 2, or the like.
  • the second interlayer insulating film 108 also functions as a flattening film for forming the wiring layer 110.
  • the first interlayer insulating film 156, the TFT lower layer film 106, the insulating layer 105, and the second interlayer insulating film 108 are configured as described above, they are not provided above the light emitting surface 151S. That is, the light emitting surface 151S is exposed from the first interlayer insulating film 156, the TFT lower layer film 106, the insulating layer 105, and the second interlayer insulating film 108 by the opening 158. As will be described later, the opening 158 is filled with the surface resin layer 170.
  • the vias 111s and 111d are provided so as to penetrate the second interlayer insulating film 108 and the insulating layer 105.
  • the wiring layer 110 is formed on the second interlayer insulating film 108.
  • the wiring layer 110 includes a plurality of wirings having different potentials.
  • the wiring layer 110 includes wirings 110s, 110d, 110a.
  • a part of the wiring 110s is provided above the area 104s.
  • the wiring 110s is connected to, for example, the ground wire 4 shown in FIG. 3 described later.
  • a part of the wiring 110d is provided above the area 104d.
  • the other part of the wiring 110d is provided in the vicinity of the light emitting surface 151S, but is not connected to the light emitting surface 151S.
  • a part of the wiring 110a is provided above the connection plate 130a.
  • the wiring 110a is connected to, for example, a power supply line 3 shown in FIG. 3 described later.
  • the code of the wiring layer shall be displayed at the position next to one wiring included in the wiring layer, unless otherwise specified.
  • the translucent electrode 159d is provided over the wiring 110d.
  • the translucent electrode 159d is provided over the light emitting surface 151S.
  • the translucent electrode 159d is also provided between the wiring 110d and the light emitting surface 151S, and electrically connects the wiring 110d and the light emitting surface 151S.
  • the translucent electrode 159s is provided over the wiring 110s.
  • the translucent electrode 159s is connected to the ground wire 4 of the circuit of FIG. 3, for example, together with the wiring 110s.
  • the translucent electrode 159a is provided over the wiring 110a.
  • the translucent electrode 159a is connected to, for example, the power line 3 of the circuit of FIG. 3 together with the wiring 110a.
  • the translucent electrode 159d, the translucent electrode 159s, and the translucent electrode 159a are formed of a translucent conductive film.
  • An ITO film, a ZnO film, or the like is preferably used for the translucent electrodes 159d, 159s, and 159a.
  • the light emitting surface 151S is preferably roughened as in this example.
  • the light emitting element 150 can improve the light extraction efficiency.
  • the connection area between the translucent electrode 159d and the n-type semiconductor layer 151 can be increased, and the area of the light emitting surface 151S can be substantially increased.
  • the connection resistance can be reduced.
  • the area of the light emitting surface 151S can be substantially increased, the luminous efficiency can be improved. Since the light emitting surface 151S is a rough surface, the luminous efficiency can be further improved by increasing the connection area between the light emitting surface 151S and the translucent electrode 159d and reducing the contact resistance.
  • the via 111s is provided between the wiring 110s and the area 104s, and electrically connects the wiring 110s and the area 104s.
  • the via 111d is provided between the wiring 110d and the area 104d, and electrically connects the wiring 110d and the area 104d.
  • the wiring 110s is connected to the area 104s via the via 111s.
  • the region 104s is the source region of the transistor 103. Therefore, the source region of the transistor 103 is electrically connected to the ground wire 4 via the via 111s and the wiring 110s.
  • the wiring 110d and the translucent electrode 159d are connected to the region 104d via the via 111d.
  • the region 104d is a drain region of the transistor 103. Therefore, the drain region of the transistor 103 is electrically connected to the n-type semiconductor layer 151 via the via 111d, the wiring 110d, and the translucent electrode 159d.
  • the via 161a is provided so as to penetrate the second interlayer insulating film 108, the insulating layer 105, the TFT lower layer film 106, and the first interlayer insulating film 156.
  • the via 161a is provided between the wiring 110a and the connection plate 130a, and electrically connects the wiring 110a and the connection plate 130a. Therefore, the p-type semiconductor layer 153 is electrically connected to, for example, the power line 3 of the circuit of FIG. 3 via the connection plate 130a, the via 161a, the wiring 110a, and the translucent electrode 159a.
  • the wiring layer 110 and the vias 111s, 111d, 161a are formed of, for example, an alloy of Al or Al, a laminated film of Al and Ti, or the like.
  • Al is laminated on a thin film of Ti, and Ti is further laminated on Al.
  • the surface resin layer 170 covers the second interlayer insulating film 108, the wiring layer 110, and the translucent electrodes 159s, 159d, 159a.
  • the surface resin layer 170 is also filled in the opening 158.
  • the surface resin layer 170 is provided on the light emitting surface 151S via the translucent electrode 159d.
  • the surface resin layer 170 filled in the opening 158 is a translucent electrode provided so as to cover the side surfaces of the first interlayer insulating film 156, the TFT lower layer film 106, the insulating layer 105, and the second interlayer insulating film 108. It is provided on 159d.
  • the surface resin layer 170 is a transparent resin and provides a flattening surface for adhering the color filter 180 while protecting the interlayer insulating film 156 and the wiring layer 110.
  • the color filter 180 includes a light-shielding unit 181 and a color conversion unit 182.
  • the color conversion unit 182 is provided directly above the light emitting surface 153S of the light emitting element 150 according to the shape of the light emitting surface 153S.
  • the portion other than the color conversion unit 182 is a light-shielding unit 181.
  • the light-shielding unit 181 is a so-called black matrix, which reduces bleeding due to color mixing of light emitted from an adjacent color conversion unit 182 and makes it possible to display a sharp image.
  • the color conversion unit 182 has one layer or two or more layers.
  • FIG. 1 shows a case where the color conversion unit 182 has two layers. Whether the color conversion unit 182 has one layer or two layers is determined by the color of the light emitted by the subpixel 20, that is, the wavelength.
  • the color conversion unit 182 is preferably two layers, a color conversion layer 183 and a filter layer 184 for passing red light.
  • the color conversion unit 182 is preferably two layers, a color conversion layer 183 and a filter layer 184 for passing green light.
  • the emission color of the subpixel 20 is blue, it is preferably one layer.
  • the first layer is the color conversion layer 183 and the second layer is the filter layer 184.
  • the first color conversion layer 183 is provided at a position closer to the light emitting element 150.
  • the filter layer 184 is laminated on the color conversion layer 183.
  • the color conversion layer 183 converts the wavelength of the light emitted by the light emitting element 150 into a desired wavelength.
  • light having a wavelength of 467 nm ⁇ 20 nm, which is the wavelength of the light emitting element 150 is converted into light having a wavelength of, for example, about 630 nm ⁇ 20 nm.
  • light having a wavelength of 467 nm ⁇ 20 nm, which is the wavelength of the light emitting element 150 is converted into light having a wavelength of, for example, about 532 nm ⁇ 20 nm.
  • the filter layer 184 blocks the wavelength component of blue light emission remaining without color conversion in the color conversion layer 183.
  • the sub-pixel 20 may output the light through the color conversion layer 183, or may output the light as it is without passing through the color conversion layer 183. You may.
  • the wavelength of the light emitted by the light emitting element 150 is about 467 nm ⁇ 20 nm
  • the subpixel 20 may output the light without passing through the color conversion layer 183.
  • the wavelength of the light emitted by the light emitting element 150 is 410 nm ⁇ 20 nm, it is preferable to provide one color conversion layer 183 in order to convert the wavelength of the output light to about 467 nm ⁇ 20 nm.
  • the sub-pixel 20 may have a filter layer 184.
  • the blue subpixel 20 may have a filter layer 184 through which blue light is transmitted, minute external light reflection other than blue light generated on the surface of the light emitting element 150 is suppressed.
  • FIG. 2 is a cross-sectional view schematically showing a part of the image display device according to the modified example of the present embodiment.
  • the subpixel 20a is different from the case of the first embodiment described above in the connection method between the light emitting element 150a and the wiring 110d1.
  • This modification is also different from the case of the first embodiment in that the translucent electrodes are not provided on the wirings 110s, 110d1, 110a.
  • this modification is the same as in the first embodiment, and the same components are designated by the same reference numerals and detailed description thereof will be omitted as appropriate.
  • FIG. 2 also shows the structure above the surface resin layer 170. These superstructures are also the same as in the case of the first embodiment.
  • the subpixel 20a includes a light emitting element 150a and a wiring 110d1.
  • a part of the wiring 110d1 is provided above the area 104d.
  • the other part of the wiring 110d1 is provided so as to extend to the light emitting surface 151S, and the tip thereof is connected to the surface including the light emitting surface 151S.
  • the surface including the light emitting surface 151S is a surface in the same plane as the light emitting surface 151S.
  • the tip of the wiring 110d1 is connected to a surface other than the light emitting surface 151S on this surface.
  • the light emitting surface 151S is not roughened, but may be roughened. When the surface is not roughened, the step for roughening can be omitted.
  • any of the configurations of the sub-pixels 20 and 20a shown above can be included.
  • FIG. 3 is a schematic block diagram illustrating an image display device according to the present embodiment.
  • the image display device 1 of the present embodiment includes a display area 2.
  • Subpixels 20 are arranged in the display area 2.
  • the sub-pixels 20 are arranged in a grid pattern, for example. For example, n subpixels 20 are arranged along the X axis, and m subpixels 20 are arranged along the Y axis.
  • Pixel 10 includes a plurality of sub-pixels 20 that emit light of different colors.
  • the subpixel 20R emits red light.
  • the subpixel 20G emits green light.
  • the subpixel 20B emits blue light.
  • the emission color and brightness of one pixel 10 are determined by the three types of sub-pixels 20R, 20G, and 20B emitting light at a desired brightness.
  • One pixel 10 includes three sub-pixels 20R, 20G, 20B, and the sub-pixels 20R, 20G, 20B are linearly arranged on the X-axis, for example, as shown in FIG.
  • sub-pixels of the same color may be arranged in the same column, or sub-pixels of different colors may be arranged in each column as in this example.
  • the image display device 1 further includes a power supply line 3 and a ground line 4.
  • the power line 3 and the ground line 4 are laid out in a grid pattern along the arrangement of the subpixels 20.
  • the power supply line 3 and the ground line 4 are electrically connected to each subpixel 20, and power is supplied to each subpixel 20 from a DC power source connected between the power supply terminal 3a and the GND terminal 4a.
  • the power supply terminal 3a and the GND terminal 4a are provided at the ends of the power supply line 3 and the ground line 4, respectively, and are connected to a DC power supply circuit provided outside the display area 2. A positive voltage is supplied to the power supply terminal 3a with reference to the GND terminal 4a.
  • the image display device 1 further includes a scanning line 6 and a signal line 8.
  • the scanning line 6 is laid out in a direction parallel to the X-axis. That is, the scanning lines 6 are laid out along the row direction arrangement of the subpixels 20.
  • the signal line 8 is laid out in a direction parallel to the Y axis. That is, the signal line 8 is laid out along the array of the subpixels 20 in the column direction.
  • the image display device 1 further includes a row selection circuit 5 and a signal voltage output circuit 7.
  • the row selection circuit 5 and the signal voltage output circuit 7 are provided along the outer edge of the display area 2.
  • the row selection circuit 5 is provided along the Y-axis direction of the outer edge of the display area 2.
  • the row selection circuit 5 is electrically connected to the subpixels 20 in each column via the scanning line 6 to supply a selection signal to each subpixel 20.
  • the signal voltage output circuit 7 is provided along the X-axis direction of the outer edge of the display area 2.
  • the signal voltage output circuit 7 is electrically connected to the subpixel 20 of each line via the signal line 8 to supply a signal voltage to each subpixel 20.
  • the subpixel 20 includes a light emitting element 22, a selection transistor 24, a drive transistor 26, and a capacitor 28.
  • the selection transistor 24 may be displayed as T1
  • the drive transistor 26 may be displayed as T2
  • the capacitor 28 may be displayed as Cm.
  • the light emitting element 22 is connected in series with the drive transistor 26.
  • the drive transistor 26 is an n-channel TFT, and the cathode electrode of the light emitting element 22 is connected to the drain electrode of the drive transistor 26.
  • the main electrodes of the drive transistor 26 and the selection transistor 24 are a drain electrode and a source electrode.
  • the anode electrode of the light emitting element 22 is connected to the p-type semiconductor layer.
  • the cathode electrode of the light emitting element 22 is connected to the n-type semiconductor layer.
  • the series circuit of the light emitting element 22 and the drive transistor 26 is connected between the power supply line 3 and the ground line 4.
  • the drive transistor 26 corresponds to the transistor 103 in FIG.
  • the light emitting element 22 corresponds to the light emitting element 150 in FIG.
  • the current flowing through the light emitting element 22 is determined by the voltage applied between the gate and the source of the drive transistor 26, and the light emitting element 22 emits light with a brightness corresponding to the flowing current.
  • the selection transistor 24 is connected between the gate electrode of the drive transistor 26 and the signal line 8 via a main electrode.
  • the gate electrode of the selection transistor 24 is connected to the scanning line 6.
  • a capacitor 28 is connected between the gate electrode of the drive transistor 26 and the ground wire 4.
  • the row selection circuit 5 selects one row from the array of subpixels 20 in the m row and supplies the selection signal to the scanning line 6.
  • the signal voltage output circuit 7 supplies a signal voltage having the required analog voltage value for each subpixel 20 in the selected row.
  • a signal voltage is applied between the gate and the source of the drive transistor 26 of the subpixel 20 in the selected row.
  • the signal voltage is held by the capacitor 28.
  • the drive transistor 26 causes a current corresponding to the signal voltage to flow through the light emitting element 22.
  • the light emitting element 22 emits light with a brightness corresponding to the current flowing through the light emitting element 22.
  • the row selection circuit 5 sequentially switches the rows to be selected and supplies a selection signal. That is, the row selection circuit 5 scans the row in which the subpixels 20 are arranged. A current corresponding to the signal voltage flows through the light emitting element 22 of the subpixels 20 that are sequentially scanned to emit light. Each pixel 10 emits light with an emission color and luminance determined by the emission color and luminance emitted by the subpixel 20 of each RGB color, and an image is displayed in the display area 2.
  • FIG. 4 is a schematic plan view illustrating a part of the image display device of the present embodiment.
  • the light emitting element 150 and the driving transistor 103 are laminated in the Z-axis direction via the first interlayer insulating film 156.
  • the light emitting element 150 is formed in a layer different from the layer on which the transistor 103 is formed.
  • the light emitting element 150 corresponds to the light emitting element 22 in FIG.
  • the drive transistor 103 corresponds to the drive transistor 26 in FIG. 3, and is also referred to as T2.
  • the display of the translucent electrode is omitted in FIG.
  • the anode electrode of the light emitting element 150 is arranged on the connection plate 130a and is electrically connected to the connection plate 130a.
  • the connection plate 130a is provided below the transistor 103 and the wiring layer 110.
  • the connection plate 130a is electrically connected to the wiring 110a via the via 161a. More specifically, one end of the via 161a is connected to the connection plate 130a, and the other end of the via 161a is connected to the wiring 110a via the contact hole 161a1.
  • the cathode electrode of the light emitting element 150 is provided by the n-type semiconductor layer 151 shown in FIG.
  • the wiring 110d is covered with the translucent electrode 159d shown in FIG.
  • the translucent electrode 159d covers the light emitting surface 151S. Since the translucent electrode 159d is also provided between the wiring 110d and the light emitting surface 151S, the cathode electrode of the light emitting element 150 is electrically connected to the wiring 110d.
  • a part of the wiring 110d is connected to the drain electrode of the transistor 103 via the via 111d.
  • the drain electrode of the transistor 103 is the region 104d shown in FIG.
  • the source electrode of the transistor 103 is connected to the wiring 110s via the via 111s.
  • the source electrode of the transistor 103 is the region 104s shown in FIG.
  • the wiring layer 110 includes a ground wire 4, and the wiring 110s is connected to the ground wire 4.
  • the power line 3 is provided in a layer higher than the wiring layer 110.
  • an interlayer insulating film is further provided on the wiring layer 110.
  • the power supply line 3 is provided on the interlayer insulating film of the uppermost layer, and is insulated from the ground wire 4.
  • the light emitting element 150 can be electrically connected to the wiring 110a provided on the upper layer of the light emitting element 150 by using the via 161a. Further, the light emitting element 150 is provided with an opening 158 for exposing the light emitting surface 151S, and a translucent electrode 159d is provided over the opening 158, whereby the transistor 103 provided in a layer above the light emitting element 150 is provided via the wiring 110d. Can be electrically connected.
  • the outer circumference of the connection plate 130a includes the outer circumference of the light emitting element 150.
  • the outer circumference of the connection plate 130a is set so as not to include the outer circumference of the TFT channel 104. It is possible to improve the substantial luminous efficiency of the light emitting element 150 and prevent malfunction due to light irradiation of the transistor including the TFT channel 104.
  • the manufacturing method of the image display device 1 of this embodiment will be described.
  • 5A and 5B are schematic cross-sectional views illustrating the method of manufacturing the image display device of the present embodiment.
  • a plurality of semiconductor growth substrates 1194 are prepared.
  • the plurality of semiconductor growth substrates (second substrate) 1194 include a crystal growth substrate 1001, a buffer layer 1140, and a semiconductor layer 1150, respectively.
  • the crystal growth substrate 1001 (first substrate) is, for example, a Si substrate, a sapphire substrate, or the like.
  • the Si substrate is used as the crystal growth substrate 1001.
  • a low temperature crystal growth process such as a low temperature sputtering method or ALD (Atomic Layer Deposition) is used as described later, a cheaper glass substrate or the like can be used as the crystal growth substrate 1001.
  • the buffer layer 1140 is formed on one surface of the crystal growth substrate 1001.
  • a nitride such as AlN is preferably used for the buffer layer 1140.
  • the semiconductor layer 1150 is formed on the buffer layer 1140.
  • the semiconductor layer 1150 includes an n-type semiconductor layer 1151, a light emitting layer 1152, and a p-type semiconductor layer 1153.
  • the n-type semiconductor layer 1151, the light emitting layer 1152, and the p-type semiconductor layer 1153 are laminated in this order from the side of the buffer layer 1140.
  • a vapor phase growth method (Chemical Vapor Deposition, CVD method) is used, and an organic metal vapor deposition method (Metal Organic Chemical Vapor Deposition, MOCVD method) is preferably used.
  • MOCVD method Metal Organic Chemical Vapor Deposition
  • the semiconductor layer 1150 can grow epitaxial crystals by a low-temperature sputtering method, whereby the manufacturing cost can be reduced by using a glass substrate or an apparatus having low heat resistance. ..
  • the semiconductor layer 1150 includes, for example, GaN, and more particularly includes In X Al Y Ga 1-XY N (0 ⁇ X, 0 ⁇ Y, X + Y ⁇ 1) and the like.
  • crystal defects may occur due to the mismatch of crystal lattice constants, and the crystals with crystal defects exhibit n-shape. Therefore, when the semiconductor layer 1150 is formed from the n-type semiconductor layer 1151 on the crystal growth substrate 1001 as in this example, a large margin in the production process can be obtained, and the yield can be easily improved. There is an advantage.
  • the substrate 102 (third substrate) is prepared.
  • a metal layer (first metal layer) 1130 is formed over the first surface 102a, which is one surface of the substrate 102.
  • the metal layer 1130 is formed of, for example, an alloy of Al or Al, a laminated film of Al and Ti, or the like.
  • a metal material having high light reflectivity such as Ag is provided on the metal layer such as Al.
  • the exposed surface of the p-type semiconductor layer 1153 is arranged to face the exposed surface of the metal layer 1130.
  • the semiconductor layer 1150 is bonded to the substrate 102 via the metal layer 1130.
  • a metal layer may also be formed on the exposed surface of the p-type semiconductor layer 1153, and the exposed surfaces of the metal layers may be arranged so as to face each other and bonded to each other.
  • the substrates can be bonded to each other by heating and thermocompression bonding each board.
  • a low melting point metal or a low melting point alloy may be used for heat crimping.
  • the low melting point metal may be, for example, Sn, In, or the like, and the low melting point alloy may be, for example, an alloy containing Zn, In, Ga, Sn, Bi, or the like as a main component.
  • the bonding surfaces of the respective substrates are flattened by chemical mechanical polishing (CMP) or the like, and then bonded in a vacuum.
  • CMP chemical mechanical polishing
  • the surface may be cleaned by plasma treatment to bring it into close contact.
  • the substrate 102 is, for example, a substantially rectangular glass substrate having a size of about 1500 mm ⁇ 1800 mm.
  • the semiconductor growth substrate 1194 has a rectangular shape or a square shape of about several tens of mm square to 150 mm square, and has a size of, for example, about 4 inches to 6 inches in terms of wafer dimensions.
  • the size of the substrate 102 is appropriately selected according to the size of the image display device and the like.
  • the size of the substrate 102 is, for example, a rectangular shape or a square shape of about several tens of mm square to 150 mm square, one semiconductor layer 1150 may be bonded to one substrate 102.
  • FIG. 6 is a perspective view illustrating the method of manufacturing the image display device of the present embodiment.
  • the figure above the arrow in FIG. 6 shows that the plurality of substrates 1194 are arranged in a grid pattern.
  • the figure below the arrow in FIG. 6 shows that the substrate 102 on which the metal layer 1130 is formed is arranged.
  • a plurality of substrates 1194 arranged in a grid pattern are arranged so that the semiconductor layer 1150 faces the metal layer 1130, and the arrows indicate that they are bonded to each other. Since the quality of crystals deteriorates at and near the end of the semiconductor layer 1150, care must be taken not to form the light emitting element 150 at and near the end of the semiconductor layer 1150. As shown in FIG.
  • the end portion of the semiconductor layer 1150 is formed so as to substantially coincide with the end portion of the crystal growth substrate 1001. Therefore, the plurality of semiconductor growth substrates 1194 are arranged facing the substrate 102 in a grid pattern, for example, as shown by the solid line in FIG. 6, so as not to form a gap between adjacent substrates as much as possible. As shown by the two-dot chain line in FIG. 6, the semiconductor layer 1150 is bonded to the metal layer 1130 formed on the substrate 102.
  • the substrate 102 to which the plurality of semiconductor layers 1150 are bonded may be divided into an image display device having a quantity and size according to the number of divisions. can.
  • the substrate 102 to which the plurality of semiconductor layers 1150 are bonded may be divided before incorporating the color filter, or may be divided after incorporating the color filter. Since the end portion of the semiconductor layer 1150 having deteriorated crystal quality is preferably the end portion of the display region, the unit to be divided is preferably set to match the shape of the semiconductor growth substrate 1194. The process of incorporating the color filter will be described later in relation to FIGS. 13 and 14A to 14D.
  • 7A to 8C are schematic cross-sectional views illustrating the manufacturing method of the image display device of the present embodiment.
  • 7A-8C show two types of modifications relating to the substrate bonding process.
  • the steps of FIGS. 7A and 7B can be used instead of the steps of FIGS. 5A and 5B.
  • the steps of FIGS. 8A to 8C may be used.
  • the semiconductor layer 1150 is formed on one surface of the crystal growth substrate 1001 without interposing the buffer layer 1140 shown in FIG. 5A.
  • a plurality of semiconductor growth substrates 1194a are prepared in place of the plurality of semiconductor growth substrates 1194 shown in FIG. 5A.
  • the plurality of semiconductor growth substrates 1194a include a crystal growth substrate 1001 and a semiconductor layer 1150, respectively.
  • the semiconductor layer 1150 is directly formed on one surface of the crystal growth substrate 1001.
  • a CVD method, a MOCVD method, or the like is used to form the semiconductor layer 1150.
  • the exposed surface of the p-type semiconductor layer 1153 is arranged to face the exposed surface of the metal layer 1130 formed on the first surface 102a. After that, the exposed surface of the p-type semiconductor layer 1153 is bonded to the substrate 102 via the metal layer 1130.
  • the semiconductor layer 1150 formed on the crystal growth substrate 1001 is transferred to the support substrate 1190.
  • the transferred semiconductor layer 1150 is bonded to the substrate 102 via the metal layer 1130 formed on the substrate 102.
  • a plurality of semiconductor growth substrates 1294 are prepared.
  • the semiconductor growth substrate 1294 includes a crystal growth substrate 1001, a buffer layer 1140 and a semiconductor layer 1150.
  • the buffer layer 1140 is formed on one surface of the crystal growth substrate 1001, and the semiconductor layer 1150 is formed via the buffer layer 1140.
  • the p-type semiconductor layer 1153, the light emitting layer 1152, and the n-type semiconductor layer 1151 are formed in this order from the side of the buffer layer 1140.
  • the support substrate 1190 is adhered to the exposed surface of the n-type semiconductor layer 1151.
  • the support substrate 1190 is made of, for example, quartz glass, Si, or the like.
  • the crystal growth substrate 1001 is removed to form the substrate 1295.
  • wet etching or laser lift-off is used to remove the crystal growth substrate 1001.
  • the buffer layer 1140 shown in FIG. 8B is removed by wet etching or the like to form the substrate 1295a.
  • the exposed surface of the p-type semiconductor layer 1153 exposed by removing the buffer layer 1140 is arranged to face the metal layer 1130 formed on the first surface 102a.
  • the semiconductor layer 1150 is bonded to the substrate 102 via the metal layer 1130.
  • the buffer layer 1140 was formed on the crystal growth substrate 1001 and the semiconductor layer 1150 was formed via the buffer layer 1140, but the semiconductor was directly formed on the crystal growth substrate 1001 without the buffer layer 1140.
  • Layer 1150 may be formed.
  • the steps up to the formation of the semiconductor growth substrates 1194, 1194a, 1294 may be performed in the same plant as the plant after the step of bonding the semiconductor layer 1150 to the substrate 102, or may be performed in a different plant.
  • the semiconductor growth substrate 1194, 1194a, 1294 and the substrate 1295 after being bonded to the support substrate 1190 are manufactured in the first plant, and the semiconductor growth substrate 1194 is carried into a second plant different from the first plant, and then. The process may be performed.
  • the method of bonding the semiconductor layer 1150 to the substrate 102 is not limited to the above, and the following method can also be used. That is, the semiconductor layer 1150 is housed in a container in a state where the crystal growth substrate 1001 is removed after being formed on the crystal growth substrate 1001, and the support substrate 1190 is mounted and stored in the container, for example. After storage, the semiconductor layer 1150 is taken out of the container and bonded to the substrate 102. Further, the semiconductor layer 1150 is stored in a container without being mounted on the support substrate 1190. After storage, the semiconductor layer 1150 is taken out of the container and bonded to the substrate 102 as it is.
  • 9A to 11B are schematic cross-sectional views illustrating the manufacturing method of the image display device of the present embodiment.
  • the crystal growth substrate 1001 shown in FIG. 5B is removed by wet etching, laser lift-off, or the like.
  • the buffer layer 1140 shown in FIG. 5B is also removed by wet etching or the like.
  • a plurality of semiconductor growth substrates 1194 are arranged adjacent to each other and bonded to the substrate 102.
  • the position X1 is a position where the respective ends of the semiconductor growth substrates 1194 adjacent to each other are arranged. At position X1, the ends of the semiconductor layer 1150 are also adjacent to and close to each other.
  • the semiconductor layer 1150 shown in FIG. 9A is processed into a desired shape by etching to form a light emitting element 150.
  • the light emitting element 150 is formed at a position sufficiently distant from the region including the position X1.
  • the region including the position X1 removed by etching is determined based on the evaluation result by evaluating the crystal quality near the end of the semiconductor layer 1150.
  • a dry etching process is used for forming the light emitting element 150, and anisotropic plasma etching (Reactive Ion Etching, RIE) is preferably used.
  • the buffer layer 1140 shown in FIG. 9A may be used as a mask when the light emitting element 150 is formed. In that case, the buffer layer remaining on the light emitting element 150 is removed by wet etching or the like after the light emitting element 150 is formed.
  • the conductive layer 130 is formed by etching the metal layer 1130 shown in FIG. 9A.
  • the connection plate 130a is formed.
  • the connection plate 130a (first portion) is formed on the first surface 102a, and the light emitting element 150 is formed on the connection plate 130a.
  • the outer circumference of the connection plate 130a is set to include the outer circumference of the light emitting element 150 when the light emitting element 150 is projected in a plan view.
  • a first interlayer insulating film 156 (first insulating film) that covers the first surface 102a, the conductive layer 130, the connection plate 130a, and the light emitting element 150 is formed.
  • the TFT underlayer film 106 is formed on the first interlayer insulating film 156.
  • the TFT underlayer film 106 is formed by, for example, CVD or the like.
  • the TFT channel 104 is formed on the TFT underlayer film 106.
  • the TFT channel 104 is formed as follows. First, amorphous Si is formed into the shape of the TFT channel 104. For example, CVD or the like is used for forming an amorphous Si film. The formed amorphous Si film is polycrystallized by laser annealing to form a TFT channel 104.
  • the source electrode and drain electrode of the TFT channel 104 are formed by introducing impurity ions such as phosphorus (P) into the regions 104s and 104d using, for example, ion implantation technology.
  • the step of forming the source electrode and the drain electrode may be performed after the step of forming the gate 107.
  • the insulating layer 105 is formed over the TFT underlayer film 106 and the TFT channel 104.
  • the insulating layer 105 is formed by, for example, CVD or the like.
  • the gate 107 is formed at a position on the TFT channel 104 via the insulating layer 105.
  • an appropriate forming method is used depending on the material of the gate 107.
  • the gate 107 is polycrystalline Si, it is formed by laser annealing amorphous Si to polycrystalline Si, similarly to the TFT channel 104.
  • the transistor 103 is formed in this way.
  • the second interlayer insulating film 108 (second insulating film) is provided so as to cover the insulating layer 105 and the gate 107.
  • An appropriate manufacturing method is applied to the formation of the second interlayer insulating film 108 depending on the material of the second interlayer insulating film 108. For example, when the second interlayer insulating film 108 is formed of SiO 2 , techniques such as ALD and CVD are used.
  • the flatness of the second interlayer insulating film 108 may be such that the wiring layer 110 can be formed, and the flattening step does not necessarily have to be performed.
  • the number of steps can be reduced. For example, when there is a portion around the light emitting element 150 where the thickness of the second interlayer insulating film 108 becomes thin, the depth of the via hole penetrating the first interlayer insulating film 156 and the second interlayer insulating film 108 is shallow. Therefore, the via hole can secure a sufficient opening diameter. Therefore, it becomes easy to secure the electrical connection by the via, and it is possible to suppress the decrease in the yield due to the poor electrical characteristics.
  • the via hole 162a is formed so as to penetrate the second interlayer insulating film 108, the insulating layer 105, the TFT lower layer film 106, and the first interlayer insulating film 156 and reach the connection plate 130a.
  • the opening 158 is formed so as to reach the light emitting surface 151S by removing the second interlayer insulating film 108, the insulating layer 105, the TFT lower layer film 106, and the first interlayer insulating film 156 on the light emitting surface 151S.
  • the light emitting surface 151S may etch the central portion of the n-type semiconductor layer 151 in the thickness direction of the n-type semiconductor layer 151.
  • the light emitting surface 151S is preferably roughened as in this example.
  • the via hole 112d is formed so as to penetrate the second interlayer insulating film 108 and the insulating layer 105 and reach the region 104d.
  • the via hole 112s is formed so as to penetrate the second interlayer insulating film 108 and the insulating layer 105 and reach the region 104s.
  • RIE is used for forming the via holes 162a, 112d, 112s and the opening 158.
  • the via 161a (first via) is formed by filling the via hole 162a shown in FIG. 11A with a conductive material.
  • the vias 111d and 111s are also formed by filling the via holes 112d and 112s shown in FIG. 11A with a conductive material, respectively.
  • the wiring layer 110 is formed on the second interlayer insulating film 108, and the wirings 110a, 110d, 110s are formed.
  • the wiring layer 110 may be formed at the same time as the vias 161a, 111d, 111s are formed.
  • 12A and 12B are schematic cross-sectional views illustrating a method for manufacturing an image display device according to a modification of the present embodiment.
  • 12A and 12B show the steps for forming the subpixel 20a shown in FIG. In this example, the process is the same as that described above until the transistor 103 is formed and the second interlayer insulating film 108 is formed.
  • the steps of FIGS. 12A and 12B will be described as being executed after the step of FIG. 10B.
  • via holes 162a, 112d, 112s are formed as in the case of FIG. 11A.
  • the opening 158 is formed so as to reach the n-type semiconductor layer 151a.
  • the etching step for roughening can be omitted.
  • the vias 161a, 111d, 111s are formed by filling the via holes 162a, 112d, 112s shown in FIG. 12A with a conductive material.
  • the wiring layer 110 is formed, and the wirings 110a, 110d1, 110s are formed.
  • one end of the wiring 110d1 is connected to the via 111d.
  • the wiring 110d1 is provided so as to extend from the position connected to the via 111d to the light emitting surface 151S.
  • the other end of the wiring 110d1 is connected to a surface including the light emitting surface 151S. That is, the wiring 110d1 is directly connected to the n-type semiconductor layer 151.
  • the sub-pixel 20a of the modified example is formed.
  • the circuit of FIG. 3 is a drive circuit that drives the light emitting element 150 by the selection transistor 24, the drive transistor 26, and the capacitor 28.
  • a drive circuit is formed in the sub-pixels 20 and 20a.
  • a part of the circuit other than the drive circuit is formed on the peripheral portion of the display area 2 shown in FIG. 1, for example, outside the subpixels 20 and 20a.
  • the row selection circuit 5 shown in FIG. 3 is formed at the same time as a drive transistor, a selection transistor, and the like, and is formed on the peripheral edge of the display region 2. That is, the row selection circuit 5 can be incorporated at the same time by the above-mentioned manufacturing process.
  • the signal voltage output circuit 7 be incorporated in a semiconductor device manufactured by a manufacturing process capable of high integration by microfabrication.
  • the signal voltage output circuit 7 is mounted on another board together with the CPU and other circuit elements, and is provided, for example, before the incorporation of the color filter described later, or after the incorporation of the color filter, for example, at the peripheral edge of the display area. It is interconnected with the sub-pixels 20 and 20a via a connector or the like.
  • each light emitting element 150 can form an image in the display area 2 by radiating light upward from the light emitting surface 153S.
  • the light emitting efficiency is substantially lowered because the substrate 102 has translucency. Therefore, for example, by providing a light reflecting film, a light reflecting plate, or the like on the side of the surface of the substrate 102 facing the first surface 102a, the scattering of light in the direction of the substrate 102 is reflected in the direction of the light emitting surface 153S. Can be done.
  • a light reflecting film or the like may be provided on the substrate 102, or may be provided inside a case, a frame, or the like for fixing the image display device 1.
  • FIG. 13 is a schematic cross-sectional view illustrating the method for manufacturing the image display device of the present embodiment.
  • the figure above the arrow shows the configuration including the color filter 180
  • the figure below the arrow shows the structure including the light emitting element 150 and the like formed in the above-mentioned steps.
  • FIG. 13 shows a step of adhering a color filter to a structure including a light emitting element 150 and the like by an arrow.
  • the components other than the components on the illustrated substrate 102 are not shown.
  • the omitted components are the circuit 101 including the TFT channel 104, the wiring layer 110, and the like shown in FIG. 1, and the via 161a. Further, in FIG.
  • a part of the color conversion member such as the color filter 180 is displayed.
  • the structure including the light emitting element 150, the first interlayer insulating film 156, the TFT lower layer film 106, the insulating layer 105, the second interlayer insulating film 108, and the surface resin layer 170 is included. It is called a light emitting circuit unit 172.
  • a structure including a substrate 102, a conductive layer 130, a light emitting circuit unit 172, and components whose display is omitted is referred to as a structure 1192.
  • the TFT channel 104, the gate 107, the vias 111s, 111d, and the wiring layer 110 are not shown.
  • the color filter 180 (wavelength conversion member) is adhered to the structure 1192 on one side.
  • the other surface of the color filter 180 is adhered to the glass substrate 186.
  • a transparent thin film adhesive layer 188 is provided on one surface of the color filter 180, and is adhered to the exposed surface of the surface resin layer 170 of the structure 1192 via the transparent thin film adhesive layer 188.
  • the color filter 180 has color conversion units arranged in the positive direction of the X-axis in the order of red, green, and blue.
  • a red color conversion layer 183R is provided on the first layer
  • a green color conversion layer 183G is provided on the first layer
  • a filter layer 184 is provided on the second layer in each case.
  • Each is provided.
  • a single-layer color conversion layer 183B may be provided, or a filter layer 184 may be provided.
  • a light-shielding unit 181 is provided between the color conversion units, it goes without saying that the frequency characteristics of the filter layer 184 can be changed for each color of the color conversion unit.
  • the color filter 180 is attached to the structure 1192 by aligning the positions of the color conversion layers 183R, 183G, and 183B of each color with the positions of the light emitting element 150.
  • 14A to 14D are schematic cross-sectional views showing a modified example of the manufacturing method of the image display device of the present embodiment.
  • 14A-14D show a method of forming a color filter by an inkjet method.
  • a structure 1192 in which components such as a light emitting element 150 are formed on a substrate 102 is prepared.
  • a light-shielding portion 181 is formed on the structure 1192.
  • the light-shielding portion 181 is formed by using, for example, screen printing, photolithography technology, or the like.
  • the phosphor corresponding to the emission color is ejected from the inkjet nozzle to form the color conversion layer 183.
  • the phosphor colors the region where the light-shielding portion 181 is not formed.
  • the fluorescent material for example, a general fluorescent material, a perovskite fluorescent material, or a fluorescent paint using a quantum dot fluorescent material is used.
  • a perovskite phosphor material or a quantum dot phosphor material it is preferable because each emission color can be realized, the monochromaticity is high, and the color reproducibility can be high.
  • a drying process is performed at an appropriate temperature and time. The thickness of the coating film at the time of coloring is set to be thinner than the thickness of the light-shielding portion 181.
  • the color conversion layer 183 is not formed for the subpixels that emit blue light if the color conversion unit is not formed. Further, when the blue color conversion layer is formed for the subpixels of blue light emission, if the color conversion unit may be one layer, the thickness of the coating film of the blue phosphor is preferably the light-shielding portion 181. It is said to be about the same as the thickness of.
  • the paint for the filter layer 184 is ejected from the inkjet nozzle.
  • the paint is applied over the coating film of the phosphor.
  • the total thickness of the paint film of the phosphor and the paint is about the same as the thickness of the light-shielding portion 181.
  • the color conversion layer 183 be as thick as possible in order to improve the color conversion efficiency.
  • the color conversion layer 183 is too thick, the emitted light of the color-converted light is approximated to Lambersian, whereas the emission angle of the non-color-converted blue light is limited by the light-shielding portion 181. .. Therefore, there arises a problem that the display color of the display image is dependent on the viewing angle.
  • the thickness of the color conversion layer 183 should be about half the opening size of the light-shielding portion 181. Is desirable.
  • the pitch of the subpixel 20 is about 30 ⁇ m, so that the thickness of the color conversion layer 183 is preferably about 15 ⁇ m.
  • the color conversion material is made of spherical phosphor particles, it is preferable to stack them in a close-packed structure in order to suppress light leakage from the light emitting element 150. For that purpose, at least three layers of particles need to be formed. Therefore, the particle size of the phosphor material constituting the color conversion layer 183 is preferably, for example, about 5 ⁇ m or less, and more preferably about 3 ⁇ m or less.
  • FIG. 15 is a schematic perspective view illustrating the image display device according to the present embodiment.
  • a light emitting circuit unit 172 having a large number of subpixels 20 is provided on the substrate 102.
  • the conductive layer 130 shown in FIG. 13 includes a connection plate 130a.
  • the connection plate 130a is provided on each of the subpixels 20 on the substrate 102.
  • a color filter 180 is provided on the light emitting circuit unit 172.
  • Other embodiments and modifications described later have the same configuration as shown in FIG. 15.
  • the semiconductor layer 1150 is bonded to the substrate 102, and then the semiconductor layer 1150 is etched to form the light emitting element 150. After that, the light emitting element 150 is covered with the first interlayer insulating film 156, and a circuit 101 including a circuit element such as a transistor 103 for driving the light emitting element 150 is built on the first interlayer insulating film 156. Therefore, the manufacturing process is remarkably shortened as compared with transferring the individualized light emitting elements to the substrate 102 individually.
  • the manufacturing method of the image display device of the present embodiment is as follows. The effect is obtained.
  • the light emitting element is formed by etching after the entire semiconductor layer 1150 is bonded to the substrate 102, so that the transfer step is completed in one time. Therefore, in the manufacturing method of the image display device 1 of the present embodiment, the time of the transfer step is shortened and the number of steps is reduced as compared with the conventional manufacturing method having the same number of transfers as the number of light emitting elements according to the number of pixels. be able to.
  • the semiconductor layer 1150 is bonded to the substrate 102 at the wafer level without being fragmented in advance or forming an electrode at a position corresponding to the circuit element. Therefore, alignment at the bonding stage is not required. Therefore, the bonding process can be easily performed in a short time. Since it is not necessary to align the light emitting element 150 at the time of bonding, it is easy to reduce the size of the light emitting element 150, which is suitable for a high-definition display.
  • the glass substrate formed as described above is covered with an interlayer insulating film, and a drive circuit including a TFT or the like, a scanning circuit, or the like is formed on the flattened surface by using an LTPS process or the like. Can be done. Therefore, there is an advantage that the existing flat panel display manufacturing process and plant can be used.
  • the light emitting element 150 formed in the lower layer than the transistor 103 or the like forms a via penetrating the first interlayer insulating film 156, the TFT lower layer film 106, the insulating layer 105, and the second interlayer insulating film 108.
  • This makes it possible to electrically connect to a power supply line, a ground line, a driving transistor, or the like formed on the upper layer.
  • a uniform connection structure can be easily realized and the yield can be improved. Therefore, the decrease in yield due to poor connection of the light emitting element or the like is suppressed.
  • the conductive layer 130 is formed on the first surface 102a of the substrate 102.
  • the conductive layer 130 includes a connection plate 130a.
  • the light emitting element 150 is formed on the connection plate 130a and is electrically connected to the connection plate 130a at the bottom surface 153B.
  • the connection plate 130a is made of a highly conductive material such as a metal material. Therefore, the p-type semiconductor layer 153 of the light emitting element 150 can be electrically connected to another circuit with low resistance.
  • the lower p-type semiconductor layer 153 connects the connection plate 130a having high conductivity with the bottom surface 153B, it is not necessary to form a connection portion in the lateral direction, and the thickness of the entire light emitting element 150 can be increased. Can be thinned. Therefore, the thickness of the first interlayer insulating film 156 can be reduced, the depth of the via 161a can be made shallow, and the diameter can be made small. Therefore, the processing accuracy of the via hole for forming the via 161a can be substantially increased.
  • connection plate 130a can be formed of a material having high light reflectivity such as Ag.
  • the outer periphery of the connection plate 130a is formed so as to include the outer periphery of the light emitting element 150 when the light emitting element 150 is projected in a plan view. Therefore, the connection plate 130a also functions as a light reflecting plate, and can substantially improve the luminous efficiency of the light emitting element 150 by reflecting the scattered light or the like downward of the light emitting element 150 on the light emitting surface 151S.
  • FIG. 16 is a schematic cross-sectional view illustrating a part of the image display device according to the present embodiment.
  • the p-type semiconductor layer 253 provides the light emitting surface 253S and the configuration of the transistor 203 is different from that of the other embodiments described above.
  • the same components as in the case of other embodiments are designated by the same reference numerals, and detailed description thereof will be omitted as appropriate.
  • the subpixel 220 of the image display device of the present embodiment includes a substrate 102, a conductive layer 130, a light emitting element 250, a first interlayer insulating film 156, a transistor 203, and a second interlayer insulation.
  • the film 108 and the wiring layer 110 are included.
  • the light emitting element 250 is provided on the connection plate 130a.
  • the outer circumference of the connection plate 130a is set to include the outer circumference of the light emitting element 250 when the light emitting element 250 is projected in a plan view. Therefore, the light scattered downward of the light emitting element 250 can be reflected to the light emitting surface 253S side, and the luminous efficiency of the light emitting element 250 is substantially improved as in the case of the other embodiment described above. Is.
  • the light emitting element 250 includes a light emitting surface 253S.
  • the light emitting element 250 is a prismatic or columnar element having a bottom surface 251B on the connection plate 130a, as in the case of the other embodiments described above.
  • the light emitting surface 253S is a surface facing the bottom surface 251B.
  • the bottom surface 251B is connected to the connection plate 130a.
  • the light emitting element 250 includes an n-type semiconductor layer 251, a light emitting layer 252, and a p-type semiconductor layer 253.
  • the n-type semiconductor layer 251 and the light emitting layer 252 and the p-type semiconductor layer 253 are laminated in this order from the bottom surface 251B toward the light emitting surface 253S.
  • the light emitting surface 253S is provided by the p-type semiconductor layer 253.
  • the light emitting element 250 has the same XY plan view shape as the light emitting element 150 shown in FIG. An appropriate shape is selected according to the layout of the circuit element and the like.
  • the light emitting element 250 is a light emitting diode similar to the light emitting element 150 of the other embodiment described above. That is, the wavelength of the light emitted by the light emitting element 250 is, for example, blue light emission of about 467 nm ⁇ 20 nm or blue-purple light emission of about 410 nm ⁇ 20 nm.
  • the wavelength of the light emitted by the light emitting element 250 is not limited to the above-mentioned value, and may be appropriate.
  • the transistor 203 is provided on the TFT lower layer film 106.
  • the transistor 203 is a p-channel TFT.
  • the transistor 203 includes a TFT channel 204 and a gate 107.
  • the transistor 203 is formed by an LTPS process or the like, as in the other embodiments described above.
  • the circuit 101 includes a TFT channel 204, an insulating layer 105, a second interlayer insulating film 108, vias 111s, 111d, and a wiring layer 110.
  • the TFT channel 204 includes areas 204s, 204i, 204d.
  • the regions 204s, 204i, 204d are provided on the TFT underlayer film 106.
  • the regions 204s and 204d are doped with p-type impurities such as boron (B).
  • B boron
  • the region 204s is ohmic contacted with the via 111s.
  • the area 204d is ohmic contacted with the via 111d.
  • the gate 107 is provided on the TFT channel 204 via the insulating layer 105.
  • the insulating layer 105 insulates the TFT channel 204 from the gate 107.
  • the transistor 203 when a voltage lower than the region 204s is applied to the gate 107, a channel is formed in the region 204i.
  • the current flowing between the regions 204s and 204d is controlled by the voltage of the gate 107 with respect to the region 204s.
  • the TFT channel 204 and the gate 107 are formed of the same materials and manufacturing methods as in the other embodiments described above.
  • the wiring layer 110 includes wirings 110s, 110d, 210k.
  • the wirings 110s and 110d are the same as in the first embodiment.
  • a part of the wiring 210k is provided above the connection plate 130a.
  • the other portion of the wiring 210k extends to, for example, the ground wire 4 shown in FIG. 17, which will be described later, and is connected to the ground wire 4.
  • the vias 111s and 111d are provided so as to penetrate the second interlayer insulating film 108.
  • the via 111s is provided between the wiring 110s and the area 204s.
  • the via 111s electrically connects the wiring 110s and the area 204s.
  • the via 111d is provided between the wiring 110d and the area 204d.
  • the via 111d electrically connects the wiring 110d and the area 204d.
  • the vias 111s and 111d are formed of the same materials and manufacturing methods as in the other embodiments described above.
  • the via 161k is provided so as to penetrate the second interlayer insulating film 108, the insulating layer 105, the TFT lower layer film 106, and the first interlayer insulating film 156.
  • the via 161k is provided between the wiring 210k and the connection plate 130a, and electrically connects the wiring 210k and the connection plate 130a.
  • the wiring 110s is electrically connected to, for example, the power supply line 3 shown in FIG. 17, which will be described later.
  • the wiring 110d is electrically connected to the p-type semiconductor layer 253 via the translucent electrode 159d.
  • the translucent electrode 159d is provided over the light emitting surface 253S of the roughened p-type semiconductor layer 253.
  • the translucent electrode 159d is provided over the wiring 110d.
  • the translucent electrode 159d is also provided between the light emitting surface 253S and the wiring 110d, and electrically connects the p-type semiconductor layer 253 and the wiring 110d.
  • the wiring 110d1 may be extended and directly connected to the p-type semiconductor layer 253 as in the example shown in FIG.
  • FIG. 17 is a schematic block diagram illustrating an image display device according to the present embodiment.
  • the image display device 201 of the present embodiment includes a display area 2, a row selection circuit 205, and a signal voltage output circuit 207.
  • the sub-pixels 220 are arranged in a grid pattern on the XY plane, as in the case of the other embodiments described above.
  • Pixel 10 includes a plurality of sub-pixels 220 that emit light of different colors, as in the case of the other embodiments described above.
  • the subpixel 220R emits red light.
  • the subpixel 220G emits green light.
  • the subpixel 220B emits blue light.
  • the emission color and brightness of one pixel 10 are determined by the three types of sub-pixels 220R, 220G, and 220B emitting light at a desired brightness.
  • One pixel 10 includes three sub-pixels 220R, 220G, 220B, and the sub-pixels 220R, 220G, 220B are linearly arranged on the X-axis, for example, as in this example.
  • sub-pixels of the same color may be arranged in the same column, or sub-pixels of different colors may be arranged in each column as in this example.
  • the subpixel 220 includes a light emitting element 222, a selection transistor 224, a drive transistor 226, and a capacitor 228.
  • the selection transistor 224 may be displayed as T1
  • the drive transistor 226 may be displayed as T2
  • the capacitor 228 may be displayed as Cm.
  • the light emitting element 222 is provided on the ground line 4 side, and the drive transistor 226 connected in series with the light emitting element 222 is provided on the power supply line 3 side. That is, the drive transistor 226 is connected to the lower potential side than the light emitting element 222.
  • the drive transistor 226 is a p-channel transistor.
  • a selection transistor 224 is connected between the gate electrode of the drive transistor 226 and the signal line 208.
  • the capacitor 228 is connected between the gate electrode of the drive transistor 226 and the power supply line 3.
  • the row selection circuit 205 and the signal voltage output circuit 207 supply a signal voltage having a polarity different from that of the other embodiment described above to the signal line 208 in order to drive the drive transistor 226 which is a transistor of the p channel.
  • the row selection circuit 205 supplies a selection signal to the scanning line 206 so as to sequentially select one row from the array of subpixels 220 in the m row.
  • the signal voltage output circuit 207 supplies a signal voltage having the required analog voltage value for each subpixel 220 in the selected row.
  • the drive transistor 226 of the subpixel 220 in the selected row causes a current corresponding to the signal voltage to flow through the light emitting element 222.
  • the light emitting element 222 emits light with a brightness corresponding to the flowing current.
  • 18A to 21B are schematic cross-sectional views illustrating the manufacturing method of the image display device of the present embodiment.
  • the semiconductor growth substrate 1194a described in relation to FIG. 7A of the other embodiment described above is used.
  • the steps after FIG. 18A will be described as being applied to the steps after preparing the semiconductor growth substrate 1194a shown in FIG. 7A.
  • the plurality of semiconductor growth substrates 1194a shown in FIG. 7A are prepared, and the support substrate 1190 is adhered to the exposed surface of the p-type semiconductor layer 1153. , Substrate 1195a is formed.
  • the crystal growth substrate 1001 shown in FIG. 18A is removed from the substrate 1195a by wet etching, laser lift-off, or the like to form the substrate 1195b.
  • a substrate 102 having a metal layer 1130 formed on the first surface 102a is prepared.
  • the plurality of substrates 1195b are arranged in a grid pattern, for example, and the exposed surface of the n-type semiconductor layer 1151 is arranged so as to face the exposed surface of the metal layer 1130.
  • the exposed surface of the n-type semiconductor layer 1151 is bonded to the substrate 102 via the metal layer 1130.
  • the form and modification described as the manufacturing method in the first embodiment can be applied to the step of bonding the semiconductor layer 1150 and the substrate 102 via the metal layer 1130.
  • a semiconductor growth substrate in which the semiconductor layer 1150 is grown may be used on the crystal growth substrate 1001 via a buffer layer. In this case, it is necessary to remove the buffer layer before joining to the metal layer 1130.
  • the exposed surface of the n-type semiconductor layer 1151 may be bonded to the metal layer without being transferred from the p-type semiconductor layer to the crystal growth substrate 1001 and transferred to the support substrate.
  • a metal layer may be formed on the exposed surface of the n-type semiconductor layer 1151 of the substrate 1195b so that the metal layers are bonded to each other, as in the case of the other embodiments described above.
  • the position X1 is a position where the ends of the plurality of bonded semiconductor layers 1150 are arranged.
  • the semiconductor layer 1150 shown in FIG. 19A is formed into a desired shape by etching, and a light emitting element 250 is formed.
  • a dry etching process is used, and RIE is preferably used.
  • the conductive layer 130 is formed by etching the metal layer 1130 shown in FIG. 19A. By etching the metal layer 1130, a connection plate 130a forming the conductive layer 130 is formed under the light emitting element 250.
  • the first interlayer insulating film 156 is formed so as to cover the first surface 102a, the conductive layer 130, the connection plate 130a, and the light emitting element 250.
  • the TFT lower layer film 106 is formed by CVD or the like over the first interlayer insulating film 156.
  • the TFT channel 204 is formed on the flattened TFT underlayer film 106.
  • An insulating layer 105 covering the TFT underlayer film 106 and the TFT channel 204 is formed.
  • a gate 107 is formed on the TFT channel 204 via the insulating layer 105.
  • a second interlayer insulating film 108 is formed so as to cover the insulating layer 105 and the gate 107.
  • the via hole 162k is formed so as to penetrate the second interlayer insulating film 108, the insulating layer 105, the TFT lower layer film 106, and the first interlayer insulating film 156 and reach the connection plate 130a.
  • the opening 158 is formed so as to reach the light emitting surface 253S by removing the second interlayer insulating film 108, the insulating layer 105, the TFT lower layer film 106, and the first interlayer insulating film 156 on the light emitting surface 253S.
  • the via hole 112d is formed so as to penetrate the second interlayer insulating film 108 and the insulating layer 105 and reach the region 204d.
  • the via hole 112s is formed so as to penetrate the second interlayer insulating film 108 and the insulating layer 105 and reach the region 204s.
  • RIE is used for forming the via holes 162k, 112d, 112s and the opening 158.
  • the via 161k is formed by filling the via hole 162k shown in FIG. 21A with a conductive material.
  • the vias 111d and 111s are also formed by filling the via holes 112d and 112s shown in FIG. 21A with a conductive material, respectively.
  • the wiring layer 110 is formed, and the wirings 210k, 110d, 110s are formed.
  • the wiring layer 110 may be formed at the same time as the vias 161k, 111d, 111s are formed.
  • a translucent conductive film that covers the second interlayer insulating film 108, the light emitting surface 253S, and the wiring layer 110 is formed.
  • the formed conductive film is subjected to photolithography to form translucent electrodes 159d and 159s.
  • a translucent electrode 159d is formed on the light emitting surface 253S and over the wiring 110d.
  • the translucent electrode 159d is also formed between the light emitting surface 253S and the wiring 110d, and electrically connects the light emitting surface 253S and the wiring 110d.
  • the translucent electrode 159s is formed over the wiring 110s.
  • the translucent electrode 159k is formed over the wiring 210k. The translucent electrodes 159d, 159s, and 159k are formed at the same time.
  • the sub-pixel 220 of the image display device 201 of the present embodiment is formed by providing a color filter 180 (wavelength conversion member) or the like.
  • the effect of the image display device of this embodiment will be described.
  • the image display device of the present embodiment as in the case of the other embodiments described above, in addition to the effect that the time of the transfer step for forming the light emitting element 250 can be shortened and the number of steps can be reduced.
  • the light emitting surface 253S can be set to the p-type semiconductor layer 253.
  • FIG. 22 is a schematic cross-sectional view illustrating a part of the image display device according to the present embodiment.
  • This embodiment differs from the other embodiments described above in that the conductive auxiliary plate 135a is provided between the connection plate 130a and the light emitting element 150.
  • the same components as in the case of the first embodiment are designated by the same reference numerals, and detailed description thereof will be omitted as appropriate.
  • the subpixel 320 of the image display device of the present embodiment includes the conductive auxiliary layer 135.
  • the conductive auxiliary layer 135 is a layer provided on the conductive layer 130.
  • the conductive auxiliary layer 135 includes a conductive auxiliary plate 135a, and the conductive auxiliary plate 135a is provided for each light emitting element 150.
  • the conductive auxiliary plate 135a is provided between the connection plate 130a and the p-type semiconductor layer 153.
  • the p-type semiconductor layer 153 is ohmically connected to the conductive auxiliary plate 135a at the bottom surface 153B, and the connection plate 130a and the p-type semiconductor layer 153 are electrically connected.
  • the conductive auxiliary layer 135 and the conductive auxiliary plate 135a are made of a material having hole injectability.
  • the hole-injecting material is, for example, ITO.
  • the drive voltage of the light emitting element 150 can be lowered by ohmic contacting the hole-injectable material to the p-type semiconductor layer 153.
  • the conductive auxiliary plate 135a and the connecting plate 130a have the same rectangular shape or the like in the XY plan view. Since the conductive auxiliary plate 135a is preferably connected over a wide area over the bottom surface 153B, the outer circumference of the conductive auxiliary plate 135a may coincide with the outer circumference of the bottom surface 153B or may include the outer circumference of the bottom surface 153B.
  • the via 161a is provided between the conductive auxiliary plate 135a and the wiring 110a, and electrically connects the conductive auxiliary plate 135a and the wiring 110a.
  • the p-type semiconductor layer 153 is electrically connected to the wiring 110a (first wiring) via the conductive auxiliary plate 135a, the connection plate 130a, and the via 161a. Since the conductive auxiliary plate 135a is intended to be electrically connected to the p-type semiconductor layer 153, one end of the via 161a may penetrate the conductive auxiliary plate 135a and be connected to the connection plate 130a, for example.
  • the light emitting surface 151S is electrically connected to the wiring 110d (second wiring) via the translucent electrode 159d.
  • Other detailed configurations including the transistor 103 are the same as those in the first embodiment, and the description thereof will be omitted.
  • FIG. 23A to 25B are schematic cross-sectional views illustrating the manufacturing method of the image display device of the present embodiment.
  • the semiconductor growth substrate 1194a is prepared.
  • the semiconductor growth substrate 1194a is the same as that described in relation to FIG. 7A. That is, in the semiconductor growth substrate 1194a, the semiconductor layer 1150 is formed on one surface of the crystal growth substrate 1001.
  • the semiconductor layer 1150 is laminated in the order of the n-type semiconductor layer 1151, the light emitting layer 1152, and the p-type semiconductor layer 1153 from the side of the crystal growth substrate 1001.
  • a conductive auxiliary film 1235 is formed over the exposed surface of the p-type semiconductor layer 1153 of the semiconductor growth substrate 1194a.
  • a metal layer (second metal layer) 1230 is formed over the exposed surface of the conductive auxiliary film 1235.
  • the conductive auxiliary film 1235 is formed of a material having hole injectability such as ITO.
  • the metal layer 1230 is formed of an alloy of Al or Al, a laminated film of Al and Ti, or the like.
  • the semiconductor growth substrate 1194a on which the conductive auxiliary film 1235 and the metal layer 1230 are formed is bonded to the first surface 102a of the substrate 102 via the metal layer 1230. After that, the crystal growth substrate 1001 is removed by wet etching, laser lift-off, or the like.
  • a metal layer is formed over the first surface 102a so that the exposed surface of the formed metal layer and the exposed surface of the metal layer 1230 formed on the semiconductor growth substrate 1194a face each other. You may stick them together.
  • a case where a single semiconductor growth substrate 1194a is attached to the substrate 102 will be described.
  • a plurality of semiconductor growth substrates are arranged on one substrate 102, for example, in a grid pattern. It may be pasted together.
  • the methods described in the above-mentioned other embodiments can be applied to the configuration of the semiconductor growth substrate, the presence or absence of the support substrate, and the like.
  • the semiconductor layer 1150 shown in FIG. 23A is etched by RIE or the like and formed into a desired shape to form a light emitting element 150.
  • the metal layer 1230 and the conductive auxiliary film 1235 shown in FIG. 23A are etched and formed so as to include the outer periphery of the light emitting element 150, and the conductive layer 130 and the conductive auxiliary plate 135a including the connection plate 130a (second portion) are formed.
  • the included conductive auxiliary layer 135 is formed.
  • a first interlayer insulating film 156 covering the first surface 102a, the connection plate 130a, the conductive auxiliary plate 135a, and the light emitting element 150 is formed.
  • the TFT underlayer film 106 is formed, the TFT channel 104 is formed, the insulating layer 105 is formed, and the gate 107 is formed, as in the case of the other embodiments described above.
  • a second interlayer insulating film 108 that covers the insulating layer 105 and the gate 107 is formed.
  • the via hole 162a is formed so as to penetrate the second interlayer insulating film 108, the insulating layer 105, the TFT lower layer film 106, and the first interlayer insulating film 156 and reach the conductive auxiliary plate 135a.
  • the openings 158 and the via holes 112d, 112s are formed in the same manner as in the other embodiments described above.
  • the via holes 162a, 112d, 112s shown in FIG. 25A are filled with a conductive material, and vias 161a (second vias), 111d, 111s are formed.
  • the wiring layer 110 is formed on the second interlayer insulating film 108.
  • a translucent conductive film is formed on the wiring layer 110, and translucent electrodes 159a, 159d, and 159s are formed.
  • the conductive auxiliary layer 135 and the conductive auxiliary plate 135a are made of a hole-injectable material such as ITO. Since the p-type semiconductor layer 153 is connected to the conductive auxiliary plate 135a, the potential barrier is lowered and the operating voltage of the light emitting element 150 can be reduced. When the operating voltage of the light emitting element 150 is lowered, the power consumption of the light emitting element 150 is reduced. As the operating voltage of the light emitting element 150 decreases, the drive voltage itself of the subpixel 20 can be reduced, and the overall power consumption of the image display device can be further reduced.
  • FIG. 26 is a schematic cross-sectional view illustrating a part of the image display device according to the present embodiment.
  • the via 461a is different from the case of the third embodiment in that the via 461a is provided between the conductive auxiliary plate 135a and the wiring 110d.
  • the light emitting element 150 is also different from the case of the third embodiment in that it is driven by the p-type transistor 203.
  • the same components as in the case of the other embodiments described above are designated by the same reference numerals, and detailed description thereof will be omitted as appropriate.
  • the subpixel 420 of the image display device of the present embodiment includes a substrate 102, a conductive layer 130, a light emitting element 150, a first interlayer insulating film 156, a transistor 203, and a second interlayer insulation. It includes a film 108, a via 461a, and a wiring layer 110.
  • the transistor 203 is a p-channel TFT.
  • the light emitting element 150 provides a light emitting surface 151S formed by the n-type semiconductor layer 151.
  • the bottom surface 153B of the light emitting element 150 is provided on the conductive auxiliary plate 135a, and the p-type semiconductor layer 153 is electrically connected to the conductive auxiliary plate 135a.
  • the light emitting element 150 is provided on the conductive auxiliary plate 135a.
  • the conductive auxiliary plate 135a is provided as in the case of the third embodiment.
  • the connection plate 130a is provided directly below the light emitting element 150 and also functions as a light reflecting plate, improving the substantial luminous efficiency of the light emitting element 150.
  • the wiring layer 110 is formed on the second interlayer insulating film 108.
  • the wiring layer 110 includes wirings 110k, 110d, 110s.
  • the wiring 110k is connected to, for example, the ground wire 4 of the circuit shown in FIG.
  • a part of the wiring 110d is provided above the transistor 203 and is connected to the region 204d via the via 111d.
  • the other part of the wiring 110d (third wiring) is provided in the vicinity of the light emitting element 150, and is connected to the conductive auxiliary plate 135a via the via 461a. That is, the via 461a is provided between the conductive auxiliary plate 135a and the wiring 110d, and electrically connects the conductive auxiliary plate 135a and the wiring 110d.
  • the via 461a may penetrate the conductive auxiliary plate 135a and be connected to the conductive auxiliary plate 135a, as in the case of the third embodiment.
  • the wiring 110s is connected to, for example, the power line 3 of the circuit shown in FIG.
  • the translucent electrode 159k is provided over the wiring 110k (fourth wiring).
  • the translucent electrode 159k is provided over the light emitting surface 151S.
  • the translucent electrode 159k is provided between the wiring 110k and the light emitting surface 151S. Therefore, the n-type semiconductor layer 151 is electrically connected to, for example, the ground wire 4 via the translucent electrode 159k and the wiring 110k.
  • the translucent electrode 159d is provided over the wiring 110d. Therefore, the p-type semiconductor layer 153 is electrically connected to the region 204d, which is the drain electrode of the transistor 203, via the conductive auxiliary plate 135a, the connection plate 130a, the via 461a, the wiring 110d, the translucent electrode 159d, and the via 111d. Will be done.
  • the translucent electrode 159s is provided over the wiring 110s.
  • the wiring 110s and the translucent electrode 159s are connected to, for example, the power supply line 3 shown in FIG. Therefore, the region 204s of the transistor 203 is electrically connected to the power supply line 3 via the via 111s, the wiring 110s, and the translucent electrode 159s.
  • the vias 461a, 111d, 111s and the wirings 110k, 110d1, 110s are formed of the same materials and manufacturing methods as in the case of the above-mentioned other embodiments and modifications thereof.
  • a color filter 180 or the like is further provided.
  • FIGS. 27A and 27B are schematic cross-sectional views illustrating the method of manufacturing the image display device of the present embodiment.
  • the manufacturing method of the present embodiment is halfway the same as the procedure of the manufacturing method of the third embodiment.
  • the steps of FIGS. 27A and 27B are executed after the step of forming the second interlayer insulating film 108 in FIG. 24B.
  • the n-channel transistor 103 is formed on the TFT lower layer film 106
  • the p-channel transistor 203 is formed on the TFT lower layer film 106.
  • the method for forming the p-channel transistor 203 is the same as that of the second embodiment already described, and detailed description thereof will be omitted.
  • the via hole 462a is formed so as to penetrate the second interlayer insulating film 108, the insulating layer 105, the TFT lower layer film 106, and the first interlayer insulating film 156 and reach the conductive auxiliary plate 135a.
  • the openings 158 and the via holes 112d, 112s are formed in the same manner as in the other embodiments described above.
  • the via holes 462a, 112d, 112s shown in FIG. 27A are filled with a conductive material to form vias 461a, 111d, 111s.
  • the wiring layer 110 is formed on the second interlayer insulating film 108.
  • a translucent conductive film is formed on the wiring layer 110, and translucent electrodes 159k, 159d, and 159s are formed.
  • the image display device of this embodiment has the following effects in addition to the effects of the third embodiment described above. That is, in the present embodiment, it is possible to have a circuit configuration in which the light emitting element 150 is driven by the transistor 203 of the p channel while the n-type semiconductor layer 151 is used as the light emitting surface 151S. Therefore, flexible circuit design is possible by expanding variations such as circuit layout. Further, by using the n-type semiconductor layer 151 as the light emitting surface 151S, the effect that the light emitting surface can be easily roughened can be obtained as in the first embodiment. Further, by roughening the light emitting surface, the luminous efficiency is improved and the effect of suppressing the increase in loss due to contact resistance can be obtained.
  • the image display device of the present embodiment includes a flexible substrate 502 instead of the glass substrate.
  • Circuit elements such as light emitting elements and transistors are formed on the first surface 502a of the substrate 502.
  • the same components are designated by the same reference numerals, and detailed description thereof will be omitted as appropriate.
  • FIG. 28 is a schematic cross-sectional view illustrating a part of the image display device according to the present embodiment.
  • the image display device of the present embodiment includes subpixels 520.
  • Subpixel 520 includes a substrate 502.
  • the substrate 502 includes a first surface 502a.
  • a layer 507 containing a silicon compound is formed on the first surface 502a.
  • the layer 507 containing the silicon compound is formed of SiO 2 , SiN x, or the like. Since the conductive layer 130 is made of a metal material, the layer 507 containing the silicon compound is provided in order to improve the adhesion between the substrate 502 and the conductive layer 130.
  • the conductive layer 130 and the connection plate 130a are provided on the first surface 502a via a layer 507 containing a silicon compound.
  • a conductive auxiliary plate 135a is preferably provided on the connection plate 130a, and the light emitting element 150 is provided on the conductive auxiliary plate 135a.
  • the structure and components above the conductive layer 130 and the connection plate 130a are the same as in the third embodiment described above, and detailed description thereof will be omitted.
  • the substrate 502 has flexibility.
  • the substrate 502 is made of, for example, a polyimide resin or the like.
  • the first interlayer insulating film 156, the second interlayer insulating film 108, the wiring layer 110, and the like are preferably formed of a material having a certain degree of flexibility depending on the flexibility of the substrate 502.
  • the wiring layer 110 having the longest wiring length has the highest risk of being destroyed during bending. Therefore, it is desirable to adjust various film thicknesses, film qualities, and materials so that the neutral surface including a plurality of protective films added to the front surface and the back surface is the position of the wiring layer 110 as needed.
  • the structure and components above the layer 507 containing the silicon compound are the same as in the third embodiment, but may be other embodiments or modifications described above. It can also be applied to the configuration of the sixth embodiment described later.
  • FIG. 29A and 29B are schematic cross-sectional views illustrating the method of manufacturing the image display device of the present embodiment.
  • the substrate 1002 (fourth substrate) includes two layers of substrates 102 and 502.
  • the substrate 102 is, for example, a glass substrate.
  • the substrate 502 is provided on the first surface 102a of the substrate 102.
  • the substrate 502 is formed by applying polyimide on the first surface 102a and firing it.
  • an inorganic film such as SiN x may be formed on the first surface 102a.
  • the substrate 502 is formed by applying a polyimide material on an inorganic film and firing it.
  • a layer 507 containing a silicon compound is formed over the first surface 502a of the substrate 502.
  • the first surface 502a of the substrate 502 is a surface facing the surface on which the substrate 102 is provided.
  • the superstructure of the subpixel 520 is formed on such a substrate 1002.
  • the substrate 102 is removed from the structure in which the superstructure including the color filter and the like (not shown) is formed.
  • the substrate 102 is removed from the structure in which the superstructure including the color filter and the like (not shown) is formed.
  • laser lift-off or the like is used to remove the substrate 102.
  • the removal of the substrate 102 is not limited to the above-mentioned time point, but can be performed at an appropriate time point.
  • the substrate 102 is preferably removed after the step of forming the wiring layer 110 is completed. By removing the substrate 102 at an appropriate time, it may be possible to reduce defects such as cracks and chips in the manufacturing process.
  • the effect of the image display device of this embodiment will be described.
  • the image display device of this embodiment has the following effects in addition to the effects of the other embodiments described above. That is, since the substrate 502 has flexibility, it can be bent as an image display device, and can be attached to a curved surface, used for a wearable terminal, or the like without any discomfort.
  • FIG. 30 is a schematic cross-sectional view illustrating a part of the image display device according to the present embodiment.
  • a plurality of light emitting surfaces 653S1 and 653S2 on a single semiconductor layer 650 including a light emitting layer, an image display device having higher luminous efficiency is realized.
  • the same components as in the case of the other embodiments described above are designated by the same reference numerals, and detailed description thereof will be omitted as appropriate.
  • the image display device of the present embodiment includes a sub-pixel group 620.
  • the subpixel group 620 includes a substrate 102, a semiconductor layer 650, a first interlayer insulating film 156, transistors 203-1 and 203-2, a second interlayer insulating film 108, and a wiring layer 110.
  • the semiconductor layer 650 is provided on the connection plate 630a provided on the first surface 102a of the substrate 102.
  • the reference numeral of the conductive layer 130 is indicated side by side with the reference numeral of the connection plate 630a in order to avoid complication of display.
  • the conductive layer 130 and the connection plate 630a are connected to, for example, the ground wire 4 of the circuit of FIG.
  • the transistor 203-1 of the p-channel By turning on the transistor 203-1 of the p-channel, holes are injected into the light emitting surface 653S1 via the translucent electrode 659d1. Further, by turning on the transistor 203-2 of the p-channel, holes are injected into the light emitting surface 653S2 via the translucent electrode 659d2.
  • the semiconductor layer 650 causes the light emitting layer 652 to emit light by bonding holes and electrons in the vicinity of the light emitting surfaces 653S1 and 653S2 into which holes are injected.
  • the drive circuit for driving the light emitting layer 652 for example, the circuit configuration shown in FIG. 17 is applied.
  • the n-type semiconductor layer and the p-type semiconductor layer of the semiconductor layer may be interchanged up and down, and the semiconductor layer may be driven by an n-channel transistor.
  • the circuit configuration of FIG. 3 is applied to the drive circuit.
  • the conductive layer 130 is provided on the first surface 102a.
  • the conductive layer 130 includes a connection plate 630a.
  • the semiconductor layer 650 is provided on the first surface 102a via the connection plate 630a.
  • the semiconductor layer 650 has a bottom surface 651B, and the connection plate 630a is connected to the bottom surface 651B.
  • the outer circumference of the connection plate 630a is set to include the outer circumference of the semiconductor layer 650 when the semiconductor layer 650 is projected onto the connection plate 630a in XY plan view. Therefore, the connection plate 630a reflects the downward scattered light of the semiconductor layer 650 toward the upper light emitting surfaces 653S1 and 653S2. Therefore, the substantial luminous efficiency of the semiconductor layer 650 is improved.
  • the semiconductor layer 650 includes a plurality of light emitting surfaces 653S1 and 653S2.
  • the semiconductor layer 650 is a prismatic or columnar laminate having a bottom surface 651B connected on the connection plate 630a.
  • the light emitting surfaces 653S1 and 653S2 are surfaces facing the bottom surface 651B.
  • the light emitting surfaces 653S1 and 653S2 are preferably planes in a plane substantially parallel to the bottom surface 651B.
  • the plane including the light emitting surface 653S1 and the plane including the light emitting surface 653S2 may be the same plane or different planes.
  • the light emitting surfaces 653S1 and 653S2 are provided apart from each other in the X-axis direction.
  • the semiconductor layer 650 includes an n-type semiconductor layer 651, a light emitting layer 652, and a p-type semiconductor layer 653.
  • the n-type semiconductor layer 651, the light emitting layer 652, and the p-type semiconductor layer 653 are laminated in this order from the bottom surface 651B toward the light emitting surfaces 653S1 and 653S2.
  • the bottom surface 651B is an n-type semiconductor, and the n-type semiconductor layer 651 is electrically connected to an external circuit connected via the bottom surface 651B and the connection plate 130a, for example, the ground wire 4 of the circuit of FIG.
  • the p-type semiconductor layer 653 has two light emitting surfaces 653S1 and 653S2 on the upper surface. That is, one subpixel group 620 contains substantially two subpixels. In this embodiment, as in the case of the other embodiments described above, the display area is formed by arranging the subpixel group 620 including substantially two subpixels in a grid pattern.
  • the first interlayer insulating film 156 (first insulating film) covers the first surface 102a, the conductive layer 130, the connection plate 630a, the side surface of the n-type semiconductor layer 651, the side surface of the light emitting layer 652, and the side surface of the p-type semiconductor layer 653. ing.
  • the first interlayer insulating film 156 covers a part of the upper surface of the p-type semiconductor layer 653. Of the p-type semiconductor layer 653, the light emitting surfaces 653S1 and 653S2 are not covered with the first interlayer insulating film 156.
  • the first interlayer insulating film 156 is preferably a white resin, as in the case of the other embodiments described above.
  • the TFT lower layer film 106 is formed over the first interlayer insulating film 156.
  • the TFT underlayer film 106 is not provided on the light emitting surfaces 653S1 and 653S2.
  • the TFT underlayer film 106 is flattened, and TFT channels 204-1, 204-2 and the like are formed on the TFT underlayer film 106.
  • the insulating layer 105 covers the TFT underlayer film 106 and the TFT channels 204-1 and 204-2.
  • the gate 107-1 is provided on the TFT channel 204-1 via the insulating layer 105.
  • the gate 107-2 is provided on the TFT channel 204-2 via the insulating layer 105.
  • Transistor 203-1 includes a TFT channel 204-1 and a gate 107-1.
  • Transistor 203-2 includes TFT channel 204-2 and gate 107-2.
  • the second interlayer insulating film 108 (second insulating film) covers the insulating layer 105 and the gates 107-1 and 107-2.
  • the TFT channels 204-1 and 204-2 include a p-shaped doped region, and the transistors 203-1 and 203-2 are p-channel TFTs.
  • the transistor 203-1 is provided at a position closer to the light emitting surface 653S1 than the light emitting surface 653S2.
  • the transistor 203-2 is provided at a position closer to the light emitting surface 653S2 than the light emitting surface 653S1.
  • a translucent electrode 659d1 is provided over the light emitting surface 653S1.
  • An opening 658-1 is provided above the light emitting surface 653S1 and the translucent electrode 659d1.
  • a translucent electrode 659d2 is provided over the light emitting surface 653S2.
  • An opening 658-2 is provided above the light emitting surface 653S2 and the translucent electrode 659d2. The openings 658-1 and 658-2 are not provided with the second interlayer insulating film 108, the insulating layer 105, the TFT lower layer film 106, and the first interlayer insulating film 156.
  • the light emitting surfaces 653S1 and 653S2 are exposed from the second interlayer insulating film 108, the insulating layer 105, the TFT lower layer film 106, and the first interlayer insulating film 156.
  • the openings 658-1 and 658-2 are filled with the surface resin layer 170.
  • the light emitting surfaces 653S1 and 653S2 are squares, rectangles, other polygons, circles, etc. in XY plan view.
  • the shape of the uppermost portion of the openings 658-1 and 658-2 can also be a square, a rectangle, another polygon, a circle, or the like.
  • the openings 658-1 and 658-2 have an area that increases upward, for example, for the purpose of reducing light reflection on the wall surface of the openings 658-1 and 658-2 and causing loss. As described above, it is preferably formed in a tapered shape.
  • the shapes of the light emitting surfaces 653S1 and 653S2 and the shapes of the uppermost portions of the openings 658-1 and 658-2 may or may not be similar.
  • the wiring layer 110 is provided on the second interlayer insulating film 108.
  • the wiring layer 110 includes wirings 610s1,610d1,610d2,610s2.
  • the wirings 610s1 and 610s2 are connected to, for example, the power line 3 of the circuit shown in FIG.
  • the vias 111d1, 111s1, 111d2, 111s2 are provided so as to penetrate the second interlayer insulating film 108, the insulating layer 105, and the TFT lower layer film 106.
  • the via 111d1 is provided between one region doped in the p-shape of the transistor 203-1 and the wiring 610d1.
  • the via 111s1 is provided between the other region doped in the p-shape of the transistor 203-1 and the wiring 610s1.
  • the via 111d2 is provided between one region doped in the p-shape of the transistor 203-2 and the wiring 610d2.
  • the via 111s2 is provided between the other region doped in the p-shape of the transistor 203-2 and the wiring 610s2.
  • the wiring 610d1 is connected to the p-shaped region corresponding to the drain electrode of the transistor 203-1 via the via 111d1.
  • the wiring 610s1 is connected to the p-shaped region corresponding to the source electrode of the transistor 203-1 via the via 111s1.
  • the wiring 610d2 is connected to the region corresponding to the drain electrode of the transistor 203-2 via the via 111d2.
  • the wiring 610s2 is connected to the region corresponding to the source electrode of the transistor 203-2 via the via 111s2.
  • the translucent electrode 659d1 is provided over the wiring 610d1 together with the light emitting surface 653S1.
  • the translucent electrode 659d1 is also provided between the light emitting surface 653S1 and the wiring 610d1, and electrically connects the light emitting surface 653S1 and the wiring 610d1.
  • the translucent electrode 659s1 is provided over the wiring 610s1. Therefore, the p-type semiconductor layer 653 is electrically connected to the region corresponding to the drain electrode of the channel region 204-1 via the light emitting surface 653S1, the translucent electrode 659d1, the wiring 610d1, and the via 111d1.
  • the region corresponding to the source electrode of the channel region 204-1 is electrically connected to the power supply line 3 via the via 111s1, the wiring 610s1, and the translucent electrode 659s1.
  • the translucent electrode 659d2 is provided over the wiring 610d2 together with the light emitting surface 653S2.
  • the translucent electrode 659d2 is also provided between the light emitting surface 653S2 and the wiring 610d2, and electrically connects the light emitting surface 653S2 and the wiring 610d2.
  • the translucent electrode 659s2 is provided over the wiring 610s2. Therefore, the p-type semiconductor layer 653 is electrically connected to the region corresponding to the drain electrode of the channel region 204-2 via the light emitting surface 653S2, the translucent electrode 659d2, the wiring 610d2, and the via 111d2.
  • the region of the channel region 204-2 facing the source electrode is electrically connected to the power line 3 via the via 111s2, the wiring 610s2, and the translucent electrode 659s2.
  • Transistors 203-1 and 203-2 are, for example, drive transistors of adjacent subpixels, and are sequentially driven. Holes supplied from either of the two transistors 203-1 and 203-2 are injected into the light emitting layer 652, electrons supplied from the connection plate 630a are injected into the light emitting layer 652, and the light emitting layer 652 emits light. do.
  • the drift current flowing in the direction parallel to the XY plane is suppressed by the resistance of the n-type semiconductor layer 651 and the p-type semiconductor layer 653. Therefore, the holes injected from the light emitting surfaces 653S1 and 653S2 and the electrons injected from the connection plate 630a both proceed along the stacking direction of the semiconductor layer 650. Since the light emitting surfaces 653S1 and 653S2 rarely serve as a light emitting source on the outside, the transistors 203-1 and 203-2 selectively select a plurality of light emitting surfaces 653S1 and 653S2 provided on one semiconductor layer 650. Can be made to emit light.
  • connection plate 630a may be provided for each of the light emitting surfaces 653S1, 653S2 according to the position and shape of the light emitting surfaces 653S1, 653S2.
  • 31A to 33B are schematic cross-sectional views illustrating the manufacturing method of the image display device of the present embodiment.
  • a semiconductor growth substrate (second substrate) 1294a and a substrate 102 (third substrate) are prepared.
  • the semiconductor growth substrate 1294a includes a crystal growth substrate 1001 and a semiconductor layer.
  • the semiconductor layer 1150 includes a p-type semiconductor layer 1153, a light emitting layer 1152, and an n-type semiconductor layer 1151, and are laminated in this order from the side of the crystal growth substrate 1001.
  • a metal layer 1230 is formed on the exposed surface of the n-type semiconductor layer 1151.
  • the substrate 102 is the same substrate as in the case of the other embodiments described above, and detailed description thereof will be omitted.
  • the semiconductor growth substrate 1294a on which the metal layer 1230 is formed is arranged so that the exposed surface of the metal layer 1230 faces the first surface 102a of the substrate 102.
  • the semiconductor layer 1150 is bonded to the first surface 102a via the metal layer 1230.
  • the metal layer 1230 is formed on the semiconductor layer 1150 side, but the metal layer may be formed on at least one of the substrate 102 side and the semiconductor layer 1150 side.
  • the metal layer has a function as a light reflecting plate and is also used for electrical connection of the lower layer of the semiconductor layer 650. Therefore, in order to reduce the resistance value, it may be preferable to make the metal layer thicker.
  • a metal layer may be formed on the first surface 102a and the metal layers may be bonded to each other so as to be used as a wiring layer having a lower resistance.
  • the crystal growth substrate 1001 shown in FIG. 31A is removed.
  • For removing the crystal growth substrate 100 for example, wet etching, laser lift-off, or the like is used.
  • the semiconductor layer 1150 shown in FIG. 31A is processed into a desired shape by etching.
  • the metal layer 1230 shown in FIG. 31A is formed into a connection plate 630a by etching.
  • the connection plate 630a constitutes the conductive layer 130 shown in FIG. 30, and is connected to, for example, the ground wire 4 of the circuit of FIG.
  • the outer circumference of the connection plate 630a is set to include the outer circumference of the semiconductor layer 650 when the semiconductor layer 650 is projected onto the connection plate 630a in XY plan view.
  • the outer circumference of the connection plate 630a shall be set so as not to include the outer circumference of the transistors 203-1 and 203-2 when the transistors 203-1 and 203-2 are projected onto the connection plate 630a in XY plan view. Is preferable.
  • the outer circumference of the transistors 203-1 and 203-2 in the XY plan view is the outer circumference of the TFT channels 204-1 and 204-2 in the XY plan view.
  • the first interlayer insulating film 156 is formed so as to cover the first surface 102a, the connection plate 630a, and the semiconductor layer 650.
  • the TFT lower layer film 106 is formed on the first interlayer insulating film 156, and the TFT channels 204-1 and 204-2 are formed on the TFT lower layer film 106.
  • An insulating layer 105 is formed over the TFT underlayer film 106 and the TFT channels 204-1 and 204-2.
  • the gate 107-1 is formed on the TFT channel 204-1 via the insulating layer 105.
  • the gate 107-2 is formed on the TFT channel 204-2 via the insulating layer 105.
  • the second interlayer insulating film 108 is formed over the insulating layer 105 and the gates 107-1 and 107-2.
  • the method and material for forming the TFT channels 204-1 and 204-2, the insulating layer 105, the gates 107-1 and 107-2, and the like can be the same as in the case of the other embodiments described above.
  • via holes 112d1, 112s1 that penetrate the second interlayer insulating film 108, the insulating layer 105, and the TFT lower layer film 106 and reach the TFT channel 204-1 are formed.
  • Via holes 112d2, 112s2 that penetrate the second interlayer insulating film 108, the insulating layer 105, and the TFT lower layer film 106 and reach the TFT channel 204-2 are formed.
  • the second interlayer insulating film 108, the insulating layer 105, the TFT lower layer film 106, and the first interlayer insulating film 156 are removed to form an opening 658-1 reaching the light emitting surface 653S1.
  • the second interlayer insulating film 108, the insulating layer 105, the TFT lower layer film 106, and the first interlayer insulating film 156 are removed to form an opening 658-2 that reaches the light emitting surface 653S2.
  • the via holes 112d1, 112s1, 112d2, 112s2 are filled with a conductive material to form vias 111d1,111s1,111d2,111s2.
  • the wiring layer 110 is formed, and the wirings 610d1,610s1,610d2,610s2 are formed.
  • the light emitting surfaces 653S1 and 653S2 are each roughened. After that, a translucent conductive film is provided so as to cover the wiring layer 110, and translucent electrodes 659d1, 659s1, 659d2, 659s2 are formed.
  • the translucent electrode 659d1 is formed so as to cover the light emitting surface 653S1 and electrically connects the light emitting surface 653S1 and the wiring 610d1.
  • the translucent electrode 659d2 is formed so as to cover the light emitting surface 653S2, and electrically connects the light emitting surface 653S2 and the wiring 610d2.
  • a superstructure such as a color filter is formed.
  • a subpixel group 620 having a semiconductor layer 650 having two light emitting surfaces 653S1 and 653S2 is formed.
  • two light emitting surfaces 653S1 and 653S2 are provided on one semiconductor layer 650, but the number of light emitting surfaces is not limited to two, and three or more light emitting surfaces are one semiconductor. It can also be provided on the layer 650. As an example, one row or two rows of subpixels may be realized by a single semiconductor layer 650. As a result, as will be described later, it is possible to reduce the recombination current that does not contribute to light emission per light emitting surface and to increase the effect of realizing a finer light emitting element.
  • FIG. 34 is a schematic cross-sectional view illustrating a part of the image display device according to the modified example of the present embodiment.
  • This modification is different from the case of the sixth embodiment described above in that two p-type semiconductor layers 6653a1 and 6653a2 are provided on the light emitting layer 652.
  • the same components are designated by the same reference numerals and detailed description thereof will be omitted as appropriate.
  • the image display device of this modification includes a sub-pixel group 620a.
  • the subpixel group 620a includes a semiconductor layer 650a.
  • the semiconductor layer 650a includes an n-type semiconductor layer 651, a light emitting layer 652, and p-type semiconductor layers 6653a1,6653a2.
  • the n-type semiconductor layer 651 and the light emitting layer 652 are laminated in this order from the bottom surface 651B.
  • the p-type semiconductor layers 6653a1 and 6653a2 are both laminated on the light emitting layer 652.
  • the p-type semiconductor layers 6653a1 and 6653a2 are formed in an island shape on the light emitting layer 652, and are arranged apart from each other along the X-axis direction.
  • a first interlayer insulating film 156 is provided between the n-type semiconductor layers 6653a1 and 6653a2, and the p-type semiconductor layers 6653a1 and 6653a2 are separated by a first interlayer insulating film 156.
  • the p-type semiconductor layers 6653a1 and 6653a2 have substantially the same shape in XY plan view, and the shape is substantially square or rectangular, and may be another polygonal shape, circular shape, or the like.
  • the p-type semiconductor layer 6653a1 has a light emitting surface 6653S1.
  • the p-type semiconductor layer 6653a2 has a light emitting surface 6653S2.
  • the light emitting surface 6653S1 is a surface of the p-type semiconductor layer 6653a1 exposed from the first interlayer insulating film 156, the TFT lower layer film 106, the insulating layer 105, and the second interlayer insulating film 108 by the opening 658-1.
  • the light emitting surface 6653S2 is a surface of the p-type semiconductor layer 6653a2 exposed from the first interlayer insulating film 156, the TFT lower layer film 106, the insulating layer 105, and the second interlayer insulating film 108 by the opening 658-2.
  • the shape of the light emitting surface 6653S1 and 6653S2 in the XY plan view has substantially the same shape as the shape of the light emitting surface in the case of the sixth embodiment, and has a shape such as a square.
  • the shape of the light emitting surfaces 6653S1 and 6653S2 is not limited to the square as in the present embodiment, and may be a polygon such as a circle, an ellipse, or a hexagon.
  • the shapes of the light emitting surfaces 6653S1 and 6653S2 may be similar to or different from the shapes of the openings 658-1 and 658-2.
  • the translucent electrode 659d1 is provided over the light emitting surface 6653S1 and is provided over the wiring 610d1.
  • the translucent electrode 659d1 is provided between the light emitting surface 6653S1 and the wiring 610d1, and electrically connects the light emitting surface 6653S1 and the wiring 610d1.
  • the translucent electrode 659d2 is provided over the light emitting surface 6653S2 and is provided over the wiring 610d2.
  • the translucent electrode 659d2 is provided between the light emitting surface 6653S2 and the wiring 610d2, and electrically connects the light emitting surface 6653S2 and the wiring 610d2.
  • 35A to 36B are schematic cross-sectional views illustrating a method for manufacturing an image display device of this modification.
  • the steps up to the step of bonding the substrates to each other can be the same as in the case of the sixth embodiment described above. Specifically, the same steps can be applied up to the steps described in relation to FIG. 31A. The following steps will be described as being applied after the step of FIG. 31A.
  • the semiconductor layer 1150 shown in FIG. 31A is etched to form the light emitting layer 652 and the n-type semiconductor layer 651. Further etching is performed to form two p-type semiconductor layers 6653a1 and 6653a2.
  • the etching for forming the p-type semiconductor layers 6653a1 and 6653a2 may be performed beyond the depth reaching the light emitting layer 652 and the n-type semiconductor layer 651.
  • the p-type semiconductor layer is formed by deep etching as described above, it is desirable to etch the outside of the light emitting surfaces 6653S1 and 6653S2 shown in FIG. 34 by 1 ⁇ m or more.
  • connection plate 630a After forming the semiconductor layer 650a, the metal layer 1230 shown in FIG. 31A is etched to form the connection plate 630a.
  • the first interlayer insulating film 156 is formed so as to cover the first surface 102a, the connection plate 630a, and the semiconductor layer 650a.
  • the TFT lower layer film 106 is formed on the first interlayer insulating film 156, and the TFT channels 204-1 and 204-2 are formed on the TFT lower layer film 106. Further, the insulating layer 105 is formed on the TFT channels 204-1 and 204-2, and the gates 107-1 and 107-2 are formed on the insulating layer 105. The second interlayer insulating film 108 is formed so as to cover the insulating layer 105 and the gates 107-1 and 107-2.
  • the via holes 112d1, 112s1, 112d2, 112s2 are formed in the same manner as in the case of the sixth embodiment.
  • the opening 658-1 is formed so as to reach the light emitting surface 6653S1 by removing the second interlayer insulating film 108, the insulating layer 105, the TFT lower layer film 106, and the first interlayer insulating film 156.
  • the opening 658-2 is formed so as to reach the light emitting surface 6653S2 by removing the second interlayer insulating film 108, the insulating layer 105, the TFT lower layer film 106, and the first interlayer insulating film 156.
  • the wiring layer 110 is formed and a translucent conductive film covering the wiring layer 110 is formed as in the case of the sixth embodiment.
  • the translucent conductive film is formed on the translucent electrodes 659d1, 659s1, 659d2, 659s2.
  • a superstructure such as a color filter is formed.
  • a subpixel group 620a having two light emitting surfaces 6653S1 and 6653S2 is formed.
  • the number of light emitting surfaces is not limited to two, and three or more light emitting surfaces are provided on one semiconductor layer 650a. May be good.
  • FIG. 37 is a graph illustrating the characteristics of the pixel LED element.
  • the vertical axis of FIG. 37 represents the luminous efficiency [%].
  • the horizontal axis represents the current density of the current flowing through the pixel LED element as a relative value.
  • the luminous efficiency of the pixel LED element increases almost constantly or monotonically.
  • the luminous efficiency decreases monotonically. That is, the pixel LED element has an appropriate current density that maximizes the luminous efficiency.
  • the light emitting element is formed by individually separating all the layers of the semiconductor layer 1150 including the light emitting layer by etching or the like. At this time, the joint surface between the light emitting layer and the p-shaped semiconductor layer is exposed at the end. Similarly, the joint surface between the light emitting layer and the n-type semiconductor layer is exposed at the end.
  • the four side surfaces are the ends for each light emitting element, so that the two light emitting elements have a total of eight ends, which is eight. Recombination can occur at the ends.
  • the semiconductor layers 650 and 650a have four side surfaces, two light emitting surfaces and four ends.
  • the region between the openings 658-1 and 658-2 has few electrons and holes injected and hardly contributes to light emission, it can be considered that the number of ends contributing to light emission is six.
  • the number of end portions of the semiconductor layer is substantially reduced, so that recombination that does not contribute to light emission is reduced. By reducing recombination that does not contribute to light emission, the drive current for each light emitting surface is reduced.
  • the subpixel group 620 of the sixth embodiment has a light emitting surface 653S1 and a light emitting surface 653S2.
  • the p-type semiconductor layer is shared as in the case of the sixth embodiment, a part of the holes injected into the driven light emitting surface is split and not driven.
  • the light emitting surface may emit a small amount of light.
  • the p-type semiconductor layer is separated into two, and each p-type semiconductor layer has a light emitting surface, so that a slight light emission is generated on the light emitting surface on the undriven side. It can be reduced.
  • the semiconductor layer including the light emitting layer is laminated in the order of the n-type semiconductor layer, the light emitting layer, and the p-type semiconductor layer from the side of the connection plate 630a, and is used for crystal growth without using a support substrate. It is preferable from the viewpoint of reducing the manufacturing cost by growing crystals from the n-type semiconductor layer on the substrate.
  • the stacking order of the n-type semiconductor layer and the p-type semiconductor layer is changed, and the p-type semiconductor layer, the light emitting layer, and the n-type semiconductor layer are laminated in this order from the side of the connection plate 630a. It may be done as described above.
  • connection plate 630a when the p-type semiconductor layer 653 is used as a lower layer and connected to the connection plate 630a, a conductive auxiliary plate is provided between the connection plate 630a and the p-type semiconductor layer 653 as in the case of the third embodiment. It is preferable to provide.
  • the image display device described above can be an image display module having an appropriate number of pixels, for example, a computer display, a television, a portable terminal such as a smartphone, a car navigation system, or the like.
  • FIG. 38 is a block diagram illustrating an image display device according to the present embodiment.
  • FIG. 38 shows the main parts of the configuration of a computer display.
  • the image display device 701 includes an image display module 702.
  • the image display module 702 is, for example, an image display device having the configuration of the first embodiment described above.
  • the image display module 702 includes a display area 2, a row selection circuit 5, and a signal voltage output circuit 7 in which a plurality of subpixels including the subpixel 20 are arranged.
  • the image display device 701 further includes a controller 770.
  • the controller 770 inputs a control signal separated and generated by an interface circuit (not shown) to control the drive and drive order of each subpixel to the row selection circuit 5 and the signal voltage output circuit 7.
  • the image display device described above can be an image display module having an appropriate number of pixels, for example, a computer display, a television, a portable terminal such as a smartphone, a car navigation system, or the like.
  • FIG. 39 is a block diagram illustrating an image display device according to a modified example of the present embodiment.
  • FIG. 39 shows the configuration of a high-definition flat-screen television.
  • the image display device 801 includes an image display module 802.
  • the image display module 802 is, for example, an image display device 1 having the configuration of the first embodiment described above.
  • the image display device 801 includes a controller 870 and a frame memory 880.
  • the controller 870 controls the drive order of each subpixel in the display area 2 based on the control signal supplied by the bus 840.
  • the frame memory 880 stores display data for one frame and is used for processing such as smooth moving image reproduction.
  • the image display device 801 has an I / O circuit 810.
  • the I / O circuit 810 is simply referred to as "I / O" in FIG. 39.
  • the I / O circuit 810 provides an interface circuit or the like for connecting to an external terminal, a device, or the like.
  • the I / O circuit 810 includes, for example, a USB interface for connecting an external hard disk device or the like, an audio interface, or the like.
  • the image display device 801 has a receiving unit 820 and a signal processing unit 830.
  • An antenna 822 is connected to the receiving unit 820, and a necessary signal is separated and generated from the radio wave received by the antenna 822.
  • the signal processing unit 830 includes a DSP (Digital Signal Processor), a CPU (Central Processing Unit), etc., and the signal separated and generated by the receiving unit 820 is converted into image data, audio data, etc. by the signal processing unit 830. Separated and generated.
  • an image display device provided with an image display module having an appropriate screen size and resolution can be a portable information terminal such as a smartphone or a car navigation system.
  • the image display module in the case of the present embodiment is not limited to the configuration of the image display device in the case of the first embodiment, but may be a modification thereof or the case of another embodiment.
  • 1,201,701,801 image display device 2 display area, 3 power supply line, 4 ground line, 5,205 line selection circuit, 6,206 scanning line, 7,207 signal voltage output circuit, 8,208 signal line, 10 pixels, 20, 20a, 220, 320, 420,520 subpixels, 22,222 light emitting elements, 24,224 selection transistors, 26,226 drive transistors, 28,228 capacitors, 101 circuits, 102,502 boards, 102a first.

Abstract

実施形態に係る画像表示装置の製造方法は、半導体層を第１基板上に形成した第２基板を準備する工程と、第３基板に前記半導体層を貼り合わせる工程と、前記第１基板を除去する工程と、前記半導体層をエッチングして、前記第３基板上の底面に対向する発光面を含む発光素子を形成する工程と、前記第３基板および前記発光素子を覆う第１絶縁膜を形成する工程と、前記第１絶縁膜上に回路素子を形成する工程と、前記回路素子とともに前記第１絶縁膜を覆う第２絶縁膜を形成する工程と、前記第１および第２絶縁膜の一部を除去して前記発光面を含む面を露出させる工程と、前記第１および第２絶縁膜を貫通するビアを形成する工程と、前記第２絶縁膜上に配線層を形成する工程と、を備える。

Description

画像表示装置の製造方法および画像表示装置
　本発明の実施形態は、画像表示装置の製造方法および画像表示装置に関する。
　高輝度、広視野角、高コントラストで低消費電力の薄型の画像表示装置の実現が望まれている。このような市場要求に対応するように、自発光素子を利用した表示装置の開発が進められている。
　自発光素子として、微細発光素子であるマイクロＬＥＤを用いた表示装置の登場が期待されている。マイクロＬＥＤを用いた表示装置の製造方法として、個々に形成されたマイクロＬＥＤを駆動回路に順次転写する方法が紹介されている。しかしながら、フルハイビジョンや４Ｋ、８Ｋ等と高画質になるにつれて、マイクロＬＥＤの素子数が多くなると、多数のマイクロＬＥＤを個々に形成して、駆動回路等を形成した基板に順次転写するのでは、転写工程に膨大な時間を要する。さらに、マイクロＬＥＤと駆動回路等との接続不良等が発生し、歩留りの低下を生じるおそれがある。
　Ｓｉ基板上に発光層を含む半導体層を成長させ、半導体層に電極を形成した後、駆動回路が形成された回路基板に貼り合わせる技術が知られている（たとえば、特許文献１参照）。
特開２００２－１４１４９２号公報
　本発明の一実施形態は、発光素子の転写工程を短縮し、歩留りを向上した画像表示装置の製造方法を提供する。
　本発明の一実施形態に係る画像表示装置の製造方法は、発光層を含む半導体層を第１基板上に形成した第２基板を準備する工程と、第３基板上に第１メタル層を形成する工程と、前記第１メタル層に前記半導体層を貼り合わせる工程と、前記第１基板を除去する工程と、前記半導体層をエッチングして、前記第１メタル層上の底面と前記底面に対向して設けられた発光面とを含む発光素子を形成する工程と、前記第３基板および前記発光素子を覆う第１絶縁膜を形成する工程と、前記第１絶縁膜上に回路素子を形成する工程と、前記回路素子および前記第１絶縁膜を覆う第２絶縁膜を形成する工程と、前記第１絶縁膜の一部および前記第２絶縁膜の一部を除去して前記発光面を含む面を露出させる工程と、前記第２絶縁膜上に配線層を形成する工程と、を備える。
　本発明の一実施形態に係る画像表示装置の製造方法は、発光層を含む半導体層を第１基板上に形成した第２基板を準備する工程と、前記第２基板上に第２メタル層を形成する工程と、第３基板に前記第２メタル層を介して前記半導体層を貼り合わせる工程と、前記第１基板を除去する工程と、前記半導体層をエッチングして、前記第２メタル層上の底面と前記底面に対向して設けられた発光面とを含む発光素子を形成する工程と、前記第３基板および前記発光素子を覆う第１絶縁膜を形成する工程と、前記第１絶縁膜上に回路素子を形成する工程と、前記回路素子および前記第１絶縁膜を覆う第２絶縁膜を形成する工程と、前記第１絶縁膜の一部および前記第２絶縁膜の一部を除去して前記発光素子の発光面を含む面を露出させる工程と、前記第２絶縁膜上に形成された配線層を形成する工程と、を備える。
　本発明の一実施形態に係る画像表示装置は、第１面を有する基板と、前記第１面上に設けられた導電層と、前記導電層上に底面を有し、前記底面に対向する面である発光面を含む発光素子と、前記発光素子の側面および前記導電層を覆う第１絶縁膜と、前記第１絶縁膜上に設けられた回路素子と、前記回路素子および前記第１絶縁膜を覆う第２絶縁膜と、前記第２絶縁膜上に設けられた配線層と、を備える。
　本発明の一実施形態に係る画像表示装置は、第１面を有する基板と、前記第１面上に設けられた導電層と、前記導電層上に底面を有し、前記底面に対向する面に複数の発光面を含む半導体層と、前記半導体層の側面および前記導電層を覆う第１絶縁膜と、前記第１絶縁膜上に設けられた複数のトランジスタと、前記複数のトランジスタおよび前記第１絶縁膜を覆う第２絶縁膜と、前記第２絶縁膜上に設けられた配線層と、を備える。
　本発明の一実施形態によれば、発光素子の転写工程を短縮し、歩留りを向上した画像表示装置の製造方法が実現される。
第１の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。 第１の実施形態の変形例に係る画像表示装置の一部を模式的に示す断面図である。 第１の実施形態の画像表示装置を例示する模式的なブロック図である。 第１の実施形態の画像表示装置の一部を例示する模式的な平面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な斜視図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の変形例の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の変形例の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第１の実施形態に係る画像表示装置を例示する模式的な斜視図である。 第２の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。 第２の実施形態の画像表示装置を例示する模式的なブロック図である。 第２の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第２の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第２の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第２の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第２の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第２の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第２の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第２の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第２の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第３の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。 第３の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第３の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第３の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第３の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第３の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第３の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第４の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。 第４の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第４の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第５の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。 第５の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第５の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第６の実施形態に係る画像表示装置の一部を例示する模式的な断面図である。 第６の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第６の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第６の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第６の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第６の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第６の実施形態の画像表示装置の製造方法を例示する模式的な断面図である。 第６の実施形態の変形例に係る画像表示装置の一部を例示する模式的な断面図である。 第６の実施形態の変形例の画像表示装置の製造方法を例示する模式的な断面図である。 第６の実施形態の変形例の画像表示装置の製造方法を例示する模式的な断面図である。 第６の実施形態の変形例の画像表示装置の製造方法を例示する模式的な断面図である。 第６の実施形態の変形例の画像表示装置の製造方法を例示する模式的な断面図である。 第６の実施形態の変形例の画像表示装置の製造方法を例示する模式的な断面図である。 画素ＬＥＤ素子の特性を例示するグラフである。 第７の実施形態に係る画像表示装置を例示するブロック図である。 第７の実施形態の変形例に係る画像表示装置を例示するブロック図である。
　以下、図面を参照しつつ、本発明の実施形態について説明する。
　なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
　なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して詳細な説明を適宜省略する。
　（第１の実施形態）
　図１は、本実施形態に係る画像表示装置の一部を例示する模式的な断面図である。
　図１には、本実施形態の画像表示装置のサブピクセル２０の構成が模式的に示されている。画像表示装置に表示される画像を構成するピクセルは、複数のサブピクセル２０によって構成されている。
　以下では、ＸＹＺの３次元座標系を用いて説明することがある。サブピクセル２０は、後述する図１５のように、２次元平面状に配列されている。サブピクセル２０が配列された２次元平面をＸＹ平面とする。サブピクセル２０は、Ｘ軸方向およびＹ軸方向に沿って配列されている。図１は、後述の図４のＡＡ'線における矢視断面を表しており、ＸＹ平面に垂直な複数の平面における断面を１つの平面上でつなげた断面図としている。他の図においても、図１のように、ＸＹ平面に垂直な複数の平面における断面図では、Ｘ軸およびＹ軸は図示されず、ＸＹ平面に垂直なＺ軸が示されている。つまり、これらの図では、Ｚ軸に垂直な平面がＸＹ平面とされている。なお、便宜上、Ｚ軸の正方向を「上」や「上方」、Ｚ軸の負方向を「下」や「下方」のようにいうことがあるが、Ｚ軸に沿う方向は、必ずしも重力がかかる方向であるとは限らない。また、Ｚ軸に沿った方向の長さを高さということがある。
　サブピクセル２０は、ＸＹ平面にほぼ平行な発光面１５１Ｓを有している。発光面１５１Ｓは、主として、ＸＹ平面に直交するＺ軸の正方向に向かって光を放射する面である。
　図１に示すように、画像表示装置のサブピクセル２０は、基板１０２と、導電層１３０と、発光素子１５０と、第１層間絶縁膜１５６と、トランジスタ１０３と、第２層間絶縁膜１０８と、配線層１１０と、を含む。
　本実施形態では、発光素子１５０が形成される基板１０２は、透光性基板であり、たとえばガラス基板である。基板１０２は、第１面１０２ａを有している。第１面１０２ａは、ＸＹ平面にほぼ平行な面である。発光素子１５０は、第１面１０２ａ上に形成される。発光素子１５０は、第１層間絶縁膜１５６を介して設けられたトランジスタ１０３によって駆動される。トランジスタ１０３は、薄膜トランジスタ（Thin Film Transistor、ＴＦＴ）であり、第１層間絶縁膜１５６上に形成されている。ＴＦＴを含む回路素子を大型のガラス基板上に形成するプロセスは、液晶パネルや有機ＥＬパネル等の製造のために確立しており、既存のプラントを利用することができる利点がある。
　サブピクセル２０は、カラーフィルタ１８０をさらに含む。カラーフィルタ１８０（波長変換部材）は、表面樹脂層１７０上に、透明薄膜接着層１８８を介して設けられている。表面樹脂層１７０は、第２層間絶縁膜１０８および配線層１１０上に設けられている。
　以下、サブピクセル２０の構成について、詳細に説明する。
　導電層１３０は、第１面１０２ａ上に設けられている。導電層１３０は、接続プレート１３０ａ（第１部分）を含む。発光素子１５０は、接続プレート１３０ａ上に設けられている。接続プレート１３０ａは、ＸＹ平面視で、方形あるいは任意の多角形、楕円形、円形等の形状を有する膜状または層状、板状の導電性を有する部材である。接続プレート１３０ａは、発光素子１５０の底面１５３Ｂで電気的に接続されている。
　導電層１３０および接続プレート１３０ａは、たとえばＡｌやＡｌの合金、ＡｌとＴｉ等との積層膜等によって形成されている。たとえば、ＡｌとＴｉの積層膜では、Ｔｉの薄膜上にＡｌが積層され、さらにＡｌ上にＴｉが積層されている。そのため、接続プレート１３０ａは、光反射性を有する。ＡｌやＴｉ等の金属層上にＡｇ等の光反射性の高い金属材料を設けることによって、さらに光反射性を向上させることができる。
　発光素子１５０は、接続プレート１３０ａ上に設けられている。接続プレート１３０ａは、好ましくは、発光素子１５０ごとに設けられている。
　発光素子１５０は、底面１５３Ｂと発光面１５１Ｓとを含む。発光素子１５０は、接続プレート１３０ａ上に底面１５３Ｂを有する角柱状または円柱状の素子である。底面１５３Ｂは、接続プレート１３０ａ上に設けられ、接続プレート１３０ａに電気的に接続されている。発光面１５１Ｓは、発光素子１５０の底面１５３Ｂに対向する面である。
　好ましくは、接続プレート１３０ａの外周は、ＸＹ平面視で、発光素子１５０を投影したときに発光素子の外周を含むように設定されている。接続プレート１３０ａは、光反射性を有することによって、発光素子１５０の下方への散乱光を発光面１５１Ｓ側に反射して、実質的に発光効率を向上する。
　好ましくは、接続プレート１３０ａの外周は、後述するトランジスタ１０３を接続プレート１３０ａを含むＸＹ平面に投影したときに、トランジスタ１０３の外周を含まないように設定される。トランジスタ１０３は、接続プレート１３０ａからの反射光を受けにくくなり、誤動作等を生じる確率を十分に低減させることができる。トランジスタの外周とは、ＴＦＴチャネル１０４の外周をいうものとする。
　発光素子１５０は、ｐ形半導体層１５３と、発光層１５２と、ｎ形半導体層１５１と、を含む。ｐ形半導体層１５３、発光層１５２およびｎ形半導体層１５１は、底面１５３Ｂから発光面１５１Ｓに向かってこの順に積層されている。したがって、ｐ形半導体層１５３は、接続プレート１３０ａに電気的に接続されている。
　発光素子１５０が角柱状の形状の場合には、発光素子１５０のＸＹ平面視の形状は、たとえばほぼ正方形または長方形である。発光素子１５０のＸＹ平面視の形状が方形を含む多角形の場合には、発光素子１５０の角部は丸くてもよい。発光素子１５０のＸＹ平面視の形状が円柱状の形状の場合には、発光素子１５０のＸＹ平面視の形状は、円形に限らず、たとえば楕円形であってもよい。平面視での発光素子の形状や配置等を適切に選定することによって、レイアウトの自由度が向上する。
　発光素子１５０には、たとえば、ＩｎＸＡｌＹＧａ１－Ｘ－ＹＮ（０≦Ｘ、０≦Ｙ、Ｘ＋Ｙ＜１）等の発光層を含む窒化ガリウム系化合物半導体が好適に用いられる。以下では、上述の窒化ガリウム系化合物半導体を、単に窒化ガリウム（ＧａＮ）と呼ぶことがある。本発明の一実施形態における発光素子１５０は、いわゆる発光ダイオードである。発光素子１５０が発光する光の波長は、近紫外域から可視光域の範囲の波長であればよく、たとえば４６７ｎｍ±２０ｎｍ程度である。発光素子１５０が発光する光の波長は、４１０ｎｍ±２０ｎｍ程度の青紫発光としてもよい。発光素子１５０が発光する光の波長は、上述の値に限らず、適切なものとすることができる。
　発光層１５２のＸＹ平面視における面積は、赤、緑、青のサブピクセルの発光色に応じて設定される。以下、ＸＹ平面視における面積を単に面積ということがある。発光層１５２の面積は、視感度やカラーフィルタ１８０の後述する色変換部１８２の変換効率等によって適切に設定される。つまり、各発光色のサブピクセル２０の発光層１５２の面積は、同一とされる場合もあり、発光色ごとに異なる場合もある。なお、発光層１５２の面積とは、ＸＹ平面に投影された発光層１５２の外周が囲む領域の面積である。
　第１層間絶縁膜（第１絶縁膜）１５６は、第１面１０２ａおよび導電層１３０を覆っている。第１層間絶縁膜１５６は、発光素子１５０の側面を覆っている。第１層間絶縁膜１５６は、発光面１５１Ｓを覆っていない。第１層間絶縁膜１５６は、発光素子１５０同士を絶縁する。第１層間絶縁膜１５６は、発光素子１５０を、トランジスタ１０３等の回路素子から絶縁する。第１層間絶縁膜１５６は、トランジスタ１０３等の回路素子等を形成するための平坦面を提供する。第１層間絶縁膜１５６は、発光素子１５０を覆うことによって、トランジスタ１０３等を形成する場合の熱ストレス等から、発光素子１５０を保護する。
　第１層間絶縁膜１５６は、有機絶縁材料等の誘電体によって形成されている。第１層間絶縁膜１５６に用いられる有機絶縁材料は、好ましくは白色樹脂である。白色樹脂が発光素子１５０の横方向の出射光やカラーフィルタ１８０の界面等に起因する戻り光を反射するので、第１層間絶縁膜１５６を白色樹脂にすることは、発光素子１５０の発光効率の実質的な向上に貢献する。
　白色樹脂は、ＳＯＧ（Spin On Glass）等のシリコン系樹脂やノボラック型フェノール系樹脂等の透明樹脂に、ミー（Mie）散乱効果を有する散乱性微粒子を分散させることによって形成される。散乱性微粒子は、無色または白色であり、発光素子１５０が発光する光の波長の１／１０程度から数倍程度の直径を有する。好適に用いられる散乱性微粒子は、光の波長の１／２程度の直径を有する。たとえば、このような散乱性微粒子としては、ＴｉＯ２、Ａｌ２ＳＯ３、ＺｎＯ等が挙げられる。
　あるいは、白色樹脂は、透明樹脂内に分散された多数の微細な空孔などを活用することによっても、形成されることができる。第１層間絶縁膜１５６を白色化する場合には、ＳＯＧ等に重ねて、たとえば、ＡＬＤ（Atomic-Layer-Deposition）やＣＶＤ（Chemical Vapor Deposition）で形成されたＳｉＯ２膜等を用いてもよい。
　第１層間絶縁膜１５６は、黒色樹脂であってもよい。第１層間絶縁膜１５６を黒色樹脂とすることによって、サブピクセル２０内における光の散乱が抑制され、迷光がより効果的に抑制される。迷光が抑制された画像表示装置は、よりシャープな画像を表示することが可能である。
　第１層間絶縁膜１５６上にわたって、ＴＦＴ下層膜１０６が形成されている。ＴＦＴ下層膜１０６は、トランジスタ１０３の形成時に平坦性を確保するとともに、加熱処理時にトランジスタ１０３のＴＦＴチャネル１０４を汚染等から保護する目的で設けられている。ＴＦＴ下層膜１０６は、たとえばＳｉＯ２等の絶縁膜である。
　トランジスタ１０３は、ＴＦＴ下層膜１０６上に形成されている。ＴＦＴ下層膜１０６上には、トランジスタ１０３のほか、他のトランジスタやキャパシタ等の回路素子が形成され、配線等によって回路１０１を構成している。たとえば、後述する図３において、トランジスタ１０３は、駆動トランジスタ２６に対応する。そのほか図３において、選択トランジスタ２４やキャパシタ２８等が回路素子である。回路１０１は、ＴＦＴチャネル１０４、絶縁層１０５、第２層間絶縁膜１０８、ビア１１１ｓ，１１１ｄおよび配線層１１０を含むものとする。
　トランジスタ１０３は、この例では、ｎチャネルの薄膜トランジスタ（Thin Film Transistor、ＴＦＴ）である。トランジスタ１０３は、ＴＦＴチャネル１０４と、ゲート１０７と、を含む。ＴＦＴチャネル１０４は、好ましくは、低温ポリシリコン（Low Temperature Poly Silicon、ＬＴＰＳ）プロセスによって形成されている。ＬＴＰＳプロセスでは、ＴＦＴチャネル１０４は、ＴＦＴ下層膜１０６上に形成されたアモルファスＳｉの領域を多結晶化し、活性化することによって形成される。たとえば、アモルファスＳｉの領域の多結晶化、活性化には、レーザアニーリングが用いられる。ＬＴＰＳプロセスによって形成されたＴＦＴは、十分高い移動度を有する。
　ＴＦＴチャネル１０４は、領域１０４ｓ，１０４ｉ，１０４ｄを含む。領域１０４ｓ，１０４ｉ，１０４ｄは、いずれもＴＦＴ下層膜１０６上に設けられている。領域１０４ｉは、領域１０４ｓと領域１０４ｄとの間に設けられている。領域１０４ｓ，１０４ｄは、リン（Ｐ）等のｎ形不純物がドープされており、ビア１１１ｓ，１１１ｄとオーミック接続されている。
　ゲート１０７は、絶縁層１０５を介して、ＴＦＴチャネル１０４上に設けられている。絶縁層１０５は、ＴＦＴチャネル１０４とゲート１０７とを絶縁するとともに、隣接する他の回路素子から絶縁するために設けられている。領域１０４ｓよりも高い電位がゲート１０７に印加されると、領域１０４ｉにチャネルが形成されることによって、領域１０４ｓ，１０４ｄ間に流れる電流を制御することができる。
　絶縁層１０５は、たとえばＳｉＯ２である。絶縁層１０５は、覆っている領域に応じてＳｉＯ２やＳｉ３Ｎ４等を含む多層の絶縁層であってもよい。
　ゲート１０７は、たとえば多結晶Ｓｉで形成されていてもよいし、Ｗ、Ｍｏ等の高融点金属で形成されていてもよい。ゲート１０７の多結晶Ｓｉ膜は、たとえばＣＶＤ等によって形成されている。
　第２層間絶縁膜１０８は、ゲート１０７および絶縁層１０５上に設けられている。第２層間絶縁膜１０８は、たとえば第１層間絶縁膜１５６と同じ材料で形成されている。つまり、第２層間絶縁膜１０８は、白色樹脂やＳｉＯ２等の無機膜等で形成されている。第２層間絶縁膜１０８は、配線層１１０の形成のための平坦化膜としても機能する。
　第１層間絶縁膜１５６、ＴＦＴ下層膜１０６、絶縁層１０５および第２層間絶縁膜１０８は、上述のとおり構成されているので、発光面１５１Ｓの上部には設けられていない。つまり、発光面１５１Ｓは、開口１５８により、第１層間絶縁膜１５６、ＴＦＴ下層膜１０６、絶縁層１０５および第２層間絶縁膜１０８から露出されている。後述するように、開口１５８は、表面樹脂層１７０で充填されている。
　ビア１１１ｓ，１１１ｄは、第２層間絶縁膜１０８および絶縁層１０５を貫通して設けられている。配線層１１０は、第２層間絶縁膜１０８上に形成されている。配線層１１０は、電位の異なり得る複数の配線を含んでいる。この例では、配線層１１０は、配線１１０ｓ，１１０ｄ，１１０ａを含んでいる。
　配線１１０ｓの一部は、領域１０４ｓの上方に設けられている。配線１１０ｓは、たとえば後述する図３に示される接地線４に接続されている。配線１１０ｄの一部は、領域１０４ｄの上方に設けられている。配線１１０ｄの他の一部は、発光面１５１Ｓの近傍に設けられているが、発光面１５１Ｓには接続されていない。配線１１０ａの一部は、接続プレート１３０ａの上方に設けられている。配線１１０ａは、たとえば後述する図３に示される電源線３に接続されている。
　図１以降の各断面図においては、配線層の符号は、特に断らない限り、その配線層に含まれる１つの配線の横の位置に表示するものとする。
　透光性電極１５９ｄは、配線１１０ｄ上にわたって設けられている。透光性電極１５９ｄは、発光面１５１Ｓ上にわたって設けられている。透光性電極１５９ｄは、配線１１０ｄと発光面１５１Ｓとの間にも設けられており、配線１１０ｄおよび発光面１５１Ｓを電気的に接続している。
　透光性電極１５９ｓは、配線１１０ｓ上にわたって設けられている。透光性電極１５９ｓは、配線１１０ｓとともに、たとえば図３の回路の接地線４に接続される。透光性電極１５９ａは、配線１１０ａ上にわたって設けられている。透光性電極１５９ａは、配線１１０ａとともに、たとえば図３の回路の電源線３に接続される。透光性電極１５９ｄ、透光性電極１５９ｓおよび透光性電極１５９ａは、透光性の導電膜で形成される。透光性電極１５９ｄ，１５９ｓ，１５９ａには、ＩＴＯ膜やＺｎＯ膜等が好適に用いられる。
　発光面１５１Ｓは、この例のように、好ましくは粗面加工されている。発光素子１５０は、発光面１５１Ｓが粗面とされている場合には、光の取出効率を向上させることができる。
　発光面１５１Ｓ上に透光性電極１５９ｄを設けることによって、透光性電極１５９ｄとｎ形半導体層１５１との接続面積を大きくして、発光面１５１Ｓの面積を実質的に大きくすることができ、接続抵抗を小さくすることができる。また、発光面１５１Ｓの面積を実質的に大きくすることができるので、発光効率を向上させることができる。発光面１５１Ｓが粗面とされているので、発光面１５１Ｓと透光性電極１５９ｄとの接続面積を増大させて、接触抵抗を低減することによって、発光効率をさらに向上させることができる。
　ビア１１１ｓは、配線１１０ｓと領域１０４ｓとの間に設けられ、配線１１０ｓおよび領域１０４ｓを電気的に接続している。ビア１１１ｄは、配線１１０ｄと領域１０４ｄとの間に設けられ、配線１１０ｄおよび領域１０４ｄを電気的に接続している。
　配線１１０ｓは、ビア１１１ｓを介して、領域１０４ｓに接続されている。領域１０４ｓは、トランジスタ１０３のソース領域である。したがって、トランジスタ１０３のソース領域は、ビア１１１ｓおよび配線１１０ｓを介して、接地線４に電気的に接続される。
　配線１１０ｄおよび透光性電極１５９ｄは、ビア１１１ｄを介して、領域１０４ｄに接続されている。領域１０４ｄは、トランジスタ１０３のドレイン領域である。したがって、トランジスタ１０３のドレイン領域は、ビア１１１ｄ、配線１１０ｄおよび透光性電極１５９ｄを介して、ｎ形半導体層１５１に電気的に接続されている。
　ビア１６１ａは、第２層間絶縁膜１０８、絶縁層１０５、ＴＦＴ下層膜１０６および第１層間絶縁膜１５６を貫通して設けられている。ビア１６１ａは、配線１１０ａと接続プレート１３０ａとの間に設けられ、配線１１０ａおよび接続プレート１３０ａを電気的に接続する。したがって、ｐ形半導体層１５３は、接続プレート１３０ａ、ビア１６１ａ、配線１１０ａおよび透光性電極１５９ａを介して、たとえば図３の回路の電源線３に電気的に接続される。
　配線層１１０およびビア１１１ｓ，１１１ｄ，１６１ａは、たとえばＡｌやＡｌの合金、ＡｌとＴｉ等との積層膜等によって形成されている。たとえば、ＡｌとＴｉの積層膜では、Ｔｉの薄膜上にＡｌが積層され、さらにＡｌ上にＴｉが積層されている。
　表面樹脂層１７０は、第２層間絶縁膜１０８、配線層１１０および透光性電極１５９ｓ，１５９ｄ，１５９ａを覆っている。表面樹脂層１７０は、開口１５８内にも充填されている。表面樹脂層１７０は、透光性電極１５９ｄを介して、発光面１５１Ｓ上に設けられている。開口１５８内に充填された表面樹脂層１７０は、第１層間絶縁膜１５６、ＴＦＴ下層膜１０６、絶縁層１０５および第２層間絶縁膜１０８のそれぞれの側面を覆うように設けられた透光性電極１５９ｄ上に設けられている。表面樹脂層１７０は、透明樹脂であり、層間絶縁膜１５６および配線層１１０を保護するとともに、カラーフィルタ１８０を接着するための平坦化面を提供する。
　カラーフィルタ１８０は、遮光部１８１と色変換部１８２とを含む。色変換部１８２は、発光素子１５０の発光面１５３Ｓの直上に発光面１５３Ｓの形状に応じて設けられている。カラーフィルタ１８０では、色変換部１８２以外の部分は、遮光部１８１とされている。遮光部１８１は、いわゆるブラックマトリクスであり、隣接する色変換部１８２から発光される光の混色等によるにじみを低減し、シャープな画像を表示することを可能にする。
　色変換部１８２は、１層または２層以上とされる。図１には、色変換部１８２が２層の場合が示されている。色変換部１８２が１層であるか２層であるかは、サブピクセル２０が発光する光の色、すなわち波長によって決定される。サブピクセル２０の発光色が赤の場合には、好ましくは、色変換部１８２は、色変換層１８３および赤色の光を通過させるフィルタ層１８４の２層とされる。サブピクセル２０の発光色が緑の場合には、好ましくは、色変換部１８２は、色変換層１８３および緑色の光を通過させるフィルタ層１８４の２層とされる。サブピクセル２０の発光色が青の場合には、好ましくは１層とされる。
　色変換部１８２が２層の場合には、１層目が色変換層１８３であり、２層目がフィルタ層１８４である。１層目の色変換層１８３は、発光素子１５０により近い位置に設けられている。フィルタ層１８４は、色変換層１８３上に積層されている。
　色変換層１８３は、発光素子１５０が発光する光の波長を所望の波長に変換する。赤色を発光するサブピクセル２０の場合には、発光素子１５０の波長である４６７ｎｍ±２０ｎｍの光を、たとえば６３０ｎｍ±２０ｎｍ程度の波長の光に変換する。緑色を発光するサブピクセル２０の場合には、発光素子１５０の波長である４６７ｎｍ±２０ｎｍの光を、たとえば５３２ｎｍ±２０ｎｍ程度の波長の光に変換する。
　フィルタ層１８４は、色変換層１８３で色変換されずに残存した青色発光の波長成分を遮断する。
　サブピクセル２０が発光する光の色が青色の場合には、サブピクセル２０は、色変換層１８３を介して光を出力してもよいし、色変換層１８３を介さずにそのまま出力するようにしてもよい。発光素子１５０が発光する光の波長が４６７ｎｍ±２０ｎｍ程度の場合には、サブピクセル２０は、色変換層１８３を介さずに光を出力してもよい。発光素子１５０が発光する光の波長を４１０ｎｍ±２０ｎｍとする場合には、出力する光の波長を４６７ｎｍ±２０ｎｍ程度に変換するために、１層の色変換層１８３を設けることが好ましい。
　青色のサブピクセル２０の場合であっても、サブピクセル２０は、フィルタ層１８４を有してもよい。青色のサブピクセル２０に青色の光が透過するフィルタ層１８４を設けることによって、発光素子１５０の表面で生じる青色の光以外の微小な外光反射が抑制される。
　図２は、本実施形態の変形例に係る画像表示装置の一部を模式的に示す断面図である。
　図２の場合には、サブピクセル２０ａは、発光素子１５０ａと配線１１０ｄ１との接続方法が上述の第１の実施形態の場合と相違する。本変形例では、配線１１０ｓ，１１０ｄ１，１１０ａ上に透光性電極を設けていない点でも第１の実施形態の場合と相違する。他の点では、本変形例は、第１の実施形態の場合と同じであり、同一の構成要素には、同一の符号を付して詳細な説明を適宜省略する。なお、図２では、表面樹脂層１７０から上部の構造も表示している。これらの上部構造も第１の実施形態の場合と同じである。
　図２に示すように、サブピクセル２０ａは、発光素子１５０ａと、配線１１０ｄ１と、を含む。配線１１０ｄ１の一部は、領域１０４ｄの上方に設けられている。配線１１０ｄ１の他の一部は、発光面１５１Ｓまで延伸して設けられており、その先端は、発光面１５１Ｓを含む面に接続されている。発光面１５１Ｓを含む面は、発光面１５１Ｓと同一の平面内の面である。配線１１０ｄ１の先端は、この面上の発光面１５１Ｓ以外の面に接続されている。この例では、発光面１５１Ｓは、粗面化されていないが、粗面化されていてもよい。粗面化しない場合には、粗面化のための工程を省略することができる。
　本実施形態では、上述に示したサブピクセル２０，２０ａの構成のいずれかを含むことができる。
　図３は、本実施形態に係る画像表示装置を例示する模式的なブロック図である。
　図３に示すように、本実施形態の画像表示装置１は、表示領域２を備える。表示領域２には、サブピクセル２０が配列されている。サブピクセル２０は、たとえば格子状に配列されている。たとえば、サブピクセル２０は、Ｘ軸に沿ってｎ個配列され、Ｙ軸に沿ってｍ個配列される。
　ピクセル１０は、異なる色の光を発光する複数のサブピクセル２０を含む。サブピクセル２０Ｒは、赤色の光を発光する。サブピクセル２０Ｇは、緑色の光を発光する。サブピクセル２０Ｂは、青色の光を発光する。３種類のサブピクセル２０Ｒ，２０Ｇ，２０Ｂが所望の輝度で発光することによって、１つのピクセル１０の発光色および輝度が決定される。
　１つのピクセル１０は、３つのサブピクセル２０Ｒ，２０Ｇ，２０Ｂを含んでおり、サブピクセル２０Ｒ，２０Ｇ，２０Ｂは、たとえば図３に示すように、Ｘ軸上を直線状に配列されている。各ピクセル１０は、同じ色のサブピクセルが同じ列に配列されていてもよいし、この例のように、列ごとに異なる色のサブピクセルが配列されていてもよい。
　画像表示装置１は、電源線３および接地線４をさらに有する。電源線３および接地線４は、サブピクセル２０の配列に沿って、格子状に布線されている。電源線３および接地線４は、各サブピクセル２０に電気的に接続され、電源端子３ａとＧＮＤ端子４ａとの間に接続された直流電源から各サブピクセル２０に電力を供給する。電源端子３ａおよびＧＮＤ端子４ａは、電源線３および接地線４の端部にそれぞれ設けられ、表示領域２の外部に設けられた直流電源回路に接続される。電源端子３ａは、ＧＮＤ端子４ａを基準にして正の電圧が供給される。
　画像表示装置１は、走査線６および信号線８をさらに有する。走査線６は、Ｘ軸に平行な方向に布線されている。つまり、走査線６は、サブピクセル２０の行方向の配列に沿って布線されている。信号線８は、Ｙ軸に平行な方向に布線されている。つまり、信号線８は、サブピクセル２０の列方向の配列に沿って布線されている。
　画像表示装置１は、行選択回路５および信号電圧出力回路７をさらに有する。行選択回路５および信号電圧出力回路７は、表示領域２の外縁に沿って設けられている。行選択回路５は、表示領域２の外縁のＹ軸方向に沿って設けられている。行選択回路５は、各列のサブピクセル２０に走査線６を介して電気的に接続され、各サブピクセル２０に選択信号を供給する。
　信号電圧出力回路７は、表示領域２の外縁のＸ軸方向に沿って設けられている。信号電圧出力回路７は、各行のサブピクセル２０に信号線８を介して電気的に接続され、各サブピクセル２０に信号電圧を供給する。
　サブピクセル２０は、発光素子２２と、選択トランジスタ２４と、駆動トランジスタ２６と、キャパシタ２８と、を含む。図３および後述する図４において、選択トランジスタ２４はＴ１と表示され、駆動トランジスタ２６はＴ２と表示され、キャパシタ２８はＣｍと表示されることがある。
　発光素子２２は、駆動トランジスタ２６と直列に接続されている。本実施形態では、駆動トランジスタ２６はｎチャネルのＴＦＴであり、駆動トランジスタ２６のドレイン電極に、発光素子２２のカソード電極が接続されている。駆動トランジスタ２６および選択トランジスタ２４の主電極は、ドレイン電極およびソース電極である。発光素子２２のアノード電極は、ｐ形半導体層に接続されている。発光素子２２のカソード電極は、ｎ形半導体層に接続されている。発光素子２２および駆動トランジスタ２６の直列回路は、電源線３と接地線４との間に接続されている。駆動トランジスタ２６は、図１におけるトランジスタ１０３に対応し、発光素子２２は、図１における発光素子１５０に対応する。発光素子２２に流れる電流は、駆動トランジスタ２６のゲート－ソース間に印加される電圧によって決定され、発光素子２２は、流れる電流に応じた輝度で発光する。
　選択トランジスタ２４は、駆動トランジスタ２６のゲート電極と信号線８との間に主電極を介して接続されている。選択トランジスタ２４のゲート電極は、走査線６に接続されている。駆動トランジスタ２６のゲート電極と接地線４との間には、キャパシタ２８が接続されている。
　行選択回路５は、ｍ行のサブピクセル２０の配列から、１行を選択して走査線６に選択信号を供給する。信号電圧出力回路７は、選択された行の各サブピクセル２０に必要なアナログ電圧値を有する信号電圧を供給する。選択された行のサブピクセル２０の駆動トランジスタ２６のゲート－ソース間には、信号電圧が印加される。信号電圧は、キャパシタ２８によって保持される。駆動トランジスタ２６は、信号電圧に応じた電流を発光素子２２に流す。発光素子２２は、発光素子２２に流れる電流に応じた輝度で発光する。
　行選択回路５は、選択する行を順次切り替えて選択信号を供給する。つまり、行選択回路５は、サブピクセル２０が配列された行を走査する。順次走査されたサブピクセル２０の発光素子２２には、信号電圧に応じた電流が流れて発光する。ＲＧＢ各色のサブピクセル２０が発光する発光色および輝度によって決定された発光色および輝度で各ピクセル１０が発光して表示領域２に画像が表示される。
　図４は、本実施形態の画像表示装置の一部を例示する模式的な平面図である。
　本実施形態では、図１において説明したように、発光素子１５０と駆動用のトランジスタ１０３は、第１層間絶縁膜１５６を介して、Ｚ軸方向に積層されている。換言すると、発光素子１５０は、トランジスタ１０３が形成されている層とは異なる層に形成されている。発光素子１５０は、図３では発光素子２２に対応する。駆動用のトランジスタ１０３は、図３では駆動トランジスタ２６に対応し、Ｔ２とも表記される。煩雑を避けるために、図４では、透光性電極の表示を省略している。
　図４に示すように、発光素子１５０のアノード電極は、接続プレート１３０ａ上に配置され、接続プレート１３０ａと電気的に接続されている。接続プレート１３０ａは、トランジスタ１０３や配線層１１０よりも下層に設けられている。接続プレート１３０ａは、ビア１６１ａを介して、配線１１０ａに電気的に接続される。より具体的には、ビア１６１ａの一端は、接続プレート１３０ａに接続されており、ビア１６１ａの他端は、コンタクトホール１６１ａ１を介して、配線１１０ａに接続されている。
　発光素子１５０のカソード電極は、図１に示したｎ形半導体層１５１によって提供される。配線１１０ｄは、図１に示した透光性電極１５９ｄに覆われている。透光性電極１５９ｄは、発光面１５１Ｓを覆っている。透光性電極１５９ｄは、配線１１０ｄおよび発光面１５１Ｓの間にも設けられているので、発光素子１５０のカソード電極は、配線１１０ｄに電気的に接続される。
　配線１１０ｄの一部は、ビア１１１ｄを介して、トランジスタ１０３のドレイン電極に接続されている。トランジスタ１０３のドレイン電極は、図１に示した領域１０４ｄである。トランジスタ１０３のソース電極は、ビア１１１ｓを介して、配線１１０ｓに接続されている。トランジスタ１０３のソース電極は、図１に示した領域１０４ｓである。この例では、配線層１１０は、接地線４を含んでおり、配線１１０ｓは、接地線４に接続されている。
　この例では、電源線３は、配線層１１０よりもさらに上層に設けられている。図１では図示を省略しているが、配線層１１０上には、さらに層間絶縁膜が設けられている。電源線３は、最上層の層間絶縁膜上に設けられており、接地線４から絶縁されている。
　このように、発光素子１５０は、ビア１６１ａを用いることによって、発光素子１５０よりも上層に設けられた配線１１０ａに電気的に接続されることができる。また、発光素子１５０は、発光面１５１Ｓを露出させる開口１５８を設け、開口１５８にわたって透光性電極１５９ｄを設けることによって、配線１１０ｄを介して、発光素子１５０よりも上層に設けられたトランジスタ１０３に電気的に接続されることができる。
　また、接続プレート１３０ａの外周は、発光素子１５０の外周を含んでいる。接続プレート１３０ａの外周は、ＴＦＴチャネル１０４の外周を含まないように設定されている。発光素子１５０の実質的な発光効率を向上させ、ＴＦＴチャネル１０４を含むトランジスタの光照射による誤動作を防止することができる。
　本実施形態の画像表示装置１の製造方法について説明する。
　図５Ａおよび図５Ｂは、本実施形態の画像表示装置の製造方法を例示する模式的な断面図である。
　図５Ａに示すように、本実施形態の画像表示装置１の製造方法では、複数の半導体成長基板１１９４が準備される。複数の半導体成長基板（第２基板）１１９４は、結晶成長用基板１００１、バッファ層１１４０および半導体層１１５０をそれぞれ含む。結晶成長用基板１００１（第１基板）は、たとえばＳｉ基板やサファイア基板等である。好ましくは、Ｓｉ基板が結晶成長用基板１００１として用いられる。また、後述するように低温スパッタ法やＡＬＤ（Atomic Layer Deposition）等の低温結晶成長プロセスを用いる場合には、より安価なガラス基板等を結晶成長用基板１００１として用いることも可能である。
　バッファ層１１４０は、結晶成長用基板１００１の一方の面に形成されている。バッファ層１１４０は、ＡｌＮ等の窒化物が好適に用いられる。バッファ層１１４０を介して、半導体層１１５０を結晶成長させることによって、ＧａＮの結晶と結晶成長用基板１００１との界面での不整合を緩和することができる。
　半導体層１１５０は、バッファ層１１４０上に形成されている。半導体層１１５０は、ｎ形半導体層１１５１、発光層１１５２およびｐ形半導体層１１５３を含む。ｎ形半導体層１１５１、発光層１１５２およびｐ形半導体層１１５３は、バッファ層１１４０の側から、この順に積層されている。半導体層１１５０の形成には、たとえば気相成長法（Chemical Vapor Deposition、ＣＶＤ法）が用いられ、有機金属気相成長法（Metal Organic Chemical Vapor Deposition、ＭＯＣＶＤ法）が好適に用いられる。あるいは、７００℃以下のプロセス温度でも 、半導体層１１５０は、低温スパッタ法によるエピタキシャル結晶成長が可能であり、これにより耐熱性の低いガラス基板や装置を使うことによって製造コストの低減を図ることができる。半導体層１１５０は、たとえば、ＧａＮを含み、より詳細には、ＩｎＸＡｌＹＧａ１－Ｘ－ＹＮ（０≦Ｘ、０≦Ｙ、Ｘ＋Ｙ＜１）等を含む。
　結晶成長の初期には結晶格子定数の不整合に起因する結晶欠陥を生じる場合があり、結晶欠陥を生じた結晶はｎ形を呈する。そのため、この例のように、半導体層１１５０を、結晶成長用基板１００１上にｎ形半導体層１１５１から形成した場合には、生産プロセス上のマージンを大きくとることができるので、歩留りを向上し易いという長所がある。
　図５Ｂに示すように、基板１０２（第３基板）が準備される。基板１０２の一方の面である第１面１０２ａ上にわたって、メタル層（第１メタル層）１１３０が形成される。メタル層１１３０は、たとえばＡｌやＡｌの合金、ＡｌとＴｉ等との積層膜等によって形成されている。好ましくは、Ａｌ等の金属層上にＡｇ等の光反射性の高い金属材料が設けられる。
　複数の半導体成長基板１１９４では、ｐ形半導体層１１５３の露出面は、メタル層１１３０の露出面に対向して配置される。半導体層１１５０は、メタル層１１３０を介して基板１０２に貼り合わされる。ｐ形半導体層１１５３の露出面にもメタル層を形成し、メタル層の露出面同士を対向させて配置し、互いに貼り合わせるようにしてもよい。
　基板貼り合わせの工程では、たとえば、それぞれの基板を加熱して熱圧着することによって、基板同士を貼り合わることができる。加熱圧着する際に、低融点金属や低融点合金を用いてもよい。低融点金属は、たとえばＳｎやＩｎ等であり、低融点合金は、たとえばＺｎやＩｎ、Ｇａ、Ｓｎ、Ｂｉ等を主成分とした合金とすることができる。
　図５Ｂに示したような基板貼り合わせ工程では、上述のほか、それぞれの基板の貼り合わせ面を化学機械研磨（Chemical Mechanical Polishing、ＣＭＰ）等を用いて平坦化した上で、真空中で貼り合わせ面をプラズマ処理により清浄化して密着させるようにしてもよい。
　基板１０２は、たとえば、１５００ｍｍ×１８００ｍｍ程度のほぼ長方形のガラス基板である。半導体成長基板１１９４は、数１０ｍｍ角から１５０ｍｍ角程度の長方形状または正方形状とされ、ウェハー寸法に換算して、たとえば、４インチから６インチ程度のサイズとされる。基板１０２のサイズは、画像表示装置のサイズ等に応じて、適切に選定される。基板１０２のサイズが、たとえば数１０ｍｍ角から１５０ｍｍ角程度の長方形状や正方形状の場合には、１つの基板１０２に１つの半導体層１１５０を貼り合わせるようにしてもよい。
　図６は、本実施形態の画像表示装置の製造方法を例示する斜視図である。
　図６の矢印の上の図は、複数の基板１１９４が格子状に配置されていることを示している。図６の矢印の下の図は、メタル層１１３０が形成された基板１０２が配置されていることを示している。図６では、格子状に配置された複数の基板１１９４は、半導体層１１５０をメタル層１１３０に対向するように配置され、互いに貼り合わされることを矢印によって示している。
　半導体層１１５０の端部およびその付近では、結晶の品質が低下するため、半導体層１１５０の端部およびその付近に発光素子１５０が形成されないように留意する必要がある。
　図６に示すように、半導体層１１５０の端部は、結晶成長用基板１００１の端部とほぼ一致するように形成されている。そのため、複数の半導体成長基板１１９４は、隣接する基板同士で、なるべく隙間を生じないように、たとえば図６の実線で示したように、格子状に、基板１０２に対向して配置される。半導体層１１５０は、図６の２点鎖線で示したように、基板１０２上に形成されたメタル層１１３０に貼り合わされる。
　１つの基板１０２に複数の半導体層１１５０が貼り合わされた場合には、複数の半導体層１１５０が貼り合わされた基板１０２を分割して、分割数に応じた数量およびサイズの画像表示装置とすることができる。複数の半導体層１１５０が貼り合わされた基板１０２は、カラーフィルタの組み込みの前に分割されてもよいし、カラーフィルタの組み込みの後に分割されてもよい。結晶品質の低下している半導体層１１５０の端部が、表示領域の端部となることが好ましいので、分割する単位は、好ましくは、半導体成長基板１１９４の形状に一致するように設定される。カラーフィルタの組み込み工程については、図１３および図１４Ａ～図１４Ｄに関連して後述する。
　図７Ａ～図８Ｃは、本実施形態の画像表示装置の製造方法を例示する模式的な断面図である。
　図７Ａ～図８Ｃには、基板貼り合わせ工程に関する２種類の変形例が示されている。基板貼り合わせ工程では、図５Ａおよび図５Ｂの工程に代えて、図７Ａおよび図７Ｂの工程とすることができる。また、図５Ａおよび図５Ｂの工程に代えて、図８Ａ～図８Ｃの工程としてもよい。
　図７Ａおよび図７Ｂに示された製造工程では、半導体層１１５０は、図５Ａに示したバッファ層１１４０を介さずに、結晶成長用基板１００１の一方の面に形成される。
　図７Ａに示すように、図５Ａに示した複数の半導体成長基板１１９４に代えて、複数の半導体成長基板１１９４ａが準備される。複数の半導体成長基板１１９４ａは、結晶成長用基板１００１および半導体層１１５０をそれぞれ含む。半導体層１１５０は、結晶成長用基板１００１の一方に面に直接形成されている。半導体層１１５０の形成には、図５Ａの場合と同様に、ＣＶＤ法やＭＯＣＶＤ法等が用いられる。
　図７Ｂに示すように、ｐ形半導体層１１５３の露出面は、第１面１０２ａ上に形成されたメタル層１１３０の露出面に対向して配置される。その後、ｐ形半導体層１１５３の露出面は、メタル層１１３０を介して基板１０２に貼り合わされる。
　図８Ａ～図８Ｃでは、結晶成長用基板１００１上に形成された半導体層１１５０は支持基板１１９０へ転写される。転写された半導体層１１５０は、基板１０２上に形成されたメタル層１１３０を介して、基板１０２に貼り合わされる。
　図８Ａに示すように、複数の半導体成長基板１２９４が準備される。半導体成長基板１２９４は、結晶成長用基板１００１、バッファ層１１４０および半導体層１１５０を含んでいる。半導体成長基板１２９４では、結晶成長用基板１００１の一方の面にバッファ層１１４０が形成され、バッファ層１１４０を介して、半導体層１１５０が形成される。半導体層１１５０では、ｐ形半導体層１１５３、発光層１１５２およびｎ形半導体層１１５１が、バッファ層１１４０の側からこの順で形成される。
　図８Ｂに示すように、支持基板１１９０は、ｎ形半導体層１１５１の露出面に接着される。支持基板１１９０は、たとえば石英ガラスやＳｉ等によって形成されている。
　半導体層１１５０に支持基板１１９０が接着された後には、結晶成長用基板１００１が除去されて、基板１２９５が形成される。結晶成長用基板１００１の除去には、たとえばウェットエッチングやレーザリフトオフが用いられる。
　図８Ｃに示すように、図８Ｂに示したバッファ層１１４０は、ウェットエッチング等によって除去されて、基板１２９５ａが形成される。バッファ層１１４０が除去されて露出されたｐ形半導体層１１５３の露出面は、第１面１０２ａ上に形成されたメタル層１１３０に対向して配置される。半導体層１１５０は、メタル層１１３０を介して、基板１０２に貼り合わされる。
　この製造方法では、結晶成長用基板１００１にバッファ層１１４０を形成し、バッファ層１１４０を介して、半導体層１１５０を形成したが、バッファ層１１４０を介さずに、結晶成長用基板１００１に直接、半導体層１１５０を形成してもよい。
　半導体成長基板１１９４，１１９４ａ，１２９４を形成するまでの工程は、半導体層１１５０を基板１０２に貼り合わせる工程以降を行うプラントと同一のプラントで行ってもよいし、異なるプラントで行ってもよい。たとえば、半導体成長基板１１９４，１１９４ａ，１２９４や支持基板１１９０に接着した後の基板１２９５を第１プラントで製造し、第１プラントとは異なる第２プラントに半導体成長基板１１９４を搬入して、その後の工程を実行してもよい。
　半導体層１１５０を基板１０２に貼り合わせる方法は、上述に限らず、次の方法とすることもできる。すなわち、半導体層１１５０は、結晶成長用基板１００１上に形成後、結晶成長用基板１００１を除去された状態で、容器に収納され、たとえば容器内で支持基板１１９０を装着されて、保管される。保管後、半導体層１１５０は、容器から取り出されて、基板１０２に貼り合わせられる。また、半導体層１１５０を支持基板１１９０に装着することなく、容器に保管される。保管後、半導体層１１５０は、容器から取り出されて、そのまま基板１０２に貼り合わされる。
　基板貼り合わせ工程後の製造工程に戻って説明を続ける。
　図９Ａ～図１１Ｂは、本実施形態の画像表示装置の製造方法を例示する模式的な断面図である。
　図９Ａに示すように、図５Ｂに示した結晶成長用基板１００１は、ウェットエッチングやレーザリフトオフ等によって除去される。また、図５Ｂに示したバッファ層１１４０もウェットエッチング等によって除去される。
　図６において説明したように、複数の半導体成長基板１１９４は、互いに隣接して配置され、基板１０２に貼り合わされる。位置Ｘ１は、互いの隣接する半導体成長基板１１９４のそれぞれの端部が配置される位置である。位置Ｘ１では、半導体層１１５０の端部も互いに隣接し、近接している。
　図９Ｂに示すように、図９Ａに示した半導体層１１５０は、エッチングによって、所望の形状に加工され、発光素子１５０が形成される。発光素子１５０は、位置Ｘ１を含む領域から十分離れた位置に形成される。エッチングによって除去される位置Ｘ１を含む領域は、半導体層１１５０の端部付近の結晶品質を評価し、評価結果にもとづいて決定される。
　発光素子１５０の形成には、たとえばドライエッチングプロセスが用いられ、好適には、異方性プラズマエッチング（Reactive Ion Etching、ＲＩＥ）が用いられる。図９Ａに示したバッファ層１１４０は、発光素子１５０の形成時のマスクとして利用してもよい。その場合には、発光素子１５０上に残留したバッファ層は、発光素子１５０の形成後にウェットエッチング等によって除去される。
　発光素子１５０を形成後、図９Ａに示したメタル層１１３０をエッチングすることによって、導電層１３０が形成される。導電層１３０の形成工程では、接続プレート１３０ａが形成される。このようにして、接続プレート１３０ａ（第１部分）は、第１面１０２ａ上に形成され、発光素子１５０は、接続プレート１３０ａ上に形成される。接続プレート１３０ａの外周は、平面視で、発光素子１５０を投影したときに発光素子１５０の外周を含むように設定されている。
　図１０Ａに示すように、第１面１０２ａ、導電層１３０、接続プレート１３０ａおよび発光素子１５０を覆う第１層間絶縁膜１５６（第１絶縁膜）が形成される。
　図１０Ｂに示すように、ＴＦＴ下層膜１０６は、第１層間絶縁膜１５６上に形成される。ＴＦＴ下層膜１０６は、たとえばＣＶＤ等によって形成される。
　ＴＦＴチャネル１０４は、ＴＦＴ下層膜１０６上に形成される。たとえば、ＬＴＰＳプロセスでは、ＴＦＴチャネル１０４は、次のようにして形成される。まず、アモルファスＳｉがＴＦＴチャネル１０４の形状に成膜される。アモルファスＳｉの成膜には、たとえばＣＶＤ等が用いられる。成膜されたアモルファスＳｉ膜は、レーザアニールによって多結晶化され、ＴＦＴチャネル１０４が形成される。
　その後、ＴＦＴチャネル１０４のソース電極およびドレイン電極は、たとえばイオン注入技術等を用いて、領域１０４ｓ，１０４ｄにリン（Ｐ）等の不純物イオンを導入することによって形成される。これらソース電極およびドレイン電極の形成工程は、ゲート１０７の形成工程の後に行ってもよい。
　絶縁層１０５は、ＴＦＴ下層膜１０６およびＴＦＴチャネル１０４上にわたって形成される。絶縁層１０５は、たとえばＣＶＤ等によって形成される。ゲート１０７は、絶縁層１０５を介して、ＴＦＴチャネル１０４上の位置に形成される。ゲート１０７の形成には、ゲート１０７の材質に応じて、適切な形成法が用いられる。たとえば、ゲート１０７が多結晶Ｓｉの場合には、ＴＦＴチャネル１０４と同様に、アモルファスＳｉをレーザアニールして多結晶化することにより形成される。トランジスタ１０３は、このようにして形成される。
　第２層間絶縁膜１０８（第２絶縁膜）は、絶縁層１０５およびゲート１０７を覆うように設けられる。第２層間絶縁膜１０８の形成には、第２層間絶縁膜１０８の材質に応じて適切な製法が適用される。たとえば、第２層間絶縁膜１０８がＳｉＯ２で形成される場合には、ＡＬＤやＣＶＤ等の技術が用いられる。
　第２層間絶縁膜１０８の平坦度は、配線層１１０を形成することができる程度でよく、必ずしも平坦化工程を行わなくてもよい。第２層間絶縁膜１０８に平坦化工程を施さない場合には、工程数を削減できる。たとえば、発光素子１５０の周囲で、第２層間絶縁膜１０８の厚さが薄くなる箇所がある場合には、第１層間絶縁膜１５６および第２層間絶縁膜１０８を貫通するビアホールの深さは浅くなるので、ビアホールは、十分な開口径を確保することができる。そのため、ビアによる電気的接続を確保することが容易になり、電気的特性の不良による歩留りの低下を抑制することができる。
　図１１Ａに示すように、ビアホール１６２ａは、第２層間絶縁膜１０８、絶縁層１０５、ＴＦＴ下層膜１０６および第１層間絶縁膜１５６を貫通し、接続プレート１３０ａに達するように形成される。開口１５８は、発光面１５１Ｓ上の第２層間絶縁膜１０８、絶縁層１０５、ＴＦＴ下層膜１０６および第１層間絶縁膜１５６を除去することによって、発光面１５１Ｓに達するように形成される。この例のように、発光面１５１Ｓは、ｎ形半導体層１５１の中央部を、ｎ形半導体層１５１の厚さ方向にエッチングを進めるようにしてもよい。発光面１５１Ｓは、この例のように、好ましくは粗面化される。
　ビアホール１１２ｄは、第２層間絶縁膜１０８および絶縁層１０５を貫通し、領域１０４ｄに達するように形成される。ビアホール１１２ｓは、第２層間絶縁膜１０８および絶縁層１０５を貫通し、領域１０４ｓに達するように形成される。ビアホール１６２ａ，１１２ｄ，１１２ｓや開口１５８の形成には、たとえばＲＩＥ等が用いられる。
　図１１Ｂに示すように、ビア１６１ａ（第１ビア）は、図１１Ａに示したビアホール１６２ａに導電材料を充填することによって形成される。ビア１１１ｄ，１１１ｓも、図１１Ａに示したビアホール１１２ｄ，１１２ｓに導電材料を充填することによって、それぞれ形成される。その後、第２層間絶縁膜１０８上に配線層１１０が形成され、配線１１０ａ，１１０ｄ，１１０ｓが形成される。配線層１１０は、ビア１６１ａ，１１１ｄ，１１１ｓの形成と同時に形成されてもよい。
　図１２Ａおよび図１２Ｂは、本実施形態の変形例の画像表示装置の製造方法を例示する模式的な断面図である。
　図１２Ａおよび図１２Ｂは、図２に示したサブピクセル２０ａを形成するための工程を示している。この例では、トランジスタ１０３を形成し、第２層間絶縁膜１０８を形成するまでは、上述した工程と同一の工程を有している。以下では、図１０Ｂの工程以降に、図１２Ａおよび図１２Ｂの工程が実行されるものとして説明する。
　図１２Ａに示すように、図１１Ａの場合と同様に、ビアホール１６２ａ，１１２ｄ，１１２ｓが形成される。開口１５８は、ｎ形半導体層１５１ａに達するように形成される。この例では、ｎ形半導体層１５１ａは、粗面化されていないので、粗面化のためのエッチング工程を省略することができる。
　図１２Ｂに示すように、ビア１６１ａ，１１１ｄ，１１１ｓは、図１２Ａに示したビアホール１６２ａ，１１２ｄ，１１２ｓに導電材料を充填することによって形成される。その後、配線層１１０が形成され、配線１１０ａ，１１０ｄ１，１１０ｓが形成される。ここで、配線１１０ｄ１の一端は、ビア１１１ｄと接続される。配線１１０ｄ１は、ビア１１１ｄと接続された位置から発光面１５１Ｓまで延伸して設けられる。配線１１０ｄ１の他端は、発光面１５１Ｓを含む面に接続される。つまり、配線１１０ｄ１は、ｎ形半導体層１５１に直接接続される。
　このようにして、変形例のサブピクセル２０ａが形成される。
　たとえば図３の回路は、選択トランジスタ２４、駆動トランジスタ２６およびキャパシタ２８によって、発光素子１５０を駆動する駆動回路である。このような駆動回路は、サブピクセル２０，２０ａ内に形成される。駆動回路以外の回路の一部は、サブピクセル２０，２０ａ外のたとえば図１に示した表示領域２の周縁部に形成される。たとえば図３に示した行選択回路５は、駆動トランジスタや選択トランジスタ等と同時に形成され、表示領域２の周縁部に形成される。つまり、行選択回路５は、上述の製造工程によって同時に組み込まれることが可能である。
　信号電圧出力回路７は、微細加工による高集積化が可能な製造プロセスによって製造される半導体デバイスに組み込まれることが望ましい。信号電圧出力回路７は、ＣＰＵや他の回路要素とともに別の基板に実装され、たとえば後述するカラーフィルタの組み込みの前に、あるいは、カラーフィルタの組み込みの後に、たとえば表示領域の周縁部に設けられたコネクタ等を介してサブピクセル２０，２０ａと相互に接続される。
　本実施形態の画像表示装置１では、各発光素子１５０は、発光面１５３Ｓから上方に光を放射することによって、表示領域２に画像を形成することができる。しかし、発光面１５３Ｓよりも下方に光が散乱されると、基板１０２が透光性を有するために、実質的に発光効率が低下する。そこで、たとえば、基板１０２の第１面１０２ａに対向する面の側に、光反射膜や光反射板等を設けることによって、基板１０２方向への光の散乱を発光面１５３Ｓの方向に反射させることができる。このような光反射膜等は、基板１０２に設けてもよいし、画像表示装置１を固定するケースやフレーム等の内部に設けるようにしてもよい。
　図１３は、本実施形態の画像表示装置の製造方法を例示する模式的な断面図である。
　図１３では、矢印の上の図は、カラーフィルタ１８０を含む構成を示しており、矢印の下の図は、上述した工程で形成された発光素子１５０等を含む構造物を示している。図１３は、矢印によって、発光素子１５０等を含む構造物にカラーフィルタを接着する工程を示している。
　図１３では、煩雑さを避けるために、図示された基板１０２上の構成要素以外の構成要素は、表示を省略している。省略している構成要素は、図１に示したＴＦＴチャネル１０４や配線層１１０等を含む回路１０１、およびビア１６１ａである。また、図１３には、カラーフィルタ１８０等の色変換部材の一部が表示されている。図１３および図１４Ａ～図１４Ｄに関連する説明では、発光素子１５０、第１層間絶縁膜１５６、ＴＦＴ下層膜１０６、絶縁層１０５、第２層間絶縁膜１０８および表面樹脂層１７０を含む構造物を発光回路部１７２と呼ぶ。基板１０２、導電層１３０、発光回路部１７２および表示が省略されている構成要素を含む構造物を構造体１１９２と呼ぶ。図１３では、図１に示した回路１０１のうち、ＴＦＴチャネル１０４、ゲート１０７、ビア１１１ｓ，１１１ｄおよび配線層１１０は、表示が省略されている。
　図１３に示すように、カラーフィルタ１８０（波長変換部材）は、一方の面で構造体１１９２に接着される。カラーフィルタ１８０の他方の面は、ガラス基板１８６に接着されている。カラーフィルタ１８０の一方の面には、透明薄膜接着層１８８が設けられており、透明薄膜接着層１８８を介して、構造体１１９２の表面樹脂層１７０の露出面に接着される。
　カラーフィルタ１８０は、この例では、赤色、緑色、青色の順にＸ軸の正方向に色変換部が配列されている。赤色については、１層目に赤色の色変換層１８３Ｒが設けられており、緑色については１層目に緑色の色変換層１８３Ｇが設けられており、いずれも２層目にはフィルタ層１８４がそれぞれ設けられている。青色については、単層の色変換層１８３Ｂが設けられていてもよいし、フィルタ層１８４が設けられていてもよい。各色変換部の間には、遮光部１８１が設けられているが、色変換部の色ごとにフィルタ層１８４の周波数特性を変更することができることはいうまでもない。
　各色の色変換層１８３Ｒ，１８３Ｇ，１８３Ｂの位置を発光素子１５０の位置に合わせて、カラーフィルタ１８０は、構造体１１９２に貼り付けられる。
　図１４Ａ～図１４Ｄは、本実施形態の画像表示装置の製造方法の変形例を示す模式的な断面図である。
　図１４Ａ～図１４Ｄには、カラーフィルタをインクジェット方式で形成する方法が示されている。
　図１４Ａに示すように、基板１０２に発光素子１５０等の構成要素が形成された構造体１１９２が準備される。
　図１４Ｂに示すように、構造体１１９２上に遮光部１８１が形成される。遮光部１８１は、たとえばスクリーン印刷やフォトリソグラフィ技術等を用いて形成される。
　図１４Ｃに示すように、発光色に応じた蛍光体は、インクジェットノズルから噴出され、色変換層１８３を形成する。蛍光体は、遮光部１８１が形成されていない領域を着色する。蛍光体は、たとえば一般的な蛍光体材料やペロブスカイト蛍光体材料、量子ドット蛍光体材料を用いた蛍光塗料が用いられる。ペロブスカイト蛍光体材料や量子ドット蛍光体材料を用いた場合には、各発光色を実現できるとともに、単色性が高く、色再現性を高くできるので好ましい。インクジェットノズルによる描画の後、適切な温度および時間で乾燥処理を行う。着色時の塗膜の厚さは、遮光部１８１の厚さよりも薄く設定されている。
　すでに説明したように、青色発光のサブピクセルについては、色変換部を形成しない場合には、色変換層１８３は形成されない。また、青色発光のサブピクセルについて、青色の色変換層を形成する際に、色変換部は１層でよい場合には、好ましくは、青色の蛍光体の塗膜の厚さは、遮光部１８１の厚さと同じ程度とされる。
　図１４Ｄに示すように、フィルタ層１８４のための塗料は、インクジェットノズルから噴出される。塗料は、蛍光体の塗膜に重ねて塗布される。蛍光体および塗料の塗膜の合計の厚さは、遮光部１８１の厚さと同じ程度とされる。
　フィルムタイプのカラーフィルタであっても、インクジェット式のカラーフィルタであっても、色変換効率を向上させるためには、色変換層１８３は可能な限り厚いことが望ましい。その一方で、色変換層１８３が厚すぎると、色変換された光の出射光はランバーシアンに近似されるのに対して、色変換されない青色光は、遮光部１８１によって射出角が制限される。そのために、表示画像の表示色に視角依存性が生じてしまうという問題が生じてしまう。 色変換されない青色光の配光に、色変換層１８３を設けるサブピクセルの光の配光を合わせるためには、色変換層１８３の厚さは、遮光部１８１の開口サイズの半分程度とすることが望ましい。
　たとえば、２５０ｐｐｉ（pitch per inch）程度の高精細な画像表示装置の場合には、サブピクセル２０のピッチは、３０μｍ程度となるので、色変換層１８３の厚さは、１５μｍ程度が望ましい。ここで、色変換材料が球状の蛍光体粒子からなる場合には、発光素子１５０からの光漏れを抑制するために、最密構造状に積層されることが好ましい。そのためには、少なくとも粒子の層は３層とされる必要がある。したがって、色変換層１８３を構成する蛍光体材料の粒径は、たとえば、５μｍ程度以下とすることが好ましく、３μｍ程度以下とすることがさらに好ましい。
　図１５は、本実施形態に係る画像表示装置を例示する模式的な斜視図である。
　図１５に示すように、本実施形態の画像表示装置は、基板１０２上に、多数のサブピクセル２０を有する発光回路部１７２が設けられている。図１３に示した導電層１３０は、接続プレート１３０ａを含んでいる。接続プレート１３０ａは、基板１０２上でサブピクセル２０のそれぞれに設けられている。発光回路部１７２上には、カラーフィルタ１８０が設けられている。後述する他の実施形態や変形例の場合についても図１５に示したのと同様の構成を有している。
　本実施形態の画像表示装置１の効果について説明する。
　本実施形態の画像表示装置１の製造方法では、基板１０２に半導体層１１５０を貼り合わせた後、半導体層１１５０をエッチングして発光素子１５０が形成される。その後、発光素子１５０を第１層間絶縁膜１５６で覆って、第１層間絶縁膜１５６上に、発光素子１５０を駆動するトランジスタ１０３等の回路素子を含む回路１０１が作り込まれる。そのため、基板１０２に個片化された発光素子を個々に転写するのに比べて、製造工程が著しく短縮される。
　たとえば、４Ｋ画質の画像表示装置では、サブピクセルの数は２４００万個を超え、８Ｋ画質の画像表示装置の場合には、サブピクセルの数は９９００万個を超える。これだけ大量の発光素子を個々に形成し、回路基板に実装するのでは、膨大な時間を要することとなる。そのため、マイクロＬＥＤによる画像表示装置を現実的なコストで実現することは困難である。また、大量の発光素子を個々に実装したのでは、実装時の接続不良等による歩留りが低下し、さらなるコスト上昇が避けられないが、本実施形態の画像表示装置の製造方法では以下のような効果が得られる。
　上述したとおり、本実施形態の画像表示装置１の製造方法では、半導体層１１５０全体を基板１０２に貼り合わせた後に、エッチングにより発光素子を形成するので、転写工程が１回で完了する。そのため、本実施形態の画像表示装置１の製造方法では、画素数に応じた発光素子の数と同じ転写回数を有する従来の製造方法に対して転写工程の時間を短縮し、工程数を削減することができる。
　さらに、半導体層１１５０をあらかじめ個片化したり、回路素子に対応した位置に電極を形成したりすることなく、ウェハレベルで基板１０２に貼り合わせる。そのため、貼り合わせの段階での位置合わせが不要となる。したがって、貼り合わせ工程を短時間で容易に行うことが可能になる。貼り合わせ時に位置合わせをする必要がないので、発光素子１５０の小型化も容易であり、高精細化されたディスプレイに好適である。
　本実施形態では、たとえば、上述のように形成されたガラス基板を層間絶縁膜で覆い、平坦化された面に、ＬＴＰＳプロセス等を用いてＴＦＴ等を含む駆動回路や走査回路等を形成することができる。そのため、既存のフラットパネルディスプレイの製造プロセスやプラントを利用することができるとの利点がある。
　本実施形態では、トランジスタ１０３等よりも下層に形成された発光素子１５０は、第１層間絶縁膜１５６、ＴＦＴ下層膜１０６、絶縁層１０５および第２層間絶縁膜１０８を貫通するビアを形成することによって、上層に形成された電源線や接地線、駆動用のトランジスタ等に電気的に接続することができる。このように技術的に確立した多層配線技術を用いることによって、均一な接続構造を容易に実現することができ、歩留りを向上させることができる。したがって、発光素子等の接続不良による歩留りの低下が抑制される。
　本実施形態では、基板１０２の第１面１０２ａ上に導電層１３０が形成される。導電層１３０は、接続プレート１３０ａを含んでいる。発光素子１５０は、接続プレート１３０ａ上に形成され、底面１５３Ｂで接続プレート１３０ａに電気的に接続されている。接続プレート１３０ａは、金属材料等の高い導電性を有する材料で形成されている。そのため、発光素子１５０のｐ形半導体層１５３は、低抵抗で他の回路と電気的に接続されることができる。
　また、下層のｐ形半導体層１５３は、高導電率を有する接続プレート１３０ａを底面１５３Ｂで接続しているので、横方向への接続部を形成する必要がなく、発光素子１５０全体の厚さを薄くすることができる。したがって、第１層間絶縁膜１５６の厚さも薄くすることができ、ビア１６１ａの深さを浅くして、径を小さくすることができる。そのため、ビア１６１ａ形成のためのビアホールの加工精度を実質的に高くすることができる。
　接続プレート１３０ａは、表面をＡｇ等の高い光反射性を有する材料により形成することができる。接続プレート１３０ａの外周は、平面視で、発光素子１５０を投影したときの発光素子１５０の外周を含むように形成されている。そのため、接続プレート１３０ａは、光反射プレートとしても機能し、発光素子１５０の下方への散乱光等を発光面１５１Ｓに反射して、発光素子１５０の発光効率を実質的に向上させることができる。
　（第２の実施形態）
　図１６は、本実施形態に係る画像表示装置の一部を例示する模式的な断面図である。
　本実施形態では、ｐ形半導体層２５３が発光面２５３Ｓを提供する点およびトランジスタ２０３の構成が、上述の他の実施形態の場合と相違する。他の実施形態の場合と同一の構成要素には、同一の符号を付して、詳細な説明を適宜省略する。
　図１６に示すように、本実施形態の画像表示装置のサブピクセル２２０は、基板１０２と、導電層１３０と、発光素子２５０と、第１層間絶縁膜１５６と、トランジスタ２０３と、第２層間絶縁膜１０８と、配線層１１０と、を含む。
　発光素子２５０は、接続プレート１３０ａ上に設けられている。接続プレート１３０ａの外周は、平面視で、発光素子２５０を投影したときに発光素子２５０の外周を含むように設定されている。そのため、発光素子２５０の下方への散乱光等を発光面２５３Ｓ側に反射することができ、発光素子２５０の発光効率が実質的に向上されるのは、上述の他の実施形態の場合と同様である。
　発光素子２５０は、発光面２５３Ｓを含む。発光素子２５０は、上述の他の実施形態の場合と同様に、接続プレート１３０ａ上に底面２５１Ｂを有する角柱状または円柱状の素子である。発光面２５３Ｓは、底面２５１Ｂに対向する面である。底面２５１Ｂは、接続プレート１３０ａに接続されている。
　発光素子２５０は、ｎ形半導体層２５１と、発光層２５２と、ｐ形半導体層２５３と、を含む。ｎ形半導体層２５１、発光層２５２およびｐ形半導体層２５３は、底面２５１Ｂから発光面２５３Ｓに向かって、この順に積層されている。本実施形態では、発光面２５３Ｓは、ｐ形半導体層２５３によって提供される。
　発光素子２５０は、図１に示した発光素子１５０と同様のＸＹ平面視の形状を有する。回路素子のレイアウト等に応じて、適切な形状が選定される。
　発光素子２５０は、上述の他の実施形態の発光素子１５０と同様の発光ダイオードである。すなわち、発光素子２５０が発光する光の波長は、たとえば４６７ｎｍ±２０ｎｍ程度の青色発光、あるいは、４１０ｎｍ±２０ｎｍ程度の青紫発光である。発光素子２５０が発光する光の波長は、上述の値に限らず、適切なものとすることができる。
　トランジスタ２０３は、ＴＦＴ下層膜１０６上に設けられている。トランジスタ２０３は、ｐチャネルのＴＦＴである。トランジスタ２０３は、ＴＦＴチャネル２０４と、ゲート１０７と、を含む。好ましくは、トランジスタ２０３は、上述の他の実施形態と同様に、ＬＴＰＳプロセス等によって形成されている。本実施形態では、回路１０１は、ＴＦＴチャネル２０４、絶縁層１０５、第２層間絶縁膜１０８、ビア１１１ｓ，１１１ｄおよび配線層１１０を含むものとする。
　ＴＦＴチャネル２０４は、領域２０４ｓ，２０４ｉ，２０４ｄを含む。領域２０４ｓ，２０４ｉ，２０４ｄは、ＴＦＴ下層膜１０６上に設けられている。領域２０４ｓ，２０４ｄは、ホウ素（Ｂ）等のｐ形不純物がドープされている。領域２０４ｓは、ビア１１１ｓとオーミック接続されている。領域２０４ｄは、ビア１１１ｄとオーミック接続されている。
　ゲート１０７は、絶縁層１０５を介して、ＴＦＴチャネル２０４上に設けられている。絶縁層１０５は、ＴＦＴチャネル２０４とゲート１０７とを絶縁する。
　トランジスタ２０３では、領域２０４ｓよりも低い電圧がゲート１０７に印加されると、領域２０４ｉにチャネルが形成される。領域２０４ｓ，２０４ｄ間に流れる電流は、ゲート１０７の領域２０４ｓに対する電圧によって制御される。ＴＦＴチャネル２０４やゲート１０７は、上述の他の実施形態の場合と同様の材料、製法で形成されている。
　配線層１１０は、配線１１０ｓ，１１０ｄ，２１０ｋを含んでいる。配線１１０ｓ，１１０ｄは、第１の実施形態の場合と同じである。配線２１０ｋの一部は、接続プレート１３０ａの上方に設けられている。配線２１０ｋの他の部分は、たとえば後述する図１７に示される接地線４まで延びており、接地線４に接続される。
　ビア１１１ｓ，１１１ｄは、第２層間絶縁膜１０８を貫通して設けられている。ビア１１１ｓは、配線１１０ｓと領域２０４ｓとの間に設けられている。ビア１１１ｓは、配線１１０ｓおよび領域２０４ｓを電気的に接続している。ビア１１１ｄは、配線１１０ｄと領域２０４ｄとの間に設けられている。ビア１１１ｄは、配線１１０ｄおよび領域２０４ｄを電気的に接続している。ビア１１１ｓ，１１１ｄは、上述の他の実施形態の場合と同様の材料および製法で形成されている。
　ビア１６１ｋは、第２層間絶縁膜１０８、絶縁層１０５、ＴＦＴ下層膜１０６および第１層間絶縁膜１５６を貫通して設けられている。ビア１６１ｋは、配線２１０ｋと接続プレート１３０ａとの間に設けられ、配線２１０ｋおよび接続プレート１３０ａを電気的に接続する。
　配線１１０ｓは、たとえば、後述する図１７に示される電源線３に電気的に接続されている。配線１１０ｄは、透光性電極１５９ｄを介して、ｐ形半導体層２５３に電気的に接続されている。
　本実施形態の場合には、透光性電極１５９ｄは、粗面化されたｐ形半導体層２５３の発光面２５３Ｓ上にわたって設けられている。透光性電極１５９ｄは、配線１１０ｄ上にわたって設けられている。透光性電極１５９ｄは、発光面２５３Ｓと配線１１０ｄとの間にも設けられており、ｐ形半導体層２５３および配線１１０ｄを電気的に接続している。上述の第１の実施形態の変形例の場合において、図２に示した例のように、配線１１０ｄ１を延伸してｐ形半導体層２５３に直接接続するようにしてもよい。
　図１７は、本実施形態に係る画像表示装置を例示する模式的なブロック図である。
　図１７に示すように、本実施形態の画像表示装置２０１は、表示領域２、行選択回路２０５および信号電圧出力回路２０７を備える。表示領域２には、上述の他の実施形態の場合と同様に、たとえばサブピクセル２２０がＸＹ平面上に格子状に配列されている。
　ピクセル１０は、上述の他の実施形態の場合と同様に、異なる色の光を発光する複数のサブピクセル２２０を含む。サブピクセル２２０Ｒは、赤色の光を発光する。サブピクセル２２０Ｇは、緑色の光を発光する。サブピクセル２２０Ｂは、青色の光を発光する。３種類のサブピクセル２２０Ｒ，２２０Ｇ，２２０Ｂが所望の輝度で発光することによって、１つのピクセル１０の発光色および輝度が決定される。
　１つのピクセル１０は、３つのサブピクセル２２０Ｒ，２２０Ｇ，２２０Ｂを含んでおり、サブピクセル２２０Ｒ，２２０Ｇ，２２０Ｂは、たとえばこの例のように、Ｘ軸上を直線状に配列されている。各ピクセル１０は、同じ色のサブピクセルが同じ列に配列されていてもよいし、この例のように、列ごとに異なる色のサブピクセルが配列されていてもよい。
　サブピクセル２２０は、発光素子２２２と、選択トランジスタ２２４と、駆動トランジスタ２２６と、キャパシタ２２８と、を含む。図１５において、選択トランジスタ２２４はＴ１と表示され、駆動トランジスタ２２６はＴ２と表示され、キャパシタ２２８はＣｍと表示されることがある。
　本実施形態では、発光素子２２２が接地線４側に設けられており、発光素子２２２に直列に接続された駆動トランジスタ２２６は、電源線３側に設けられている。つまり、駆動トランジスタ２２６は、発光素子２２２よりも低電位側に接続されている。駆動トランジスタ２２６は、ｐチャネルのトランジスタである。
　駆動トランジスタ２２６のゲート電極と信号線２０８との間には、選択トランジスタ２２４が接続されている。キャパシタ２２８は、駆動トランジスタ２２６のゲート電極と電源線３との間に接続されている。
　行選択回路２０５および信号電圧出力回路２０７は、ｐチャネルのトランジスタである駆動トランジスタ２２６を駆動するために、上述の他の実施形態と異なる極性の信号電圧を、信号線２０８に供給する。
　本実施形態では、駆動トランジスタ２２６の極性がｐチャネルであることから、信号電圧の極性等が上述の他の実施形態の場合と相違する。すなわち、行選択回路２０５は、ｍ行のサブピクセル２２０の配列から、順次１行を選択するように走査線２０６に選択信号を供給する。信号電圧出力回路２０７は、選択された行の各サブピクセル２２０に必要なアナログ電圧値を有する信号電圧を供給する。選択された行のサブピクセル２２０の駆動トランジスタ２２６は、信号電圧に応じた電流を発光素子２２２に流す。発光素子２２２は、流れた電流に応じた輝度で発光する。
　本実施形態の画像表示装置の製造方法について説明する。
　図１８Ａ～図２１Ｂは、本実施形態の画像表示装置の製造方法を例示する模式的な断面図である。
　この例では、上述した他の実施形態の図７Ａに関連して説明した半導体成長基板１１９４ａを用いる。以下では、図７Ａに示した半導体成長基板１１９４ａを準備した以降の工程に、図１８Ａ以降の工程が適用されるものとして説明する。
　図１８Ａに示すように、本実施形態の画像表示装置の製造方法では、図７Ａに示した複数の半導体成長基板１１９４ａが準備され、ｐ形半導体層１１５３の露出面に支持基板１１９０がそれぞれ接着され、基板１１９５ａが形成される。
　図１８Ｂに示すように、図１８Ａに示した結晶成長用基板１００１は、ウェットエッチングやレーザリフトオフ等によって基板１１９５ａから除去され、基板１１９５ｂが形成される。
　図１８Ｃに示すように、第１面１０２ａにメタル層１１３０が形成された基板１０２が準備される。複数の基板１１９５ｂは、たとえば格子状に配列され、ｎ形半導体層１１５１の露出面は、メタル層１１３０の露出面に対向するように配置される。ｎ形半導体層１１５１の露出面は、メタル層１１３０を介して、基板１０２に貼り合わされる。
　半導体層１１５０とメタル層１１３０を介する基板１０２との貼り合わせの工程は、第１の実施形態における製造方法として説明した形態や変形例を適用することができる。たとえば、結晶成長用基板１００１にバッファ層を介して、半導体層１１５０を成長させた半導体成長基板を用いてもよい。この場合には、メタル層１１３０への接合の前に、バッファ層を除去する必要がある。また、結晶成長用基板１００１にｐ形半導体層から成長させて、支持基板に転写することなく、ｎ形半導体層１１５１の露出面をメタル層に接合するようにしてもよい。また、基板１１９５ｂのｎ形半導体層１１５１の露出面にもメタル層を形成して、メタル層同士を貼り合わせるようにしてもよいのは、上述の他の実施形態の場合と同様である。
　図１９Ａに示すように、図１８Ｂに示した支持基板１１９０は、ウェットエッチング等により除去される。位置Ｘ１は、接合された複数の半導体層１１５０の端部が配置される位置である。
　図１９Ｂに示すように、図１９Ａに示した半導体層１１５０は、エッチングによって、所望の形状に成形され、発光素子２５０が形成される。発光素子２５０の形成には、たとえばドライエッチングプロセスが用いられ、好適には、ＲＩＥが用いられる。
　発光素子２５０の形成後、図１９Ａに示したメタル層１１３０は、エッチングによって導電層１３０が形成される。メタル層１１３０のエッチングによって、導電層１３０を形成する接続プレート１３０ａが発光素子２５０下に形成される。
　図２０Ａに示すように、第１層間絶縁膜１５６は、第１面１０２ａ、導電層１３０、接続プレート１３０ａおよび発光素子２５０を覆って形成される。
　図２０Ｂに示すように、第１層間絶縁膜１５６上にわたって、ＴＦＴ下層膜１０６がＣＶＤ等によって形成される。ＴＦＴチャネル２０４は、平坦化されたＴＦＴ下層膜１０６上に形成される。ＴＦＴ下層膜１０６およびＴＦＴチャネル２０４を覆う絶縁層１０５が形成される。ＴＦＴチャネル２０４上に絶縁層１０５を介してゲート１０７が形成される。絶縁層１０５およびゲート１０７を覆って第２層間絶縁膜１０８が形成される。
　図２１Ａに示すように、ビアホール１６２ｋは、第２層間絶縁膜１０８、絶縁層１０５、ＴＦＴ下層膜１０６および第１層間絶縁膜１５６を貫通し、接続プレート１３０ａに達するように形成される。開口１５８は、発光面２５３Ｓ上の第２層間絶縁膜１０８、絶縁層１０５、ＴＦＴ下層膜１０６および第１層間絶縁膜１５６を除去することによって、発光面２５３Ｓに達するように形成される。ビアホール１１２ｄは、第２層間絶縁膜１０８および絶縁層１０５を貫通し、領域２０４ｄに達するように形成される。ビアホール１１２ｓは、第２層間絶縁膜１０８および絶縁層１０５を貫通し、領域２０４ｓに達するように形成される。ビアホール１６２ｋ、１１２ｄ，１１２ｓや開口１５８の形成には、たとえばＲＩＥ等が用いられる。
　図２１Ｂに示すように、ビア１６１ｋは、図２１Ａに示したビアホール１６２ｋに導電材料を充填することによって形成される。ビア１１１ｄ，１１１ｓも、図２１Ａに示したビアホール１１２ｄ，１１２ｓに導電材料を充填することによって、それぞれ形成される。その後、配線層１１０が形成され、配線２１０ｋ，１１０ｄ，１１０ｓが形成される。配線層１１０は、ビア１６１ｋ，１１１ｄ，１１１ｓの形成と同時に形成されてもよい。
　第２層間絶縁膜１０８、発光面２５３Ｓおよび配線層１１０を覆う透光性の導電膜を形成する。形成した導電膜をフォトリソグラフィにより、透光性電極１５９ｄ，１５９ｓを形成する。
　発光面２５３Ｓ上および配線１１０ｄ上にわたって透光性電極１５９ｄが形成される。透光性電極１５９ｄは、発光面２５３Ｓおよび配線１１０ｄの間にも形成され、発光面２５３Ｓおよび配線１１０ｄを電気的に接続する。透光性電極１５９ｓは、配線１１０ｓ上にわたって形成される。透光性電極１５９ｋは、配線２１０ｋ上にわたって形成される。透光性電極１５９ｄ，１５９ｓ，１５９ｋは、同時に形成される。
　以降、カラーフィルタ１８０（波長変換部材）等を設けることによって本実施形態の画像表示装置２０１のサブピクセル２２０が形成される。
　本実施形態の画像表示装置の効果について説明する。
　本実施形態の画像表示装置では、上述の他の実施形態の場合と同様に、発光素子２５０を形成するための転写工程の時間を短縮し、工程数を削減することができるとの効果のほか、ＴＦＴの極性をｐチャネルとすることによって、発光面２５３Ｓをｐ形半導体層２５３とすることが可能になる。
　（第３の実施形態）
　図２２は、本実施形態に係る画像表示装置の一部を例示する模式的な断面図である。
　本実施形態では、導電補助プレート１３５ａが、接続プレート１３０ａと発光素子１５０との間に設けられている点で、上述の他の実施形態の場合と相違する。第１の実施形態の場合と同一の構成要素には、同一の符号を付して詳細な説明を適宜省略する。
　図２２に示すように、本実施形態の画像表示装置のサブピクセル３２０は、導電補助層１３５を含む。導電補助層１３５は、導電層１３０上に設けられた層である。導電補助層１３５は、導電補助プレート１３５ａを含んでおり、導電補助プレート１３５ａは、発光素子１５０ごとに設けられている。導電補助プレート１３５ａは、接続プレート１３０ａとｐ形半導体層１５３との間に設けられている。ｐ形半導体層１５３は、底面１５３Ｂで導電補助プレート１３５ａにオーミック接続されており、接続プレート１３０ａおよびｐ形半導体層１５３は、電気的に接続されている。
　導電補助層１３５および導電補助プレート１３５ａは、ホール注入性のある材料で形成されている。ホール注入性のある材料は、たとえばＩＴＯ等である。本実施形態では、ホール注入性のある材料を、ｐ形半導体層１５３にオーミック接続することによって、発光素子１５０の駆動電圧を下げることができる。
　この例では、導電補助プレート１３５ａおよび接続プレート１３０ａは、ＸＹ平面視で同一の方形形状等をしている。導電補助プレート１３５ａは、底面１５３Ｂにわたって広い面積で接続されていることが好ましいので、導電補助プレート１３５ａの外周は、底面１５３Ｂの外周に一致するか、底面１５３Ｂの外周を含んでいればよい。
　ビア１６１ａは、導電補助プレート１３５ａと配線１１０ａとの間に設けられ、導電補助プレート１３５ａと配線１１０ａとを電気的に接続する。ｐ形半導体層１５３は、導電補助プレート１３５ａ、接続プレート１３０ａおよびビア１６１ａを介して配線１１０ａ(第１配線）に電気的に接続される。導電補助プレート１３５ａは、ｐ形半導体層１５３と電気的に接続することを目的とするので、ビア１６１ａの一端は、たとえば導電補助プレート１３５ａを突き抜けて、接続プレート１３０ａに接続されていてもよい。
　発光面１５１Ｓは、透光性電極１５９ｄを介して配線１１０ｄ（第２配線）に電気的に接続される。トランジスタ１０３を含む他の詳細な構成については、第１の実施形態の場合と同じであり、説明を省略する。
　本実施形態の画像表示装置の製造方法について説明する。
　図２３Ａ～図２５Ｂは、本実施形態の画像表示装置の製造方法を例示する模式的な断面図である。
　図２３Ａに示すように、半導体成長基板１１９４ａが準備される。半導体成長基板１１９４ａは、図７Ａに関連して説明したものと同じである。すなわち、半導体成長基板１１９４ａは、結晶成長用基板１００１の一方の面上に半導体層１１５０が形成されている。半導体層１１５０は、結晶成長用基板１００１の側から、ｎ形半導体層１１５１、発光層１１５２およびｐ形半導体層１１５３の順に積層されている。
　半導体成長基板１１９４ａのｐ形半導体層１１５３の露出面にわたって導電補助膜１２３５が形成される。導電補助膜１２３５の露出面上にわたってメタル層（第２メタル層）１２３０が形成される。導電補助膜１２３５は、たとえばＩＴＯ等のホール注入性を有する材料によって形成される。メタル層１２３０は、ＡｌやＡｌの合金、ＡｌとＴｉ等の積層膜等によって形成される。
　導電補助膜１２３５およびメタル層１２３０が形成された半導体成長基板１１９４ａは、メタル層１２３０を介して、基板１０２の第１面１０２ａに貼り合わされる。その後、結晶成長用基板１００１は、ウェットエッチングやレーザリフトオフ等によって除去される。
　基板１０２を準備した後、第１面１０２ａ上にわたって、メタル層を形成し、形成されたメタル層の露出面と、半導体成長基板１１９４ａに形成されたメタル層１２３０の露出面と対向させて、互いに貼り合わせるようにしてもよい。
　この例では、単一の半導体成長基板１１９４ａを基板１０２に貼り合わせる場合について説明するが、上述の他の実施形態と同様に、複数の半導体成長基板を１つの基板１０２に、たとえば格子状に配置して貼り合わせるようにしてもよい。また、半導体成長基板の構成や支持基板の有無等については、上述の他の実施形態で説明した方法を適用することができる。
　図２３Ｂに示すように、図２３Ａに示した半導体層１１５０は、ＲＩＥ等によってエッチングされ所望の形状に成形され、発光素子１５０が形成される。図２３Ａに示したメタル層１２３０および導電補助膜１２３５は、エッチングされて、発光素子１５０の外周を含むように成形され、接続プレート１３０ａ（第２部分）を含む導電層１３０および導電補助プレート１３５ａを含む導電補助層１３５が形成される。
　図２４Ａに示すように、第１面１０２ａ、接続プレート１３０ａ、導電補助プレート１３５ａおよび発光素子１５０を覆う第１層間絶縁膜１５６が形成される。
　図２４Ｂに示すように、上述の他の実施形態の場合と同様にして、ＴＦＴ下層膜１０６が形成され、ＴＦＴチャネル１０４が形成され、絶縁層１０５が形成され、ゲート１０７が形成される。絶縁層１０５およびゲート１０７を覆う第２層間絶縁膜１０８が形成される。
　図２５Ａに示すように、ビアホール１６２ａは、第２層間絶縁膜１０８、絶縁層１０５、ＴＦＴ下層膜１０６および第１層間絶縁膜１５６を貫通し、導電補助プレート１３５ａに達するように形成される。開口１５８およびビアホール１１２ｄ，１１２ｓは、上述の他の実施形態の場合と同様に形成される。
　図２５Ｂに示すように、図２５Ａに示したビアホール１６２ａ，１１２ｄ，１１２ｓは、導電材料で充填され、ビア１６１ａ(第２ビア），１１１ｄ，１１１ｓが形成される。第２層間絶縁膜１０８上に配線層１１０が形成される。配線層１１０上に透光性の導電膜が形成され、透光性電極１５９ａ，１５９ｄ，１５９ｓが形成される。
　本実施形態の画像表示装置の効果について説明する。
　本実施形態の画像表示装置によれば、導電補助層１３５および導電補助プレート１３５ａは、ＩＴＯ等のホール注入性のある材料で形成されている。ｐ形半導体層１５３は、導電補助プレート１３５ａに接続されているので、電位障壁が低下し、発光素子１５０の動作電圧を低減することができる。発光素子１５０の動作電圧が低下すること発光素子１５０の消費電力が低減される。発光素子１５０の動作電圧の低下にしたがって、サブピクセル２０の駆動電圧自体を低減させることも可能になり、画像表示装置の全体の消費電力をさらに低減することが可能になる。
　（第４の実施形態）
　図２６は、本実施形態に係る画像表示装置の一部を例示する模式的な断面図である。
　本実施形態では、ビア４６１ａは、導電補助プレート１３５ａと配線１１０ｄとの間に設けられている点で、第３の実施形態の場合と相違する。発光素子１５０は、ｐ形のトランジスタ２０３によって駆動される点でも第３の実施形態の場合と相違する。上述の他の実施形態の場合と同一の構成要素には、同一の符号を付して詳細な説明を適宜省略する。
　図２６に示すように、本実施形態の画像表示装置のサブピクセル４２０は、基板１０２と、導電層１３０と、発光素子１５０と、第１層間絶縁膜１５６と、トランジスタ２０３と、第２層間絶縁膜１０８と、ビア４６１ａと、配線層１１０と、を含む。トランジスタ２０３は、ｐチャネルのＴＦＴである。発光素子１５０は、ｎ形半導体層１５１による発光面１５１Ｓを提供する。発光素子１５０の底面１５３Ｂは、導電補助プレート１３５ａ上に設けられており、ｐ形半導体層１５３は、導電補助プレート１３５ａに電気的に接続されている。
　発光素子１５０は、導電補助プレート１３５ａ上に設けられている。導電補助プレート１３５ａは、第３の実施形態の場合と同様に設けられている。接続プレート１３０ａは、発光素子１５０の直下に設けられており、光反射プレートとしても機能し、発光素子１５０の実質的な発光効率を向上させる。
　配線層１１０は、第２層間絶縁膜１０８上に形成されている。配線層１１０は、配線１１０ｋ，１１０ｄ，１１０ｓを含む。配線１１０ｋは、たとえば、図１７に示した回路の接地線４に接続される。
　配線１１０ｄの一部は、トランジスタ２０３の上方に設けられており、ビア１１１ｄを介して、領域２０４ｄに接続されている。配線１１０ｄ（第３配線）の他の一部は、発光素子１５０の近傍に設けられており、ビア４６１ａを介して、導電補助プレート１３５ａに接続されている。つまり、ビア４６１ａは、導電補助プレート１３５ａと配線１１０ｄとの間に設けられ、導電補助プレート１３５ａと配線１１０ｄとを電気的に接続している。ビア４６１ａは、導電補助プレート１３５ａを突き抜けて、導電補助プレート１３５ａに接続されていてもよいのは、第３の実施形態の場合と同様である。
　配線１１０ｓは、たとえば、図１７に示した回路の電源線３に接続される。
　透光性電極１５９ｋは、配線１１０ｋ（第４配線）上にわたって設けられている。透光性電極１５９ｋは、発光面１５１Ｓにわたって設けられている。透光性電極１５９ｋは、配線１１０ｋと発光面１５１Ｓとの間に設けられている。したがって、ｎ形半導体層１５１は、透光性電極１５９ｋおよび配線１１０ｋを介して、たとえば接地線４に電気的に接続される。
　透光性電極１５９ｄは、配線１１０ｄ上にわたって設けられている。したがって、ｐ形半導体層１５３は、導電補助プレート１３５ａ、接続プレート１３０ａ、ビア４６１ａ、配線１１０ｄ、透光性電極１５９ｄおよびビア１１１ｄを介して、トランジスタ２０３のドレイン電極である領域２０４ｄに電気的に接続される。
　透光性電極１５９ｓは、配線１１０ｓ上にわたって設けられている。配線１１０ｓおよび透光性電極１５９ｓは、たとえば図１３に示された電源線３に接続されている。したがって、トランジスタ２０３の領域２０４ｓは、ビア１１１ｓ、配線１１０ｓおよび透光性電極１５９ｓを介して、電源線３に電気的に接続される。
　ビア４６１ａ，１１１ｄ，１１１ｓおよび配線１１０ｋ，１１０ｄ１，１１０ｓは、上述の他の実施形態およびその変形例の場合と同様の材料および製法で形成されている。
　上述の他の実施形態の場合と同様に、カラーフィルタ１８０等がさらに設けられる。
　本実施形態の画像表示装置の製造方法について説明する。
　図２７Ａおよび図２７Ｂは、本実施形態の画像表示装置の製造方法を例示する模式的な断面図である。
　本実施形態の製造方法では、第３の実施形態の場合の製造方法の手順と途中まで同じである。以下では、図２４Ｂにおいて第２層間絶縁膜１０８を形成した工程の後に、図２７Ａおよび図２７Ｂの工程が実行されるものとして説明する。ただし、図２４Ｂでは、ＴＦＴ下層膜１０６上にｎチャネルのトランジスタ１０３を形成するのに対して、本実施形態では、ＴＦＴ下層膜１０６上にｐチャネルのトランジスタ２０３を形成する点で相違する。ｐチャネルのトランジスタ２０３の形成方法は、すでに説明した第２の実施形態の場合と同様であり、詳細な説明を省略する。
　図２７Ａに示すように、ビアホール４６２ａは、第２層間絶縁膜１０８、絶縁層１０５、ＴＦＴ下層膜１０６および第１層間絶縁膜１５６を貫通し、導電補助プレート１３５ａに達するように形成される。開口１５８およびビアホール１１２ｄ，１１２ｓは、上述の他の実施形態の場合と同様に形成される。
　図２７Ｂに示すように、図２７Ａに示したビアホール４６２ａ，１１２ｄ，１１２ｓは、導電材料で充填され、ビア４６１ａ，１１１ｄ，１１１ｓが形成される。第２層間絶縁膜１０８上に配線層１１０が形成される。配線層１１０上に透光性の導電膜が形成され、透光性電極１５９ｋ，１５９ｄ，１５９ｓが形成される。
　本実施形態の画像表示装置の効果について説明する。
　本実施形態の画像表示装置によれば、上述の第３の実施形態の場合の効果に加えて、以下の効果を有する。すなわち、本実施形態では、ｎ形半導体層１５１を発光面１５１Ｓとしつつ、ｐチャネルのトランジスタ２０３で発光素子１５０を駆動する回路構成とすることが可能になる。そのため、回路配置等のバリエーションを広げて、柔軟な回路設計が可能になる。また、ｎ形半導体層１５１を発光面１５１Ｓとすることにより、第１の実施形態と同様に、発光面の粗面化が容易になるという効果が得られる。また、発光面の粗面化することにより発光効率が向上し接触抵抗による損失の増大を抑制することができる効果も得られる。
　（第５の実施形態）
　本実施形態の画像表示装置は、ガラス基板に代えて可撓性のある基板５０２を備える。発光素子およびトランジスタ等の回路素子は、基板５０２の第１面５０２ａ上に形成されている。他の点では、上述した第３の実施形態の場合と同様であり、同一の構成要素には同一の符号を付して、詳細な説明を適宜省略する。
　図２８は、本実施形態に係る画像表示装置の一部を例示する模式的な断面図である。
　図２８に示すように、本実施形態の画像表示装置は、サブピクセル５２０を備える。サブピクセル５２０は、基板５０２を含む。基板５０２は、第１面５０２ａを含む。基板５０２が樹脂等の有機材料によって形成されている場合には、第１面５０２ａ上にシリコン化合物を含む層５０７が形成されている。シリコン化合物を含む層５０７は、ＳｉＯ２やＳｉＮｘ等によって形成されている。導電層１３０が金属材料で形成されているので、シリコン化合物を含む層５０７は、基板５０２と導電層１３０との密着性を向上させるために設けられる。
　導電層１３０および接続プレート１３０ａは、シリコン化合物を含む層５０７を介して、第１面５０２ａ上に設けられている。接続プレート１３０ａ上には、好ましくは導電補助プレート１３５ａが設けられ、発光素子１５０は、導電補助プレート１３５ａ上に設けられている。この例では、導電層１３０および接続プレート１３０ａよりも上部の構造および構成要素は、上述した第３の実施形態の場合と同じであり、詳細な説明を省略する。
　基板５０２は、可撓性を有する。基板５０２は、たとえば、ポリイミド樹脂等により形成されている。第１層間絶縁膜１５６や第２層間絶縁膜１０８、配線層１１０等は、基板５０２の可撓性に応じて、ある程度のフレキシビリティを有する材料で形成されることが好ましい。なお、折り曲げ時に最も破壊されるリスクが高いのは、最も長い配線長を有する配線層１１０である。そのため、必要に応じて表面や裏面に追加される複数の保護フィルム等を含めた中立面が配線層１１０の位置になるように、各種の膜厚および膜質、材質を調整することが望ましい。
　この例では、シリコン化合物を含む層５０７よりも上部の構造および構成要素は、第３の実施形態の場合と同じであるが、上述した他の実施形態や変形例とすることもできる。また、後述する第６の実施形態の構成に適用することも可能である。
　本実施形態の画像表示装置の製造方法について説明する。
　図２９Ａおよび図２９Ｂは、本実施形態の画像表示装置の製造方法を例示する模式的な断面図である。
　図２９Ａに示すように、本実施形態では、上述の他の実施形態の場合と異なる基板１００２が準備される。基板１００２（第４基板）は、２層の基板１０２，５０２を含む。基板１０２は、たとえばガラス基板である。基板５０２は、基板１０２の第１面１０２ａ上に設けられている。たとえば、基板５０２は、第１面１０２ａ上に、ポリイミドを塗布し、焼成することによって形成される。基板５０２を形成する前に、第１面１０２ａ上にＳｉＮｘ等の無機膜を形成してもよい。この場合には、基板５０２は、無機膜上にポリイミド材料を塗布し、焼成することによって形成される。
　基板５０２の第１面５０２ａ上にわたって、シリコン化合物を含む層５０７が形成される。基板５０２の第１面５０２ａは、基板１０２が設けられた面に対向する面である。
　このような基板１００２に、たとえば図２３Ａ～図２５Ｂ、図１３および図１４Ａ～図１４Ｄにおいて上述した工程を適用することによって、サブピクセル５２０の上部構造が形成される。
　図２９Ｂに示すように、図示を省略したカラーフィルタ等を含む上部構造物が形成された構造体から、基板１０２が除去される。基板１０２の除去には、たとえばレーザリフトオフ等が用いられる。
　基板１０２の除去は、上述の時点に限らず、適切な時点で行うことができる。基板１０２を除去した後に高温に晒される工程があり、基板５０２が有機樹脂製の場合には、加熱によって基板５０２が収縮等するおそれがある。そのため、このような高温に晒される工程よりも後の工程において、基板１０２を除去することが好ましい。たとえば、基板１０２は、配線層１１０を形成する工程を終了した後に除去されるのが好ましい。適切な時点で基板１０２を除去することによって、製造工程中での割れや欠け等の不具合を低減することができる場合がある。
　本実施形態の画像表示装置の効果について説明する。
　本実施形態の画像表示装置は、上述した他の実施形態の場合の効果に加えて、以下の効果を有する。すなわち、基板５０２は、可撓性を有するので、画像表示装置として曲げ加工が可能になり、曲面への貼り付けや、ウェアラブル端末等への利用等を違和感なく実現することができる。
　（第６の実施形態）
　図３０は、本実施形態に係る画像表示装置の一部を例示する模式的な断面図である。
　本実施形態では、発光層を含む単一の半導体層６５０に、複数の発光面６５３Ｓ１，６５３Ｓ２を形成することによって、より発光効率の高い画像表示装置を実現する。以下の説明では、上述の他の実施形態の場合と同一の構成要素には、同一の符号を付して詳細な説明を適宜省略する。
　図３０に示すように、本実施形態の画像表示装置は、サブピクセル群６２０を備える。サブピクセル群６２０は、基板１０２と、半導体層６５０と、第１層間絶縁膜１５６と、トランジスタ２０３－１，２０３－２と、第２層間絶縁膜１０８と、配線層１１０と、を含む。半導体層６５０は、基板１０２の第１面１０２ａに設けられた接続プレート６３０ａ上に設けられている。本実施形態の各断面図においては、表示の煩雑さを回避するため、導電層１３０の符号は、接続プレート６３０ａの符号と並べて表記するものとする。
　本実施形態では、導電層１３０および接続プレート６３０ａは、たとえば、図１７の回路の接地線４に接続される。ｐチャネルのトランジスタ２０３－１をオンすることによって、透光性電極６５９ｄ１を介して、発光面６５３Ｓ１には正孔が注入される。また、ｐチャネルのトランジスタ２０３－２をオンすることによって、透光性電極６５９ｄ２を介して、発光面６５３Ｓ２には正孔が注入される。半導体層６５０は、正孔が注入された発光面６５３Ｓ１，６５３Ｓ２のそれぞれの近傍において正孔および電子の結合によって発光層６５２を発光させる。発光層６５２を駆動するための駆動回路は、たとえば図１７に示した回路構成が適用される。上述の他の実施形態の場合のように、半導体層のｎ形半導体層とｐ形半導体層を上下入れ替えて、ｎチャネルのトランジスタで半導体層を駆動する構成とすることもできる。その場合には、駆動回路は、図３の回路構成が適用される。
　サブピクセル群６２０の構成について詳細に説明する。
　導電層１３０は、第１面１０２ａ上に設けられている。導電層１３０は、接続プレート６３０ａを含んでいる。半導体層６５０は、接続プレート６３０ａを介して、第１面１０２ａ上に設けられている。半導体層６５０は、底面６５１Ｂを有しており、接続プレート６３０ａは、底面６５１Ｂに接続されている。接続プレート６３０ａの外周は、ＸＹ平面視で、半導体層６５０を接続プレート６３０ａに投影したときに、半導体層６５０の外周を含むように設定されている。したがって、接続プレート６３０ａは、半導体層６５０の下方への散乱光を上方の発光面６５３Ｓ１，６５３Ｓ２の側に反射する。そのため、半導体層６５０の実質的な発光効率が向上する。
　半導体層６５０は、複数の発光面６５３Ｓ１，６５３Ｓ２を含む。半導体層６５０は、接続プレート６３０ａ上に接続された底面６５１Ｂを有する角柱状または円柱状の積層体である。発光面６５３Ｓ１，６５３Ｓ２は、底面６５１Ｂに対向する面である。発光面６５３Ｓ１，６５３Ｓ２は、好ましくは、底面６５１Ｂにほぼ平行な平面内の面である。発光面６５３Ｓ１を含む平面と発光面６５３Ｓ２を含む平面とは、同一平面であってもよいし、異なる平面であってもよい。発光面６５３Ｓ１，６５３Ｓ２は、Ｘ軸方向に離間して設けられている。
　半導体層６５０は、ｎ形半導体層６５１と、発光層６５２と、ｐ形半導体層６５３と、を含む。ｎ形半導体層６５１、発光層６５２およびｐ形半導体層６５３は、底面６５１Ｂから発光面６５３Ｓ１，６５３Ｓ２に向かって、この順に積層されている。
　底面６５１Ｂはｎ形半導体であり、ｎ形半導体層６５１は、底面６５１Ｂおよび接続プレート１３０ａを介して接続された外部回路、たとえば図１７の回路の接地線４に電気的に接続される。
　ｐ形半導体層６５３は、上面に２つの発光面６５３Ｓ１，６５３Ｓ２を有している。つまり、１つのサブピクセル群６２０は、実質的に２つのサブピクセルを含んでいる。本実施形態では、上述の他の実施形態の場合と同様に、実質的に２つのサブピクセルを含むサブピクセル群６２０が格子状に配列されることによって、表示領域が形成される。
　第１層間絶縁膜１５６（第１絶縁膜）は、第１面１０２ａ、導電層１３０、接続プレート６３０ａ、ｎ形半導体層６５１の側面、発光層６５２の側面およびｐ形半導体層６５３の側面を覆っている。第１層間絶縁膜１５６は、ｐ形半導体層６５３の上面の一部を覆っている。ｐ形半導体層６５３のうち、発光面６５３Ｓ１，６５３Ｓ２は、第１層間絶縁膜１５６で覆われていない。第１層間絶縁膜１５６は、上述した他の実施形態の場合と同様に、好ましくは白色樹脂である。
　第１層間絶縁膜１５６上にわたって、ＴＦＴ下層膜１０６が形成されている。ＴＦＴ下層膜１０６は、発光面６５３Ｓ１，６５３Ｓ２上には、設けられていない。ＴＦＴ下層膜１０６は、平坦化されており、ＴＦＴ下層膜１０６上にＴＦＴチャネル２０４－１，２０４－２等が形成されている。
　絶縁層１０５は、ＴＦＴ下層膜１０６およびＴＦＴチャネル２０４－１，２０４－２を覆っている。ゲート１０７－１は、絶縁層１０５を介して、ＴＦＴチャネル２０４－１上に設けられている。ゲート１０７－２は、絶縁層１０５を介して、ＴＦＴチャネル２０４－２上に設けられている。トランジスタ２０３－１は、ＴＦＴチャネル２０４－１とゲート１０７－１とを含む。トランジスタ２０３－２は、ＴＦＴチャネル２０４－２とゲート１０７－２とを含む。
　第２層間絶縁膜１０８（第２絶縁膜）は、絶縁層１０５、ゲート１０７－１，１０７－２を覆っている。
　ＴＦＴチャネル２０４－１，２０４－２は、ｐ形にドープされた領域を含んでおり、トランジスタ２０３－１，２０３－２は、ｐチャネルのＴＦＴである。トランジスタ２０３－１は、発光面６５３Ｓ２よりも発光面６５３Ｓ１に近い位置に設けられている。トランジスタ２０３－２は、発光面６５３Ｓ１よりも発光面６５３Ｓ２に近い位置に設けられている。
　発光面６５３Ｓ１上にわたって、透光性電極６５９ｄ１が設けられている。発光面６５３Ｓ１および透光性電極６５９ｄ１の上方には、開口６５８－１が設けられている。発光面６５３Ｓ２上にわたって、透光性電極６５９ｄ２が設けられている。発光面６５３Ｓ２および透光性電極６５９ｄ２の上方には、開口６５８－２が設けられている。開口６５８－１，６５８－２には、第２層間絶縁膜１０８、絶縁層１０５、ＴＦＴ下層膜１０６および第１層間絶縁膜１５６が設けられていない。発光面６５３Ｓ１，６５３Ｓ２は、第２層間絶縁膜１０８、絶縁層１０５、ＴＦＴ下層膜１０６および第１層間絶縁膜１５６から露出されている。開口６５８－１，６５８－２は、表面樹脂層１７０で満たされている。
　発光面６５３Ｓ１，６５３Ｓ２は、ＸＹ平面視で、正方形や長方形、その他の多角形や円形等である。開口６５８－１，６５８－２の最上部の形状も正方形や長方形、その他の多角形や円形等とすることができる。開口６５８－１，６５８－２は、開口６５８－１，６５８－２の壁面で光が反射し損失を生じることを低減する目的から、たとえばこの例のように、上方に向かって面積が広くなるように、テーパ形状に形成されることが、好ましい。ＸＹ平面視で、発光面６５３Ｓ１，６５３Ｓ２の形状と開口６５８－１，６５８－２の最上部の形状とは、相似であってもよいし、相似でなくてもよい。
　配線層１１０は、第２層間絶縁膜１０８上に設けられている。配線層１１０は、配線６１０ｓ１，６１０ｄ１，６１０ｄ２，６１０ｓ２を含む。配線６１０ｓ１，６１０ｓ２は、たとえば図１７に示した回路の電源線３に接続される。
　ビア１１１ｄ１，１１１ｓ１，１１１ｄ２，１１１ｓ２は、第２層間絶縁膜１０８、絶縁層１０５およびＴＦＴ下層膜１０６を貫通して設けられている。ビア１１１ｄ１は、トランジスタ２０３－１のｐ形にドープされた一方の領域と配線６１０ｄ１との間に設けられている。ビア１１１ｓ１は、トランジスタ２０３－１のｐ形にドープされた他方の領域と配線６１０ｓ１との間に設けられている。ビア１１１ｄ２は、トランジスタ２０３－２のｐ形にドープされた一方の領域と配線６１０ｄ２との間に設けられている。ビア１１１ｓ２は、トランジスタ２０３－２のｐ形にドープされた他方の領域と配線６１０ｓ２との間に設けられている。
　配線６１０ｄ１は、ビア１１１ｄ１を介して、トランジスタ２０３－１のドレイン電極に対応するｐ形領域に接続されている。配線６１０ｓ１は、ビア１１１ｓ１を介して、トランジスタ２０３－１のソース電極に対応するｐ形領域に接続されている。配線６１０ｄ２は、ビア１１１ｄ２を介して、トランジスタ２０３－２のドレイン電極に対応する領域に接続されている。配線６１０ｓ２は、ビア１１１ｓ２を介して、トランジスタ２０３－２のソース電極に対応する領域に接続されている。
　透光性電極６５９ｄ１は、発光面６５３Ｓ１とともに配線６１０ｄ１上にわたって設けられている。透光性電極６５９ｄ１は、発光面６５３Ｓ１と配線６１０ｄ１との間にも設けられており、発光面６５３Ｓ１と配線６１０ｄ１とを電気的に接続する。透光性電極６５９ｓ１は、配線６１０ｓ１上にわたって設けられている。したがって、ｐ形半導体層６５３は、発光面６５３Ｓ１、透光性電極６５９ｄ１、配線６１０ｄ１およびビア１１１ｄ１を介して、チャネル領域２０４－１のドレイン電極に対応する領域に電気的に接続される。チャネル領域２０４－１のソース電極に対応する領域は、ビア１１１ｓ１、配線６１０ｓ１および透光性電極６５９ｓ１を介して、電源線３に電気的に接続される。
　透光性電極６５９ｄ２は、発光面６５３Ｓ２とともに配線６１０ｄ２上にわたって設けられている。透光性電極６５９ｄ２は、発光面６５３Ｓ２と配線６１０ｄ２との間にも設けられており、発光面６５３Ｓ２と配線６１０ｄ２とを電気的に接続する。透光性電極６５９ｓ２は、配線６１０ｓ２上にわたって設けられている。したがって、ｐ形半導体層６５３は、発光面６５３Ｓ２、透光性電極６５９ｄ２、配線６１０ｄ２およびビア１１１ｄ２を介して、チャネル領域２０４－２のドレイン電極に対応する領域に電気的に接続される。チャネル領域２０４－２のソース電極に対尾する領域は、ビア１１１ｓ２、配線６１０ｓ２および透光性電極６５９ｓ２を介して、電源線３に電気的に接続される。
　トランジスタ２０３－１，２０３－２は、たとえば隣接するサブピクセルの駆動トランジスタであり、順次駆動される。２つのトランジスタ２０３－１，２０３－２のいずれか一方から供給された正孔が発光層６５２に注入され、接続プレート６３０ａから供給された電子が発光層６５２に注入されて、発光層６５２は発光する。
　本実施形態では、ｎ形半導体層６５１およびｐ形半導体層６５３の抵抗によって、ＸＹ平面に平行な方向に流れるドリフト電流は抑制される。そのため、発光面６５３Ｓ１，６５３Ｓ２から注入された正孔や、接続プレート６３０ａから注入された電子は、いずれも半導体層６５０の積層方向に沿って進行する。発光面６５３Ｓ１，６５３Ｓ２によりも外側が発光源となることはほとんどないので、トランジスタ２０３－１，２０３－２によって、１つの半導体層６５０に設けられた複数の発光面６５３Ｓ１，６５３Ｓ２を、それぞれ選択的に発光させることができる。
　このように、半導体層６５０における発光源は、発光面６５３Ｓ１，６５３Ｓ２の配置によってほとんど決定される。そのため、接続プレート６３０ａは、発光面６５３Ｓ１，６５３Ｓ２の位置および形状に応じて、発光面６５３Ｓ１，６５３Ｓ２ごとに設けるようにしてもよい。
　本実施形態の画像表示装置の製造方法について説明する。
　図３１Ａ～図３３Ｂは、本実施形態の画像表示装置の製造方法を例示する模式的な断面図である。
　図３１Ａに示すように、半導体成長基板（第２基板）１２９４ａおよび基板１０２（第３基板）が準備される。半導体成長基板１２９４ａは、結晶成長用基板１００１と半導体層とを含む。半導体層１１５０は、ｐ形半導体層１１５３、発光層１１５２およびｎ形半導体層１１５１を含んでおり、結晶成長用基板１００１の側からこの順に積層されている。ｎ形半導体層１１５１の露出面には、メタル層１２３０が形成される。基板１０２は、上述の他の実施形態の場合と同じ基板であり、詳細な説明を省略する。
　メタル層１２３０が形成された半導体成長基板１２９４ａは、メタル層１２３０の露出面を基板１０２の第１面１０２ａに対向させて配置される。半導体層１１５０は、メタル層１２３０を介して、第１面１０２ａに貼り合わされる。
　上述は、半導体層１１５０側にメタル層１２３０を形成する場合についての例であるが、メタル層は、基板１０２側または半導体層１１５０側の少なくとも一方に形成されていればよい。
　メタル層は、後述するように、光反射プレートとしての機能を有するとともに、半導体層６５０の下層の電気的接続のためにも用いられる。そのため、抵抗値を低減するために、メタル層を厚くすることが好ましい場合がある。たとえば、第１面１０２ａ上にもメタル層を形成して、メタル層同士を貼り合わせることによって、より低抵抗な配線層として利用するようにしてもよい。
　図３１Ｂに示すように、図３１Ａに示した結晶成長用基板１００１は除去される。結晶成長用基板１００１の除去には、たとえばウェットエッチングやレーザリフトオフ等が用いられる。図３１Ａに示した半導体層１１５０は、エッチングによって、所望の形状に加工される。その後、図３１Ａに示したメタル層１２３０は、エッチングによって、接続プレート６３０ａに成形される。接続プレート６３０ａは、図３０に示した導電層１３０を構成しており、たとえば図１７の回路の接地線４に接続される。
　接続プレート６３０ａの外周は、ＸＹ平面視で、半導体層６５０を接続プレート６３０ａ上に投影したときに、半導体層６５０の外周を含むように設定される。接続プレート６３０ａの外周は、ＸＹ平面視で、トランジスタ２０３－１，２０３－２を接続プレート６３０ａ上に投影したときに、トランジスタ２０３－１，２０３－２の外周を含まないように設定されることが好ましい。ＸＹ平面視でのトランジスタ２０３－１，２０３－２の外周は、ＸＹ平面視でのＴＦＴチャネル２０４－１，２０４－２の外周である。
　図３２Ａに示すように、第１層間絶縁膜１５６は、第１面１０２ａ、接続プレート６３０ａおよび半導体層６５０を覆って形成される。
　図３２Ｂに示すように、第１層間絶縁膜１５６上に、ＴＦＴ下層膜１０６が形成され、ＴＦＴチャネル２０４－１，２０４－２は、ＴＦＴ下層膜１０６上に形成される。ＴＦＴ下層膜１０６およびＴＦＴチャネル２０４－１，２０４－２上にわたって、絶縁層１０５が形成される。ゲート１０７－１は、絶縁層１０５を介して、ＴＦＴチャネル２０４－１上に形成される。ゲート１０７－２は、絶縁層１０５を介して、ＴＦＴチャネル２０４－２上に形成される。第２層間絶縁膜１０８は、絶縁層１０５およびゲート１０７－１，１０７－２上にわたって形成される。ＴＦＴチャネル２０４－１，２０４－２や、絶縁層１０５、ゲート１０７－１，１０７－２等の形成方法や材質等は、上述した他の実施形態の場合と同様とすることができる。
　図３３Ａに示すように、第２層間絶縁膜１０８、絶縁層１０５およびＴＦＴ下層膜１０６を貫通し、ＴＦＴチャネル２０４－１に達するビアホール１１２ｄ１，１１２ｓ１が形成される。第２層間絶縁膜１０８、絶縁層１０５およびＴＦＴ下層膜１０６を貫通し、ＴＦＴチャネル２０４－２に達するビアホール１１２ｄ２，１１２ｓ２が形成される。第２層間絶縁膜１０８、絶縁層１０５、ＴＦＴ下層膜１０６および第１層間絶縁膜１５６が除去され、発光面６５３Ｓ１に達する開口６５８－１が形成される。第２層間絶縁膜１０８、絶縁層１０５、ＴＦＴ下層膜１０６および第１層間絶縁膜１５６が除去され、発光面６５３Ｓ２に達する開口６５８－２が形成される。
　図３３Ｂに示すように、ビアホール１１２ｄ１，１１２ｓ１，１１２ｄ２，１１２ｓ２に導電材料を充填して、ビア１１１ｄ１，１１１ｓ１，１１１ｄ２，１１１ｓ２が形成される。配線層１１０を形成し、配線６１０ｄ１，６１０ｓ１，６１０ｄ２，６１０ｓ２，を形成する。
　発光面６５３Ｓ１，６５３Ｓ２は、それぞれ粗面化される。その後、配線層１１０を覆うように、透光性の導電膜が設けられ、透光性電極６５９ｄ１，６５９ｓ１，６５９ｄ２，６５９ｓ２が形成される。透光性電極６５９ｄ１は、発光面６５３Ｓ１を覆うように形成され発光面６５３Ｓ１と配線６１０ｄ１とを電気的に接続する。透光性電極６５９ｄ２は、発光面６５３Ｓ２を覆うように形成され、発光面６５３Ｓ２と配線６１０ｄ２とを電気的に接続する。
　その後、カラーフィルタ等の上部構造が形成される。
　このようにして、２つの発光面６５３Ｓ１，６５３Ｓ２を有する半導体層６５０を有するサブピクセル群６２０が形成される。
　本実施例では、１つの半導体層６５０に２つの発光面６５３Ｓ１，６５３Ｓ２を設けたが、発光面の数は２つに制限されることはなく、３つあるいはそれ以上の発光面を１つの半導体層６５０に設けることも可能である。一例として、１列あるいは２列分のサブピクセルを、単一の半導体層６５０で実現してもよい。これによって後述するように、発光面１つあたりの発光に寄与しない再結合電流を削減するとともに、より微細な発光素子を実現する効果を増大させることができる。
　（変形例）
　図３４は、本実施形態の変形例に係る画像表示装置の一部を例示する模式的な断面図である。
　本変形例では、発光層６５２上に２つのｐ形半導体層６６５３ａ１，６６５３ａ２を設けた点で上述の第６の実施形態の場合と異なっている。他の点では、第６の実施形態の場合と同じであり、同一の構成要素に同一の符号を付して詳細な説明を適宜省略する。
　図３４に示すように、本変形例の画像表示装置は、サブピクセル群６２０ａを備える。サブピクセル群６２０ａは、半導体層６５０ａを含む。半導体層６５０ａは、ｎ形半導体層６５１と、発光層６５２と、ｐ形半導体層６６５３ａ１，６６５３ａ２と、を含む。ｎ形半導体層６５１および発光層６５２は、底面６５１Ｂからこの順に積層されている。ｐ形半導体層６６５３ａ１，６６５３ａ２は、いずれも発光層６５２上に積層されている。
　ｐ形半導体層６６５３ａ１，６６５３ａ２は、発光層６５２上で島状に形成されており、Ｘ軸方向に沿って離隔して配置されている。ｎ形半導体層６６５３ａ１，６６５３ａ２の間には、第１層間絶縁膜１５６が設けられ、ｐ形半導体層６６５３ａ１，６６５３ａ２は、第１層間絶縁膜１５６によって分離されている。
　ｐ形半導体層６６５３ａ１，６６５３ａ２は、ＸＹ平面視で、ほぼ同一の形状を有しており、その形状は、ほぼ正方形または長方形状であり、他の多角形状や円形等であってもよい。
　ｐ形半導体層６６５３ａ１は、発光面６６５３Ｓ１を有する。ｐ形半導体層６６５３ａ２は、発光面６６５３Ｓ２を有する。発光面６６５３Ｓ１は、開口６５８－１によって第１層間絶縁膜１５６、ＴＦＴ下層膜１０６、絶縁層１０５および第２層間絶縁膜１０８から露出されたｐ形半導体層６６５３ａ１の面である。発光面６６５３Ｓ２は、開口６５８－２によって第１層間絶縁膜１５６、ＴＦＴ下層膜１０６、絶縁層１０５および第２層間絶縁膜１０８から露出されたｐ形半導体層６６５３ａ２の面である。
　発光面６６５３Ｓ１，６６５３Ｓ２のＸＹ平面視での形状は、第６の実施形態の場合の発光面の形状と同様に、ほぼ同一の形状を有し、ほぼ正方形等の形状を有する。発光面６６５３Ｓ１，６６５３Ｓ２の形状は、本実施形態のような方形に限らず、円形、楕円形あるいは六角形等の多角形であってもよい。発光面６６５３Ｓ１，６６５３Ｓ２の形状は、開口６５８－１，６５８－２の形状と相似であってもよいし、異なる形状としてもよい。
　透光性電極６５９ｄ１は、発光面６６５３Ｓ１上にわたって設けられ、配線６１０ｄ１上にわたって設けられている。透光性電極６５９ｄ１は、発光面６６５３Ｓ１と配線６１０ｄ１との間に設けられ、発光面６６５３Ｓ１と配線６１０ｄ１とを電気的に接続する。透光性電極６５９ｄ２は、発光面６６５３Ｓ２上にわたって設けられ、配線６１０ｄ２上にわたって設けられている。透光性電極６５９ｄ２は、発光面６６５３Ｓ２と配線６１０ｄ２との間に設けられ、発光面６６５３Ｓ２と配線６１０ｄ２とを電気的に接続する。
　本変形例の製造方法について説明する。
　図３５Ａ～図３６Ｂは、本変形例の画像表示装置の製造方法を例示する模式的な断面図である。
　本変形例では、基板同士の貼り合わせを行う工程までは、上述の第６の実施形態の場合と同様とすることができる。具体的には、図３１Ａに関連して説明した工程まで同様の工程を適用することができる。以下の工程は、図３１Ａの工程以降に適用されるものとして説明する。
　図３５Ａに示すように、本変形例では、図３１Ａに示した半導体層１１５０をエッチングして、発光層６５２およびｎ形半導体層６５１を形成する。さらにエッチングして、２つのｐ形半導体層６６５３ａ１，６６５３ａ２を形成する。
　ｐ形半導体層６６５３ａ１，６６５３ａ２を形成する場合には、さらに深くエッチングするようにしてもよい。たとえば、ｐ形半導体層６６５３ａ１，６６５３ａ２を形成するためのエッチングは、発光層６５２やｎ形半導体層６５１に到達する深さを超えて行ってもよい。このように、深いエッチングによってｐ形半導体層を形成する場合には、図３４に示した発光面６６５３Ｓ１，６６５３Ｓ２の外周よりも１μｍ以上外側をエッチングすることが望ましい。エッチング位置を発光面６６５３Ｓ１，６６５３Ｓ２の外周よりも外側に離すことによって、再結合電流を抑制することができる。
　半導体層６５０ａを形成した後、図３１Ａに示したメタル層１２３０をエッチングして、接続プレート６３０ａを形成する。
　図３５Ｂに示すように、第１面１０２ａ、接続プレート６３０ａおよび半導体層６５０ａを覆って、第１層間絶縁膜１５６が形成される。
　図３５Ｃに示すように、第１層間絶縁膜１５６上にＴＦＴ下層膜１０６が形成され、ＴＦＴ下層膜１０６上にＴＦＴチャネル２０４－１，２０４－２が形成される。さらに、ＴＦＴチャネル２０４－１，２０４－２上に絶縁層１０５が形成され、絶縁層１０５上にゲート１０７－１，１０７－２が形成される。第２層間絶縁膜１０８は、絶縁層１０５およびゲート１０７－１，１０７－２を覆って形成される。
　図３６Ａに示すように、ビアホール１１２ｄ１，１１２ｓ１，１１２ｄ２，１１２ｓ２は、第６の実施形態の場合と同様に形成される。開口６５８－１は、第２層間絶縁膜１０８、絶縁層１０５、ＴＦＴ下層膜１０６および第１層間絶縁膜１５６を除去して、発光面６６５３Ｓ１に達するように形成される。開口６５８－２は、第２層間絶縁膜１０８、絶縁層１０５、ＴＦＴ下層膜１０６および第１層間絶縁膜１５６を除去して、発光面６６５３Ｓ２に達するように形成される。
　図３６Ｂに示すように、第６の実施形態の場合と同様に、配線層１１０が形成され、配線層１１０を覆う透光性の導電膜が形成される。透光性の導電膜は、透光性電極６５９ｄ１，６５９ｓ１，６５９ｄ２，６５９ｓ２に成形される。
　第６の実施形態の場合と同様に、カラーフィルタ等の上部構造が形成される。
　このようにして、２つの発光面６６５３Ｓ１，６６５３Ｓ２を有するサブピクセル群６２０ａが形成される。
　本変形例の場合も、第６の実施形態の場合と同様に、発光面の数は２つに限定されることはなく、３つあるいはそれ以上の発光面を１つの半導体層６５０ａに設けてもよい。
　本実施形態の画像表示装置の効果について説明する。
　図３７は、画素ＬＥＤ素子の特性を例示するグラフである。
　図３７の縦軸は、発光効率［％］を表している。横軸は、画素ＬＥＤ素子に流す電流の電流密度を相対値によって表している。
　図３７に示すように、電流密度の相対値が１．０より小さい領域では、画素ＬＥＤ素子の発光効率は、ほぼ一定か、単調に増加する。電流密度の相対値が１．０よりも大きい領域では、発光効率は単調に減少する。つまり、画素ＬＥＤ素子には、発光効率が最大になるような適切な電流密度が存在する。
　発光素子から十分な輝度が得られる程度に電流密度を抑制することによって、高効率な画像表示装置を実現することが期待される。しかしながら、低電流密度では、電流密度の低下とともに、発光効率が低下する傾向にあることが、図３７によって示されている。
　第１の実施形態から第５の実施形態において説明したように、発光素子は、発光層を含む半導体層１１５０の全層をエッチング等で個別に分離することによって形成される。このとき、発光層とｐ形の半導体層との接合面が端部に露出する。同様に、発光層とｎ形半導体層との接合面が端部に露出する。
　このような端部が存在する場合には、端部において電子および正孔が再結合する。一方で、このような再結合は、発光に寄与しない。端部での再結合は、発光素子に流す電流とはほとんど関係なく発生する。再結合は、端部の発光に寄与する接合面の長さに応じて発生するものと考えられる。
　同一寸法の立方体形状の発光素子を２個発光させる場合には、四方の側面は、発光素子ごとに端部となるため、２個の発光素子は合計８つの端部を有することとなり、８つの端部において再結合が発生し得る。
　これに対して、本実施形態では、半導体層６５０，６５０ａは四方の側面を有しており、２つの発光面で端部が４つである。ただし、開口６５８－１，６５８－２の間の領域は、電子や正孔の注入が少なく、発光にほとんど寄与しないので、発光に寄与する端部は、６個になると考えることができる。このように、本実施形態では、半導体層の端部の数が実質的に低減されることによって、発光に寄与しない再結合が低減される。発光に寄与しない再結合が低減されることによって、発光面ごとの駆動電流は引き下げられる。
　高精細化等のために、サブピクセル間の距離を短縮するような場合や電流密度が比較的高い場合等には、第６の実施形態のサブピクセル群６２０では、発光面６５３Ｓ１と発光面６５３Ｓ２との距離が実質的に短くなる。この場合に、第６の実施形態の場合のように、ｐ形半導体層が共有されていると、駆動されている発光面に注入された正孔の一部が分流して、駆動されていない発光面が微発光するおそれがある。変形例のサブピクセル群６２０ａでは、ｐ形半導体層は２つに分離され、ｐ形半導体層ごとに発光面を有しているので、駆動されていない側の発光面に微発光を生じることを低減させることができる。
　本実施形態では、発光層を含む半導体層は、接続プレート６３０ａの側から、ｎ形半導体層、発光層およびｐ形半導体層の順に積層するものであり、支持基板を用いずに、結晶成長用基板にｎ形半導体層から結晶成長させて製造コストを低減させる観点からは好ましい。他の実施形態の場合と同様に、ｎ形半導体層とｐ形半導体層の積層順を代えて、接続プレート６３０ａの側から、ｐ形半導体層、発光層およびｎ形半導体層の順に積層するようにしてもよいのは上述したとおりである。また、ｐ形半導体層６５３を下層にして、接続プレート６３０ａに接続する場合には、第３の実施形態の場合のように、接続プレート６３０ａとｐ形半導体層６５３との間に、導電補助プレートを設けるようにすることが好ましい。
　上述した各実施形態の画像表示装置のサブピクセルおよびサブピクセル群において、それぞれ具体例を説明した。具体例のそれぞれは、一例であり、これらの実施形態の構成や工程の手順を適宜組み合わせることにより、他の構成例とすることができる。たとえば、第１の実施形態から第５の実施形態の場合において、ビアを用いず、接続プレートを電源線や接地線への接続に用いたり、第６の実施形態の場合において、ビアを用いて、発光素子の電気的接続をとるようにしたりしてもよい。
　（第７の実施形態）
　上述した画像表示装置は、適切なピクセル数を有する画像表示モジュールとして、たとえばコンピュータ用ディスプレイ、テレビ、スマートフォンのような携帯用端末、あるいは、カーナビゲーション等とすることができる。
　図３８は、本実施形態に係る画像表示装置を例示するブロック図である。
　図３８には、コンピュータ用ディスプレイの構成の主要な部分が示されている。
　図３８に示すように、画像表示装置７０１は、画像表示モジュール７０２を備える。画像表示モジュール７０２は、たとえば上述した第１の実施形態の場合の構成を備えた画像表示装置である。画像表示モジュール７０２は、サブピクセル２０を含む複数のサブピクセルが配列された表示領域２、行選択回路５および信号電圧出力回路７を含む。
　画像表示装置７０１は、コントローラ７７０をさらに備えている。コントローラ７７０は、図示しないインタフェース回路によって分離、生成される制御信号を入力して、行選択回路５および信号電圧出力回路７に対して、各サブピクセルの駆動および駆動順序を制御する。
　（変形例）
　上述した画像表示装置は、適切なピクセル数を有する画像表示モジュールとして、たとえばコンピュータ用ディスプレイ、テレビ、スマートフォンのような携帯用端末、あるいは、カーナビゲーション等とすることができる。
　図３９は、本実施形態の変形例に係る画像表示装置を例示するブロック図である。
　図３９には、高精細薄型テレビの構成が示されている。
　図３９に示すように、画像表示装置８０１は、画像表示モジュール８０２を備える。画像表示モジュール８０２は、たとえば上述した第１の実施形態の場合の構成を備えた画像表示装置１である。画像表示装置８０１は、コントローラ８７０およびフレームメモリ８８０を備える。コントローラ８７０は、バス８４０によって供給される制御信号にもとづいて、表示領域２の各サブピクセルの駆動順序を制御する。フレームメモリ８８０は、１フレーム分の表示データを格納し、円滑な動画再生等の処理のために用いられる。
　画像表示装置８０１は、Ｉ／Ｏ回路８１０を有する。Ｉ／Ｏ回路８１０は、図３９では、単に「Ｉ／Ｏ」と表記されている。Ｉ／Ｏ回路８１０は、外部の端末や装置等と接続するためのインタフェース回路等を提供する。Ｉ／Ｏ回路８１０には、たとえば外付けのハードディスク装置等を接続するＵＳＢインタフェースや、オーディオインタフェース等が含まれる。
　画像表示装置８０１は、受信部８２０および信号処理部８３０を有する。受信部８２０には、アンテナ８２２が接続され、アンテナ８２２によって受信された電波から必要な信号を分離、生成する。信号処理部８３０は、ＤＳＰ（Digital Signal Processor）やＣＰＵ（Central Processing Unit）等を含んでおり、受信部８２０によって分離、生成された信号は、信号処理部８３０によって、画像データや音声データ等に分離、生成される。
　受信部８２０および信号処理部８３０を、携帯電話の送受信用やＷｉＦｉ用、ＧＰＳ受信器等の高周波通信モジュールとすることによって、他の画像表示装置とすることもできる。たとえば、適切な画面サイズおよび解像度の画像表示モジュールを備えた画像表示装置は、スマートフォンやカーナビゲーションシステム等の携帯情報端末とすることができる。
　本実施形態の場合の画像表示モジュールは、第１の実施形態の場合の画像表示装置の構成に限らず、その変形例や他の実施形態の場合としてもよい。
　以上説明した実施形態によれば、発光素子の転写工程を短縮し、歩留りを向上した画像表示装置の製造方法および画像表示装置を実現することができる。
　以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明およびその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
　１，２０１，７０１，８０１　画像表示装置、２　表示領域、３　電源線、４　接地線、５，２０５　行選択回路、６，２０６　走査線、７，２０７　信号電圧出力回路、８，２０８　信号線、１０　ピクセル、２０，２０ａ，２２０，３２０，４２０，５２０　サブピクセル、２２，２２２　発光素子、２４，２２４　選択トランジスタ、２６，２２６　駆動トランジスタ、２８，２２８　キャパシタ、１０１　回路、１０２，５０２　基板、１０２ａ　第１面、１０３，２０３，２０３－１，２０３－２　トランジスタ、１０４，２０４，２０４－１，２０４－２　ＴＦＴチャネル、１０５　絶縁層、１０７，１０７－１，１０７－２　ゲート、１０８　第２層間絶縁膜、１１０　配線層、１３０　導電層、１３０ａ　接続プレート、１３５　導電補助層、１３５ａ　導電補助プレート、１５０，２５０　発光素子、１５１Ｓ，２５３Ｓ，６５３Ｓ１，６５３Ｓ２，６６５３Ｓ１，６６５３Ｓ２　発光面、１５６　第１層間絶縁膜、１５９ｄ，１５９ｓ，１５９ａ，１５９ｋ，６５９ｄ１，６５９ｄ２　透光性電極、１６１ａ，１６１ｋ，４６１ａ　ビア、１８０　カラーフィルタ、６２０，６２０ａ　サブピクセル群、１００１　結晶成長用基板、１１４０　バッファ層、１１５０　半導体層、１１９０　支持基板、１１９２　構造体、１１９４，１１９４ａ，１２９４，１２９４ａ　半導体成長基板

Claims (27)

  1. 　発光層を含む半導体層を第１基板上に形成した第２基板を準備する工程と、
    　第３基板上に第１メタル層を形成する工程と、
    　前記第１メタル層に前記半導体層を貼り合わせる工程と、
    　前記第１基板を除去する工程と、
    　前記半導体層をエッチングして、前記第１メタル層上の底面と前記底面に対向して設けられた発光面とを含む発光素子を形成する工程と、
    　前記第３基板および前記発光素子を覆う第１絶縁膜を形成する工程と、
    　前記第１絶縁膜上に回路素子を形成する工程と、
    　前記回路素子および前記第１絶縁膜を覆う第２絶縁膜を形成する工程と、
    　前記第１絶縁膜の一部および前記第２絶縁膜の一部を除去して前記発光面を含む面を露出させる工程と、
    　前記第２絶縁膜上に配線層を形成する工程と、
    　を備えた画像表示装置の製造方法。
  2. 　前記発光素子を形成した後に、前記第１メタル層を加工して導電性および光反射性を有する第１部分を形成する工程
    　をさらに備え、
    　前記発光素子は、前記第１部分上に設けられ、
    　前記第１部分の外周は、平面視で、前記発光素子を投影したときに前記発光素子の外周を含む請求項１記載の画像表示装置の製造方法。
  3. 　前記第１絶縁膜および前記第２絶縁膜を貫通して設けられ、前記第１部分と前記配線層とを電気的に接続する第１ビアを形成する工程
    　をさらに備えた請求項２記載の画像表示装置の製造方法。
  4. 　発光層を含む半導体層を第１基板上に形成した第２基板を準備する工程と、
    　前記第２基板上に第２メタル層を形成する工程と、
    　第３基板に前記第２メタル層を介して前記半導体層を貼り合わせる工程と、
    　前記第１基板を除去する工程と、
    　前記半導体層をエッチングして、前記第２メタル層上の底面と前記底面に対向して設けられた発光面を含む発光素子を形成する工程と、
    　前記第３基板および前記発光素子を覆う第１絶縁膜を形成する工程と、
    　前記第１絶縁膜上に回路素子を形成する工程と、
    　前記回路素子および前記第１絶縁膜を覆う第２絶縁膜を形成する工程と、
    　前記第１絶縁膜の一部および前記第２絶縁膜の一部を除去して前記発光面を含む面を露出させる工程と、
    　前記第２絶縁膜上に形成された配線層を形成する工程と、
    　を備えた画像表示装置の製造方法。
  5. 　前記第２メタル層を形成する前に、前記半導体層上にホール注入性を有する層を形成する工程
    　をさらに備え、
    　前記半導体層は、前記第３基板に貼り合わせたときに前記第３基板の側から、第１導電形の第１半導体層、前記発光層および前記第１導電形とは異なる第２導電形の第２半導体層の順に積層され、
    　前記第１導電形は、ｐ形であり、
    　前記第２導電形は、ｎ形である請求項４記載の画像表示装置の製造方法。
  6. 　前記発光素子を形成した後に、前記第２メタル層を加工して導電性および光反射性を有する第２部分を形成する工程
    　をさらに備え、
    　前記発光素子は、前記第２部分上に設けられ、
    　前記第２部分の外周は、平面視で、前記発光素子を投影したときに前記発光素子の外周を含む請求項４記載の画像表示装置の製造方法。
  7. 　前記第１絶縁膜および前記第２絶縁膜を貫通して設けられ、前記第２部分と前記配線層とを電気的に接続する第２ビアを形成する工程
    　をさらに備えた請求項６記載の画像表示装置の製造方法。
  8. 　前記第３基板に前記半導体層を貼り合わせる工程は、１つの前記第３基板に、複数の前記第２基板を貼り合わせることを含む請求項１記載の画像表示装置の製造方法。
  9. 　前記第３基板は、透光性基板を含む請求項１記載の画像表示装置の製造方法。
  10. 　前記第３基板は、前記透光性基板上に設けられた可撓性を有する第４基板をさらに含み、
    　前記第３基板に前記半導体層を貼り合わせる工程で前記半導体層を前記第４基板に貼り合わせた後に、前記透光性基板を除去する工程をさらに備えた請求項１記載の画像表示装置の製造方法。
  11. 　露出された前記発光面に透光性電極を形成する工程をさらに備えた請求項１記載の画像表示装置の製造方法。
  12. 　前記半導体層は、窒化ガリウム系化合物半導体を含む請求項１記載の画像表示装置の製造方法。
  13. 　前記発光素子上に波長変換部材を形成する工程をさらに備えた請求項１記載の画像表示装置の製造方法。
  14. 　第１面を有する基板と、
    　前記第１面上に設けられた導電層と、
    　前記導電層上に底面を有し、前記底面に対向する面である発光面を含む発光素子と、
    　前記発光素子の側面および前記導電層を覆う第１絶縁膜と、
    　前記第１絶縁膜上に設けられた回路素子と、
    　前記回路素子および前記第１絶縁膜を覆う第２絶縁膜と、
    　前記第２絶縁膜上に設けられた配線層と、
    　を備えた画像表示装置。
  15. 　前記導電層は、導電性および光反射性を有する第１部分を含み、
    　前記発光素子は、前記第１部分上に設けられ、
    　前記第１部分の外周は、平面視で、前記第１部分に前記発光素子を投影したときに前記発光素子の外周を含む請求項１４記載の画像表示装置。
  16. 　前記発光素子は、前記第１部分の側から前記発光面の側に向かって、第１導電形の第１半導体層、発光層および前記第１導電形とは異なる第２導電形の第２半導体層の順に積層され、
    　前記第１導電形は、ｐ形であり、
    　前記第２導電形は、ｎ形であり、
    　前記第１部分と前記第１半導体層との間にホール注入性を有する層
    　をさらに備えた請求項１５記載の画像表示装置。
  17. 　前記第１絶縁膜および前記第２絶縁膜を貫通して設けられ、前記第１部分と前記配線層との間を電気的に接続するビア
    　をさらに備えた請求項１６記載の画像表示装置。
  18. 　前記配線層は、前記ビアに接続された第１配線と、前記発光面を含む面に接続された第２配線と、を含み、
    　前記第１半導体層は、前記第１部分および前記ビアを介して前記第１配線に電気的に接続され、
    　前記第２半導体層は、前記発光面を含む面および前記第２配線を介して前記回路素子に電気的に接続された請求項１７記載の画像表示装置。
  19. 　前記配線層は、前記ビアに接続された第３配線と、前記発光面を含む面に接続された第４配線と、を含み、
    　前記第１半導体層は、前記第１部分、前記ビアおよび前記第３配線を介して前記回路素子に電気的に接続され、
    　前記第２半導体層は、前記発光面を含む面を介して前記第４配線に電気的に接続された請求項１７記載の画像表示装置。
  20. 　前記基板は、透光性基板を含む請求項１４記載の画像表示装置。
  21. 　前記基板は、可撓性を有する基板を含む請求項１４記載の画像表示装置。
  22. 　前記発光面上に設けられた透光性電極
    　をさらに備え、
    　前記発光素子は、前記透光性電極を介して、前記配線層に接続された請求項１４記載の画像表示装置。
  23. 　前記発光素子は、窒化ガリウム系化合物半導体を含む請求項１４記載の画像表示装置。
  24. 　前記回路素子は、薄膜トランジスタを含む請求項１４記載の画像表示装置。
  25. 　前記発光素子上に波長変換部材をさらに備えた請求項１４記載の画像表示装置。
  26. 　第１面を有する基板と、
    　前記第１面上に設けられた導電層と、
    　前記導電層上に底面を有し、前記底面に対向する面に複数の発光面を含む半導体層と、
    　前記半導体層の側面および前記導電層を覆う第１絶縁膜と、
    　前記第１絶縁膜上に設けられた複数のトランジスタと、
    　前記複数のトランジスタおよび前記第１絶縁膜を覆う第２絶縁膜と、
    　前記第２絶縁膜上に設けられた配線層と、
    　を備えた画像表示装置。
  27. 　前記半導体層は、前記導電層から前記複数の発光面に向かって、第１導電形の第１半導体層、発光層および前記第１導電形とは異なる第２導電形の第２半導体層の順に積層され、
    　前記第２半導体層は、前記第１絶縁膜によって分離された請求項２６記載の画像表示装置。
    　
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