JP2020205336A - 発光素子、発光素子の製造方法 - Google Patents
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Abstract
【課題】より適切な発光と高速駆動を実現することができる発光素子を提供する。【解決手段】発光素子は、発光ダイオード層が形成された第１チップと、駆動回路層が形成された第２チップとが積層されて接合されている発光素子において、前記発光ダイオード層と前記駆動回路層が、電極によって電気的に接続されており、前記第２チップは、前記電極とは異なる遮光部を含み、前記遮光部は、前記発光ダイオード層に設けられた分離構造により画定される画素の少なくとも一部を覆うように配されていることを特徴とする。【選択図】図１
Description
本発明は、発光素子、発光素子の製造方法に関する。
窒化ガリウム（ＧａＮ）などを用いた各種の化合物半導体を有する発光素子が開発されている。また、ディスプレイなどの画像表示装置は、画像を形成する一つ一つの画素となる発光素子と、マトリックス配置された半導体集積回路で構成された駆動回路の画素端子とが、各素子において電気的に接続されている。
非特許文献１では、化合物半導体の上に、非晶質シリコンや低温ポリシリコン（ＬＴＰＳ）で構成した薄膜トランジスタ（ＴＦＴ）の集積回路を積層した素子が記載されている。化合物半導体にあらかじめ発光素子を形成しておき、その上にＴＦＴの集積回路を形成することで、画素の駆動回路を構成する。マトリックス配置されたＴＦＴの集積回路から信号を送ることによって、一つ一つの画素を構成するそれぞれの発光素子を発光させ、画像を表示する。
非特許文献２には、半導体集積回路を形成したシリコン半導体と、画素が形成された化合物半導体とを貼り合わせ、半導体集積回路とは別の面からシリコン半導体を薄く研磨し、貫通電極によって配線接続した素子が開示されている。ここでは、化合物半導体のフォトダイオードを画素として形成しており、積層型の光検出素子により構成された赤外線画像を取得するエリアセンサーが開示されている。シリコン半導体が薄く研磨されることによって、シリコン半導体側から貫通電極を形成することができ、化合物半導体とシリコン半導体の積層型素子が実現することができる。また、化合物半導体のダイオードと、シリコン半導体の駆動回路を接続することによって、高速動作ができる。
Lee, Vincent Wing-Ho著、"Advanced Integration of Devices Enabled by Laser Crystallization of Silicon"、[online]、2012年、博士論文、コロンビア大学（米国）、[平成31年4月18日検索]、インターネット<URL: https://academiccommons.columbia.edu/doi/10.7916/D80Z79DF >
Chen, C.L.、他１４名著、"Wafer-Scale 3D Integration of InGaAs Image Sensors with Si Readout Circuits"、2009 IEEE International Conference on 3D System Integration、2009年、p.1-4
しかしながら、非特許文献１では、低温ポリシリコン（ＬＴＰＳ）は、レーザー再結晶化する技術が必要なため、特殊な装置が必要である。また、ＬＴＰＳには、結晶粒界における不連続面の結晶欠陥があり、トランジスタ特性に影響を与えるため、トランジスタのしきい値ばらつきが大きく、各画素の発光ばらつきがある。非晶質シリコンや低温ポリシリコンのキャリア移動度が低いため、画像表示の高速駆動には限界がある。
一方、非特許文献２の技術を発光素子として用いる場合には、ＣＭＯＳトランジスタによって構成された駆動回路（集積回路）に光が入射する可能性があり、駆動回路の誤動作が発生するため、適切に発光することが難しいという課題があった。
上述の課題を鑑みて、本発明は、より適切な発光と高速駆動を実現することができる発光素子を提供することを目的とする。
本発明の第１の態様は、
発光ダイオード層が形成された第１チップと、駆動回路層が形成された第２チップとが積層されて接合されている発光素子において、
前記発光ダイオード層と前記駆動回路層が、電極によって電気的に接続されており、
前記第２チップは、前記電極とは異なる遮光部を含み、
前記遮光部は、前記発光ダイオード層に設けられた分離構造により画定される画素の少なくとも一部を覆うように配されている、
ことを特徴とする発光素子である。
発光ダイオード層が形成された第１チップと、駆動回路層が形成された第２チップとが積層されて接合されている発光素子において、
前記発光ダイオード層と前記駆動回路層が、電極によって電気的に接続されており、
前記第２チップは、前記電極とは異なる遮光部を含み、
前記遮光部は、前記発光ダイオード層に設けられた分離構造により画定される画素の少なくとも一部を覆うように配されている、
ことを特徴とする発光素子である。
本発明の第２の態様は、
発光ダイオード層が形成された第１チップと、駆動回路層が形成された第２チップとが積層されて接合されている発光素子において、
前記発光ダイオード層と前記駆動回路層が、電極によって電気的に接続されており、
前記第２チップは、前記電極とは異なる遮光部を含み、
前記発光ダイオード層は、画素を画定する分離構造が設けられており、
前記遮光部は、前記駆動回路層を貫通する遮光壁によって構成されており、
平面視で、前記遮光壁は、前記分離構造と重複して配されている、
ことを特徴とする発光素子である。
発光ダイオード層が形成された第１チップと、駆動回路層が形成された第２チップとが積層されて接合されている発光素子において、
前記発光ダイオード層と前記駆動回路層が、電極によって電気的に接続されており、
前記第２チップは、前記電極とは異なる遮光部を含み、
前記発光ダイオード層は、画素を画定する分離構造が設けられており、
前記遮光部は、前記駆動回路層を貫通する遮光壁によって構成されており、
平面視で、前記遮光壁は、前記分離構造と重複して配されている、
ことを特徴とする発光素子である。
本発明の第３の態様は、
発光ダイオード層が形成された第１チップと、駆動回路層が形成された第２チップとが積層されて接合されている発光素子において、
前記発光ダイオード層と前記駆動回路層が、電極によって電気的に接続されており、
前記第２チップは、前記電極とは異なる遮光部を含み、
前記第１チップには、複数の画素が形成されており、
前記第１チップの画素に対する積層方向に、前記第２チップにおいて開口が形成されており、
前記遮光部は、当該開口の内壁を覆う層によって構成されている、
ことを特徴とする発光素子である。
発光ダイオード層が形成された第１チップと、駆動回路層が形成された第２チップとが積層されて接合されている発光素子において、
前記発光ダイオード層と前記駆動回路層が、電極によって電気的に接続されており、
前記第２チップは、前記電極とは異なる遮光部を含み、
前記第１チップには、複数の画素が形成されており、
前記第１チップの画素に対する積層方向に、前記第２チップにおいて開口が形成されており、
前記遮光部は、当該開口の内壁を覆う層によって構成されている、
ことを特徴とする発光素子である。
本発明の第４の態様は、
発光ダイオード層が形成された第１チップを準備する工程と、
駆動回路層が形成された第２チップを準備する工程と、
前記第２チップに、前記発光ダイオード層に設けられた分離構造により画定される画素の少なくとも一部を覆う遮光部を形成する工程と、
前記第１チップと前記第２チップを接合する工程と、
前記発光ダイオード層と電気的に接続し、かつ、前記駆動回路層を貫通する電極を形成する工程と、
を有する、
ことを特徴とする発光素子の製造方法である。
発光ダイオード層が形成された第１チップを準備する工程と、
駆動回路層が形成された第２チップを準備する工程と、
前記第２チップに、前記発光ダイオード層に設けられた分離構造により画定される画素の少なくとも一部を覆う遮光部を形成する工程と、
前記第１チップと前記第２チップを接合する工程と、
前記発光ダイオード層と電気的に接続し、かつ、前記駆動回路層を貫通する電極を形成する工程と、
を有する、
ことを特徴とする発光素子の製造方法である。
本発明の第５の態様は、
複数の画素から構成されており、第１導電型領域と第２導電型領域を発光ダイオード層に有する第１チップを準備する工程と、
駆動回路層が形成された第２チップを準備する工程と、
前記第１チップと前記第２チップを接合する工程と、
前記駆動回路層を貫通する遮光部を形成する工程と、
前記第２導電型領域を、画素ごとに、前記駆動回路層に電気的に接続する電極を形成する工程と、
前記第１導電型領域を、前記複数の画素において電気的に共通に接続する電極を形成する工程と、
を有する、
ことを特徴とする発光素子の製造方法である。
複数の画素から構成されており、第１導電型領域と第２導電型領域を発光ダイオード層に有する第１チップを準備する工程と、
駆動回路層が形成された第２チップを準備する工程と、
前記第１チップと前記第２チップを接合する工程と、
前記駆動回路層を貫通する遮光部を形成する工程と、
前記第２導電型領域を、画素ごとに、前記駆動回路層に電気的に接続する電極を形成する工程と、
前記第１導電型領域を、前記複数の画素において電気的に共通に接続する電極を形成する工程と、
を有する、
ことを特徴とする発光素子の製造方法である。
本発明の第６の態様は、
複数の画素から構成されており、第１導電型領域と第２導電型領域を発光ダイオード層に有する第１チップを準備する工程と、
駆動回路層が形成された第２チップを準備する工程と、
前記第１チップと前記第２チップを接合する工程と、
前記第１チップの画素に対する積層方向に、前記第２チップにおいて開口を形成する工程と、
前記第２導電型領域を、画素ごとに、前記駆動回路層に電気的に接続する電極を形成する工程と、
前記第１導電型領域を、前記複数の画素において電気的に共通に接続する電極を形成する工程と、
前記開口の内壁を覆う遮光部を形成する工程と、
を有する、
ことを特徴とする発光素子の製造方法である。
複数の画素から構成されており、第１導電型領域と第２導電型領域を発光ダイオード層に有する第１チップを準備する工程と、
駆動回路層が形成された第２チップを準備する工程と、
前記第１チップと前記第２チップを接合する工程と、
前記第１チップの画素に対する積層方向に、前記第２チップにおいて開口を形成する工程と、
前記第２導電型領域を、画素ごとに、前記駆動回路層に電気的に接続する電極を形成する工程と、
前記第１導電型領域を、前記複数の画素において電気的に共通に接続する電極を形成する工程と、
前記開口の内壁を覆う遮光部を形成する工程と、
を有する、
ことを特徴とする発光素子の製造方法である。
本発明によれば、発光素子は、より適切な発光と高速駆動を実現することができる。
［先行技術の課題］
まず、以下にて、先行技術である非特許文献２に係る光検出素子を、発光素子として用いる場合の課題について、図７を用いて詳細に説明する。なお、非特許文献２に用いる化合物半導体を有するフォトダイオードと、本発明に用いる発光ダイオードとでは、各層の厚さやキャリア濃度など、設計上で異なる部分も多いが、基本的な構造は共通する。
まず、以下にて、先行技術である非特許文献２に係る光検出素子を、発光素子として用いる場合の課題について、図７を用いて詳細に説明する。なお、非特許文献２に用いる化合物半導体を有するフォトダイオードと、本発明に用いる発光ダイオードとでは、各層の厚さやキャリア濃度など、設計上で異なる部分も多いが、基本的な構造は共通する。
（先行技術に係る光検出素子の構成）
まず、先行技術に係る光検出素子の構成について図７が示す断面図を用いて説明する。先行技術に係る素子は、第１チップ１０１と第２チップ１０２とを有する。
まず、先行技術に係る光検出素子の構成について図７が示す断面図を用いて説明する。先行技術に係る素子は、第１チップ１０１と第２チップ１０２とを有する。
第１チップ１０１では、画素１２１を構成するために素子分離溝１０３が形成され、活性層１１２と第２導電層１１３が、素子分離溝１０３によって画素ごとに分離されている。ここでは、素子分離溝１０３によって各画素が画定されているが、ＰＮ分離などの他の分離構造で各画素を画定してもよい。活性層１１２は、第１導電層１１１と第２導電層１
１３との間に挟まれている。第１導電層１１１と第２導電層１１３との間に電圧が印加されることによって、第１チップ１０１は、フォトダイオードとして動作する。第１導電層１１１は、共通電極（不図示）を介して、一方の電圧供給源に接続される。
１３との間に挟まれている。第１導電層１１１と第２導電層１１３との間に電圧が印加されることによって、第１チップ１０１は、フォトダイオードとして動作する。第１導電層１１１は、共通電極（不図示）を介して、一方の電圧供給源に接続される。
第２チップ１０２には、ＣＭＯＳトランジスタが構成された集積回路が形成されている。これは、まず、ダイオードが形成された第１チップ１０１と、集積回路が形成された第２チップ１０２が、接合される。接合後に、第１チップ１０１における各画素を構成するダイオードの第２導電層１１３と第２チップ１０２を接続する貫通電極１０５が形成されている。メタル層１０７は、ＣＭＯＳトランジスタ（不図示）と接続されたコンタクト電極（不図示）と、貫通電極１０５とを接続している。これによって、ＣＭＯＳトランジスタから、メタル層１０７や貫通電極１０５を介して、各画素に対して個別に電圧を印加することができるため、積層型の光検出素子が実現される。
（先行技術に係る素子の課題）
続いて、光検出素子を発光素子として用いるために、各画素のダイオードを、発光ダイオードに置き換えて構成する画像表示装置における課題を述べる。
続いて、光検出素子を発光素子として用いるために、各画素のダイオードを、発光ダイオードに置き換えて構成する画像表示装置における課題を述べる。
化合物半導体で構成される発光ダイオードは、例えば、ＩｎＰなどの化合物半導体基板１１０、第１導電層１１１、ＩｎＧａＡｓなどの活性層１１２、第２導電層１１３から構成される。活性層１１２からの光の出射側には、化合物半導体基板１１０であるＩｎＰ基板が配置されており、活性層１１２が発光した光は、化合物半導体基板１１０を透過して出射される。なお、活性層１１２が発光した光は全方位に出射されるため、化合物半導体基板１１０とは反対側の第２チップ１０２に対しても光が出射される。
従って、第２チップ１０２には、ＣＭＯＳトランジスタによって構成された駆動回路（集積回路）が形成されており、駆動回路に光が入射してしまうと、駆動回路の誤動作が発生するという課題がある。
そこで、このような課題を解決すべく、以下では、図面を参照して本発明の好適な実施形態を説明する。なお、本発明はこれら特定の実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の様々な形態も本発明に含まれる。
＜実施形態１＞
［画像表示装置の断面構成］
以下では、本発明の実施形態１に係る積層型の画像表示装置（発光素子）の断面構成について、図１が示す画像表示装置の断面図を用いて説明する。画像表示装置は、第１チップ１０１と第２チップ１０２とを有する。なお、以下では、第１チップ１０１に対して、第２チップ１０２が位置する方向を「上」と称して説明する。従って、２つのチップの積層方向を上下方向とする。
［画像表示装置の断面構成］
以下では、本発明の実施形態１に係る積層型の画像表示装置（発光素子）の断面構成について、図１が示す画像表示装置の断面図を用いて説明する。画像表示装置は、第１チップ１０１と第２チップ１０２とを有する。なお、以下では、第１チップ１０１に対して、第２チップ１０２が位置する方向を「上」と称して説明する。従って、２つのチップの積層方向を上下方向とする。
第１チップ１０１を構成する発光ダイオードの半導体積層構造（発光ダイオード層）は、ＩｎＰなどの化合物半導体基板１１０と、第１導電層１１１と、ＩｎＧａＡｓなどで形成された活性層１１２と、第２導電層１１３から構成される。第１導電層１１１と第２導電層１１３とは、異なる導電型の領域（導電型領域）である。また、第１チップ１０１は、素子分離溝１０３によって、複数の発光画素１２１（発光領域１２０）に分離されている。
第２チップ１０２を構成するＣＭＯＳ駆動回路（駆動回路層）は、ＣＭＯＳトランジスタが形成されたシリコン基板１１６と、配線１０８ａを構成する導電部材を含む配線層１１５から構成されており、発光画素１２１を駆動する。また、ＣＭＯＳ画素回路（駆動回
路層）には、画素駆動トランジスタのゲート電極が形成されている。また、配線層１１５の下に、発光ダイオードが形成されている第１チップ１０１が配される。
路層）には、画素駆動トランジスタのゲート電極が形成されている。また、配線層１１５の下に、発光ダイオードが形成されている第１チップ１０１が配される。
第１チップ１０１と第２チップ１０２は、接合面１１４において接合されている。第２チップ１０２の第２導電層１１３は、発光画素１２１ごとに、駆動回路層を貫通する貫通電極１０５によって、第１チップ１０１と電気的に接続している。また、共通電極１０９は、複数の発光画素１２１において電気的に共通に接続する。
また、第２チップ１０２は、遮光層（遮光部）を含んでいることにより、発光ダイオード層から生じる光による駆動回路の誤動作が起こりにくい構成である。なお、本実施形態では、配線層１１５に含まれる配線１０８ａと第１チップ１０１との間に形成された、配線層１１５に含まれる配線１０８ｂを遮光層として用いる場合を示す。しかし、同じく配線層１１５に含まれる配線１０８ａや不図示の配線を遮光層として用いても構わない。なお、貫通電極１０５も光を遮光し得るが、本実施形態では遮光層（遮光部）とは呼ばない。
配線１０８ａおよび配線１０８ｂには、アルミニウム、チタンならびにチタン合金、銅など少なくともいずれかの、可視域から赤外線領域で広い範囲の光に対して、非透過性の金属材料を用いることができる。このように、配線層１１５を形成する工程において形成可能な、配線１０８ａや配線１０８ｂを遮光層とする。このため、遮光層を形成するために、画像表示装置の製造工程において新たな工程を追加する必要がない。なお、本実施形態では、配線１０８ａは、第２チップ１０２（発光ダイオード層）と電気的に接続される配線であり、配線１０８ｂは、第２チップ１０２（発光ダイオード層）と電気的に接続されない配線である。配線１０８ａは、貫通電極１０５とコンタクト電極１０６とメタル層１０７と電気的に接続されることによって、第２チップ１０２と電気的に接続される。ただし、配線１０８ｂを、第２チップ１０２（発光ダイオード層）と電気的に接続される配線としてもよい。また、配線１０８ｂは、効果的に光を遮光するために、発光画素１２１の第２チップ１０２側の全体を覆うように形成されている。つまり、平面視（上からの透視）において、配線１０８ｂの一部と発光画素１２１の全部とが重複する構成であるとよい。なお、配線１０８ｂは、発光画素１２１の第２チップ１０２側（第２チップ側）の全体を必ずしも覆わなくともよく、少なくとも一部を覆っていれば本実施形態に係る効果を得ることができる。
また、本実施形態に係る画像表示装置は、第１チップ１０１における第２チップ１０２と接合する面と対向する面（反対の面）から、発光した光を取り出す構造である。つまり、画像表示装置は、裏面発光型の発光素子として機能する。このため、第２チップ１０２の上部の面には、空冷装置やペルチェ素子などの電子冷却装置を取り付けることが可能である。また、第１チップ１０１の光を取り出す面（下部の面）には、反射防止膜やカラーフィルターなどの光学調整層を形成することも可能である。さらには、第１チップ１０１の光を取り出す面に、波長変換材料を挿入することもできる。
［画像表示装置の平面構成］
続いて、実施形態１に係る画像表示装置の平面構成について、図２が示す画像表示装置の平面図（透視図）を用いて説明する。つまり、図２は、実施形態１に係る画像表示装置を上部から透視（平面視）した図を示す。なお、図２は、２行２列の行列状（アレイ状）に配された４つの発光画素１２１を示している。なお、図２において、図１と同じ構成には同じ符号を付している。
続いて、実施形態１に係る画像表示装置の平面構成について、図２が示す画像表示装置の平面図（透視図）を用いて説明する。つまり、図２は、実施形態１に係る画像表示装置を上部から透視（平面視）した図を示す。なお、図２は、２行２列の行列状（アレイ状）に配された４つの発光画素１２１を示している。なお、図２において、図１と同じ構成には同じ符号を付している。
図２が示す画像表示装置において、発光画素１２１を駆動するトランジスタ（ＭＯＳトランジスタ）として、例えば、リセットトランジスタ５０５、増幅トランジスタ５０６、
選択トランジスタ５０７が形成されている。ここで、発光画素１２１を駆動するためのトランジスタのソース領域およびドレイン領域などの各種の半導体領域は、第２チップ１０２に形成されている。
選択トランジスタ５０７が形成されている。ここで、発光画素１２１を駆動するためのトランジスタのソース領域およびドレイン領域などの各種の半導体領域は、第２チップ１０２に形成されている。
また、各発光画素１２１に対して、駆動信号を伝達する配線１０８ａが形成されている。配線１０８ａは、リセット線５０１、電源線５０２、セレクト線５０３、入力線５０４を含む。
リセット線５０１から出力される信号は、リセットトランジスタ５０５を駆動する。セレクト線５０３から出力される信号によって選択トランジスタ５０７が駆動されると、入力線５０４から出力される信号は増幅トランジスタ５０６によって増幅されて、コンタクト電極１０６などを介して第２導電層１１３に出力される。また、リセットトランジスタ５０５と増幅トランジスタ５０６とにつながる配線が、コンタクト電極１０６と接続している。
第２導電層１１３は、発光画素１２１ごとに、貫通電極１０５が接続されている。また、第２導電層１１３には、平面視において配線１０８ａが形成されている部分を避けるように、環状構造をなす素子分離溝１０３が発光画素１２１内側に設けられている。さらに、平面視において素子分離溝１０３を跨ぐようなメタル層１０７が、コンタクト電極１０６と貫通電極１０５を接続している。
このような構成により、発光ダイオードを構成する発光画素１２１（発光ダイオード層）に対して、増幅トランジスタ５０６からの電気信号を印加することができる。増幅トランジスタ５０６は、入力線５０４から入力された信号を増幅し、電気信号の大きさに応じて発光ダイオード層に印加する。そして、本実施形態では、このようなトランジスタの駆動が正常に行われるように、配線１０８ａの下部に、発光ダイオード層による発光を遮光する配線１０８ｂが形成されている。
［画像表示装置の製造方法］
次に、図１に示す画像表示装置の製造方法の一例について、図３が示すフローチャートと、図１と図４（Ａ）と図４（Ｂ）が示す断面図を用いて説明する。
次に、図１に示す画像表示装置の製造方法の一例について、図３が示すフローチャートと、図１と図４（Ａ）と図４（Ｂ）が示す断面図を用いて説明する。
（Ｓ２０１）
Ｓ２０１において、第１チップ１０１が形成される。なお、第１チップ１０１は必ずしも、本工程において形成される必要はなく、予め形成された第１チップ１０１が準備（用意）されてもよい。
Ｓ２０１において、第１チップ１０１が形成される。なお、第１チップ１０１は必ずしも、本工程において形成される必要はなく、予め形成された第１チップ１０１が準備（用意）されてもよい。
本実施形態では、４インチのＩｎＰ基板である化合物半導体基板１１０上に、ｎ型ＩｎＰバッファ層である第１導電層１１１、ＩｎＧａＡｓ受光層である活性層１１２、ＩｎＰ窓層である第２導電層１１３が、順番に、エピタキシャル成長される。ＩｎＧａＡｓ受光層のＩｎおよびＧａの組成は、ＩｎＰ基板に格子整合する組成である。
続いて、素子分離溝１０３および共通電極溝１０４を形成するために、第１導電層１１１と活性層１１２と第２導電層１１３とにおける一部が、ドライエッチングやウェットエッチングにより分離される。エッチングされた部分の側壁のエッチングダメージが取り除かれる。
その後、プラズマＣＶＤ法などで形成される窒化シリコンＳｉＮ、酸化シリコンＳｉＯなどにより構成される絶縁体がエッチングされた部分に埋められることによって、素子分離溝１０３および共通電極溝１０４が形成される。素子分離溝１０３が形成されることに
よって、発光画素１２１のそれぞれが分離される。このような工程を経て、Ｓ２０１における第１チップ１０１が形成される。
よって、発光画素１２１のそれぞれが分離される。このような工程を経て、Ｓ２０１における第１チップ１０１が形成される。
（Ｓ２０２）
Ｓ２０２において、シリコン基板１１６と配線層１１５とを有する第２チップ１０２が形成される。具体的には、４インチのシリコン基板であるシリコン基板１１６表面にＭＯＳトランジスタが形成され、ＭＯＳトランジスタが配線層１１５において配線接続されたＣＭＯＳ画素回路が構成される。シリコン基板１１６は、例えば、結晶シリコンである。なお、本実施形態では、Ｓ２０２において、配線１０８ａおよび、遮光層である配線１０８ｂが形成される。なお、第２チップ１０２は必ずしも、本工程において形成される必要はなく、予め形成された第２チップ１０２が準備（用意）されてもよい。また、配線１０８ａ，１０８ｂが形成されていない第２チップ１０２が準備されており、Ｓ２０２では、この第２チップ１０２に対して配線１０８ａ，１０８ｂが形成されてもよい。
Ｓ２０２において、シリコン基板１１６と配線層１１５とを有する第２チップ１０２が形成される。具体的には、４インチのシリコン基板であるシリコン基板１１６表面にＭＯＳトランジスタが形成され、ＭＯＳトランジスタが配線層１１５において配線接続されたＣＭＯＳ画素回路が構成される。シリコン基板１１６は、例えば、結晶シリコンである。なお、本実施形態では、Ｓ２０２において、配線１０８ａおよび、遮光層である配線１０８ｂが形成される。なお、第２チップ１０２は必ずしも、本工程において形成される必要はなく、予め形成された第２チップ１０２が準備（用意）されてもよい。また、配線１０８ａ，１０８ｂが形成されていない第２チップ１０２が準備されており、Ｓ２０２では、この第２チップ１０２に対して配線１０８ａ，１０８ｂが形成されてもよい。
（Ｓ２０３）
Ｓ２０３において、第１チップ１０１と第２チップ１０２とが、図４（Ａ）が示すように接合される。より詳細には、第２チップ１０２における配線層１１５と、第１チップ１０１における第２導電層１１３とを対向させて、チップの接合がされる。チップの接合には、本実施形態では、接着剤を用いた接着剤接合が適用されるものとするが、酸化膜表面を介したプラズマ活性化接合や、薄い金属層を介した拡散接合なども好適である。従って、本実施形態では、チップの接合によって、接着剤により構成される接合面１１４が形成される。
Ｓ２０３において、第１チップ１０１と第２チップ１０２とが、図４（Ａ）が示すように接合される。より詳細には、第２チップ１０２における配線層１１５と、第１チップ１０１における第２導電層１１３とを対向させて、チップの接合がされる。チップの接合には、本実施形態では、接着剤を用いた接着剤接合が適用されるものとするが、酸化膜表面を介したプラズマ活性化接合や、薄い金属層を介した拡散接合なども好適である。従って、本実施形態では、チップの接合によって、接着剤により構成される接合面１１４が形成される。
（Ｓ２０４）
Ｓ２０４において、図４（Ｂ）が示すように、第１チップ１０１と第２チップ１０２の２枚のチップが接合している状態において、第２チップ１０２のシリコン基板１１６が薄く研磨される。より詳細には、第２チップ１０２が、バックグラインド装置によって研磨されて、厚さ１０μｍまで薄くされる。その後、第２チップ１０２におけるバックグラインド装置による切削キズを、ＣＭＰ研磨装置が除去する。
Ｓ２０４において、図４（Ｂ）が示すように、第１チップ１０１と第２チップ１０２の２枚のチップが接合している状態において、第２チップ１０２のシリコン基板１１６が薄く研磨される。より詳細には、第２チップ１０２が、バックグラインド装置によって研磨されて、厚さ１０μｍまで薄くされる。その後、第２チップ１０２におけるバックグラインド装置による切削キズを、ＣＭＰ研磨装置が除去する。
なお、選択比が異なる複数の材料によってシリコン基板１１６が構成されることによって、第２チップ１０２におけるチップの厚さの面内均一性を高くすることができる。例えば、シリコン基板とシリコン基板の間にシリコン酸化膜を挿入したＳＯＩ基板を用いる場合には、シリコンのドライエッチングプロセスにおけるシリコン酸化膜についての選択比が１０程度と大きい。このため、シリコン酸化膜は、エッチングストップ層として有効である。あるいは、不純物濃度が大きく異なるシリコン基板を用いる方法もあり、ｐ型シリコンとｎ型シリコンでエッチング速度が異なる薬液である、フッ化水素酸と硝酸、酢酸の混合液を用いることによって、面内均一性の高いチップの厚さを実現することができる。
（Ｓ２０５）
Ｓ２０５において、図１が示すように、第２チップ１０２を薄く研磨した面に表面保護層１１７が形成されて、貫通電極１０５が形成され、その後、メタル層１０７が形成される。ここで、Ｓ２０５の工程を、Ｓ２０５１〜Ｓ２０５５に細かく分割して詳細に説明する。
Ｓ２０５において、図１が示すように、第２チップ１０２を薄く研磨した面に表面保護層１１７が形成されて、貫通電極１０５が形成され、その後、メタル層１０７が形成される。ここで、Ｓ２０５の工程を、Ｓ２０５１〜Ｓ２０５５に細かく分割して詳細に説明する。
（（Ｓ２０５１））
まず、第２チップ１０２のシリコン基板１１６の研磨面に、シリコン酸化膜あるいはシリコン窒化膜によって表面保護層１１７が形成される。
まず、第２チップ１０２のシリコン基板１１６の研磨面に、シリコン酸化膜あるいはシリコン窒化膜によって表面保護層１１７が形成される。
（（Ｓ２０５２））
次に、貫通電極１０５および共通電極１０９を形成するために、シリコン基板１１６と配線層１１５がドライエッチングされる。ここで、貫通電極１０５については、さらに接合面１１４にある接着剤がエッチングされて、第１チップ１０１の第２導電層１１３が露出すると、適宜、エッチングが停止される。共通電極１０９については、さらに接合面１１４にある接着剤および共通電極溝１０４の絶縁体がドライエッチングされて、第１チップ１０１の第１導電層１１１が露出すると、適宜、エッチングが停止される。
次に、貫通電極１０５および共通電極１０９を形成するために、シリコン基板１１６と配線層１１５がドライエッチングされる。ここで、貫通電極１０５については、さらに接合面１１４にある接着剤がエッチングされて、第１チップ１０１の第２導電層１１３が露出すると、適宜、エッチングが停止される。共通電極１０９については、さらに接合面１１４にある接着剤および共通電極溝１０４の絶縁体がドライエッチングされて、第１チップ１０１の第１導電層１１１が露出すると、適宜、エッチングが停止される。
（（Ｓ２０５３））
コンタクト電極１０６を形成するために、シリコン基板１１６と配線層１１５がドライエッチングされることによってホール（開口）が形成されて、配線層１１５にある配線１０８ａにおいてエッチングが停止される。
コンタクト電極１０６を形成するために、シリコン基板１１６と配線層１１５がドライエッチングされることによってホール（開口）が形成されて、配線層１１５にある配線１０８ａにおいてエッチングが停止される。
（（Ｓ２０５４））
貫通電極１０５とコンタクト電極１０６と共通電極１０９を形成するために、スパッタ法やめっき法などにより、アルミニウム、チタン、チタン化合物（チタン合金）、タンタル、銅などで構成される金属がエッチングされた部分に埋め込まれる。当該金属の埋め込みによって、貫通電極１０５、コンタクト電極１０６、共通電極１０９が形成される。このとき、貫通電極１０５と第２導電層１１３が電気的に接続され、共通電極１０９と第１導電層１１１が電気的に接続され、コンタクト電極１０６と配線１０８ａが電気的に接続される。
貫通電極１０５とコンタクト電極１０６と共通電極１０９を形成するために、スパッタ法やめっき法などにより、アルミニウム、チタン、チタン化合物（チタン合金）、タンタル、銅などで構成される金属がエッチングされた部分に埋め込まれる。当該金属の埋め込みによって、貫通電極１０５、コンタクト電極１０６、共通電極１０９が形成される。このとき、貫通電極１０５と第２導電層１１３が電気的に接続され、共通電極１０９と第１導電層１１１が電気的に接続され、コンタクト電極１０６と配線１０８ａが電気的に接続される。
（（Ｓ２０５５））
最後に、メタル層１０７が形成される。メタル層１０７によって、貫通電極１０５とコンタクト電極１０６が電気的に接続し、もしくは、コンタクト電極１０６および共通電極１０９が電気的に接続する。なお、この後、メタル層１０７の腐食防止のため、絶縁膜による保護層が形成されてもよい。以上の工程により、図１に示す画像表示装置が製造される。
最後に、メタル層１０７が形成される。メタル層１０７によって、貫通電極１０５とコンタクト電極１０６が電気的に接続し、もしくは、コンタクト電極１０６および共通電極１０９が電気的に接続する。なお、この後、メタル層１０７の腐食防止のため、絶縁膜による保護層が形成されてもよい。以上の工程により、図１に示す画像表示装置が製造される。
このように、実施形態１によれば、遮光層である配線１０８ｂが、第１チップ１０１から発光する光を第２チップ１０２に入射することを抑制する。このため、第２チップ１０２における駆動回路の動作への光の影響を抑制でき、画像表示装置は、より適切に発光することができる。また、本実施形態では、化合物半導体のダイオードと、シリコン半導体の駆動回路が接続されているため、画像表示装置（発光素子）の高速駆動を同時に実現することができる。
＜実施形態２＞
以下にて、本発明の実施形態２に係る画像表示装置（発光素子）について図５が示す断面図を用いて説明する。なお、実施形態１と同様の構成については、説明を省略する。本実施形態に係る画像表示装置は、以下の点が実施形態１と異なる。
以下にて、本発明の実施形態２に係る画像表示装置（発光素子）について図５が示す断面図を用いて説明する。なお、実施形態１と同様の構成については、説明を省略する。本実施形態に係る画像表示装置は、以下の点が実施形態１と異なる。
本実施形態に係る画像表示装置は、第２チップ１０２が光透過性を有しており、第１チップ１０１における第２チップ１０２と接合する面から発光された光を、第２チップ１０２を介して取り出す構造である。光透過性とは、物体が光を透過させる性質であり、赤外光や可視光や紫外光などのうち少なくともいずれかの波長の光を透過させる物体は、光透過性を有するといえる。また、光を透過させるとは、必ずしも入射された光の全てを通過させることに限らず、例えば、入射された光の強度のうち所定の割合より大きい強度の光を通過させることも含まれる。画像表示装置には、第２チップ１０２を積層方向に貫通する遮光部（遮光壁）が設けられている。遮光壁１１８は、素子分離溝１０３の上部（積層方向；内部）に設けられている。すなわち、平面視において、遮光壁１１８と素子分離溝１０３とが重複している。遮光壁１１８は、駆動回路層の水平方向に対して、発光ダイオ
ード層からの光を遮光する。このため、遮光壁１１８が設けられていない場合に比べて、駆動回路の誤動作を抑制することができるので、実施形態１と同様の効果を得ることができる。
ード層からの光を遮光する。このため、遮光壁１１８が設けられていない場合に比べて、駆動回路の誤動作を抑制することができるので、実施形態１と同様の効果を得ることができる。
また、一般的に、第１チップ１０１の下部には様々な装置や素子が実装されるため、活性層１１２が発した光が第１チップ１０１を介して画像表示装置の外部に出力されることがない。このため、発光ダイオード層からの光を第２チップ１０２から有効に取り出すことができる。
本実施形態では、発光領域１２０にて発生する光が、第２チップ１０２における配線層１１５と接合面１１４を透過する。
配線層１１５は、層間絶縁膜として形成される。配線層１１５は、おもに窒化シリコンＳｉＮ、酸化シリコンＳｉＯなど、可視から赤外光領域の広い範囲において、光を透過する材料であればよい。
接合面１１４は、例えば、チップの接合が接着剤接合である場合には接着剤であり、プラズマ活性化接合である場合には薄い酸化膜であり、拡散接合である場合には極薄の金属であり得る。なお、接合面１１４は、可視から赤外光領域の広い範囲において、光を透過する材料であればよい。
（画像表示装置の製造方法）
本実施形態に係る画像表示装置を製造するために、実施形態１と同様にＳ２０１〜Ｓ２０５１の工程が行われる。なお、Ｓ２０２において、配線１０８ｂは形成されない。
本実施形態に係る画像表示装置を製造するために、実施形態１と同様にＳ２０１〜Ｓ２０５１の工程が行われる。なお、Ｓ２０２において、配線１０８ｂは形成されない。
Ｓ２０５２〜Ｓ２０５４において、貫通電極１０５とコンタクト電極１０６と共通電極１０９が形成される際に、貫通電極１０５の形成と同様の工程によって遮光壁１１８がさらに形成される。つまり、遮光壁１１８は、アルミニウム、チタン、チタン化合物、タンタル、銅などの少なくともいずれかから構成される金属によって構成することができる。
そして、Ｓ２０５５において、メタル層１０７が形成されることによって、貫通電極１０５とコンタクト電極１０６が電気的に接続し、あるいはコンタクト電極１０６および共通電極１０９が電気的に接続する。その後、発光領域１２０の上部（発光画素１２１）において、配線層１１５を残して、表面保護層１１７とシリコン基板１１６がドライエッチングによって取り除かれることにより、第２チップ１０２に開口が形成されて、図５に示す画像表示装置が完成する。
＜実施形態３＞
以下にて、本発明の実施形態３に係る画像表示装置（発光素子）について図６が示す断面図を用いて説明する。なお、実施形態２と同様の構成については、説明を省略する。本実施形態に係る画像表示装置は、以下の点が実施形態２と異なる。
以下にて、本発明の実施形態３に係る画像表示装置（発光素子）について図６が示す断面図を用いて説明する。なお、実施形態２と同様の構成については、説明を省略する。本実施形態に係る画像表示装置は、以下の点が実施形態２と異なる。
実施形態２では、貫通電極１０５とメタル層１０７とコンタクト電極１０６によって、配線１０８ａと第２導電層１１３を、発光画素１２１ごとに接続していたが、本実施形態では、コンタクト電極１０６のみによって接続する。また、実施形態２における遮光壁１１８の代わりに、メタル層１０７が遮光する。より詳細には、発光画素１２１の上部（積層方向）の第２チップ１０２における開口の内壁を覆うようなメタル層１０７が形成されている。このため、実施形態２と同様の効果を得ることができることに加えて、実施形態２よりも形成が容易であり、簡単なプロセスで画像表示装置を実現することができる。
（画像表示装置の製造方法）
本実施形態に係る画像表示装置の製造方法は、まず、実施形態１と同様にＳ２０１〜Ｓ２０４の工程が実施される。
本実施形態に係る画像表示装置の製造方法は、まず、実施形態１と同様にＳ２０１〜Ｓ２０４の工程が実施される。
続いて、Ｓ２０５にて、発光領域１２０および共通電極溝１０４の上にある、表面保護層１１７とシリコン基板１１６がドライエッチングにより取り除かれて、さらに配線層１１５の一部まで取り除かれる。このことで、配線１０８ａが露出すると、適宜、エッチングが停止される。
その後、発光領域１２０の付近（積層方向）では、コンタクト電極１０６を形成するためのホール（開口）が、配線層１１５と接合面１１４がドライエッチングされることで形成されて、第２導電層１１３が露出すると、適宜、エッチングが停止される。共通電極溝１０４の付近では、共通電極１０９を形成するためのホールが、配線層１１５と接合面１１４と共通電極溝１０４の絶縁体とがドライエッチングされることによって形成され、第１導電層１１１が露出すると、適宜、エッチングが停止される。
そして、コンタクト電極１０６が形成されることによって、発光画素１２１ごとに、第２導電層１１３と配線１０８ａが電気的に接続する。共通電極１０９が形成されることによって、第１導電層１１１と配線１０８ａが、電気的に接続する。また、平面視において発光領域１２０の周囲を囲むようなメタル層１０７が遮光部として形成される。なお、メタル層１０７は、アルミニウム、チタン、チタン化合物、タンタル、銅などの少なくともいずれかによって構成される金属によって構成できる。なお、メタル層１０７は、コンタクト電極１０６および共通電極１０９を構成していてもよい。なお、この後、メタル層１０７の腐食防止や反射防止のため、絶縁膜による保護層を形成してもよい。以上の工程により、図６に示す画像表示装置が製造される。
（その他の実施例）
以上に説明した本発明の各実施形態に記載された構成や処理は、互いに任意に組み合わせて利用できる。
以上に説明した本発明の各実施形態に記載された構成や処理は、互いに任意に組み合わせて利用できる。
１０１：第１チップ、１０２：第２チップ、１０５：貫通電極、１０８ｂ：配線、
１２１：発光画素
１２１：発光画素
Claims (12)
- 発光ダイオード層が形成された第１チップと、駆動回路層が形成された第２チップとが積層されて接合されている発光素子において、
前記発光ダイオード層と前記駆動回路層が、電極によって電気的に接続されており、
前記第２チップは、前記電極とは異なる遮光部を含み、
前記遮光部は、前記発光ダイオード層に設けられた分離構造により画定される画素の少なくとも一部を覆うように配されている、
ことを特徴とする発光素子。 - 前記遮光部は、前記駆動回路層に含まれる配線によって構成されている、
ことを特徴とする請求項１に記載の発光素子。 - 前記遮光部は、前記駆動回路層に含まれる第２配線と前記第１チップとの間に形成されており、
前記第２配線は、前記電極と電気的に接続されている、
ことを特徴とする請求項２に記載の発光素子。 - 前記第１チップにおける前記第２チップと接合する面と反対の面から、発光された光を取り出す構造である、
ことを特徴とする請求項２または請求項３に記載の発光素子。 - 発光ダイオード層が形成された第１チップと、駆動回路層が形成された第２チップとが積層されて接合されている発光素子において、
前記発光ダイオード層と前記駆動回路層が、電極によって電気的に接続されており、
前記第２チップは、前記電極とは異なる遮光部を含み、
前記発光ダイオード層は、画素を画定する分離構造が設けられており、
前記遮光部は、前記駆動回路層を貫通する遮光壁によって構成されており、
平面視で、前記遮光壁は、前記分離構造と重複して配されている、
ことを特徴とする発光素子。 - 発光ダイオード層が形成された第１チップと、駆動回路層が形成された第２チップとが積層されて接合されている発光素子において、
前記発光ダイオード層と前記駆動回路層が、電極によって電気的に接続されており、
前記第２チップは、前記電極とは異なる遮光部を含み、
前記第１チップには、複数の画素が形成されており、
前記第１チップの画素に対する積層方向に、前記第２チップにおいて開口が形成されており、
前記遮光部は、当該開口の内壁を覆う層によって構成されている、
ことを特徴とする発光素子。 - 前記第２チップは、光透過性であり、
前記第１チップにおける前記第２チップと接合する面から、発光された光を取り出す構造である、
ことを特徴とする請求項５または請求項６に記載の発光素子。 - 前記遮光部は、アルミニウム、チタン、チタン合金、銅の少なくともいずれかによって構成されている、
ことを特徴とする請求項１から７のいずれか１項に記載の発光素子。 - 前記第１チップは、第１導電型領域と第２導電型領域とを有し、複数の画素が形成されており、
前記第１導電型領域は、第１電極によって、前記複数の画素において電気的に共通に接続されており、
前記第２導電型領域は、第２電極によって、画素ごとに、前記画素を駆動する前記駆動回路層と電気的に接続されている、
ことを特徴とする請求項１から８のいずれか１項に記載の発光素子。 - 発光ダイオード層が形成された第１チップを準備する工程と、
駆動回路層が形成された第２チップを準備する工程と、
前記第２チップに、前記発光ダイオード層に設けられた分離構造により画定される画素の少なくとも一部を覆う遮光部を形成する工程と、
前記第１チップと前記第２チップを接合する工程と、
前記発光ダイオード層と電気的に接続し、かつ、前記駆動回路層を貫通する電極を形成する工程と、
を有する、
ことを特徴とする発光素子の製造方法。 - 複数の画素から構成されており、第１導電型領域と第２導電型領域を発光ダイオード層に有する第１チップを準備する工程と、
駆動回路層が形成された第２チップを準備する工程と、
前記第１チップと前記第２チップを接合する工程と、
前記駆動回路層を貫通する遮光部を形成する工程と、
前記第２導電型領域を、画素ごとに、前記駆動回路層に電気的に接続する電極を形成する工程と、
前記第１導電型領域を、前記複数の画素において電気的に共通に接続する電極を形成する工程と、
を有する、
ことを特徴とする発光素子の製造方法。 - 複数の画素から構成されており、第１導電型領域と第２導電型領域を発光ダイオード層に有する第１チップを準備する工程と、
駆動回路層が形成された第２チップを準備する工程と、
前記第１チップと前記第２チップを接合する工程と、
前記第１チップの画素に対する積層方向に、前記第２チップにおいて開口を形成する工程と、
前記第２導電型領域を、画素ごとに、前記駆動回路層に電気的に接続する電極を形成する工程と、
前記第１導電型領域を、前記複数の画素において電気的に共通に接続する電極を形成する工程と、
前記開口の内壁を覆う遮光部を形成する工程と、
を有する、
ことを特徴とする発光素子の製造方法。
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