KR102566787B1 - 발광 다이오드 칩 및 이를 포함하는 디스플레이 장치와 이의 제조 방법 - Google Patents

발광 다이오드 칩 및 이를 포함하는 디스플레이 장치와 이의 제조 방법 Download PDF

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Abstract

본 발명은 디자인 제약 없이 휘도 및 응답 속도가 저하되는 것을 방지하는 발광 다이오드 칩 및 이를 포함하는 디스플레이 장치에 관한 것으로, 상술한 기술적 과제를 달성하기 위한 본 발명은 반도체 기판의 일측에 배치된 발광 다이오드부 및 반도체 기판의 타측에 배치되고, 반도체 기판을 통하여 발광 다이오드부에 연결된 박막 트랜지스터부를 포함한다.

Description

발광 다이오드 칩 및 이를 포함하는 디스플레이 장치와 이의 제조 방법{LIGHT EMITTING DIODE CHIP AND DISPLAY DEVICE USING THE SAME AND METHOD FOR MANUFACTURING THEREOF}
본 발명은 발광 다이오드 칩 및 이를 포함하는 디스플레이 장치와 이의 제조 방법에 관한 것이다.
근래 액정 표시 패널, 플라즈마 표시 패널, 유기 발광 표시 패널 등 평판 표시 패널을 채용한 디스플레이 장치가 주로 상용화되고 있다.
액정 표시 패널과 유기 발광 표시 패널은 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor)를 이용하여 영상을 표시한다. 이러한 디스플레이 장치는 텔레비전 또는 모니터의 표시 장치 이외에도, 노트북 컴퓨터, 테블릿 컴퓨터, 스마트 폰, 휴대용 표시 기기, 휴대용 정보 기기 등의 표시 장치로 널리 사용되고 있다.
액정 표시 패널을 이용한 디스플레이 장치는 자체 발광 방식이 아니기 때문에, 표시 패널의 하부에 배치되는 백라이트 유닛으로부터 조사되는 광을 이용하여 영상을 표시하게 된다. 이와 같이, 백라이트 유닛과 같은 별도의 발광 장치를 이용하는 디스플레이 장치는 디자인에 제약이 있으며, 휘도 및 응답 속도가 저하될 수 있다. 또한, 유기 발광 표시 패널을 이용한 디스플레이 장치는 수분에 취약하여 신뢰성이 저하될 수 있다.
본 발명은 전술한 문제점을 해결하고자 안출된 것으로, 디자인 제약 없이 휘도 및 응답 속도가 저하되는 것을 방지하는 발광 다이오드 칩 및 이를 포함하는 디스플레이 장치와 이의 제조 방법을 제공하는 것을 기술적 과제로 한다.
상술한 기술적 과제를 달성하기 위한 본 발명은 반도체 기판의 일측에 배치된 발광 다이오드부 및 반도체 기판의 타측에 배치되고, 반도체 기판을 통하여 발광 다이오드부에 연결된 박막 트랜지스터부를 포함하는 발광 다이오드 칩 및 이를 포함하는 디스플레이 장치와 이의 제조 방법을 제공한다.
본 발명의 일 예에 따른 발광 다이오드 칩은 트랜지스터와 발광 다이오드를 하나의 기판에 포함하고 있기 때문에, 디스플레이용 기판에 실장하기만 하면 디스플레이 장치로서 기능할 수 있다.
따라서, 본 발명의 일 예에 따른 디스플레이 장치는 백라이트 유닛과 같은 별도의 발광장치가 필요하지 않기 때문에, 디자인에 제약이 없으며, 휘도 및 응답 속도가 저하되는 것을 방지 할 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 예에 따른 디스플레이 장치의 사시도이다.
도 2는 본 발명의 일 예에 따른 발광 다이오드 칩이 분리된 디스플레이 장치의 사시도이다.
도 3은 본 발명의 일 예에 따른 디스플레이 장치의 회로도이다.
도 4는 본 발명의 일 예에 따른 발광 다이오드 칩의 단면도이다.
도 5a 내지 도 5w는 본 발명의 일 예에 따른 발광 다이오드 칩의 제조방법을 설명하기 위한 단면도들이다.
본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 정의하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "제 1", "제 2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. "포함하다" 또는 "가지다" 등의 용어는 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. "적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다. "상에"라는 용어는 어떤 구성이 다른 구성의 바로 상면에 형성되는 경우뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되는 경우까지 포함하는 것을 의미한다.
이하에서는 본 발명에 따른 발광 다이오드 칩 및 이를 포함하는 디스플레이 장치와 이의 제조 방법의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
도 1은 본 발명의 일 예에 따른 디스플레이 장치의 사시도이고, 도 2는 본 발명의 일 예에 따른 발광 다이오드 칩이 분리된 디스플레이 장치의 사시도이고, 도 3은 본 발명의 일 예에 따른 디스플레이 장치의 회로도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 예에 따른 디스플레이 장치는 디스플레이용 기판(DS) 및 복수개의 발광 다이오드 칩(Light Emitting Diode Chip)(LC)들을 포함한다.
상기 디스플레이용 기판(DS)은 유리 기판 또는 플렉서블한 플라스틱 필름(plastic film)일 수 있다. 예를 들어, 디스플레이용 기판(DS)은 TAC(triacetyl cellulose) 또는 DAC(diacetyl cellulose) 등과 같은 셀룰로오스 수지, 노르보르넨 유도체(Norbornene derivatives) 등의 COP(cyclo olefin polymer), COC(cyclo olefin copolymer), PMMA(poly(methylmethacrylate) 등의 아크릴 수지, PC(polycarbonate), PE(polyethylene) 또는 PP(polypropylene) 등의 폴리올레핀(polyolefin), PVA(polyvinyl alcohol), PES(poly ether sulfone), PEEK(polyetheretherketone), PEI(polyetherimide), PEN(polyethylenenaphthalate), PET(polyethyleneterephthalate) 등의 폴리에스테르(polyester), PI(polyimide), PSF(polysulfone), 또는 불소 수지(fluoride resin) 등을 포함하는 시트 또는 필름일 수 있으나, 이에 한정되지 않는다.
이러한 디스플레이용 기판(DS)은 제1 방향으로 배열된 복수의 게이트 라인(GL)들, 제1 방향과 교차되는 제2 방향으로 배열된 복수의 데이터 라인(DL)들, 제1 방향으로 배열되며 게이트 라인(GL)들과 일정 간격만큼 이격되어 배열된 공통 라인(CL)들, 및 제2 방향으로 배열되며 데이터 라인(DL)들과 일정 간격만큼 이격되어 배열된 전원 라인(PL)들을 포함한다. 복수의 게이트 라인(GL)들, 데이터 라인(DL)들, 공통 라인(CL)들, 및 전원 라인(PL)들은 화소마다 발광 다이오드 칩(LC)을 실장하기 위해서 유닛 셀(Unit Cell)을 마련한다.
상기 복수의 게이트 라인(GL)들은 일측에 마련된 게이트 전극 패드(GP)를 포함하며, 후술되는 발광 다이오드 칩(LC)의 게이트 전극 단자(G1’)와 연결된다.
상기 복수의 데이터 라인(DL)들은 일측에 마련된 소스 전극 패드(SP)를 포함하며, 후술되는 발광 다이오드 칩(LC)의 소스 전극 단자(S1)와 연결된다.
상기 복수의 공통 라인(CL)들은 일측에 마련된 공통 전극 패드(CP)를 포함하며, 후술되는 발광 다이오드 칩(LC)의 공통 전극 단자(C)와 연결된다.
상기 복수의 전원 라인(PL)들은 일측에 마련된 드레인 전극 패드(DP)를 포함하며, 후술되는 발광 다이오드 칩(LC)의 드레인 전극 단자(D2)와 연결된다.
상기 복수개의 발광 다이오드 칩(Light Emitting Diode Chip)(LC)들 각각은 디스플레이용 기판(DS)에 마련된 유닛 셀에 각각 실장되며, 각각의 발광 다이오드 칩(LC)은 하나의 화소를 구성한다. 이때, 발광 다이오드 칩(LC)은 각각 적색(R), 녹색(G), 및 청색(B)광을 발광할 수 있으며, 복수의 발광 다이오드 칩(LC) 사이에 블랙 매트릭스(Black Matrix)가 마련될 수도 있다. 이러한 발광 다이오드 칩(LC) 은 트랜지스터와 발광 다이오드(LED)를 포함하고 있다. 따라서, 본 발명의 일 예에 따른 발광 다이오드 칩(LC)은 유닛 셀에 실장되어 게이트 라인(GL), 데이터 라인(DL), 공통 라인(CL), 및 전원 라인(PL)에 연결됨으로써 게이트 라인(GL)에 공급되는 게이트 신호에 응답하여 데이터 라인(DL)에 공급되는 데이터 신호에 따라 발광하는 자발광 소자의 역할을 한다. 이와 같은 본 발명의 일 예에 따른 디스플레이 장치는 백라이트 유닛과 같은 별도의 발광장치가 필요하지 않기 때문에, 디자인에 제약이 없으며, 휘도 및 응답 속도가 저하되는 것을 방지 할 수 있다.
도 4는 본 발명의 일 예에 따른 발광 다이오드 칩의 단면도이다.
도 2 내지 도 4를 참조하면, 본 발명의 일 예에 따른 발광 다이오드 칩(LC)은 반도체 기판(CS), 발광 다이오드부(100), 및 박막 트랜지스터부(200)를 포함한다.
상기 반도체 기판(CS)은 사파이어(Al2O3), 실리콘카바이트(SiC), 아연산화물(ZnO), 실리콘(Si), 또는 갈륨비소(GaAs) 등과 같은 물질로 이루어질 수 있다.
상기 발광 다이오드부(100)는 반도체 기판(CS)의 일측면에 마련된다. 이러한 발광 다이오드부(100)는 제1 반도체층(10), 활성층(20), 제2 반도체층(30), 투명 전극층(40), 및 봉지층(50)을 포함한다.
상기 제1 반도체층(10)은 반도체 기판(CS)의 일면에 마련된다. 이러한 제1 반도체층(10)은 활성층(20)에 전자를 제공한다. 일 예에 따른 제1 반도체층(10)은 n-GaN계 반도체 물질로 이루어질 수 있으며, n-GaN계 반도체 물질로는 GaN, AlGaN, InGaN, AlInGaN 등이 될 수 있다. 여기서, 제1 반도체층(10)의 도핑에 사용되는 불순물로는 Si, Ge, Se, Te, 또는 C 등이 사용될 수 있다. 이때, 반도체 기판(CS)과 제1 반도체층(10) 상에는 버퍼층이 배치될 수 있으며, 일 예에 따른 버퍼층은 GaN 또는 AlN의 물질로 이루어질 수 있다.
상기 활성층(20)은 제1 반도체층(10) 상에 마련된다. 이러한 활성층(20)은 우물층과 우물층보다 밴드 갭이 높은 장벽층을 갖는 다중 양자 우물(MQW; Multi Quantum Well) 구조를 갖는다. 일 예에 따른 활성층(20)은 InGaN/GaN 등의 다중 양자 우물 구조를 가질 수 있다.
상기 제2 반도체층(30)은 활성층(20) 상에 마련되어 활성층(20)에 정공을 제공한다. 일 예에 따른 제2 반도체층(30)은 p-GaN계 반도체 물질로 이루어질 수 있으며, p-GaN 계 반도체 물질로는 GaN, AlGaN, InGaN, AlInGaN 등이 될 수 있다. 여기서, 제2 반도체층(30)의 도핑에 사용되는 불순물로는 Mg, Zn, 또는 Be 등이 이용될 수 있다.
상기 투명 전극층(40)은 제2 반도체층(30) 상에 마련된다. 이러한 투명 전극층(40)은 비교적 높은 에너지 밴드 갭을 갖는 제2 반도체층(30)과의 접촉저항을 감소시킨다. 일 예에 따른 투명 전극층(40)은 활성층(20)에서 생성되는 광이 상부로 방출될 수 있도록 투광성 재질로 이루어질 수 있다.
상기 봉지층(50)은 발광 다이오드 칩(LC)의 발광 다이오드부(100) 측면과 상면을 둘러싸도록 배치된다. 이때, 봉지층(50)은 반도체 기판(CS)의 측면 일부를 감싸도록 배치될 수 있다. 이러한 봉지층(50)은 발광 다이오드부(100)를 보호한다. 일 예에 따른 봉지층(50)은 실리콘 산화막(SiOX)과 같은 물질로 이루어질 수 있다.
상기 박막 트랜지스터부(200)는 발광 다이오드부(100)가 배치된 반도체 기판(CS)의 일측면에 반대되는 반도체 기판(CS)의 타측면에 배치된다. 이러한 박막 트랜지스터부(200)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 공통 전극 단자(C)를 포함할 수 있다.
상기 제1 트랜지스터(T1)는 게이트 라인(GL)으로부터 공급되는 게이트 신호에 응답하여 데이터 라인(DL)에 공급되는 데이터 신호를 제2 트랜지스터(T2)로 출력한다. 이를 위해, 일 예에 따른 제1 트랜지스터(T1)는 제1 게이트 전극 패턴(G1), 게이트 절연층(GI), 제1 액티브 패턴(A1), 보호층(PAS), 게이트 전극 단자(G1’), 소스 전극 단자(S1), 드레인 전극 패턴(D1)을 포함한다.
상기 제1 게이트 전극 패턴(G1)은 반도체 기판(CS)의 타측면에 패턴 형태로 마련된다. 여기서, 일 예에 따른 제1 게이트 전극 패턴(G1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다. 이러한 제1 게이트 전극 패턴(G1)은 게이트 절연층(GI)에 의해 덮인다. 일 예에 따른 게이트 절연층(GI)은 무기 절연 물질 예를 들어, 실리콘 산화막(SiOX), 실리콘 질화막(SiNX), 또는 이들의 다중층으로 이루어 질 수 있으나, 이에 한정되지 않는다.
상기 제1 액티브 패턴(A1)은 제1 게이트 전극 패턴(G1)과 중첩되도록 게이트 절연층(GI) 상에 마련된다. 일 예에 따른 제1 액티브 패턴(A1)은 Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide, 또는 In-Sn Oxide 등의 산화물로 반도체로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 실리콘계 반도체로 이루어질 수도 있다. 이러한 제1 액티브 패턴(A1)은 보호층(PAS)에 의해 덮인다. 일 예에 따른 보호층(PAS)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수도 있다.
상기 게이트 전극 단자(G1’)는 보호층(PAS) 상에 마련되어 제1 액티브 패턴(A1)을 우회하여 제1 게이트 전극 패턴(G1)과 전기적으로 연결된다. 이러한 게이트 전극 단자(G1’)는 칩 실장 공정에 의해 디스플레이용 기판(DS)에 마련된 게이트 전극 패드(GP)에 전기적으로 연결됨으로써 게이트 라인(GL)에 공급되는 게이트 신호를 수신한다. 일 예에 따른 게이트 전극 단자(G1’)는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있지만, 이에 한정되지 않는다.
상기 소스 전극 단자(S1)는 보호층(PAS) 상에 마련된 제1 소스 컨택홀을 통해 제1 액티브 패턴(A1)의 소스 영역에 전기적으로 연결된다. 소스 전극 단자(S1)는 칩 실장 공정에 의해 디스플레이용 기판(DS)에 마련된 소스 전극 패드(SP)에 전기적으로 연결됨으로써 데이터 라인(DL)에 공급되는 데이터 신호를 수신한다. 이러한 소스 전극 단자(S1)는 게이트 전극 단자(G1’)와 동일한 재질로 이루어져 게이트 전극 단자(G1’)와 함께 보호층(PAS) 상에 마련된다.
상기 드레인 전극 패턴(D1)은 보호층(PAS) 상에 마련된 제1 드레인 컨택홀을 통해 제1 액티브 패턴(A1)의 드레인 영역에 전기적으로 연결된다. 드레인 전극 패턴(D1)는 게이트 전극 단자(G1’)와 동일한 재질로 이루어져 게이트 전극 단자(G1’)와 함께 보호층(PAS) 상에 마련될 수 있다.
상기 제2 트랜지스터(T2)는 제1 트랜지스터(T1)로부터 공급되는 데이터 신호에 대응되는 데이터 전류를 발광 다이오드부(100)에 공급한다. 이를 위해, 일 예에 따른 제2 트랜지스터(T2)는 제2 게이트 전극 패턴(G2), 게이트 절연층(GI), 제2 액티브 패턴(A2), 보호층(PAS), 드레인 전극 단자(D2), 소스 전극 패턴(S2), 및 연결 전극 패턴(CM)을 포함한다.
상기 제2 게이트 전극 패턴(G2)은 제1 게이트 전극 패턴(G1)에 인접하도록 반도체 기판(CS)의 타 측면에 패턴 형태로 마련된다. 제2 게이트 전극 패턴(G2)은 보호층(PAS)과 게이트 절연층(GI)에 마련된 게이트 컨택홀을 통해 제1 트랜지스터(T1)의 드레인 전극 패턴(D1)과 전기적으로 연결됨으로써 제1 트랜지스터(T1)로부터 출력되는 데이터 신호를 수신한다. 제2 게이트 전극 패턴(G2)은 제1 게이트 전극 패턴(G1)과 동일한 재질로 이루어져 제1 게이트 전극 패턴(G1)과 함께 반도체 기판(CS)의 타 측면에 마련된다. 이러한 제2 게이트 전극 패턴(G2)은 상기 게이트 절연층(GI)에 의해 덮인다.
상기 제2 액티브 패턴(A2)은 제2 게이트 전극 패턴(G2)과 중첩되도록 게이트 절연층(GI) 상에 마련된다. 제2 액티브 패턴(A2)은 제1 액티브 패턴(A1)과 동일한 재질로 이루어져 제1 액티브 패턴(A1)과 함께 게이트 절연층(GI) 상에 마련된다. 이러한 제2 액티브 패턴(A2)은 상기 보호층(PAS)에 의해 덮인다.
상기 드레인 전극 단자(D2)는 보호층(PAS) 상에 마련된 제2 드레인 컨택홀을 통해 제2 액티브 패턴(A2)의 드레인 영역에 전기적으로 연결된다. 드레인 전극 단자(D2)는 칩 실장 공정에 의해 디스플레이용 기판(DS)에 마련된 드레인 전극 패드(DP)에 전기적으로 연결됨으로써 전원 라인(PL)에 공급되는 화소 구동 전원을 수신한다. 이러한 드레인 전극 단자(D2)는 제1 트랜지스터(T1)의 게이트 전극 단자(G1’)와 동일한 재질로 이루어져 게이트 전극 단자(G1’)와 함께 보호층(PAS) 상에 마련될 수 있다.
상기 소스 전극 패턴(S2)은 보호층(PAS) 상에 마련된 제2 소스 컨택홀을 통해 제2 액티브 패턴(A2)의 소스 영역에 전기적으로 연결된다. 소스 전극 패턴(S2)은 연결 전극 패턴(CM)을 통해 투명 전극층(40)과 전기적으로 연결된다. 이를 위해, 소스 전극 패턴(S2)과 투명 전극층(40) 사이의 일부 중첩 영역에는 반도체 기판(CS), 제1 반도체층(10), 활성층(20) 및 제2 반도체층(30) 각각을 수직 관통하는 제1 전극 연결홀(H1)이 마련된다. 이에 따라, 소스 전극 패턴(S2)은 제1 전극 연결홀(H1) 내부에 충진된 연결 전극 패턴(CM)을 통해서, 발광 다이오드부(100)의 투명 전극층(40)과 전기적으로 연결된다. 이때, 제1 전극 연결홀(H1)의 내벽에는 연결 전극 패턴(CM)이 반도체 기판(CS), 제1 반도체층(10)와 활성층(20) 및 제2 반도체층(30) 각각과 전기적으로 연결되는 것을 방지하기 위한 제1 절연물질(IL)이 마련되어 있다. 즉, 소스 전극 패턴(S2)은 제1 전극 연결홀(H1)에 마련된 제1 절연물질(IL)을 수직 관통하여 충진된 연결 전극 패턴(CM)을 통해서 발광 다이오드부(100)의 투명 전극층(40)과 전기적으로 연결된다.
상기 공통 전극 단자(C)는 보호층(PAS) 상에 마련되어 반도체 기판(CS)을 통해 제1 반도체층(10)과 전기적으로 연결된다. 이를 위해, 공통 전극 단자(C)와 제1 반도체층(10) 사이의 일부 중첩 영역에는 보호층(PAS)과 게이트 절연층(GI) 및 반도체 기판(CS) 각각을 수직 관통하는 제2 전극 연결홀(H2)이 마련된다. 이에 따라, 공통 전극 단자(C)는 제2 전극 연결홀(H2) 내부에 충진됨으로써 발광 다이오드부(100)의 제1 반도체층(10)과 전기적으로 연결된다. 이때, 제2 전극 연결홀(H2)의 내벽에는 공통 전극 단자(C)가 반도체 기판(CS)과 전기적으로 연결되는 것을 방지하기 위한 제2 절연물질(IL2)이 마련되어 있다. 즉, 공통 전극 단자(C)는 제2 전극 연결홀(H2)에 충진된 제2 절연물질(IL2)을 수직 관통하여 발광 다이오드부(100)의 제1 반도체층(10)과 전기적으로 연결된다. 이러한 공통 전극 단자(C)는 제1 트랜지스터(T1)의 게이트 전극 단자(G1’)와 동일한 재질로 이루어져 게이트 전극 단자(G1’)와 함께 보호층(PAS) 상에 마련될 수 있다.
이와 같은, 본 발명의 일 예에 따른 발광 다이오드 칩(LC)은 트랜지스터와 발광 다이오드(LED)를 하나의 기판에 포함하고 있기 때문에, 디스플레이용 기판(DS)에 실장하기만 하면 디스플레이 장치로서 기능할 수 있다. 따라서, 본 발명의 일 예에 따른 디스플레이 장치는 백라이트 유닛과 같은 별도의 발광장치가 필요하지 않기 때문에, 디자인에 제약이 없으며, 휘도 및 응답 속도가 저하되는 것을 방지 할 수 있다.
도 5a 내지 도 5w는 본 발명의 일 예에 따른 발광 다이오드 칩의 제조방법을 설명하기 위한 단면도들이다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 각각의 구성의 재료 및 구조 등에 있어서 반복되는 부분에 대한 중복 설명은 생략된다.
첫 번째로, 도 5a에 도시된 바와 같이, 베이스 반도체 기판(CS) 상에 차례로 제1 반도체층(10), 활성층(20), 제2 반도체층(30), 및 투명 전극층(40)을 형성한다.
두 번째로, 도 5b에 도시된 바와 같이, 제1 반도체층(10), 활성층(20), 제2 반도체층(30), 및 투명 전극층(40)을 식각하여 발광 다이오드부(100)를 하나의 발광 다이오드 칩(LC) 크기를 갖는 여러 개의 유닛 셀로 나눈다. 이때, 베이스 반도체 기판(CS)의 일부가 식각될 수 있다.
세 번째로, 도 5c에 도시된 바와 같이, 투명 전극층(40) 상에 봉지층(50)을 형성한다. 봉지층(50)은 투명 전극층(40)의 상면뿐만 아니라, 식각된 베이스 반도체 기판(CS), 제1 반도체층(10), 활성층(20), 제2 반도체층(30), 및 투명 전극층(40) 사이의 틈에도 형성된다.
네 번째로, 도 5d에 도시된 바와 같이, 베이스 반도체 기판(CS) 상에 포토 레지스트(PR) 물질을 코팅하고, 제1 및 제2 게이트 전극 패턴(G1, G2)을 증착할 공간을 제외한 부분을 마스크로 가린 뒤, 노광시켜 포토 레지스트(PR)를 패터닝한다.
다섯 번째로, 도 5e에 도시된 바와 같이, 베이스 반도체 기판(CS) 상에 전체적으로 스퍼터링(Sputtering) 공정을 통해서 게이트 금속(G)을 증착한다.
여섯 번째로, 도 5f에 도시된 바와 같이, 게이트 금속(G)이 증착된 포토 레지스트(PR)를 스트립(Strip) 공정으로 제거하여, 베이스 반도체 기판(CS) 상에 제1 게이트 전극 패턴(G1) 및 제2 게이트 전극 패턴(G2)을 형성한다.
일곱 번째로, 도 5g에 도시된 바와 같이, 베이스 반도체 기판(CS) 상에 전체적으로 게이트 절연층(GI)을 증착한다.
여덟 번째로, 도 5h에 도시된 바와 같이, 제2 게이트 전극 패턴(G2)의 측면에 게이트 절연층(GI), 베이스 반도체 기판(CS), 제1 반도체층(10), 활성층(20), 및 제2 반도체층(30)을 수직 관통하는 제1 전극 연결홀(H1)을 형성한다.
아홉 번째로, 도 5i에 도시된 바와 같이, 제1 전극 연결홀(H1)에 제1 절연물질(IL1)을 채운 뒤, 다시 한번 제1 전극 연결홀(H1)을 형성한다.
열 번째로, 도 5j에 도시된 바와 같이, 게이트 절연층(GI) 상에 포토 레지스트(PR) 물질을 코팅하고, 연결 전극 패턴(CM)을 증착할 공간을 제외한 부분을 마스크로 가린 뒤, 노광시켜 포토 레지스트(PR)를 패터닝한다.
열한 번째로, 도 5k에 도시된 바와 같이, 게이트 절연층(GI) 상에 전체적으로 연결 전극(CM)을 증착한다.
열두 번째로, 도 5l에 도시된 바와 같이, 연결 전극(CM)이 증착된 포토 레지스트(PR)를 스트립(Strip) 공정으로 제거하여, 제1 전극 연결홀(H1)에 연결 전극 패턴(CM)을 을 형성한다.
열세 번째로, 도 5m에 도시된 바와 같이, 게이트 절연층(GI) 상에 포토 레지스트(PR) 물질을 코팅하고, 제1 및 제2 액티브 패턴(A1, A2)을 증착할 공간을 제외한 부분을 마스크로 가린 뒤, 노광시켜 포토 레지스트(PR)를 패터닝한다.
열네 번째로, 도 5n에 도시된 바와 같이, 게이트 절연층(GI) 상에 전체적으로 반도체 막(A)을 증착한다.
열다섯 번째로, 도 50에 도시된 바와 같이, 반도체 막(A)이 증착된 포토 레지스트(PR)를 스트립(Strip) 공정으로 제거하여, 게이트 절연층(GI) 상에 제1 액티브 패턴(A1) 및 제2 액티브 패턴(A2)을 형성한다.
열여섯 번째로, 도 5p에 도시된 바와 같이, 게이트 절연층(GI) 및 제1 및 제2 액티브 패턴(A1, A2) 상에 전체적으로 보호층(PAS)을 증착한다.
열일곱 번째로, 도 5q에 도시된 바와 같이, 보호층(PAS)에 컨택홀을 형성하여, 제1 액티브 패턴(A1)의 일측과 타측을 노출시키고, 제2 액티브 패턴(A2)의 일측과 타측을 노출시킨다. 또한, 제2 액티브 패턴(A2)의 측면에 보호층(PAS), 게이트 절연층(GI), 및 베이스 반도체 기판(CS)을 관통하는 제2 전극 연결홀(H2)을 형성한다.
열여덟 번째로, 도 5r에 도시된 바와 같이, 보호층(PAS), 게이트 절연층(GI), 및 베이스 반도체 기판(CS)을 관통하는 제2 전극 연결홀(H2)에 제2 절연물질(IL2)을 채운 뒤, 다시 한번 제2 전극 연결홀(H2)을 형성한다.
열아홉 번째로, 도 5s에 도시된 바와 같이, 보호층(PAS) 상에 포토 레지스트(PR) 물질을 코팅하고, 소스 전극 단자(S1), 게이트 전극 단자(G1’), 드레인 전극 패턴(D1), 드레인 전극 단자(D2), 소스 전극 패턴(S2), 및 공통 전극 단자(C)를 증착할 공간을 제외한 부분을 마스크로 가린 뒤, 노광시켜 포토 레지스트(PR)를 패터닝한다.
스무 번째로, 도 5t에 도시된 바와 같이, 보호층(PAS) 상에 전체적으로 금속층(M)을 증착한다.
스물한 번째로, 도 5u에 도시된 바와 같이, 금속층(M)이 증착된 포토 레지 레지스트(PR)를 스트립(Strip) 공정으로 제거하여, 보호층(PAS) 상에 소스 전극 단자(S1), 게이트 전극 단자(G1’), 드레인 전극 패턴(D1), 드레인 전극 단자(D2), 소스 전극 패턴(S2), 및 공통 전극 단자(C)를 형성한다.
스물두 번째로, 도 5v에 도시된 바와 같이, 투명 전극층(40)의 하면에서 발광 다이오드부(100)를 관통하도록 연장된 봉지층(50)을 기준으로, 발광 다이오드부(100), 반도체 기판(CS), 및 박막 트랜지스터부(200)를 식각하여 하나의 발광 다이오드 칩(LC) 크기로 분리한다.
이와 같은, 본 발명의 일 예에 따른 발광 다이오드 칩(LC)은 트랜지스터와 발광 다이오드(LED)를 하나의 기판에 포함하고 있기 때문에, 디스플레이용 기판(DS)에 실장하기만 하면 디스플레이 장치로서 기능할 수 있다. 따라서, 본 발명의 일 예에 따른 디스플레이 장치는 백라이트 유닛과 같은 별도의 발광장치가 필요하지 않기 때문에, 디자인에 제약이 없으며, 휘도 및 응답 속도가 저하되는 것을 방지 할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
10: 제1 반도체층 20: 활성층
30: 제2 반도체층 40: 투명 전극층
50: 봉지층 100: 발광 다이오드부
200: 박막 트랜지스터부 DS: 디스플레이용 기판
LC: 발광 다이오드 칩 CS: 반도체 기판
G1, G2: 제1 및 제2 게이트 전극 패턴 GI: 게이트 절연층
A1, A2: 제1 및 제2 액티브 패턴 S1: 소스 전극 단자
D1: 드레인 전극 패턴 G1’: 게이트 전극 단자
S2: 소스 전극 패턴 D2: 드레인 전극 단자
C: 공통 전극 단자 IL1, IL2: 제1 및 제2 절연물질
PAS: 보호층 H1, H2: 제1 및 제2 전극 연결홀
CM: 연결 전극 패턴

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판의 일측에 배치된 발광 다이오드부; 및
    상기 반도체 기판의 타측에 배치되고, 상기 반도체 기판을 통하여 상기 발광 다이오드부에 연결된 박막 트랜지스터부를 포함하고,
    상기 발광 다이오드부는,
    상기 반도체 기판의 일측에 배치된 제1 반도체층;
    상기 제1 반도체층 상에 배치된 활성층;
    상기 활성층 상에 배치된 제2 반도체층;
    상기 제2 반도체층 상에 배치된 투명 전극층; 및
    상기 투명 전극층의 상면과 상기 발광 다이오드부의 측면을 감싸는 봉지층을 포함하는 발광 다이오드 칩.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 박막 트랜지스터부는,
    제1 트랜지스터;
    상기 제1 트랜지스터 측면에 배치되며, 상기 제1 트랜지스터로부터 공급되는 신호에 대응되는 전류를 상기 발광 다이오드부에 공급하는 제2 트랜지스터; 및
    상기 제2 트랜지스터 측면에 배치되며, 상기 제1 반도체층과 전기적으로 연결되는 공통 전극 단자를 포함하는 발광 다이오드 칩.
  4. 제 3 항에 있어서,
    상기 제2 트랜지스터는 상기 투명 전극층과 전기적으로 연결되는 발광 다이오드 칩.
  5. 디스플레이용 기판은,
    상기 디스플레이용 기판 상에 제1 방향으로 배열된 게이트 라인;
    상기 제1 방향과 교차되는 제2 방향으로 배열된 데이터 라인;
    상기 제1 방향으로 배열되며 상기 게이트 라인과 이격되어 배열된 공통 라인; 및
    상기 제2 방향으로 배열되며 상기 데이터 라인과 이격되어 배열된 전원 라인을 포함하고,
    제 1 항, 제 3 항 및 제 4 항 중 어느 한 항에 기재된 발광 다이오드 칩을 상기 디스플레이용 기판에 실장하는 디스플레이 장치.
  6. 반도체 기판의 일측에 발광 다이오드부를 형성하는 단계; 및
    상기 반도체 기판의 타측에, 상기 반도체 기판을 통하여 상기 발광 다이오드부에 연결된 박막 트랜지스터부를 형성하는 단계를 포함하고,
    상기 발광 다이오드부를 형성하는 단계는,
    상기 반도체 기판의 일측에 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층 상에 활성층을 형성하는 단계;
    상기 활성층 상에 제2 반도체층을 형성하는 단계;
    상기 제2 반도체층 상에 투명 전극층을 형성하는 단계;
    상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층, 및 상기 투명 전극층을 발광 다이오드 칩의 크기로 식각하는 단계; 및
    상기 투명 전극층 상에 봉지층을 형성하는 단계를 포함하는 발광 다이오드 칩의 제조방법.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 박막 트랜지스터부를 형성하는 단계는,
    상기 반도체 기판의 타측에 제1 및 제2 게이트 전극 패턴을 형성하는 단계;
    상기 제1 및 제2 게이트 전극 패턴 상에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층, 상기 반도체 기판, 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층을 수직 관통하는 제1 전극 연결홀을 형성하는 단계;
    상기 제1 전극 연결홀에 제1 절연물질을 형성하는 단계;
    상기 게이트 절연층 상에 제1 및 제2 액티브 패턴을 형성하는 단계;
    상기 제1 및 제2 액티브 패턴 상에 보호층을 형성하는 단계;
    상기 보호층, 상기 게이트 절연층, 상기 반도체 기판을 수직 관통하는 제2 전극 연결홀을 형성하는 단계;
    상기 제2 전극 연결홀에 제2 절연물질을 형성하는 단계;
    상기 보호층 상에 소스 전극 단자, 게이트 전극 단자, 드레인 전극 패턴, 드레인 전극 단자, 소스 전극 패턴, 및 공통 전극 단자를 형성하는 단계를 포함하는 발광 다이오드 칩의 제조방법.
  9. 제 8 항에 있어서,
    상기 보호층 상에 상기 소스 전극 단자, 상기 게이트 전극 단자, 상기 드레인 전극 패턴, 상기 드레인 전극 단자, 상기 소스 전극 패턴, 및 상기 공통 전극 단자를 형성하는 단계는,
    상기 보호층 상에 포토 레지스트 물질을 코팅하는 단계;
    상기 소스 전극 단자, 상기 게이트 전극 단자, 상기 드레인 전극 패턴, 상기 드레인 전극 단자, 상기 소스 전극 패턴, 및 상기 공통 전극 단자를 형성할 공간을 제외한 부분을 마스크로 가린 뒤 노광시켜 패터닝하는 단계;
    상기 보호층 상에 금속층을 형성하는 단계; 및
    및 상기 금속층이 형성된 상기 포토 레지스트 물질을 제거하는 단계를 포함하는 발광 다이오드 칩의 제조방법.
  10. 반도체 기판;
    상기 반도체 기판의 일측에 배치되며, 제1 반도체층을 포함하는 발광 다이오드부; 및
    상기 반도체 기판의 타측에 배치되고, 상기 반도체 기판을 통하여 상기 발광 다이오드부에 연결된 박막 트랜지스터부를 포함하고,
    상기 박막 트랜지스터부는,
    제1 트랜지스터;
    상기 제1 트랜지스터 측면에 배치되며, 상기 제1 트랜지스터로부터 공급되는 신호에 대응되는 전류를 상기 발광 다이오드부에 공급하는 제2 트랜지스터; 및
    상기 제2 트랜지스터 측면에 배치되며, 상기 제1 반도체층과 전기적으로 연결되는 공통 전극 단자를 포함하는 발광 다이오드 칩.
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