KR20230082726A - 표시 장치 및 이의 제조 방법 - Google Patents

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KR20230082726A
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light emitting
layer
electrode
emitting elements
display device
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박준홍
전보건
정의석
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삼성디스플레이 주식회사
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Abstract

표시 장치는, 기판 상에 배치되는 화소 회로층; 화소 회로층 상에 배치되는 제1 전극; 제1 전극 상에 제공되며, 제1 전극과 전기적으로 연결되는 발광 소자들; 발광 소자들 상에 제공되는 제2 전극; 및 제1 전극과 제2 전극 사이에서 발광 소자들 사이를 채우는 절연층을 포함한다. 발광 소자들 각각은 길이 방향으로 제1 단부와 제2 단부를 포함하며, 제1 단부는 곡면을 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명의 일 목적은 제1 전극에 연결되는 제1 단부에 곡면을 갖는 적어도 하나의 발광 소자를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 장치의 제조 방법을 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치는, 기판 상에 배치되는 화소 회로층; 상기 화소 회로층 상에 배치되는 제1 전극; 상기 제1 전극 상에 제공되며, 상기 제1 전극과 전기적으로 연결되는 발광 소자들; 상기 발광 소자들 상에 제공되는 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이에서 상기 발광 소자들 사이를 채우는 절연층을 포함할 수 있다. 상기 발광 소자들 각각은 길이 방향으로 제1 단부와 제2 단부를 포함하며, 상기 제1 단부는 곡면을 포함할 수 있다.
일 실시예에 의하면, 상기 제1 단부는 해당 발광 소자의 하단부에 대응하고, 상기 제2 단부는 상기 해당 발광 소자의 상단부에 대응할 수 있다.
일 실시예에 의하면, 상기 발광 소자들 각각의 상기 제1 단부는 외측을 향해 볼록한 라운드 형태의 곡면을 포함할 수 있다.
일 실시예에 의하면, 상기 발광 소자들 각각의 상기 제1 단부는 상기 곡면에서 연장되는 편평한 부분을 더 포함할 수 있다.
일 실시예에 의하면, 상기 발광 소자들 중 적어도 일부는 수직 방향에 대하여 기울어져 배치될 수 있다.
일 실시예에 의하면, 상기 발광 소자들 중 상기 수직 방향에 대하여 기울어진 상기 적어도 일부 각각의 상기 제2 단부는 상기 기판과 평행한 면에 대한 경사면을 가질 수 있다.
일 실시예에 의하면, 상기 발광 소자들의 상기 제1 단부는 상기 제1 전극에 직접 접촉할 수 있다.
일 실시예에 의하면, 상기 발광 소자들 각각은, 상기 제2 전극과 전기적으로 연결되는 제1 반도체층; 상기 제1 전극과 접촉하는 제2 반도체층; 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 개재되는 활성층을 포함할 수 있다.
일 실시예에 의하면, 상기 제2 반도체층은 상기 제1 단부에 대응하는 상기 곡면을 포함할 수 있다.
일 실시예에 의하면, 상기 발광 소자들 각각은, 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층 각각의 외주면을 감싸는 절연막; 및 상기 절연막의 외주면을 둘러싸는 반사 부재를 더 포함할 수 있다.
일 실시예에 의하면, 상기 반사 부재는 상기 절연막의 일부를 외부로 노출하도록 상기 절연막의 외주면을 부분적으로 둘러쌀 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 제2 전극 상에 제공되고, 상기 발광 소자들로부터 발산되는 광의 파장을 제어하는 광 제어층; 및 상기 광 제어층 상에 제공되는 박막 봉지층을 더 포함할 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치의 제조 방법은, 베이스 기판 상에 그루브들을 형성하는 단계; 상기 베이스 기판 상에 발광 소자층을 증착하는 단계; 상기 발광 소자층에서 상기 그루브들에 중첩하는 부분을 제외한 나머지 부분을 제거하여 발광 소자들을 형성하는 단계; 상기 발광 소자들의 상면에 전사 필름을 부착하는 단계; 상기 베이스 기판을 제거하여 상기 발광 소자들 각각의 제1 단부를 노출하는 단계; 상기 발광 소자들 각각의 상기 제1 단부를 화소 회로층 상에 형성된 제1 전극에 본딩하는 단계; 상기 전사 필름을 상기 발광 소자들로부터 분리하는 단계; 상기 제1 전극 상에 절연층을 형성하여 상기 발광 소자들 사이를 채우는 단계; 및 상기 발광 소자들 및 상기 절연층 상에 제2 전극을 형성하는 단계를 포함할 수 있다. 상기 발광 소자들 각각의 상기 제1 단부는 곡면을 포함할 수 있다.
일 실시예에 의하면, 상기 제1 단부의 곡면은 상기 그루브들 각각의 형상에 대응할 수 있다.
일 실시예에 의하면, 상기 베이스 기판 상에 그루브들을 형성하는 단계는, 상기 베이스 기판 상에 유기막을 형성하는 단계; 및 상기 유기막을 패터닝하여 상기 베이스 기판의 적어도 일부가 노출되는 상기 그루브들을 형성하는 단계를 포함할 수 있다.
일 실시예에 의하면, 상기 발광 소자들 각각의 상기 제1 단부를 상기 제1 전극에 본딩하는 단계는, 상기 전사 필름을 연신하는 단계; 및 간격이 변형된 상기 발광 소자들 각각의 상기 제1 단부를 상기 제1 전극에 본딩하는 단계를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 단부는 해당 발광 소자의 하단부에 대응하고, 상기 제2 단부는 상기 해당 발광 소자의 상단부에 대응할 수 있다.
일 실시예에 의하면, 상기 발광 소자들 각각의 상기 제1 단부는 외측을 향해 볼록한 라운드 형태의 곡면을 포함할 수 있다.
일 실시예에 의하면, 상기 발광 소자들 중 적어도 일부는 수직 방향에 대하여 기울어져 배치될 수 있다.
일 실시예에 의하면, 상기 발광 소자들 중 상기 수직 방향에 대하여 기울어진 상기 적어도 일부 각각의 상기 제2 단부는 상기 기판과 평행한 면에 대한 경사면을 가질 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치는, 기판 상에 배치되는 화소 회로층; 상기 화소 회로층 상에 배치되는 제1 전극; 상기 제1 전극 상에 제공되며, 상기 제1 전극과 전기적으로 연결되는 발광 소자; 상기 발광 소자 상에 제공되는 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이에서 상기 발광 소자의 측면에 접촉하는 절연층을 포함할 수 있다. 상기 발광 소자는 길이 방향으로 제1 단부와 제2 단부를 포함하며, 상기 제1 전극에 대향하는 상기 제1 단부는 곡면을 포함할 수 있다.
일 실시예에 의하면, 상기 발광 소자의 상기 제1 단부는 외측을 향해 볼록한 라운드 형태의 곡면을 포함하고, 상기 발광 소자는 상기 제2 단부가 수평 방향에 대하여 기울어진 형태를 갖도록 수직 방향에 대하여 기울어져 배치될 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 발광 소자는, 제1 반도체층; 제2 반도체층; 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 개재되는 활성층; 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층 각각의 외주면을 감싸는 절연막; 및 상기 절연막의 외주면을 둘러싸는 반사 부재를 포함하고, 상기 제2 반도체층의 노출된 단부는 외측을 향해 볼록한 라운드 형태의 곡면을 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치 및 이의 제조 방법은 발광 소자의 제1 단부에 발광 소자의 외측으로 볼록한 곡면을 포함할 수 있다. 따라서, 전사 필름의 제거 과정에서 발광 소자가 쓰러지거나 기울어지더라도, 제1 단부와 제1 전극 사이의 접촉 및 도통이 유지될 수 있다. 또한, 제1 단부는 완만한 곡면 형태를 가짐으로써 발광 소자들의 제1 단부와 제1 전극 사이의 평균적인 접촉 면적이 최대한으로 확보될 수 있다. 따라서, 구동 및 발광 가능한 유효 발광 소자들의 개수가 증가할 수 있으며, 표시 장치의 수율이 개선될 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 표시 장치의 일 예를 개략적으로 나타내는 평면도이다.
도 3은 도 2의 표시 장치의 일 예를 개략적으로 나타내는 단면도이다.
도 4는 도 2의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 5는 도 2의 표시 장치의 일 예를 나타내는 단면도이다.
도 6은 도 5의 표시 장치에 포함되는 발광 소자의 일 예를 나타내는 사시도이다.
도 7은 도 6의 발광 소자의 일 예를 나타내는 단면도이다.
도 8은 도 6의 발광 소자의 일 예를 나타내는 단면도이다.
도 9 내지 도 18은 본 발명의 실시예들에 따른 표시 장치의 제조 방법을 나타내는 단면도들이다.
도 19는 도 2의 표시 장치의 일 예를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 개략적으로 나타내는 사시도이고, 도 2는 도 1의 표시 장치의 일 예를 개략적으로 나타내는 평면도이다.
도 1 및 도 2를 참조하면, 표시 장치(DD)는 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 장치(DD)가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있다.
표시 장치(DD)는 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 1 및 도 2에는 표시 장치(DD)가 직선으로 이루어진 각진 모서리부를 갖는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 표시 장치(DD)는 적어도 하나의 곡면으로 이루어진 측면을 가질 수 있다.
설명의 편의를 위해, 표시 장치(DD)는 제1 방향(DR1) 및 이에 교차하는 제2 방향(DR2)에 의해 정의되는 평면에 상응하는 표시면(표시 영역DA)을 가지며, 제1 방향(DR1) 및 제2 방향(DR2)에 대하여 상측으로 수직하는 방향을 제3 방향(DR3)으로 정의하기로 한다.
일 실시예에서, 표시 장치(DD)는 평면 표시 장치, 표시 영역(DA)의 적어도 일부가 구부러진 형태를 갖는 표시 장치, 또는 가요성 표시 장치일 수 있다.
일 실시예에서, 표시 장치(DD)는 기판(SUB) 및 기판(SUB) 상에 배치된 화소(PXL)를 포함할 수 있다. 도면에 도시되지 않았으나, 표시 장치(DD)는 화소(PXL)를 구동하기 위한 구동 회로부(예를 들어, 주사 구동부 및 데이터 구동부), 배선들, 및 패드들을 더 포함할 수 있다.
기판(SUB)은 표시 장치(DD)의 베이스 부재를 구성할 수 있다. 기판(SUB)은 경성 또는 연성의 기판이나 필름일 수 있으나, 특정 예시에 한정되지 않는다.
표시 영역(DA)은 화소(PXL)가 배치된 영역을 의미할 수 있다.
비표시 영역(NDA)은 화소(PXL)가 배치되지 않은 영역을 의미할 수 있다. 비표시 영역(NDA)은 표시 영역(DA) 외 영역을 의미할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 적어도 일부를 둘러쌀 수 있다.
비표시 영역(NDA)에는 표시 영역(DA)의 화소(PXL)에 연결되는 구동 회로부, 배선들, 및 패드들이 배치될 수 있다.
일 실시예에서, 화소(PXL)들 각각은 적색 광, 녹색 광, 및 청색 광 중 하나를 발광할 수 있다. 다만, 화소(PXL)의 색상, 종류 및/또는 개수 등이 특정 예시에 한정되지는 않는다. 예를 들어, 화소(PXL)는 백색 광을 발광할 수도 있다.
도 3은 도 2의 표시 장치의 일 예를 개략적으로 나타내는 단면도이다.
도 2 및 도 3을 참조하면, 표시 장치(DD)는 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 및 광 제어층(LCP)을 포함할 수 있다.
기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 및 광 제어층(LCP)은 제3 방향(DR3)을 따라 순차 적층될 수 있다.
기판(SUB)은 유리, 수지(resin)와 같은 절연성 재료로 이루어질 수 있다. 또한, 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 가요성을 갖는 재료로는 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다. 다만, 기판(SUB)을 구성하는 재료가 상술한 실시예들에 한정되는 것은 아니다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화소들(PXL)이 제공되어 영상을 표시하는 영역이고, 비표시 영역(NDA)은 화소들(PXL)이 제공되지 않는 영역으로 영상이 표시되지 않는 영역일 수 있다.
화소 회로층(PCL)는 기판(SUB) 상에 배치될 수 있다. 화소 회로부(PCL)는 화소(PXL)의 발광 소자를 구동시키도록 구성된 화소 회로를 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 트랜지스터들 및 트랜지스터들에 연결된 신호선들/전원선들을 포함할 수 있다. 화소 회로층(PCL)은 트랜지스터들을 형성하기 위한 적층 구조를 가질 수 있다.
표시 소자층(DPL)은 화소 회로층(PCL) 상에 배치될 수 있다. 표시 소자층(DPL)은 발광 소자들을 포함할 수 있다. 발광 소자들은 화소 회로층(PCL)의 화소 회로들에 전기적으로 연결될 수 있다.
일 실시예에서, 발광 소자들은 무기 발광 재료를 포함하는 무기 발광 소자일 수 있다. 다만, 이는 예시적인 것으로서, 발광 소자들은 유기 발광 소자 또는 양자점을 이용하여 출사되는 광의 파장을 변화시켜 발광하는 발광 소자(퀀텀닷 디스플레이 소자)를 포함할 수도 있다.
광 제어층(LCP)은 표시 소자층(DPL) 상에 배치될 수 있다. 광 제어층(LCP)은 표시 소자층(DPL)(예를 들어, 발광 소자들)로부터 제공된 광의 파장을 변경시킬 수 있다. 일 실시예서, 광 제어층(LCP)는 광의 파장을 변경하는 컬러 변환층 및 특정 파장을 가지는 광을 투과시키는 컬러 필터층을 포함할 수 있다.
일 실시예에서, 광 제어층(LCP) 상에는 사용자의 터치 입력을 수신하는 터치 센서 및 표시 장치(DD)의 노출면을 보호하기 위한 윈도우가 추가적으로 제공될 수 있다.
도 4는 도 2의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 4는 실시예 중 하나로서, 능동형 표시 장치에 적용되는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 도시하였다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 2 및 도 4를 참조하면, 화소(PXL)는 발광 소자(LD) 및 화소 회로(PXC)를 포함할 수 있다.
발광 소자(LD)는 제1 전원선(PL1)과 제2 전원선(PL2) 사이에 전기적으로 연결될 수 있다. 제1 전원선(PL1)으로는 제1 전원(VDD)의 전압이 제공되고, 제2 전원선(PL2)으로는 제2 전원(VSS)의 전압이 제공될 수 있다. 예를 들어, 제1 전원(VDD)의 전위는 제2 전원(VSS)보다 높은 전위로 설정될 수 있다.
발광 소자(LD)의 제1 단부는 제1 전극(ELT1) 및 화소 회로(PXC)를 경유하여 제1 전원선(PL1)에 연결되고, 발광 소자(LD)의 제2 단부(ELT2)는 제2 전극(ELT2)을 경유하여 제2 전원선(PL2)에 연결될 수 있다.
발광 소자(LD)는 화소 회로(PXC)에서 생성된 구동 전류에 대응하는 휘도의 광을 발산할 수 있다.
도 4에는 하나의 발광 소자(LD)가 화소 회로(PXC)와 제2 전원선(PL2) 사이에 연결되는 것으로 도시되었으나, 이는 예시적인 것으로서, 화소(PXL)는 복수의 발광 소자(LD)들을 포함할 수도 있다. 예를 들어, 발광 소자(LD)들은 화소 회로(PXC)와 제2 전원선(PL2) 사이에서 병렬, 직렬, 또는 직/병렬 혼합 구조로 연결될 수 있다.
일 실시예에서, 화소 회로(PXC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)는 제1 전원선(PL1)과 제1 전극(ELT1) 사이에 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)를 통해 인가된 전압에 기초하여 구동 전류를 제어할 수 있다.
제2 트랜지스터(T2)는 데이터선(DL)과 제1 노드(N1) 사이에 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 주사선(SL)에 연결될 수 있다. 주사선(SL)으로 스캔 신호가 공급될 때, 제2 트랜지스터(T2)가 턴-온되어 제1 노드(N1)로 데이터 신호(데이터 전압)이 전달할 수 있다.
제3 트랜지스터(T3)는 센싱선(SENL)과 제2 노드(N2) 사이에 연결될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 센싱 주사선(SEL)에 연결될 수 있다. 제3 트랜지스터(T3)가 센싱 주사선(SEL)으로 제공된 센싱 주사 신호에 응답하여 턴-온되는 경우, 센싱선(SENL)을 통해 기준 전압이 제2 노드(N2)로 제공되거나, 제1 트랜지스터(T1)에서 생성된 전류(예를 들어, 센싱 전류)가 센싱선(SENL)으로 흐를 수 있다. 예를 들어, 기준 전압은 제2 전원(VSS)의 전압 이하로 설정될 수 있다.
일 실시예에서, 센싱 전류는 제1 트랜지스터(T1)의 이동도 및 문턱 전압의 변화량을 산출하기 위해 이용될 수 있다.
스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 스토리지 커패시터(Cst)는 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간 차이에 관한 정보를 저장할 수 있다.
화소 회로(PXC)의 구조는 도 4에 도시된 구조에 한정되지 않으며, 다양한 형태의 구조가 구현될 수 있다. 또한, 도 4에서 제1 내지 제3 트랜지스터(T1 내지 T3)는 N형 트랜지스터를 기준으로 도시되었으나, 이에 한정되지 않고 실시예에 따라 제1 내지 제3 트랜지스터(T1~T3) 중 적어도 하나는 P형 트랜지스터로 구성될 수 있다.
도 5는 도 2의 표시 장치의 일 예를 나타내는 단면도이고, 도 6은 도 5의 표시 장치에 포함되는 발광 소자의 일 예를 나타내는 사시도이며, 도 7은 도 6의 발광 소자의 일 예를 나타내는 단면도이다.
도 2, 도 3, 도 4, 도 5, 도 6, 및 도 7을 참조하면, 표시 장치(DD)는 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 및 광 제어층(LCP)을 포함할 수 있다. 표시 장치(DD)는 봉지층(TFE)을 더 포함할 수 있다.
기판(SUB) 상에 배치되는 화소 회로층(PCL)은 복수의 절연층들 및 복수의 도전층들을 포함할수 있다. 절연층들은, 일 예로, 기판(SUB) 상에 순차적으로 제공된 버퍼층(BFL), 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2), 층간 절연층(ILD), 보호층(PSV), 및 평탄화층(PLL)을 포함할 수 있다. 도전층들은, 일 예로, 제1 게이트 절연층(GI1) 상에 제공된 제1 도전층, 제2 게이트 절연층(GI2) 상에 제공된 제2 도전층, 층간 절연층(ILD) 상에 제공된 제3 도전층, 및 평탄화층(PLL) 상에 제공된 제4 도전층을 포함할 수 있다. 다만, 기판(SUB) 상에 제공된 절연층들 및 도전층들이 상술한 실시예에 한정되는 것은 아니며, 상술한 절연층들 및 도전층들 이외에 다른 절연층 및/또는 다른 도전층이 기판(SUB) 상에 제공될 수도 있다.
버퍼층(BFL)은 기판(SUB) 상에 제공될 수 있다. 버퍼층(BFL)은 화소 회로(PXC)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막을 포함할 수 있다. 예를 들어, 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다.
버퍼층(BFL)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다. 버퍼층(BFL)이 다중막으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
제1 트랜지스터(T1)는 반도체 패턴(SCL), 제1 게이트 전극(GE1), 제1 트랜지스터 전극(ET1), 및 제2 트랜지스터 전극(ET2)을 포함할 수 있다. 제1 트랜지스터 전극(ET1)는 소스 전극 및 드레인 전극 중 하나일 수 있으며, 제2 트랜지스터 전극(ET2)는 소스 전극 및 드레인 전극 중 나머지 하나일 수 있다. 일 예로, 제1 트랜지스터 전극(ET1)이 드레인 전극일 수 있고, 제2 트랜지스터 전극(ET2)은 소스 전극일 수 있다.
일 실시예에서, 제2 및 제3 트랜지스터들(T2, T3) 또한 제1 트랜지스터(T1)와 실질적으로 동일한 적층 구조로 형성될 수 있다.
반도체 패턴(SCL)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다. 반도체 패턴(SCL)은 제1 트랜지스터 전극(ET1)에 접촉하는 제1 접촉 영역과 제2 트랜지스터 전극(ET2)에 접촉하는 제2 접촉 영역을 포함할 수 있다. 제1 접촉 영역과 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 이러한 채널 영역은 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)과 중첩할 수 있다. 반도체 패턴(SCL)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은, 일 예로, 불순물이 도핑되지 않은 반도체 패턴으로서, 진성 반도체일 수 있다. 제1 접촉 영역과 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
제1 게이트 전극(GE1)은 반도체 패턴(SCL)의 제1 게이트 절연층(GI1) 상에 제공될 수 있다. 제1 게이트 전극(GE1)은 반도체 패턴(SCL)의 채널 영역과 중첩할 수 있다. 일 실시예에 있어서, 제1 게이트 전극(GE1)은 제1 도전층에 포함될 수 있다.
제1 게이트 전극(GE1)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물을 포함할 수 있다. 제1 게이트 전극(GE1)은 단일막 구조 또는 다중막 구조로 형성될 수 있다.
제1 게이트 절연층(GI1)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 제1 게이트 절연층(GI1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 제1 게이트 절연층(GI1)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 제1 게이트 절연층(GI1)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 제1 게이트 절연층(GI1)은 단일막 또는 다중막으로 제공될 수 있다.
제1 트랜지스터 전극(ET1)과 제2 트랜지스터 전극(ET2) 각각은 층간 절연층(ILD) 상에 제공되며, 제1 및 제2 게이트 절연층들(GI1, GI2)과 층간 절연층(ILD)을 순차적으로 관통하는 컨택 홀을 통해 반도체 패턴(SCL)의 제1 접촉 영역 및 제2 접촉 영역에 접촉할 수 있다. 일 예로, 제1 트랜지스터 전극(ET1)은 반도체 패턴(SCL)의 제1 접촉 영역에 접촉하고, 제2 트랜지스터 전극(ET2)은 반도체 패턴(SCL)의 제2 접촉 영역에 접촉할 수 있다. 제1 및 제2 트랜지스터 전극들(ET1, ET2) 각각은 제1 게이트 전극(GE1)과 동일한 물질을 포함하거나 제1 게이트 전극(GE1)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 일 실시예에 있어서, 제1 트랜지스터 전극(ET1) 및 제2 트랜지스터 전극(ET2)은 제3 도전층에 포함될 수 있다.
층간 절연층(ILD)은 제1 게이트 절연층(GI1)과 동일한 물질을 포함하거나 제1 게이트 절연층(GI1)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
일 실시예에 있어서, 제1 트랜지스터(T1)는 저온폴리실리콘(LTPS) 박막 트랜지스터로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 트랜지스터(T1)를 포함하는 트랜지스터들 중 적어도 하나는 산화물 반도체 박막 트랜지스터로 구성될 수도 있다. 또한, 상술한 실시예에서 제1 트랜지스터(T1)가 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 본 발명이 이에 한정되는 것은 아니며, 트랜지스터들의 구조는 다양하게 변경될 수 있다.
또한, 화소 회로층(PCL)은 제2 게이트 전극(GE2)을 더 포함할 수 있다. 제2 게이트 전극(GE2)은 제2 게이트 절연층(GI2) 상에 제공될 수 있다. 일 실시예에 있어서, 제2 게이트 전극(GE2)은 제1 도전층과 제3 도전층 사이에 위치한 제2 도전층에 포함될 수 있다. 제2 게이트 전극(GE2)은 도시되지 않은 다른 트랜지스터의 게이트 전극, 전원선 또는 신호선을 포함하거나, 다른 도전체 또는 도전층과 커패시터를 형성할 수 있다. 제2 게이트 전극(GE2)은 제1 게이트 전극(GE1)과 동일한 물질을 포함하거나 제1 게이트 전극(GE1)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제2 게이트 절연층(GI2)은 제1 게이트 절연층(GI1)과 동일한 물질을 포함하거나 제1 게이트 절연층(GI1)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 트랜지스터(T) 상에는 보호층(PSV)이 제공 및/또는 형성될 수 있다.
보호층(PSV)은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
일 실시예에 있어서, 보호층(PSV)은 제1 트랜지스터(T1)의 제1 전극(ET1)을 외부로 노출하는 컨택 홀(CH)을 포함할 수 있다.
보호층(PSV) 상에 평탄화층(PLL)이 제공될 수 있다. 평탄화층(PLL)은 그 하부에 배치된 구성들에 의한 단차를 완화시킬 수 있다. 이를 위하여 평탄화층(PLL)은 유기 재료를 포함한 유기 절연막으로 구성될 수 있다.
일 실시예에서, 제1 트랜지스터(T1)의 제1 트랜지스터 전극(ET1)을 외부로 노출하는 컨택 홀(CH)은 제1 보호층(PSV) 및 평탄화층(PLL)을 관통하여 형성될 수 있다.
실시예에 따라, 평탄화층(PLL)은 생략될 수도 있다.
평탄화층(PLL) 상에는 표시 소자층(DPL)이 제공될 수 있다. 표시 소자층(DPL)은 제1 전극(ELT1), 발광 소자(LD), 절연층(INS), 및 제2 전극(ELT2)을 포함할 수 있다.
제1 전극(ELT1)은 화소 회로층(PCL) 상에 제공될 수 있다. 제1 전극(ELT1)은 발광 소자(LD)들 각각의 제1 단부(EP1)와 연결될 수 있다. 제2 전극(ELT2)은 발광 소자(LD)들 상에 제공되며, 발광 소자(LD)들 각각의 제2 단부(EP2)와 연결될 수 있다. 단면 상에서 볼 때, 제1 전극(ELT1)과 제2 전극(ELT2)은 발광 소자(LD)들을 사이에 두고 서로 마주볼 수 있다.
제1 전극(ELT1)은 컨택 홀(CH)을 통해 제1 트랜지스터(T1)의 제1 트랜지스터 전극(ET1)과 전기적/물리적으로 연결될 수 있다. 일 실시예에서, 제1 전극(ELT1)은 애노드일 수 있다. 제1 전극(ELT1)은 도 4에 도시된 제1 전극(ELT1)일 수 있다.
제1 전극(ELT1)은, 발광 소자(LD)들 각각에서 방출된 광을 표시 장치의 화상 표시 방향(일 예로, 정면 방향)으로 진행되도록 하기 위하여 소정의 반사율을 갖는 재료로 구성될 수 있다. 일 예로, 제1 전극(ELT1)은 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다.
실시예에 따라, 제1 전극(ELT1)은 투명 도전성 물질(또는 재료)을 포함할 수도 있다. 투명 도전 물질(또는 재료)로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다.
제1 전극(ELT1)이 투명 도전성 물질(또는 재료)을 포함하는 경우, 발광 소자(LD)들 각각에서 방출되는 광을 표시 장치의 화상 표시 방향으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가될 수도 있다. 다만, 제1 전극(ELT1)의 재료가 상술한 재료들에 한정되는 것은 아니다.
제1 전극(ELT1)은 단일막으로 제공 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 전극(ELT1)은 금속들, 합금들, 도전성 산화물, 도전성 고분자들 중 적어도 둘 이상의 물질이 적층된 다중막으로 제공될 수도 있다. 일 예로, 제1 전극(ELT1)은 인듐 주석 산화물(ITO)/은(Ag)/인듐 주석 산화물(ITO)의 순으로 순차적으로 적층된 다중막으로 형성될 수도 있다.
제1 전극(ELT1) 상에는 발광 소자(LD)들이 제공될 수 있다. 일 실시예에서, 발광 소자(LD)들은 제1 전극(ELT1)과 본딩 결합될 수 있다. 예를 들어, 발광 소자(LD)들 각각의 제1 단부(EP1)는 제1 전극(ELT1)과 직접 접촉할 수 있다. 발광 소자(LD)들은 하나의 화소(PXL)를 형성할 수 있다.
발광 소자(LD)들은 도전 패턴(CP)과 본딩 결합된 상태로 제1 전극(ELT1) 상에 제공될 수 있다. 발광 소자(LD)는 도 6 및 도 7에 도시된 바와 같이, 제1 반도체층(11), 제2 반도체층(13), 및 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제2 반도체층(13), 활성층(12), 및 제1 반도체층(11)이 순차적으로 적층된 발광 적층체(10)를 포함할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 연장 방향을 따라 제1 단부(EP1)(또는 하 단부)와 제2 단부(EP2)(또는 상 단부)를 포함할 수 있다. 일 실시예에 있어서, 길이(L) 방향은 제3 방향(DR3)과 평행할 수 있다.
발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(11)과 제2 반도체층(13) 중 어느 하나가 위치할 수 있고, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(11)과 제2 반도체층(13) 중 나머지가 위치할 수 있다. 예를 들어, 발광 소자(LD)의 제1 단부(EP1)에는 제2 반도체층(13)이 위치할 수 있고, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(11)이 위치할 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 예를 들어, 발광 소자(LD)는 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 가질 수 있다. 또는, 발광 소자(LD)는 길이(L) 방향으로 짧은(즉, 종횡비가 1보다 작은) 로드 형상, 또는 바 형상을 가질 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 단부(EP1)의 직경(D1)과 제2 단부(EP2)의 직경(D2)이 서로 상이한 형상을 가질 수 있다. 일 예로, 각 발광 소자(LD)는 제1 단부(EP1)의 직경(D1)이 제2 단부(EP2)의 직경(D2)보다 작은 형상을 가질 수 있다. 구체적으로, 발광 소자(LD)는 제3 방향(DR3)을 따라 상부로 향할수록 직경이 증가할 수 있다.
다만, 이는 예시적인 것으로서, 제1 단부(EP1)의 직경(D1)이 제2 단부(EP2)의 직경(D2)보다 작거나 같을 수도 있다. 또한, 실시예에 따라 각 발광 소자(LD)의 길이(L)는 제1 단부(EP1)의 직경(D1) 또는 제2 단부(EP2)의 직경(D2)과 동일할 수도 있다.
발광 소자(LD)는 나노 스케일(nano scale) 내지 마이크로 스케일(micro scale) 정도의 직경 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다.
발광 소자(LD)의 크기는 발광 소자(LD)가 적용되는 조명 장치 또는 표시 장치(DD)의 요구 조건(또는 설계 조건)에 부합되도록 다양하게 변경될 수 있다.
발광 소자(LD)의 제1 단부(EP1)는 곡면을 포함할 수 있다. 일 실시예에서, 제1 단부(EP1)는 발광 소자(LD)의 외측을 향해 볼록한 라운드 형태의 곡면을 가질 수 있다. 예를 들어, 제1 단부(EP1)는 돔 형상, 반구 형상 등을 가질 수 있다. 제1 단부(EP1)의 일부는 제1 전극(ELT1)에 직접 접촉할 수 있다.
또한, 제1 단부(EP1)는 제1 전극(ELT1)에 접촉하지 않는 부분을 포함할 수 있다.
일 실시예에서, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Zn, Ca, Sr, Ba 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니다.
제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)과 접촉하는 상부 면과 외부로 노출된 하부 면(즉, 제1 단부(EP1))을 포함할 수 있다. 따라서, 제2 반도체층(13)은 제1 단부(EP1)에 대응하는 곡면을 포함할 수 있다.
활성층(12)은 제2 반도체층(13) 상에 배치되며, 단일 또는 다중 양자 우물(quantum well) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
일 실시예에서, 활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다.
일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(clad layer)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제2 반도체층(13)과 접촉하는 제1 면과 제1 반도체층(11)과 접촉하는 제2 면을 포함할 수 있다.
발광 소자(LD)의 제1 단부(EP1)와 제2 단부(EP2) 각각에 대응하는 신호(또는 전압)이 인가되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 각 발광 소자(LD)가 발광할 수 있다.
제1 반도체층(11)은 활성층(12) 상에 배치되며, 제2 반도체층(13)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
제1 반도체층(11)은 활성층(12)과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다. 제1 반도체층(11)의 상부 면은 발광 소자(LD)의 제2 단부(EP2)일 수 있다.
일 실시예에 있어서, 제2 반도체층(13)과 제1 반도체층(11)은 각 발광 소자(LD)의 제3 방향(DR3)으로 서로 상이한 두께를 가질 수 있다.
한편, 제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 일 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로, 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
일 실시예에서, 발광 소자(LD)는 제2 반도체층(13)의 하부에 배치되는 추가 전극(미도시, 이하 '제1 추가 전극'이라 함) 및 제1 반도체층(11)의 상부에 배치되는 하나의 다른 추가 전극(미도시, 이하 '제2 추가 전극'이라 함) 중 적어도 하나를 더 포함할 수도 있다.
제1 및 제2 추가 전극들 각각은 오믹(ohmic) 컨택 전극일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 추가 전극들은 쇼트키(schottky) 컨택 전극일 수도 있다. 제1 및 제2 추가 전극들은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 추가 전극들은 불투명 금속 또는 투명 도전성 산화물을 포함할 수 있다.
일 실시예에 있어서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 발광 적층체(10)의 일부만을 덮도록 제공될 수도 있다.
절연막(14)은, 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 또한, 절연막(14)은 인접한 발광 소자(LD)들 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다.
절연막(14)은 발광 적층체(10)의 외주면의 적어도 일부를 전체적으로 둘러싸는 형태로 제공될 수 있다. 일 실시예에서, 제2 반도체층(13)에서 절연막(14)으로 둘러싸이지 않은 부분이 제1 단부(EP1)로 이해될 수 있다.
일 실시예에서, 절연막(14)은 투명 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 산화 타이타늄(TiOx), 산화 하프늄(HfOx), 티탄스트론튬 산화물 (SrTiOx), 코발트 산화물(CoxOy), 마그네슘 산화물(MgO), 아연 산화물(ZnO), 루세늄 산화물(RuOx), 니켈 산화물(NiO), 텅스텐 산화물(WOx), 탄탈륨 산화물(TaOx), 가돌리늄 산화물(GdOx), 지르코늄 산화물(ZrOx), 갈륨 산화물(GaOx), 바나듐 산화물(VxOy), ZnO:Al, ZnO:B, InxOy:H, 니오븀 산화물(NbxOy), 플루오린화 마그네슘(MgFx), 플루오린화 알루미늄(AlFx), Alucone 고분자 필름, 타이타늄 질화물(TiN), 탄탈 질화물(TaN), 알루미늄 질화물(AlNx), 갈륨 질화물(GaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN), 나이오븀 질화물(NbN), 가돌리늄 질화물(GdN), 지르코늄 질화물(ZrN), 바나듐 질화물(VN) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 본 발명이 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 상기 절연막(14)의 재료로 사용될 수 있다.
절연막(14)은 단일막의 형태로 제공되거나 적어도 이중막을 포함한 다중막의 형태로 제공될 수 있다.
한편, 각 발광 소자(LD)는 절연막(14)의 외주면의 적어도 일부를 둘러싸는 반사 부재(15)를 더 포함할 수 있다.
반사 부재(15)는 발광 소자(LD)에서 방출된 광을 화상 표시 방향으로 진행되게 하면서 특정 영역으로 집중되게 하기 위하여 소정의 반사율을 갖는 재료로 구성될 수 있다. 일 예로, 반사 부재(15)는 소정의 반사율을 갖는 불투명 금속을 포함할 수 있다. 반사 부재(15)는 제1 전극(ELT1)과 동일한 물질을 포함하거나 상기 제1 전극(ELT1)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
상술한 반사 부재(15)는 절연막(14)의 일부를 노출하도록 절연막(14)의 외주면을 부분적으로 둘러쌀 수 있다. 이때, 반사 부재(15)의 제3 방향(DR3)으로의 높이(h)는 각 발광 소자(LD)의 길이(L)보다 작을 수 있다.
발광 소자(LD)는 제2 반도체층(13), 활성층(12), 및 제1 반도체층(11)이 제3 방향(DR3)으로 순차적으로 적층된 버티컬 구조의 발광 소자일 수 있다.
일 실시에에서, 도 5에 도시된 바와 같이, 발광 소자(LD)들 중의 적어도 일부는 제3 방향(DR3)에 대하여 기울어져 배치될 수 있다. 예를 들어, 스탬프(stamp) 방식으로 발광 소자(LD)들이 화소 회로층(PCL) 상에 전사될 수 있다. 전사 필름을 발광 소자(LD)들로부터 분리하는 과정에서 일부 발광 소자(LD)들 중 일부가 기울어지거나 쓰러질 수 있다.
본 발명의 실시예들에 따른 발광 소자(LD)들 각각의 제1 단부(EP1)는 곡면을 포함한다. 따라서, 발광 소자(LD)가 소정의 각도까지 기울어지더라도, 제1 단부(EP1)와 제1 전극(ELT1) 사이의 접촉 및 도통이 유지될 수 있다.
일 실시예에서, 제3 방향(DR3)에 대하여 기울어진 발광 소자의 제2 단부(EP2)는 기판(SUB)과 평행한 방향(예를 들어, 제2 방향(DR2))에 대한 경사면을 가질 수 있다.
절연층(INS)은 평탄화층(PLL) 상에 각각 제공되며, 제1 전극(ELT1)을 커버할 수 있다. 절연층(INS)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 일 실시예에 있어서, 절연층(INS)은 표시 소자층(DPL) 내에서 그 하부에 배치된 구성들에 의한 단차를 완화시키는 평탄화층으로 활용될 수 있다. 이를 위하여 절연층(INS)은 유기 재료를 포함한 유기 절연막으로 구성될 수 있다.
또한, 절연층(INS)은 발광 소자(LD)들) 사이에 제공될 수 있다. 발광 소자들(LD) 사이에 절연층(INS)이 위치하여 각 발광 소자(LD)에서 제2 단부(EP2)를 제외한 나머지 부분들이 절연층(INS)에 의해 커버될 수 있다.
제2 전극(ELT2)은 발광 소자들(LD) 각각의 제2 단부(EP2) 상에 제공될 수 있다. 제2 전극(ELT2)은 발광 소자(LD)들 각각의 제2 단부(EP2)와 접촉하여 제2 단부(EP2)와 전기적으로 연결될 수 있다. 일 예로, 제2 전극(ELT2)은 제2 단부(EP2)에 상응하는 제1 반도체층(11)과 전기적 및 물리적으로 연결될 수 있다.
일 실시예에서, 제2 전극(ELT2)은 투명 도전성 물질(또는 재료)로 구성될 수 있다. 일 예로, 제2 전극(ELT2)은 ITO, IZO, ZnO, IGZO, ITZO 등을 비롯한 다양한 투명 도전성 물질(또는 재료) 중 적어도 하나를 포함하며, 소정의 투광도(또는 투과도)를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다. 다만, 제2 전극(ELT2)의 재료가 상술한 실시예에 한정되는 것은 아니다.
한편, 매우 얇은 두께를 갖는 제2 전극(ELT2)의 상면은 기울어진 발광 소자들에 의해 단차를 가질 수 있다. 즉, 제2 전극(ELT2)의 상면은 편평하지 않을 수 있다.
표시 소자층(DPL) 상에 광 제어층(LCP)이 배치될 수 있다. 광 제어층(LCP)은 차광층(LBL) 및 컬러 변환층(CCL)을 포함할 수 있다.
차광층(LBL)은 화소(PXL)의 광이 방출되는 발광 영역과 방 방출이 차단되는 비발광 영역을 정의할 수 있다. 차광층(LBL)은 발광 영역에 대응하는 개구를 포함할 수 있다.
차광층(LBL)은 차광 물질 등으로 구성된 감광성 물질을 포함할 수 있다. 차광층(LBL)은 인접한 화소들 각각에서 방출되는 광의 혼색을 방지할 수 있다. 또한, 차광층(LBL)은 유입되는 광을 흡수 또는 차단하는 물질로 구성되어 외부로부터 표시 장치로 유입되는 광을 흡수하여 그 하부에 위치한 구성들이 외부로 시인되는 현상을 방지할 수 있다.
일 실시예에 있어서, 차광층(LBL)은 포지티브형 감광성 물질로 구성될 수 있다. 일 예로, 포지티브형 감광성 물질은 포지티브형 감광성 수지를 포함할 수 있다.
컬러 변환층(CCL)은 차광층(LBL)의 개구에 배치될 수 있다. 예를 들어, 컬러 변환층(CCL)은 발광 소자(LD)들에 중첩할 수 있다.
컬러 변환층(CCL)은 파장 변환 패턴을 포함할 수 있다. 컬러 변환층(CCL)은 발광 소자(LD)에서 방출되는 광을 특정 색의 광으로 변환하는 컬러 변환 물질로서 퀀텀 닷을 포함할 수 있다. 예를 들어, 컬러 변환층(CCL)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 퀀텀 닷을 포함할 수 있다. 컬러 변환층(CCL)은 발광 소자(LD)에서 방출되는 소정 색의 광을 다른 색의 광(예를 들어, 백색의 광)으로 변환하는 퀀텀 닷을 포함할 수 있다.
봉지층(TFE)은 컬러 변환층(CCL) 및 차광층(LBL) 상에 배치될 수 있다.
봉지층(TFE)은 컬러 변환층(CCL)을 직접 커버할 수 있다. 봉지층(TFE)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 변환층(CCL) 및 하부의 발광 소자(LD)를 손상시키거나 오염시키는 것을 방지할 수 있다. 일 실시예에서, 봉지층(TFE)의 일면은 컬러 변환층(CCL)과 접촉할 수 있다.
일 실시예에서, 봉지층(TFE)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin), 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
일 실시예에서, 봉지층(TFE)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 알루미늄 산화물(AlOx), 알루미늄 질화물(AlNx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx) 등의 무기 물질을 포함할 수도 있다.
일 실시예에서, 봉지층(TFE)은 다중층으로 이루어질 수 있다. 예를 들어, 봉지층(TFE)은 무기 물질, 유기 물질, 및 무기 물질 순으로 증착된 적층 구조를 가질 수 있다.
일 실시예에서, 봉지층(TFE) 상에는 컬러 필터층(CF)이 배치될 수 있다. 컬러 필터층(CF)은 화소(PXL)의 발광 색상에 대응하는 광을 선택적으로 투과시킬 수 있다. 예를 들어, 컬러 필터층(CF)은 화소(PXL)에 따라 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터 중 하나를 포함할 수 있다.
일 실시예에서, 컬러필터층(CF)과 봉지층(TFE) 사이에 터치 센서층이 더 제공될 수 있다. 터치 센서층은 터치 감지를 위한 도전 패턴 및 절연층을 포함할 수 있다. 터치 센서층의 도전 패턴은 단일층 또는 절연층을 사이에 두고 형성되는 이중층으로 구성될 수 있다.
도 8은 도 6의 발광 소자의 일 예를 나타내는 단면도이다.
도 8에서는 도 7을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 8의 발광 소자(LD)는 제1 단부(EP1)의 형태를 제외하면, 도 7의 발광 소자(LD)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 5 및 도 8을 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 및 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다.
발광 소자(LD)의 제1 단부(EP1)는 발광 소자(LD)의 외측을 향해 볼록한 라운드 형태의 곡면을 포함할 수 있다. 또한, 발광 소자(LD)의 제1 단부(EP1)는 곡면에서 연장되는 편평한 부분을 더 포함할 수 있다. 즉, 제2 반도체층(13)는 제1 단부(EP1)에 상응하는 형상을 가질 수 있다.
따라서, 발광 소자(LD)가 기울어지지 않거나, 소정의 각도 이하로 기울어지는 경우, 발광 소자(LD)의 제1 단부(EP1)와 제1 전극(ELT1) 사이의 접촉 면적이 최대한으로 확보될 수 있다.
도 9 내지 도 18은 본 발명의 실시예들에 따른 표시 장치의 제조 방법을 나타내는 단면도들이다.
도 9 내지 도 18의 표시 장치의 제조 방법은 도 5 내지 도 8을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다.
도 9 내지 도 18을 참조하면, 표시 장치의 제조 방법은 베이스 기판(B_SUB) 상에 그루브들(GRV)을 형성하고, 베이스 기판(B_SUB) 상에 발광 소자층(LDL)을 증착하며, 발광 소자층(LDL)에서 그루브들(GRV)에 중첩하는 부분을 제외한 나머지 부분을 제거하여 발광 소자들(LD1 내지 LD4)을 형성하고, 발광 소자들(LD1 내지 LD4)의 상면에 전사 필름(FLM)을 부착하며, 베이스 기판(B_SUB)을 제거하여 발광 소자들(LD1 내지 LD4) 각각의 제1 단부(EP1)를 노출하고, 발광 소자들(LD1 내지 LD4) 각각의 제1 단부(EP1)를 화소 회로층(PCL) 상에 형성된 제1 전극(ELT1)에 본딩하며, 전사 필름(FLM)을 발광 소자들(LD1 내지 LD4)로부터 분리하고, 제1 전극(ELT1) 상에 절연층(INS)을 형성하여 상기 발광 소자들(LD1 내지 LD4) 사이를 채우며, 발광 소자들(LD1 내지 LD4) 및 절연층(INS) 상에 제2 전극(ELT2)을 형성하는 것을 포함할 수 있다.
일 실시예에서, 도 9에 도시된 바와 같이, 베이스 기판(B_SUB) 상에 유기막(OL)이 형성될 수 있다.
베이스 기판(B_SUB)은 대상 물질을 적층하기 위한 베이스 판일 수 있다. 베이스 기판(B_SUB)은 소정의 물질에 대한 에피택셜 성장(epitaxial growth)을 위한 웨이퍼(wafer)일 수 있다. 일 예에 따르면, 베이스 기판(B_SUB)은 사파이어(sapphire) 기판, 실리콘 기판, GaAs 기판, Ga 기판, InP 기판 중 어느 하나일 수 있으나 이에 한정되지 않는다. 예를 들어, 특정 재료가 발광 소자(LD)를 제조하기 위한 선택비를 만족하고, 소정의 물질에 대한 에피택셜 성장이 원활하게 발생될 수 있는 경우, 상기 특정 재료는 베이스 기판(B_SUB)의 재료로 선택될 수 있다.
유기막(OL)은 고내열성 유기 물질을 포함할 수 있다. 예를 들어, 유기막(OL)은 폴리이미드계 수지(polyimides rein)를 포함할 수 있다. 다만, 이는 예시적인 것으로서, 유기막(OL)이 이에 한정되는 것은 아니며, 곡면을 포함하는 제1 단부(EP1) 형성을 위한 재료라면 어느 것이라도 무방하다. 예를 들어, 유기막(OL)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin) 등을 포함할 수도 있다. 또한, 베이스 기판(B_SUB) 상에 배치되는 물질은 유기 물질에 한정되는 것은 아니며, 그루브들(GRV)을 형성할 수 있는 물질이면 어느 것이어도 무방하다.
도 10에 도시된 바와 같이, 유기막(OL)을 패터닝하여 베이스 기판(B_SUB)의 적어도 일부가 노출되는 그루브들(GRV)이 형성될 수 있다. 그루브들(GRV)은 제3 방향(DR3)의 반대 방향으로 볼록한 곡면 형상을 가질 수 있다. 예를 들어, 그루브들(GRV)은 반구 형상 또는 렌즈 형상일 수 있다.
그루브들(GRV)은 유기막(OL)에 대한 포토리소그래피 공정, 에칭 공정 등으로 형성될 수 있다.
다만, 이는 예시적인 것으로서, 베이스 기판(B_SUB) 상에 추가 성막(증착) 공정 없이, 베이스 기판(B_SUB)을 직접 식각하여 그루브들(GRV)이 형성될 수도 있다.
이후, 도 11에 도시된 바와 같이, 유기막(OL)이 패터닝된 베이스 기판(B_SUB) 상에 발광 소자층(LDL)이 증착될 수 있다. 발광 소자층(LDL)은 제2 반도체층(13), 활성층(12), 및 제1 반도체층(11)이 순차적으로 적층된 형태를 가질 수 있다.
일 실시예에서, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)은 유기 금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor-phase Deposition), 분자선 에피택시법(MBE; Molecular Beam Epitaxy), 기상 에피택시법(VPE; Vapor Phase Epitaxy), 및 액상 에피택시법(LPE; Liquid Phase Epitaxy) 중 어느 하나의 방법에 의해 형성될 수 있다.
이후, 도 12에 도시된 바와 같이, 발광 소자층(LDL)에서 그루브들(GRV)에 중첩하는 부분을 제외한 나머지 부분을 제거하여 발광 소자들(LD1 내지 LD4)이 형성될 수 있다. 일 실시예에서, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)에 대한 식각 공정이 수행될 수 있다.
예를 들어, 발광 소자층(LDL)에 마스크(미도시)가 배치되고, 식각 공정을 진행하여 나노 스케일 혹은 마이크로 스케일 간격의 패터닝이 수행될 수 있다. 상기 식각 공정은 제1 반도체층(11)에서 제2 반도체층(13)을 향하는 방향으로 수행될 수 있다. 이에 따라, 제1 내지 제4 발광 소자들(LD1 내지 LD4)이 형성될 수 있다.
일 예에 따르면, 상기 식각 공정은 반응성 이온 에칭(RIE; Reactive Ion Etching), 반응성 이온 빔 에칭(RIBE; Reactive Ion Beam Etching), 유도 결합 플라즈마 반응성 이온 에칭(ICP-RIE; Inductively Coupled Plasma Reactive Ion Etching) 중 어느 하나일 수 있으나, 특정 예시에 한정되지 않는다.
이후, 도 13에 도시된 바와 같이, 전사 필름(FLM)이 제1 내지 제4 발광 소자들(LD1 내지 LD4) 각각의 상면(예를 들어, 제2 단부(EP2))에 부착될 수 있다. 전사 필름(FLM)은 도너(donor) 웨이퍼 혹은 도너 기판으로 지칭될 수 있다. 전사 필름(FLM)은 등방 연신 가능한 필름일 수 있다. 일 예에 따르면, 전사 필름(FLM)은 폴리올레핀(polyolefine), 폴리염화비닐(Polyvinyl chloride, PVC), 엘라스토머성 실리콘(Elastomeric silicone), 엘라스토머성 폴리우레탄(Elastomeric polyurethane), 엘라스토머성 폴리이소프렌(Elastomeric polyisoprene) 등일 수 있으나, 이에 한정되지 않는다.
일 실시예에서, 전사 필름(FLM)은 제1 내지 제4 발광 소자들(LD1 내지 LD4)에 접착되는 접착 물질을 더 포함할 수 있다. 접착 물질은 자외선(UV) 또는 열이 가해짐에 따라 접착력이 변화하는 물질일 수 있고, 그에 따라 전사 필름(FLM)이 제1 내지 제4 발광 소자들(LD1 내지 LD4)로부터 용이하게 분리되도록 구성될 수 있다.
이후, 도 14에 도시된 바와 같이, 유기막(OL) 및 베이스 기판(B_SUB)을 제거하여 제1 내지 제4 발광 소자들(LD1 내지 LD4) 각각의 제1 단부(EP1)가 노출될 수 있다. 제1 단부(EP1)는 그루브들(GRV) 각각의 형상에 대응하는 형태를 가질 수 있다. 즉, 제1 단부(EP1)는 라운드된 형태(곡면)를 가질 수 있다.
일 실시예에서, 베이스 기판(B_SUB)은 레이저 리프트 오프(Laser Lift Off; LLO) 또는 화학적 리프트 오프(Chemical Lift Off; CLO) 등의 방법으로 발광 소자들(LD1 내지 LD4)로부터 분리될 수 있다. 다만, 성장 기판(101)의 분리 방법이 이에 한정되는 것은 아니다.
베이스 기판(B_SUB)에서 분리된 제1 내지 제4 발광 소자들(LD1 내지 LD4)은 전사 필름(FLM) 상에 임시적으로 위치가 고정될 수 있다.
이후, 도 15에 도시된 바와 같이, 전사 필름(FLM)이 연신되고, 간격이 변형된 제1 내지 제4 발광 소자들(LD1 내지 LD4)이 제1 전극(ELT1)에 본딩될 수 있다.
전사 필름(FLM)은 제3 방향(DR3)에 수직 한 방향에 대하여 2차원적으로 연신(확장)될 수 있다. 전사 필름(FLM)의 연신에 의해 제1 내지 제4 발광 소자들(LD1 내지 LD4) 사이의 간격이 증가할 수 있다.
화소 회로층(PCL) 및 화소 회로층(PCL) 상에 배치되는 제1 전극(ELT1)은 별도의 제조 공정을 통해 마련될 수 있다.
제1 내지 제4 발광 소자들(LD1 내지 LD4)은 제1 전극(ELT1)에 본딩 결합될 수 있다. 예를 들어, 제1 내지 제4 발광 소자들(LD1 내지 LD4)과 제1 전극(ELT1)에 레이저가 조사되면, 제1 내지 제4 발광 소자들(LD1 내지 LD4)과 제1 전극(ELT1) 사이에 금속간 화합물(Intermetallic compound)이 생성 및 성장될 수 있다. 이러한 금속간 화합물로 인하여 제1 내지 제4 발광 소자들(LD1 내지 LD4)과 제1 전극(ELT1)이 전기적으로 연결될 수 있다. 다만, 본딩 방식이 이에 한정되는 것은 아니다. 예를 들어, 본딩 방식은 AFC(anisotropic conductive film) 본딩 방식, 초음파 본딩 방식, 범프-볼 표면 실장 방식(Ball Grid Array, BGA), 가압 및 가열 본딩 방식(TC, Thermo compression bonding) 등이 이용될 수 있다.
이후, 도 16에 도시된 바와 같이, 전사 필름(FLM)이 제1 내지 제4 발광 소자들(LD1 내지 LD4)로부터 분리될 수 있다. 일 실시예에서, 전사 필름(FLM)에 레이저 조사하거나 열을 가하여 접착력을 약화시키고, 전사 필름(FLM)을 제1 내지 제4 발광 소자들(LD1 내지 LD4)로부터 분리할 수 있다. 전사 필름(FLM)은 공지된 다양한 방식에 의해 제1 내지 제4 발광 소자들(LD1 내지 LD4)로부터 제거될 수 있다.
다만, 전사 필름(FLM)의 분리 과정에서 전사 필름(FLM)과 발광 소자 사이에 남은 접합력 등에 의해 발광 소자가 쓰러지거나 제3 방향(DR3)에 대하여 기울어질 수 있다. 예를 들어, 제1 내지 제4 발광 소자들(LD1 내지 LD4) 중 제1 및 제2 발광 소자들(LD1, LD2)은 수직 배치 상태를 유지할 수 있으나, 제3 발광 소자(LD3) 및 제4 발광 소자(LD4)는 제3 방향(DR3)에 대하여 기울어질 수 있다.
이 때, 제1 단부(EP1)가 곡면을 포함함으로써, 전사 필름(FLM)의 제거 과정에서 발광 소자(LD)가 쓰러지거나 기울어지더라도, 제1 단부(EP1)와 제1 전극(ELT1) 사이의 접촉 및 도통이 유지될 수 있다. 따라서, 구동 및 발광 가능한 유효 발광 소자들의 개수가 증가할 수 있으며, 표시 장치의 수율이 개선될 수 있다.
이후, 도 17에 도시된 바와 같이, 제1 전극(ELT1) 상에 절연층(INS)이 형성될 수 있다. 절연층(INS)은 노출된 제1 전극(ELT1)을 커버할 수 있다. 또한, 절연층(INS)은 제1 내지 제4 발광 소자들(LD1 내지 LD4) 사이의 공간을 채울 수 있다.
일 실시예에서, 절연층(INS)은 유기물 또는 무기물 증착 공정에 의해 형성될 수 있다. 절연층(INS)의 일부가 에칭 등에 의해 제거되어 제1 내지 제4 발광 소자들(LD1 내지 LD4) 각각의 제2 단부(EP2)가 외부로 노출될 수 있다. 제3 및 제4 발광 소자들(LD3, LD4) 각각의 제2 단부(EP2)는 제1 방향(DR1)에 대한 경사면을 가질 수 있다.
이후, 도 18에 도시된 바와 같이, 제1 내지 제4 발광 소자들(LD1 내지 LD4)의 노출된 면들(예를 들어, 제2 단부(EP2) 및 절연층(INS) 상에 제2 전극(ELT2)이 전면적으로 형성될 수 있다. 제2 전극(ELT2)은 제1 내지 제4 발광 소자들(LD1 내지 LD4) 각각의 제2 단부(EP2)와 접촉하여 전기적으로 연결될 수 있다.
제2 전극(ELT2)은 매우 얇은 두께로 형성되므로, 제2 단부(EP2)의 경계면의 형상을 따를 수 있다. 예를 들어, 제3 및 제4 발광 소자들(LD3, LD4)에 대응하는 제2 전극(ELT2)의 상면은 제1 방향(DR1)에 대한 경사면을 포함할 수 있다.
상술한 공정에 의해 도 5의 표시 소자층(DPL)이 형성될 수 있다.
도 19는 도 2의 표시 장치의 일 예를 나타내는 단면도이다.
도 19에서는 도 5을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 19의 표시 장치는 연결 전극(COL)을 제외하면, 도 5의 표시 장치와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 2, 도 7, 및 도 19를 참조하면, 표시 장치(DD)는 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 및 광 제어층(LCP)을 포함할 수 있다. 표시 장치(DD)는 봉지층(TFE)을 더 포함할 수 있다.
일 실시예에서, 표시 소자층(DPL)은 제1 전극(ELT1), 연결 전극(COL), 발광 소자(LD), 절연층(INS), 및 제2 전극(ELT2)을 포함할 수 있다.
연결 전극(COL)은 제1 전극(ELT1) 상에 배치될 수 있다. 연결 전극(COL)은 도전성 물질을 포함하여, 제1 전극(ELT1)과 발광 소자(LD)를 전기적으로 연결할 수 있다. 연결 전극(COL)은 발광 소자(LD)의 제1 단부(EP1)와 직접 접촉할 수 있다.
실시 형태에 따라, 연결 전극(COL)은 반사 성질을 가진 도전성 물질을 포함하여, 발광 소자(LD)로부터 발산된 광을 반사하여, 화소(PXL)의 발광 효율을 개선할 수 있다.
일 실시예에서, 연결 전극(COL)은 발광 소자(LD)와 본딩 결합하는 본딩 메탈일 수 있다. 연결 전극(COL)은 발광 소자(LD)와 본딩 결합될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 표시 장치 및 이의 제조 방법은 발광 소자(LD)의 제1 단부(EP1)에 발광 소자(LD)의 외측으로 볼록한 곡면을 포함할 수 있다. 따라서, 전사 필름(FLM)의 제거 과정에서 발광 소자(LD)가 쓰러지거나 기울어지더라도, 제1 단부(EP1)와 제1 전극(ELT1) 사이의 접촉 및 도통이 유지될 수 있다. 또한, 제1 단부(EP1)는 완만한 곡면 형태를 가짐으로써 발광 소자(LD)들의 제1 단부(EP1)와 제1 전극(ELT1) 사이의 평균적인 접촉 면적이 최대한으로 확보될 수 있다. 따라서, 구동 및 발광 가능한 유효 발광 소자들의 개수가 증가할 수 있으며, 표시 장치의 수율이 개선될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
DD: 표시 장치 SUB: 기판
PCL: 화소 회로층 DPL: 표시 소자층
LCP: 광 제어층 PXL: 화소
LD: 발광 소자 ELT1: 제1 전극
ELT2: 제2 전극 TFE: 봉지층
EP1: 제1 단부 EP2: 제2 단부
B_SUB: 베이스 기판 OL: 유기막
GRV: 그루브 LDL: 발광 소자층
11: 제1 반도체층 12: 활성층
13: 제2 반도체층 14: 절연막
15: 반사 부재 FLM: 전사 필름

Claims (23)

  1. 기판 상에 배치되는 화소 회로층;
    상기 화소 회로층 상에 배치되는 제1 전극;
    상기 제1 전극 상에 제공되며, 상기 제1 전극과 전기적으로 연결되는 발광 소자들;
    상기 발광 소자들 상에 제공되는 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에서 상기 발광 소자들 사이를 채우는 절연층을 포함하고,
    상기 발광 소자들 각각은 길이 방향으로 제1 단부와 제2 단부를 포함하며,
    상기 제1 단부는 곡면을 포함하는, 표시 장치.
  2. 제 1 항에 있어서, 상기 제1 단부는 해당 발광 소자의 하단부에 대응하고,
    상기 제2 단부는 상기 해당 발광 소자의 상단부에 대응하는, 표시 장치.
  3. 제 2 항에 있어서, 상기 발광 소자들 각각의 상기 제1 단부는 외측을 향해 볼록한 라운드 형태의 곡면을 포함하는, 표시 장치.
  4. 제 3 항에 있어서, 상기 발광 소자들 각각의 상기 제1 단부는 상기 곡면에서 연장되는 편평한 부분을 더 포함하는, 표시 장치.
  5. 제 3 항에 있어서, 상기 발광 소자들 중 적어도 일부는 수직 방향에 대하여 기울어져 배치되는, 표시 장치.
  6. 제 5 항에 있어서, 상기 발광 소자들 중 상기 수직 방향에 대하여 기울어진 상기 적어도 일부 각각의 상기 제2 단부는 상기 기판과 평행한 면에 대한 경사면을 갖는, 표시 장치.
  7. 제 3 항에 있어서, 상기 발광 소자들의 상기 제1 단부는 상기 제1 전극에 직접 접촉하는, 표시 장치.
  8. 제 3 항에 있어서, 상기 발광 소자들 각각은,
    상기 제2 전극과 전기적으로 연결되는 제1 반도체층;
    상기 제1 전극과 접촉하는 제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 개재되는 활성층을 포함하는, 표시 장치.
  9. 제 8 항에 있어서, 상기 제2 반도체층은 상기 제1 단부에 대응하는 상기 곡면을 포함하는, 표시 장치.
  10. 제 9 항에 있어서, 상기 발광 소자들 각각은,
    상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층 각각의 외주면을 감싸는 절연막; 및
    상기 절연막의 외주면을 둘러싸는 반사 부재를 더 포함하는, 표시 장치.
  11. 제 10 항에 있어서, 상기 반사 부재는 상기 절연막의 일부를 외부로 노출하도록 상기 절연막의 외주면을 부분적으로 둘러싸는, 표시 장치.
  12. 제 3 항에 있어서,
    상기 제2 전극 상에 제공되고, 상기 발광 소자들로부터 발산되는 광의 파장을 제어하는 광 제어층; 및
    상기 광 제어층 상에 제공되는 박막 봉지층을 더 포함하는, 표시 장치.
  13. 베이스 기판 상에 그루브들을 형성하는 단계;
    상기 베이스 기판 상에 발광 소자층을 증착하는 단계;
    상기 발광 소자층에서 상기 그루브들에 중첩하는 부분을 제외한 나머지 부분을 제거하여 발광 소자들을 형성하는 단계;
    상기 발광 소자들의 상면에 전사 필름을 부착하는 단계;
    상기 베이스 기판을 제거하여 상기 발광 소자들 각각의 제1 단부를 노출하는 단계;
    상기 발광 소자들 각각의 상기 제1 단부를 화소 회로층 상에 형성된 제1 전극에 본딩하는 단계;
    상기 전사 필름을 상기 발광 소자들로부터 분리하는 단계;
    상기 제1 전극 상에 절연층을 형성하여 상기 발광 소자들 사이를 채우는 단계; 및
    상기 발광 소자들 및 상기 절연층 상에 제2 전극을 형성하는 단계를 포함하고,
    상기 발광 소자들 각각의 상기 제1 단부는 곡면을 포함하는, 표시 장치의 제조 방법.
  14. 제 13 항에 있어서, 상기 제1 단부의 곡면은 상기 그루브들 각각의 형상에 대응하는, 표시 장치의 제조 방법.
  15. 제 13 항에 있어서, 상기 베이스 기판 상에 그루브들을 형성하는 단계는,
    상기 베이스 기판 상에 유기막을 형성하는 단계; 및
    상기 유기막을 패터닝하여 상기 베이스 기판의 적어도 일부가 노출되는 상기 그루브들을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  16. 제 13 항에 있어서, 상기 발광 소자들 각각의 상기 제1 단부를 상기 제1 전극에 본딩하는 단계는,
    상기 전사 필름을 연신하는 단계; 및
    간격이 변형된 상기 발광 소자들 각각의 상기 제1 단부를 상기 제1 전극에 본딩하는 단계를 포함하는, 표시 장치의 제조 방법.
  17. 제 13 항에 있어서, 상기 제1 단부는 해당 발광 소자의 하단부에 대응하고,
    상기 제2 단부는 상기 해당 발광 소자의 상단부에 대응하는, 표시 장치의 제조 방법.
  18. 제 17 항에 있어서, 상기 발광 소자들 각각의 상기 제1 단부는 외측을 향해 볼록한 라운드 형태의 곡면을 포함하는, 표시 장치의 제조 방법.
  19. 제 18 항에 있어서, 상기 발광 소자들 중 적어도 일부는 수직 방향에 대하여 기울어져 배치되는, 표시 장치의 제조 방법.
  20. 제 19 항에 있어서, 상기 발광 소자들 중 상기 수직 방향에 대하여 기울어진 상기 적어도 일부 각각의 상기 제2 단부는 상기 기판과 평행한 면에 대한 경사면을 갖는, 표시 장치의 제조 방법.
  21. 기판 상에 배치되는 화소 회로층;
    상기 화소 회로층 상에 배치되는 제1 전극;
    상기 제1 전극 상에 제공되며, 상기 제1 전극과 전기적으로 연결되는 발광 소자;
    상기 발광 소자 상에 제공되는 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에서 상기 발광 소자의 측면에 접촉하는 절연층을 포함하고,
    상기 발광 소자는 길이 방향으로 제1 단부와 제2 단부를 포함하며,
    상기 제1 전극에 대향하는 상기 제1 단부는 곡면을 포함하는, 표시 장치.
  22. 제 21 항에 있어서, 상기 발광 소자의 상기 제1 단부는 외측을 향해 볼록한 라운드 형태의 곡면을 포함하고,
    상기 발광 소자는 상기 제2 단부가 수평 방향에 대하여 기울어진 형태를 갖도록 수직 방향에 대하여 기울어져 배치되는, 표시 장치.
  23. 제1 반도체층;
    제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 개재되는 활성층;
    상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층 각각의 외주면을 감싸는 절연막; 및
    상기 절연막의 외주면을 둘러싸는 반사 부재를 포함하고,
    상기 제2 반도체층의 노출된 단부는 외측을 향해 볼록한 라운드 형태의 곡면을 포함하는, 발광 소자.
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