KR102530068B1 - 발광 소자 패키지, 이를 포함하는 디스플레이 장치, 및 그 제조 방법 - Google Patents

발광 소자 패키지, 이를 포함하는 디스플레이 장치, 및 그 제조 방법 Download PDF

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Abstract

발광 소자 패키지가 개시된다. 발광 소자 패키지는 제1 면과 제2 면을 포함하며, 서로 이격되어 배치되는 제1 개구부 및 제2 개구부를 구비하는 기판, 상기 기판의 상기 제1 면 상에 배치되며, 상기 제1 개구부와 수직 오버랩되도록 배치되는 발광 구조물, 및 광전 변환 영역을 포함하며, 상기 광전 변환 영역이 상기 기판 내에 배치되며 상기 제2 개구부와 수직 오버랩되도록 배치되는, 이미지 센싱 유닛을 포함하고, 상기 발광 구조물로부터 빛이 상기 제1 개구부를 통해 상기 기판의 상기 제2 면을 향해 방출되도록 구성된다.

Description

발광 소자 패키지, 이를 포함하는 디스플레이 장치, 및 그 제조 방법{Light emitting device packages, display device including the same, and methods of manufacturing the same}
본 발명의 기술적 사상은 발광 소자 패키지, 이를 포함하는 디스플레이 장치, 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 화합물 반도체에 기초한 발광 소자 패키지와 이를 포함하는 디스플레이 장치, 및 그 제조 방법에 관한 것이다.
반도체 발광 소자는 조명 장치용 광원뿐만 아니라 디스플레이 장치의 광원으로서 널리 사용되고 있다. 종래의 디스플레이 장치는 주로 디스플레이 패널과 백라이트로 구성되었으나, 최근에는 발광 소자를 하나의 픽셀로 사용하는 형태의 디스플레이 장치가 제안되었다. 또한 지문 센서를 장착한 스마트폰 또는 웨어러블 기기와 같은 이동식 전자 기기가 널리 사용되고 있으나, 지문 센서가 장착된 별도의 기판이 디스플레이 패널에 부착되므로 디스플레이 장치의 두께가 증가될 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 화면 내장형(On-Display) 지문 센서와 발광 소자의 지지 기판이 일체형으로 구비되어, 별도의 지문 센서가 장착된 기판이 필요 없는 발광 소자 패키지와, 이를 이용하는 디스플레이 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 발광 소자 패키지는, 제1 면과 제2 면을 포함하며, 서로 이격되어 배치되는 제1 개구부 및 제2 개구부를 구비하는 기판; 상기 기판의 상기 제1 면 상에 배치되며, 상기 제1 개구부와 수직 오버랩되도록 배치되는 발광 구조물; 및 광전 변환 영역을 포함하며, 상기 광전 변환 영역이 상기 기판 내에 배치되며 상기 제2 개구부와 수직 오버랩되도록 배치되는, 이미지 센싱 유닛;을 포함하고, 상기 발광 구조물로부터 빛이 상기 제1 개구부를 통해 상기 기판의 상기 제2 면을 향해 방출되도록 구성된다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 디스플레이 장치는, 표시 영역과, 상기 표시 영역의 적어도 일부분과 오버랩되는 지문 센싱 영역을 포함하는 디스플레이 장치로서, 상기 지문 센싱 영역은, 제1 면과 제2 면을 포함하며, 서로 이격되어 배치되는 제1 개구부 및 제2 개구부를 구비하는 기판; 상기 기판의 상기 제1 면 상에 배치되며, 상기 제1 개구부와 수직 오버랩되도록 배치되는 발광 구조물; 및 광전 변환 영역을 포함하며, 상기 광전 변환 영역이 상기 기판 내에 배치되며 상기 제2 개구부와 수직 오버랩되도록 배치되는, 이미지 센싱 유닛;을 포함하고, 상기 발광 구조물로부터 빛이 상기 제1 개구부를 통해 상기 기판의 상기 제2 면을 향해 방출되고, 상기 이미지 센싱 유닛은 상기 방출된 빛에 기초하여 상기 기판 상의 객체에 의한 반사광을 센싱하도록 구성된다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 디스플레이 장치는, 다수의 픽셀들을 포함하는 디스플레이 장치로서, 상기 다수의 픽셀들 중 적어도 하나의 픽셀은, 제1 면과 제2 면을 포함하며, 서로 이격되어 배치되는 제1 개구부 및 제2 개구부를 구비하는 기판; 상기 기판의 상기 제1 면 상에 배치되며, 상기 제1 개구부와 수직 오버랩되도록 배치되는 발광 구조물; 및 광전 변환 영역을 포함하며, 상기 광전 변환 영역이 상기 기판 내에 배치되며 상기 제2 개구부와 수직 오버랩되도록 배치되는, 이미지 센싱 유닛;을 포함하고, 상기 발광 구조물로부터 빛이 상기 제1 개구부를 통해 상기 기판의 상기 제2 면을 향해 방출되고, 상기 이미지 센싱 유닛은 상기 방출된 빛에 기초하여 상기 기판 상의 객체에 의한 반사광을 센싱하도록 구성된다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 발광 소자 패키지의 제조 방법은, 기판의 제1 면의 제1 영역 상에 복수의 발광 구조물을 형성하는 단계; 상기 기판의 제2 영역 내에 광전 변환 영역을 형성하는 단계; 상기 기판의 상기 제1 면에 반대되는 제2 면으로부터 상기 기판의 상기 제1 영역을 제거하여 상기 복수의 발광 구조물을 노출시키는 복수의 제1 개구부를 형성하는 단계; 및 상기 기판의 상기 제2 면으로부터 상기 기판의 상기 제2 영역을 제거하여 상기 광전 변환 영역을 노출시키는 복수의 제2 개구부를 형성하는 단계;를 포함한다.
본 발명의 기술적 사상에 의한 발광 소자 패키지 및 디스플레이 장치에 따르면, 발광 소자를 지지하고 발광 소자의 픽셀 분리를 위한 격벽 구조로 기능하는 기판 내부에 광전 변환 영역을 포함하는 이미지 센싱 유닛이 형성될 수 있다. 따라서 화면 내장형 지문 센서와 발광 소자의 지지 기판이 일체형으로 구비되어, 화면 내장형 지문 센서를 구현하기 위하여 별도의 지문 센서가 장착된 기판을 부착할 필요가 없어 얇은 두께의 디스플레이 장치가 얻어질 수 있다. 또한 픽셀 내에서 발광 소자와 이미지 센싱 유닛이 수평적으로(horizontally) 배치되며, 픽셀 내에서 상대적으로 넓은 면적에 이미지 센싱 유닛이 형성되거나 발광 소자와 동일한 개수로 이미지 센싱 유닛이 형성되므로, 지문 인식 성능이 향상될 수 있다.
도 1은 예시적인 실시예들에 따른 디스플레이 장치의 대표적인 구성을 개략적으로 나타내는 사시도이다.
도 2는 도 1에 도시된 하나의 픽셀을 개략적으로 나타내는 평면도이다.
도 3은 예시적인 실시예에 따른 하나의 픽셀을 개략적으로 나타내는 평면도이다.
도 4는 예시적인 실시예들에 따른 발광소자 패키지의 주요 구성을 나타내는 평면도이다.
도 5는 도 4의 A1-A1' 선을 따른 단면도이다.
도 6은 도 4의 B1-B1' 선을 따른 단면도이다.
도 7은 도 4의 C1-C1' 선을 따른 단면도이다.
도 8은 도 6의 BX2 부분의 확대도이다.
도 9는 도 7의 CX2 부분의 확대도이다.
도 10은 예시적인 실시예들에 따른 이미지 센싱 유닛을 나타내는 블록 회로도이다.
도 11 및 도 12는 예시적인 실시예들에 따른 발광 소자 패키지를 나타내는 단면도들이다.
도 13은 예시적인 실시예들에 따른 발광 소자 패키지를 나타내는 단면도이다.
도 14는 예시적인 실시예들에 따른 발광 소자 패키지를 나타내는 단면도이다.
도 15는 예시적인 실시예들에 따른 발광 소자 패키지를 나타내는 단면도이다.
도 16 및 도 17은 예시적인 실시예들에 따른 발광 소자 패키지를 나타내는 단면도들이다.
도 18a 내지 도 24c는 예시적인 실시예들에 따른 발광 소자 패키지의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
도 25는 예시적인 실시예들에 따른 발광 소자 패키지에 이용될 수 있는 파장 변환 물질로써 양자점(QD)의 단면 구조를 나타내는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다. 본 명세서 전체를 통해 동일한 참조부호는 동일한 구성요소를 가리키도록 사용된다.
도 1은 예시적인 실시예들에 따른 디스플레이 장치(1)의 대표적인 구성을 개략적으로 나타내는 사시도이다. 도 2는 도 1에 도시된 하나의 픽셀(PX)을 개략적으로 나타내는 평면도이다.
도 1 및 도 2를 참조하면, 디스플레이 장치(1)는 디스플레이 패널(10)을 포함할 수 있고, 디스플레이 패널(10)은 표시 영역(APR)과, 평면적으로 표시 영역(APR)을 둘러싸는 주변 영역(EPR)을 포함할 수 있다. 표시 영역(APR)은 신호에 응답하여 이미지를 표시할 수 있는 복수의 픽셀들(PX)을 포함할 수 있다. 디스플레이 패널(10)은 인쇄 회로 기판(도시 생략) 및 상기 인쇄 회로 기판 상에 배치되는 발광 소자 패키지(도시 생략)를 포함할 수 있고, 상기 발광 소자 패키지는 복수의 픽셀들(PX)에 각각 대응되는 복수의 발광 소자를 포함할 수 있다.
디스플레이 패널(10)은 표시 영역(APR)의 적어도 일부분과 오버랩되는 지문 센싱 영역(FSR)을 포함할 수 있다. 지문 센싱 영역(FSR)은 광학적 방식에 의해 디스플레이 패널(10) 상에 배치된 객체, 즉 사용자의 손가락을 인식하여 지문 정보를 이미지 신호로 변환할 수 있다. 예를 들어, 지문 센싱 영역(FSR)에서 방출된 빛이 지문의 융선(ridge)과, 융선 사이의 골(valley)에 의해 반사된 빛을 지문 센싱 영역(FSR) 내의 이미지 센서를 통해 센싱함에 의해 지문을 인식할 수 있다. 지문 센싱 영역(FSR) 내의 복수의 픽셀들(PX)은 지문 센싱을 위하여 빛을 방출할 뿐만 아니라 지문에 의해 반사된 빛을 센싱할 수 있다.
도 1에서는 디스플레이 패널(10)의 하측(lower portion)의 일부 영역에 지문 센싱 영역(FSR)이 형성된 것을 예시적으로 도시하였으나, 지문 센싱 영역(FSR)의 위치 및 면적은 다양하게 변경될 수 있다. 다른 실시예에서는 디스플레이 패널(10)의 전체 면적에 걸쳐 지문 센싱 영역(FSR)이 배치될 수도 있고, 즉 지문 센싱 영역(FSR)이 표시 영역(APR) 전체와 오버랩되어 표시 영역(APR)과 동일한 면적으로 형성될 수도 있다.
도 2에 도시된 바와 같이, 지문 센싱 영역(FSR)은 각각이 이미지 센싱 유닛(FSU)을 포함하는 복수의 픽셀들(PX)을 포함할 수 있다. 복수의 픽셀들(PX) 각각은 일 방향을 따라 연속적으로 배열되는 제1 서브 픽셀(SPX1), 제2 서브 픽셀(SPX2), 및 제3 서브 픽셀(SPX3)을 포함할 수 있다. 제1 서브 픽셀(SPX1), 제2 서브 픽셀(SPX2), 및 제3 서브 픽셀(SPX3) 각각은 제1 이미지 센싱 유닛(FSU1), 제2 이미지 센싱 유닛(FSU2), 및 제3 이미지 센싱 유닛(FSU3)을 포함할 수 있다.
제1 내지 제3 서브 픽셀(SPX1, SPX2, SPX3) 각각은 입력 신호에 응답하여 서로 다른 파장의 광을 방출할 수 있고, 예를 들어 적색(R), 녹색(G), 청색(B)의 광을 방출할 수 있다. 예시적인 실시예들에서, 제1 내지 제3 서브 픽셀(SPX1, SPX2, SPX3)은 화합물 반도체 물질층으로부터 서로 다른 파장의 광을 방출하는 화합물 반도체 발광 소자를 포함할 수 있다. 예를 들어, 상기 화합물 반도체 물질층은 III-V 족 반도체 물질을 포함할 수 있다.
제1 내지 제3 이미지 센싱 유닛(FSU1, FSU2, FSU3)은 제1 내지 제3 서브 픽셀(SPX1, SPX2, SPX3) 내에서 화합물 반도체 발광 소자의 지지를 위한 기판 내에 형성될 수 있고, 이에 따라 화합물 반도체 발광 소자와 이미지 센싱 유닛(FSU)이 일체화되어 제공될 수 있다. 예를 들어 픽셀(PX) 내에서 제1 내지 제3 서브 픽셀(SPX1, SPX2, SPX3)에 의해 방출된 빛이 지문의 융선과 골에 의해 반사될 수 있고, 이미지 센싱 유닛(FSU)이 상기 반사된 빛을 센싱하여 지문에 대한 이미지 신호를 생성할 수 있다.
도 3은 예시적인 실시예에 따른 하나의 픽셀(PXA)을 개략적으로 나타내는 평면도이다.
도 3을 참조하면, 복수의 픽셀들(PXA) 각각은 매트릭스 형태로 배열되는 제1 서브 픽셀(SPX1), 제2 서브 픽셀(SPX2), 제3 서브 픽셀(SPX3), 및 제4 서브 픽셀(SPX4)을 포함할 수 있다. 예를 들어, 제1 내지 제4 서브 픽셀(SPX1, SPX2, SPX3, SPX4)은 2 × 2의 매트릭스 형태로 배열될 수 있다.
제1 내지 제4 서브 픽셀(SPX1, SPX2, SPX3, SPX4) 중 적어도 하나는 이미지 센싱 유닛(FSU)을 포함할 수 있다. 예를 들어, 도 3에는 제1 서브 픽셀(SPX1)이 제1 이미지 센싱 유닛(FSU1)을 포함하고, 제1 서브 픽셀(SPX1)로부터 대각선 방향으로 배열되는 제4 서브 픽셀(SPX4)이 제2 이미지 센싱 유닛(FSU2)을 포함하며, 제2 및 제3 서브 픽셀(SPX2, SPX3)은 이미지 센싱 유닛(FSU)을 포함하지 않는 것이 예시적으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 4는 예시적인 실시예들에 따른 발광소자 패키지(100)의 주요 구성을 나타내는 평면도이다. 도 5는 도 4의 A1-A1' 선을 따른 단면도이고, 도 6은 도 4의 B1-B1' 선을 따른 단면도이며, 도 7은 도 4의 C1-C1' 선을 따른 단면도이다. 도 8은 도 6의 BX2 부분의 확대도이고, 도 9는 도 7의 CX2 부분의 확대도이다. 발광 소자 패키지(100)는 도 1 및 도 2를 참조로 설명한 디스플레이 장치(1) 중 하나의 픽셀(PX) 부분에 대응하는 디스플레이 패널(10)의 일부분일 수 있다.
도 4 내지 도 9를 참조하면, 제1 서브 픽셀(SPX1), 제2 서브 픽셀(SPX2), 및 제3 서브 픽셀(SPX3)이 X 방향을 따라 연속적으로 이격되어 배열될 수 있다. 제1 서브 픽셀(SPX1)은 제1 발광 구조물(LS1), 제1 스위칭 유닛(SW1) 및 제1 이미지 센싱 유닛(SU1)을 포함할 수 있고, 제2 서브 픽셀(SPX2)은 제2 발광 구조물(LS2), 제2 스위칭 유닛(SW2) 및 제2 이미지 센싱 유닛(SU2)을 포함할 수 있으며, 제3 서브 픽셀(SPX3)은 제3 발광 구조물(LS3), 제3 스위칭 유닛(SW3) 및 제3 이미지 센싱 유닛(SU3)을 포함할 수 있다.
제1 서브 픽셀(SPX1) 내에서, 제1 발광 구조물(LS1)과 제1 이미지 센싱 유닛(SU1)은 수평적으로 배치될 수 있다. 도 4에 도시된 바와 같이, 제1 발광 구조물(LS1)과 제1 이미지 센싱 유닛(SU1)은 수직 오버랩되지 않을 수 있다. 또한 제1 서브 픽셀(SPX1) 내에서, 제1 발광 구조물(LS1)과 제1 스위칭 유닛(SW1)은 수평적으로 배치될 수 있다.
도 4에 도시된 바와 같이, 제1 내지 제3 발광 구조물(LS1, LS2, LS3)의 제2 도전형 반도체층(122c)과 공통적으로 연결되는 제1 공통 패드(PA1)가 제1 내지 제3 발광 구조물(LS1, LS2, LS3)의 일단부들과 오버랩되도록 배치되고, 제1 내지 제3 발광 구조물(LS1, LS2, LS3)의 제1 도전형 반도체층(122a)과 공통적으로 연결되는 제2 공통 패드(PA2)가 제1 내지 제3 발광 구조물(LS1, LS2, LS3)의 타단부들과 오버랩되도록 배치될 수 있다. 제1 내지 제3 스위칭 유닛(SW1, SW2, SW3) 상에는 각각 제1 내지 제3 연결 패드(PB1, PB2, PB3)가 배치되고, 제1 내지 제3 이미지 센싱 유닛(SU1, SU2, SU3) 상에는 각각 제4 내지 제6 연결 패드(PC1, PC2, PC3)가 배치될 수 있다. 그러나, 제1 및 제2 공통 패드(PA1, PA2), 연결 패드(PB1, PB2, PB3, PC1, PC2, PC3)의 배열 및 형상이 이에 한정되는 것은 아니다. 예를 들어, 제1 및 제4 연결 패드(PB1, PC1)가 서로 연결되어 하나의 패드를 구성할 수도 있다.
기판(110)은 제1 내지 제3 발광 구조물(LS1, LS2, LS3)을 지지하기 위한 지지 기판으로 기능할 수 있고, 또한 제1 내지 제3 발광 구조물(LS1, LS2, LS3)을 분리하기 위한 격벽 구조물로 기능할 수 있다. 예를 들어 기판(110)은 서로 반대되는 제1 면(110F1)과 제2 면(110F2)을 구비하며, 복수의 제1 개구부(110H1)와 복수의 제2 개구부(110H2)(도 7 참조)를 구비할 수 있다. 복수의 제1 개구부(110H1) 각각은 평면적으로 제1 내지 제3 발광 구조물(LS1, LS2, LS3)과 오버랩되도록 배치될 수 있고, 복수의 제2 개구부(110H2) 각각은 평면적으로 제1 내지 제3 이미지 센싱 유닛(SU1, SU2, SU3)과 오버랩되도록 배치될 수 있다.
제1 내지 제3 발광 구조물(LS1, LS2, LS3)은 기판(110)의 제1 면(110F1) 상에 배치될 수 있다. 제1 내지 제3 발광 구조물(LS1, LS2, LS3) 각각은 복수의 제1 개구부(110H1)와 오버랩되도록 배치될 수 있고, 도 5에 도시된 것과 같이 제1 개구부(110H1)가 기판(110)의 제1 면(110F1)에 대하여 소정의 경사각을 가지며 기울어지는 측벽을 갖거나, 이와는 달리 수직한 측벽을 가질 수 있다.
도 5에 예시적으로 도시된 것과 같이, 기판(110)은 반도체 기판(112)과, 반도체 기판(112)의 상면 상에 배치되는 에피택셜 반도체층(114)을 포함할 수 있다.
반도체 기판(112)은 예를 들어 제1 불순물이 제1 농도로 도핑된 IV족 반도체 기판을 포함할 수 있다. 상기 IV족 반도체 기판은 실리콘 기판, 실리콘 게르마늄(SiGe) 기판, 게르마늄(Ge) 기판, 또는 실리콘 카바이드(SiC) 기판을 포함할 수 있다. 예를 들어, 반도체 기판(112)은 실리콘의 {111} 결정면을 따라 배향된 실리콘 기판일 수 있다.
에피택셜 반도체층(114)은 반도체 기판(112) 상에 에피택셜 공정에 의해 성장된 반도체층을 포함할 수 있고, 예를 들어 실리콘을 포함할 수 있다. 에피택셜 반도체층(114)은 예를 들어 상기 제1 농도보다 낮은 제2 농도로 도핑된 제2 불순물을 포함할 수 있다. 예시적인 실시예들에서, 반도체 기판(112)은 p형 불순물을 포함하고 에피택셜 반도체층(114)은 n형 불순물을 포함할 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
기판(110), 즉 반도체 기판(112) 및 에피택셜 반도체층(114)의 적층 구조는 제1 내지 제3 발광 구조물(LS1, LS2, LS3)의 형성을 위한 성장 기판 또는 템플릿 기판일 수 있다. 예를 들어, 기판(110) 중 에피택셜 반도체층(114)의 노출되는 표면이 기판(110)의 제1 면(110F1)에 대응될 수 있고, 반도체 기판(112)의 노출되는 표면이 기판(110)의 제2 면(110F2)에 대응될 수 있다. 기판(110)의 제1 면(110F1)(즉, 에피택셜 반도체층(114)의 상기 노출되는 표면) 상에 제1 내지 제3 발광 구조물(LS1, LS2, LS3)이 배치될 수 있다.
제1 내지 제3 발광 구조물(LS1, LS2, LS3) 각각은 발광 적층체(122)를 포함할 수 있고, 발광 적층체(122)는 기판(110)의 제1 면(110F1) 상에 순차적으로 배치되는 제1 도전형 반도체층(122a), 활성층(122b), 및 제2 도전형 반도체층(122c)을 포함할 수 있다. 발광 적층체(122)는 발광 적층체(122)의 일부분이 제거된 메사 에칭부(122E)를 포함할 수 있고, 메사 에칭부(122E)의 바닥부가 제1 도전형 반도체층(122a) 상면까지 연장될 수 있다.
제1 도전형 반도체층(122a)은 n형 InxAlyGa(1-x-y)N (0≤x<1, 0≤y<1, 0≤x+y<1)의 조성을 갖는 질화물 반도체일 수 있으며, 예를 들어 n형 불순물은 실리콘(Si)일 수 있다. 예를 들어, 제1 도전형 반도체층(122a)은 n형 불순물이 포함된 GaN을 포함할 수 있다.
예시적인 실시예들에서, 제1 도전형 반도체층(122a)은 제1 도전형 반도체 콘택층과 전류 확산층을 포함할 수 있다. 상기 제1 도전형 반도체 콘택층의 불순물 농도는 2×1018 ㎝-3 내지 9×1019 ㎝-3 범위일 수 있다. 상기 제1 도전형 반도체 콘택층의 두께는 1 ㎛ 내지 5 ㎛일 수 있다. 상기 전류 확산층은 서로 다른 조성을 갖거나, 서로 다른 불순물 함량을 갖는 복수의 InxAlyGa(1-x-y)N (0≤x, y≤1, 0≤x+y≤1)층이 교대로 적층되는 구조일 수 있다. 예를 들어, 상기 전류 확산층은 각각이 1 nm 내지 500 nm의 두께를 갖는 n형 GaN층 및/또는 AlxInyGazN 층(0≤x,y,z≤1, x+y+z≠0)이 교대로 적층되는 n형 초격자 구조를 가질 수 있다. 상기 전류 확산층의 불순물 농도는 2 ×1018 ㎝-3 내지 9×1019 ㎝- 3 일 수 있다.
활성층(122b)은 제1 도전형 반도체층(122a) 및 제2 도전형 반도체층(122c) 사이에 배치되고, 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 배출할 수 있다. 활성층(122b)은 양자 우물층과 양자 장벽층이 서로 교대로 적층된 다중 양자 우물(MQW) 구조일 수 있다. 예를 들어, 상기 양자 우물층과 양자 장벽층은 서로 다른 조성을 갖는 InxAlyGa(1-x-y)N (0≤x, y≤1, 0≤x+y≤1)을 포함할 수 있다. 예를 들어, 상기 양자 우물층은 InxGa1 - xN (0≤x≤1)을 포함하고, 상기 양자 장벽층은 GaN 또는 AlGaN일 수 있다. 양자 우물층과 양자 장벽층의 두께는 각각 1 nm ~ 50 nm 범위일 수 있다. 활성층(122b)은 다중 양자 우물 구조에 한정되지 않고, 단일 양자 우물 구조일 수 있다.
제2 도전형 반도체층(122c)은 p형 InxAlyGa(1-x-y)N (0≤x<1, 0≤y<1, 0≤x+y<1)의 조성을 갖는 질화물 반도체층일 수 있으며, 예를 들어 p형 불순물은 마그네슘(Mg)일 수 있다.
예시적인 실시예들에서, 제2 도전형 반도체층(122c)은 전자 차단층, 저농도 p형 GaN층과 콘택층으로 제공되는 고농도 p형 GaN층을 포함할 수 있다. 예를 들어, 상기 전자 차단층은 각각이 5 nm 내지 100 nm의 두께를 갖는 서로 다른 조성을 갖거나, 서로 다른 불순물 함량을 갖는 복수의 InxAlyGa(1-x-y)N (0≤x, y≤1, 0≤x+y≤1)층이 교대로 적층되는 구조이거나, AlyGa(1-y)N (0<y≤1)으로 구성된 단일층일 수 있다. 상기 전자 차단층의 에너지 밴드갭은 활성층(122b)으로부터 멀어질수록 감소할 수 있다. 예를 들어, 상기 전자 차단층의 Al 조성은 활성층(122b)으로부터 멀어질수록 감소할 수 있다.
절연층(124)은 발광 적층체(122)의 상면 및 측벽 상에 배치될 수 있고, 절연층(124)은 메사 에칭부(122E)의 내벽 상에도 콘포말하게 배치될 수 있다. 절연층(124)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 도 5 내지 도 9에서 절연층(124)은 단일 물질층으로 도시되었지만, 이와는 달리 절연층(124)은 복수의 절연층들의 적층 구조로 형성될 수도 있다.
제2 도전형 반도체층(122c)의 상면 상에는 제1 전극(127)이 배치되고, 제1 도전형 반도체층(122a)의 상면 상에는 제2 전극(128)이 배치될 수 있다. 제1 전극(127) 및 제2 전극(128)은 Ag, Al, Ni, Cr, Cu, Au, Pd, Pt, Sn, W, Rh, Ir, Ru, Mg, Zn 및 이들의 조합을 포함할 수 있다. 제1 전극(127) 및 제2 전극(128)은 반사도가 높은 금속 물질을 포함할 수 있다. 예를 들어, 제1 전극(127)과 제2 전극(128)은 절연층(124)의 일부분을 식각하여 제1 및 제2 도전형 반도체층(122a, 122c)의 표면을 노출한 후, 상기 노출된 표면 상에 도전성 물질을 증착함에 의해 형성될 수 있다. 선택적으로, 제1 전극(127) 및 제2 도전형 반도체층(122c) 사이와 제2 전극(128) 및 제1 도전형 반도체층(122a) 사이에 오믹 전극(도시 생략)이 더 형성될 수도 있다.
제1 전극(127) 상에는 연결 전극(132)이 배치될 수 있고, 절연층(124), 제1 전극(127), 및 연결 전극(132) 상에 몰딩 부재(134)가 배치될 수 있다. 몰딩 부재(134)는 인접한 발광 적층체(122) 사이의 공간(예를 들어, 제1 내지 제3 발광 구조물(LS1, LS2, LS3) 각각 사이의 공간)과 메사 에칭부(122E)를 채울 수 있다. 몰딩 부재(134)는 실리콘 수지, 에폭시 수지, 또는 아크릴 수지를 포함할 수 있다. 연결 비아(136)는 메사 에칭부(122E) 내에서 몰딩 부재(134)를 관통하여 제2 전극(128)과 연결되도록 배치될 수 있다.
몰딩 부재(134) 상에는 다층 절연 구조(162)가 배치될 수 있다. 다층 절연 구조(162)는 몰딩 부재(134) 상에 순차적으로 배치되는 제1 절연층(162a)과 제2 절연층(162b)을 포함할 수 있다. 제1 절연층(162a)과 제2 절연층(162b) 사이에 배선층(164)이 형성될 수 있고, 다층 절연 구조(162)의 적어도 일부분을 관통하도록 도전 비아(166a, 166b, 166c, 166d)가 배치될 수 있다. 다층 절연 구조(162) 상에는 대응되는 도전 비아(166a, 166b, 166c, 166d)와 전기적으로 연결되는 제1 및 제2 공통 패드(PA1, PA2)와 연결 패드(PB1, PB2, PB3, PC1, PC2, PC3)가 배치될 수 있다. 다층 절연 구조(162)는 인쇄 회로 기판과 같은 방식으로 별도로 형성되어 몰딩 부재(134)에 부착될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
복수의 제1 개구부(110H1) 내에는 제1 내지 제3 파장 변환층(181, 182, 183)이 배치될 수 있다. 제1 내지 제3 파장 변환층(181, 182, 183)은 각각 제1 내지 제3 발광 구조물(LS1, LS2, LS3)을 커버할 수 있고, 제1 내지 제3 발광 구조물(LS1, LS2, LS3)로부터 방출되는 빛을 원하는 색으로 변환시킬 수 있는 서로 다른 종류의 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 파장 변환층(181, 182, 183)은 제1 내지 제3 발광 구조물(LS1, LS2, LS3)로부터 방출되는 빛을 각각 적색(R), 녹색(G), 및 청색(B) 광으로 변환시킬 수 있는 형광체를 포함할 수 있다.
제1 내지 제3 파장 변환층(181, 182, 183)은 형광체가 분산된 수지 또는 형광체를 함유하는 필름을 포함할 수 있다. 예를 들어, 제1 내지 제3 파장 변환층(181, 182, 183)은 형광체 입자들이 소정의 농도로 균일하게 분산된 형광체 필름을 포함할 수 있다. 형광체 입자의 밀도 향상 및 색 균일도 개선을 위하여 제1 내지 제3 파장 변환층(181, 182, 183)은 서로 다른 사이즈 분포를 갖는 2종 이상의 형광체 입자들을 포함할 수 있다.
형광체 입자들은 다음과 같은 조성식 및 컬러(color)를 가질 수 있다.
산화물계: 황색 및 녹색 Y3Al5O12:Ce, Tb3Al5O12:Ce, Lu3Al5O12:Ce
실리케이트계: 황색 및 녹색 (Ba,Sr)2SiO4:Eu, 황색 및 등색 (Ba,Sr)3SiO5:Ce
질화물계: 녹색 β-SiAlON:Eu, 황색 La3Si6N11:Ce, 등색 α-SiAlON:Eu, 적색 CaAlSiN3:Eu, Sr2Si5N8:Eu, SrSiAl4N7:Eu, SrLiAl3N4:Eu, Ln4 - x(EuzM1-z)xSi12 - yAlyO3 +x+ yN18 -x-y (0.5≤x≤3, 0<z<0.3, 0<y≤4) - 식 (1)
단, 식 (1) 중, Ln은 IIIa 족 원소 및 희토류 원소로 이루어지는 군에서 선택되는 적어도 한 종의 원소이고, M은 Ca, Ba, Sr 및 Mg로 이루어지는 군에서 선택되는 적어도 한 종의 원소일 수 있다.
플루오라이트(fluoride)계: KSF계 적색 K2SiF6:Mn4 +, K2TiF6:Mn4 +, NaYF4:Mn4 +, NaGdF4:Mn4 +, K3SiF7:Mn4 +
형광체 조성은 기본적으로 화학양론(stoichiometry)에 부합하여야 하며, 각 원소들은 주기율표상 각 족들 내 다른 원소로 치환이 가능하다. 예를 들어 Sr은 알카리토류(II)족의 Ba, Ca, Mg 등으로, Y는 란탄계열의 Tb, Lu, Sc, Gd 등으로 치환이 가능하다. 또한, 활성제인 Eu 등은 원하는 에너지 준위에 따라 Ce, Tb, Pr, Er, Yb 등으로 치환이 가능하며, 활성제 단독 또는 특성 변형을 위해 부활성제 등이 추가로 적용될 수 있다.
특히, 플루오라이트계 적색 형광체는 고온/고습에서의 신뢰성 향상을 위하여 각각 Mn을 함유하지 않는 불화물로 코팅되거나 형광체 표면 또는 Mn을 함유하지 않는 불화물 코팅 표면에 유기물 코팅을 더 포함할 수 있다. 상기와 같은 플루오라이트계 적색 형광체의 경우 기타 형광체와 달리 40nm 이하의 협반치폭을 구현할 수 있기 때문에, UHD TV와 같은 고해상도 TV에 활용될 수 있다.
도 25는 예시적인 실시예들에 따른 발광 소자 패키지에 이용될 수 있는 파장 변환 물질로써 양자점(quantum dot, QD)의 단면 구조를 나타내는 개략도이다.
도 25를 참조하면, 양자점(QD)은 III-V 또는 II-VI 화합물 반도체를 이용하여 코어(Core)-쉘(Shell)구조를 가질 수 있다. 예를 들면, CdSe, InP 등과 같은 코어(core)와 ZnS, ZnSe과 같은 쉘(shell)을 가질 수 있다. 또한, 상기 양자점은 코어 및 쉘의 안정화를 위한 리간드(ligand) 를 포함할 수 있다. 예를 들어, 상기 코어 직경은 1 ~ 30nm, 나아가 3 ~ 10nm일 수 있다, 상기 쉘 두께는 0.1 ~ 20nm, 나아가 0.5 ~ 2nm일 수 있다.
상기 양자점은 사이즈에 따라 다양한 컬러를 구현할 수 있으며, 특히 형광체 대체 물질로 사용되는 경우에는 적색 또는 녹색 형광체로 사용될 수 있다. 양자점을 이용하는 경우, 협반치폭(예, 약 35nm)을 구현할 수 있다.
다시 도 4 내지 도 9를 참조하면, 파장 변환층(181, 182, 183) 및 기판(110)의 제2 면(110F2) 상에 봉지층(186)이 배치될 수 있다.
도 6 및 도 8에 예시적으로 도시된 것과 같이, 제1 내지 제3 발광 구조물(LS1, LS2, LS3) 각각의 일 측에 배치되는 기판(110) 내부에는 제1 내지 제3 스위칭 유닛(SW1, SW2, SW3)을 위한 활성 영역(AC)이 정의될 수 있다. 제1 내지 제3 스위칭 유닛(SW1, SW2, SW3)은 각각 제1 내지 제3 발광 구조물(LS1, LS2, LS3)을 구동하기 위한 구동 트랜지스터를 포함할 수 있다.
활성 영역(AC)은 기판(110)의 제1 면(110F1)에 인접한 기판(110) 내부에 형성되고 p형 불순물이 도핑된 p 웰(142)을 포함할 수 있다. 도시되지는 않았지만, 활성 영역(AC)은 p 웰(142)을 둘러싸고 n형 불순물이 도핑된 n 포켓(도시 생략)을 더 포함할 수 있다.
활성 영역(AC) 상에는 게이트 절연층(144I) 및 게이트 전극(144G)이 순차적으로 배치될 수 있다. 게이트 전극(144G) 양측의 기판(110)의 제1 면(110F1) 상에 소스 전극(144S) 및 드레인 전극(144D)이 배치될 수 있다. 소스 전극(144S) 및 드레인 전극(144D) 아래의 활성 영역(AC) 내에는 소스/드레인 영역(143a, 143b)이 형성될 수 있다. 게이트 전극(144G) 및 드레인 전극(144D) 상에는 연결 비아(146a, 146b)가 형성될 수 있고, 연결 비아(146a, 146b)는 대응되는 도전 비아(166c, 166d)와 전기적으로 연결될 수 있다.
제1 내지 제3 스위칭 유닛(SW1, SW2, SW3)을 위한 활성 영역(AC)이 기판(110) 내부에 형성됨에 따라, 제1 내지 제3 발광 구조물(LS1, LS2, LS3)을 구동하기 위한 구동 트랜지스터를 포함하는 별도의 기판(예를 들어, 별도의 박막 트랜지스터(TFT) 기판)이 생략될 수 있고, 발광 소자 패키지(100)를 포함하는 디스플레이 패널(10)은 얇은 두께로 형성될 수 있다.
도 7 및 도 9에 예시적으로 도시된 바와 같이, 제1 내지 제3 발광 구조물(LS1, LS2, LS3) 각각의 일 측에 배치되는 기판(110) 내부에는 제1 내지 제3 이미지 센싱 유닛(SU1, SU2, SU3)을 위한 소자 영역(도시 생략)이 정의될 수 있다. 이미지 센싱 유닛(SU1, SU2, SU3)은 각각 제1 내지 제3 발광 구조물(LS1, LS2, LS3)으로부터 방출되고 디스플레이 패널 상의 객체, 예를 들어 지문에 의해 반사된 빛을 센싱하기 위한 이미지 센서를 포함할 수 있다.
기판(110) 내부에는 광전 변환 영역(PD)과 웰 영역(PW)이 배치될 수 있다. 광전 변환 영역(PD) 및 웰 영역(PW)은 복수의 제2 개구부(110H2)와 수직 오버랩되는 영역에 위치할 수 있다. 기판(110)의 제1 면(110F1)으로부터 기판(110) 내부로 소정의 깊이를 갖는 소자 분리막(STI)이 배치될 수 있고, 소자 분리막(STI)에 의해 불순물 영역(152) 및 플로팅 확산 영역(floating diffusion region, FD)이 정의될 수 있다. 불순물 영역(152)과 플로팅 확산 영역(FD) 사이에는 전송 트랜지스터 게이트(154G)가 배치될 수 있고, 전송 트랜지스터 게이트(154G)와 기판(110) 사이에는 전송 트랜지스터 게이트 절연막(154I)이 개재될 수 있다. 전송 트랜지스터 게이트(154G)는 기판(110)에 형성되는 리세스를 채우는 리세스 타입의 게이트 구조를 가질 수 있다.
전송 트랜지스터 게이트(154G)와 불순물 영역(152) 상에는 연결 비아(156a, 156b)가 형성될 수 있고, 연결 비아(156a, 156b)는 대응되는 도전 비아(166c, 166d)와 전기적으로 연결될 수 있다.
아래에서는 도 10을 참조로, 이미지 센싱 유닛(SU)의 구동 방법에 대하여 개략적으로 설명하도록 한다.
도 10은 예시적인 실시예들에 따른 이미지 센싱 유닛(SU)을 나타내는 블록 회로도이다.
도 10을 참조하면, 이미지 센싱 유닛(SU)은 광을 인가받아 광전 변환에 의해 광전하를 생성하고, 생성된 전하를 축적하기 위한 광전 변환 영역(PD), 광전 변환 영역(PD)에서 생성된 전하를 플로팅 확산 영역(FD)에 전송하는 전송 트랜지스터(Tx), 플로팅 확산 영역(FD)에 저장되어 있는 전하를 주기적으로 리셋시키는 리셋 트랜지스터(Rx), 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하며 플로팅 확산 영역(FD)에 충전된 전하에 따른 신호를 버퍼링하는 드라이브 트랜지스터(Dx), 및 픽셀(PX)(도 2 참조)을 선택하기 위한 스위칭 및 어드레싱 역할을 하는 선택 트랜지스터(Sx)를 포함한다.
광전 변환 영역(PD)은 N 형 불순물 영역과 P 형 불순물 영역을 포함하는 포토다이오드일 수 있다. 플로팅 확산 영역(FD)은 리셋 트랜지스터(Rx)의 소스일 수 있고, 플로팅 확산 영역(FD)은 드라이브 트랜지스터(Dx)의 게이트와 연결될 수 있다. 도 10에서 리셋 트랜지스터(Rx)의 게이트에 리셋 신호(RS)가 인가되며, 전송 트랜지스터(Tx)의 게이트에 전송 신호(TG)가 인가되며, 선택 트랜지스터(Sx)의 게이트에 선택 신호(SEL)가 인가된다. 리셋 트랜지스터(Rx), 드라이브 트랜지스터(Dx) 및 선택 트랜지스터(Sx)는 이웃하는 화소들에 의해 공유될 수 있다.
빛이 차단된 상태에서, 리셋 트랜지스터(Rx)의 드레인과 드라이브 트랜지스터(Dx)의 드레인에 전원 전압을 인가하고, 리셋 트랜지스터(Rx)를 턴온시켜 플로팅 확산 영역(FD)에 잔류하는 전하들을 방출시킬 수 있다. 이후 리셋 트랜지스터(Rx)를 오프시키고 빛을 광전 변환 영역(PD)에 입사시킬 때 입사된 빛에 의해 광전 변환 영역(PD) 내에서 전자 정공 쌍(electron hole pair)이 생성될 수 있다. 정공은 상기 P 형 불순물 영역으로, 전자는 상기 N 형 불순물 영역으로 이동하여 축적될 수 있다. 전송 트랜지스터(Tx)를 턴온시켜 전자를 플로팅 확산 영역(FD)으로 전달 및/또는 축적시킬 수 있다. 한편, 축적된 전하량에 따라 드라이브 트랜지스터(Dx)의 게이트 바이어스가 변화하여 드라이브 트랜지스터(Dx)의 소스 전위가 변화될 수 있고, 이 때 선택 트랜지스터(Sx)를 턴온시켜 전하에 의한 신호(OUT)를 읽을 수 있다.
다시 도 7 및 도 9를 참조하면, 제1 내지 제3 이미지 센싱 유닛(SU1, SU2, SU3)은 복수의 제2 개구부(110H2)와 오버랩되는 위치에 배치될 수 있고, 복수의 제2 개구부(110H2) 내에는 광 가이드 절연층(158)이 배치될 수 있다. 광 가이드 절연층(158)은 파장 변환층(181, 182, 183) 및 기판(110)의 제2 면(110F2)과 동일 평면에 배치되는 상면을 가질 수 있다.
여기서, 복수의 제2 개구부(110H2)와 복수의 제2 개구부(110H2)를 채우는 광 가이드 절연층(158)은 함께 광 가이드부(158G)로 지칭될 수 있다. 광 가이드부(158G)는 복수의 제2 개구부(110H2) 내부로 입사하는 광이 광전 변환 영역(PD)까지 광량의 손실 없이 도달할 수 있도록 광경로를 제공할 수 있다. 기판(110) 내에 복수의 제2 개구부(110H2)에 의해 광 가이드부(158G)가 제공될 수 있고, 이에 따라 기판(110) 상에 집광을 위한 별도의 렌즈가 형성되지 않더라도 예를 들어 지문 인식을 위하여 충분한 광량의 빛이 제1 내지 제3 이미지 센싱 유닛(SU1, SU2, SU3)에 전달될 수 있다.
최근 스마트폰 또는 웨어러블 장치와 같은 이동식 전자 기기의 경량화 또는 디스플레이 면적 확대를 위하여 광학식 지문 센싱 방식이 개발되고 있다. 광학식 지문 센싱 방식을 위하여 이미지 센서가 형성된 지문 센서 기판이, 도광로가 형성되는 중간 기판과 함께 유기 발광 소자(OLED) 패널 등과 같은 디스플레이 패널 하부에 부착되는 방식이 사용된다. 이러한 경우에 지문 센서 기판과 중간 기판의 두께가 상대적으로 커서 디스플레이 장치의 두께가 증가될 수 있다.
반면 전술한 예시적인 실시예들에 따른 발광 소자 패키지(100)에서는, 제1 내지 제3 이미지 센싱 유닛(SU1, SU2, SU3)이 제1 내지 제3 서브 픽셀(SPX1, SPX2, SPX3) 내부에 각각 형성됨에 따라, 발광 구조물(LS1, LS2, LS3)과 동일한 개수로 이미지 센싱 유닛(SU1, SU2, SU3)이 형성될 수 있고, 고해상도의 지문 인식 센서가 구현될 수 있다. 또한, 픽셀 내에서 발광 구조물(LS1, LS2, LS3)과 이미지 센싱 유닛(SU1, SU2, SU3)이 수평적으로(horizontally) 배치되어, 픽셀 내에서 상대적으로 넓은 면적에 이미지 센싱 유닛(SU1, SU2, SU3)이 형성될 수 있으므로, 지문 인식 성능이 향상될 수 있다.
또한 발광 구조물(LS1, LS2, LS3)의 지지 기판 및 격벽 구조물로서 작용하는 기판(110) 내부에 제1 내지 제3 이미지 센싱 유닛(SU1, SU2, SU3)이 배치되고, 기판(110) 내부에 형성된 제2 개구부(110H2)에 의해 제1 내지 제3 이미지 센싱 유닛(SU1, SU2, SU3)을 위한 광 가이드부(158G)가 제공될 수 있으므로, 발광 소자 패키지(100)를 채용하는 디스플레이 패널의 두께가 얇아질 수 있다.
도 11 및 도 12는 예시적인 실시예들에 따른 발광 소자 패키지(100A)를 나타내는 단면도들이다. 도 11 및 도 12는 각각 도 6의 BX2 부분의 확대도에 대응하는 단면과, 도 7의 CX2 부분의 확대도에 대응하는 단면을 나타낸다. 도 11 및 도 12에서, 도 1 내지 도 10에서와 동일한 참조번호는 동일한 구성요소를 의미한다.
도 11을 참조하면, 발광 적층체(122)를 둘러싸는 기판(110)의 제1 면(110F1)에 리세스 영역(114R)이 형성될 수 있다. 스위칭 유닛(SW1)과 이미지 센싱 유닛(SU1)에 대응되는 기판(110)의 에지 부분에 리세스 영역(114R)이 배치될 수 있다. 리세스 영역(114R)은 발광 적층체(122)를 식각하기 위한 공정에서 성장 기판으로 작용하는 에피택셜 반도체층(114)의 상면 일부분이 과식각되어 제거됨에 의해 형성될 수 있다.
도 11 및 도 12에서는 리세스 영역(114R) 내에 절연층(124)이 콘포말하게 배치되는 것이 예시적으로 도시되었으나, 이와는 달리 절연층(124)이 리세스 영역(114R)의 측벽 상에만 형성될 수도 있다.
도 13은 예시적인 실시예들에 따른 발광 소자 패키지(100B)를 나타내는 단면도이다. 도 13은 도 7의 CX2 부분의 확대도에 대응하는 단면을 나타낸다. 도 13에서, 도 1 내지 도 12에서와 동일한 참조번호는 동일한 구성요소를 의미한다.
도 13을 참조하면, 이미지 센싱 유닛(SU1)은 평면형 전송 트랜지스터 게이트(154GB)를 가질 수 있다. 기판(110)의 제1 면(110F1) 상에 형성되는 게이트 절연층(154IB) 상에 전송 트랜지스터 게이트(154GB)가 배치되고, 전송 트랜지스터 게이트(154GB)의 양 측벽 상에 게이트 스페이서(154GS)가 배치되며, 전송 트랜지스터 게이트(154GB)의 상면 상에 캡핑층(154GM)이 더 배치될 수 있다.
일 예시에서, 게이트 절연층(154IB)은 절연층(124)과 동일한 공정에서 형성되거나 동일한 물질을 포함할 수 있다. 이와는 달리, 게이트 절연층(154IB)은 이 절연층(124)이 제거된 기판(110)의 제1 면(110F1) 상에 절연 물질을 사용하여 증착함으로써 형성될 수도 있다.
도 14는 예시적인 실시예들에 따른 발광 소자 패키지(100C)를 나타내는 단면도이다. 도 14는 도 4의 C1-C1' 선을 따른 단면에 대응되는 단면을 나타낸다. 도 14에서, 도 1 내지 도 13에서와 동일한 참조번호는 동일한 구성요소를 의미한다.
도 14를 참조하면, 복수의 제1 개구부(110H1)의 내벽 상에 반사층(187)이 배치될 수 있다. 반사층(187)은 발광 적층체(122)에서 방출되는 광을 반사시키는 역할을 수행하여 광 추출 효율을 향상시킬 수 있다.
예시적인 실시예들에서, 반사층(187)은 Ag, Al, Ni, Cr, Au, Pt, Pd, Sn, W, Rh, Ir, Ru, Mg, Zn, 및 이들의 조합을 포함하는 금속층일 수 있다. 다른 실시예들에서, 반사층(187)은 티타늄 산화물 또는 알루미늄 산화물 등의 금속 산화물이 함유된 PPA(polyphthalamide)와 같은 수지층일 수 있다. 다른 실시예들에서, 반사층(187)은 분산 브래그 반사층(distributed Bragg reflector layer)일 수 있다. 예를 들어, 상기 분산 브래그 반사층은 굴절율이 다른 복수의 절연막이 수 내지 수백 회 반복하여 적층된 구조를 가질 수 있다. 상기 분산 브래그 반사층 내에 포함되는 상기 절연막은 각각 SiO2, SiN, SiOxNy, TiO2, Si3N4, Al2O3, TiN, AlN, ZrO2, TiAlN, TiSiN 등의 산화물 또는 질화물 및 그 조합을 포함할 수 있다.
선택적으로, 광 가이드부(158GC)는 복수의 제2 개구부(110H2)의 내벽 상에 배치되는 반사층(159)을 더 포함할 수 있다. 반사층(159)은 반사층(187)과 유사한 물질로 형성될 수 있다.
도 15는 예시적인 실시예들에 따른 발광 소자 패키지(100D)를 나타내는 단면도이다. 도 15는 도 7의 CX2 부분의 확대도에 대응하는 단면을 나타낸다. 도 15에서, 도 1 내지 도 14에서와 동일한 참조번호는 동일한 구성요소를 의미한다.
도 15를 참조하면, 이미지 센싱 유닛(SU1)은 소자 분리 구조물(DTI)을 더 포함할 수 있다. 소자 분리 구조물(DTI)은 기판(110)의 제1 면(110F1)으로부터 이미지 센싱 유닛(SU1)의 기판(110) 내부로 연장되는 리세스(도시 생략) 내부를 채울 수 있다. 예시적인 실시예들에서, 소자 분리 구조물(DTI)은 상기 리세스 내부를 채우는 절연층을 포함할 수 있다. 다른 실시예들에서, 소자 분리 구조물(DTI)은 상기 리세스 내부를 채우는 도전층을 포함하며, 상기 도전층에 예를 들어 바이어스가 가해질 수도 있다.
도 16 및 도 17은 예시적인 실시예들에 따른 발광 소자 패키지(100E)를 나타내는 단면도들이다. 도 16 및 도 17은 각각 도 4의 B1-B1' 선 및 C1-C1' 선을 따른 단면들에 대응되는 단면들을 나타낸다. 도 16 및 도 17에서, 도 1 내지 도 15에서와 동일한 참조번호는 동일한 구성요소를 의미한다.
도 16 및 도 17을 참조하면, 기판(110)은 반도체 기판(112)만을 포함할 수 있고, 도 4 내지 도 9를 참조로 설명한 에피택셜 반도체층(114)이 생략될 수 있다. 예를 들어, 반도체 기판(112)이 발광 적층체(122)의 성장을 위한 성장 기판으로 작용할 수 있고, 반도체 기판(112)의 일부 영역에 스위칭 유닛(SW1, SW2, SW3)을 위한 활성 영역(AC)이 형성될 수 있으며, 반도체 기판(112)의 일부 영역에 이미지 센싱 유닛(SU1, SU2, SU3)을 위한 소자 영역(도시 생략)이 형성될 수 있다.
도 18a 내지 도 24c는 예시적인 실시예들에 따른 발광 소자 패키지(100)의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다. 도 18a, 19a, 20a, 21a, 22a, 23a, 및 24a는 도 4의 A1-A1' 선을 따라 자른 단면에 대응하는 단면도들이고, 도 18b, 19b, 20b, 21b, 22b, 23b, 및 24b는 도 4의 B1-B1' 선을 따라 자른 단면에 대응하는 단면도들이며, 도 18c, 19c, 20c, 21c, 22c, 23c, 및 24c는 도 4의 C1-C1' 선을 따라 자른 단면에 대응하는 단면도들이다.
도 18a 내지 도 18c를 참조하면, 반도체 기판(112) 상에 에피택셜 성장 공정을 수행하여 에피택셜 반도체층(114)을 형성할 수 있다.
예시적인 실시예들에서, 반도체 기판(112)은 실리콘(Si) 기판일 수 있고, 제1 불순물이 고농도로 도핑된 실리콘 {111} 결정면을 갖는 기판일 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니며 반도체 기판(112)은 실리콘 게르마늄(SiGe) 기판, 게르마늄(Ge) 기판, 또는 실리콘 카바이드(SiC) 기판을 포함할 수도 있다.
예시적인 실시예들에서, 상기 에피택셜 성장 공정에서 에피택셜 반도체층(114) 내에 제2 불순물이 인시츄 도핑될 수 있다. 다른 실시예들에서, 에피택셜 반도체층(114)을 형성한 이후에, 상기 에피택셜 반도체층(114) 내로 제2 불순물이 이온 주입될 수도 있다.
이하에서는 반도체 기판(112)과 에피택셜 반도체층(114)을 함께 기판(110)으로 지칭한다. 기판(110)의 제1 면(110F1)에 에피택셜 반도체층(114)의 표면이 노출된다.
이후, 기판(110)의 제1 면(110F1) 상에 발광 적층체(122)를 형성할 수 있다.
발광 적층체(122)는 기판(110)의 제1 면(110F1) 상에 순차적으로 형성되는 제1 도전형 반도체층(122a), 활성층(122b), 및 제2 도전형 반도체층(122c)을 포함할 수 있다.
도 19a 내지 도 19c를 참조하면, 발광 적층체(122) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 발광 적층체(122)의 일부분을 제거하여 메사 에칭부(122E)를 형성할 수 있다. 메사 에칭부(122E)는 제1 도전형 반도체층(122a)의 상면을 노출할 수 있다.
도시되지는 않았지만, 메사 에칭부(122E)에 의해 노출되는 제1 도전형 반도체층(122a)의 상면 상에, 및/또는 제2 도전형 반도체층(122c)의 상면 상에 도전성 오믹 물질을 사용하여 오믹 전극(도시 생략)을 형성할 수도 있다.
이후, 발광 적층체(122)를 복수의 발광 영역으로 분리하기 위한 아이솔레이션 공정이 수행될 수 있다. 예를 들어, 발광 적층체(122)의 일부분을 기판(110)의 제1 면(110F1)이 노출될 때까지 식각 공정 또는 블레이드 공정에 의해 제거하여 분리 영역(122IS)을 형성할 수 있다. 이에 따라 발광 적층체(122)는 기판(110) 상에서 분리 영역(122IS)에 의해 서로 이격되는 복수의 발광 영역으로 분리될 수 있다.
한편, 상기 아이솔레이션 공정에서 발광 적층체(122) 주위의 기판(110) 부분이 과식각될 수 있고, 발광 적층체(122) 둘레의 기판(110)에 리세스 영역(114R)이 형성될 수 있다. 이러한 경우에, 도 11 및 도 12를 참조로 설명한 발광 소자 패키지(100A)가 형성될 수 있다.
이후, 발광 적층체(122) 및 분리 영역(122IS)에 의해 노출되는 기판(110)의 제1 면(110F1)을 덮는 절연층(124)을 형성할 수 있다.
도 20a 내지 도 20c를 참조하면, 분리 영역(122IS)에 의해 노출된 기판(110)의 일부분에 기판(110)의 제1 면(110F1)으로부터의 이온 주입 공정에 의해 스위칭 유닛(SW)의 활성 영역(AC)을 형성할 수 있다.
예시적인 실시예들에서, 활성 영역(AC)을 형성하기 위하여, 절연층(124) 상에 제1 마스크 패턴(도시 생략)을 형성하고, 상기 제1 마스크 패턴을 이온 주입 마스크로 사용하여 분리 영역(122IS)의 기판(110) 내부에 불순물 이온을 주입함으로써 p 웰(142)을 형성할 수 있다. 이후, 상기 제1 마스크 패턴을 제거할 수 있다. 이후, 절연층(124) 상에 제2 마스크 패턴(도시 생략)을 형성하고, 상기 제2 마스크 패턴을 이온 주입 마스크로 사용하여 분리 영역(122IS)의 기판(110) 내부에 불순물 이온을 주입함으로써 소스/드레인 영역(143a, 143b)을 형성할 수 있다. 이후 상기 제2 마스크 패턴을 제거할 수 있다.
분리 영역(122IS)에 의해 노출된 기판(110)의 다른 일부분에 기판(110)의 제1 면(110F1)으로부터의 이온 주입 공정에 의해 이미지 센싱 유닛(SU)의 소자 영역을 형성할 수 있다.
예시적인 실시예들에서, 상기 소자 영역을 형성하기 위하여, 절연층(124) 상에 제3 마스크 패턴(도시 생략)을 형성하고, 상기 제3 마스크 패턴을 이온 주입 마스크로 사용하여 분리 영역(122IS)의 기판(110) 내부에 불순물 이온을 주입함으로써 광전 변환영역(PD)과 웰 영역(PW)이 형성될 수 있다. 예를 들어, 광전 변환 영역(PD)은 N 형 불순물을 도핑하여 형성될 수 있고 웰 영역(PW)은 P 형 불순물을 도핑하여 형성될 수 있다. 광전 변환 영역(PD) 및 웰 영역(PW) 중 적어도 하나는 서로 다른 농도로 불순물이 도핑된 복수의 불순물 영역들을 포함하는 구조를 가질 수도 있다.
광전 변환 영역(PD) 및 웰 영역(PW)은 에피택셜 반도체층(114) 내부에 형성될 수 있다. 에피택셜 반도체층(114)이 반도체 기판(112)보다 더 작은 p형 불순물 농도를 가짐에 따라, 광전 변환 영역(PD) 및 웰 영역(PW)을 형성하기 위하여 더욱 적합한 소자 영역으로 작용할 수 있다.
이후, 기판(110)의 제1 면(110F1) 상에 제4 마스크 패턴(도시 생략)이 형성될 수 있고, 상기 제4 마스크 패턴을 식각 마스크로 이용하여 제1 면(110F1)으로부터 기판(110)을 식각하여 소자 분리 트렌치(도시 생략)를 형성할 수 있다. 이후, 기판(110)의 제1 면(110F1) 상에 절연 물질을 사용하여 상기 소자 분리 트렌치를 채우는 소자 분리막(STI)을 형성할 수 있다.
기판(110)의 제1 면(110F1) 상에 전송 트랜지스터 게이트(154G)를 형성하고, 이온 주입 공정에 의해 플로팅 확산 영역(FD)과 불순물 영역(152)을 형성할 수 있다.
이후, 발광 적층체(122) 상에 배치되는 절연층(124)의 일부분을 제거하고, 도전 물질을 사용하여 제1 도전형 반도체층(122a) 및 제2 도전형 반도체층(122c) 상에 각각 제1 전극(127) 및 제2 전극(128)을 형성할 수 있다. 또한 활성 영역(AC) 상에 배치되는 절연층(124)의 일부분을 제거하고 도전 물질을 사용하여 소스/드레인 영역(143a, 143b) 상에 소스 전극(144S) 및 드레인 전극(144D)을 형성할 수 있다. 예시적인 실시예들에서, 제1 전극(127), 제2 전극(128), 소스 전극(144S) 및 드레인 전극(144D)은 동일한 공정에서, 및/또는 동일한 물질을 사용하여 형성될 수 있다. 제1 전극(127)과 소스 전극(144S)을 서로 전기적으로 연결시키는 연결 전극(132)을 형성할 수 있다.
이후, 활성 영역(AC) 상에 게이트 절연층(144I) 및 게이트 전극(144G)을 형성할 수 있다. 예시적인 실시예들에서, 게이트 절연층(144I)은 활성 영역(AC) 상에 잔류하는 절연층(124)의 일부분일 수도 있다. 이와는 달리, 절연층(124)이 제거된 후 활성 영역(AC) 상에 절연 물질을 사용하여 게이트 절연층(144I)이 형성될 수도 있다.
여기에서, 기판(110) 내에 및/또는 기판(110) 상에 스위칭 유닛(SW)의 일부분 및 이미지 센싱 유닛(SU)의 일부분을 형성하기 위한 예시적인 공정을 설명하였으나, 본 발명의 기술적 사상이 전술한 예시적인 제조 방법에 한정되는 것은 아니다. 스위칭 유닛(SW)과 이미지 센싱 유닛(SU)의 공정 순서, 제조 방법, 또는 형상 등은 이미 알려진 바와 같이 다양하게 변경될 수 있다.
도 21a 내지 도 21c를 참조하면, 절연 물질을 사용하여 발광 적층체(122) 및 절연층(124) 상에서 분리 영역(122IS)을 채우고, 상기 절연 물질의 상부를 평탄화하여 몰딩 부재(134)를 형성할 수 있다. 몰딩 부재(134)는 분리 영역(122IS)에서 스위칭 유닛(SW) 및 이미지 센싱 유닛(SU) 부분을 덮을 수 있다.
이후, 몰딩 부재(134)를 관통하는 연결 비아(136)를 형성할 수 있다.
이때, 스위칭 유닛(SW)에 게이트 전극(144G)과 드레인 전극(144D)에 전기적으로 연결되는 연결 비아(146a, 146b)를 형성하고, 이미지 센싱 유닛(SU)에서 전송 트랜지스터 게이트(154G) 및 불순물 영역(152)에 연결되는 연결 비아(156a, 156b)를 형성할 수 있다.
이후, 다층 절연 구조(162)가 준비될 수 있다. 다층 절연 구조(162)는 인쇄 회로 기판과 같은 방식으로 별도로 형성되어 몰딩 부재(134)에 부착될 수 있다. 이와는 달리, 다층 절연 구조(162)는 몰딩 부재(134) 상에 절연층 및 금속층의 형성 공정을 순차적으로 수행하여 형성될 수도 있다.
도 22a 내지 도 22c를 참조하면, 기판(110)의 제1 면(110F1)과 반대되는 제2 면(110F2)이 위를 향하도록 기판(110)과 부착된 발광 적층체(122)를 뒤집을 수 있다. 이후, 그라인딩 공정에 의해 기판(110)의 제2 면(110F2)으로부터 기판(110) 상부를 제거하여, 기판(110)의 제2 면(110F2)의 레벨이 낮아질 수 있다. 이때, 기판(110)의 제2 면(110F2) 상에는 지지 기판(도시 생략)이 부착될 수도 있다.
이후, 기판(110)의 제2 면(110F2) 상에 마스크 패턴(도시 생략)을 형성하고 상기 마스크 패턴을 식각 마스크로 사용하여 기판(110)에 제2 개구부(110H2)를 형성할 수 있다. 제2 개구부(110H2)는 이미지 센싱 유닛(SU)과 오버랩되는 위치에 형성될 수 있다. 제2 개구부(110H2)는 반도체 기판(112)을 관통하고 에피택셜 반도체층(114)의 내부까지 연장되어, 제2 개구부(110H2)의 바닥부에 의해 에피택셜 반도체층(114)의 상면이 노출될 수 있다.
도 23a 내지 도 23c를 참조하면, 제2 개구부(110H2)의 내부를 채우는 광 가이드 절연층(158)을 형성할 수 있다. 광 가이드 절연층(158)은 절연 물질을 사용하여 형성될 수 있다.
이후, 기판(110)의 제2 면(110F2) 상에 마스크 패턴(도시 생략)을 형성하고 상기 마스크 패턴을 식각 마스크로 사용하여 기판(110)에 제1 개구부(110H1)를 형성할 수 있다. 제1 개구부(110H1)는 발광 적층체(122)와 오버랩되는 위치에 형성될 수 있다. 제1 개구부(110H1)는 반도체 기판(112)과 에피택셜 반도체층(114)을 모두 관통하고, 제1 개구부(110H1)에 의해 발광 적층체(122)의 상면이 노출될 수 있다.
한편, 도 23a 내지 도 23c를 참조한 공정에서, 제1 개구부(110H1) 바닥부에 노출되는 제1 도전형 반도체층(122a)에 식각 공정을 수행하여 요철 구조(도시 생략)를 더 형성할 수 있다. 이러한 경우에 발광 소자 패키지(100)의 광 추출 효율이 더 향상될 수 있다.
또한, 광 가이드 절연층(158)을 형성하기 전에, 기판(110)의 제2 면(110F2) 및 제2 개구부(110H2) 내벽 상에 도전층(도시 생략)을 형성하고, 상기 도전층에 이방성 식각 공정을 수행하여 제2 개구부(110H2)의 측벽) 상에 반사층(159)을 형성할 수 있다. 이후, 기판(110)의 제2 면(110F2) 및 제1 개구부(110H1) 내벽 상에 도전층(도시 생략)을 형성하고, 상기 도전층에 이방성 식각 공정을 수행하여 제1 개구부(110H1)의 측벽) 상에 반사층(187)을 형성할 수 있다. 이러한 경우에 도 14를 참조로 설명한 발광 소자 패키지(100C)가 형성될 수 있다.
도 24a 내지 도 24c를 참조하면, 제1 개구부(110H1)의 내부를 채우는 파장 변환층(181, 182, 183)을 형성할 수 있다.
예시적인 실시예들에 있어서, 파장 변환층(181, 182, 183)은 제1 개구부(110H1) 내부에 형광체 입자들이 분산된 수지를 도포하거나 디스펜싱함에 의해 형성될 수 있다. 제1 개구부(110H1) 각각 내에 형광체 입자가 균일하게 분산될 수 있도록 파장 변환층(181, 182, 183)은 서로 다른 사이즈 분포를 갖는 2종 이상의 형광체 입자들을 포함할 수 있다.
이후, 다시 도 5 내지 도 7을 참조하면, 기판(110)의 제2 면(110F2) 및 파장 변환층(181, 182, 183), 및 광 가이드 절연층(158) 상에 봉지층(186)을 형성할 수 있다.
예시적인 실시예들에서, 봉지층(186)이 형성된 후, 기판(110)은 다이싱 공정에 의해 개별 발광 소자 패키지(100)로 개별화될 수 있다. 발광 소자 패키지(100)는 제1 내지 제3 발광 구조물(LS1, LS2, LS3)을 포함하는 하나의 픽셀 단위로 개별화될 수 있다. 이와는 달리, 발광 소자 패키지(100)는 매트릭스 형상으로 배열되는 복수의 픽셀들을 포함하도록 다양한 사이즈로 개별화될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 디스플레이 패널 FSU: 지문 센싱 영역
100: 발광 소자 패키지 110: 기판
LS1, LS2, LS3: 발광 구조물 SW1, SW2, SW3: 스위칭 유닛
SU1, SU2, SU3: 이미지 센싱 유닛 158G: 광 가이드부

Claims (20)

  1. 제1 면과 상기 제1 면에 반대되는 제2 면을 포함하는 기판으로서, 상기 제1 면으로부터 상기 제2 면까지 상기 기판을 관통하는 제1 개구부와, 상기 제1 개구부로부터 이격되어 배치되는 제2 개구부를 구비하는, 기판;
    상기 기판의 상기 제1 면 상에 배치되며, 상기 제1 개구부와 수직 오버랩되도록 배치되는 발광 구조물; 및
    광전 변환 영역을 포함하며, 상기 광전 변환 영역이 상기 기판 내에 배치되며 상기 제2 개구부와 수직 오버랩되도록 배치되는, 이미지 센싱 유닛;을 포함하고,
    상기 발광 구조물로부터 빛이 상기 제1 개구부를 통해 상기 기판의 상기 제2 면을 향해 방출되도록 구성되고,
    상기 기판의 상기 제1 면이 상기 기판의 상기 제1 면에 수직한 방향으로 상기 발광 구조물과 상기 광전 변환 영역 사이에 개재되는 것을 특징으로 하는 발광 소자 패키지.
  2. 제1항에 있어서,
    상기 이미지 센싱 유닛은 상기 발광 구조물로부터 방출된 빛에 기초하여 상기 기판 상의 객체에 의한 반사광을 센싱하도록 구성되는 것을 특징으로 하는 발광 소자 패키지.
  3. 제1항에 있어서,
    상기 기판은 상기 제2 개구부의 내벽에 의해 한정되는 광 가이드부를 포함하는 것을 특징으로 하는 발광 소자 패키지.
  4. 제1항에 있어서,
    상기 제2 개구부는 상기 기판의 상기 제2 면으로부터 상기 기판 내부까지 연장되는 것을 특징으로 하는 발광 소자 패키지.
  5. 제1항에 있어서,
    상기 제1 개구부를 채우는 파장 변환층; 및
    상기 제2 개구부를 채우며, 상기 파장 변환층의 상면과 동일 평면 상의 상면을 갖는 광 가이드 절연층을 더 포함하는 것을 특징으로 하는 발광 소자 패키지.
  6. 제1항에 있어서,
    상기 기판은,
    반도체 기판과, 상기 반도체 기판의 상면 상에 배치되는 에피택셜 반도체층을 포함하고,
    상기 에피택셜 반도체층의 상면 상에 상기 발광 구조물이 배치되고,
    상기 에피택셜 반도체층 내부에 상기 광전 변환 영역이 배치되는 것을 특징으로 하는 발광 소자 패키지.
  7. 제6항에 있어서,
    상기 제1 개구부는 상기 반도체 기판과 상기 에피택셜 반도체층을 함께 관통하고,
    상기 제2 개구부는 상기 반도체 기판을 관통하며 상기 에피택셜 반도체층의 내부까지 연장되며, 상기 제2 개구부의 바닥부에 상기 광전 변환 영역이 배치되는 것을 특징으로 하는 발광 소자 패키지.
  8. 제6항에 있어서,
    상기 반도체 기판은 실리콘 기판을 포함하며,
    상기 에피택셜 반도체층은 실리콘을 포함하며,
    상기 발광 구조물은,
    상기 에피택셜 반도체층 상에 순차적으로 배치되는 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하는 것을 특징으로 하는 발광 소자 패키지.
  9. 제1항에 있어서,
    상기 기판 내에 배치되며, 상기 발광 구조물에 전기적으로 연결되고 상기 발광 구조물을 구동하도록 구성되는 스위칭 유닛을 더 포함하는 것을 특징으로 하는 발광 소자 패키지.
  10. 제1항에 있어서,
    상기 이미지 센싱 유닛은,
    상기 기판의 상기 제1 면 상에 배치되며, 상기 광전 변환 영역에 전기적으로 연결되는 게이트 구조물을 더 포함하는 것을 특징으로 하는 발광 소자 패키지.
  11. 제1항에 있어서,
    상기 기판은 상기 발광 구조물을 둘러싸는 리세스 영역을 더 포함하는 것을 특징으로 하는 발광 소자 패키지.
  12. 표시 영역과, 상기 표시 영역의 적어도 일부분과 오버랩되는 지문 센싱 영역을 포함하는 디스플레이 장치로서,
    상기 지문 센싱 영역은,
    제1 면과 상기 제1 면에 반대되는 제2 면을 포함하는 기판으로서, 상기 제1 면으로부터 상기 제2 면까지 상기 기판을 관통하는 제1 개구부와, 상기 제1 개구부로부터 이격되어 배치되는 제2 개구부를 구비하는, 기판;
    상기 기판의 상기 제1 면 상에 배치되며, 상기 제1 개구부와 수직 오버랩되도록 배치되는 발광 구조물; 및
    광전 변환 영역을 포함하며, 상기 광전 변환 영역이 상기 기판 내에 배치되며 상기 제2 개구부와 수직 오버랩되도록 배치되는, 이미지 센싱 유닛;을 포함하고,
    상기 발광 구조물로부터 빛이 상기 제1 개구부를 통해 상기 기판의 상기 제2 면을 향해 방출되고, 상기 이미지 센싱 유닛은 상기 방출된 빛에 기초하여 상기 기판 상의 객체에 의한 반사광을 센싱하도록 구성되고,
    상기 기판의 상기 제1 면이 상기 기판의 상기 제1 면에 수직한 방향으로 상기 발광 구조물과 상기 광전 변환 영역 사이에 개재되는 것을 특징으로 하는 디스플레이 장치.
  13. 제12항에 있어서,
    상기 지문 센싱 영역은 복수의 픽셀들을 포함하며,
    상기 복수의 픽셀들 각각은 제1 서브 픽셀, 제2 서브 픽셀, 및 제3 서브 픽셀을 포함하고,
    상기 제1 서브 픽셀 내의 제1 발광 구조물, 상기 제2 서브 픽셀 내의 제2 발광 구조물, 및 상기 제3 서브 픽셀 내의 제3 발광 구조물은 서로 이격되어 배치되며,
    상기 제1 내지 제3 서브 픽셀 중 적어도 하나는 상기 이미지 센싱 유닛을 포함하는 것을 특징으로 하는 디스플레이 장치.
  14. 제13항에 있어서,
    상기 제1 내지 제3 서브 픽셀은 각각 제1 이미지 센싱 유닛, 제2 이미지 센싱 유닛, 및 제3 이미지 센싱 유닛을 포함하는 것을 특징으로 하는 디스플레이 장치.
  15. 제14항에 있어서,
    상기 제1 서브 픽셀 내에서 상기 제1 이미지 센싱 유닛과 상기 제1 발광 구조물이 수평적으로 배치되는 것을 특징으로 하는 디스플레이 장치.
  16. 제12항에 있어서,
    상기 기판은 상기 제2 개구부의 내벽에 의해 한정되는 광 가이드부를 포함하고,
    상기 광 가이드부는 상기 제2 개구부를 채우는 광 가이드 절연층을 포함하는 것을 특징으로 하는 디스플레이 장치.
  17. 제16항에 있어서,
    상기 제1 개구부를 채우며, 상기 광 가이드 절연층의 상면 및 상기 기판의 상기 제2 면과 동일 평면 상의 상면을 갖는 파장 변환층을 더 포함하는 디스플레이 장치.
  18. 다수의 픽셀들을 포함하는 디스플레이 장치로서, 상기 다수의 픽셀들 중 적어도 하나의 픽셀은,
    제1 면과 상기 제1 면에 반대되는 제2 면을 포함하는 기판으로서, 상기 제1 면으로부터 상기 제2 면까지 상기 기판을 관통하는 제1 개구부와, 상기 제1 개구부로부터 이격되어 배치되는 제2 개구부를 구비하는, 기판;
    상기 기판의 상기 제1 면 상에 배치되며, 상기 제1 개구부와 수직 오버랩되도록 배치되는 발광 구조물; 및
    광전 변환 영역을 포함하며, 상기 광전 변환 영역이 상기 기판 내에 배치되며 상기 제2 개구부와 수직 오버랩되도록 배치되는, 이미지 센싱 유닛;을 포함하고,
    상기 발광 구조물로부터 빛이 상기 제1 개구부를 통해 상기 기판의 상기 제2 면을 향해 방출되고, 상기 이미지 센싱 유닛은 상기 방출된 빛에 기초하여 상기 기판 상의 객체에 의한 반사광을 센싱하도록 구성되고,
    상기 기판의 상기 제1 면이 상기 기판의 상기 제1 면에 수직한 방향으로 상기 발광 구조물과 상기 광전 변환 영역 사이에 개재되는 것을 특징으로 하는 디스플레이 장치.
  19. 제18항에 있어서,
    상기 객체는 사용자의 손가락을 포함할 수 있고,
    상기 이미지 센싱 유닛은 상기 반사광을 센싱하여 지문에 대한 이미지 신호를 출력하도록 구성되는 것을 특징으로 하는 디스플레이 장치.
  20. 제18항에 있어서,
    상기 기판 내에 배치되며, 상기 발광 구조물에 전기적으로 연결되고 상기 발광 구조물을 구동하도록 구성되는 스위칭 유닛을 더 포함하는 것을 특징으로 하는 디스플레이 장치.
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