KR20210144485A - 반도체 발광 소자 및 그 제조 방법 - Google Patents

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김주현
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Abstract

반도체 발광 소자가 개시된다. 반도체 발광 소자는 발광 픽셀 영역과 패드 영역을 포함하고, 상기 발광 픽셀 영역에 배치되는 복수의 발광 구조물; 상기 발광 픽셀 영역에서 상기 복수의 발광 구조물과 다른 수직 레벨에 배치되고, 복수의 픽셀 공간을 정의하는 복수의 격벽을 포함하는 격벽 구조물; 상기 복수의 격벽 각각의 상면과 측벽을 둘러싸도록 배치되며, 제1 절연 물질을 포함하는 제1 패시베이션층과, 상기 제1 절연 물질과 다른 제2 절연 물질을 포함하는 제2 패시베이션층을 포함하는 패시베이션 구조물; 상기 패시베이션 구조물 상에서 상기 복수의 픽셀 공간 내부를 채우는 형광층; 및 상기 패드 영역에 배치되며, 상기 복수의 발광 구조물의 적어도 일 측 상에 배치되는 패드부를 포함하고, 상기 패시베이션 구조물은, 상기 복수의 격벽 각각의 상기 상면 상에 배치되는 제1 부분, 상기 복수의 격벽 각각의 상기 측벽 상에 배치되는 제2 부분, 및 상기 복수의 발광 구조물과 상기 형광층 사이에 배치되는 제3 부분을 포함하고, 상기 제1 부분의 제1 두께가 상기 제2 부분의 제2 두께보다 작거나 같다.

Description

반도체 발광 소자 및 그 제조 방법{Semiconductor light emitting devices and methods of manufacturing the same}
본 발명의 기술적 사상은 반도체 발광 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 픽셀형 반도체 발광 소자 및 그 제조 방법에 관한 것이다.
반도체 발광 소자를 차량용 헤드 램프 또는 실내 조명 등 다양한 조명 장치에 사용하기 위한 요구가 증가하고 있다. 예를 들어 복수의 발광 소자 칩을 포함하는 광원 모듈을 사용할 때, 각각의 발광 소자 칩을 개별적으로 제어하여 주변 상황에 따라 다양한 조명 모드를 구현하기 위한 지능형 조명 시스템(intelligence lighting system)이 제안되고 있다. 그러나 이러한 지능형 조명 시스템을 구현하기 위하여 발광 소자의 광학적 특성 및 신뢰성이 향상될 필요가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 광학적 특성과 신뢰성이 우수한 픽셀형 반도체 발광 소자 및 그 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 발광 소자는, 반도체 발광 소자는 발광 픽셀 영역과 패드 영역을 포함하고, 상기 발광 픽셀 영역에 배치되는 복수의 발광 구조물; 상기 발광 픽셀 영역에서 상기 복수의 발광 구조물과 다른 수직 레벨에 배치되고, 복수의 픽셀 공간을 정의하는 복수의 격벽을 포함하는 격벽 구조물; 상기 복수의 격벽 각각의 상면과 측벽을 둘러싸도록 배치되며, 제1 절연 물질을 포함하는 제1 패시베이션층과, 상기 제1 절연 물질과 다른 제2 절연 물질을 포함하는 제2 패시베이션층을 포함하는 패시베이션 구조물; 상기 패시베이션 구조물 상에서 상기 복수의 픽셀 공간 내부를 채우는 형광층; 및 상기 패드 영역에 배치되며, 상기 복수의 발광 구조물의 적어도 일 측 상에 배치되는 패드부를 포함하고, 상기 패시베이션 구조물은, 상기 복수의 격벽 각각의 상기 상면 상에 배치되는 제1 부분, 상기 복수의 격벽 각각의 상기 측벽 상에 배치되는 제2 부분, 및 상기 복수의 발광 구조물과 상기 형광층 사이에 배치되는 제3 부분을 포함하고, 상기 제1 부분의 제1 두께가 상기 제2 부분의 제2 두께보다 작거나 같다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 발광 소자는, 지지 기판; 상기 지지 기판 상에 배치되고, 소자 분리 영역에 의해 서로 이격되는 복수의 발광 구조물; 상기 복수의 발광 구조물 상에 배치되고 복수의 격벽을 포함하는 격벽 구조물로서, 상기 복수의 격벽이 복수의 픽셀 공간을 정의하며, 상기 복수의 픽셀 공간은 상기 복수의 발광 구조물과 각각 수직 오버랩되는, 격벽 구조물; 상기 복수의 격벽 각각의 상면과 측벽, 및 상기 복수의 픽셀 공간 바닥부 상에 배치되는 패시베이션 구조물로서, 상기 복수의 격벽 각각의 상기 상면 상에 배치되는 제1 부분과, 상기 복수의 격벽 각각의 상기 측벽 상에 배치되는 제2 부분과, 상기 복수의 픽셀 공간 바닥부 상에 배치되는 제3 부분을 포함하고, 상기 제1 부분의 제1 두께가 상기 제2 부분의 제2 두께보다 작거나 같은, 패시베이션 구조물; 상기 패시베이션 구조물의 측벽 상에서 상기 복수의 픽셀 공간 내부를 채우는 형광층; 상기 복수의 발광 구조물 중 인접한 2개의 발광 구조물 사이에서 상기 소자 분리 영역의 내벽 상에 배치되고, 상기 복수의 격벽과 수직 오버랩되는 하부 반사층; 및 상기 복수의 발광 구조물의 적어도 일 측 상에 배치되는 패드부를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 발광 소자는, 지지 기판; 상기 지지 기판 상에 배치되고, 소자 분리 영역에 의해 서로 이격되는 복수의 발광 구조물; 상기 복수의 발광 구조물 상에 배치되고 복수의 격벽을 포함하는 격벽 구조물로서, 상기 복수의 격벽이 복수의 픽셀 공간을 정의하며, 상기 복수의 픽셀 공간은 상기 복수의 발광 구조물과 각각 수직 오버랩되는, 격벽 구조물; 상기 복수의 격벽 각각의 상면과 측벽, 및 상기 복수의 픽셀 공간 바닥부 상에 배치되는 패시베이션 구조물로서, 상기 복수의 격벽 각각의 상기 상면 상에 배치되는 제1 부분과, 상기 복수의 격벽 각각의 상기 측벽 상에 배치되는 제2 부분과, 상기 복수의 픽셀 공간 바닥부 상에 배치되는 제3 부분을 포함하고, 상기 제1 부분의 제1 두께가 상기 제2 부분의 제2 두께보다 작거나 같은, 패시베이션 구조물; 상기 패시베이션 구조물의 측벽 상에서 상기 복수의 픽셀 공간 내부를 채우는 형광층; 상기 복수의 발광 구조물 중 인접한 2개의 발광 구조물 사이에서 상기 소자 분리 영역의 내벽 상에 배치되고, 상기 복수의 격벽과 수직 오버랩되는 하부 반사층; 및 상기 복수의 발광 구조물의 적어도 일 측 상에 배치되며, 상기 격벽 구조물의 상면보다 낮은 레벨에 배치되는 상면을 갖는 패드부를 포함한다.
본 발명의 기술적 사상에 의한 반도체 발광 소자에 따르면, 매트릭스 형태로 배열되는 복수의 발광 소자 구조물 상에, 매트릭스 형태의 복수의 픽셀 공간을 정의하는 격벽 구조물이 배치되고, 격벽 구조물의 상면 상에 배치되는 패시베이션 구조물의 제1 부분의 두께가 격벽 구조물의 측벽 상에 배치되는 패시베이션 구조물의 제2 부분의 두께보다 작거나 같을 수 있다. 이에 따라 하나의 픽셀 공간에서 발광 소자 구조물로부터 방출되는 빛이 격벽 구조물 상면을 따라 인접한 픽셀 공간으로 침투되거나 흡수되는 것이 방지될 수 있고, 상기 반도체 발광 소자는 향상된 콘트라스트 특성을 나타낼 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 발광 소자를 나타내는 평면도이다.
도 2는 도 1의 CX1 부분의 확대도이다.
도 3은 도 2의 A1-A1' 선을 따라 자른 단면도이다.
도 4는 도 3의 CX2 부분의 확대도이다.
도 5는 예시적인 실시예들에 따른 반도체 발광 소자를 나타내는 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 발광 소자를 나타내는 단면도이다.
도 7은 예시적인 실시예들에 따른 반도체 발광 소자를 나타내는 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 발광 소자를 나타내는 단면도이다.
도 9는 예시적인 실시예들에 따른 반도체 발광 소자를 나타내는 단면도이다.
도 10은 예시적인 실시예들에 따른 반도체 발광 소자를 나타내는 단면도이다.
도 11은 예시적인 실시예들에 따른 반도체 발광 소자를 나타내는 단면도이다.
도 12는 예시적인 실시예들에 따른 반도체 발광 소자를 나타내는 단면도이다.
도 13은 도 12의 CX3 부분의 확대도이다.
도 14는 예시적인 실시예들에 따른 반도체 발광 소자를 나타내는 단면도이다.
도 15는 예시적인 실시예들에 따른 반도체 발광 소자를 나타내는 단면도이다.
도 16은 도 15의 CX4 부분의 확대도이다.
도 17은 예시적인 실시예들에 따른 반도체 발광 소자를 나타내는 평면도이다.
도 18a 내지 도 18m은 예시적인 실시예들에 따른 반도체 발광 소자의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
도 19는 예시적인 실시예들에 따른 반도체 발광 소자를 포함하는 광원 모듈을 나타내는 단면도이다.
도 20 내지 도 22는 예시적인 실시예들에 따른 반도체 발광 소자를 포함하는 조명 장치들을 개략적으로 나타내는 사시도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다. 본 명세서 전체를 통해 동일한 참조부호는 동일한 구성요소를 가리키도록 사용된다.
도 1은 예시적인 실시예들에 따른 반도체 발광 소자(100)를 나타내는 평면도이다. 도 2는 도 1의 CX1 부분의 확대도이고, 도 3은 도 2의 A1-A1' 선을 따라 자른 단면도이고, 도 4는 도 3의 CX2 부분의 확대도이다. 도 1 및 도 2에는 반도체 발광 소자(100)의 일부 구성요소들만이 도시되었다.
도 1 내지 도 4를 참조하면, 반도체 발광 소자(100)는 발광 픽셀 영역(PXR)과, 발광 픽셀 영역(PXR)의 적어도 일 측 상에 배치되는 패드 영역(PDR)을 포함할 수 있다. 발광 픽셀 영역(PXR) 상에는 복수의 픽셀(PX)이 매트릭스 형태로 배열될 수 있고, 각각의 픽셀(PX) 내에 복수의 발광 구조물(120) 각각이 배치될 수 있다. 패드 영역(PDR) 상에는 각각의 픽셀(PX) 내에 배치된 발광 구조물(120)에 전기적으로 연결되는 패드부(PAD)가 배치될 수 있다.
예시적인 실시예들에서, 평면도에서 발광 픽셀 영역(PXR)은 반도체 발광 소자(100)의 전체 면적의 약 50 내지 90%에 해당하는 면적을 가질 수 있고, 패드 영역(PDR)은 반도체 발광 소자(100)의 전체 면적의 약 10 내지 50%에 해당하는 면적을 가질 수 있으나, 이에 한정되는 것은 아니다. 평면도에서 각각의 픽셀(PX)은 예를 들어 10 ㎛ 내지 수 mm의 X 방향 폭 또는 Y 방향 폭을 가질 수 있으나, 이에 한정되는 것은 아니다.
반도체 발광 소자(100)는 복수의 서브 어레이(SA)를 포함할 수 있고, 각각의 서브 어레이(SA)는 복수의 픽셀(PX)을 포함할 수 있다. 예를 들어, 도 1에서는 반도체 발광 소자(100)가 16개의 서브 어레이(SA)를 포함하고, 각각의 서브 어레이(SA)가 매트릭스 형상으로 배열된 8개의 픽셀(PX)로 구성된 것이 예시적으로 도시된다. 그러나 서브 어레이(SA)의 배열과, 복수의 서브 어레이(SA) 각각에 포함되는 픽셀(PX)의 개수는 달라질 수 있다.
예시적인 실시예들에서, 복수의 서브 어레이(SA) 각각은 서로 전기적으로 분리될 수 있고, 하나의 서브 어레이(SA) 내에 포함되는 복수의 픽셀(PX)은 서로 직렬로 연결될 수 있다. 예를 들어 복수의 서브 어레이(SA) 각각은 동일한 구동 칩(도시 생략)에 전기적으로 연결되어, 하나의 구동 칩이 하나의 서브 어레이(SA)를 제어하도록 구성될 수 있다. 이러한 경우에, 복수의 서브 어레이(SA)의 개수와 구동 칩의 개수는 동일할 수 있다. 다른 실시예들에서, 복수의 서브 어레이(SA) 중 적어도 하나의 서브 어레이(SA)에 포함되는 픽셀(PX)은 서로 병렬로 연결될 수 있다.
격벽 구조물(WS)은 복수의 발광 구조물(120) 상에 배치될 수 있다. 도 2에 예시적으로 도시되는 것과 같이, 격벽 구조물(WS)은 픽셀 영역(PXR) 내부에서 복수의 픽셀 공간(PXS)을 정의하는 복수의 격벽(WSI)과, 복수의 격벽(WSI)의 최외곽에 배치되는 주변 격벽(WSO)을 포함할 수 있다. 복수의 픽셀 공간(PXS) 각각 내에 픽셀(PX)이 배치될 수 있다.
복수의 격벽(WSI) 각각은 수평 방향(즉, Y 방향)을 따라 10 ㎛ 내지 100 ㎛ 범위의 제1 폭(w11)을 가질 수 있다. 주변 격벽(WSO)은 수평 방향(즉, Y 방향)을 따라 10 ㎛ 내지 1 mm 범위의 제2 폭(w12)을 가질 수 있다. 격벽 구조물(WS)은 주변 격벽(WSO)이 복수의 격벽(WSI)의 제1 폭(w11)보다 더 두꺼운 제2 폭(w12)을 갖도록 형성될 수 있고, 이에 따라 반도체 발광 소자(100)의 구조적 안정성이 향상될 수 있다. 예를 들어 반도체 발광 소자(100)가 차량용 헤드 램프로 사용되는 경우 등과 같이 반복적인 진동 및 충격이 가해지는 환경에서도, 격벽 구조물(WS) 내부에 배치되는 형광층(160)과 격벽 구조물(WS) 사이의 우수한 구조적 안정성에 의해 반도체 발광 소자(100)의 신뢰성이 향상될 수 있다.
복수의 발광 구조물(120)은 제1 도전형 반도체층(122), 활성층(124), 및 제2 도전형 반도체층(126)을 포함할 수 있다. 복수의 발광 구조물(120)의 바닥면 상에 절연 라이너(132), 제1 콘택(134A), 제2 콘택(134B), 및 배선 구조물(140)이 배치될 수 있다.
여기에서는 편의상 도 3에 예시적으로 기재된 것과 같이, 복수의 격벽(WSI)을 마주보는 발광 구조물(120)의 표면을 발광 구조물(120)의 상면으로, 발광 구조물(120)의 상기 상면과 반대되는 발광 구조물(120)의 표면(즉, 복수의 격벽(WSI)으로부터 멀리 배치되는 표면)을 발광 구조물(120)의 바닥면으로 지칭할 수 있다. 예를 들어, 발광 구조물(120)의 상면으로부터 바닥면까지 제1 도전형 반도체층(122), 활성층(124), 및 제2 도전형 반도체층(126)이 수직 방향으로 적층될 수 있고, 이에 따라 발광 구조물(120)의 상면은 제1 도전형 반도체층(122)의 상면에 대응되고, 발광 구조물(120)의 바닥면은 제2 도전형 반도체층(126)의 바닥면에 대응될 수 있다.
제1 도전형 반도체층(122)은 n형 InxAlyGa(1-x-y)N (0≤x<1, 0≤y<1, 0≤x+y<1)의 조성을 갖는 질화물 반도체일 수 있으며, 예를 들어 n형 불순물은 실리콘(Si)일 수 있다. 예를 들어, 제1 도전형 반도체층(122)은 n형 불순물이 포함된 GaN을 포함할 수 있다.
예시적인 실시예들에서, 제1 도전형 반도체층(122)은 제1 도전형 반도체 콘택층과 전류 확산층을 포함할 수 있다. 상기 제1 도전형 반도체 콘택층의 불순물 농도는 2×1018 ㎝-3 내지 9×1019 ㎝-3 범위일 수 있다. 상기 제1 도전형 반도체 콘택층의 두께는 1 ㎛ 내지 5 ㎛일 수 있다. 상기 전류 확산층은 서로 다른 조성을 갖거나, 서로 다른 불순물 함량을 갖는 복수의 InxAlyGa(1-x-y)N (0≤x, y≤1, 0≤x+y≤1)층이 교대로 적층되는 구조일 수 있다. 예를 들어, 상기 전류 확산층은 각각이 1 nm 내지 500 nm의 두께를 갖는 n형 GaN층 및/또는 AlxInyGazN 층(0≤x,y,z≤1, x+y+z≠0)이 교대로 적층되는 n형 초격자 구조를 가질 수 있다. 상기 전류 확산층의 불순물 농도는 2 ×1018 ㎝-3 내지 9×1019 ㎝-3 일 수 있다.
활성층(124)은 제1 도전형 반도체층(122) 및 제2 도전형 반도체층(126) 사이에 배될 수 있다. 활성층(124)은 반도체 발광 소자(100)의 구동 시 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 배출하도록 구성될 수 있다. 활성층(124)은 양자 우물층과 양자 장벽층이 교대로 적층된 다중 양자 우물(MQW) 구조일 수 있다. 예를 들어, 상기 양자 우물층과 양자 장벽층은 서로 다른 조성을 갖는 InxAlyGa(1-x-y)N (0≤x, y≤1, 0≤x+y≤1)을 포함할 수 있다. 예를 들어, 상기 양자 우물층은 InxGa1-xN (0≤x≤1)을 포함하고, 상기 양자 장벽층은 GaN 또는 AlGaN일 수 있다. 양자 우물층과 양자 장벽층의 두께는 각각 1 nm 내지 50 nm의 범위일 수 있다. 활성층(124)은 다중 양자 우물 구조에 한정되지 않고, 단일 양자 우물 구조일 수 있다.
제2 도전형 반도체층(126)은 p형 InxAlyGa(1-x-y)N (0≤x<1, 0≤y<1, 0≤x+y<1)의 조성을 갖는 질화물 반도체층일 수 있으며, 예를 들어 p형 불순물은 마그네슘(Mg)일 수 있다.
예시적인 실시예들에서, 제2 도전형 반도체층(126)은 수직 방향으로 적층된 전자 차단층(도시 생략), 저농도 p형 GaN층(도시 생략), 및 고농도 p형 GaN층(도시 생략)을 포함할 수 있다. 예를 들어, 상기 전자 차단층은 각각이 5 nm 내지 100 nm의 두께를 갖는 서로 다른 조성의 복수의 InxAlyGa(1-x-y)N (0≤x, y≤1, 0≤x+y≤1)층이 교대로 적층되는 구조이거나, AlyGa(1-y)N (0<y≤1)으로 구성된 단일층일 수 있다. 상기 전자 차단층의 에너지 밴드갭은 활성층(124)으로부터 멀어질수록 감소할 수 있다. 예를 들어, 상기 전자 차단층의 Al 조성은 활성층(124)으로부터 멀어질수록 감소할 수 있다.
복수의 발광 구조물(120) 각각은 이에 인접한 발광 구조물(120)로부터 소자 분리 영역(IA)을 사이에 두고 이격되어 배치될 수 있다. 복수의 발광 구조물(120) 사이의 이격 거리(s11)는 복수의 격벽(WSI) 각각의 제1 폭(w11)보다 작을 수 있으나, 이에 한정되는 것은 아니다.
절연 라이너(132)는 소자 분리 영역(IA)의 내벽 상에, 및 복수의 발광 구조물(120) 각각의 측면을 덮도록 콘포말하게 배치될 수 있다. 또한 절연 라이너(132)는 활성층(124) 및 제2 도전형 반도체층(126)을 관통하는 개구부(E) 내벽 상에 배치될 수 있다. 예시적인 실시예들에서, 절연 라이너(132)는 실리콘 산화물, 실리콘 산질화물, 또는 실리콘 질화물을 포함할 수 있다. 일부 실시예들에서, 절연 라이너(132)는 복수의 절연층들의 적층 구조로 형성될 수 있다.
제1 콘택(134A)은 활성층(124) 및 제2 도전형 반도체층(126)을 관통하는 개구부(E) 내에서 제1 도전형 반도체층(122)과 연결되도록 배치될 수 있다. 제2 콘택(134B)은 제2 도전형 반도체층(126)의 바닥면 상에 배치될 수 있다. 절연 라이너(132)는 제1 콘택(134A)을 활성층(124) 및 제2 도전형 반도체층(126)으로부터 전기적으로 절연시킬 수 있다. 절연 라이너(132)는 제2 도전형 반도체층(126)의 바닥면 상에서 제1 콘택(134A)과 제2 콘택(134B) 사이에 배치될 수 있고, 제1 콘택(134A)을 제2 콘택(134B)으로부터 전기적으로 절연시킬 수 있다. 제1 콘택(134A) 및 제2 콘택(134B)은 Ag, Al, Ni, Cr, Au, Pt, Pd, Sn, W, Rh, Ir, Ru, Mg, Zn, Ti, Cu 및 이들의 조합을 포함할 수 있다. 제1 콘택(134A) 및 제2 콘택(134B)은 반사도가 높은 금속 물질을 포함할 수 있다.
소자 분리 영역(IA)의 내벽 상에 배치되는 절연 라이너(132) 상에는 하부 반사층(136)이 배치될 수 있다. 하부 반사층(136)은 복수의 발광 구조물(120)의 측벽을 통해 방출되는 빛을 반사시켜 복수의 픽셀 공간(PX) 내로 재지향시키는(redirect) 역할을 할 수 있다.
예시적인 실시예들에서, 하부 반사층(136)은 Ag, Al, Ni, Cr, Au, Pt, Pd, Sn, W, Rh, Ir, Ru, Mg, Zn, Ti, Cu 및 이들의 조합을 포함할 수 있다. 하부 반사층(136)은 반사도가 높은 금속 물질을 포함할 수 있다. 다른 실시예들에서, 하부 반사층(136)은 분산 브래그 반사부(distributed Bragg reflector)일 수 있다. 예를 들어, 상기 분산 브래그 반사부는 굴절률이 다른 복수의 절연층이 반복하여 적층된 구조를 가질 수 있다. 상기 분산 브래그 반사부 내에 포함되는 상기 절연층은 각각 SiO2, SiN, SiOxNy, TiO2, Si3N4, Al2O3, TiN, AlN, ZrO2, TiAlN, TiSiN 등의 산화물 또는 질화물 및 그 조합을 포함할 수 있다.
절연 라이너(132), 제1 콘택(134A), 제2 콘택(134B) 및 하부 반사층(136) 상에는 배선 구조물(140)이 배치될 수 있다. 배선 구조물(140)은 복수의 절연층(142)과 복수의 배선층(144)을 포함할 수 있다. 복수의 배선층(144)은 제1 콘택(134A) 및 제2 콘택(134B)을 각각 패드부(PAD)에 전기적으로 연결시킬 수 있다. 복수의 배선층(144)의 일부는 소자 분리 영역(IA)의 내벽 상에 배치될 수 있고, 복수의 절연층(142)은 복수의 배선층(144) 각각을 커버하며 소자 분리 영역(IA)을 채울 수 있다. 도 3에 예시적으로 도시된 것과 같이, 복수의 배선층(144)은 수직 방향으로 서로 다른 레벨에 배치되는 2 이상의 배선층(144)을 포함할 수 있으나, 이에 한정되는 것은 아니다. 복수의 배선층(144) 각각은 Ag, Al, Ni, Cr, Au, Pt, Pd, Sn, W, Rh, Ir, Ru, Mg, Zn, Ti, Cu 및 이들의 조합을 포함할 수 있다.
예시적인 실시예들에서, 하나의 서브 어레이(SA) 내에 포함되는 복수 개의 발광 구조물(120)이 직렬로 연결되도록 구성되고, 복수의 배선층(144)은 하나의 발광 구조물(120)의 제1 콘택(134A)을 이와 직렬 연결되는 다른 하나의 발광 구조물(120)의 제2 콘택(134B)과 전기적으로 연결시킬 수 있다.
패드 영역(PDR) 상에는 복수의 배선층(144)에 연결되는 패드부(PAD)가 배치될 수 있고, 패드부(PAD)는 격벽 구조물(WS)보다 낮은 수직 레벨에 배치될 수 있다. 예시적인 실시예들에서, 패드부(PAD)의 측벽과 바닥면이 복수의 절연층(142)에 의해 측벽과 바닥면이 커버되고, 패드부(PAD)의 상면은 복수의 발광 구조물(120)의 상면보다 낮은 레벨에 배치될 수 있다. 다른 실시예들에서, 도 3에 도시된 것과 달리, 복수의 발광 구조물(120)의 일부분이 패드 영역(PDR)에 배치되고, 패드부(PAD)는 복수의 발광 구조물(120)에 형성된 개구부(도시 생략) 내에 배치될 수도 있고, 이러한 경우에 패드부(PAD)의 상면은 복수의 발광 구조물(120)의 상면과 동일한 레벨에 배치될 수 있다. 패드부(PAD) 상에 구동 반도체칩(도시 생략)과의 전기적 연결을 위한 본딩 와이어 등의 연결 부재가 배치될 수 있다.
복수의 발광 구조물(120)의 상면 상에는 격벽 구조물(WS)이 배치될 수 있다. 격벽 구조물(WS)은 실리콘(Si), 실리콘 카바이드(SiC), 사파이어(sapphire), 또는 갈륨 질화물(GaN)을 포함할 수 있다. 예시적인 공정에서, 기판(110)(도 18a 참조) 상에 복수의 발광 구조물(120)을 형성한 후에, 기판(110)의 일부분을 제거함으로써 격벽 구조물(WS)을 형성할 수 있다. 이러한 경우에, 격벽 구조물(WS)은 발광 구조물(120)를 형성하기 위한 성장 기판으로 작용하는 기판(110)의 일부분일 수 있다.
복수의 격벽(WSI)은 평면도에서 매트릭스 형태로 배열될 수 있고, 복수의 격벽(WSI)에 의해 복수의 픽셀 공간(PXS)이 정의될 수 있다. 복수의 격벽(WSI) 각각은 복수의 격벽(WSI) 각각의 바닥부에서 소자 분리 영역(IA)과 수직 오버랩되도록 배치되는 리세스 영역(RS)을 포함할 수 있다. 리세스 영역(RS)은 발광 적층체(120L)(도 18a 참조)를 복수의 발광 구조물(120)로 분리하기 위한 식각 공정에서 기판(110)(도 18a 참조)의 일부분이 함께 제거되어 형성될 수 있다. 절연 라이너(132)가 복수의 격벽(WSI) 각각의 바닥면 상에서 리세스 영역(RS)과 접촉하도록 배치될 수 있다.
복수의 픽셀 공간(PXS)의 바닥부에는 복수의 발광 구조물(120)의 상면이 노출될 수 있다. 예를 들어, 복수의 픽셀 공간(PXS)의 바닥부에 배치되는 복수의 발광 구조물(120)의 상면에는 요철부(120P)가 형성될 수 있다. 요철부(120P)에 의해 복수의 발광 구조물(120)로부터의 광 추출 효율이 향상될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
복수의 격벽(WSI) 각각의 상면(WST) 및 측벽(WSS) 상에는 패시베이션 구조물(150)이 배치될 수 있다. 패시베이션 구조물(150)은 복수의 격벽(WSI) 각각의 상면(WST) 및 측벽(WSS) 상에 콘포말하게 배치되는 제1 패시베이션층(152)과 제2 패시베이션층(154)을 포함할 수 있다. 패시베이션 구조물(150)은 복수의 픽셀 공간(PXS)의 바닥부에 배치되는 발광 구조물(120)의 상면 상에도(예를 들어, 요철부(120P) 상에) 콘포말하게 배치될 수 있다.
예시적인 실시예들에서, 제1 패시베이션층(152)은 제1 절연 물질을 포함하고, 제2 패시베이션층(154)은 제1 절연 물질과 다른 제2 절연 물질을 포함할 수 있다. 상기 제1 절연 물질 및 상기 제2 절연 물질 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 알루미늄 질화물 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에서, 패시베이션 구조물(150)은 복수의 격벽(WSI)의 각각의 상면(WST) 상에 배치되는 제1 부분(150P1), 복수의 격벽(WSI)의 각각의 측벽(WSS) 상에 배치되는 제2 부분(150P2), 및 복수의 발광 구조물(120)의 상면 상에 배치되는 제3 부분(150P3)을 포함할 수 있다. 일부 실시예들에서, 제1 부분(150P1)의 제1 두께(t11)는 제2 부분(150P2)의 제2 두께(t12)보다 작거나 같을 수 있다. 또한 제3 부분(150P3)의 제1 두께(t13)는 제2 부분(150P2)의 제2 두께(t12)보다 작거나 같을 수 있다. 일부 실시예들에서, 제1 부분(150P1)의 제1 두께(t11)는 약 0.1 내지 2 마이크로미터일 수 있고, 제2 부분(150P2)의 제1 두께(t12)는 약 0.5 내지 5 마이크로미터일 수 있다.
도 4에 예시적으로 도시된 것과 같이, 제1 부분(150P1)에 포함되는 제1 패시베이션층(152) 부분, 즉 복수의 격벽(WS)의 상면(WST) 상의 제1 패시베이션층(152) 부분은 제2 부분(150P2)에 포함되는 제1 패시베이션층(152) 부분, 즉 복수의 격벽(WS)의 측벽(WSS) 상의 제1 패시베이션층(152) 부분보다 더 작은 두께를 가질 수 있다. 마찬가지로, 제1 부분(150P1)에 포함되는 제2 패시베이션층(154) 부분, 즉 복수의 격벽(WS)의 상면(WST) 상의 제2 패시베이션층(154) 부분은 제2 부분(150P2)에 포함되는 제2 패시베이션층(154) 부분, 즉 복수의 격벽(WS)의 측벽(WSS) 상의 제2 패시베이션층(154) 부분보다 더 작은 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 제1 패시베이션층(152)은 복수의 격벽(WSI) 각각의 측벽(WSS) 상에서 상대적으로 균일한 두께를 가질 수 있다. 여기에서, "상대적으로 균일한 두께"라는 표현은 복수의 격벽(WSI) 각각의 측벽(WSS) 상에 배치되는 제1 패시베이션층(152)의 최소 두께가 그 최대 두께로부터 약 10% 이내의 값을 갖는 것을 의미할 수 있다. 또한 제2 패시베이션층(154)은 복수의 격벽(WSI) 각각의 측벽(WSS) 상에서 상대적으로 균일한 두께를 가질 수 있다. 예시적인 제조 공정에서, 제1 및 제2 패시베이션층(152, 154)은 스텝 커버리지가 우수한 물질을 사용하거나, 스텝 커버리지가 우수한 물질 형성에 유리한 제조 공정, 예를 들어 원자층 적층(atomic layer deposition, ALD) 공정을 사용하여 형성될 수 있다.
예를 들어, 제1 두께(t11)는 패시베이션 구조물(150)이 광 도파부(light guide)로 작용하기 위한 임계 두께보다 더 작을 수 있다. 예를 들어, 복수의 격벽(WSI)의 상면(WSS) 상에 배치되는 패시베이션 구조물(150)의 제1 부분(150P1)의 제1 두께(t11)가 상기 임계 두께보다 더 큰 경우, 하나의 픽셀(PX) 내에서 방출되는 빛이 패시베이션 구조물(150)의 제1 부분(150P1)을 통해 인접한 픽셀(PX) 내로 지향될(directed) 수 있고, 이에 따라 하나의 픽셀(PX)이 턴온될 때 이에 인접한 픽셀(PX)에 빛이 혼입하거나 침투하여 인접한 픽셀(PX)이 완전한 오프 상태를 구현하기 어려울 수 있다. 제1 부분(150P1)의 제1 두께(t11)는 제2 부분(150P2)의 제2 두께(t12)보다 작거나 같으며, 특히 광 도파부로 작용하기 위한 임계 두께보다 작을 수 있으므로, 이에 따라 패시베이션 구조물(150)의 제2 부분(150P2)이 형광층(160)의 오염을 방지하기 위한 충분한 두께를 제공하는 한편, 패시베이션 구조물(150)의 제1 부분(150P1)에 의한 인접한 픽셀(PX) 간의 원치 않는 빛의 크로스토크(cross-talk)가 방지될 수 있다.
도시되지는 않았지만, 복수의 격벽(WSI)의 각각의 측벽(WSS) 상에는 측벽 반사층(도시 생략)이 배치될 수 있다. 상기 측벽 반사층은 Ag, Al, Ni, Cr, Au, Pt, Pd, Sn, W, Rh, Ir, Ru, Mg, Zn, 및 이들의 조합을 포함하는 금속층과 같이 반사도가 높은 물질을 포함할 수 있고, 복수의 발광 구조물(120)에서 방출되는 광을 반사시키는 역할을 수행할 수 있다. 상기 측벽 반사층 상에는 보호층(도시 생략)이 더 형성될 수 있다.
복수의 발광 구조물(120)의 상면 상에서 복수의 픽셀 공간(PXS) 내부에는 형광층(160)이 배치될 수 있다. 도 3에 예시적으로 도시된 바와 같이, 형광층(160)은 패시베이션 구조물(150) 상에서 복수의 픽셀 공간(PXS)의 실질적으로 전체 공간을 채울 수 있다. 형광층(160)의 상면은 복수의 격벽(WSI)의 상면과 동일한 레벨에 배치될 수 있으나 이에 한정되는 것은 아니다.
형광층(160)은 발광 구조물(120)로부터 방출되는 빛을 원하는 색으로 변환시킬 수 있는 단일한 종류의 물질일 수 있고, 즉 복수의 픽셀 공간(PXS) 내부에 동일한 색상과 관련된 형광층(160)이 배치될 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 복수의 픽셀 공간(PXS) 중 일부의 픽셀 공간(PXS) 내에 배치되는 형광층(160)의 색상이 나머지 픽셀 공간(PXS) 내에 배치되는 형광층(160)의 색상과 다를 수도 있다.
형광층(160)은 형광체가 분산된 수지 또는 형광체를 함유하는 필름을 포함할 수 있다. 예를 들어, 형광층(160)은 형광체 입자들이 소정의 농도로 균일하게 분산된 형광체 필름을 포함할 수 있다. 상기 형광체 입자들은 복수의 발광 구조물(120)로부터 방출되는 광의 파장을 변환시키는 파장 변환 물질일 수 있다. 형광체 입자의 밀도 향상 및 색 균일도 개선을 위하여 형광층(160)은 서로 다른 사이즈 분포를 갖는 2종 이상의 형광체 입자들을 포함할 수 있다.
예시적인 실시예들에 있어서, 형광체는 산화물계, 실리케이트계, 질화물계, 플루오라이트계 등 다양한 조성 및 컬러를 가질 수 있다. 예를 들어, 상기 형광체로서 β-SiAlON:Eu2+(녹색), (Ca,Sr)AlSiN3:Eu2+(적색), La3Si6N11:Ce3+(황색), K2SiF6:Mn4 +(적색), SrLiAl3N4:Eu(적색), Ln4-x(EuzM1-z)xSi12-yAlyO3+x+yN18-x-y (0.5≤x≤3, 0<z<0.3, 0<y≤4)(적색), K2TiF6:Mn4 +(적색), NaYF4:Mn4 +(적색), NaGdF4:Mn4 +(적색) 등이 사용될 수 있다. 그러나, 상기 형광체의 종류가 전술한 바에 한정되는 것은 아니다.
다른 실시예들에 있어서, 형광층(160) 상부에 양자점(quantum dot)과 같은 파장 변환 물질이 더 배치될 수 있다. 상기 양자점은 III-V 또는 II-VI 화합물 반도체를 이용하여 코어(Core)-쉘(Shell) 구조를 가질 수 있고, 예를 들어, CdSe, InP 등과 같은 코어(core)와 ZnS, ZnSe과 같은 쉘(shell)을 가질 수 있다. 또한, 상기 양자점은 코어 및 쉘의 안정화를 위한 리간드(ligand)를 포함할 수 있다.
배선 구조물(140) 상에는 지지 기판(170)이 배치될 수 있고, 지지 기판(170)과 배선 구조물(140) 사이에 접착층(172)이 배치될 수 있다. 예시적인 실시예들에서, 접착층(172)은 전기 절연성 물질, 예를 들어 실리콘 산화물, 실리콘 질화물, UV 경화성 물질과 같은 폴리머 물질, 또는 수지류를 포함할 수 있다. 일부 실시예들에서, 접착층(172)은 AuSn 또는 NiSi 등의 공융(eutectic) 접착 물질을 포함할 수 있다. 지지 기판(170)은 사파이어 기판, 유리 기판, 투명 전도성 기판, 실리콘 기판, 실리콘 카바이드 기판 등을 포함할 수 있으나, 이에 한정되지 않는다.
일반적으로, 차량용 헤드 램프 등의 지능형 조명 시스템을 위하여 복수의 발광 소자 칩을 포함하는 광원 모듈을 사용하며, 각각의 발광 소자 칩을 개별적으로 제어하여 주변 상황에 따라 다양한 조명 모드를 구현할 수 있다. 매트릭스 형태로 배열된 복수의 발광 소자를 사용하는 경우, 복수의 발광 소자 각각으로부터 방출되는 빛이 인접한 발광 소자에 혼입되거나 침투되는 현상이 발생할 수 있고, 광원 모듈의 콘트라스트 특성이 우수하지 못할 수 있다. 그러나 예시적인 실시예들에 따르면, 복수의 발광 구조물(120) 상에 격벽 구조물(WS)을 형성함에 의해 픽셀(PX)로부터 인접한 픽셀(PX)로 혼입되거나 침투되는 현상이 감소되거나 방지될 수 있다.
또한 격벽 구조물(WS)을 덮는 패시베이션층을 형성하는 공정에서, 격벽 구조물(WS)의 측벽 상에 형성되는 패시베이션층 부분의 두께보다 격벽 구조물(WS)의 상면 상에 형성되는 패시베이션층 부분의 두께가 더 커질 수 있다. 이러한 경우에 격벽 구조물(WS)의 상면 상에 형성되는 패시베이션층 부분이 광 도파부로 작용하여 하나의 픽셀(PX)로부터 방출되는 빛이 인접한 픽셀(PX)로 혼입하거나 침투하는 현상이 발생할 수 있다. 그러나 예시적인 실시예들에 따르면, 패시베이션 구조물(150)의 제1 부분(150P1)은 제2 부분(150P2)보다 더 작거나 같은 두께로 형성됨에 따라, 픽셀(PX)로부터 방출되는 빛이 패시베이션 구조물(150)의 제1 부분(150P1)을 통해 인접한 픽셀(PX)로 혼입되거나 침투되는 현상이 감소되거나 방지될 수 있다. 따라서 반도체 발광 소자(100)는 우수한 콘트라스트 특성을 가질 수 있다.
또한 격벽 구조물(WS)에 의해 형광층(160)이 각각의 픽셀 공간(PXS) 내에서 견고하게 고정될 수 있고, 반도체 발광 소자(100)가 차량용 헤드 램프로 사용되는 것과 같이 반복적인 진동 및 충격이 가해지는 환경 하에서도 반도체 발광 소자(100)의 신뢰성이 향상될 수 있다.
도 5 내지 도 11은 예시적인 실시예들에 따른 반도체 발광 소자들을 나타내는 단면도이다. 도 5 내지 도 11은 도 3의 CX2 부분의 단면에 대응되는 확대 단면도들이며, 도 5 내지 도 11에서, 도 1 내지 도 4에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 5는 예시적인 실시예들에 따른 반도체 발광 소자(100A)를 나타내는 단면도이다.
도 5를 참조하면, 패시베이션 구조물(150A)은 제1 패시베이션층(152A) 및 제2 패시베이션층(154A)을 포함하고, 제1 패시베이션층(152A)은 복수의 격벽(WSI) 각각의 상면(WST) 및 측벽(WSS) 상에 콘포말하게 배치되고, 제2 패시베이션층(154A)은 복수의 격벽(WSI) 각각의 측벽(WSS) 상에서 제1 패시베이션층(152A)을 커버하도록 배치될 수 있다. 제2 패시베이션층(154A)은 복수의 격벽(WSI) 각각의 상면(WST) 상에는 배치되지 않을 수 있다.
패시베이션 구조물(150A)은 복수의 격벽(WSI)의 각각의 상면(WST) 상에 배치되는 제1 부분(150P1), 복수의 격벽(WSI)의 각각의 측벽(WSS) 상에 배치되는 제2 부분(150P2), 및 복수의 발광 구조물(120)의 상면 상에 배치되는 제3 부분(150P3)을 포함할 수 있다. 제1 부분(150P1) 및 제3 부분(150P3)은 제1 패시베이션층(152A)의 단일층으로 구성되고, 제2 부분(150P2)은 제1 패시베이션층(152A)과 제2 패시베이션층(154A)의 이중층 구조로 구성될 수 있다. 제1 부분(150P1)의 제1 두께(t11a)는 제2 부분(150P2)의 제2 두께(t12a)보다 작거나 같을 수 있고, 제3 부분(150P3)의 제1 두께(t13a)는 제2 부분(150P2)의 제2 두께(t12a)보다 작거나 같을 수 있다.
도 5에 도시된 것과 같이, 제1 부분(150P1)에 포함되는 제1 패시베이션층(152A)의 일부분은 제2 부분(150P2)에 포함되는 제1 패시베이션층(152A)의 일부분과 동일하거나 유사한 두께를 가질 수 있다. 예를 들어, 제1 패시베이션층(152A)은 제1 부분(150P1), 제2 부분(150P2), 및 제3 부분(150P3) 내에서 상대적으로 균일한 두께로 형성될 수 있으나 이에 한정되는 것은 아니다.
예시적인 제조 공정에서, 복수의 격벽(WSI)의 상면(WST) 및 측벽(WSS)과 발광 구조물(120)의 상면 상에 제1 패시베이션층(152A)을 콘포말하게 형성하고, 이후 제1 패시베이션층(152A) 상에 제2 패시베이션층(154A)을 형성한 후, 제2 패시베이션층(154A)에 이방성 식각 공정을 수행하여 복수의 격벽(WSI)의 상면(WST) 및 발광 구조물(120)의 상면 상에 배치되는 제2 패시베이션층(154A) 부분을 제거하고, 복수의 격벽(WSI)의 측벽(WSS) 상에 배치되는 제2 패시베이션층(154A) 부분만을 남길 수 있다. 이에 의해 패시베이션 구조물(150A)의 제1 부분(150P1)은 광 도파부로 작용하기 위한 임계 두께보다 작은 두께를 가질 수 있다.
도시되지는 않았지만, 복수의 격벽(WSI)의 각각의 측벽(WSS) 상에는 측벽 반사층(도시 생략)이 배치될 수 있고, 상기 측벽 반사층 상에는 보호층(도시 생략)이 더 형성될 수 있다.
전술한 예시적인 실시예들에 따르면, 픽셀(PX)로부터 방출되는 빛이 패시베이션 구조물(150A)의 제1 부분(150P1)을 통해 인접한 픽셀(PX)로 혼입되거나 침투되는 현상이 감소되거나 방지될 수 있고, 반도체 발광 소자(100A)는 우수한 콘트라스트 특성을 가질 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 발광 소자(100B)를 나타내는 단면도이다.
도 6을 참조하면, 패시베이션 구조물(150B)은 제1 패시베이션층(152B) 및 제2 패시베이션층(154B)을 포함하고, 제1 패시베이션층(152B)은 복수의 격벽(WSI) 각각의 측벽(WSS) 상에 배치되고, 제2 패시베이션층(154B)은 제1 패시베이션층(152A)을 커버하며 복수의 격벽(WSI) 각각의 상면(WST) 및 측벽(WSS) 상에 콘포말하게 배치될 수 있다. 복수의 격벽(WSI) 각각의 상면(WST) 상에는 제1 패시베이션층(152B)이 배치되지 않으며, 복수의 격벽(WSI) 각각의 상면(WST)이 제2 패시베이션층(154B)과 접촉할 수 있다.
패시베이션 구조물(150B)의 제1 부분(150P1)의 제1 두께(t11b)는 제2 부분(150P2)의 제2 두께(t12b)보다 작거나 같을 수 있고, 제3 부분(150P3)의 제1 두께(t13b)는 제2 부분(150P2)의 제2 두께(t12b)보다 작거나 같을 수 있다.
도 6에 도시된 것과 같이, 제1 부분(150P1)에 포함되는 제2 패시베이션층(154B)의 일부분은 제2 부분(150P2)에 포함되는 제2 패시베이션층(154B)의 일부분과 동일하거나 유사한 두께를 가질 수 있다. 예를 들어, 제2 패시베이션층(154B)은 제1 부분(150P1), 제2 부분(150P2), 및 제3 부분(150P3) 내에서 상대적으로 균일한 두께로 형성될 수 있으나 이에 한정되는 것은 아니다.
예시적인 제조 공정에서, 복수의 격벽(WSI)의 상면(WST) 및 측벽(WSS)과 발광 구조물(120)의 상면 상에 제1 패시베이션층(152B)을 콘포말하게 형성하고, 제1 패시베이션층(152B)에 이방성 식각 공정을 수행하여 복수의 격벽(WSI)의 상면(WST) 및 발광 구조물(120)의 상면 상에 배치되는 제1 패시베이션층(152B) 부분을 제거하고, 복수의 격벽(WSI)의 측벽(WSS) 상에 배치되는 제1 패시베이션층(152B) 부분만을 남길 수 있다. 이후 복수의 격벽(WSI)의 상면(WST) 및 측벽(WSS)과 발광 구조물(120)의 상면 상에 제1 패시베이션층(152B)을 덮도록 제2 패시베이션층(154B)을 형성할 수 있다. 이에 의해 패시베이션 구조물(150B)의 제1 부분(150P1)은 광 도파부로 작용하기 위한 임계 두께보다 작은 두께를 가질 수 있다.
도시되지는 않았지만, 복수의 격벽(WSI)의 각각의 측벽(WSS) 상에는 측벽 반사층(도시 생략)이 배치될 수 있고, 상기 측벽 반사층 상에는 보호층(도시 생략)이 더 형성될 수 있다.
전술한 예시적인 실시예들에 따르면, 픽셀(PX)로부터 방출되는 빛이 패시베이션 구조물(150B)의 제1 부분(150P1)을 통해 인접한 픽셀(PX)로 혼입되거나 침투되는 현상이 감소되거나 방지될 수 있고, 반도체 발광 소자(100B)는 우수한 콘트라스트 특성을 가질 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 발광 소자(100C)를 나타내는 단면도이다.
도 7을 참조하면, 패시베이션 구조물(150C)은 제1 패시베이션층(152C), 제2 패시베이션층(154C), 및 제3 패시베이션층(156C)을 포함할 수 있다.
제3 패시베이션층(156C)은 제3 절연 물질을 포함할 수 있고, 상기 제3 절연 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 알루미늄 질화물 중 적어도 하나를 포함할 수 있다. 예시적인 실시예들에서, 제3 패시베이션층(156C)에 포함되는 상기 제3 절연 물질은 제2 패시베이션층(154C)에 포함되는 제2 절연 물질과 다를 수 있고, 상기 제3 절연 물질은 제1 패시베이션층(152C)에 포함되는 제1 절연 물질과 동일할 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 패시베이션 구조물(150C)은 SiO2/Al2O3/SiO2, SiON/Al2O3/SiON, SiNx/Al2O3/SiNx, Al2O3/SiO2/Al2O3, Al2O3/SiON/Al2O3, Al2O3/SiNx/Al2O3, SiO2/AlN/SiO2, SiON/AlN/SiON, SiNx/AlN/SiNx, SiO2/SiNx/SiO2, Al2O3/AlN/Al2O3 의 적층 구조 등으로 구성될 수 있다.
패시베이션 구조물(150C)의 제1 부분(150P1)의 제1 두께(t11c)는 제2 부분(150P2)의 제2 두께(t12c)보다 작거나 같을 수 있고, 제3 부분(150P3)의 제1 두께(t13c)는 제2 부분(150P2)의 제2 두께(t12c)보다 작거나 같을 수 있다. 도 7에 도시된 것과 같이, 제1 부분(150P1)에 포함되는 제1 패시베이션층(152C), 제2 패시베이션층(154C), 및 제3 패시베이션층(156C) 각각의 두께가 제2 부분(150P2)에 포함되는 제1 패시베이션층(152C), 제2 패시베이션층(154C), 및 제3 패시베이션층(156C) 각각의 두께보다 작을 수 있다. 다른 실시예들에서, 도 7에 도시된 것과는 달리, 제1 패시베이션층(152C), 제2 패시베이션층(154C), 및 제3 패시베이션층(156C) 중 적어도 하나가 제2 부분(150P2)에만 포함되지 제1 부분(150P1)에 포함되지 않을 수 있다.
다른 실시예들에서, 패시베이션 구조물(150C)은 제1 패시베이션층(152C)과 제2 패시베이션층(154C)가 교대로 적층된 복수 쌍의 적층 구조로 형성될 수도 있다. 예를 들어, 패시베이션 구조물(150C)이 제1 및 제2 패시베이션층(152C, 154C)의 2쌍의 적층 구조로 형성되는 경우 패시베이션 구조물(150C)의 제2 부분(150P2)은 SiO2/Al2O3/SiO2/Al2O3, SiON/Al2O3/SiON/Al2O3, SiNx/Al2O3/SiNx/Al2O3, Al2O3/SiO2/Al2O3/SiO2, Al2O3/SiON/Al2O3/SiON, Al2O3/SiNx/Al2O3/SiNx, SiO2/AlN/SiO2/AlN, SiON/AlN/SiON/AlN, SiNx/AlN/SiNx/AlN, SiO2/SiNx/SiO2/SiNx, Al2O3/AlN/Al2O3/AlN 의 적층 구조 등으로 구성될 수 있다.
예시적인 실시예들에서, 패시베이션 구조물(150C)은 제1 및 제2 패시베이션층(152C, 154C)의 2 내지 10 쌍의 적층 구조로 형성될 수 있고, 제1 패시베이션층(152C)과 제2 패시베이션층(154C) 각각은 약 10 내지 300 nm의 두께를 가질 수 있고, 패시베이션 구조물(150C)의 제1 부분(150P1)의 제1 두께(t13c)는 약 0.1 내지 2 마이크로미터일 수 있다.
도시되지는 않았지만, 복수의 격벽(WSI)의 각각의 측벽(WSS) 상에는 측벽 반사층(도시 생략)이 배치될 수 있고, 상기 측벽 반사층 상에는 보호층(도시 생략)이 더 형성될 수 있다.
전술한 예시적인 실시예들에 따르면, 픽셀(PX)로부터 방출되는 빛이 패시베이션 구조물(150C)의 제1 부분(150P1)을 통해 인접한 픽셀(PX)로 혼입되거나 침투되는 현상이 감소되거나 방지될 수 있고, 반도체 발광 소자(100C)는 우수한 콘트라스트 특성을 가질 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 발광 소자(100D)를 나타내는 단면도이다.
도 8을 참조하면, 복수의 격벽(WSI)의 각각의 측벽(WSS) 상에는 측벽 반사층(164)이 배치될 수 있다. 측벽 반사층(164)은 복수의 발광 구조물(120)에서 방출되는 광을 반사시키는 역할을 수행할 수 있다. 측벽 반사층(164) 상에는 보호층(166)이 더 형성될 수 있다.
예시적인 실시예들에서, 측벽 반사층(164)은 Ag, Al, Ni, Cr, Au, Pt, Pd, Sn, W, Rh, Ir, Ru, Mg, Zn, 및 이들의 조합을 포함하는 금속층일 수 있다. 다른 실시예들에서, 측벽 반사층(164)은 티타늄 산화물 또는 알루미늄 산화물 등의 금속 산화물이 함유된 PPA(polyphthalamide)와 같은 수지층일 수 있다. 다른 실시예들에서, 측벽 반사층(164)은 분산 브래그 반사층(distributed Bragg reflector layer)일 수 있다. 예를 들어, 상기 분산 브래그 반사층은 굴절율이 다른 복수의 절연막이 수 내지 수백 회 반복하여 적층된 구조를 가질 수 있다. 상기 분산 브래그 반사층 내에 포함되는 상기 절연막은 각각 SiO2, SiN, SiOxNy, TiO2, Si3N4, Al2O3, TiN, AlN, ZrO2, TiAlN, TiSiN 등의 산화물 또는 질화물 및 그 조합을 포함할 수 있다. 보호층(166)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 알루미늄 질화물 중 적어도 하나를 포함할 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 발광 소자(100E)를 나타내는 단면도이다.
도 9를 참조하면, 복수의 격벽(WSI)의 각각의 측벽(WSS)은 돌출부(WSP)를 포함할 수 있다. 예를 들어, 돌출부(WSP)는 복수의 격벽(WSI)의 측벽의 적어도 일부분에 일정한 간격으로 배치될 수 있다. 패시베이션 구조물(150) 또한 돌출부(WSP)의 형상을 따라 콘포말하게 형성될 수 있고, 복수의 픽셀 공간(PXS)을 채우는 형광층(160)의 측벽 또한 돌출부(WSP)의 형상에 대응되는 오목부(도시 생략)를 포함할 수 있다. 복수의 격벽(WSI)이 돌출부(WSP)를 포함하기 때문에, 이에 대면하는 형광층(160)과의 접촉 면적이 더 증가될 수 있고, 형광층(160)이 격벽 구조물(WS)에 견고히 고정될 수 있다.
예시적인 실시예들에 따르면, 기판(110)(도 18a 참조) 상에 발광 적층체(120L)를 형성한 후에, 기판(110)의 일부분을 식각함으로써 격벽 구조물(WS)을 형성할 수 있다. 기판(110)의 식각 공정에서 사용되는 식각 조건에 따라, 잔류하는 격벽 구조물(WS)의 측벽 상에 돌출부(WSP)가 형성될 수 있다.
도시되지는 않았지만, 복수의 격벽(WSI)의 각각의 측벽(WSS) 상에는 측벽 반사층(도시 생략)이 배치될 수 있고, 상기 측벽 반사층 상에는 보호층(도시 생략)이 더 형성될 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 발광 소자(100F)를 나타내는 단면도이다.
도 10을 참조하면, 복수의 발광 구조물(120)은 복수의 격벽(WSI)과 수직 오버랩되지 않도록 상대적으로 큰 이격 거리(s11f)로 배치될 수 있다. 예를 들어 복수의 발광 구조물(120) 사이의 이격 거리(s11f)는 복수의 격벽(WSI) 각각의 제1 폭(w11)보다 더 클 수 있다. 소자 분리 영역(IAF)이 복수의 격벽(WSI)보다 더 큰 폭으로 형성됨에 따라, 복수의 격벽(WSI) 각각의 바닥면은 리세스 영역(RS)(도 4 참조)이 형성되지 않고, 상대적으로 평탄할 수 있다.
하부 반사층(136)은 복수의 격벽(WSI) 하부와 소자 분리 영역(IAF)의 내벽 상에 콘포말하게 배치될 수 있고, 이에 따라 복수의 격벽(WSI)과 발광 구조물(120) 사이의 공간을 통해, 또는 복수의 발광 구조물(120)의 측벽을 통해 방출되는 빛을 반사시켜 복수의 픽셀 공간(PX) 내로 재지향시키는(redirect) 역할을 할 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 발광 소자(100G)를 나타내는 단면도이다.
도 11을 참조하면, 소자 분리 영역(IAG)에 발광 구조물(120)과 이에 인접한 발광 구조물(120)을 서로 연결하는 연결부(120GP)가 배치될 수 있다. 연결부(120GP)는 복수의 격벽(WSI) 각각보다 낮은 레벨에 배치될 수 있고, 소자 분리 영역(IAG)은 복수의 격벽(WSI) 각각보다 더 큰 폭으로 형성되므로, 하나의 픽셀(PX)에서 방출되는 빛이 인접한 픽셀(PX)로 혼입되거나 침투되는 현상이 감소되거나 방지될 수 있다. 연결부(120GP)는, 발광 적층체(120L)(도 18a 참조)를 복수의 발광 구조물(120)로 분리하기 위한 식각 공정에서 발광 적층체(120L)를 부분적으로 관통하는 소자 분리 영역(IAG)을 형성할 때 잔류하는 발광 적층체(120L)의 일부분일 수 있고, 예를 들어 제1 도전형 반도체층(122)의 일부분일 수 있다.
형광층(160G)은 복수의 격벽(WSI)보다 낮은 레벨에 배치되는 상면을 가질 수 있다. 예를 들어, 형광층(160G)의 상면과 복수의 격벽(WSI)의 상면의 높이 차이는 약 0.1 내지 50 마이크로미터일 수 있다.
도시되지는 않았지만, 복수의 격벽(WSI)의 각각의 측벽(WSS) 상에는 측벽 반사층(도시 생략)이 배치될 수 있고, 상기 측벽 반사층 상에는 보호층(도시 생략)이 더 형성될 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 발광 소자(200)를 나타내는 단면도이다. 도 13은 도 12의 CX3 부분의 확대도이다.
도 12 및 도 13을 참조하면, 격벽 구조물(WSA)은 복수의 격벽(WSIA)과 주변 격벽(WSOA)을 포함하고, 복수의 격벽(WSIA)과 주변 격벽(WSOA)은 상측에 트렌치(WSH)를 구비할 수 있다. 트렌치(WSH)는 대략 1 내지 25 마이크로미터의 깊이를 가지며 수직 방향으로 연장될 수 있다.
패시베이션 구조물(250)은 복수의 격벽(WSIA)의 상면(WST) 상에 배치되는 제1 부분(250P1), 복수의 격벽(WSIA)의 측벽(WSS) 상에 배치되는 제2 부분(250P2), 복수의 발광 구조물(120)의 상면 상에(또는 복수의 발광 구조물(120)과 형광층(160) 사이에) 배치되는 제3 부분(250P3)을 포함하고, 트렌치(WSH)의 양 측벽 상에 배치되는 제1 수직 연장부(250V1) 및 제2 수직 연장부(250V2)를 더 포함할 수 있다.
제1 수직 연장부(250V1)와 제2 수직 연장부(250V2)는 갭(250G)을 사이에 두고 이격되어 배치될 수 있다. 도 13에는 갭(250G) 내부가 빈 공간인 것으로 도시되었으나, 일부 실시예들에서, 복수의 격벽(WSIA)의 각각의 측벽(WSS) 상에는 측벽 반사층(164)(도 8 참조)이 배치될 수 있고, 갭(250G) 내부에 측벽 반사층(164)(도 8 참조) 등이 배치될 수도 있다. 측벽 반사층(164) 상에는 보호층(166)(도 8 참조)이 더 형성될 수 있다.
패시베이션 구조물(250)은 제1 패시베이션층(252)과 제2 패시베이션층(254)을 포함하고, 제1 패시베이션층(252)과 제2 패시베이션층(254)은 트렌치(WSH)의 측벽 및 바닥부 상에도 콘포말하게 배치될 수 있다. 제1 및 제2 패시베이션층(252, 254)에 대한 상세한 설명은 도 2 내지 도 4를 참조로 설명한 제1 및 제2 패시베이션층(152, 154)에 대한 설명을 참조할 수 있다.
갭(250G)은 인접한 두 픽셀(PX) 사이의 광 도파 경로를 차단하는 쉴드(shield)로 작용할 수 있다. 예를 들어, 하나의 픽셀(PX) 내에서 방출되는 빛이 패시베이션 구조물(250)의 제1 부분(250P1)을 통해 인접한 픽셀(PX)을 향해 침투하더라도 갭(250G)에 의해 인접한 픽셀(PX)로의 도파 경로가 차단될 수 있다. 따라서 패시베이션 구조물(250)의 제1 부분(250P1)을 통해 발생할 수 있는 인접한 픽셀(PX) 간의 원치 않는 빛의 크로스토크(cross-talk)가 방지될 수 있고, 반도체 발광 소자(200)는 우수한 콘트라스트 특성을 가질 수 있다.
도 14는 예시적인 실시예들에 따른 반도체 발광 소자(200A)를 나타내는 단면도이다. 도 14는 도 12의 CX3 부분의 단면에 대응되는 확대 단면도들이며, 도 14에서, 도 1 내지 도 13에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 14를 참조하면, 패시베이션 구조물(250A)은 제1 패시베이션층(252A) 및 제2 패시베이션층(254A)을 포함하고, 제2 패시베이션층(254A)은 복수의 격벽(WSIA) 각각의 상면(WST) 및 트렌치(WSH)의 바닥면 상에는 배치되지 않을 수 있다.
예시적인 제조 공정에서, 복수의 격벽(WSIA)의 상면(WST) 및 측벽(WSS), 트렌치(WSH)의 내벽과 발광 구조물(120)의 상면 상에 제1 패시베이션층(252A)을 콘포말하게 형성할 수 있다. 이후 제1 패시베이션층(252A) 상에 제2 패시베이션층(254A)을 형성한 후, 제2 패시베이션층(254A)에 이방성 식각 공정을 수행하여 복수의 격벽(WSI)의 상면(WST), 트렌치(WSH)의 바닥면 및 발광 구조물(120)의 상면 상에 배치되는 제2 패시베이션층(254A) 부분을 제거하고, 복수의 격벽(WSI)의 측벽(WSS) 및 트렌치(WSH)의 양 측벽 상에 제2 패시베이션층(254A)을 남길 수 있다.
일부 실시예들에서, 복수의 격벽(WSIA)의 각각의 측벽(WSS) 상에는 측벽 반사층(164)(도 8 참조)이 배치될 수 있고, 갭(250G) 내부에 측벽 반사층(164)(도 8 참조) 등이 배치될 수도 있다. 측벽 반사층(164) 상에는 보호층(166)(도 8 참조)이 더 형성될 수 있다.
다른 실시예들에서, 도 12 내지 도 14를 참조로 설명한 격벽 구조물(WSA)이도 6 내지 도 11을 참조로 설명한 반도체 발광 소자(100B, 100C, 100D, 100E, 100F, 100G)에 채용될 수도 있다.
도 15는 예시적인 실시예들에 따른 반도체 발광 소자(300)를 나타내는 단면도이고, 도 16은 도 15의 CX4 부분의 확대도이다.
도 15 및 도 16을 참조하면, 반도체 발광 소자(300)는 제1 도전형 반도체층(122)과 격벽 구조물(WS) 사이에 배치되는 버퍼 구조물(BS)을 더 포함할 수 있다. 버퍼 구조물(BS)은 격벽 구조물(WS)의 바닥면으로부터 제1 도전형 반도체층(122)을 향해 순차적으로 배치되는 핵 생성층(310), 전위 제거 구조체(320), 및 버퍼층(330)을 포함할 수 있다. 전위 제거 구조체(320)는 제1 전위 제거 물질층(322) 및 제2 전위 제거 물질층(324)을 포함할 수 있다. 도 16에서는 한 개의 전위 제거 구조체(320)가 핵 생성층(310) 및 버퍼층(330) 사이에 배치되는 것이 예시적으로 도시되었으나, 다른 실시예들에서, 버퍼 구조물(BS)은 둘 또는 그 이상의 전위 제거 구조체(320)를 포함하고, 예를 들어, 핵 생성층(310) 및 버퍼층(330) 사이에 복수의 제1 전위 제거 물질층(322) 및 복수의 제2 전위 제거 물질층(324)이 교대로 반복되어 배치될 수도 있다.
예시적인 실시예들에서, 핵 생성층(310)은 결정 성장의 핵을 형성하거나 전위 제거 구조체(320)의 웨팅을 돕기 위한 층일 수 있고, 예를 들어 AlN를 포함할 수 있다. 제1 전위 제거 물질층(322)은 BxAlyInzGa1-x-y-zN(0≤x<1, 0<y<1, 0≤z<1, 0≤x+y+z<1)를 포함할 수 있고, 일부 실시예에서, 제1 전위 제거 물질층(322) 내의 Al 조성은 약 20 원자% 내지 약 75 원자% 일 수 있다. 제2 전위 제거 물질층(324)은 제1 전위 제거 물질층(322)의 격자 상수와 다른 격자 상수를 가질 수 있고, 예를 들어 AlN를 포함할 수 있다. 제1 전위 제거 물질층(32)과 제2 전위 제거 물질층(324) 사이의 계면에서, 이러한 층들의 격자 상수 차이에 의해 전위가 벤딩되거나 전위의 반 루프(half loop)가 형성되어 전위가 감소될 수 있다. 제2 전위 제거 물질층(324)의 두께는 핵 생성층(310)의 두께보다 작을 수 있고, 이에 따라 제2 전위 제거 물질층(324) 내에 생성되는 인장 응력이 감소되어 크랙 형성이 방지될 수 있다.
버퍼층(330)은 버퍼 구조물(BS) 상에 형성되는 층(예를 들어, 제1 도전형 반도체층(122))과 제2 전위 제거 물질층(324) 사이의 격자 상수 차이 및 열 팽창 계수 차이를 완충할 수 있다. 예를 들어, 버퍼층(330)은 BxAlyInzGa1-x-y-zN(0≤x<1, 0<y<1, 0≤z<1, 0≤x+y+z<1)를 포함할 수 있다. 일부 실시예에서, 버퍼층(330) 내의 Al 조성은 약 20 원자% 내지 약 75 원자% 일 수 있다.
예시적인 실시예들에 따르면, 버퍼 구조물(BS)에 의해 복수의 발광 구조물(120) 내에 크랙이 발생하는 것이 방지될 뿐만 아니라 복수의 발광 구조물(120) 내로 전위가 전파되는 것이 방지되어 발광 구조물(120)의 결정 품질이 향상될 수 있다.
예시적인 실시예들에서, 지지 구조물(360)의 상면 상에 제1 접착층(352)을 사이에 두고 배선 구조물(140)이 배치될 수 있고, 지지 구조물(360)의 바닥면 상에 제2 접착층(354)을 사이에 두고 인쇄 회로 기판(370)이 배치될 수 있다. 지지 구조물(360)은 지지 기판(362), 제1 절연층(364) 및 제2 절연층(366)을 포함할 수 있고, 제1 절연층(364)은 제1 접착층(352)과 접촉하고, 제2 절연층(366)은 제2 접착층(354)과 접촉할 수 있다.
지지 기판(362)은 절연성 기판 또는 도전성 기판을 포함할 수 있고, 적어도 수 MΩ의 전기적 저항, 예를 들면 적어도 50 MΩ의 전기적 저항을 가질 수 있다. 예를 들면, 지지 기판(362)은 도핑된 실리콘, 도핑되지 않은 실리콘, Al2O3, 텅스텐(W), 구리(Cu), BT(Bismaleimide Triazine) 수지, 에폭시 수지, 폴리이미드, 액정 폴리머(liquid crystal polymer), 동박 적층 필름(copper clad laminate), 또는 이들의 조합을 포함할 수 있다. 지지 기판(362)은 수직 방향(Z 방향)에서 적어도 150 μm의 두께, 예를 들면 약 200 μm 내지 약 400 μm의 두께를 가질 수 있다.
제1 절연층(364) 및 제2 절연층(366)은 각각 적어도 수십 MΩ의 전기적 저항, 예를 들면 적어도 50 MΩ의 전기적 저항을 가질 수 있다. 예를 들면, 제1 절연층(364) 및 제2 절연층(366)은 각각 SiO2, Si3N4, Al2O3, HfSiO4, Y2O3, ZrSiO4, HfO2, ZrO2, Ta2O5, La2O3, 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에 따르면, 지지 구조물(360)은 상대적으로 큰 전기적 저항을 가지므로, 배선 구조물(140)로부터 지지 구조물(360)을 통해 인쇄 회로 기판(370)까지 수직 방향을 따라 원치 않는 통전에 기인한 고장이 발생하는 것을 방지할 수 있다.
도 17은 예시적인 실시예들에 따른 반도체 발광 소자(400)를 나타내는 평면도이다.
도 17을 참조하면, 반도체 발광 소자(400)는 복수의 셀 블록(BLK1~BLK9)을 포함하고, 복수의 셀 블록(BLK1~BLK9) 중 적어도 하나에 포함되는 발광 셀들의 개수가 다른 셀 블록(BLK1~BLK9)에 포함되는 발광 셀들의 개수와 다를 수 있다. 예시적인 실시예에서, 반도체 발광 소자(400)는 픽셀 영역(PXR)의 중앙에 배치되고, 다른 셀 블록에 비해 상대적으로 적은 수의 발광 셀들을 포함하는 특정 셀 블록(BLK7)을 포함할 수 있다. 예를 들어, 반도체 발광 소자(400)가 자동차 헤드램프용 광원 모듈 내에 포함되어 사용될 때, 이러한 광원 모듈은 사용자가 주행하는 방향으로 사용자 정면의 중앙 영역은 빛을 상대적으로 강하게 조사할 필요가 있으므로, 픽셀 영역(PXR)의 중앙에 배치되는 특정 셀 블록(BLK7)에 상대적으로 높은 전류를 인가할 수 있다. 픽셀 영역(PXR)의 중앙에 배치되는 특정 셀 블록(BLK7)이 상대적으로 적은 수의 발광 셀들을 포함함으로써 상기 특정 셀 블록에 상대적으로 높은 전류가 인가되더라도 상기 특정 셀 블록에 의한 전체 전력 소모를 감소시킬 수 있다.
예시적인 실시예에서, 반도체 발광 소자(400)는 픽셀 영역(PXR)의 외곽에 배치되고, 다른 셀 블록에 비해 적은 수의 발광 셀을 포함하는 특정 셀 블록(BLK1, BLK4)을 포함할 수도 있다. 사용자가 주행하는 방향에서 사용자 정면의 상부 외곽 영역은 빛을 조사할 필요성이 낮을 수 있다. 픽셀 영역(PXR)의 외곽에 배치되는 특정 셀 블록(BLK1, BLK4)은 다른 셀 블록에 비해 상대적으로 발광 셀을 적게 포함함으로써, 발광 소자를 포함하는 광원 모듈은 불필요한 영역에 별도로 빛을 조사하지 않을 수 있다.
예시적인 실시예에서, 복수의 셀 블록들(BLK1~BLK9)은 제1 행 및 제2 행의 총 2행으로 배열될 수 있고, 제1 행에 배치되는 셀 블록들에 포함되는 발광 셀들 중 Y 방향으로 인접하게 배치되는 발광 셀들은 서로 동시에 구동(온(on) 상태)되거나 구동하지 않을(오프(off) 상태) 수 있다. 예시적인 실시예에서, 제1 행에 배치되는 셀 블록들에 포함되는 발광 셀들 중 Y 방향으로 인접하게 배치되는 발광 셀들 사이에는 격벽 구조물(WS)이 형성되지 않을 수도 있다.
예시적인 실시예들에서, 반도체 발광 소자(400)는 위에서 볼 때, 대략 직사각형 형상을 가질 수 있다. 예시적인 실시예들에서, 반도체 발광 소자(400)의 X 방향 폭(L1)은 Y 방향 폭(L2)의 약 1.1배 이상일 수 있다. 예시적인 실시예들에서, 반도체 발광 소자(400)의 X 방향 폭(L1)은 Y 방향 폭(L2)의 약 100배 이하일 수 있다. 예시적인 실시예들에 따르면, 반도체 발광 소자(400)의 두께(즉, Z 방향 길이)는 수십 내지 수백 ㎛일 수 있고, X 방향 폭(L1)의 약 1/10 이하일 수 있다. 예시적인 실시예들에 따른 반도체 발광 소자(400)는 물리적 스트레스에 대한 저항이 최적화된 치수를 가질 수 있고, 반도체 발광 소자(400)의 휨을 최소화될 수 있다.
도 18a 내지 도 18m은 예시적인 실시예들에 따른 반도체 발광 소자(100)의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다. 도 18a 내지 도 18m은 도 2의 A1-A1' 선을 따라 자른 단면에 대응하는 단면도들이다.
도 18a를 참조하면, 기판(110) 상에 발광 적층체(120L)를 형성할 수 있다.
예시적인 실시예들에서, 기판(110)은 실리콘(Si) 기판, 실리콘 카바이드(SiC) 기판, 사파이어 기판, 갈륨 질화물(GaN) 기판 등을 포함할 수 있다. 기판(110)은 픽셀 영역(PXR)과 패드 영역(PDR)을 포함할 수 있고, 평면도에서 픽셀 영역(PXR)의 적어도 일측에(예를 들어 양측 또는 둘레에) 패드 영역(PDR)이 배치될 수 있다.
발광 적층체(120L)는 기판(110)의 상면 상에 순차적으로 형성되는 제1 도전형 반도체층(122), 활성층(124), 및 제2 도전형 반도체층(126)을 포함할 수 있다.
도 18b를 참조하면, 발광 적층체(120L) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 발광 적층체(120L)의 일부분을 제거하여 개구부(E)를 형성할 수 있다. 개구부(E)는 제1 도전형 반도체층(122)의 상면을 노출할 수 있다. 개구부(E)는 기판(110)의 패드 영역(PDR) 상에는 형성되지 않을 수 있다.
이후 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 발광 적층체(120L)의 일부분을 제거하여 소자 분리 영역(IA)을 형성할 수 있다. 이 때 소자 분리 영역(IA)에 의해 이격되어 배치되는 복수의 발광 구조물(120)이 형성될 수 있다.
예시적인 실시예들에서, 소자 분리 영역(IA)를 형성하는 공정은 블레이드에 의해 수행될 수 있으나, 이에 한정되는 것은 아니다. 도 18b에 도시된 바와 같이, 소자 분리 영역(IA)의 형성 공정에 의해 얻어지는 복수의 발광 구조물(120)의 측단면 형상은 상부가 하부보다 짧은 사다리꼴 형상일 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 소자 분리 영역(IA)의 형성 공정에서 기판(110)의 일부분이 함께 제거되어 기판(110)에 리세스 영역(RS)이 형성될 수 있다.
도 18c를 참조하면, 복수의 발광 구조물(120)을 콘포말하게 덮는 절연 라이너(132)를 형성할 수 있다. 이후, 절연 라이너(132)의 일부분을 제거하여 제2 도전형 반도체층(126)의 상면을 노출하고, 제2 도전형 반도체층(126)의 노출된 상면에 각각 제2 콘택(134B)을 형성할 수 있다. 제2 콘택(134B)은 Ag, Al, Ni, Cr, Au, Pt, Pd, Sn, W, Rh, Ir, Ru, Mg, Zn, Ti, Cu 및 이들의 조합을 사용하여 형성할 수 있다. 일부 실시예들에서, 제2 콘택(134B)을 형성하기 전에 제2 도전형 반도체층(126)의 상면 상에 도전성 오믹 물질로 형성되는 오믹 금속층을 더 형성할 수도 있다.
이후 개구부(E) 내에서 절연 라이너(132)의 일부분을 제거하여 제1 도전형 반도체층(122)의 상면을 노출하고, 제1 도전형 반도체층(122)의 노출된 상면에 각각 제1 콘택(134A)을 형성할 수 있다. 제1 콘택(134A)은 Ag, Al, Ni, Cr, Au, Pt, Pd, Sn, W, Rh, Ir, Ru, Mg, Zn, Ti, Cu 및 이들의 조합을 사용하여 형성할 수 있다. 일부 실시예들에서, 제1 콘택(134A)을 형성하기 전에 제1 도전형 반도체층(122)의 상면 상에 도전성 오믹 물질로 형성되는 오믹 금속층을 더 형성할 수도 있다.
이후 절연 라이너(132) 상에 소자 분리 영역(IA)의 내벽을 따라 하부 반사층(136)을 형성할 수 있다. 다른 실시예들에서, 하부 반사층(136)은 제1 콘택(134A)을 형성하는 공정에서 동시에 형성될 수도 있거나 제2 콘택(134B)을 형성하는 공정에서 동시에 형성될 수도 있다.
도 18d를 참조하면, 절연 라이너(132), 제1 콘택(134A), 제2 콘택(134B), 및 하부 반사층(136) 상에 배선 구조물(140)을 형성할 수 있다. 예를 들어, 절연 라이너(132), 제1 콘택(134A), 제2 콘택(134B), 및 하부 반사층(136) 상에 도전층(도시 생략)을 형성하고, 상기 도전층을 패터닝하여 배선층(144)을 형성하고, 배선층(144)을 덮는 절연층(142)을 형성하는 공정을 반복하여 복수의 배선층(144)과 복수의 절연층(142)으로 구성된 배선 구조물(140)을 형성할 수 있다. 예시적인 실시예들에서, 복수의 배선층(144) 중 적어도 일부분은 도금 공정에 의해 형성될 수 있다.
도 18e를 참조하면, 배선 구조물(140) 상에 접착층(172)이 형성되고, 접착층(172) 상에 지지 기판(170)이 부착될 수 있다. 이후, 기판(110)의 발광 구조물(120)과 접촉하는 표면과 반대되는 표면이 위를 향하도록 지지 기판(170)과 부착된 발광 구조물(120)을 뒤집을 수 있다. 이후, 그라인딩 공정에 의해 기판(110)의 일부 두께만큼을 제거할 수 있다.
도 18f를 참조하면, 기판(110) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 기판(110)의 일부분을 제거함으로써 기판(110)의 픽셀 영역(PXR) 상에 복수의 픽셀 공간(PXS)을 형성할 수 있다. 픽셀 영역(PXR)에서 복수의 픽셀 공간(PXS) 사이에 배치되는 기판(110)의 일부분은 복수의 격벽(WSI)으로 지칭할 수 있다.
복수의 격벽(WSI)은 소자 분리 영역(IA)와 수직 오버랩되도록 배치될 수 있고, 복수의 픽셀 공간(PXS) 각각 내에 복수의 발광 구조물(120)이 배치될 수 있다. 복수의 픽셀 공간(PXS) 바닥부에는 제1 도전형 반도체층(122)의 상면, 즉 복수의 발광 구조물(120)의 상면이 노출될 수 있다.
이후, 복수의 픽셀 공간(PXS) 바닥부에 노출되는 제1 도전형 반도체층(122)에 식각 공정을 수행하여 요철부(120P)가 형성될 수 있다. 그러나 다른 실시예들에서 요철부(120P)의 형성을 위한 식각 공정은 생략될 수도 있다.
다른 실시예들에서, 복수의 격벽(WSI)의 상측 일부분을 더 제거하여 복수의 격벽(WSI)의 상면(WST)으로부터 수직 방향으로 연장되는 트렌치(WSH)(도 12 참조)를 더 형성할 수 있다. 이러한 경우에 도 12 및 도 13을 참조로 설명한 반도체 발광 소자(200)가 형성될 수 있다.
도 18g를 참조하면, 복수의 격벽(WSI) 및 기판(110) 상에 제1 패시베이션층(152)을 형성할 수 있다. 제1 패시베이션층(152)은 복수의 격벽(WSI)의 상면(WST) 및 측벽(WSS) 상에, 그리고 복수의 발광 구조물(120)의 상면 상에 형성될 수 있다.
예시적인 실시예들에서, 제1 패시베이션층(152)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 알루미늄 질화물 중 적어도 하나인 제1 절연 물질을 사용하여 형성될 수 있다. 제1 패시베이션층(152)은 원자층 적층(ALD) 공정, 화학 기상 증착(CVD) 공정 등을 사용하여 형성될 수 있다.
도 18h를 참조하면, 제1 패시베이션층(152)에 이방성 식각 공정 또는 트리밍 공정을 수행하여, 복수의 격벽(WSI)의 상면(WST) 및 복수의 발광 구조물(120)의 상면 상에 배치되는 제1 패시베이션층(152)의 두께를 감소시킬 수 있다.
일부 실시예들에서, 복수의 격벽(WSI)의 상면(WST) 및 복수의 발광 구조물(120)의 상면 상에 배치되는 제1 패시베이션층(152) 부분을 완전히 제거하고 복수의 격벽(WSI)의 측벽(WSS) 상에 제1 패시베이션층(152B)을 남길 수 있고, 이러한 경우에 도 6을 참조로 설명한 반도체 발광 소자(100B)가 형성될 수 있다.
도 18i를 참조하면, 제1 패시베이션층(152) 상에 제2 패시베이션층(154)을 형성할 수 있다. 제2 패시베이션층(154)은 복수의 격벽(WSI)의 상면(WST) 및 측벽(WSS) 상에, 그리고 복수의 발광 구조물(120)의 상면 상에 형성될 수 있다.
예시적인 실시예들에서, 제2 패시베이션층(154)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 알루미늄 질화물 중 적어도 하나인 제2 절연 물질을 사용하여 형성될 수 있다. 제2 절연 물질은 제1 패시베이션층(152)을 구성하는 제1 절연 물질과는 다를 수 있다. 제2 패시베이션층(154)은 원자층 적층(ALD) 공정, 화학 기상 증착(CVD) 공정 등을 사용하여 형성될 수 있다.
도 18j를 참조하면, 제2 패시베이션층(154)에 이방성 식각 공정 또는 트리밍 공정을 수행하여, 복수의 격벽(WSI)의 상면(WST) 및 복수의 발광 구조물(120)의 상면 상에 배치되는 제2 패시베이션층(154)의 두께를 감소시킬 수 있다.
도시되지는 않았지만, 기판(110)의 상면 및 복수의 픽셀 공간(PXS) 내벽 상에 금속층(도시 생략)을 형성하고, 상기 금속층에 이방성 식각 공정을 수행하여 복수의 픽셀 공간(PXS)의 측벽(또는 제2 패시베이션층(154)의 측벽) 상에 측벽 반사층(164)(도 8 참조)을 형성할 수 있다. 예를 들어, 측벽 반사층(164)은 Ag, Al, Ni, Cr, Au, Pt, Pd, Sn, W, Rh, Ir, Ru, Mg, Zn, 및 이들의 조합을 사용하여 형성할 수 있다. 이후 측벽 반사층(164)과 복수의 픽셀 공간(PXS) 내벽 상에 보호층(166)(도 8 참조)을 형성할 수 있다.
다른 일부 실시예들에서, 복수의 격벽(WSI)의 상면(WST) 및 복수의 발광 구조물(120)의 상면 상에 배치되는 제2 패시베이션층(154) 부분을 완전히 제거하고 복수의 격벽(WSI)의 측벽(WSS) 상에 제2 패시베이션층(154)을 남길 수 있고, 이러한 경우에 도 5를 참조로 설명한 반도체 발광 소자(100A)가 형성될 수 있다.
다른 일부 실시예들에서, 제2 패시베이션층(154) 상에 제3 패시베이션층(156C)을 더 형성할 수 있고, 이러한 경우에 도 7을 참조로 설명한 반도체 발광 소자(100C)가 형성될 수 있다.
도 18k를 참조하면, 복수의 픽셀 공간(PXS) 내부를 채우는 형광층(160)을 형성할 수 있다.
예시적인 실시예들에 있어서, 형광층(160)은 복수의 픽셀 공간(PXS) 내부에 형광체 입자들이 분산된 수지를 도포하거나 디스펜싱함에 의해 형성될 수 있다. 배치될 수 있다.
도 18l를 참조하면, 픽셀 영역(PXR)에서 형광층(160) 및 복수의 격벽(WSI)을 커버하는 마스크 패턴(M1)을 형성하고, 마스크 패턴(M1)을 식각 마스크로 사용하여 기판(110)의 일부분을 제거하여 주변 격벽(WSO)을 형성할 수 있다.
이후 주변 격벽(WSO) 외측에 노출된 발광 적층체(120L)를 제거하여 배선 구조물(140)을 노출할 수 있다. 이후, 배선 구조물(140)에 개구부를 형성하고 상기 개구부 내에 도전 물질을 채움에 의해 패드부(PAD)를 형성할 수 있다.
도 18m을 참조하면, 마스크 패턴(M11)이 제거될 수 있다. 이후 주변 격벽(WSO)의 외측벽 상에 절연 물질을 사용하여 에지 보호층(162)을 형성할 수 있다. 에지 보호층(162)은 패드부(PAD)의 상면 전체 또는 일부분을 커버할 수 있다.
전술한 공정에 의해, 반도체 발광 소자(100)가 완성될 수 있다.
일반적으로 격벽 구조물(WS)을 덮는 패시베이션층을 형성하는 공정에서, 격벽 구조물(WS)의 측벽 상에 형성되는 패시베이션층 부분의 두께보다 격벽 구조물(WS)의 상면 상에 형성되는 패시베이션층 부분의 두께가 더 커질 수 있다. 이러한 경우에 격벽 구조물(WS)의 상면 상에 형성되는 패시베이션층 부분이 광 도파부로 작용하여 하나의 픽셀(PX)로부터 방출되는 빛이 인접한 픽셀(PX)로 혼입하거나 침투하는 현상이 발생할 수 있다.
그러나 예시적인 실시예들에 따르면, 제1 패시베이션층(152) 상에 이방성 식각 공정 또는 트리밍 공정을 수행하여 복수의 격벽(WSI)의 상면(WST) 상의 제1 패시베이션층(152)의 두께를 감소시키고, 제2 패시베이션층(154) 상에 이방성 식각 공정 또는 트리밍 공정을 수행하여 복수의 격벽(WSI)의 상면(WST) 상의 제2 패시베이션층(154)의 두께를 감소시킨다. 이에 따라 복수의 격벽(WSI)의 상면(WST) 상의 패시베이션 구조물(150), 즉 패시베이션 구조물(150)의 제1 부분(150P1)의 두께가 상대적으로 작아질 수 있다. 따라서 픽셀(PX)로부터 방출되는 빛이 패시베이션 구조물(150)의 제1 부분(150P1)을 통해 인접한 픽셀(PX)로 혼입되거나 침투되는 현상이 감소되거나 방지될 수 있고, 반도체 발광 소자(100)는 우수한 콘트라스트 특성을 가질 수 있다.
도 19는 예시적인 실시예들에 따른 반도체 발광 소자를 포함하는 광원 모듈(1000)을 나타내는 단면도이다. 도 19에서 도 1 내지 도 18에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 19를 참조하면, 광원 모듈(1000)은 인쇄 회로 기판(1100) 상에 실장된 반도체 발광 소자(100)와 구동 반도체 칩(1200)을 포함할 수 있다.
인쇄 회로 기판(1100)은 내부 도전 패턴층(도시 생략)를 포함할 수 있고, 상기 내부 도전 패턴층에 전기적으로 연결된 패드(1110)를 포함할 수 있다. 인쇄 회로 기판(1100) 상에는 반도체 발광 소자(100)가 실장되고, 반도체 발광 소자(100)의 패드부(PAD)는 본딩 와이어(1120)를 통해 인쇄 회로 기판(1100)의 패드(1110)에 연결될 수 있다. 하나 이상의 구동 반도체 칩(1200)은 반도체 발광 소자(100)의 복수의 발광 구조물(120)을 개별적으로, 또는 전체적으로 구동하도록 구성될 수 있다.
인쇄 회로 기판(1100) 상에는 반도체 발광 소자(100)의 에지 영역을 둘러싸는 몰딩재(1130)가 더 배치될 수 있다. 몰딩재(1130)는 반도체 발광 소자(100)의 격벽 구조물(WS)의 최외곽 부분을 둘러싸며, 패드부(PAD) 및 본딩 와이어(1120)를 커버하도록 배치될 수 있다.
인쇄 회로 기판(1100)의 바닥면에는 히트 싱크(1150)가 부착되며, 선택적으로 히트 싱크(1150)와 인쇄 회로 기판(1100) 사이에는 TIM 층(thermal interface material layer)(1160)이 더 개재될 수 있다.
상기 광원 모듈(1000)에는 도 1 내지 도 4를 참조로 설명한 반도체 발광 소자(100) 이외에도 도 5 내지 도 17을 참조로 설명한 반도체 발광 소자(100A, 100B, 100C, 100D, 100E, 100F, 100G, 200, 200A, 300, 400)가 단독으로 또는 조합하여 실장될 수 있다.
도 20은 예시적인 실시예들에 따른 반도체 발광 소자를 포함하는 조명 장치를 개략적으로 나타내는 사시도이다.
도 20을 참조하면, 자동차의 헤드램프부(2010) 내에 헤드 램프 모듈(2020)이 설치될 수 있고, 외부 사이드 미러부(2030) 내에 사이드 미러 램프 모듈(2040)이 설치될 수 있으며, 테일 램프부(2050) 내에 테일 램프 모듈(2060)이 설치될 수 있다. 헤드 램프 모듈(2020), 사이드 미러 램프 모듈(2040), 테일 램프 모듈(2060) 중 적어도 하나는 앞서 설명한 반도체 발광 소자(100, 100A, 100B, 100C, 100D, 100E, 100F, 100G, 200, 200A, 300, 400)의 적어도 어느 하나를 포함하는 광원 모듈일 수 있다.
도 21은 예시적인 실시예들에 따른 반도체 발광 소자를 포함하는 평판 조명 장치를 간략하게 나타내는 사시도이다.
도 21을 참조하면, 평판 조명 장치(2100)는 광원 모듈(2110), 전원 공급 장치(2120) 및 하우징(2130)을 포함할 수 있다.
광원 모듈(2110)은 발광소자 어레이를 광원으로 포함할 수 있고, 앞서 설명한 반도체 발광 소자(100, 100A, 100B, 100C, 100D, 100E, 100F, 100G, 200, 200A, 300, 400)의 적어도 어느 하나를 광원으로써 포함할 수 있다. 광원 모듈(2110)은 전체적으로 평면 현상을 이루도록 형성될 수 있다.
전원 공급 장치(2120)는 광원 모듈(2110)에 전원을 공급하도록 구성될 수 있다. 하우징(2130)은 광원 모듈(2110) 및 전원 공급 장치(2120)가 내부에 수용되도록 수용 공간이 형성될 수 있고, 일 측면에 개방된 육면체 형상으로 형성되나 이에 한정되는 것은 아니다. 광원 모듈(2110)은 하우징(2130)의 개방된 일 측면으로 빛을 발광하도록 배치될 수 있다.
도 22는 예시적인 실시예들에 따른 반도체 발광 소자를 포함하는 조명 장치를 간략하게 나타내는 분해 사시도이다.
구체적으로, 조명 장치(2200)는 소켓(2210), 전원부(2220), 방열부(2230), 광원 모듈(2240) 및 광학부(2250)를 포함할 수 있다.
소켓(2210)은 기존의 조명 장치와 대체 가능하도록 구성될 수 있다. 조명 장치(2200)에 공급되는 전력은 소켓(2210)을 통해서 인가될 수 있다. 전원부(2220)는 제1 전원부(2221) 및 제2 전원부(2222)로 분리되어 조립될 수 있다. 방열부(2230)는 내부 방열부(2231) 및 외부 방열부(2232)를 포함할 수 있고, 내부 방열부(2231)는 광원 모듈(2240) 및/또는 전원부(2220)와 직접 연결될 수 있고, 이를 통해 외부 방열부(2232)로 열이 전달되게 할 수 있다. 광학부(2250)는 내부 광학부(미도시) 및 외부 광학부(미도시)를 포함할 수 있고, 광원 모듈(2240)이 방출하는 빛을 고르게 분산시키도록 구성될 수 있다.
광원 모듈(2240)은 전원부(2220)로부터 전력을 공급받아 광학부(2250)로 빛을 방출할 수 있다. 광원 모듈(2240)은 하나 이상의 발광 소자 패키지(2241), 회로 기판(2242) 및 컨트롤러(2243)를 포함할 수 있고, 컨트롤러(2243)는 발광소자 패키지(2241)의 구동 정보를 저장할 수 있다. 발광 소자 패키지(2241)는 반도체 발광 소자(100, 100A, 100B, 100C, 100D, 100E, 100F, 100G, 200, 200A, 300, 400)의 적어도 어느 하나를 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 발광 소자 120: 발광 구조물
WS: 격벽 구조물 150: 패시베이션 구조물

Claims (20)

  1. 발광 픽셀 영역과 패드 영역을 포함하는 반도체 발광 소자로서,
    상기 발광 픽셀 영역에 배치되는 복수의 발광 구조물;
    상기 발광 픽셀 영역에서 상기 복수의 발광 구조물과 다른 수직 레벨에 배치되고, 복수의 픽셀 공간을 정의하는 복수의 격벽을 포함하는 격벽 구조물;
    상기 복수의 격벽 각각의 상면과 측벽을 둘러싸도록 배치되며, 제1 절연 물질을 포함하는 제1 패시베이션층과, 상기 제1 절연 물질과 다른 제2 절연 물질을 포함하는 제2 패시베이션층을 포함하는 패시베이션 구조물;
    상기 패시베이션 구조물 상에서 상기 복수의 픽셀 공간 내부를 채우는 형광층; 및
    상기 패드 영역에 배치되며, 상기 복수의 발광 구조물의 적어도 일 측 상에 배치되는 패드부를 포함하고,
    상기 패시베이션 구조물은, 상기 복수의 격벽 각각의 상기 상면 상에 배치되는 제1 부분, 상기 복수의 격벽 각각의 상기 측벽 상에 배치되는 제2 부분, 및 상기 복수의 발광 구조물과 상기 형광층 사이에 배치되는 제3 부분을 포함하고, 상기 제1 부분의 제1 두께가 상기 제2 부분의 제2 두께보다 작거나 같은 것을 특징으로 하는 반도체 발광 소자.
  2. 제1항에 있어서,
    상기 패시베이션 구조물의 상기 제1 부분의 상기 제1 두께는 0.1 내지 2 마이크로미터인 것을 특징으로 하는 반도체 발광 소자.
  3. 제1항에 있어서,
    상기 제3 부분의 제3 두께가 상기 제2 부분의 상기 제2 두께보다 작거나 같은 것을 특징으로 하는 반도체 발광 소자.
  4. 제1항에 있어서,
    상기 제1 패시베이션층은 상기 복수의 격벽 각각의 상기 상면 및 상기 측벽과, 상기 복수의 발광 구조물 상에 콘포말하게 배치되고,
    상기 제2 패시베이션층은 상기 제1 패시베이션층 상에서 상기 복수의 격벽 각각의 상기 상면 및 상기 측벽을 커버하는 것을 특징으로 하는 반도체 발광 소자.
  5. 제1항에 있어서,
    상기 복수의 격벽 각각의 상기 상면 상에 배치되는 상기 제1 패시베이션층의 두께가 상기 복수의 격벽 각각의 상기 측벽 상에 배치되는 상기 제1 패시베이션층의 두께보다 작거나 같고,
    상기 복수의 격벽 각각의 상기 상면 상에 배치되는 상기 제2 패시베이션층의 두께가 상기 복수의 격벽 각각의 상기 측벽 상에 배치되는 상기 제2 패시베이션층의 두께보다 작거나 같은 것을 특징으로 하는 반도체 발광 소자.
  6. 제1항에 있어서,
    상기 패시베이션 구조물의 상기 제2 부분 상에 배치되는 측벽 반사층; 및
    상기 복수의 발광 구조물 중 인접한 2개의 발광 구조물 사이의 소자 분리영역의 내벽 상에 배치되며, 상기 복수의 격벽과 수직 오버랩되는 하부 반사층을 더 포함하는 반도체 발광 소자.
  7. 제6항에 있어서,
    상기 복수의 격벽 각각은, 상기 복수의 격벽 각각의 바닥부에 상기 소자분리 영역과 수직 오버랩되는 리세스 영역을 포함하고,
    상기 하부 반사층의 일부분이 상기 소자 분리 영역의 상기 내벽 상으로부터 상기 리세스 영역 내로 연장되는 것을 특징으로 하는 반도체 발광 소자.
  8. 제1항에 있어서,
    상기 제1 패시베이션층은 상기 복수의 격벽 각각의 상기 상면과 상기 측벽 상에 콘포말하게 배치되고,
    상기 제2 패시베이션층은 상기 복수의 격벽 각각의 상기 측벽 상에 배치되고, 상기 복수의 격벽 각각의 상기 상면 상에 배치되지 않는 것을 특징으로 하는 반도체 발광 소자.
  9. 제1항에 있어서,
    상기 제1 패시베이션층은 상기 복수의 격벽 각각의 상기 측벽 상에 배치되고, 상기 복수의 격벽 각각의 상기 상면 상에 배치되지 않으며,
    상기 제2 패시베이션층은 상기 복수의 격벽 각각의 상기 측벽 및 상기 상면 상에 콘포말하게 배치되는 것을 특징으로 하는 반도체 발광 소자.
  10. 제1항에 있어서,
    상기 패시베이션 구조물은 상기 제2 절연 물질과 다른 제3 절연 물질을 포함하는 제3 패시베이션층을 더 포함하고,
    상기 패시베이션 구조물의 상기 제1 부분은 상기 제1 내지 제3 패시베이션층 중 적어도 하나를 포함하고,
    상기 패시베이션 구조물의 상기 제2 부분은 상기 제1 내지 제3 패시베이션층을 포함하는 것을 특징으로 하는 반도체 발광 소자.
  11. 제10항에 있어서,
    상기 제1 패시베이션층은 상기 복수의 격벽 각각의 상기 상면과 상기 측벽 상에 콘포말하게 배치되고,
    상기 제2 패시베이션층은 상기 복수의 격벽 각각의 상기 측벽 상에 배치되고, 상기 복수의 격벽 각각의 상기 상면 상에 배치되지 않으며,
    상기 제3 패시베이션층은 상기 복수의 격벽 각각의 상기 상면과 상기 측벽 상에 콘포말하게 배치되는 것을 특징으로 하는 반도체 발광 소자.
  12. 제1항에 있어서,
    상기 격벽 구조물은 상기 복수의 격벽 각각의 상단으로부터 수직 방향으로 연장되는 트렌치를 구비하고,
    상기 패시베이션 구조물은 상기 트렌치의 양 측벽 상에 각각 배치되는 제1 수직 연장부와 제2 수직 연장부를 더 포함하는 것을 특징으로 하는 반도체 발광 소자.
  13. 제12항에 있어서,
    상기 제1 수직 연장부와 상기 제2 수직 연장부 사이에 갭이 위치하는 것을 특징으로 하는 반도체 발광 소자.
  14. 지지 기판;
    상기 지지 기판 상에 배치되고, 소자 분리 영역에 의해 서로 이격되는 복수의 발광 구조물;
    상기 복수의 발광 구조물 상에 배치되고 복수의 격벽을 포함하는 격벽 구조물로서, 상기 복수의 격벽이 복수의 픽셀 공간을 정의하며, 상기 복수의 픽셀 공간은 상기 복수의 발광 구조물과 각각 수직 오버랩되는, 격벽 구조물;
    상기 복수의 격벽 각각의 상면과 측벽, 및 상기 복수의 픽셀 공간 바닥부 상에 배치되는 패시베이션 구조물로서, 상기 복수의 격벽 각각의 상기 상면 상에 배치되는 제1 부분과, 상기 복수의 격벽 각각의 상기 측벽 상에 배치되는 제2 부분과, 상기 복수의 픽셀 공간 바닥부 상에 배치되는 제3 부분을 포함하고, 상기 제1 부분의 제1 두께가 상기 제2 부분의 제2 두께보다 작거나 같은, 패시베이션 구조물;
    상기 패시베이션 구조물의 측벽 상에서 상기 복수의 픽셀 공간 내부를 채우는 형광층;
    상기 복수의 발광 구조물 중 인접한 2개의 발광 구조물 사이에서 상기 소자 분리 영역의 내벽 상에 배치되고, 상기 복수의 격벽과 수직 오버랩되는 하부 반사층; 및
    상기 복수의 발광 구조물의 적어도 일 측 상에 배치되는 패드부를 포함하는 반도체 발광 소자.
  15. 제14항에 있어서,
    상기 제3 부분의 제3 두께가 상기 제2 부분의 상기 제2 두께보다 작거나 같으며,
    상기 패시베이션 구조물의 상기 제1 부분의 상기 제1 두께 및 상기 제2 부분의 상기 제3 두께 중 적어도 하나는 0.1 내지 2 마이크로미터인 것을 특징으로 하는 반도체 발광 소자.
  16. 제14항에 있어서,
    상기 패시베이션 구조물은, 제1 절연 물질을 포함하는 제1 패시베이션층, 상기 제1 절연 물질과 다른 제2 절연 물질을 포함하는 제2 패시베이션층을 포함하고,
    상기 제1 패시베이션층은 상기 복수의 격벽 각각의 상기 상면 및 상기 측벽과, 상기 복수의 발광 구조물 상에 콘포말하게 배치되고,
    상기 제2 패시베이션층은 상기 제1 패시베이션층 상에서 상기 복수의 격벽 각각의 상기 상면 및 상기 측벽을 커버하는 것을 특징으로 하는 반도체 발광 소자.
  17. 제14항에 있어서,
    상기 패시베이션 구조물은, 제1 절연 물질을 포함하는 제1 패시베이션층, 상기 제1 절연 물질과 다른 제2 절연 물질을 포함하는 제2 패시베이션층을 포함하고,
    상기 제1 패시베이션층은 상기 복수의 격벽 각각의 상기 상면 및 상기 측벽과, 상기 복수의 발광 구조물 상에 콘포말하게 배치되고,
    상기 제2 패시베이션층은 상기 제1 패시베이션층 상에서 상기 복수의 격벽 각각의 상기 상면 및 상기 측벽을 커버하는 것을 특징으로 하는 반도체 발광 소자.
  18. 제14항에 있어서,
    상기 패시베이션 구조물은, 제1 절연 물질을 포함하는 제1 패시베이션층, 상기 제1 절연 물질과 다른 제2 절연 물질을 포함하는 제2 패시베이션층, 및 상기 제2 절연 물질과 다른 제3 절연 물질을 포함하는 제3 패시베이션층을 포함하고,
    상기 패시베이션 구조물의 상기 제1 부분은 상기 제1 내지 제3 패시베이션층 중 적어도 하나를 포함하고,
    상기 패시베이션 구조물의 상기 제2 부분은 상기 제1 내지 제3 패시베이션층을 포함하고,
    상기 패시베이션 구조물의 상기 제3 부분은 상기 제1 내지 제3 패시베이션층 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 발광 소자.
  19. 지지 기판;
    상기 지지 기판 상에 배치되고, 소자 분리 영역에 의해 서로 이격되는 복수의 발광 구조물;
    상기 복수의 발광 구조물 상에 배치되고 복수의 격벽을 포함하는 격벽 구조물로서, 상기 복수의 격벽이 복수의 픽셀 공간을 정의하며, 상기 복수의 픽셀 공간은 상기 복수의 발광 구조물과 각각 수직 오버랩되는, 격벽 구조물;
    상기 복수의 격벽 각각의 상면과 측벽, 및 상기 복수의 픽셀 공간 바닥부 상에 배치되는 패시베이션 구조물로서, 상기 복수의 격벽 각각의 상기 상면 상에 배치되는 제1 부분과, 상기 복수의 격벽 각각의 상기 측벽 상에 배치되는 제2 부분과, 상기 복수의 픽셀 공간 바닥부 상에 배치되는 제3 부분을 포함하고, 상기 제1 부분의 제1 두께가 상기 제2 부분의 제2 두께보다 작거나 같은, 패시베이션 구조물;
    상기 패시베이션 구조물의 측벽 상에서 상기 복수의 픽셀 공간 내부를 채우는 형광층;
    상기 복수의 발광 구조물 중 인접한 2개의 발광 구조물 사이에서 상기 소자 분리 영역의 내벽 상에 배치되고, 상기 복수의 격벽과 수직 오버랩되는 하부 반사층; 및
    상기 복수의 발광 구조물의 적어도 일 측 상에 배치되며, 상기 격벽 구조물의 상면보다 낮은 레벨에 배치되는 상면을 갖는 패드부를 포함하는 반도체 발광 소자.
  20. 제19항에 있어서,
    상기 패시베이션 구조물은, 제1 절연 물질을 포함하는 제1 패시베이션층, 상기 제1 절연 물질과 다른 제2 절연 물질을 포함하는 제2 패시베이션층, 및 상기 제2 절연 물질과 다른 제3 절연 물질을 포함하는 제3 패시베이션층을 포함하고,
    상기 패시베이션 구조물의 상기 제1 부분은 상기 제1 내지 제3 패시베이션층 중 적어도 하나를 포함하고,
    상기 패시베이션 구조물의 상기 제2 부분은 상기 제1 내지 제3 패시베이션층을 포함하고,
    상기 패시베이션 구조물의 상기 제3 부분은 상기 제1 내지 제3 패시베이션층 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 발광 소자.
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