KR20210145587A - 버퍼 구조체를 포함하는 반도체 발광 소자 - Google Patents

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Abstract

반도체 발광 소자가 제공된다. 이 반도체 발광 소자는 버퍼 구조체, 상기 버퍼 구조체 상의 제1 형 반도체 층, 상기 제1 형 반도체 층 상의 활성 층, 및 상기 활성 층 상의 제2 형 반도체 층을 포함하고, 상기 버퍼 구조체는 핵 생성 층, 상기 핵 생성 층 상의 제1 전위 제거 구조체, 및 상기 제1 전위 제거 구조체 상의 버퍼 층을 포함하고, 상기 제1 전위 제거 구조체는 상기 핵 생성 층 상의 제1 물질 층 및 상기 제1 물질 층 상에 위치하며 상기 제1 물질 층의 격자 상수와 다른 격자 상수를 가지는 제2 물질 층을 포함하고, 상기 제1 물질 층의 상면의 거칠기는 상기 핵 생성 층의 상면의 거칠기 및 상기 제2 물질 층의 상면의 거칠기보다 크고, 상기 버퍼 층의 격자 상수는 상기 제2 물질 층의 격자 상수와 상기 제1 형 반도체 층의 격자 상수 사이일 수 있다.

Description

버퍼 구조체를 포함하는 반도체 발광 소자{Semiconductor light emitting device comprising buffer structure}
본 개시는 반도체 발광 소자에 관한 것이다. 보다 구체적으로는 버퍼 구조체를 포함하는 반도체 발광 소자에 관한 것이다.
발광 소자용 질화물계 반도체 층을 형성할 때 기판과 질화물계 반도체 층 사이의 격자 상수 및 열 팽창 계수의 불일치는 질화물계 반도체 층 내의 전위 밀도(dislocation density)의 증가로 인한 발광 소자의 성능 저하, 및 질화물계 반도체 층 내의 인장 응력으로 인한 크랙을 야기할 수 있다.
본 개시가 해결하고자 하는 과제는 발광 소자의 성능을 향상시키고 크랙의 발생을 감소시킬 수 있는 버퍼 구조체를 포함하는 반도체 발광 소자를 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 개시의 일 실시예에 따른 반도체 발광 소자는 버퍼 구조체, 상기 버퍼 구조체 상의 제1 형 반도체 층, 상기 제1 형 반도체 층 상의 활성 층, 및 상기 활성 층 상의 제2 형 반도체 층을 포함하고, 상기 버퍼 구조체는 핵 생성 층, 상기 핵 생성 층 상의 제1 전위 제거 구조체, 및 상기 제1 전위 제거 구조체 상의 버퍼 층을 포함하고, 상기 제1 전위 제거 구조체는 상기 핵 생성 층 상의 제1 물질 층 및 상기 제1 물질 층 상에 위치하며 상기 제1 물질 층의 격자 상수와 다른 격자 상수를 가지는 제2 물질 층을 포함하고, 상기 제1 물질 층의 상면의 거칠기는 상기 핵 생성 층의 상면의 거칠기 및 상기 제2 물질 층의 상면의 거칠기보다 크고, 상기 버퍼 층의 격자 상수는 상기 제2 물질 층의 격자 상수와 상기 제1 형 반도체 층의 격자 상수 사이일 수 있다.
본 개시의 일 실시예에 따른 반도체 발광 소자는 개구를 가지는 격벽 구조체, 및 상기 격벽 구조체 상에 적층된 버퍼 구조체, 제1 형 반도체 층, 활성 층, 및 제2 형 반도체 층을 포함하는 발광 구조체를 포함하고, 상기 발광 구조체는 상기 버퍼 구조체를 관통하며 상기 격벽 구조체의 상기 개구와 중첩되는 트렌치를 더 포함할 수 있다.
본 개시의 일 실시예에 따른 반도체 발광 소자는 각각의 발광 구조체가 버퍼 구조체, 제1 형 반도체 층, 활성 층, 및 제2 형 반도체 층을 포함하는 발광 구조체들, 상기 발광 구조체들 사이를 채우는 매립 절연 층, 및 상기 매립 절연 층 상에 위치하며 상기 각각의 발광 구조체의 주변부를 덮으며 상기 각각의 발광 구조체의 중심부를 노출시키는 복수의 개구를 포함하는 격벽 구조체를 포함할 수 있다.
본 개시에 따른 버퍼 구조체는 전위 밀도가 낮은 반도체 층을 형성하는 것을 도울 수 있어 발도체 발광 소자의 성능이 향상될 수 있다. 또한 본 개시에 따른 버퍼 구조체는 버퍼 구조체 내의 인장 응력을 감소시켜 반도체 발광 소자의 제조 공정 중 버퍼 구조체 내에 크랙이 발생하는 것을 방지할 수 있다.
본 개시에 따르면, 발광 면적을 최대화하기 위하여 활성 층의 면적을 최대화하기 위하여 격벽 구조체가 적층 구조체의 주변부와 중첩되도록 형성될 수 있다. 따라서 제1 형 반도체 층을 노출시키는 트렌치가 형성되더라도 격벽 구조체 아래에 버퍼 구조체의 일부가 남을 수 있다. 버퍼 구조체는 비교적 낮은 인장 응력을 가지므로 격벽 구조체 내의 개구 및 발광 구조체 내의 트렌치를 형성할 때 버퍼 구조체(BS) 내에서 크랙의 발생 및 전파를 방지할 수 있다. 따라서 반도체 발광 소자의 제조 수율이 향상될 수 있다.
도 1은 본 개시의 일 실시예에 따른 반도체 발광 소자를 나타낸 단면도이다.
도 2a는 제1 물질 층 두께에 대한 제2 물질 층 두께의 비율에 따른 노말라이즈된(normalized) 포토루미네선스(photo luminescence, PL) 세기의 실험 데이터이다. 도 2b는 제1 물질 층 두께에 대한 제2 물질 층 두께의 비율에 따른 Si 기판 상에 형성된 발광 스택의 휨(warpage)의 실험 데이터이다.
도 3은 본 개시의 일 실시예에 따른 반도체 발광 소자를 나타낸 단면도이다.
도 4는 본 개시의 일 실시예에 따른 반도체 발광 소자를 나타낸 단면도이다.
도 5는 본 개시의 일 실시예에 따른 반도체 발광 소자를 나타내는 평면도이다.
도 6은 도 5의 CX1 영역의 확대도이다.
도 7은 도 5의 A1-A1' 선을 따라 자른 단면도이다.
도 8a는 본 개시의 일 실시예에 따른 반도체 발광 소자를 나타낸 단면도이다.
도 8b는 본 개시의 다른 실시예에 따른 반도체 발광 소자를 나타낸 단면도이다.
도 9a 내지 도 9m은 본 개시의 일 실시예에 따른 반도체 발광 소자 제조 방법을 나타낸 단면도들이다.
도 10은 본 개시의 일 실시예에 따른 광원 모듈을 나타내는 블록도이다.
도 11은 본 개시의 일 실시예에 따른 광원 모듈을 나타내는 평면도이다.
도 12는 본 개시의 일 실시예에 따른 반도체 발광 소자를 나타낸 회로도이다.
도 13은 본 개시의 일 실시예에 따른 반도체 발광 소자를 나타낸 회로도이다.
도 14는 본 발명의 또다른 실시예에 따른 반도체 발광 소자를 나타낸 평면도이다.
도 15는 본 발명의 일 실시예에 따른 반도체 발광 소자를 나타낸 개략도이다.
도 16은 본 개시의 일 실시예에 따른 조명 장치를 개략적으로 나타낸 사시도이다.
도 17은 본 개시의 일 실시예에 따른 조명 장치를 개략적으로 나타낸 사시도이다.
도 18은 본 개시의 일 실시예에 따른 조명 장치를 개략적으로 나타낸 분해 사시도이다.
도 19는 본 개시의 일 실시예에 따른 조명 장치를 개략적으로 나타내는 분해 사시도이다.
도 20은 본 개시의 일 실시예에 따른 조명 장치를 개략적으로 나타내는 분해 사시도이다.
도 21은 본 개시의 일 실시예들에 따른 실내용 조명 제어 네트워크 시스템을 설명하기 위한 개략도이다.
도 22는 본 개시의 일 실시예에 따른 네트워크 시스템을 설명하기 위한 개략도이다.
도 23은 본 개시의 일 실시예들에 따른 발광 장치를 포함하는 발광 패키지를 나타내는 단면도이다.
도 1은 본 개시의 일 실시예에 따른 반도체 발광 소자(10)를 나타낸 단면도이다.
도 1을 참조하면, 반도체 발광 소자(10)는 발광 스택(LS)을 포함할 수 있다. 발광 스택(LS)은 버퍼 구조체(BS), 버퍼 구조체(BS) 상의 제1 형 반도체 층(15), 제1 형 반도체 층(15) 상의 활성 층(16), 및 활성 층(16) 상의 제2 형 반도체 층(17)을 포함할 수 있다.
버퍼 구조체(BS)는 핵 생성 층(11), 핵 생성 층(11) 상의 전위 제거 구조체(DS), 및 전위 제거 구조체(DS) 상의 버퍼 층(14)을 포함할 수 있다.
핵 생성 층(11)은 결정 성장의 핵을 형성하기 위한 층일 수 있다. 핵 생성 층(11)은 버퍼 구조체(BS) 내의 다른 층(예를 들어, 제1 물질 층(12) 또는 버퍼 층(14))에 함유된 Ga이 버퍼 구조체(BS)을 성장시키기 위한 기판 내의 Si과 접촉하여 반응하는 멜트 백(melt-back) 현상을 방지할 수 있다. 또한, 핵 생성 층(11)은 전위 제거 구조체(DS)의 웨팅(wetting)을 도울 수 있다. 일부 실시예에서, 핵 생성 층(11)은 AlN를 포함할 수 있다.
전위 제거 구조체(DS)는 핵 생성 층(11) 상의 제1 물질 층(12) 및 제1 물질 층(12) 상의 제2 물질 층(13)을 포함할 수 있다. 제1 물질 층(12)은 BxAlyInzGa1-x-y-zN(0≤x<1, 0<y<1, 0≤z<1, 0≤x+y+z<1)를 포함할 수 있다. 일부 실시예에서, 제1 물질 층(12)의 조성비는 제1 물질 층(12)의 하면으로부터 제1 물질 층(12)의 상면까지 실질적으로 일정할 수 있다. 즉, 제1 물질 층(12)의 조성비는 제1 물질 층(12)의 하면으로부터 제1 물질 층(12)의 상면까지 일정하도록 의도되나 실제 공정의 제약으로 인한 조성비의 변화는 용인된다. 일부 실시예에서, 제1 물질 층(12) 내의 Al 조성은 약 20 원자% 내지 약 75 원자%, 예컨대 약 25 원자% 내지 약 75 원자% 일 수 있다.
제2 물질 층(13)은 제1 물질 층(12)의 격자 상수와 다른 격자 상수를 가질 수 있다. 일부 실시예에서, 제2 물질 층(13)은 핵 생성 층(11)과 동일한 물질을 포함할 수 있다. 예를 들어, 제2 물질 층(13)은 AlN를 포함할 수 있다. 제1 물질 층(12)과 제2 물질 층(13) 사이의 계면(즉, 제1 물질 층(12)의 상면)에서 제1 물질 층(12)과 제2 물질 층(13) 사이의 격자 상수의 차이는 전위를 꺾거나(bending) 전위의 반 루프(half loop)를 형성함으로써 전위를 감소시킬 수 있다.
또한, 제1 물질 층(12)의 상면의 거칠기는 핵 생성 층(11)의 상면의 거칠기 및 제2 물질 층(13)의 상면의 거칠기보다 클 수 있다. 제1 물질 층(12)의 상면의 거칠기는 약 10nm 내지 약 500nm일 수 있다. 핵 생성 층(11)의 상면의 거칠기 및 제2 물질 층(13)의 상면의 거칠기는 약 0nm 내지 약 10nm일 수 있다. 즉, 핵 생성 층(11)의 상면 및 제2 물질 층(13)의 상면은 실질적으로 평평할 수 있다. 제1 물질 층(12)과 제2 물질 층(13) 사이의 계면(즉, 제1 물질 층(12)의 상면)의 비교적 큰 거칠기는 전위를 꺾음으로써 전위 밀도를 감소시킬 수 있다.
일부 실시예에서, 제2 물질 층(13)의 격자 상수는 제1 물질 층(12)의 격자 상수보다 작을 수 있다. 따라서, 제2 물질 층(13) 내에는 인장 응력이 형성될 수 있으며, 인장 응력은 크랙을 야기할 수 있다. 이 경우, 제2 물질 층(13)의 두께(t3)를 핵 생성 층(11)의 두께(t1)보다 작게 형성함으로써 인장 응력을 감소시켜 크랙을 방지할 수 있다. 본 명세서에서, 어떤 층의 두께는 어떤 층의 최대 두께로 정의된다.
버퍼 층(14)은 버퍼 구조체(BS) 상에 형성되는 층(예를 들어, 제1 형 반도체 층(15))과 제2 물질 층(13) 사이의 격자 상수 차이 및 열 팽창 계수 차이를 완충할 수 있다. 예를 들어, 버퍼 층(14)의 격자 상수는 제1 형 반도체 층(15)의 격자 상수와 제2 물질 층(13) 사이의 격자 상수 사이일 수 있다. 또한, 버퍼 층(14)의 열 팽창 계수는 제1 형 반도체 층(15)의 열 팽창 계수와 제2 물질 층(13)의 열 팽창 계수 사이일 수 있다. 일부 실시예에서, 버퍼 층(14)은 제1 물질 층(12)과 동일한 물질을 포함할 수 있다. 일부 실시예에서, 버퍼 층(14)은 BxAlyInzGa1-x-y-zN(0≤x<1, 0<y<1, 0≤z<1, 0≤x+y+z<1)를 포함할 수 있다.
일부 실시예에서, 핵 생성 층(11), 제1 물질 층(12), 제2 물질 층(13), 및 버퍼 층(14) 중 적어도 하나는 Si으로 도핑될 수 있다. Si 도핑은 인장 응력을 감소시키거나 압축 응력을 형성함으로써 크랙을 방지할 수 있다. 예를 들어, Si 도핑 농도는 약 0 내지 약 1019cm-3 이하일 수 있다.
제1 형 반도체 층(15) 및 제2 형 반도체 층(17)은 각각 n형 및 p형 불순물이 도핑된 질화물계 반도체를 포함할 수 있다. 다른 실시예에서, 제1 형 반도체 층(15) 및 제2 형 반도체 층(17)은 각각 p형 및 n형 불순물이 도핑된 질화물계 반도체를 포함할 수 있다. n형 불순물은 예를 들어 Si, Ge, Se, Te, 또는 이들의 조합을 포함할 수 있다. p형 불순물을 예를 들어 Mg, Zn, Be, Cd, Ba, Ca, 또는 이들의 조합을 포함할 수 있다. 질화물계 반도체는 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함할 수 있다. 예를 들어, 제1 형 반도체 층(15)은 n형 도핑된 GaN를 포함할 수 있고, 제2 형 반도체 층(17)은 p형 도핑된 GaN를 포함할 수 있다. 제1 형 반도체 층(15) 및 제2 형 반도체 층(17) 각각은 단일 층으로 도시되었으나, 일부 실시예에서, 제1 형 반도체 층(15) 및 제2 형 반도체 층(17) 각각은 다중 층 구조를 가질 수 있다.
활성 층(16)은 전자와 정공의 재결합에 의해 빛을 방출할 수 있다. 일부 실시예에서, 활성 층(16)은 InGaN과 같은 단일 물질로 이루어진 층일 수 있다. 다른 실시예에서, 활성 층(16)은 양자 장벽 층과 양자 우물 층이 서로 교대로 적층된 단일 양자우물(single quantum well, SQW) 또는 다중 양자우물(multi quantum well, MQW) 구조를 가질 수 있다. 예를 들어, 활성 층(16)은 GaN/InGaN 조합, AlGaN/InGaN 조합, 또는 InAlGaN/InGaN 조합을 포함하는 양자우물 구조를 가질 수 있다.
반도체 발광 스택(LS)은 예컨대 기판(미도시) 상에 핵 생성 층(11), 제1 물질 층(12), 제2 물질 층(13), 버퍼 층(14), 제1 형 반도체 층(15), 활성 층(16), 및 제2 형 반도체 층(17)을 순차적으로 형성함으로써 형성될 수 있다. 핵 생성 층(11), 제1 물질 층(12), 제2 물질 층(13), 버퍼 층(14), 제1 형 반도체 층(15), 활성 층(16), 및 제2 형 반도체 층(17)은 예를 들어 유기금속 화학 기상 증착(metal-organic chemical vapor deposition, MOCVD), 분자선 에피택시(molecular beam epitaxy, MBE), 하이드라이드 기상 에피택시(hydride vapor phase epitaxy, HVPE)에 의해 형성될 수 있다.
일부 실시예에서, 기판은 반도체 발광 스택(LS)이 형성된 후 제거될 수 있다. 다른 실시예에서, 기판은 제거되지 않고 최종 반도체 발광 소자(10)에 포함될 수 있다. 다른 실시예에서, 도 5 내지 도 7에 도시된 바와 같이, 기판의 일부는 제거되고 기판의 일부만 격벽 구조체(160)로서 반도체 발광 소자(100)에 남을 수 있다.
기판 상에 핵 생성 층(11)을 형성하기 전에 예를 들어 고온 처리에 의해 기판 상의 산화막(예를 들어, SiO2)이 제거될 수 있다. 이후, Ga에 의한 기판의 Si 멜트 백 및 Si-N 형성을 방지하기 위하여 저온에서 Al 프리-플로우(pre-flow)가 수행될 수 있다. 이후, 기판 상에 핵 생성 층(11)이 형성될 수 있다.
제1 물질 층(12)은 거친 상면을 가지도록 형성될 수 있다. 일부 실시예에서, 제1 물질 층(12)이 거친 상면을 가지도록 형성되는 공정 조건이 사용될 수 있다. 예를 들어, 제1 물질 층(12)은 약 1100℃ 이하의 온도에서 형성될 수 있다. 다른 실시예에서, 평평한 상면을 가지는 제1 물질 층(12)을 형성하고, 제1 물질 층(12)을 표면 처리 또는 식각함으로써 제1 물질 층(12)의 거친 상면이 형성될 수 있다. 제1 물질 층(12)의 거친 상면에도 불구하고 제2 물질 층(13)은 평평한 상면을 갖도록 형성되는 공정 조건이 사용될 수 있다. 예를 들어, 제2 물질 층(13)은 약 1100℃ 이상의 온도에서 형성될 수 있다.
버퍼 층(14)이 형성된 후, 버퍼 층(14)의 상면의 거칠기가 제1 형 반도체 층(15)의 결정성을 감소시키는 것을 방지하기 위해 제1 형 반도체 층(15)은 처음에 약 900℃ 내지 약 1100℃의 비교적 저온에서 형성될 수 있다. 제1 형 반도체 층(15)은 나중에 약 1100℃ 이상의 비교적 고온에서 형성될 수 있다.
도 2a는 제1 물질 층 두께에 대한 제2 물질 층 두께의 비율에 따른 노말라이즈된(normalized) 포토루미네선스(photo luminescence, PL) 세기의 실험 데이터이다. 도 2b는 제1 물질 층 두께에 대한 제2 물질 층 두께의 비율에 따른 Si 기판 상에 형성된 발광 스택의 휨(warpage)의 실험 데이터이다.
도 2a 및 도 2b를 도 1과 함께 참조하면, 제2 물질 층(13)의 두께(t3)가 제1 물질 층(12)의 두께(t2)의 약 10% 이하이거나 약 50% 이상인 경우, 반도체 발광 소자(10)의 발광 효율이 급격히 감소하는 것이 관찰되었다. 이는 적어도 부분적으로 제 제2 물질 층(13)의 두께(t3)가 제1 물질 층(12)의 두께(t2)의 약 10% 이하이거나 약 50% 이상인 경우, 인장 응력이 급격히 증가되었기 때문일 수 있다. 인장 응력은 크랙을 야기할 수 있다.
또한, 제2 물질 층(13)의 두께(t3)가 제1 물질 층(12)의 두께(t2)의 약 10% 이하이거나 약 50% 이상인 경우, Si 기판 상에 형성된 발광 스택(LS) 내의 휨의 방향이 바뀌는 것으로 관찰되었다. 양(+)의 휨은 발광 스택(LS) 내에 압축 응력이 형성됨을 의미하며, 음(-)의 휨은 발광 스택(LS) 내에 인장 응력이 형성됨을 의미한다. 휨의 방향으로부터 제2 물질 층(13)의 두께(t3)가 제1 물질 층(12)의 두께(t2)의 약 10% 이하이거나 약 50% 이상인 경우, 발광 스택(LS) 내에 인장 응력이 형성된다는 것이 인식될 수 있다. 인장 응력은 크랙을 야기할 수 있다.
따라서, 발광 효율을 증가시키고, 인장 응력을 감소시고, 크랙을 방지하기 위하여, 제2 물질 층(13)의 두께(t3)는 제1 물질 층(12)의 두께(t2)의 약 10% 내지 약 50%, 예컨대 약 15% 내지 약 45%로 형성될 수 있다.
도 3은 본 개시의 일 실시예에 따른 반도체 발광 소자(10-1)를 나타낸 단면도이다.
도 3을 참조하면, 반도체 발광 소자(10-1)는 발광 스택(LS-1)을 포함할 수 있다. 일부 실시예에서, 발광 스택(LS-1)은 버퍼 층(14)과 제1 형 반도체 층(15) 사이의 도핑되지 않은 반도체 층(18)을 더 포함할 수 있다. 도핑되지 않은 반도체 층(18)은 제1 형 반도체 층(15)의 결정성을 향상시킬 수 있다. 도핑되지 않은 반도체 층(18)은 질화물계 반도체, 예컨대 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함할 수 있다.
일부 실시예에서, 발광 스택(LS-1)은 초격자 구조체(19)를 더 포함할 수 있다. 초격자 구조체(19)는 서로 다른 밴드 갭 에너지를 가지는 복수의 층들이 교대로 적층된 구조체일 수 있다. 초격자 구조체(19)에 포함되는 각각의 층들은 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함할 수 있다. 예를 들어, 초격자 구조체(19)는 GaN/InGaN 조합, AlGaN/GaN 조합, 또는 AlGaN/GaN/InGaN 조합을 포함할 수 있다. 일부 실시예에서, 초격자 구조체(19)는 제1 형 반도체 층(15)과 활성 층(16) 사이에 위치할 수 있다. 다른 실시예에서, 초격자 구조체(19)는 버퍼 구조체(BS)와 제1 형 반도체 층(15) 사이에 위치할 수 있다. 초격자 구조체(19)는 응력을 조절하며 결정 결함을 감소시킬 수 있다. 또한, 초격자 구조체(19)는 캐리어 이동도를 증가시켜 전류 확산을 촉진할 수 있다.
도 4는 본 개시의 일 실시예에 따른 반도체 발광 소자(10-2)를 나타낸 단면도이다.
도 4를 참조하면, 반도체 발광 소자(10-2)는 발광 스택(LS-2)을 포함할 수 있다. 발광 스택(LS-2)은 버퍼 구조체(BS-2)를 포함할 수 있다. 버퍼 구조체(BS-2)는 수직으로 적층된 핵 생성 층(11), 복수의 전위 제거 구조체(DS-1, DS-2, DS-3), 및 버퍼 층(14)을 포함할 수 있다. 도 4에는 버퍼 구조체(BS-2)가 3개의 전위 제거 구조체(DS-1, DS-2, DS-3)를 포함하는 것으로 도시되었으나, 버퍼 구조체(BS-2)에 포함되는 전위 제거 구조체의 수는 3보다 크거나 작을 수 있다. 복수의 전위 제거 구조체(DS-1, DS-2, DS-3)는 버퍼 구조체(BS-2)의 전위 밀도를 감소시키는 능력을 향상시킬 수 있다.
제1 전위 구조체(DS-1)는 핵 생성 층(11) 상의 제1 물질 층(12-1) 및 제1 물질 층(12-1) 상의 제2 물질 층(13-1)을 포함할 수 있다. 제2 전위 구조체(DS-2)는 제2 물질 층(13-1) 상의 제3 물질 층(12-2) 및 제3 물질 층(12-2) 상의 제4 물질 층(13-2)을 포함할 수 있다. 제3 전위 구조체(DS-3)는 제4 물질 층(13-2) 상의 제5 물질 층(12-3) 및 제5 물질 층(12-3) 상의 제6 물질 층(13-3)을 포함할 수 있다. 제2 물질 층(13-1), 제4 물질 층(13-2), 및 제6 물질 층(13-3)은 각각 제1 물질 층(12-1), 제3 물질 층(12-2), 및 제5 물질 층(12-3)의 격자 상수들과 다른 격자 상수를 가질 수 있다.
일부 실시예에서, 제1 물질 층(12-1), 제3 물질 층(12-2), 및 제5 물질 층(12-3)은 동일한 물질을 포함할 수 있다. 예를 들어, 제1 물질 층(12-1), 제3 물질 층(12-2), 및 제5 물질 층(12-3)은 BxAlyInzGa1-x-y-zN(0≤x<1, 0<y<1, 0≤z<1, 0≤x+y+z<1)를 포함할 수 있다. 일부 실시예에서, 제2 물질 층(13-1), 제4 물질 층(13-2), 및 제6 물질 층(13-3)은 동일한 물질을 포함할 수 있다. 예를 들어, 제2 물질 층(13-1), 제4 물질 층(13-2), 및 제6 물질 층(13-3)은 AlN를 포함할 수 있다.
제1 물질 층(12-1)의 상면의 거칠기는 핵 생성 층(11)의 상면의 거칠기 및 제2 물질 층(13-1)의 상면의 거칠기보다 클 수 있다. 제3 물질 층(12-2)의 상면의 거칠기는 제2 물질 층(13-1)의 상면의 거칠기 및 제4 물질 층(13-2)의 상면의 거칠기보다 클 수 있다. 제5 물질 층(12-3)의 상면의 거칠기는 제4 물질 층(13-2)의 상면의 거칠기 및 제6 물질 층(13-3)의 상면의 거칠기보다 클 수 있다. 제1 물질 층(12-1), 제3 물질 층(12-2), 및 제5 물질 층(12-3)의 상면의 거칠기는 약 10nm 내지 약 500nm일 수 있다. 핵 생성 층(11), 제2 물질 층(13-1), 제4 물질 층(13-2), 및 제6 물질 층(13-3)의 상면의 거칠기는 약 0nm 내지 약 10nm일 수 있다. 즉, 핵 생성 층(11), 제2 물질 층(13-1), 제4 물질 층(13-2), 및 제6 물질 층(13-3)의 상면은 실질적으로 평평할 수 있다. 일부 실시예에서, 제3 물질 층(12-2)의 상면의 거칠기는 제1 물질 층(12-1)의 상면의 거칠기보다 작을 수 있고, 제5 물질 층(12-3)의 상면의 거칠기는 제3 물질 층(12-2)의 상면의 거칠기보다 작을 수 있다. 제1 형 반도체 층(15)에 가까울수록 계면의 거칠기를 감소시켜 계면의 거칠기가 제1 형 반도체 층(15), 활성 층(16), 및 제2 형 반도체 층(17)의 결정성을 악화시키는 것을 방지할 수 있다.
격자 상수 차이를 가지며 비교적 거친 제1 물질 층(12-1)과 제2 물질 층(13-1) 사이의 계면, 제3 물질 층(12-2)과 제4 물질 층(13-2) 사이의 계면, 및 제5 물질 층(12-3)과 제6 물질 층(13-3) 사이의 계면 각각은 전위 밀도를 감소시킬 수 있다. 따라서, 제4 물질 층(13-2) 내의 전위 밀도는 제2 물질 층(13-1) 내의 전위 밀도보다 작을 수 있고, 제6 물질 층(13-3) 내의 전위 밀도는 제4 물질 층(13-2) 내의 전위 밀도보다 작을 수 있다.
버퍼 층(14)의 격자 상수는 제6 물질 층(13-3)의 격자 상수와 제1 형 반도체 층(15)의 격자 상수 사이일 수 있다.
도 5는 본 개시의 일 실시예에 따른 반도체 발광 소자(100)를 나타내는 평면도이다. 도 6은 도 5의 CX1 영역의 확대도이다. 도 7은 도 5의 A1-A1' 선을 따라 자른 단면도이다. 설명의 편의를 위해 도 5 및 도 6에는 반도체 발광 소자(100)의 일부 구성 요소들이 생략되었다.
도 5 내지 도 7을 참조하면, 반도체 발광 소자(100)는 픽셀 영역(PXR)과 픽셀 영역(PXR)을 둘러싸는 패드 영역(PDR)을 포함할 수 있다. 픽셀 영역(PXR)에서 X축을 따라 M개의 픽셀(PX11, PX12, ??, PX1M: PX)이 배열되고, Y축을 따라 N개의 픽셀(PX11, PX21, ??, PXN1: PX)이 배열될 수 있다. 도 5에는 X 축을 따라 8개의 픽셀(PX)과 Y 축을 따라 4개의 픽셀(PX)을 포함하여 총 32개의 픽셀(PX)이 어레이로 배열되나, X 축을 따라 배열되는 픽셀(PX)의 수, Y 축을 따라 배열되는 픽셀(PX)의 수, 및 픽셀(PX)의 총 수는 변경될 수 있다. 도 5에는 각각의 픽셀(PX)이 동일한 크기를 가지는 것으로 도시되었으나, 일부 실시예에서, 모든 픽셀(PX)의 크기가 동일하여야 하는 것은 아니다. 예를 들어, 일부 픽셀(PX)은 Y 방향 길이(L2)가 X 방향 길이(L1)보다 클 수 있고, 나머지 픽셀(PX)은 X 방향 길이(L1)와 Y 방향 길이(L2)가 동일할 수 있다. 예를 들어, 일부 픽셀(PX)에서 Y 방향 길이(L2) 대 X 방향 길이(L1) 비는 약 1.5:1 내지 약 4.5:1 일 수 있다.
도 5에 도시된 바와 같이, 상기 반도체 발광 소자(100)는 위에서 볼 때, 대략 직사각형 형상을 가질 수 있다. 상기 직사각형의 제1 변의 길이, 즉 반도체 발광 소자(100)의 X 방향 폭(LX)은 상기 직사각형의 제2 변의 길이, 즉 반도체 발광 소자(100)의 Y 방향 폭(LY)보다 더 길 수 있다. 예시적인 실시예들에 따르면, 반도체 발광 소자(100)의 X 방향 폭(LX)은 Y 방향 폭(LY)의 약 1.1배와 같거나, Y 방향 폭(LY)의 약 1.1배 보다 더 클 수 있다. 예시적인 실시예들에 따르면, 반도체 발광 소자(100)의 X 방향 길이(LX)는 Y 방향 길이(LY)의 약 100배와 같거나 Y 방향 길이(ly)의 약 100배 보다 더 작을 수 있다. 예시적인 실시예들에 따르면, 반도체 발광 소자(100)의 두께(즉, Z 방향 길이)는 수십 내지 수백 ㎛일 수 있다. 예시적인 실시예들에 따르면, 발광 소자(100)의 두께는 반도체 발광 소자(100)의 X 방향 폭(LX)의 폭의 약 1/10 이하일 수 있다. 상술된 치수(Dimension)를 갖는 반도체 발광 소자(100)는 물리적 스트레스에 대한 저항이 최적화된 치수를 갖는바, 반도체 발광 소자(100)의 휨을 최소화할 수 있다.
복수의 발광 구조체(120U)가 복수의 픽셀(PX)에 각각 배치되어 발광 구조체(120U)의 어레이를 형성할 수 있다. 격벽 구조체(160)는 발광 구조체들(120U) 사이에 배치되며 각각의 발광 구조체(120U)를 둘러쌀 수 있다. 패드 영역(PDR)에서, 발광 스택(LS)이 복수의 발광 구조체(120U)를 둘러쌀 수 있다.
복수의 발광 구조체(120U)는 분리 개구(IAH)에 의해 서로 분리될 수 있다. 예시적인 공정에서, 발광 스택(LS)의 일부를 제거하여 분리 개구(IAH)를 형성함으로써 발광 스택(LS)으로부터 픽셀 영역(PXR) 상의 복수의 발광 구조체(120U)가 형성될 수 있다. 또한, 발광 스택(LS)의 일부는 패드 영역(PDR)에 잔류하며 평면도에서 픽셀 영역(PXR)의 둘레를 둘러쌀 수 있다. 발광 스택(LS)은 도 1, 도 3 및 도 4를 참조하여 설명된 발광 스택들(LS, LS-1, LS-2) 중 하나일 수 있다. 도 7에 도시된 바와 같이, 예를 들어 발광 스택(LS)은 버퍼 구조체(BS), 제1 형 반도체 층(122), 활성 층(124), 및 제2 형 반도체 층(126)을 포함할 수 있다. 도 7에서, 발광 구조체(120U)의 버퍼 구조체(BS)의 상면은 발광 구조체(120U)의 제1 면(120F1)으로 정의될 수 있고, 발광 구조체(120U)의 제2 형 반도체 층(17)의 하면은 발광 구조체(120U)의 제2 면(120F2)으로 지칭될 수 있다.
발광 구조체(120U) 상에 제1 전극(142A), 제2 전극(142B), 제1 절연 층(132), 제1 연결 전극(144A), 및 제2 연결 전극(144B)이 더 배치될 수 있다. 제1 전극(142A)은 활성 층(16) 및 제2 형 반도체 층(17)을 관통하는 전극 개구(E) 내에 위치하며 제1 형 반도체 층(15)에 접촉할 수 있다. 제2 전극(142B)은 제2 형 반도체 층(17)의 하면(즉, 발광 구조체(120U)의 제2 면(120F2)) 상에 위치할 수 있다. 제1 전극(142A) 및 제2 전극(142B)은 반사도가 높은 금속 물질을 포함할 수 있다. 예를 들어, 제1 전극(142A) 및 제2 전극(142B)은 Ag, Al, Ni, Cr, Cu, Au, Ti, Pt, Pd, Sn, W, Rh, Ir, Ru, Mg, Zn, 또는 이들의 조합을 포함할 수 있다.
제1 절연 층(132)은 전극 개구(E)의 내벽을 덮으며 제1 전극(142A)을 활성 층(16) 및 제2 형 반도체 층(17)으로부터 전기적으로 절연시킬 수 있다. 제1 절연 층(132)은 또한 제2 형 반도체 층(17)의 하면(즉, 발광 구조체(120U)의 제2 면(120F2)) 상에서 제1 전극(142A)과 제2 전극(142B) 사이에 더 위치할 수 있고, 제1 전극(142A)을 제2 전극(142B)으로부터 전기적으로 절연시킬 수 있다. 일부 실시예에서, 제1 절연 층(132)은 또한 발광 구조체(120U)의 측면 및 격벽 구조체(160)의 하면 상에 더 연장될 수 있다. 일부 실시예에서, 제1 절연 층(132)의 상면은 발광 구조체(120U)의 제1 면(120F1)과 동일한 수직 레벨(LV1)에 위치할 수 있다. 제1 절연 층(132)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함하는 절연 물질을 포함할 수 있다.
제1 연결 전극(144A)은 제1 전극(142A) 및 제1 절연 층(132) 상에 배치될 수 있고, 제2 연결 전극(144B)은 제2 전극(142B) 및 제1 절연 층(132) 상에 배치될 수 있다. 제1 연결 전극(144A) 및 제2 연결 전극(144B)은 Ag, Al, Ni, Cr, Cu, Au, Ti, Pt, Pd, Sn, W, Rh, Ir, Ru, Mg, Zn, 또는 이들의 조합을 포함할 수 있다.
제2 절연 층(134)은 제1 절연 층(132) 상에 배치될 수 있다. 또한 제2 절연 층(134)은 제1 연결 전극(144A) 및 제2 연결 전극(144B)을 콘포말하게 덮을 수 있다. 제2 절연 층(134)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다.
패드 영역(PDR)에는 발광 스택(LS)을 관통하는 패드 개구(PH)가 배치될 수 있다. 패드 개구(PH) 내에 제1 패드(148A) 및 제2 패드(148B)가 배치될 수 있다. 일부 실시예에서, 제1 패드(148A) 및 제2 패드(148B)의 상면은 발광 구조체(120U)의 제1 면(120F1)과 동일 평면 상에 배치될 수 있다. 제1 패드(148A) 및 제2 패드(148B)는 Ag, Al, Ni, Cr, Cu, Au, Ti, Pt, Pd, Sn, W, Rh, Ir, Ru, Mg, Zn, 또는 이들의 조합을 포함할 수 있다. 제1 패드(148A) 및 제2 패드(148B) 상에 구동 반도체칩(미도시)과의 전기적 연결을 위한 본딩 와이어 등의 연결 부재가 배치될 수 있다. 도 6의 평면도에서 제1 패드(148A) 및 제2 패드(148B)가 정사각형인 것으로 도시되었으나, 제1 패드(148A) 및 제2 패드(148B)의 형상은 이에 제한되지 않는다. 예를 들어, 1 패드(148A) 및 제2 패드(148B) 각각의 Y 방향으로의 길이는 제1 패드(148A) 및 제2 패드(148B) 각각의 X 방향으로의 길이보다 클 수 있다. 예를 들어, 제1 패드(148A) 및 제2 패드(148B) 각각은 구동 칩과의 연결을 위한 와이어가 부착되는 제1 부분 및 전기적 특성 측정을 위한 프로브가 접촉되는 제2 부분을 포함하고, 제1 부분과 제2 부분이 서로 다른 형상을 가질 수 있다. 예를 들어, 상기 제1 부분의 폭은 상기 제2 부분의 폭보다 작거나 클 수 있다.
제1 배선 패턴(146A)은 제1 연결 전극(144A)을 제1 패드(148A)에 연결시킬 수 있다. 제1 배선 패턴(146A)은 제2 절연 층(134) 상에 위치하며 제1 연결 전극(144A)과 접촉할 수 있다. 제2 배선 패턴(146B)은 제2 연결 전극(144B)을 제2 패드(148B)에 연결시킬 수 있다. 도 7에 보이지 않으나, 제2 배선 패턴(146B)은 제2 절연 층(134) 상에 위치하며 제2 연결 전극(144B)과 접촉할 수 있다. 일부 실시예에서, 제1 연결 전극(144A) 및 제2 연결 전극(144B)은 생략될 수 있으며, 제1 배선 패턴(146A) 및 제2 배선 패턴(146B)은 제1 전극(142A) 및 제2 전극(142B)과 각각 바로 접촉할 수 있다.
일부 실시예에서, 이웃한 발광 구조체(120U) 사이를 연결하는 제3 배선 패턴(미도시)이 더 배치될 수 있다. 제3 배선 패턴은 한 발광 구조체(120U)의 제2 전극(142B)(또는 제2 연결 전극(144B))과 이웃한 발광 구조체(120U)의 제1 전극(142A) (또는 제1 연결 전극(144A))을 연결시키거나, 한 발광 구조체(120U)의 제1 전극(142A)(또는 제1 연결 전극(144A))과 이웃한 발광 구조체(120U)의 제1 전극(142A) (또는 제1 연결 전극(144A))을 연결시키거나, 한 발광 구조체(120U)의 제2 전극(142B)(또는 제2 연결 전극(144B))과 이웃한 발광 구조체(120U)의 제2 전극(142B) (또는 제2 연결 전극(144B))을 연결시킬 수 있다. 제3 배선 패턴은 제2 절연 층(134) 상에 배치될 수 있다. 일부 실시예에서, 제1 배선 패턴(146A) 상에 제3 절연 층(미도시)이 더 배치될 수 있으며, 제3 배선 패턴은 상기 제3 절연 층 상에 배치될 수 있다.
제2 절연 층(134), 제1 배선 패턴(146A) 및 제2 배선 패턴(146B) 상에는 매립 절연 층(136)이 배치될 수 있다. 매립 절연 층(136)은 발광 구조체들(120U) 사이의 분리 개구(IAH) 를 채우며 평평한 하면을 가질 수 있다. 매립 절연 층(136)과 격벽 구조체(160) 사이 및 매립 절연 층(136)과 발광 구조체(120U) 사이에 제1 절연 층(132) 및 제2 절연 층(134)이 배치될 수 있다. 매립 절연 층(136)은 실리콘 수지, 에폭시 수지, 또는 아크릴 수지를 포함할 수 있다.
매립 절연 층(136)의 하면 상에 지지 기판(154)이 더 배치될 수 있다. 일부 실시예에서, 전기적 저항이 높은 지지 기판(154)을 사용함으로써 지지 기판(154) 아래의 회로 기판(예컨대 도 11의 1400)과 발광 구조체(120U) 사이의 전기적 연결을 방지할 수 있다. 예를 들어, 지지 기판(154)은 Si 기판 및 상기 Si 기판의 상면 및 하면 중 적어도 하나에 형성된 절연 층을 포함할 수 있다. 대안적으로 또는 추가적으로 지지 기판(154)은 전기적 저항이 높은 도핑되지 않거나 낮은 농도로 도핑된 Si 기판일 수 있다. 매립 절연 층(136)의 하면은 접착 층(152)을 통해 지지 기판(154)에 부착될 수 있다. 접착 층(152)은 예컨대 실리콘 산화물, 실리콘 질화물, 폴리머 물질, 또는 수지와 같은 절연성 물질을 포함할 수 있다. 일부 실시예에서, 접착 층(152)과 매립 절연 층(136)은 동일한 물질로 형성될 수 있고, 접착 층(152)과 매립 절연 층(136) 사이의 경계가 육안으로 식별 가능하지 않을 수 있다. 다른 실시예에서, 접착 층(152)은 AuSn 또는 NiSi 등의 공융(eutectic) 접착 물질을 포함할 수 있다.
상기 지지 기판(154)은 절연성 기판 또는 도전성 기판으로 이루어질 수 있다. 예시적인 실시예들에서, 상기 지지 기판(154)은 적어도 수 MΩ의 전기적 저항, 예를 들면 적어도 50 MΩ의 전기적 저항을 가질 수 있다. 상기 지지 기판(154)의 전기적 저항이 클수록 지지 기판(154)의 전기 절연성이 향상될 수 있다. 예를 들면, 상기 지지 기판(154)은 도핑된 실리콘, 도핑되지 않은 사파이어 기판, 유리 기판, 투명 전도성 기판, 실리콘 기판, 실리콘 카바이드 기판 Al2O3, 텅스텐(W), 구리(Cu), BT(Bismaleimide Triazine) 수지, 에폭시 수지, 폴리이미드, 액정 폴리머(liquid crystal polymer), 동박 적층 필름(copper clad laminate), 또는 이들의 조합으로 이루어질 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다.
예시적인 실시예들에서, 상기 지지 기판(154)은 수직 방향(Z 방향)으로 적어도 150 μm의 두께, 예를 들면 약 200 μm 내지 약 400 μm의 두께를 가질 수 있다. 지지 기판(154)의 두께가 너무 작으면, 지지 기판(154)의 휨(warpage) 현상이 초래되는 등 발광 장치(10b)의 발광 특성에 악영향을 미칠 수 있다. 지지 기판(154)의 두께가 너무 크면, 지지 기판(154)에 의해 유발되는 스트레스로 인해 지지 기판(154)의 주변에 있는 구성품들의 변형이 초래될 수 있다.
복수의 발광 구조체(120U)의 제1 면(120F1) 상에 격벽 구조체(160)가 배치될 수 있다. 차량용 헤드 램프 등의 지능형 조명 시스템을 위하여 주변 상황에 따라 다양한 조명 모드를 구현하기 위하여 반도체 발광 소자(100) 내의 복수의 픽셀(PX)을 개별적으로 제어할 필요가 있다. 이러한 경우, 격벽 구조체(160)는 하나의 픽셀(PX)에서 방출되는 빛이 인접한 픽셀(PX)로 침투하는 것을 방지할 수 있고, 따라서 반도체 발광 소자(100)의 콘트라스트 특성을 향상시킬 수 있다.
격벽 구조체(160)는 매립 절연 층(136) 상에 위치할 수 있다. 일부 실시예에서, 격벽 구조체(160)와 매립 절연 층(136) 사이에는 제1 절연 층(132) 및/또는 제2 절연 층(134)이 더 연장될 수 있다. 격벽 구조체(160)는 예컨대 Si 기판, SiC 기판, 사파이어 기판, 또는 GaN 기판을 포함할 수 있다. 예시적인 공정에서, 예컨대 기판(110, 도 9m 참조) 상에 복수의 발광 구조체(120U)를 형성하고, 이후 기판 내에 복수의 개구(160OP)를 형성함으로써 격벽 구조체(160)를 형성할 수 있다. 이러한 경우, 격벽 구조체(160)는 발광 스택(LS)을 형성하기 위한 기판의 일부일 수 있다.
격벽 구조체(160)는 복수의 개구(160OP)를 포함할 수 있다. 일부 실시예에서, 평면도에서, 격벽 구조체(160)의 개구(160OP)는 크랙의 발생 및 전파를 방지하기 위해 둥근 코너(RC)를 가질 수 있다. 또한, 격벽 구조체(160)의 각각의 개구(160OP)는 발광 구조체(120U)의 주변부(120Ub)를 덮으며 각각의 발광 구조체(120U)의 중심부(120Ua)를 노출시킬 수 있다.
일부 실시예에서, 버퍼 구조체(BS)는 발광 구조체(120U)의 주변부(120Ub)에 포함되며, 발광 구조체(120U)의 중심부(120Ua)에 포함되지 않을 수 있다. 즉, 발광 구조체(120U)는 버퍼 구조체(BS)를 관통하며 제1 형 반도체 층(15)을 노출시키는 트렌치(T)를 포함할 수 있다. 트렌치(T)는 격벽 구조체(160)의 개구(160OP)와 중첩될 수 있다. 일부 실시예에서, 광 추출을 향상시키기 위하여 트렌치(T)에 의해 노출되는 제1 형 반도체 층(15)의 표면(15F1)의 거칠기는 제1 형 반도체 층(15)의 반대 표면(15F2)의 거칠기보다 클 수 있다.
일부 실시예에서, 격벽 구조체(160)의 측면 상에 반사 층(172)이 더 배치될 수 있다. 반사 층(172)은 발광 구조체(120U)로부터 방출되는 광을 반사시킬 수 있다. 반사 층(172)은 예를 들어 Ag, Al, Ni, Cr, Au, Pt, Pd, Sn, W, Rh, Ir, Ru, Mg, Zn, 또는 이들의 조합을 포함하는 금속을 포함할 수 있다. 다른 실시예들에서, 반사 층(172)은 예컨대 티타늄 산화물 또는 알루미늄 산화물 금속 산화물을 함유하는 PPA(polyphthalamide)와 같은 수지를 포함할 수 있다. 다른 실시예들에서, 반사 층(172)은 분산 브래그 반사 층(distributed Bragg reflector layer)일 수 있다. 예를 들어, 상기 분산 브래그 반사 층은 굴절율이 다른 복수의 절연 층이 수 내지 수백 회 반복하여 적층된 구조를 가질 수 있다. 상기 분산 브래그 반사층 내에 포함되는 상기 절연 층은 예컨대 SiO2, SiN, SiOxNy, TiO2, Si3N4, Al2O3, TiN, AlN, ZrO2, TiAlN, TiSiN와 같은 산화물, 질화물 및 그 조합을 포함할 수 있다.
격벽 구조체(160)의 개구(160OP) 및 발광 구조체(120)의 트렌치(T) 내에는 형광 층(174)이 배치될 수 있다. 격벽 구조체(160)는 반사 층(172)과 접촉할 수 있다. 다른 실시예에서, 격벽 구조체(160)의 측면 상에 반사 층(172)이 존재하지 않을 수 있으며, 이러한 경우, 격벽 구조체(160)의 측면이 형광 층(174)과 직접 접촉할 수 있다. 형광 층(174)은 격벽 구조체(160)의 개구(160OP) 및 발광 구조체(120)의 트렌치(T)를 거의 전체적으로 채울 수 있다. 형광 층(174)의 상면의 레벨은 격벽 구조체(160)의 상면의 레벨(LV2)과 동일할 수 있다. 형광 층(174)은 실질적으로 평탄한 상면을 가질 수 있다. 형광 층(174)은 격벽 구조체(160)에 의해 각각의 개구(160OP) 및 각각의 트렌치(T) 내에 견고하게 고정될 수 있다.
형광 층(174)은 발광 구조체(120U)로부터 방출되는 빛을 원하는 색으로 변환시킬 수 있는 물질일 수 있다. 형광 층(174)은 형광체가 분산된 수지 또는 형광체를 함유하는 필름을 포함할 수 있다. 예를 들어, 형광 층(174)은 형광체 입자들이 소정의 농도로 균일하게 분산된 형광체 필름을 포함할 수 있다. 상기 형광체 입자들은 복수의 발광 구조체(120U)로부터 방출되는 광의 파장을 변환시키는 파장 변환 물질일 수 있다. 형광체 입자의 밀도 향상 및 색 균일도 개선을 위하여 형광 층(174)은 서로 다른 사이즈 분포를 갖는 2종 이상의 형광체 입자들을 포함할 수 있다.
예시적인 실시예들에 있어서, 형광체는 산화물계, 실리케이트계, 질화물계, 플루오라이트계 등 다양한 조성 및 컬러를 가질 수 있다. 예를 들어, 상기 형광체로서 β-SiAlON:Eu2+(녹색), (Ca,Sr)AlSiN3:Eu2+(적색), La3Si6N11:Ce3+(황색), K2SiF6:Mn4 +(적색), SrLiAl3N4:Eu(적색), Ln4-x(EuzM1-z)xSi12-yAlyO3+x+yN18-x-y (0.5≤x≤3, 0<z<0.3, 0<y≤4)(적색), K2TiF6:Mn4 +(적색), NaYF4:Mn4 +(적색), NaGdF4:Mn4 +(적색) 등이 사용될 수 있다. 그러나, 상기 형광체의 종류가 전술한 바에 한정되는 것은 아니다.
다른 실시예들에 있어서, 형광 층(174) 상에 양자점(quantum dot)과 같은 파장 변환 물질이 더 배치될 수 있다. 상기 양자점은 III-V 또는 II-VI 화합물 반도체를 이용하여 코어(Core)-쉘(Shell) 구조를 가질 수 있고, 예를 들어, CdSe, InP 등과 같은 코어(core)와 ZnS, ZnSe과 같은 쉘(shell)을 가질 수 있다. 또한, 상기 양자점은 코어 및 쉘의 안정화를 위한 리간드(ligand)를 포함할 수 있다.
본 개시에 따르면, 발광 면적을 최대화하기 위하여 활성 층(16)의 면적을 최대화하기 위하여 격벽 구조체(160)가 발광 구조체(120U)의 주변부(120Ub)와 중첩되도록 형성될 수 있다. 따라서 제1 형 반도체 층(15)을 노출시키는 트렌치(T)가 형성되더라도 격벽 구조체(160) 아래에 버퍼 구조체(BS)의 일부가 남을 수 있다. 격벽 구조체(160) 내의 개구(160OP) 및 발광 구조체(120U) 내의 트렌치(T)를 형성할 때 버퍼 구조체(BS)(특히, AlN를 포함하는 층) 내의 인장 응력으로 인해 버퍼 구조체(BS) 내에 크랙이 발생하며, 크랙은 격벽 구조체(160) 아래에 남아있는 버퍼 구조체(BS)의 부분까지 전파될 수 있다. 이러한 크랙은 반도체 발광 소자(100)의 불량을 야기할 수 있다. 도 1 및 도 4를 참조하여 설명된 버퍼 구조체들(BS, BS-2)은 버퍼 구조체들(BS, BS-2) 내의 인장 응력을 감소시켜 크랙의 발생을 방지하여 반도체 발광 소자(100)의 제조 수율을 향상시킬 수 있다.
도 8a는 본 개시의 일 실시예에 따른 반도체 발광 소자(100A)를 나타낸 단면도이다. 이하에서는 도 5 내지 도 7을 참조하여 설명된 반도체 발광 소자(100)와 도 8a를 참조하여 설명된 반도체 발광 소자(100A) 사이의 차이가 설명된다.
도 8a를 참조하면, 반도체 발광 소자(100A)는 격벽(160A) 상에 격벽(160A)을 보호하기 위한 패시베이션 층(176)을 더 포함할 수 있다. 패시베이션 층(176)은 산화막, 질화막, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 패시베이션 층(176)은 Si3N4, SiO2, SiON, Al2O3, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 패시베이션 층(176)은 다중 층 구조를 가질 수 있다.
패시베이션 층(176)은 격벽(160A)의 상면 및 측면 상에 연장될 수 있다. 일부 실시예에서, 패시베이션 층(176)은 발광 구조체(120U) 상에 더 연장될 수 있다. 일부 실시예에서, 격벽(160A)의 상면 상의 패시베이션 층(176)의 부분의 두께(t1)는 격벽(160A)의 측면 상의 패시베이션 층(176)의 부분의 두께(t2)보다 작을 수 있다. 이와 같은 두께 차이는 반도체 발광 소자(100A)의 콘트라스트를 개선할 수 있다. 일부 실시예에서, 발광 구조체(120U) 상의 패시베이션 층(176)의 부분의 두께(t3)는 격벽(160A)의 측면 상의 패시베이션 층(176)의 부분의 두께(t2)보다 작을 수 있다.
일부 실시예에서, 격벽(160A)은 격벽(160A)의 상면으로부터 격벽(160A)의 내부로 연장되는 트렌치(160T)를 더 포함할 수 있다. 일부 실시예에서, 형광 층(174)의 상면의 레벨(LV3)은 격벽 구조체(160)의 상면의 레벨(LV2)보다 작거나 같을 수 있다.
도 8a에 도시되지 않았으나, 일부 실시예에서, 반사 층(미도시)이 발광 구조체(120U)와 제1 절연 층(132) 사이 및 격벽 구조체(160)와 제1 절연 층(132) 사이에 배치될 수 있다. 다른 실시예에서, 반사 층(미도시)이 제1 절연 층(132)과 제2 절연 층(134) 사이에 배치될 수 있다. 다른 실시예에서, 반사 층(미도시)이 제2 절연 층(134)과 매립 절연 층(136) 사이에 배치될 수 있다.
일부 실시예들에서, 상기 지지 기판(154)의 양측 표면에는 상부 절연막(154a) 및 하부 절연막(154b)이 더 제공될 수 있다.
상기 상부 절연막(154a)은 지지 기판(154) 중 매립 절연 층(136)에 대면하는 제1 표면(154S1)을 덮고, 하부 절연막(154b)은 지지 기판(154) 중 상기 제1 표면(154S1)의 반대쪽 표면인 제2 표면(154S2)을 덮을 수 있다. 상부 절연막(154a)은 접착 층(152)을 사이에 두고 매립 절연 층(136)으로부터 수직 방향(Z 방향)으로 이격될 수 있다. 예시적인 실시예들에서, 상부 절연막(154a)은 지지 기판(154)의 제1 표면(154S1)에 접하고, 하부 절연막(154b)은 지지 기판(154)의 제2 표면(154S2)에 접할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들면, 상부 절연막(154a)과 지지 기판(154)과의 사이, 및/또는 하부 절연막(154b)과 지지 기판(154)과의 사이에 적어도 하나의 중간 막(도시 생략)이 개재될 수도 있다. 상기 중간 막은 절연 물질, 반도체 물질, 도전 물질, 또는 이들의 조합으로 이루어질 수 있다.
도 8b는 본 개시의 다른 실시예에 따른 반도체 발광 소자(100B)를 나타낸 단면도이다. 이하에서는 도 5 내지 도 8a를 참조하여 설명된 반도체 발광 소자(100, 100A)와 도 8b를 참조하여 설명된 반도체 발광 소자(100B) 사이의 차이가 설명된다.
도 8b를 참조하면, 격벽 구조체(160)의 상면과 측벽 상에는 패시베이션 구조물(178)이 배치될 수 있다. 상기 패시베이션 구조물(178)은 격벽 구조체(160)의 상면 및 측벽 상에 콘포말하게 배치되는 제1 패시베이션 층(178a) 및 제2 패시베이션 층(178b)을 포함할 수 있다. 상기 패시베이션 구조물(178)은 노출된 제1 형 반도체 층(15)의 제1 면(15F1)에도 콘포말하게 배치될 수 있다.
예시적인 실시예들에서, 제1 패시베이션 층(178a)은 제1 절연 물질을 포함하고, 제2 패시베이션 층(178b)은 제1 절연 물질과 다른 제2 절연 물질을 포함할 수 있다. 상기 제1 절연 물질 및 상기 제2 절연 물질 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 알루미늄 질화물 중 적어도 하나를 포함할 수 있다. 도 8b에서는 두 개의 패시베이션층들이 제공되는 것으로 도시되었지만, 통상의 기술자는 셋 또는 그 이상의 패시베이션 층들이 제공될 수 있음을 이해할 것이다. 일부 실시예들에서 복수의 패시베이션 층들이 제공될 때 이웃하는 패시베이션 층들의 물질은 상이하게 선택될 수 있다.
일부 실시예들에 있어서, 상기 제1 패시베이션층(178a)과 제2 패시베이션층(178b)의 쌍은 2회 또는 그 이상 반복 적층될 수 있다.
예시적인 실시예들에서, 패시베이션 구조물(178)은 격벽 구조체(160)의 각각의 상면 상에 배치되는 제1 부분(178P1), 격벽 구조체(160)의 각각의 측벽 상에 배치되는 제2 부분(178P2), 및 노출된 제1 형 반도체 층(15)의 제1 면(15F1) 상에 배치되는 제3 부분(178P3)을 포함할 수 있다. 일부 실시예들에서, 제1 부분(178P1)의 두께는 제2 부분(178P2)의 두께보다 작거나 같을 수 있다. 또한 제3 부분(178P3)의 두께는 제2 부분(178P2)의 두께보다 작거나 같을 수 있다. 일부 실시예들에서, 제1 부분(178P1)의 두께는 약 0.1 내지 2 마이크로미터일 수 있고, 제2 부분(178P2)의 두께는 약 0.5 내지 5 마이크로미터일 수 있다.
도 9a 내지 도 9m은 본 개시의 일 실시예에 따른 반도체 발광 소자 제조 방법을 나타낸 단면도들이다.
도 9a를 참조하면, 기판(110) 상에 발광 스택(LS)이 형성될 수 있다. 기판(110)은 예컨대 Si 기판, SiC 기판, 사파이어 기판, 또는 GaN 기판을 포함할 수 있다. 기판(110)은 픽셀 영역(PXR) 내의 부분 및 패드 영역(PDR) 내의 부분을 포함할 수 있다. 도 5를 참조하여 설명한 바와 같이 평면도에서 패드 영역(PDR)은 픽셀 영역(PXR)을 둘러쌀 수 있다. 발광 스택(LS)은 예를 들어 성장 기판(110) 상에 버퍼 구조체(BS), 제1 형 반도체 층(15), 활성 층(16), 및 제2 형 반도체 층(17)을 차례로 형성함으로써 형성될 수 있다. 발광 스택(LS)을 형성하기 위한 자세한 방법은 도 1을 참조하여 위에서 설명되었다.
도 9b를 참조하면, 발광 스택(LS)의 일부분을 제거함으로써 픽셀 영역(PXR) 및 패드 영역(PDR)에서 각각 분리 개구(IAH)와 패드 개구(PH)가 형성될 수 있다. 분리 개구(IAH) 및 패드 개구(PH)는 발광 스택(LS)을 완전히 관통하여 기판(110)의 제1 면(110F1)을 노출시킬 수 있다. 픽셀 영역(PXR)에서 분리 개구(IAH)에 의해 발광 스택(LS)이 복수의 발광 구조체(120U)로 분리될 수 있다. 일부 실시예에서, 분리 개구(IAH)를 형성하는 공정은 블레이드에 의해 수행될 수 있다.
도 9c를 참조하면, 픽셀 영역(PXR)에서 발광 구조체(120U)의 일부를 제거함으로써 발광 구조체(120U) 내에 개구(E)를 형성할 수 있다. 개구(E)는 제2 형 반도체 층(17) 및 활성 층(16)을 관통하여 제1 형 반도체 층(15)을 노출시킬 수 있다.
도 9d를 참조하면, 발광 구조체(120U), 발광 스택(LS), 및 기판(110) 상에 제1 절연 층(132)이 형성될 수 있다. 제1 절연 층(132)은 개구(E), 분리 개구(IAH), 및 패드 개구(PH)를 콘포말하게 덮을 수 있으며, 발광 구조체(120U)의 상면 및 측면, 및 기판(110)의 상면 상에 연장될 수 있다. 제1 절연 층(132)은 픽셀 영역(PXR)과 패드 영역(PDR) 둘 모두에 형성될 수 있다.
다음으로, 개구(E) 내의 제1 형 반도체 층(15) 상의 제1 절연 층(132)의 부분을 제거함으로써 제1 형 반도체 층(15)의 상면이 노출될 수 있다. 다음으로, 제1 형 반도체 층(15)의 상면 상에 제1 전극(142A)이 형성될 수 있다. 일부 실시예에서, 제1 전극(142A)과 제1 형 반도체 층(15) 사이에는 도전성 오믹 물질로 형성되는 제1 콘택 층(미도시)이 더 형성될 수 있다. 다음으로, 제1 절연 층(132) 상에 제1 전극(142A)과 전기적으로 연결되는 제1 연결 전극(144A)이 형성될 수 있다.
한편, 제2 형 반도체 층(17) 상의 제1 절연 층(132)의 부분을 제거함으로써 제2 형 반도체 층(17)의 상면이 노출될 수 있다. 제2 형 반도체 층(17)의 상면 상에 제2 전극(142B)이 형성될 수 있다. 일부 실시예에서, 제2 전극(142B)과 제2 형 반도체 층(17) 사이에는 도전성 오믹 물질로 형성되는 제2 콘택 층(미도시)이 더 형성될 수 있다. 다음으로, 제1 절연 층(132) 상에 제2 전극(142B)과 전기적으로 연결되는 제2 연결 전극(144B)이 형성될 수 있다.
도 9e를 참조하면, 제1 연결 전극(144A), 제2 연결 전극(144B) 및 제1 절연 층(132) 상에 제2 절연 층(134)이 콘포말하게 형성될 수 있다.
도 9f를 참조하면, 제2 절연 층(134)의 일부를 제거함으로써 제1 연결 전극(144A)의 상면을 노출시킬 수 있다. 또한 패드 개구(PH)를 통해 노출되는 제1 절연 층(132) 및 제2 절연 층(134)의 부분을 제거함으로써 기판(110)의 제1 면(110F1)을 노출시킬 수 있다. 이후, 제2 절연 층(134) 상에 제1 배선 패턴(146A)이 형성될 수 있다. 또한, 패드 개구(PH) 내에 제1 패드(148A)가 형성될 수 있다. 일부 실시예들에서, 제1 배선 패턴(146A)을 형성한 이후에, 제1 패드(148A)를 형성할 수도 있다. 다른 실시예들에서, 제1 배선 패턴(146A)을 형성하기 위한 공정에서 제1 패드(148A)가 함께 형성할 수 있다. 도 9f에서 보이지 않지만, 제2 절연 층(134) 상의 제2 배선 패턴(146B)(도 6 참조) 및 다른 패드 개구(PH) 내의 제2 패드(148B)(도 6 참조)가 더 형성될 수 있다.
도 9g를 참조하면, 제2 절연 층(134), 제1 배선 패턴(146A) 및 제1 패드(148A) 상에 매립 절연 층(136)이 형성될 수 있다. 매립 절연 층(136)은 분리 개구(IAH) 및 패드 개구(PH) 내의 잔류 공간을 채울 수 있다. 이후, 매립 절연 층(136)이 접착 층(152)을 사용하여 지지 기판(154)에 부착될 수 있다.
도 9h를 참조하면, 그라인딩 공정에 의해 기판(110)의 제2 면(110F2)으로부터 기판(110)의 상부를 제거하여, 기판(110)이 얇아질 수 있다.
도 9i를 참조하면, 기판(110)의 제2 면(110F2) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 식각 마스크로 사용하여 기판(110)의 부분을 제거함으로써 기판(110)의 픽셀 영역(PXR) 내에 기판(110)의 두께를 관통하는 복수의 개구(160OP)가 형성될 수 있다. 복수의 개구(160OP)는 복수의 발광 구조체(120U)의 제1 면들(120F1)을 각각 노출시킬 수 있다. 개구(160OP)는 기판(110)이 적층 구조체(120)의 주변부와 중첩되고 적층 구조체(120)의 중심부를 노출시키도록 형성될 수 있다.
도 9j를 참조하면, 복수의 개구(160OP)를 통해 노출되는 버퍼 구조체(BS)의 부분을 식각함으로써 각각의 발광 구조체(120U) 내에 트렌치(T)를 형성할 수 있다. 트렌치(T)는 제1 형 반도체 층(15)을 노출시킬 수 있다. 기판(110)의 개구(160OP)를 통해 노출되는 발광 구조체(120U)의 중심부(120Ua) 내의 버퍼 구조체(BS)의 부분은 제거될 수 있다. 기판(110)에 의해 덮인 발광 구조체(120U)의 주변부(120Ub) 내의 버퍼 구조체(BS)의 부분은 잔류할 수 있다. 일부 실시예에서, 노출된 제1 형 반도체 층(15)의 제1 면(15F1)이 거칠어지도록 제1 형 반도체 층(15)의 제1 면(15F1)은 텍스쳐링될 수 있다.
기판(110) 내에 개구(160OP)를 형성하는 단계 및 발광 구조체(120U) 내에 트렌치(T)를 형성하는 단계에서, 인장 응력 하에 있던 버퍼 구조체(BS) (특히, AlN를 포함하는 층) 내에 크랙이 발생하며, 크랙은 기판(110) 아래에 남아있는 버퍼 구조체(BS)의 부분까지 전파되어 반도체 발광 소자의 불량을 야기할 수 있다. 도 1 및 도 4를 참조하여 설명된 버퍼 구조체들(BS, BS-2)은 버퍼 구조체들(BS, BS-2) 내의 인장 응력을 감소시켜 크랙의 발생을 방지하여 반도체 발광 소자(100)의 제조 수율을 향상시킬 수 있다.
도 9k를 참조하면, 기판(110)의 복수의 개구(160OP)의 측면 상에 반사 층(172)이 형성될 수 있다. 예를 들어, 기판(110) 및 발광 구조체(120U) 상에 금속 층을 형성하고, 상기 금속 층을 이방성 식각함으로써 기판(110)의 상면 및 발광 구조체(120U) 상의 상기 금속 층이 제거될 수 있다.
도 9l을 참조하면, 형광 층(174)이 발광 구조체(120U)의 트렌치(T) 및 기판(110)의 개구(160OP) 내에 형성될 수 있다. 예를 들어, 형광 층(174)은 개구(160OP) 및 트렌치(T) 내에 형광체 입자들이 분산된 수지를 도포하거나 디스펜싱함으로써 형성될 수 있다. 형광체가 개구(160OP) 및 트렌치(T) 내에 균일하게 분산되도록 형광 층(174)은 서로 다른 사이즈 분포를 갖는 2종 이상의 형광체 입자들을 포함할 수 있다.
도 9m을 참조하면, 픽셀 영역(PXR) 내의 기판(110)의 부분 상에 패드 영역(PDR) 내의 기판(110)의 부분을 노출시키는 마스크 패턴(M11)이 형성될 수 있다. 마스크 패턴(M11)을 식각 마스크로 사용하여 기판(110)의 일부를 제거함으로써 패드 영역(PDR) 내의 발광 스택(LS), 및 제1 패드(148A)를 노출시킬 수 있다. 도 9m에는 보이지 않으나 제2 패드(148B)도 노출될 수 있다. 이후 마스크 패턴(M11)은 제거될 수 있다. 복수의 개구(160OP)를 가지는 기판(110)은 격벽 구조체(160)(도 5 내지 도 7 참조)를 형성할 수 있다.
도 9a 내지 도 9m을 참조하여 설명한 제조 방법에 의해 도 5 내지 도 7의 반도체 발광 소자(100)가 완성될 수 있다.
도 10은 본 개시의 일 실시예에 따른 광원 모듈(1000)을 나타내는 블록도이다.
도 10을 참조하면, 광원 모듈(1000)은 반도체 발광 소자(1100) 및 LED 구동부(1200)를 포함할 수 있다. 반도체 발광 소자(1100)는 복수의 발광 다이오드(LED)를 포함하는 LED 어레이(FA)를 포함할 수 있다. 일부 실시예에서, 하나의 LED 어레이(FA)는 복수의 서브 어레이들(SA)을 포함할 수 있다. 서로 다른 서브 어레이들(SA)에 포함된 LED들은 서로 전기적으로 분리될 수 있다. 반도체 발광 소자(1100)는 예를 들어 도 1 내지 도 8b를 참조하여 설명한 반도체 발광 소자들(10, 10-1, 10-2, 100, 100A, 100B) 중 하나일 수 있다.
LED 구동부(1200)는 복수의 구동 칩들(1210)을 포함할 수 있다. 복수의 구동 칩들(210) 각각은 집적 회로(Integrated Circuit, IC) 칩일 수 있다. 복수의 구동 칩들(210) 각각은 대응하는 서브 어레이(SA)에 전기적으로 연결될 수 있으며, 서브 어레이(SA) 내의 LED들의 동작을 제어할 수 있다. 일부 실시예에서, LED 구동부(1200)에 포함되는 구동 칩들(1210)의 수는 반도체 발광 소자(1100)에 포함되는 서브 어레이들(SA)의 수와 동일할 수 있다. 다른 실시예에서, LED 구동부(1200)에 포함되는 구동 칩들(1210)의 수는 반도체 발광 소자(1100)에 포함되는 복수의 서브 어레이들(SA)의 수와 다를 수 있다. 예를 들어, 하나의 구동 칩(1210)으로 복수의 서브 어레이들(SA)을 제어하거나 복수의 구동 칩(1210)으로 하나의 서브 어레이(SA)를 제어할 수 있다.
도 10에 도시된 바와 달리, 일부 실시예에서, 반도체 발광 소자(1100) 내의 LED 어레이(FA)는 복수의 서브 어레이(SA)로 분리되지 않을 수 있다. 구동 칩들(1210) 각각은 대응하는 어레이(FA) 내의 LED들의 동작을 제어할 수 있다. 일부 실시예에서, LED 구동부(1200)에 포함되는 구동 칩들(1210)의 수는 반도체 발광 소자(1100)에 포함되는 어레이들(FA)의 수와 동일할 수 있다.
LED 구동부(1200)는 전원부(미도시)에 연결될 수 있고, 전원부는 반도체 발광 소자(1100)가 동작하기 위해 필요한 입력 전압을 생성하여 반도체 발광 소자(1100)로 제공될 수 있다. 일 실시예에서, 광원 모듈(1000)이 자동차용 헤드 램프인 경우, 전원부는 자동차에 탑재된 배터리일 수 있다. 일 실시예에서, 광원 모듈(1000)이 가정용, 사업용 조명 기구인 경우, 광원 모듈(1000)은 교류 전압을 생성하는 교류 전원, 교류 전압을 정류하여 직류 전압을 생성하는 정류회로, 및 전압 레귤레이터 회로 등을 더 포함할 수 있다.
도 11은 본 개시의 일 실시예에 따른 광원 모듈(1000)을 나타내는 평면도이다.
도 11을 참조하면, 광원 모듈(1000)은 회로 기판(1400) 및 회로 기판(1400) 상에 실장되는 반도체 발광 소자(1100) 및 복수의 구동 칩들(1210)을 포함할 수 있다. 일부 실시예들에서, 반도체 발광 소자(1100)는 하나의 칩으로 구현될 수 있다. 일부 실시예에서, 반도체 발광 소자(1100) 칩의 X 방향으로의 길이는 반도체 발광 소자(1100) 칩의 Y 방향으로의 길이보다 클 수 있다.
회로 기판(1400)은 예를 들어 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 회로 기판(1400)은 중심 영역(1400A) 및 중심 영역을 둘러싸는 주변 영역(1400B)을 가질 수 있다. 일부 실시예에서, 반도체 발광 소자(1100)는 회로 기판(1400)의 중심 영역(1400A) 상에 배치될 수 있으며, 복수의 구동 칩들(1210)은 회로 기판(1400)의 주변 영역(1400B) 상에 배치될 수 있다.
반도체 발광 소자(1100)는 LED 어레이를 포함할 수 있다. LED 어레이는 복수의 서브 어레이들(SA)로 분리될 수 있다. 도 11에는 반도체 발광 소자(1100)가 16개의 서브 어레이들(SA)을 포함하는 것으로 도시되어 있으나, 반도체 발광 소자(1100) 내에 포함되는 서브 어레이들(SA)의 수는 16보다 크거나 작을 수 있다. 또한, 도 11에는 서브 어레이들(SA)이 8열 및 2행으로 배열되는 것으로 도시되었으나, 서브 어레이들(SA)의 배치는 변형될 수 있다. 각각의 서브 어레이들(SA)은 대응하는 구동 칩(1210)에 의해 구동될 수 있다. 도 5 내지 도 7을 참조하여 설명된 반도체 발광 소자(100)에서 하나의 발광 구조체(120U)는 하나의 LED에 대응할 수 있다.
광원 모듈(1000)은 광원 모듈(1000)의 외부로부터 광원 모듈(1000)의 동작을 위해 필요한 신호들을 수신하기 위한 입력부(1300)를 더 포함할 수 있다. 예컨대, 입력부(1300)를 통해 복수의 구동 칩들(1210)은 복수의 어레이들(SA)의 동작을 각각 제어하기 위한 제어 신호를 수신할 수 있다. 또한, 입력부(1300)를 통해 복수의 구동 칩들(1210)은 구동 전력을 수신할 수 있다. 일부 실시예에서, 복수의 구동 칩들(1210)은 차례로 전기적으로 연결될 수 있다. 따라서, 예를 들어 제어 신호가 입력부(1300)로부터 복수의 구동 칩들(1210)에 차례로 전달될 수 있다.
반도체 발광 소자(1100)가 발광하는 발광면 상에 반도체 발광 소자(1100)와 복수의 구동 칩들(1210)을 연결하기 위한 패드들(1120)이 배치될 수 있다. 패드(1120)는 도 5 내지 도 7을 참조하여 설명된 제1 패드(148A) 또는 제2 패드(148B)일 수 있다. 도 5 내지 도 7을 참조하여 설명된 반도체 발광 소자(100)에서 발광면은 적층 구조체(120)의 제1 면(120F1)일 수 있다. 그러나, 다른 실시예에서, 패드들(1120)은 발광면의 반대면 상에 배치될 수 있다.
도 12는 본 개시의 일 실시예에 따른 반도체 발광 소자(1100)를 나타낸 회로도이다.
도 12를 참조하면, 반도체 발광 소자(1100)는 복수의 서브 어레이(SA_1, SA_2, SA_15, SA_16)를 포함할 수 있다. 제1 서브 어레이(SA_1), 제2 서브 어레이(SA_2), 제3 서브 어레이(SA_15), 및 제4 서브 어레이(SA_16)는 복수의 제1 LED(1110_1), 복수의 제2 LED(1110_2), 복수의 제3 LED(1110_15), 및 복수의 제4 LED(1110_16)를 각각 포함할 수 있다. 도 12에는 각각의 서브 어레이(SA_1, SA_2, SA_15, SA_16)가 16개의 제1 LED(1110_1), 16개의 제2 LED(1110_2), 16개의 제3 LED(1110_15), 및 16개의 제4 LED(1110_16)를 포함하는 것으로 도시되었으나, 각각의 서브 어레이(SA_1, SA_2, SA_15, SA_16)에 포함되는 제1 LED(1110_1), 제2 LED(1110_2), 제3 LED(1110_15), 및 제4 LED(1110_16)의 수는 변경될 수 있다. 도 12에는 각각의 서브 어레이(SA_1, SA_2, SA_15, SA_16)가 동일한 수의 제1 LED(1110_1), 제2 LED(1110_2), 제3 LED(1110_15), 및 제4 LED(1110_16)를 각각 포함하는 것으로 도시되었으나, 각각의 서브 어레이(SA_1, SA_2, SA_15, SA_16)에 포함되는 제1 LED(1110_1), 제2 LED(1110_2), 제3 LED(1110_15), 및 제4 LED(1110_16)의 수가 반드시 동일할 필요는 없다. 예를 들어, 제1 서브 어레이(SA_1)는 12개의 제1 LED(1110_1)를 포함하고 제2 서브 어레이(SA_2)는 16개의 제2 LED(1110_2)를 포함할 수 있다.
제1 LED(1110_1), 제2 LED(1110_2), 제3 LED(1110_15), 및 제4 LED(1110_16)는 서로 연결되지 않을 수 있다. 제1 서브 어레이(SA_1) 내의 복수의 제1 LED(1110_1)는 서로 직렬로 연결될 수 있고, 각각의 제1 LED(1110_1)의 양 끝단은 두 제1 패드(1120_1)에 각각 연결될 수 있다. 마찬가지로, 제2 서브 어레이(SA_2) 내의 복수의 제2 LED(1110_2)는 서로 직렬로 연결될 수 있고, 각각의 제2 LED(1110_2)의 양 끝단은 두 제2 패드(1120_2)에 각각 연결될 수 있다. 제3 서브 어레이(SA_15) 내의 복수의 제3 LED(1110_15)는 서로 직렬로 연결될 수 있고, 각각의 제3 LED(1110_15)의 양 끝단은 두 제3 패드(1120_15)에 각각 연결될 수 있다. 제4 서브 어레이(SA_16) 내의 복수의 제4 LED(1110_16)는 서로 직렬로 연결될 수 있고, 각각의 제4 LED(1110_16)의 양 끝단은 두 제4 패드(1120_16)에 각각 연결될 수 있다.
일부 실시예에서, LED들이 직렬로 연결되는 이러한 실시예에서, 반도체 발광 소자(1100)는 LED를 보호하기 위한 제너 다이오드(미도시)를 더 포함할 수 있다. 제너 다이오드는 LED와 역방향으로 연결될 수 있다. 일부 실시예에서, 제너 다이오드의 양단은 대응하는 LED의 양 단에 각각 연결될 수 있다.
도 13은 본 개시의 일 실시예에 따른 반도체 발광 소자(1100A)를 나타낸 회로도이다. 이하에서는 도 13을 참조하여 설명된 반도체 발광 소자(1100A)와 도 12를 참조하여 설명된 반도체 발광 소자(1100)와의 차이점이 설명된다.
도 13을 참조하면, 제1 서브 어레이(SA_1) 내의 복수의 제1 LED(1110_1)는 서로 병렬로 연결될 수 있고, 각각의 제1 LED(1110_1)의 양 끝단은 두 제1 패드(1120_1)에 각각 연결될 수 있다. 마찬가지로, 제2 서브 어레이(SA_2) 내의 복수의 제2 LED(1110_2)는 서로 병렬로 연결될 수 있고, 각각의 제2 LED(1110_2)의 양 끝단은 두 제2 패드(1120_2)에 각각 연결될 수 있다. 제3 서브 어레이(SA_15) 내의 복수의 제3 LED(1110_15)는 서로 병렬로 연결될 수 있고, 각각의 제3 LED(1110_15)의 양 끝단은 두 제3 패드(1120_15)에 각각 연결될 수 있다. 제4 서브 어레이(SA_16) 내의 복수의 제4 LED(1110_16)는 서로 병렬로 연결될 수 있고, 각각의 제4 LED(1110_16)의 양 끝단은 두 제4 패드(1120_16)에 각각 연결될 수 있다.
도 14는 본 발명의 또다른 실시예에 따른 반도체 발광 소자(100C)를 나타낸 평면도이다.
도 14를 참조하면, 상기 반도체 발광 소자(100C)는 복수의 셀 블록들(BLK1~BLK9)을 포함할 수 있다. 상기 복수의 셀 블록들(BLK1~BLK9)의 각각은 하나의 서브 어레이(sub-array)를 구성할 수 있으며 매트릭스 형태로 배치된 복수의 발광 셀들을 포함할 수 있다. 도 14에서는 9개의 셀 블록들(BLK1~BLK9)이 도시되어 있으나, 본 개시에 따른 반도체 발광 소자(100C)는 이에 한정되지 않으며, 셀 블록들(BLK1~BLK9)의 수는 달라질 수 있으며, 셀 블록들(BLK1~BLK9)의 배치도 달라질 수 있다.
상기 반도체 발광 소자(100C)는 복수의 셀 블록(서브 어레이) 각각에 포함되는 발광 셀들의 수를 다양하게 구성함으로써, 반도체 발광 소자(100C)가 구비되는 제품의 배광 형태에 대응하는 발광 셀들의 배치가 가능하다. 예시적인 실시예에서, 반도체 발광 소자(100C)는, 셀 어레이 영역의 중앙에 배치되고 다른 셀 블록(예컨대 BLK 2, BLK 3, BLK 5, BLK 6, BLK 8, BLK 9)에 비해 상대적으로 적은 수의 발광 셀들을 포함하는 특정 셀 블록(예컨대 BLK 7)을 포함할 수 있다. 상기 반도체 발광 소자(100C)는 사용자가 주행하는 방향으로 사용자 정면의 중앙 영역으로 빛을 상대적으로 강하게 조사할 필요가 있다. 따라서, 셀 어레이 영역의 중앙에 배치되는 특정 셀 블록(예컨대 BLK 7)에 상대적으로 높은 전류를 인가하는 것이 요구될 수 있다. 셀 어레이 영역의 중앙에 배치되는 특정 셀 블록(예컨대 BLK 7)이 상대적으로 적은 수의 발광 셀들을 포함함으로써 상기 특정 셀 블록에 상대적으로 높은 전류가 인가되더라도 상기 특정 셀 블록에 의한 전체 전력 소모를 감소시킬 수 있다.
또는 예시적인 실시 예에서, 반도체 발광 소자(100C)는, 셀 어레이 영역의 상부 외곽에 배치되고 다른 셀 블록(예컨대 BLK 2, BLK 3, BLK 5, BLK 6, BLK 8, BLK 9)에 비해 적은 수의 발광 셀을 포함하는 특정 셀 블록(예컨대 BLK 1, BLK 4)을 포함할 수도 있다. 사용자가 주행하는 방향에서 사용자 정면의 상부 외곽 영역은 빛을 조사할 필요성이 낮을 수 있다. 상기 반도체 발광 소자(100C)의 상부 외곽에 배치되는 특정 셀 블록은 다른 셀 블록에 비해 발광 셀을 상대적으로 적게 포함함으로써, 상기 반도체 발광 소자(100C)는 불필요한 영역에 빛을 조사하지 않을 수 있다.
도 15는 본 발명의 일 실시예에 따른 반도체 발광 소자(100D)를 나타낸 개략도이다.
도 15를 참조하면, 상기 반도체 발광 소자(100D)는 복수의 제 1 발광 영역들(210)을 포함한다. 상기 복수의 제 1 발광 영역들(210)은 제 1 방향(예컨대 x 방향)으로 이웃하면서 배열될 수 있다. 일부 실시예들에 있어서, 상기 복수의 제 1 발광 영역들(210)은 실질적으로 동일한 크기와 형태를 가질 수 있다.
또, 상기 반도체 발광 소자(100D)는 복수의 제 2 발광 영역들(220)을 포함한다. 상기 복수의 제 2 발광 영역들(220)은 제 1 방향(x 방향)으로 이웃하면서 배열될 수 있다. 일부 실시예들에 있어서, 상기 복수의 제 2 발광 영역들(220)은 실질적으로 동일한 크기와 형태를 가질 수 있다.
상기 제 1 발광 영역(210)은 상기 제 1 방향의 치수 A와 상기 제 2 방향의 치수 B를 가질 수 있다. 이 때, A:B의 비율은 약 1:1.5 내지 약 1:4.5일 수 있다. 상기 제 1 발광 영역(210)은 하나 또는 둘 이상의 발광 셀들을 포함할 수 있다.
상기 반도체 발광 소자(100D)는 상기 복수의 제 1 발광 영역들(210)의 동작을 제어하도록 구성된 제 1 구동 컨트롤러(250)를 더 포함할 수 있다. 상기 제 1 구동 컨트롤러(250)는 상기 복수의 제 1 발광 영역들(210)의 온-오프(on-off)의 동작을 제어할 수 있다. 상기 제 1 구동 컨트롤러(250)의 제어에 의하여 하나의 제 1 발광 영역(210)이 온(on) 또는 오프될 때, 상기 하나의 제 1 발광 영역(210) 내의 하나 이상의 발광 셀들은 모두 실질적으로 동시에 온(on) 또는 오프되도록 상기 반도체 발광 소자(100D)가 구성될 수 있다.
도 16은 본 개시의 일 실시예에 따른 조명 장치(2000)를 개략적으로 나타낸 사시도이다.
도 16을 참조하면, 자동차의 헤드 램프부(2010) 내에 헤드 램프 모듈(2020)이 설치될 수 있다. 자동차의 외부 사이드 미러부(2030) 내에 사이드 미러 램프 모듈(2040)이 설치될 수 있다. 테일 램프부(2050) 내에 테일 램프 모듈(2060)이 설치될 수 있다. 헤드 램프 모듈(2020), 사이드 미러 램프 모듈(2040), 및 테일 램프 모듈(2060) 중 적어도 하나는 도 10 및 도 11을 참조하여 설명한 광원 모듈(1000) 을 포함할 수 있다.
도 17은 본 개시의 일 실시예에 따른 조명 장치(2100)를 개략적으로 나타낸 사시도이다.
도 17을 참조하면, 평판 조명 장치(2100)는 광원 모듈(2110), 전원 공급 장치(2120) 및 하우징(2130)을 포함할 수 있다. 광원 모듈(2110)은 도 10 및 도 11을 참조하여 설명된 광원 모듈(1000)일 수 있으며, 도 1 내지 도 15를 참조하여 설명한 반도체 발광 소자들(10, 10-1, 10-2, 100, 100A, 100B, 100C, 100D) 중 적어도 하나를 포함할 수 있다. 광원 모듈(2110)은 전체적으로 평면 현상을 이루도록 형성될 수 있다.
전원 공급 장치(2120)는 광원 모듈(2110)에 전원을 공급하도록 구성될 수 있다. 하우징(2130)은 광원 모듈(2110) 및 전원 공급 장치(2120)가 내부에 수용되도록 수용 공간이 형성될 수 있고, 일 측면에 개방된 육면체 형상으로 형성되나 이에 한정되는 것은 아니다. 광원 모듈(2110)은 하우징(2130)의 개방된 일 측면으로 빛을 발광하도록 배치될 수 있다.
도 18은 본 개시의 일 실시예에 따른 조명 장치(2200)를 개략적으로 나타낸 분해 사시도이다.
조명 장치(2200)는 소켓(2210), 전원부(2220), 방열부(2230), 광원 모듈(2240) 및 광학부(2250)를 포함할 수 있다. 소켓(2210)은 기존의 조명 장치와 대체 가능하도록 구성될 수 있다. 조명 장치(2200)에 공급되는 전력은 소켓(2210)을 통해서 인가될 수 있다. 전원부(2220)는 제1 전원부(2221) 및 제2 전원부(2222)로 분리되어 조립될 수 있다. 방열부(2230)는 내부 방열부(2231) 및 외부 방열부(2232)를 포함할 수 있고, 내부 방열부(2231)는 광원 모듈(2240) 및/또는 전원부(2220)와 직접 연결될 수 있고, 이를 통해 외부 방열부(2232)로 열이 전달되게 할 수 있다. 광학부(2250)는 내부 광학부(미도시) 및 외부 광학부(미도시)를 포함할 수 있고, 광원 모듈(2240)이 방출하는 빛을 고르게 분산시키도록 구성될 수 있다.
광원 모듈(2240)은 전원부(2220)로부터 전력을 공급받아 광학부(2250)로 빛을 방출할 수 있다. 광원 모듈(2240)은 하나 이상의 발광 소자 패키지(2241), 회로 기판(2242) 및 컨트롤러(2243)를 포함할 수 있고, 컨트롤러(2243)는 발광소자 패키지(2241)의 구동 정보를 저장할 수 있다. 발광 소자 패키지(2241)는 도 1 내지 도 15를 참조하여 설명한 반도체 발광 소자들(10, 10-1, 10-2, 100, 100A, 100B, 100C, 100D) 중 적어도 하나를 포함할 수 있다.
도 19는 본 개시의 일 실시예에 따른 조명 장치(2400)를 개략적으로 나타내는 분해 사시도이다.
도 19를 참조하면, 조명 장치(2400)는 방열 부재(2401), 커버(2427), 광원 모듈(2421), 제1 소켓(2405) 및 제2 소켓(2423)을 포함할 수 있다. 방열 부재(2401)의 내부 또는/및 외부 표면에 다수개의 방열 핀(2450, 2409)이 요철 형태로 형성될 수 있으며, 방열 핀(2450, 2409)은 다양한 형상 및 간격을 갖도록 설계될 수 있다. 방열 부재(2401)의 내측에는 돌출 형태의 지지대(2413)가 형성되어 있다. 지지대(2413)에는 광원 모듈(2421)이 고정될 수 있다. 방열 부재(2401)의 양 끝단에는 걸림 턱(2411)이 형성될 수 있다.
커버(2427)에는 걸림 홈(2429)이 형성되어 있으며, 걸림 홈(2429)에는 방열 부재(2401)의 걸림 턱(2411)이 후크 결합 구조로 결합될 수 있다. 걸림 홈(2429)과 걸림 턱(2411)이 형성되는 위치는 서로 바뀔 수도 있다.
광원 모듈(2421)은 인쇄회로기판(2419), 광원(2417) 및 컨트롤러(2415)를 포함할 수 있다. 컨트롤러(2415)는 광원(2417)의 구동 정보를 저장할 수 있다. 인쇄회로기판(2419)에는 광원(2417)을 동작시키기 위한 회로 배선들이 형성되어 있다. 또한, 광원(2417)을 동작시키기 위한 구성 요소들이 포함될 수도 있다. 광원(2417)은 도 1 내지 도 15를 참조하여 설명한 반도체 발광 소자들(10, 10-1, 10-2, 100, 100A, 100B, 100C, 100D) 중 적어도 어느 하나를 포함할 수 있다.
제1, 2 소켓(2405, 2423)은 한 쌍의 소켓으로서 방열 부재(2401) 및 커버(2427)로 구성된 원통형 커버 유닛의 양단에 결합되는 구조를 갖는다. 예를 들어, 제1 소켓(2405)은 전극 단자(2403) 및 전원 장치(2407)를 포함할 수 있고, 제2 소켓(2423)에는 더미 단자(2425)가 배치될 수 있다. 또한, 제1 소켓(2405) 또는 제2 소켓(2423) 중의 어느 하나의 소켓에 광센서 및/또는 통신 모듈이 내장될 수 있다.
도 20은 본 개시의 일 실시예에 따른 조명 장치(2500)를 개략적으로 나타내는 분해 사시도이다.
구체적으로, 본 실시예에 따른 조명 장치(2500)와 앞서 조명 장치(2200)와의 차이점은 광원 모듈(2240)의 상부에 반사판(2310) 및 통신 모듈(2320)이 포함되어 있다. 반사판(2310)은 광원으로부터의 빛을 측면 및 후방으로 고르게 퍼지게 하여 눈부심을 줄일 수 있다.
반사판(2310)의 상부에는 통신 모듈(2320)이 장착될 수 있으며 상기 통신 모듈(2320)을 통하여 홈-네트워크(home-network) 통신을 구현할 수 있다. 예를 들어, 통신 모듈(2320)은 지그비(Zigbee), 와이파이(WiFi) 또는 라이파이(LiFi)를 이용한 무선 통신 모듈일 수 있으며, 스마트폰 또는 무선 컨트롤러를 통하여 조명 장치의 온(on)/오프(off), 밝기 조절 등과 같은 가정 내외에 설치되어 있는 조명을 컨트롤 할 수 있거나, TV, 냉장고, 에어컨, 도어락, 자동차 등 가정 내외에 있는 전자 제품 및 자동차 시스템의 컨트롤을 할 수 있다. 상기 반사판(2310)과 통신 모듈(2320)은 커버부(2330)에 의해 커버될 수 있다.
도 21은 본 개시의 일 실시예들에 따른 실내용 조명 제어 네트워크 시스템(3000)을 설명하기 위한 개략도이다.
구체적으로, 네트워크 시스템(3000)은 LED 등의 발광 소자를 이용하는 조명 기술과 사물인터넷(IoT) 기술, 무선 통신 기술 등이 융합된 복합적인 스마트 조명-네트워크 시스템일 수 있다. 네트워크 시스템(3000)은, 다양한 조명 장치 및 유무선 통신 장치를 이용하여 구현될 수 있으며, 또는 다양한 정보를 수집/가공하여 사용자에게 제공할 수 있도록 사물인터넷 환경에 기초하여 구현될 수 있다.
네트워크 시스템(3000)에 포함되는 LED 램프(3200)는, 주변 환경에 대한 정보를 게이트웨이(3100)로부터 수신하여 LED 램프(3200) 자체의 조명을 제어하는 것은 물론, LED 램프(3200)의 가시광 통신 등의 기능에 기초하여 사물인터넷 환경에 포함되는 다른 장치들(3300~3800)의 동작 상태 확인 및 제어 등과 같은 역할을 수행할 수도 있다. LED 램프(3200)는 앞서 설명한 반도체 발광 소자 도 1 내지 도 15를 참조하여 설명한 반도체 발광 소자들(10, 10-1, 10-2, 100, 100A, 100B, 100C, 100D) 중 적어도 어느 하나를 포함할 수 있다. LED 램프(3200)는 WiFi, 지그비(Zigbee), LiFi 등의 무선 통신 프로토콜에 의해 게이트웨이(3100)와 통신 가능하도록 연결될 수 있으며, 이를 위해 적어도 하나의 램프용 통신 모듈(3210)을 가질 수 있다.
네트워크 시스템(3000)이 가정에 적용되는 경우, 복수의 장치(3300~3800)는 가전 제품(3300), 디지털 도어록(3400), 차고 도어록(3500), 벽 등에 설치되는 조명용 스위치(3600), 무선 통신망 중계를 위한 라우터(3700) 및 스마트폰, 태블릿, 랩톱 컴퓨터 등의 모바일 기기(3800) 등을 포함할 수 있다.
네트워크 시스템(3000)에서, LED 램프(3200)는 가정 내에 설치된 무선 통신 네트워크(Zigbee, WiFi, LiFi 등)를 이용하여 다양한 장치(3300~3800)의 동작 상태를 확인하거나, 주위 환경/상황에 따라 LED 램프(3200) 자체의 조도를 자동으로 조절할 수 있다. 또한 LED 램프(3200)에서 방출되는 가시광선을 이용한 LiFi 통신을 이용하여 네트워크 시스템(3000)에 포함되는 장치들(3300~3800)을 컨트롤 할 수도 있다.
우선, LED 램프(3200)는 램프용 통신 모듈(3210)을 통해 게이트웨이(3100)로부터 전달되는 주변 환경, 또는 LED 램프(3200)에 장착된 센서로부터 수집되는 주변 환경 정보에 기초하여 LED 램프(3200)의 조도를 자동으로 조절할 수 있다. 예를 들면, 텔레비전(3310)에서 방송되고 있는 프로그램의 종류 또는 화면의 밝기에 따라 LED 램프(3200)의 조명 밝기가 자동으로 조절될 수 있다. 이를 위해, LED 램프(3200)는 게이트웨이(3100)와 연결된 램프용 통신 모듈(3210)로부터 텔레비전(3310)의 동작 정보를 수신할 수 있다. 램프용 통신 모듈(3210)은 LED 램프(3200)에 포함되는 센서 및/또는 컨트롤러와 일체형으로 모듈화될 수 있다.
예를 들어, 가정 내에 사람이 없는 상태에서 디지털 도어록(3400)이 잠긴 후 일정 시간이 경과하면, 턴-온된 LED 램프(3200)를 모두 턴-오프시켜 전기 낭비를 방지할 수 있다. 또는, 모바일 기기(3800) 등을 통해 보안 모드가 설정된 경우, 가정 내에 사람이 없는 상태에서 디지털 도어록(3400)이 잠기면, LED 램프(3200)를 턴-온 상태로 유지시킬 수도 있다.
LED 램프(3200)의 동작은, 네트워크 시스템(3000)과 연결되는 다양한 센서를 통해 수집되는 주변 환경에 따라서 제어될 수도 있다. 예를 들어 네트워크 시스템(3000)이 건물 내에 구현되는 경우, 빌딩 내에서 조명과 위치센서와 통신모듈을 결합, 건물 내 사람들의 위치정보를 수집하여 조명을 턴-온 또는 턴-오프하거나 수집한 정보를 실시간으로 제공하여 시설관리나 유휴공간의 효율적 활용을 가능케 한다.
도 22는 본 개시의 일 실시예에 따른 네트워크 시스템(4000)을 설명하기 위한 개략도이다.
구체적으로, 도면은 개방적인 공간에 적용된 네트워크 시스템(4000)의 일 실시예를 나타낸 것이다. 네트워크 시스템(4000)은 통신 연결 장치(4100), 소정의 간격마다 설치되어 통신 연결 장치(4100)와 통신 가능하도록 연결되는 복수의 조명 기구(4120, 4150), 서버(4160), 서버(4160)를 관리하기 위한 컴퓨터(4170), 통신 기지국(4180), 통신 가능한 장비들을 연결하는 통신망(4190), 및 모바일 기기(4200) 등을 포함할 수 있다.
거리 또는 공원 등의 개방적인 외부 공간에 설치되는 복수의 조명 기구(4120, 4150) 각각은 스마트 엔진(4130, 4140)을 포함할 수 있다. 스마트 엔진(4130, 4140)은 빛을 내기 위한 발광소자, 발광소자를 구동하기 위한 구동 드라이버 외에 주변 환경의 정보를 수집하는 센서, 및 통신 모듈 등을 포함할 수 있다. 스마트 엔진에 포함된 발광 소자는 도 1 내지 도 15를 참조하여 설명한 반도체 발광 소자들(10, 10-1, 10-2, 100, 100A, 100B, 100C, 100D) 중 적어도 어느 하나를 포함할 수 있다.
상기 통신 모듈에 의해 스마트 엔진(4130, 4140)은 WiFi, Zigbee, LiFi 등의 통신 프로토콜에 따라 주변의 다른 장비들과 통신할 수 있다. 하나의 스마트 엔진(4130)은 다른 스마트 엔진(4140)과 통신 가능하도록 연결될 수 있고, 스마트 엔진(4130, 4140) 상호 간의 통신에는 WiFi 확장 기술(WiFi Mesh)이 적용될 수 있다. 적어도 하나의 스마트 엔진(4130)은 통신망(4190)에 연결되는 통신 연결 장치(4100)와 유/무선 통신에 의해 연결될 수 있다.
통신 연결 장치(4100)는 유/무선 통신이 가능한 액세스 포인트(access point, AP)로서, 통신망(4190)과 다른 장비 사이의 통신을 중개할 수 있다. 통신 연결 장치(4100)는 유/무선 방식 중 적어도 하나에 의해 통신망(4190)과 연결될 수 있으며, 일례로 조명 기구(4120, 4150) 중 어느 하나의 내부에 기구적으로 수납될 수 있다.
통신 연결 장치(4100)는 WiFi 등의 통신 프로토콜을 통해 모바일 기기(4200)와 연결될 수 있다. 모바일 기기(4200)의 사용자는 인접한 주변의 조명 기구(4120)의 스마트 엔진(4130)과 연결된 통신 연결 장치(4100)를 통해, 복수의 스마트 엔진(4130, 4140)이 수집한 주변 환경 정보, 예를 들어 주변 교통 정보, 날씨 정보 등을 수신할 수 있다. 모바일 기기(4200)는 통신 기지국(4180)을 통해 3G 또는 4G 등의 무선 셀룰러 통신 방식으로 통신망(4190)에 연결될 수도 있다.
한편, 통신망(4190)에 연결되는 서버(4160)는, 각 조명 기구(4120, 4150)에 장착된 스마트 엔진(4130, 4140)이 수집하는 정보를 수신함과 동시에, 각 조명 기구(4120, 4150)의 동작 상태 등을 모니터링할 수 있다. 서버(4160)는 관리 시스템을 제공하는 컴퓨터(4170)와 연결될 수 있고, 컴퓨터(4170)는 스마트 엔진(4130, 4140)의 동작 상태를 모니터링하고 관리할 수 있는 소프트웨어 등을 실행할 수 있다.
도 23은 본 개시의 일 실시예에 따른 반도체 발광 소자(100)를 포함하는 발광 패키지(300)를 나타내는 단면도이다. 도 23에서 도 1 내지 도 22에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 23을 참조하면, 발광 패키지(300)는 패키지 기판(310) 상에 실장된 반도체 발광 소자(100)와 구동 반도체 칩(410)을 포함할 수 있다.
베이스 플레이트(320)의 일부 영역 상에 하부 절연층(330), 내부 도전 패턴층(340) 및 상부 절연층(350)이 순차적으로 적층되고, 상부 절연층(350) 상에 배치되는 도전 패턴(도시 생략) 상에 하나 이상의 구동 반도체 칩(410)이 실장될 수 있다.
베이스 플레이트(320)의 다른 영역 상에 접착층(370)을 사이에 두고 인터포저(380)가 배치될 수 있고, 인터포저(380) 상에 반도체 발광 소자(100)가 실장될 수 있다. 예시적인 실시예들에서, 인터포저(380)는 반도체 발광 소자(100)에 포함된 지지 기판(154)(도 7 참조)과 동일할 수 있으나 이에 한정되지 않는다. 하나 이상의 구동 반도체 칩(410)은 패드(352)에 연결되는 본딩 와이어(353)를 통해 반도체 발광 소자(100)에 전기적으로 연결될 수 있다. 하나 이상의 구동 반도체 칩(410)은 반도체 발광 소자(100)의 복수의 픽셀들(PX)을 개별적으로, 또는 전체적으로 구동하도록 구성될 수 있다.
상기 본딩 와이어(353)는 몰딩 수지(360)에 의하여 봉지될(encapsulated) 수 있다. 상기 몰딩 수지(360)는 예를 들면 에폭시 몰딩 수지(epoxy molding compound, EMC)일 수 있으며, 특별히 한정되지 않는다. 상기 몰딩 수지(360)는 상기 반도체 발광 소자(100)의 복수의 픽셀들(PX)로부터 방출되는 광이 방해받지 않도록 상기 반도체 발광 소자(100)를 부분적으로 봉지할 수 있다.
베이스 플레이트(320)의 바닥면에는 히트 싱크(420)가 부착되며, 선택적으로 히트 싱크(420)와 베이스 플레이트(320) 사이에는 TIM 층(430)이 더 개재될 수 있다.
상기 발광 패키지(300)에는 도 1 내지 도 15를 참조하여 설명한 반도체 발광 소자(10, 10-1, 10-2, 100, 100A, 100B, 100C, 100D) 및/또는 광원 모듈(1000)이 단독으로 또는 조합하여 실장될 수 있다.
본 개시에 개시된 실시예들은 본 개시의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 개시의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10, 10-1, 10-2, 100, 100A, 1100: 반도체 발광 소자, 11: 핵 생성 층, 12, 12-1, 12-2, 12-3, 13, 13-1, 13-2, 13-3: 물질 층, 14: 버퍼 층, 15: 제1 형 반도체 층, 16: 활성 층, 17: 제2 형 반도체 층, 18: 도핑되지 않은 반도체 층, 19: 초격자 구조체, 110: 기판, 120U: 발광 구조체, 132, 134: 절연 층, 136: 매립 절연 층, 142A, 142B: 전극, 144A, 144B: 연결 전극, 146A, 146B: 배선 패턴, 148A, 148B: 패드, 152: 접착 층, 154: 지지 기판, 160, 160A: 격벽 구조체, 172: 반사 층, 176: 패시베이션 층, 1000: 광원 모듈, 1120: 패드, 1200: LED 구동부, 1210: 구동 칩 1300: 입력부, 1400: 회로 기판, DS, DS-1, DS-2, DS-3: 전위 제거 구조체, BS, BS-2: 버퍼 구조체. LS, LS-1, LS-2: 발광 스택, PX: 픽셀, PXR: 픽셀 영역, PDR: 패드 영역, IAH: 분리 개구, PH: 패드 개구, 160OP: 개구, E: 개구, T: 트렌치, SA: 서브 어레이

Claims (20)

  1. 버퍼 구조체;
    상기 버퍼 구조체 상의 제1 형 반도체 층;
    상기 제1 형 반도체 층 상의 활성 층; 및
    상기 활성 층 상의 제2 형 반도체 층을 포함하고,
    상기 버퍼 구조체는 핵 생성 층, 상기 핵 생성 층 상의 제1 전위 제거 구조체, 및 상기 제1 전위 제거 구조체 상의 버퍼 층을 포함하고,
    상기 제1 전위 제거 구조체는 상기 핵 생성 층 상의 제1 물질 층 및 상기 제1 물질 층 상에 위치하며 상기 제1 물질 층의 격자 상수와 다른 격자 상수를 가지는 제2 물질 층을 포함하고,
    상기 제1 물질 층의 상면의 거칠기는 상기 핵 생성 층의 상면의 거칠기 및 상기 제2 물질 층의 상면의 거칠기보다 크고,
    상기 버퍼 층의 격자 상수는 상기 제2 물질 층의 격자 상수와 상기 제1 형 반도체 층의 격자 상수 사이인 것을 특징으로 하는 반도체 발광 소자.
  2. 제1 항에 있어서,
    상기 제1 물질 층은 상기 버퍼 층과 동일한 물질을 포함하는 것을 특징으로 하는 반도체 발광 소자.
  3. 제2 항에 있어서,
    상기 제1 물질 층과 상기 버퍼 층은 BxAlyInzGa1-x-y-zN(0≤x<1, 0<y<1, 0≤z<1, 0≤x+y+z<1)를 포함하는 것을 특징으로 하는 반도체 발광 소자.
  4. 제1 항에 있어서,
    상기 제2 물질 층은 상기 핵 생성 층과 동일한 물질을 포함하는 것을 특징으로 하는 반도체 발광 소자.
  5. 제4 항에 있어서,
    상기 제2 물질 층과 상기 핵 생성 층은 AlN를 포함하는 것을 특징으로 하는 반도체 발광 소자.
  6. 제1 항에 있어서,
    상기 제2 물질 층의 격자 상수는 상기 제1 물질 층의 격자 상수보다 작고,
    상기 제2 물질 층의 두께는 상기 핵 생성 층의 두께보다 작은 것을 특징으로 하는 반도체 발광 소자.
  7. 제1 항에 있어서,
    상기 제2 물질 층의 두께는 상기 제1 물질 층의 두께의 10% 내지 50%인 것을 특징으로 하는 반도체 발광 소자.
  8. 제1 항에 있어서,
    상기 핵 생성 층, 상기 제1 물질 층, 상기 제2 물질 층, 및 상기 버퍼 층 중 적어도 하나는 Si으로 도핑되는 것을 특징으로 하는 반도체 발광 소자.
  9. 제1 항에 있어서,
    상기 버퍼 구조체는 상기 제1 전위 제거 구조체와 상기 버퍼 층 사이의 제2 전위 제거 구조체를 더 포함하고,
    상기 제2 전위 제거 구조체는 상기 제2 물질 층과 상기 버퍼 층 사이의 제3 물질 층, 및 상기 제3 물질 층과 상기 버퍼 층 사이에 위치하며 상기 제3 물질 층의 격자 상수와 다른 격자 상수를 가지는 제4 물질 층을 포함하고,
    상기 제3 물질 층의 상면의 거칠기는 상기 제2 물질 층의 상면의 거칠기 및 상기 제4 물질 층의 상면의 거칠기보다 크고,
    상기 버퍼 층의 격자 상수는 상기 제4 물질 층의 격자 상수와 상기 제1 형 반도체 층의 격자 상수 사이인 것을 특징으로 하는 반도체 발광 소자.
  10. 제9 항에 있어서,
    상기 제3 물질 층의 상면의 거칠기는 상기 제1 물질 층의 상면의 거칠기보다 작은 것을 특징으로 하는 반도체 발광 소자.
  11. 개구를 가지는 격벽 구조체; 및
    상기 격벽 구조체 상에 적층된 버퍼 구조체, 제1 형 반도체 층, 활성 층, 및 제2 형 반도체 층을 포함하는 발광 구조체를 포함하고,
    상기 발광 구조체는 상기 버퍼 구조체를 관통하며 상기 격벽 구조체의 상기 개구와 중첩되는 트렌치를 더 포함하는 것을 특징으로 하는 반도체 발광 소자.
  12. 제11 항에 있어서,
    상기 버퍼 구조체는 상기 격벽 구조체 상에 적층된 핵 생성 층, 전위 제거 구조체, 및 버퍼 층을 포함하는 것을 특징으로 하는 반도체 발광 소자.
  13. 제11 항에 있어서,
    상기 전위 제거 구조체는 상기 핵 생성 층 상의 제1 물질 층 및 상기 제1 물질 층 상에 위치하며 상기 제1 물질 층의 격자 상수와 다른 격자 상수를 가지는 제2 물질 층을 포함하고,
    상기 제2 물질 층과 접촉하는 상기 제1 물질 층의 표면의 거칠기는 상기 제1 물질 층과 접촉하는 상기 핵 생성 층의 표면의 거칠기 및 상기 버퍼 층과 접촉하는 상기 제2 물질 층의 표면의 거칠기보다 큰 것을 특징으로 하는 반도체 발광 소자.
  14. 제11 항에 있어서,
    상기 버퍼 구조체와 상기 제1 형 반도체 층 사이의 도핑되지 않은 반도체 층을 더 포함하는 것을 특징으로 하는 반도체 발광 소자.
  15. 제11 항에 있어서,
    상기 트렌치에 의해 노출되는 상기 제1 형 반도체 층의 표면의 거칠기는 상기 제1 형 반도체 층의 반대 표면의 거칠기보다 큰 것을 특징으로 하는 반도체 발광 소자.
  16. 제11 항에 있어서,
    상기 제2 형 반도체 층 및 상기 활성 층을 관통하여 상기 제1 형 반도체 층과 접촉하는 제1 전극; 및
    상기 제2 형 반도체 층 상의 제2 전극;을 더 포함하는 것을 특징으로 하는 반도체 발광 소자.
  17. 제9 항에 있어서,
    상기 격벽 구조체의 상기 개구 및 상기 발광 구조체의 상기 트렌치 내의 형광 층을 더 포함하는 것을 특징으로 하는 반도체 발광 소자.
  18. 각각의 발광 구조체가 버퍼 구조체, 제1 형 반도체 층, 활성 층, 및 제2 형 반도체 층을 포함하는 발광 구조체들;
    상기 발광 구조체들 사이를 채우는 매립 절연 층; 및
    상기 매립 절연 층 상에 위치하며 상기 각각의 발광 구조체의 주변부를 덮으며 상기 각각의 발광 구조체의 중심부를 노출시키는 복수의 개구를 포함하는 격벽 구조체;를 포함하는 것을 특징으로 하는 반도체 발광 소자.
  19. 제18 항에 있어서,
    상기 버퍼 구조체는 상기 각각의 발광 구조체의 상기 주변부에 포함되며, 상기 각각의 발광 구조체의 상기 중심부에 포함되지 않는 것을 특징으로 하는 반도체 발광 소자.
  20. 제18 항에 있어서,
    상기 격벽 구조체는 Si을 포함하는 것을 특징으로 하는 반도체 발광 소자.
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