KR20210106053A - 표시 장치 - Google Patents

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KR20210106053A
KR20210106053A KR1020200020356A KR20200020356A KR20210106053A KR 20210106053 A KR20210106053 A KR 20210106053A KR 1020200020356 A KR1020200020356 A KR 1020200020356A KR 20200020356 A KR20200020356 A KR 20200020356A KR 20210106053 A KR20210106053 A KR 20210106053A
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disposed
wiring
type pixel
transistor
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KR1020200020356A
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유안나
김성훈
박상호
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 제1 방향으로 이웃하여 배치된 제1 타입 화소 및 제2 타입 화소, 상기 제1 타입 화소 및 상기 제2 타입 화소에 각각 배치되어 상기 제1 방향과 다른 제2 방향으로 연장된 제1 전압 배선들, 상기 제1 타입 화소와 상기 제2 타입 화소의 경계에 배치되어 상기 제2 방향으로 연장된 제2 전압 배선, 상기 제1 전압 배선들과 상기 제2 전압 배선 사이에 배치된 제1 전극들, 상기 제1 전극과 이격되어 대향하고, 상기 제1 전극들 사이에 배치되어 상기 제1 타입 화소 및 상기 제2 타입 화소에 걸쳐 배치된 제2 전극 및 상기 제1 타입 화소 및 상기 제2 타입 화소에 각각 배치되어 적어도 일부분이 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 발광 소자들을 포함하고, 상기 제1 타입 화소 및 상기 제2 타입 화소의 상기 제1 전압 배선들, 상기 제1 전극들 및 상기 발광 소자들은 상기 제2 전압 배선을 기준으로 대칭적으로 배치된다.

Description

표시 장치 {Display device}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 무기 발광 소자를 포함하는 표시 장치를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는 하나의 전압 배선을 공유하는 복수의 화소들을 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 방향으로 이웃하여 배치된 제1 타입 화소 및 제2 타입 화소, 상기 제1 타입 화소 및 상기 제2 타입 화소에 각각 배치되어 상기 제1 방향과 다른 제2 방향으로 연장된 제1 전압 배선들, 상기 제1 타입 화소와 상기 제2 타입 화소의 경계에 배치되어 상기 제2 방향으로 연장된 제2 전압 배선, 상기 제1 전압 배선들과 상기 제2 전압 배선 사이에 배치된 제1 전극들, 상기 제1 전극과 이격되어 대향하고, 상기 제1 전극들 사이에 배치되어 상기 제1 타입 화소 및 상기 제2 타입 화소에 걸쳐 배치된 제2 전극 및 상기 제1 타입 화소 및 상기 제2 타입 화소에 각각 배치되어 적어도 일부분이 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 발광 소자들을 포함하고, 상기 제1 타입 화소 및 상기 제2 타입 화소의 상기 제1 전압 배선들, 상기 제1 전극들 및 상기 발광 소자들은 상기 제2 전압 배선을 기준으로 대칭적으로 배치된다.
상기 제1 타입 화소와 상기 제2 타입 화소는 각각 상기 발광 소자와 두께 방향으로 중첩하도록 배치된 제1 트랜지스터를 포함하고, 상기 제1 타입 화소 및 상기 제2 타입 화소의 상기 제1 트랜지스터들은 상기 제2 전압 배선을 기준으로 대칭적으로 배치될 수 있다.
상기 복수의 발광 소자들 사이의 간격은 상기 제1 전압 배선들 사이의 간격과 다를 수 있다.
상기 제1 타입 화소 및 상기 제2 타입 화소에 각각 배치되어 상기 제2 방향으로 연장된 데이터 라인들을 더 포함하고, 상기 제1 전압 배선들은 상기 데이터 라인들 및 상기 제2 전압 배선 사이에 배치될 수 있다.
상기 제1 타입 화소 및 상기 제2 타입 화소는 각각 상기 데이터 라인들과 전기적으로 연결된 제2 트랜지스터를 더 포함할 수 있다.
상기 제2 전압 배선은 상기 제1 방향으로 연장되어 상기 제1 타입 화소 및 상기 제2 타입 화소에 걸쳐 배치된 제1 배선 및 상기 제2 방향으로 연장되어 상기 제1 배선과 교차하는 제2 배선을 포함할 수 있다.
상기 제2 전극은 상기 제2 배선의 적어도 일부분이 상기 제1 타입 화소 및 상기 제2 타입 화소 각각의 상기 제1 전극을 향해 양측으로 돌출되어 형성된 영역을 포함하며, 상기 제1 배선과 상기 제2 배선은 서로 다른 층에 배치되되 상기 제1 배선과 상기 제2 배선이 중첩된 부분에 형성된 컨택홀을 통해 연결될 수 있다.
상기 제1 타입 화소 및 상기 제2 타입 화소는 각각 상기 제1 배선과 상기 제1 트랜지스터 사이 영역에 배치되는 제3 트랜지스터를 더 포함할 수 있다.
상기 제1 배선은 배선 줄기부 및 상기 배선 줄기부보다 상기 제2 방향으로 돌출된 배선 확장부를 포함하고, 상기 배선 확장부는 상기 제3 트랜지스터와 두께 방향으로 중첩할 수 있다.
상기 제1 배선과 동일한 층에 배치되되 상기 제1 배선과 이격되고 상기 제3 트랜지스터와 두께 방향으로 중첩 배치되는 차폐 부재를 더 포함할 수 있다.
상기 제1 전극은 상기 차폐 부재와 전기적으로 연결될 수 있다.
상기 제1 전극 및 상기 제2 전극은 상기 제2 방향으로 연장된 형상을 갖고, 상기 제1 전극 및 상기 제2 전극의 상기 제2 방향으로의 길이는 상기 발광 소자의 상기 제2 방향으로의 길이보다 클 수 있다.
상기 제1 타입 화소의 상기 제1 전극 및 상기 제2 전극 상에 배치된 상기 발광 소자의 수는 상기 제2 타입 화소의 상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자의 수보다 클 수 있다.
상기 제1 전극 상에 배치된 제1 패드 전극 및 상기 제2 전극 상에 배치된 제2 패드 전극을 더 포함하고, 상기 발광 소자는 상기 제1 패드 전극 및 상기 제2 패드 전극과 접촉할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 제1 방향으로 이격되고, 상기 제1 방향과 다른 제2 방향으로 연장된 복수의 제1 전압 배선들, 상기 제1 전압 배선들 사이에 배치되어 상기 제2 방향으로 연장된 제2 전압 배선, 상기 제2 전압 배선 및 상기 제1 전압 배선 사이에 배치된 복수의 제1 전극들, 상기 제1 전극과 이격되어 대향하고, 상기 제2 전압 배선의 적어도 일부분이 상기 제1 전극을 향해 돌출된 배선 확장부 및 적어도 일부분이 상기 제1 전극 및 상기 배선 확장부 상에 배치된 복수의 발광 소자들을 포함하고, 상기 복수의 발광 소자들 사이의 간격은 상기 제1 전압 배선들 사이의 간격과 다르다.
상기 제2 전압 배선은 상기 제1 방향으로 연장된 제1 배선 및 상기 제2 방향으로 연장되어 상기 제1 배선과 교차하는 제2 배선을 포함하고, 상기 배선 확장부는 상기 제2 배선에 형성될 수 있다.
상기 배선 확장부의 상기 제2 방향으로의 길이와 상기 제1 전극의 상기 제2 방향으로의 길이는 동일할 수 있다.
상기 제1 전극 상에 배치된 제1 패드 전극 및 상기 배선 확장부 상에 배치된 제2 패드 전극을 더 포함하고, 상기 발광 소자는 상기 제1 패드 전극 및 상기 제2 패드 전극과 직접 접촉할 수 있다.
상기 제1 배선과 상기 제2 배선은 서로 다른 층에 배치되되 상기 제1 배선과 상기 제2 배선이 중첩된 부분에 형성된 컨택홀을 통해 연결될 수 있다.
상기 제1 배선과 상기 제2 배선은 동일한 층에 배치된 도전층으로 형성될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 넓은 폭을 갖는 전극들을 포함하여, 발광 소자에서 발생하는 열을 효과적으로 방출할 수 있다.
또한, 일 실시예에 따르면, 표시 장치는 이웃하는 화소들이 동일한 전압 배선을 공유할 수 있고, 복수의 배선들 및 소자들이 상기 전압 배선을 기준으로 대칭적으로 배치될 수 있다. 표시 장치는 전압 배선을 공유하는 복수의 화소들을 포함할 수 있고, 각 화소 당 열을 방출하기 위한 전극 구조, 및 방열 패턴을 포함할 수 있어 발광 소자에서 발생하는 열을 더욱 효과적으로 방출할 수 있다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치에 포함된 배선들을 나타내는 개략도이다.
도 3은 일 실시예에 따른 일 화소의 등가 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 표시 영역에서 제1 타입 화소 및 제2 타입 화소를 포함하는 영역의 일부분을 나타내는 레이아웃도이다.
도 5는 도 4의 제1 타입 화소를 나타내는 레이아웃도이다.
도 6은 도 5의 Ⅳ-Ⅳ'선, Ⅴ-Ⅴ'선 및 Ⅵ-Ⅵ'선을 따라 자른 단면도이다.
도 7은 일 실시예에 따른 발광 소자의 단면을 도시하는 도면이다.
도 8은 일 실시예에 따른 제1 타입 화소 및 제2 타입 화소에 배치된 반도체층을 나타내는 평면도이다.
도 9는 일 실시예에 따른 제1 타입 화소 및 제2 타입 화소에 배치된 전극 도전층을 나타내는 평면도이다.
도 10은 일 실시예에 따른 표시 장치의 복수의 화소들의 개략적인 배치도이다.
도 11은 다른 실시예에 따른 표시 장치의 표시 영역에서 제1 타입 화소 및 제2 타입 화소를 포함하는 영역의 일부분을 나타내는 레이아웃도이다.
도 12는 다른 실시예에 따른 표시 장치의 표시 영역에서 제1 타입 화소 및 제2 타입 화소를 포함하는 영역의 일부분을 나타내는 레이아웃도이다.
도 13은 다른 실시예에 따른 표시 장치의 일부 단면을 도시하는 도면이다.
도 14는 다른 실시예에 따른 표시 장치의 표시 영역에서 제1 타입 화소 및 제2 타입 화소를 포함하는 영역의 일부분을 나타내는 레이아웃도이다.
도 15는 다른 실시예에 따른 표시 장치의 표시 영역에서 제1 타입 화소 및 제2 타입 화소를 포함하는 영역의 일부분을 나타내는 레이아웃도이다.
도 16은 도 15의 Ⅶ-Ⅶ'선을 따라 자른 단면도이다.
도 17은 다른 실시예에 따른 표시 장치의 표시 영역에서 제1 타입 화소 및 제2 타입 화소를 포함하는 영역의 일부분을 나타내는 레이아웃도이다.
도 18은 다른 실시예에 따른 표시 장치의 표시 영역에서 제1 타입 화소 및 제2 타입 화소를 포함하는 영역의 일부분을 나타내는 레이아웃도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 태블릿 PC, 스마트폰, 자동차 내비게이션 유닛, 카메라, 자동차에 제공되는 중앙정보 디스플레이(center information display, CID), 손목 시계형 전자 기기, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 게임기와 같은 중소형 전자 장비, 텔레비전, 외부 광고판, 모니터, 퍼스널 컴퓨터, 노트북 컴퓨터와 같은 중대형 전자 장비 등 다양한 전자기기에 적용될 수 있다. 다만, 이들은 예시적인 실시예로서 제시된 것들로써, 본 발명의 개념에서 벗어나지 않는 범위 내에서 다른 전자 기기에도 채용될 수 있음은 자명하다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 일 방향으로 연장된 두개의 제1 변과 상기 일 방향과 교차하는 타 방향으로 연장된 두개의 제2 변을 포함할 수 있다. 표시 장치(10)의 상기 제1 변과 상기 제2 변이 만나는 모서리는 직각일 수 있지만, 이에 제한되지 않으며, 곡면을 이룰 수도 있다. 몇몇 실시예에서 상기 제1 변은 상기 제2 변보다 짧을 수 있으나, 이에 제한되는 것은 아니다. 표시 장치(10)의 평면 형상은 예시된 것에 제한되지 않고, 원형이나 기타 다른 형상으로 적용될 수도 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(300)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치에 포함된 배선들을 나타내는 개략도이다.
도 2를 참조하면, 표시 장치(10)는 복수의 배선들을 포함할 수 있다. 복수의 배선은 스캔 라인(SCL), 발광 제어 라인(EML), 데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VDL) 및 제2 전압 배선(VSL) 등을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 표시 장치(10)는 다른 배선들이 더 배치될 수 있다. 도 2에서는 복수의 배선들의 개략적인 배치에 대하여만 도시하고 있다.
스캔 라인(SCL)과 발광 제어 라인(EML)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 라인(SCL)과 발광 제어 라인(EML)은 구동부(SDR)에 연결될 수 있다. 구동부(SDR)는 스캔 구동 회로 및 발광 신호 제어 회로를 포함할 수 있다. 구동부(SDR)는 표시 영역(DPA)의 제1 방향(DR1) 일 측에 위치한 비표시 영역(NDA) 배치될 수 있지만, 이에 제한되지 않는다. 몇몇 실시예에서, 구동부(SDR)는 표시 영역(DPA)의 제1 방향(DR1) 양 측에 위치한 비표시 영역(NDA)에 배치될 수 있으며, 이들은 각각 스캔 구동 회로와 발광 신호 제어 회로를 포함할 수 있다. 스캔 라인(SCL)은 스캔 구동 회로를 포함하는 구동부(SDR)에 연결되고, 발광 제어 라인(EML)은 발광 신호 제어 회로를 포함하는 구동부(SDR)에 연결될 수 있다. 구동부(SDR)는 신호 연결 배선(CWL)과 연결되고, 신호 연결 배선(CWL)의 적어도 일 단부는 비표시 영역(NDA) 상에서 패드(WPD_CW)를 형성하여 외부 장치와 연결될 수 있다.
데이터 라인(DTL)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 또한, 초기화 전압 배선(VIL)은 제2 방향(DR2)으로 연장되고, 제2 방향(DR2)으로 연장된 부분에서 제1 방향(DR1)으로 분지된 부분을 더 포함할 수 있다. 제1 전압 배선(VDL)과 제2 전압 배선(VSL)도 제1 방향(DR1)으로 연장되는 부분과, 이와 연결되어 제2 방향(DR2)으로 연장되는 부분을 포함할 수 있다. 제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 메쉬 구조를 가질 수 있으나 이에 제한되는 것은 아니다. 또한, 도면에 도시되지 않았으나, 표시 장치(10)의 각 화소(PX)들은 적어도 하나의 스캔 라인(SCL), 데이터 라인(DTL), 발광 제어 라인(EML), 초기화 전압 배선(VIL), 제1 전압 배선(VDL) 및 제2 전압 배선(VSL)에 접속될 수 있다.
데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 적어도 하나의 배선 패드(WPD)와 전기적으로 연결될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 배치될 수 있다. 일 실시예에서, 데이터 라인(DTL)의 배선 패드(WPD_DT, 이하, '데이터 패드'라 칭함)는 표시 영역(DPA)의 제2 방향(DR2) 일 측에 패드 영역(PDA)에 배치되고, 초기화 전압 배선(VIL)의 배선 패드(WPD_VI, 이하, '초기화 전압 패드')와 제1 전압 배선(VDL)의 배선 패드(WPD_VDD, 이하 제1 전원 패드')와 제2 전압 배선(VSL)의 배선 패드(WPD_VSS, 이하, '제2 전원 패드')는 표시 영역(DPA)의 제2 방향(DR2) 타 측에 위치하는 패드 영역(PDA)에 배치될 수 있다. 다른 예로, 데이터 패드(WPD_DT), 초기화 전압 패드(WPD_VI), 제1 전원 패드(WPD_VDD) 및 제2 전원 패드(WPD_VSS)가 모두 동일한 영역, 예컨대 표시 영역(DPA)의 상측에 위치한 비표시 영역(NDA)에 배치될 수도 있다. 배선 패드(WPD) 상에는 외부 장치가 실장될 수 있다. 외부 장치는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다.
표시 장치(10)의 각 화소(PX)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 이하에서, 화소 구동 회로가 7개의 트랜지스터와 1개의 커패시터를 포함하는 7T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 3T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소(PX) 구조가 적용될 수도 있다.
도 3은 일 실시예에 따른 일 화소의 등가 회로도이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치의 각 화소(PX)는 k행(k는 1 이상의 정수)과 j열(j는 1 이상의 정수)을 따라 배열될 수 있고, k행에 배치된 화소(PX)들은 k행의 스캔 라인(SCLk), k-1행의 스캔 라인(SCLk-1), 발광 제어 라인(EML), 데이터 라인(DTL), 제1 전압 배선(VDL), 제2 전압 배선(VSL) 및 초기화 전압 배선(VIL)에 접속될 수 있다.
또한, 각 화소(PX)는 발광 다이오드(EL), 제1 내지 제7 트랜지스터(T1, T2, T3, T4, T5, T6, T7) 및 하나의 스토리지 커패시터(Cst)를 포함할 수 있다. 제1 내지 제7 트랜지스터(T1, T2, T3, T4, T5, T6, T7)들 중, 제1 트랜지스터(T1)는 구동 트랜지스터이고, 제2 내지 제7 트랜지스터(T2, T3, T4, T5, T6, T7)는 스위칭 트랜지스터일 수 있다.
일 실시예에서, 제1 내지 제7 트랜지스터(T1, T2, T3, T4, T5, T6, T7)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 각 트랜지스터(T1, T2, T3, T4, T5, T6, T7)들이 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3, T4, T5, T6, T7)들은 N 타입 MOSFET으로 형성되거나, 일부는 P 타입 MOSFET으로, 다른 일부는 N 타입 MOSFET으로 형성될 수도 있다.
제1 트랜지스터(T1)는 게이트 전극 및 소스/드레인 전극을 포함할 수 있다. 제1 트랜지스터(T1)는 게이트 전극에 인가되는 데이터 신호에 따라 소스-드레인 간 전류(또는, 구동 전류)를 제어하는 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 은 제1 노드(N1)에 접속되고, 일 단은 제2 노드(N2)에 접속되며 타 단은 제3 노드(N3)에 접속될 수 있다. 일 예로, 제1 트랜지스터(T1)는 소스 전극이 제2 노드(N2)에 접속되고 드레인 전극이 제3 노드(N3)에 접속될 수 있으나, 이에 제한되지 않는다. 상술한 바와 같이 각 트랜지스터들이 N 타입 MOSFET인 경우, 제1 트랜지스터(T1)의 소스 전극과 드레인 전극은 반대로 접속될 수 있다. 이하에서는 각 트랜지스터들의 일 단이 소스 전극이고, 타 단이 드레인 전극인 경우, 즉 P 타입 MOSFET인 경우를 예시하여 설명하기로 한다.
발광 다이오드(EL)는 제1 트랜지스터(T1)를 통해 공급되는 구동 전류에 따라 발광할 수 있다. 몇몇 실시예에서, 발광 다이오드(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 발광 소자(도 6의 '300')를 포함하는 무기 발광 다이오드일 수 있다. 발광 소자(300)는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 다이오드(EL)의 일 단은 제4 노드(N4)에 접속될 수 있다. 발광 다이오드(EL)의 일 단은 제4 노드(N4)를 통해 제6 트랜지스터(T6)의 드레인 전극 및 제7 트랜지스터(T7)의 드레인 전극에 접속될 수 있다. 발광 다이오드(EL)의 타 단은 제1 전압 배선(VDL)의 고전위 전압(제1 전원 전압, VDD)보다 낮은 저전위 전압(제2 전원 전압, VSS)이 공급되는 제2 전압 배선(VSL)에 연결될 수 있다.
제2 트랜지스터(T2)는 k행의 스캔 라인(SCLk)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)과 제1 트랜지스터(T1)의 소스 전극인 제3 노드(N3)를 접속시킬 수 있다. 제2 트랜지스터(T2)는 스캔 신호를 기초로 턴-온됨으로써, 데이터 신호를 제3 노드(N3)에 공급할 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 k행의 스캔 라인(SCLk)에 접속되고, 소스 전극은 데이터 라인(DTL)에 접속되며, 드레인 전극은 제3 노드(N3)에 접속될 수 있다. 제2 트랜지스터(T2)의 드레인 전극은 제3 노드(N3)를 통해 제1 트랜지스터(T1)의 소스 전극 및 제5 트랜지스터(T5)의 드레인 전극에 접속될 수 있다.
제3 트랜지스터(T3)는 k행의 스캔 라인(SCLk)의 스캔 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 드레인 전극인 제2 노드(N2)와 제1 트랜지스터(T1)의 게이트 전극인 제1 노드(N1)를 접속시킬 수 있다. 예를 들어, 제3 트랜지스터(T3)는 제3-1 트랜지스터(T3-1)와 제3-2 트랜지스터(T3-2)를 포함하는 듀얼 트랜지스터일 수 있다. 제3-1 트랜지스터(T3-1)의 게이트 전극은 k행의 스캔 라인(SCLk)에 접속되고, 소스 전극은 제2 노드(N2)에 접속되며, 드레인 전극은 제3-2 트랜지스터(T3-2)의 소스 전극에 접속될 수 있다. 제3-2 트랜지스터(T3-2)의 게이트 전극은 k행의 스캔 라인(SCLk)에 접속되고, 소스 전극은 제3-1 트랜지스터(T3-1)의 드레인 전극에 접속되며, 드레인 전극은 제1 노드(N1)에 접속될 수 있다.
제4 트랜지스터(T4)는 k-1행의 스캔 라인(SCLk-1)의 스캔 신호에 의해 턴-온되어 초기화 전압 배선(VIL)과 제1 트랜지스터(T1)의 게이트 전극인 제1 노드(N1)를 접속시킬 수 있다. 예를 들어, 제4 트랜지스터(T4)는 제4-1 트랜지스터(T4-1)와 제4-2 트랜지스터(T4-2)를 포함하는 듀얼 트랜지스터일 수 있다. 제4-1 트랜지스터(T4-1)와 제4-2 트랜지스터(T4-2)는 k-1행의 스캔 신호를 기초로 턴-온됨으로써, 제1 트랜지스터(T1)의 게이트 전극을 초기화 전압(VI)으로 방전시킬 수 있다. 제4-1 트랜지스터(T4-1)의 게이트 전극은 k-1행의 스캔 라인(SCLk-1)에 접속되고, 소스 전극은 초기화 전압 배선(VIL)에 접속되며, 드레인 전극은 제4-2 트랜지스터(T4-2)의 소스 전극에 접속될 수 있다. 제4-2 트랜지스터(T4-2)의 게이트 전극은 k-1행의 스캔 라인(SCLk-1)에 접속되고, 소스 전극은 제4-1 트랜지스터(T4-1)의 드레인 전극에 접속되며, 드레인 전극은 제1 노드(N1)에 접속될 수 있다.
제5 트랜지스터(T5)는 발광 제어 라인(EML)의 발광 신호(EM)에 의해 턴-온되어 제1 전압 배선(VDL)과 제1 트랜지스터(T1)의 소스 전극인 제3 노드(N3)를 접속시킬 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 발광 제어 라인(EML)에 접속되고, 소스 전극은 제1 전압 배선(VDL)에 접속되며, 드레인 전극은 제3 노드(N3)에 접속될 수 있다. 제5 트랜지스터(T5)의 드레인 전극은 제3 노드(N3)를 통해 제1 트랜지스터(T1)의 소스 전극 및 제2 트랜지스터(T2)의 드레인 전극과 전기적으로 연결될 수 있다.
제6 트랜지스터(T6)는 발광 제어 라인(EML)의 발광 신호(EM)에 의해 턴-온되어 제1 트랜지스터(T1)의 드레인 전극인 제2 노드(N2)와 발광 다이오드(EL)의 일 단인 제4 노드(N4)를 접속시킬 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 발광 제어 라인(EML)에 접속되고, 소스 전극은 제2 노드(N2)에 접속되며, 드레인 전극은 제4 노드(N4)에 접속될 수 있다. 제6 트랜지스터(T6)의 소스 전극은 제2 노드(N2)를 통해 제1 트랜지스터(T1)의 드레인 전극 및 제3 트랜지스터(T3)의 드레인 전극에 접속될 수 있다. 제6 트랜지스터(T6)의 드레인 전극은 제4 노드(N4)를 통해 발광 다이오드(EL)의 일 단 및 제7 트랜지스터(T7)의 드레인 전극에 접속될 수 있다.
제5 트랜지스터(T5), 제1 트랜지스터(T1), 및 제6 트랜지스터(T6)가 모두 턴-온되는 경우, 구동 전류는 발광 다이오드(EL)에 공급될 수 있다.
제7 트랜지스터(T7)는 k-1행의 스캔 라인(SCLk-1)의 스캔 신호에 의해 턴-온되어 초기화 전압 배선(VIL)과 발광 다이오드(EL)의 일 단인 제4 노드(N4)를 접속시킬 수 있다. 제7 트랜지스터(T7)는 스캔 신호를 기초로 턴-온됨으로써, 발광 다이오드(EL)의 일 단을 초기화 전압(VI)으로 방전시킬 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 k-1행의 스캔 라인(SCLk-1)에 접속되고, 소스 전극은 초기화 전압 배선(VIL)에 접속되며, 드레인 전극은 제4 노드(N4)에 접속될 수 있다. 제7 트랜지스터(T7)의 드레인 전극은 제4 노드(N4)를 통해 발광 다이오드(EL)의 일 단 및 제6 트랜지스터(T6)의 드레인 전극에 접속될 수 있다. 한편, 제7 트랜지스터(T7)는, 구현예에 따라, k행의 스캔 라인(SCLk)에 접속될 수도 있다.
일 실시예에서, 제1 내지 제7 트랜지스터(T1~T7) 각각은 실리콘 기반의 액티브층을 포함할 수 있다. 예를 들어, 제1 내지 제7 트랜지스터(T1~T7) 각각은 저온 다결정 실리콘(LTPS)으로 이루어진 액티브층을 포함할 수 있다. 저온 다결정 실리콘으로 이루어진 액티브층은 전자 이동도가 높고 턴-온 특성이 우수할 수 있다. 따라서, 표시 장치(10)는 턴-온 특성이 우수한 제1 내지 제7 트랜지스터(T1~T7)를 포함함으로써, 복수의 화소(PX)를 안정적이고 효율적으로 구동할 수 있다.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극인 제1 노드(N1)와 제1 전압 배선(VDL) 사이에 접속될 수 있다. 예를 들어, 스토리지 커패시터(Cst)의 제1 용량 전극은 제1 노드(N1)에 접속되고, 스토리지 커패시터(Cst)의 제2 용량 전극은 제1 전압 배선(VDL)에 접속됨으로써, 제1 전압 배선(VDL)과 제1 트랜지스터(T1)의 게이트 전극 사이의 전위 차를 유지할 수 있다.
이하에서는 다른 도면을 더 참조하여 일 실시예에 따른 표시 장치(10)의 화소(PX) 구조에 대하여 상세히 설명하기로 한다.
도 4는 일 실시예에 따른 표시 장치의 표시 영역에서 제1 타입 화소 및 제2 타입 화소를 포함하는 영역의 일 부분을 나타내는 레이아웃도이다. 도 5는 도 4의 제1 타입 화소를 나타내는 레이아웃도이다. 도 6은 도 5의 Ⅳ-Ⅳ'선, Ⅴ-Ⅴ'선 및 Ⅵ-Ⅵ'선을 따라 자른 단면도이다. 도 4 및 도 5의 제1 방향(DR1)의 양 측은 각각 좌측과 우측으로, 제2 방향(DR2)의 양 측은 각각 상측과 하측으로 지칭될 수 있다. 설명의 편의를 위해, 도 4 및 도 5에서는 제1 타입 화소(PXA)와 제2 타입 화소(PXB)의 하측(또는, 제2 방향(DR2) 타측)에 위치한 다른 화소의 일부분도 함께 도시하고 있다. 제1 타입 화소(PXA)와 제2 타입 화소(PXB)는 도 4 및 도 5에 도시된 영역 중 점선으로 둘러싸인 영역 중 어느 하나에 해당하고, 다른 부분은 이들과 제2 방향(DR2)으로 인접한 다른 화소(PX)의 일부분에 해당할 수 있다. 이하, 각 화소(PX)를 설명하기 위해 도시된 도면들에서도 상술한 바와 동일하게 이해될 수 있다.
도 4 내지 도 6을 참조하면, 일 실시예에 따른 표시 장치(10)는 복수의 화소(PX)를 포함하고, 각 화소(PX)는 적어도 하나의 발광 소자(300), 및 이를 구동하기 위한 화소 회로 소자들을 포함할 수 있다. 상술한 바와 같이 각 화소(PX)들은 화소 회로 소자로써 복수의 트랜지스터들(T1~T7), 및 스토리지 커패시터(Cst)를 포함하고, 데이터 라인(DTL), 스캔 라인(SCL), 발광 제어 라인(EML), 제1 전압 배선(VDL), 제2 전압 배선(VSL), 및 초기화 전압 배선(VIL)에 접속될 수 있다.
일 실시예에 따른 표시 장치(10)는 각 화소 회로 소자들의 배치가 서로 다른 복수의 화소(PX)들을 포함할 수 있다. 표시 장치(10)는 제1 타입 화소(PXA) 및 제2 타입 화소(PXB)를 포함할 수 있고, 제1 타입 화소(PXA)와 제2 타입 화소(PXB)는 화소 회로 소자들의 배치가 다를 수 있다. 제1 타입 화소(PXA)와 제2 타입 화소(PXB)는 제1 방향(DR1)으로 이웃하여 배치되고, 이들 각각에 배치된 화소 회로 소자들은 제1 타입 화소(PXA)와 제2 타입 화소(PXB)의 경계를 기준으로 서로 대칭적으로 배치될 수 있다.
예를 들어, 후술할 바와 같이 각 화소(PX)들은 복수의 트랜지스터(T1~T7)들의 액티브 영역(ACT)을 포함하는 반도체층이 배치될 수 있다. 상기 반도체층은 각 화소(PX)에서 특정 형상의 패턴을 가질 수 있는데, 제1 타입 화소(PXA)와 제2 타입 화소(PXB)의 반도체층은 서로 대칭적인 패턴을 형성할 수 있다. 또한, 각 화소(PX)들은 제2 방향(DR2)으로 연장된 데이터 라인(DTL)과 제1 전압 배선(VDL)이 배치될 수 있다. 제1 타입 화소(PXA)는 화소의 중심부를 기준으로 데이터 라인(DTL)과 제1 전압 배선(VDL)이 좌측에 배치될 수 있고, 제2 타입 화소(PXB)는 화소의 중심부를 기준으로 데이터 라인(DTL)과 제1 전압 배선(VDL)이 우측에 배치될 수 있다.
각 화소(PX)들의 화소 회로 소자들의 배치는 발광 소자(300)의 배치에 따라 달라질 수 있고, 제1 타입 화소(PXA)와 제2 타입 화소(PXB)는 발광 소자(300)의 배치가 서로 다를 수 있다. 예를 들어, 발광 소자(300)들은 제1 타입 화소(PXA)와 제2 타입 화소(PXB)의 경계에 인접하도록 배치될 수 있고, 각 화소(PX)의 중심부를 기준으로 일 측으로 치우친 위치에 배치될 수 있다. 또한, 각 화소(PXA, PXB)들에 배치된 발광 소자(300)의 위치도 서로 대칭적으로 배치될 수 있다.
한편, 발광 소자(300)는 발광 다이오드(EL)의 제1 전극(210) 및 제2 전극(220) 상에 배치될 수 있고, 제1 전극(210)과 제2 전극(220)의 위치에 따라 발광 소자(300)가 배치된 위치가 달라질 수 있다. 일 실시예에 따르면, 표시 장치(10)는 제2 전압 배선(VSL)이 제1 방향(DR1)으로 연장된 제1 배선(VSL1) 및 제2 방향(DR2)으로 연장된 제2 배선(VSL2)을 포함할 수 있다. 제1 배선(VSL1)과 제2 배선(VSL2)은 컨택홀(도 5의 'CT9')을 통해 서로 전기적으로 연결될 수 있고, 같은 전위의 전압이 인가될 수 있다. 일 예로, 제1 배선(VSL1)을 통해 제2 전원 전압(VSS)이 인가되면 제2 배선(VSL2)에도 제2 전원 전압(VSS)이 전달될 수 있다.
제2 배선(VSL2)은 제1 타입 화소(PXA) 및 제2 타입 화소(PXB)의 경계를 따라 배치될 수 있다. 제2 전압 배선(VSL)의 제2 배선(VSL2)은 제1 타입 화소(PXA)와 제2 타입 화소(PXB)의 경계를 따라 제2 방향(DR2)으로 연장될 수 있고, 제1 타입 화소(PXA)와 제2 타입 화소(PXB)는 하나의 제2 배선(VSL2)을 공유할 수 있다.
일 실시예에 따르면, 제2 전압 배선(VSL)의 제2 배선(VSL2)은 적어도 일부분이 다른 부분보다 큰 폭을 갖는 배선 확장부(VSL-E)를 포함할 수 있고, 발광 소자(300)는 적어도 일부분이 배선 확장부(VSL-E) 상에 배치될 수 있다. 발광 소자(300)는 배선 확장부(VSL-E)를 통해 제2 전압 배선(VSL)과 전기적으로 연결될 수 있고, 제2 전원 전압(VSS)이 전달될 수 있다. 즉, 배선 확장부(VSL-E)는 발광 다이오드(EL)의 제2 전극(220)일 수 있다. 제2 배선(VSL2)의 배선 확장부(VSL-E)는 제1 타입 화소(PXA) 및 제2 타입 화소(PXB)에 걸쳐 배치될 수 있고, 제1 타입 화소(PXA)와 제2 타입 화소(PXB)의 경계를 기준으로 대칭적 배치를 가질 수 있다. 제2 전극(220)인 배선 확장부(VSL-E)도 제1 타입 화소(PXA) 및 제2 타입 화소(PXB)의 경계에 걸쳐 배치될 수 있고, 제1 타입 화소(PXA)와 제2 타입 화소(PXB)의 발광 소자(300)들은 각 화소의 경계를 중심으로 대칭적으로 배치될 수 있다. 일 실시예에 따른 표시 장치(10)는 서로 다른 타입의 화소(PXA, PXB)를 포함하고, 이들은 제2 전압 배선(VSL)의 제2 배선(VSL2)을 공유하며, 화소 회로 소자들이 대칭적으로 배치될 수 있다. 제1 타입 화소(PXA)와 제2 타입 화소(PXB)의 배치 및 구조에 대한 더 자세한 설명은 후술하기로 한다.
먼저, 각 화소(PX)의 단면 구조 및 레이아웃도에 대하여 구체적으로 설명하면, 표시 장치(10)는 제1 기판(101)을 포함하고, 제1 기판(101) 상에 화소 회로 소자들이 배치될 수 있다. 제1 기판(101)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(101)은 리지드 기판일 수 있지만, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수도 있다.
제1 기판(101) 상에는 버퍼층(102)이 배치될 수 있다. 버퍼층(102)은 제1 기판(101) 상에 전면적으로 배치될 수 있다. 버퍼층(102)은 투습에 취약한 제1 기판(101)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 제1 기판(101) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(102)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(102)은 실리콘 산화층(SiOx), 실리콘 질화층(SiNx), 실리콘 산질화물(SiON) 중 하나 이상의 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
한편, 도면에 도시되지 않았으나, 실시예에 따라 버퍼층(102)과 제1 기판(101) 사이에는 차광층이 더 배치될 수 있다. 차광층은 후술하는 트랜지스터들의 활성층 일부와 중첩하도록 배치될 수 있다. 차광층은 광을 차단하는 재료를 포함하여, 활성층에 광이 입사되는 것을 방지할 수 있다. 일 예로, 차광층은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 차광층은 반드시 각 트랜지스터들의 활성층마다 중첩하도록 배치되지 않을 수 있다.
버퍼층(102) 상에는 반도체층이 배치된다. 반도체층은 각 트랜지스터(T1~T7)들의 활성층을 포함할 수 있다. 반도체층은 각 트랜지스터(T1~T7)들의 활성층은 액티브 영역(ACT), 소스 영역(S) 및 드레인 영역(D)을 포함할 수 있다.
제1 트랜지스터(T1)는 제1 액티브 영역(ACT1), 제1 게이트 전극(G1), 제1 소스 영역(S1) 및 제1 드레인 영역(D1)을 포함할 수 있고, 각 화소(PX)의 중심부에 배치될 수 있다. 제1 트랜지스터(T1)의 제1 액티브 영역(ACT1)은 제1 게이트 도전층에 배치된 제1 게이트 전극(G1)과 중첩하도록 배치될 수 있다. 반도체층은 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 절곡된 부분을 포함할 수 있고, 상기 영역들은 제1 게이트 전극(G1)과 중첩할 수 있다. 반도체층의 제1 게이트 전극(G1)과 중첩하는 부분은 제1 트랜지스터(T1)의 제1 액티브 영역(ACT1)을 형성할 수 있고, 제1 트랜지스터(T1)는 넓은 채널 영역을 가질 수 있다.
제1 트랜지스터(T1)의 제1 소스 영역(S1)은 제2 트랜지스터(T2)의 제2 드레인 영역(D2) 및 제5 트랜지스터(T5)의 드레인 영역(D5)과 연결될 수 있다. 제1 트랜지스터(T1)의 제1 드레인 영역(D1)은 제3 트랜지스터(T3)의 제3 드레인 영역(D3) 및 제6 트랜지스터(T6)의 소스 영역(S6)과 연결될 수 있다.
제2 트랜지스터(T2)는 제2 액티브 영역(ACT2), 제2 게이트 전극(G2), 제2 소스 영역(S2) 및 제2 드레인 영역(D2)을 포함할 수 있고, 각 화소(PX)의 중심부를 기준으로 좌상측에 배치될 수 있다. 제2 트랜지스터(T2)의 제2 액티브 영역(ACT2)은 제1 게이트 도전층에 배치된 스캔 라인(SCLk) 중 어느 하나와 중첩하도록 배치될 수 있다. 예를 들어, 제2 트랜지스터(T2)의 제2 액티브 영역(ACT2)은 각 화소(PX)에 배치된 스캔 라인(SCLk) 중 상측에 배치된 스캔 라인(SCLk)과 중첩하도록 배치될 수 있고, 제2 액티브 영역(ACT2)과 중첩하는 스캔 라인(SCLk)의 일 부분은 제2 게이트 전극(G2)을 형성할 수 있다. 제2 트랜지스터(T2)의 제2 게이트 전극(G2)은 k행의 스캔 라인(SCLk)의 일부분일 수 있다.
제2 트랜지스터(T2)의 제2 소스 영역(S2)은 후술할 바와 같이 데이터 라인(DTL)과 연결될 수 있다. 제2 트랜지스터(T2)의 제2 드레인 영역(D2)은 제1 트랜지스터(T1)의 제1 소스 영역(S1) 및 제5 트랜지스터(T5)의 드레인 영역(D5)에 연결될 수 있다.
제3 트랜지스터(T3)는 제3 액티브 영역(ACT3), 제3 게이트 전극(G3), 제3 소스 영역(S3) 및 제3 드레인 영역(D3)을 포함할 수 있고, 제1 트랜지스터(T1)의 상측에 배치될 수 있다. 제3 트랜지스터(T3)는 제3-1 트랜지스터(T3-1)와 제3-2 트랜지스터(T3-2)를 포함하는 듀얼 트랜지스터일 수 있다.
제3-1 트랜지스터(T3-1)는 제3-1 액티브 영역(ACT3-1), 제3-1 게이트 전극(G3-1), 제3-1 소스 영역(S3-1) 및 제3-1 드레인 영역(D3-1)을 포함하고, 제3-2 트랜지스터(T3-2)는 제3-2 액티브 영역(ACT3-2), 제3-2 게이트 전극(G3-2), 제3-2 소스 영역(S3-2) 및 제3-2 드레인 영역(D3-2)을 포함할 수 있다.
제3-1 액티브 영역(ACT3-1)과 제3-2 액티브 영역(ACT3-2)은 스캔 라인(SCLk) 중 어느 하나와 중첩하도록 배치될 수 있다. 예를 들어, 제3-1 액티브 영역(ACT3-1)과 제3-2 액티브 영역(ACT3-2)은 각 화소(PX)에 배치된 스캔 라인(SCLk) 중 상측에 배치된 스캔 라인(SCLk)과 중첩하도록 배치될 수 있고, 제3-1 액티브 영역(ACT3-1) 및 제3-2 액티브 영역(ACT3-2)과 중첩하는 스캔 라인(SCLk)의 일부분은 제3-1 게이트 전극(G3-1) 및 제3-2 게이트 전극(G3-2)을 형성할 수 있다. 제3-1 게이트 전극(G3-1) 및 제3-2 게이트 전극(G3-2)은 k행의 스캔 라인(SCLk)의 일부분일 수 있다.
제3-1 트랜지스터(T3-1)의 제3-1 소스 영역(S3-1)은 제1 트랜지스터(T1)의 제1 드레인 영역(D1) 및 제6 트랜지스터(T6)의 제6 소스 영역(S6)과 연결되고, 제3-1 드레인 영역(D3-1)은 제3-2 트랜지스터(T3-2)의 제3-2 소스 영역(S3-2)에 연결될 수 있다. 제3-2 트랜지스터(T3-2)의 제3-2 소스 영역(S3-2)은 제3-1 트랜지스터(T3-1)의 제3-1 드레인 영역(D3-1)에 연결되고, 제3-2 드레인 영역(D3-2)은 제4-2 트랜지스터(T4-2)의 제4-2 드레인 영역(D4-2)에 연결될 수 있다.
제4 트랜지스터(T4)는 제4 액티브 영역(ACT4), 제4 게이트 전극(G4), 제4 소스 영역(S4) 및 제4 드레인 영역(D4)을 포함할 수 있고, 제3 트랜지스터(T3)의 상측에 배치될 수 있다. 제4 트랜지스터(T4)는 제4-1 트랜지스터(T4-1)와 제4-2 트랜지스터(T4-2)를 포함하는 듀얼 트랜지스터일 수 있다.
제4-1 트랜지스터(T4-1)는 제4-1 액티브 영역(ACT4-1), 제4-1 게이트 전극(G4-1), 제4-1 소스 영역(S4-1) 및 제4-1 드레인 영역(D4-1)을 포함하고, 제4-2 트랜지스터(T4-2)는 제4-2 액티브 영역(ACT4-2), 제4-2 게이트 전극(G4-2), 제4-2 소스 영역(S4-2) 및 제4-2 드레인 영역(D4-2)을 포함할 수 있다. 반도체층은 제2 방향(DR2)으로 연장된 부분에 더하여 제1 방향(DR1) 및 제2 방향(DR2)으로 절곡된 부분을 포함할 수 있고, 이들은 부분적으로 제4-1 액티브 영역(ACT4-1)과 제4-2 액티브 영역(ACT4-2)을 형성할 수 있다.
제4-1 액티브 영역(ACT4-1)과 제4-2 액티브 영역(ACT4-2)은 이전 스캔 라인(SCLk-1)과 중첩하도록 배치될 수 있다. 제4-1 액티브 영역(ACT4-1) 및 제4-2 액티브 영역(ACT4-2)과 중첩하는 스캔 라인(SCLk-1)의 일부분은 제4-1 게이트 전극(G4-1) 및 제4-2 게이트 전극(G4-2)을 형성할 수 있다. 제4-1 게이트 전극(G4-1) 및 제4-2 게이트 전극(G4-2)은 k-1행의 스캔 라인(SCLk)의 일부분일 수 있다.
제4-1 트랜지스터(T4-1)의 제4-1 소스 영역(S4-1)은 후술할 바와 같이 초기화 전압 배선(VIL)과 연결될 수 있다. 제4-1 드레인 영역(D4-1)은 제4-2 트랜지스터(T4-2)의 제4-2 소스 영역(S4-2)에 연결될 수 있다. 제4-2 트랜지스터(T4-2)의 제4-2 드레인 영역(D4-2)은 제3-2 트랜지스터(T3-2)의 제3-2 드레인 영역(D3-2)에 연결될 수 있다.
제5 트랜지스터(T5)는 제5 액티브 영역(ACT5), 제5 게이트 전극(G5), 제5 소스 영역(S5) 및 제5 드레인 영역(D5)을 포함할 수 있고, 각 화소(PX)의 중심부를 기준으로 좌하측에 배치될 수 있다. 제5 트랜지스터(T5)의 제5 액티브 영역(ACT5)은 제1 게이트 도전층에 배치된 발광 제어 라인(EML)과 중첩하도록 배치될 수 있고, 제5 액티브 영역(ACT5)과 중첩하는 발광 제어 라인(EML)의 일 부분은 제5 게이트 전극(G5)을 형성할 수 있다. 제5 트랜지스터(T5)의 제5 게이트 전극(G5)은 k행의 발광 제어 라인(EML)의 일부분일 수 있다.
제5 트랜지스터(T5)의 제5 소스 영역(S5)은 후술할 바와 같이 제1 전압 배선(VDL)과 연결될 수 있다. 제5 트랜지스터(T5)의 제5 드레인 영역(D5)은 제1 트랜지스터(T1)의 제1 소스 영역(S1) 및 제2 트랜지스터(T2)의 제2 드레인 영역(D2)에 연결될 수 있다.
제6 트랜지스터(T6)는 제6 액티브 영역(ACT6), 제6 게이트 전극(G6), 제6 소스 영역(S6) 및 제6 드레인 영역(D6)을 포함할 수 있고, 각 화소(PX)의 중심부를 기준으로 우하측에 배치될 수 있다. 제6 트랜지스터(T6)의 제6 액티브 영역(ACT6)은 제1 게이트 도전층에 배치된 발광 제어 라인(EML)과 중첩하도록 배치될 수 있고, 제6 액티브 영역(ACT6)과 중첩하는 발광 제어 라인(EML)의 일 부분은 제6 게이트 전극(G6)을 형성할 수 있다. 제6 트랜지스터(T6)의 제6 게이트 전극(G6)은 k행의 발광 제어 라인(EML)의 일부분일 수 있다.
제6 트랜지스터(T6)의 제6 소스 영역(S6)은 제1 트랜지스터(T1)의 제1 드레인 영역(D1) 및 제3-1 트랜지스터(T3-1)의 제3-1 소스 영역(S3-1)에 연결될 수 있다. 제6 드레인 영역(D6)은 제3 연결 전극(BE3)과 연결되고, 이를 통해 발광 다이오드(EL)의 제1 전극(210)과 연결될 수 있다.
제7 트랜지스터(T7)는 제7 액티브 영역(ACT7), 제7 게이트 전극(G7), 제7 소스 영역(S7) 및 제7 드레인 영역(D7)을 포함할 수 있다.
제7 트랜지스터(T7)의 제7 액티브 영역(ACT7)은 제1 게이트 도전층에 배치된 스캔 라인(SCLk) 중 어느 하나와 중첩하도록 배치될 수 있다. 예를 들어, 제7 트랜지스터(T7)의 제7 액티브 영역(ACT7)은 각 화소(PX)에 배치된 스캔 라인(SCLk) 중 하측에 배치된 스캔 라인과 중첩하도록 배치될 수 있고, 제7 액티브 영역(ACT7)과 중첩하는 스캔 라인의 일 부분은 제7 게이트 전극(G7)을 형성할 수 있다. 몇몇 실시예에서, 제7 트랜지스터(T7)의 제7 액티브 영역(ACT7)은 제k 행의 스캔 라인(SCLk) 또는 제k-1 행의 스캔 라인(SCLk-1)과 중첩하도록 배치될 수 있다. 제7 트랜지스터(T7)의 제7 게이트 전극(G7)은 스캔 라인의 일부분일 수 있다.
제7 트랜지스터(T7)의 제7 소스 영역(S7)은 제5 컨택홀(CT5)을 통해 제2 연결 전극(BE2)과 연결될 수 있다. 제7 트랜지스터(T7)의 제7 드레인 영역(D7)은 제7 컨택홀(CT7)을 통해 제3 연결 전극(BE3)에 연결될 수 있다.
한편, 예시적인 실시예에서, 반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 반도체층이 다결정 실리콘을 포함하는 경우, 각 트랜지스터(T1~T7)의 액티브 영역(ACT)은 채널 영역이고, 소스 영역(S) 및 드레인 영역(D)은 도핑 영역일 수 있다. 각 도핑 영역은 불순물로 도핑된 영역이고, 채널 영역은 각 도핑 영역 사이에 배치될 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(Rapid thermal annealing)법, SPC(Solid phase crystallization)법, ELA(Excimer laser annealing)법, MILC(Metal induced crystallization)법, SLS(Sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 다른 예로, 반도체층은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 등을 포함할 수도 있다.
다만, 반도체층이 반드시 상술한 바에 제한되는 것은 아니다. 예시적인 실시예에서, 반도체층은 산화물 반도체를 포함할 수도 있다. 이 경우, 각 도핑 영역은 도체화 영역일 수 있다. 예시적인 실시예에서, 반도체층이 산화물 반도체를 포함하는 경우, 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 몇몇 실시예에서, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다. 다만, 이에 제한되지 않는다.
제1 게이트 절연층(103)은 반도체층 및 버퍼층(102) 상에 배치된다. 제1 게이트 절연층(103)은 각 트랜지스터들의 게이트 절연막으로 기능할 수 있다. 제1 게이트 절연층(103)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 게이트 도전층은 제1 게이트 절연층(103) 상에 배치된다. 제1 게이트 도전층은 복수의 스캔 라인들, 발광 제어 라인(EML) 및 제1 게이트 전극(G1)과 스토리지 커패시터(Cst)의 제1 용량 전극(CE1)을 포함할 수 있다.
복수의 스캔 라인들은 제1 방향(DR1)으로 연장될 수 있다. 스캔 라인들은 제1 방향(DR1)으로 이웃하는 다른 화소(PX)들의 경계를 넘어 배치될 수 있다. 스캔 라인은 각 화소(PX)의 중심을 기준으로 상측과 하측에 각각 배치될 수 있다. 상측에 배치된 스캔 라인의 일부분은 제2 게이트 전극(G2) 및 제3 게이트 전극(G3)일 수 있고, 하측에 배치된 스캔 라인의 일부분은 제5 게이트 전극(G5) 및 제6 게이트 전극(G6)일 수 있다. 각 화소(PX)들은 제2 방향(DR2)으로 연속적으로 배치될 수 있으므로, 도면에서는 k행의 스캔 라인(SCLk)과 k-1행의 스캔 라인(SCLk-1)이 동시에 도시되어 있다.
발광 제어 라인(EML)은 제1 방향(DR1)으로 연장될 수 있다. 발광 제어 라인(EML)은 제1 방향(DR1)으로 이웃하는 다른 화소(PX)들의 경계를 넘어 배치될 수 있다. 발광 제어 라인(EML)은 k행의 스캔 라인(SCLk)들 사이에 배치될 수 있고, 이의 일부분은 제2 게이트 전극(G2) 및 제3 게이트 전극(G3)일 수 있다.
제1 게이트 전극(G1)은 제1 트랜지스터(T1)의 제1 액티브 영역(ACT1)과 중첩하도록 배치될 수 있다. 이에 대한 설명은 상술한 바와 동일하다.
스토리지 커패시터(Cst)는 제1 용량 전극(CE1) 및 제2 용량 전극(CE2)을 포함할 수 있다. 제1 용량 전극(CE1)은 게이트 도전층의 적어도 일부분으로써, 제1 게이트 전극(G1)으로 사용되는 게이트 도전층 중 제2 게이트 도전층의 제2 용량 전극(CE2)과 중첩하는 부분에 해당할 수 있다. 제1 용량 전극(CE1)은 제1 컨택홀(CT1)을 통해 제1 연결 전극(BE1)과 연결될 수 있다. 후술할 바와 같이, 제1 용량 전극(CE1)은 제1 연결 전극(BE1)을 통해 제4-2 트랜지스터(T4-2)와 연결될 수 있다. 다만, 이에 제한되지 않으며, 몇몇 실시예에서 제1 용량 전극(CE1)은 제3 트랜지스터(T3)와 제4 트랜지스터(T4)에 각각 연결될 수도 있다.
제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 층간 절연층(105)은 제1 게이트 도전층 상에 배치된다. 제1 층간 절연층(105)은 제1 게이트 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 제1 층간 절연층(105)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제2 게이트 도전층은 제1 층간 절연층(105) 상에 배치될 수 있다. 제2 게이트 도전층은 초기화 전압 배선(VIL) 및 스토리지 커패시터(Cst)의 제2 용량 전극(CE2)을 포함할 수 있다.
초기화 전압 배선(VIL)은 제1 방향(DR1)으로 연장될 수 있다. 초기화 전압 배선(VIL)은 제1 방향(DR1)으로 이웃하는 다른 화소(PX)들의 경계를 넘어 배치될 수 있다. 초기화 전압 배선(VIL)은 평면 상 k행의 스캔 라인(SCLk) 중 하측에 위치한 스캔 라인(SCLk)의 상측에 배치될 수 있다. 초기화 전압 배선(VIL)은 제6 컨택홀(CT6)을 통해 제2 연결 전극(BE2)과 연결될 수 있고, 이를 통해 제4-1 트랜지스터(T4-1) 및 제7 트랜지스터(T7)와 연결될 수 있다.
스토리지 커패시터(Cst)의 제2 용량 전극(CE2)은 제1 용량 전극(CE1)과 중첩하도록 배치될 수 있다. 제2 용량 전극(CE2)은 제1 방향(DR1)으로 연장된 부분 및 더 큰 폭을 갖는 확장부를 포함하고, 상기 확장부는 제1 용량 전극(CE1)과 중첩하도록 배치될 수 있고, 이들 사이에서 스토리지 커패시터(도 6의 'Cst')가 형성될 수 있다. 또한, 제2 용량 전극(CE2)은 제10 컨택홀(CT10)을 통해 제1 전압 배선(VDL)과 연결될 수 있다.
제2 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 층간 절연층(107)은 제2 게이트 도전층 상에 배치된다. 제2 층간 절연층(107)은 제2 게이트 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 제2 층간 절연층(107)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 데이터 도전층은 제2 층간 절연층(107) 상에 배치된다. 제1 데이터 도전층은 데이터 라인(DTL), 제1 전압 배선(VDL), 제1 연결 전극(BE1) 및 제2 연결 전극(BE2)을 포함할 수 있다.
데이터 라인(DTL)은 제2 방향(DR2)으로 연장되고, 제2 방향(DR2)으로 이웃하는 화소(PX)들의 경계를 넘어 배치될 수 있다. 데이터 라인(DTL)은 각 화소(PX)의 중심부를 기준으로 제1 방향(DR1) 일 측에 배치될 수 있다. 상술한 바와 같이, 표시 장치(10)는 화소 회로 소자들이 서로 다른 배치를 갖는 타입 화소(PXA, PXB)를 포함하고, 이들은 각각 데이터 라인(DTL)이 다른 방향에 배치될 수 있다. 예를 들어, 제1 타입 화소(PXA)는 데이터 라인(DTL)이 화소의 중심부를 기준으로 좌측에 배치되고, 제2 타입 화소(PXB)는 데이터 라인(DTL)이 화소의 중심부를 기준으로 우측에 배치될 수 있다. 후술할 바와 같이, 데이터 라인(DTL)은 제1 전압 배선(VDL)을 사이에 두고 제2 전압 배선(VSL)의 제1 배선(VSL1)과 이격되어 배치될 수 있다. 데이터 라인(DTL)은 제1 게이트 절연층(103), 제1 층간 절연층(105) 및 제2 층간 절연층(107)을 관통하는 제2 컨택홀(CT2)을 통해 제2 트랜지스터(T2)의 소스 영역(S2)에 연결될 수 있고, 데이터 라인(DTL)으로 인가되는 데이터 신호는 제2 트랜지스터(T2)에 전달될 수 있다.
제1 전압 배선(VDL)은 제2 방향(DR2)으로 연장되고, 제2 방향(DR2)으로 이웃하는 화소(PX)들의 경계를 넘어 배치될 수 있다. 제1 전압 배선(VDL)은 데이터 라인(DTL)의 제1 방향(DR1) 일 측에 배치될 수 있다. 상술한 바와 같이, 표시 장치(10)는 서로 다른 타입의 화소(PXA, PXB)를 포함하고, 각 화소(PXA, PXB)에 따라 제1 전압 배선(VDL)의 배치는 다를 수 있다. 예를 들어, 제1 타입 화소(PXA)는 제1 전압 배선(VDL)이 데이터 라인(DTL)의 우측에 배치되고, 제2 타입 화소(PXB)는 제1 전압 배선(VDL)이 데이터 라인(DTL)의 좌측에 배치될 수 있다.
제1 전압 배선(VDL)은 제1 게이트 절연층(103), 제1 층간 절연층(105) 및 제2 층간 절연층(107)을 관통하는 제4 컨택홀(CT4)을 통해 제5 트랜지스터(T5)의 소스 영역(S5)에 연결될 수 있고, 제1 전압 배선(VDL)으로 인가되는 제1 전원 전압(VDD)은 제5 트랜지스터(T5)에 전달될 수 있다. 또한, 제1 전압 배선(VDL)은 제2 층간 절연층(107)을 관통하는 제10 컨택홀(CT10)을 통해 스토리지 커패시터(Cst)의 제2 용량 전극(CE2)과 연결될 수 있다.
제1 연결 전극(BE1)은 제1 트랜지스터(T1)의 제1 게이트 전극(G1) 및 제3-2 트랜지스터(T3-2)의 제3-2 드레인 영역(D3-2)과 중첩하도록 배치될 수 있다. 제1 연결 전극(BE1)은 제1 게이트 절연층(103), 제1 층간 절연층(105) 및 제2 층간 절연층(107)을 관통하는 제1 컨택홀(CT1)을 통해 전기적으로 제1 게이트 전극(G1)과 연결되고, 제3 컨택홀(CT3)을 통해 제3-2 드레인 영역(D3-2)과 연결될 수 있다.
제2 연결 전극(BE2)은 제7 트랜지스터(T7)의 제7 소스 영역(S7) 및 초기화 전압 배선(VIL)과 중첩하도록 배치될 수 있다. 제2 연결 전극(BE2)은 제1 게이트 절연층(103), 제1 층간 절연층(105) 및 제2 층간 절연층(107)을 관통하는 제5 컨택홀(CT5)을 통해 제7 소스 영역(S7)과 연결되고, 제1 층간 절연층(105) 및/또는 제2 층간 절연층(107)을 관통하는 제6 컨택홀(CT6)을 통해 초기화 전압 배선(VIL)과 연결될 수 있다. 제6 트랜지스터(T6)는 제3 연결 전극(BE3)을 통해 초기화 전압 배선(VIL)과 연결되어 초기화 전압(VI)이 전달될 수 있다.
제1 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제3 층간 절연층(108)은 제1 데이터 도전층 상에 배치된다. 제3 층간 절연층(108)은 제1 데이터 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 제3 층간 절연층(108)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다. 다만, 이에 제한되지 않으며, 몇몇 실시예에서 제3 층간 절연층(108)은 유기물, 예컨대 폴리 이미드(Polyimide)와 같은 유기 절연 물질을 포함할 수도 있다.
제2 데이터 도전층은 제3 층간 절연층(108) 상에 배치된다. 제2 데이터 도전층은 제2 전압 배선(VSL)의 제1 배선(VSL1) 및 제3 연결 전극(BE3)을 포함할 수 있다.
제2 전압 배선(VSL)의 제1 배선(VSL1)은 제1 방향(DR1)으로 연장될 수 있다. 제1 배선(VSL1)은 제1 방향(DR1)으로 이웃하는 화소(PX)의 경계를 넘어 배치될 수 있고, k행의 화소(PX)들은 동일한 제1 배선(VSL1)을 공유할 수 있다. 제1 배선(VSL1)은 평면 상 k-1 행의 스캔 라인(SCLk-1)과 k행의 스캔 라인(SCLk) 사이에 배치될 수 있다. 제1 배선(VSL1)은 후술하는 전극 도전층에 배치된 제2 배선(VSL2)에 전기적으로 연결될 수 있고, 제2 배선(VSL2)으로 인가되는 제2 전원 전압(VSS)은 발광 다이오드(EL)의 제2 전극(220)에 전달될 수 있다.
다만, 이에 제한되지 않는다. 몇몇 실시예에서 제1 배선(VSL1)은 부분적으로 넓은 폭을 갖는 확장부를 포함할 수 있고, 경우에 따라서 다른 층, 예컨대 전극 도전층에 배치될 수도 있다. 이에 대한 설명은 다른 실시예가 참조된다.
제3 연결 전극(BE3)은 제6 트랜지스터(T6)의 제6 드레인 영역(D6)과 중첩하도록 배치될 수 있다. 제3 연결 전극(BE3)은 제1 게이트 절연층(103), 제1 내지 제3 층간 절연층(105, 107, 108)을 관통하는 제7 컨택홀(CT7)을 통해 제6 드레인 영역(D6)과 연결될 수 있다. 또한, 제3 연결 전극(BE3)은 후술하는 제1 전극(210)과 연결될 수 있다.
제1 평탄화층(109)은 제2 데이터 도전층 상에 배치된다. 제1 평탄화층(109)은 유기 절연 물질, 예를 들어 폴리 이미드(Polyimide, PI)와 같은 유기 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다. 다만, 이에 제한되지 않는다. 제1 평탄화층(109)과 제2 데이터 도전층 사이에는 더 많은 수의 도전층들이 배치될 수도 있다.
제1 평탄화층(109) 상에는 전극 도전층 및 발광 소자(300)가 배치된다. 전극 도전층은 발광 다이오드(EL)의 제1 전극(210) 및 제2 전극(220)과, 제2 전압 배선(VSL)의 제2 배선(VSL2)을 포함할 수 있다.
제2 전압 배선(VSL)의 제2 배선(VSL2)은 제2 방향(DR2)으로 연장될 수 있다. 제2 배선(VSL2)은 상술한 바와 같이 제1 타입 화소(PXA)와 제2 타입 화소(PXB)의 경계에 배치될 수 있고, 제1 타입 화소(PXA)와 제2 타입 화소(PXB)는 하나의 제2 배선(VSL2)을 공유할 수 있다. 제2 배선(VSL2)은 제1 배선(VSL1)과 교차할 수 있고, 이들이 중첩된 부분에 형성된 제9 컨택홀(CT9)을 통해 연결될 수 있다. 제2 배선(VSL2)은 제1 배선(VSL1)으로 인가된 제2 전원 전압(VSS)이 전달될 수 있다.
제1 전극(210)은 각 화소(PX)의 중심부에 배치될 수 있다. 제1 전극(210)은 평면 상 소정의 폭을 갖고 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 전극(210)은 제3 연결 전극(BE3)과 중첩하도록 배치된 부분을 포함할 수 있고, 제1 평탄화층(109)을 관통하는 제8 컨택홀(CT8)을 통해 제3 연결 전극(BE3)과 연결될 수 있다. 제1 전극(210)은 제3 연결 전극(BE3)을 통해 제6 트랜지스터(T6)와 연결될 수 있고,
제2 전극(220)은 제1 전극(210)과 제1 방향(DR1)으로 이격 대향할 수 있다. 제2 전극(220)도 소정의 폭을 갖고 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 다만, 제2 전극(220)은 제2 전압 배선(VSL)의 제2 배선(VSL2)과 연결될 수 있다. 일 실시예에 따르면, 제2 배선(VSL2)은 적어도 일부분이 더 큰 폭을 갖고 확장된 배선 확장부(VSL-E)를 포함할 수 있고, 제2 전극(220)은 실질적으로 배선 확장부(VSL-E)일 수 있다. 배선 확장부(VSL-E)는 제2 배선(VSL2)의 적어도 일부분이 제1 전극(210)을 향해 돌출된 형상을 가질 수 있다. 배선 확장부(VSL-E)는 제1 배선(VSL1) 및 제2 배선(VSL2)보다 넓은 폭을 가질 수 있다. 배선 확장부(VSL-E), 또는 제2 전극(220)은 제2 배선(VSL2)과 직접 연결, 또는 일체화될 수 있고, 제2 전극(220)은 제1 배선(VSL1)으로부터 인가된 제2 전원 전압(VSS)이 인가될 수 있다.
예시적인 실시예에서, 각 전극(210, 220)은 열전도도가 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(210, 220)은 구리(Cu), 알루미늄(Al), 텅스텐(W) 등과 같은 금속을 포함할 수 있다. 후술할 바와 같이, 각 전극(210, 220)은 비교적 넓은 면적에서 발광 소자(300)와 중첩할 수 있고, 열 전도도가 높은 물질을 포함하여 발광 소자(300)에서 방출된 열을 효과적으로 방출할 수 있다.
이에 제한되지 않고, 각 전극(210, 220)은 투명성 전도성 물질과 열전도도가 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예시적인 실시예에서, 각 전극(210, 220)은 ITO/은(Ag)/ITO/IZO의 적층구조를 갖거나, 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다.
발광 소자(300)는 적어도 일부분이 제1 전극(210) 및 제2 전극(220) 상에 배치될 수 있고, 이들과 각각 전기적으로 연결될 수 있다. 발광 소자(300)의 일 단부 및 타 단부는 후술하는 패드 전극(CP1, CP2)을 통해 각각 제1 전극(210) 및 제2 전극(220)과 전기적으로 연결될 수 있고, 제1 전극(210) 및 제2 전극(220)으로부터 인가된 전기 신호를 통해 특정 파장대의 광을 방출할 수 있다. 몇몇 실시예에서, 발광 소자(300)는 제1 전극(210) 및 제2 전극(220)과 접합되거나 물리적으로 연결될 수도 있다. 예를 들어, 발광 소자(300)는 제1 전극(210) 및 제2 전극(220), 또는 패드 전극(CP1, CP2)과 이방성 도전 필름(Anisotropic conductive film, ACF)을 통해 접합되거나, 공융 접합(Eutectic bonding)될 수도 있다. 다만, 이에 제한되지 않는다.
몇몇 실시예에서, 발광 소자(300)는 무기물 반도체를 포함하는 발광 다이오드(Light Emitting diode) 또는 LED 칩(Light Emitting diode Chip) 등일 수 있다. 예시적인 실시예에서, 발광 소자(300)는 일 방향으로 연장된 형상을 갖고, 마이크로 미터(micro-meter) 또는 나노 미터(nano-meter) 단위의 크기를 갖는 마이크로 LED 칩(micro-LED Chip)일 수 있다. 발광 소자(300)가 LED 칩일 경우, 발광 소자(300)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함하고, 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파당대의 광으로 방출할 수 있다.
발광 소자(300)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(300)는 연장된 일 방향에 따른 장축과, 상기 장축에 수직한 방향의 단축을 포함할 수 있다. 일 예로, 발광 소자(300)의 종횡비는 1.2:1 내지 100:1의 범위를 가질 수 있다. 발광 소자(300)의 장축의 길이는 수 마이크로미터 내지 수백 마이크로 미터의 범위를 가질 수 있으며, 예를 들어 발광 소자(300)의 장축의 길이는 1㎛ 내지 800㎛, 또는 1㎛ 내지 500㎛의 범위를 가질 수 있다. 더 나아가 발광 소자(300)의 장축의 길이는 10㎛ 내지 300㎛의 범위를 가질 수 있다. 다만, 이에 제한되지 않는다.
발광 소자(300)는 복수의 무기물 반도체층들이 적층된 구조를 가질 수 있다. 일 실시예에서, 발광 소자(300)는 복수의 무기물 반도체층들이 적층된 방향과 발광 소자(300)의 장축이 연장된 방향은 서로 평행하지 않을 수 있다. 예를 들어, 발광 소자(300)는 일 방향으로 연장된 형상을 가질 경우, 상기 일 방향에 수직한 방향으로 무기물 반도체층들이 적층될 수 있다. 복수의 반도체층들은 발광 소자(300)의 장축이 향하는 방향으로 연장된 형상을 갖고, 이에 수직한 두께 방향으로 상호 적층될 수 있다.
도 7은 일 실시예에 따른 발광 소자의 단면을 도시하는 도면이다.
도 7을 참조하면, 발광 소자(300)는 제1 반도체층(310), 제2 반도체층(320) 및 이들 사이에 배치된 발광층(350)을 포함할 수 있다. 또한, 발광 소자(300)는 하부 기판(301), 버퍼 반도체층(302), 보조층(371), 전극층(372), 절연막(380) 및 복수의 전극부(391, 392)를 더 포함할 수 있다.
하부 기판(301)은 제1 반도체층(310)을 성장시키기 위한 성장 기판일 수 있다. 일 예로, 하부 기판(301)은 사파이어 기판(Al2O3) 및 유리와 같은 투명성 기판을 포함할 수 있다. 다만, 이에 제한되지 않으며, 몇몇 실시예에서 하부 기판(301)은 GaN, SiC, ZnO, Si, GaP 및 GaAs 등과 같은 전도성 기판으로 이루어질 수도 있다.
버퍼 반도체층(302)은 하부 기판(301) 상에 배치된다. 버퍼 반도체층(302)은 하부 기판(301)과 제1 반도체층(310)의 격자 상수 차이를 줄이기 위해 배치될 수 있다. 몇몇 실시예에서, 버퍼 반도체층(302)은 언도프드(Undoped) 반도체를 포함할 수 있다. 버퍼 반도체층(302)은 제1 반도체층(310)과 실질적으로 동일한 물질을 포함하되, n형 또는 p형으로 도핑되지 않은 물질을 포함할 수 있다. 일 예로, 버퍼 반도체층(302)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나를 포함할 수 있다. 도면에서는 버퍼 반도체층(302)이 하나의 층으로 형성된 것이 예시되어 있으나, 이에 제한되지 않고, 버퍼 반도체층(302)의 복수의 층들이 반복 배치될 수 있다.
제1 반도체층(310)은 버퍼 반도체층(302) 상에 배치된다. 제1 반도체층(310)은 n형 반도체일 수 있다. 일 예로, 발광 소자(300)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(310)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(310)은 n형 도펀트가 도핑될 수 있으며, 일 예로 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층은 n형 Si로 도핑된 n-GaN일 수 있다.
제2 반도체층(320)은 후술하는 발광층(350) 상에 배치된다. 제2 반도체층(320)은 p형 반도체일 수 있으며 일 예로, 발광 소자(300)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(320)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(320)은 p형 도펀트가 도핑될 수 있으며, 일 예로 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 반도체층(320)은 p형 Mg로 도핑된 p-GaN일 수 있다.
도면에서는 제1 반도체층(310)과 제2 반도체층(320)이 하나의 층으로 형성된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 발광 소자(300)는 발광층(350)의 물질에 따라 제1 반도체층(310)과 제2 반도체층(320)이 더 많은 수의 층으로 형성되거나, 다른 반도체층들, 예를 들어 클래드층(clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(350)은 제1 반도체층(310)과 제2 반도체층(320) 사이에 배치된다. 발광층(350)은 제1 반도체층(310)의 일부 영역 상에만 배치될 수 있으며, 발광층(350)이 배치되지 않은 제1 반도체층(310) 상에는 보조층(371)이 배치될 수 있다. 발광층(350)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(350)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수개 적층된 구조일 수도 있다. 발광층(350)은 제1 반도체층(310) 및 제2 반도체층(320)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 발광층(350)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 발광층(350)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 발광층(350)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 발광층(350)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 또한, 발광층(350)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
보조층(371)과 전극층(372)은 각각 제1 반도체층(310)과 제2 반도체층(320) 상에 배치될 수 있다. 제1 반도체층(310)은 적어도 일부분이 다른 부분보다 낮은 두께를 갖고, 상면이 단차진 형상을 가질 수 있다. 발광층(350)은 제1 반도체층(310)의 두께가 두꺼운 부분 상에 배치되고, 보조층(371)은 제1 반도체층(310)의 두께가 얇은 부분에 배치될 수 있다. 보조층(371)은 제1 반도체층(310) 상에 배치된 발광층(350), 제2 반도체층(320) 및 전극층(372)에 의한 높이 차이를 보상할 수 있다. 또한, 보조층(371)은 도전성 물질, 또는 반도체 물질을 포함하여 후술하는 전극부(391, 392)로 인가되는 전기 신호를 제1 반도체층(310)으로 전달할 수 있다. 전극층(372)은 제2 반도체층(320) 상에 배치된다. 전극층(372)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 전극층(372)은 발광 소자(300)의 전극부(391, 392)와 제2 반도체층(320) 사이의 저항을 감소시킬 수 있다. 전극층(372)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(372)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(372)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 전극층(372)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있으며, 이에 제한되는 것은 아니다.
절연막(380)은 상술한 복수의 반도체층, 보조층(371) 및 전극층(372)들의 외면을 둘러싸도록 배치된다. 예시적인 실시예에서, 절연막(380)은 적어도 버퍼 반도체층(302) 상에 배치된 반도체층들의 외면을 둘러싸도록 배치되고, 상기 부재들을 보호하는 기능을 수행할 수 있다. 일 예로, 절연막(380)은 상기 부재들의 측면부를 둘러싸도록 형성되되 보조층(371)과 전극층(372)의 상면 일부가 노출되도록 형성될 수 있다.
발광 소자(300)는 제1 전극부(391)와 제2 전극부(392)를 더 포함할 수 있다. 제1 전극부(391)는 보조층(371) 상에 배치되어 절연막(380)이 배치되지 않아 노출된 보조층(371)과 접촉할 수 있다. 제2 전극부(392)는 전극층(372) 상에 배치되어 절연막(380)이 배치되지 않아 노출된 전극층(372)과 접촉할 수 있다. 제1 전극부(391)와 제2 전극부(392)는 각각 제1 전극(210) 또는 제2 전극(220)과 전기적으로 연결될 수 있다. 발광 소자(300)는 제1 전극(210) 및 제2 전극(220)으로부터 전기 신호를 전달 받을 수 있고, 발광층(350)은 제1 반도체층(310) 및 제2 반도체층(320)으로부터 전달된 전기 신호를 통해 특정 파장대의 광을 방출할 수 있다. 다만, 발광 소자(300)의 구조 및 형상은 이에 제한되지 않는다. 예컨대, 발광 소자(300)는 LED 칩, 또는 LED 패키지일 수도 있다.
발광 소자(300)는 제1 전극(210) 및 제2 전극(220) 상에 배치될 수 있고, 각 화소(PXA, PXB)의 제1 트랜지스터(T1)와 두께 방향으로 중첩하도록 배치될 수 있다. 발광 소자(300)는 각 화소(PXA, PXB)의 중심부에 인접하여 배치되어 제1 트랜지스터(T1)와 두께 방향으로 중첩할 수 있다. 다만, 이에 제한되는 것은 아니며, 반도체층, 도전층, 및 제1 전극(210)과 제2 전극(220)의 형상에 따라 발광 소자(300)의 위치는 다양하게 변형될 수 있다.
한편, 전극 도전층 상에는 패드 전극(CP1, CP2)이 더 배치될 수 있다. 패드 전극(CP1, CP2)은 제1 전극(210) 상에 배치되는 제1 패드 전극(CP1) 및 제2 전극(220) 상에 배치되는 제2 패드 전극(CP2)을 포함할 수 있다. 발광 소자(300)는 제1 패드 전극(CP1) 및 제2 패드 전극(CP2)과 직접 접촉할 수 있고, 이를 통해 제1 전극(210) 및 제2 전극(220)과 전기적으로 연결될 수 있다. 제1 패드 전극(CP1)과 제2 패드 전극(CP2)은 전극 도전층과 다른 부재가 접촉하는 영역에서 이들 사이의 접촉 저항을 낮추기 위해 배치될 수 있다. 예를 들어, 제1 패드 전극(CP1)은 제1 전극(210)의 적어도 일부를 덮도록 배치되고, 제2 패드 전극(CP2)은 제2 전극(220), 또는 배선 확장부(VSL-E)의 적어도 일부를 덮도록 배치될 수 있다. 제1 전극(210) 및 제2 전극(220) 상에 발광 소자(300)가 배치될 때, 이들 사이에 패드 전극(CP1, CP2)들이 배치되어 접촉 저항을 낮출 수 있다. 예시적인 실시예에서 패드 전극(CP1, CP2)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 패드 전극(CP1, CP2)은 금속 재료를 포함하여 발광 소자(300)와 전극(210, 220)을 상호 접합할 수도 있다.
또한, 패드 전극(CP1, CP2)은 제1 및 제2 전극(210, 220)을 캡핑(capping)하는 역할을 수행할 수도 있다. 이는, 제1 및 제2 전극(210, 220)이 외부로 노출될 수 있는 환경에서, 제1 및/또는 제2 전극(210, 220)의 산화를 방지할 수 있다.
도 8은 일 실시예에 따른 제1 타입 화소 및 제2 타입 화소에 배치된 반도체층을 나타내는 평면도이다. 도 9는 일 실시예에 따른 제1 타입 화소 및 제2 타입 화소에 배치된 전극 도전층을 나타내는 평면도이다. 도 10은 일 실시예에 따른 표시 장치의 복수의 화소들의 개략적인 배치도이다.
도 8 내지 도 10을 참조하여 제1 타입 화소(PXA) 및 제2 타입 화소(PXB)의 배치에 대하여 설명하면, 표시 장치(10)는 서로 다른 타입의 제1 타입 화소(PXA) 및 제2 타입 화소(PXB)를 포함할 수 있다. 제1 타입 화소(PXA)와 제2 타입 화소(PXB)는 이웃하여 배치될 수 있고, 이들의 경계에는 제2 방향(DR2)으로 연장된 제2 전압 배선(VSL)의 제2 배선(VSL2)이 배치될 수 있다. 제1 타입 화소(PXA)와 제2 타입 화소(PXB)는 이들의 경계에 배치된 제2 배선(VSL2)을 공유할 수 있고, 각각 동일한 전기 신호, 예컨대 제2 전원 전압(VSS)이 인가될 수 있다.
일 실시예에 따르면, 제2 배선(VSL2)은 제1 방향(DR1)으로 측정된 폭이 더 큰 배선 확장부(VSL-E)를 포함할 수 있고, 배선 확장부(VSL-E) 또는 제2 전극(220)은 제1 타입 화소(PXA) 및 제2 타입 화소(PXB)에 걸쳐 배치될 수 있다. 각 화소(PXA, PXB)에 배치되는 제1 전극(210)들, 또는 제1 타입 화소(PXA)에 배치된 제1-1 전극(210A)과 제2 타입 화소(PXB)에 배치된 제1-2 전극(210B)은 각각 제2 전극(220)과 제1 방향(DR1)으로 이격 대향하도록 배치될 수 있다. 제1-1 전극(210A)과 제1-2 전극(210B)은 각각 제2 배선(VSL2)을 기준으로 제1 방향(DR1)으로 대칭적으로 배치될 수 있다.
각 화소(PX)의 화소 회로 소자들은 발광 소자(300)가 배치되는 제1 전극(210)과 제2 전극(220)의 위치에 따라 배치될 수 있다. 예를 들어, 각 화소(PX)의 중심부를 기준으로, 제1 타입 화소(PXA)의 제1-1 전극(210A)이 제3 연결 전극(BE3)과 연결되는 제8 컨택홀(CT8)의 위치는 제2 타입 화소(PXB)의 제1-2 전극(210B)이 연결되는 제8 컨택홀(CT8)의 위치와 다를 수 있다. 일 실시예에 따른 표시 장치(10)는 이웃하는 화소(PX)의 경계에서 제2 방향(DR2)으로 연장된 제2 배선(VSL2)을 포함하고, 서로 다른 타입의 화소(PXA, PXB)들은 화소 회로 소자의 배치가 다를 수 있다. 도 7에 도시된 바와 같이, 제1 타입 화소(PXA)의 반도체층의 배치와 제2 타입 화소(PXB)의 반도체층의 배치는 제2 배선(VSL2)을 기준으로 대칭적 배치를 가질 수 있다. 또한, 도 4에 도시된 바와 같이 제1 타입 화소(PXA)와 제2 타입 화소(PXB)에 배치된 제1 데이터 도전층의 데이터 라인(DTL), 제1 전압 배선(VDL), 제1 내지 제3 연결 전극(BE1, BE2, BE3) 들은 제2 배선(VSL2)을 기준으로 대칭적 배치를 가질 수 있다.
예를 들어, 제1 타입 화소(PXA)와 제2 타입 화소(PXB)를 기준으로, 복수의 제1 전압 배선(VDL)들은 제1 방향(DR1)으로 이격되어 배치될 수 있다. 제2 전압 배선(VSL)은 적어도 일부분으로써 제2 배선(VSL2)이 제1 전압 배선(VDL)들 사이에 배치될 수 있다. 또한, 각 화소(PXA, PXB)의 제1 전극(210)들은 제1 전압 배선(VDL)과 제2 전압 배선(VSL) 사이에 배치될 수 있고, 배선 확장부(VSL-E)는 제2 전압 배선(VSL) 중 제2 배선(VSL2)의 적어도 일부분의 제1 전극(210)을 향해 돌출된 형상을 가질 수 있다.
일 실시예에 따르면, 제1 타입 화소(PXA)와 제2 타입 화소(PXB)가 제2 전압 배선(VSL)의 제2 배선(VSL2)을 공유함에 따라 서로 대칭적 배치를 가질 수 있고, 제1 전압 배선(VDL)들 사이의 간격은 발광 소자(300)들 사이의 간격과 다를 수 있다. 서로 이웃하여 배치된 제1 타입 화소(PXA)와 제2 타입 화소(PXB)들은 이들 사이의 경계를 기준으로 대칭적 배치를 가질 수 있고, 동일한 부재들, 예컨대 발광 소자(300)들, 제1 전극(210)들, 제1 전압 배선(VDL)들은 각 화소(PXA, PXB)의 중심을 기준으로 서로 다른 위치에 배치될 수 있다. 발광 소자(300)들 및 제1 전극(210)들은 각 화소(PXA, PXB)의 중심으로부터 제2 배선(VSL2)에 인접하여 배치됨으로써, 이들 사이의 간격은 제1 전압 배선(VDL)들 사이의 간격보다 작을 수 있다.
다만, 이에 제한되지 않는다. 후술할 바와 같이, 제2 타입 화소(PXB)의 우측에서 이웃하는 제1 타입 화소(PXA)와의 경계에는 제2 전압 배선(VSL)의 제2 배선(VSL2)이 배치되지 않을 수 있다. 제2 타입 화소(PXB)의 제1 전압 배선(VDL)과 제1 타입 화소(PXA)의 제1 전압 배선(VDL)은 각각 제2 전압 배선(VSL)으로부터 각 화소(PXA, PXB)의 중심으로부터 반대편에 이격되어 배치된다. 제2 타입 화소(PXB)의 우측에서 이웃하는 제1 타입 화소(PXA)들의 제1 전압 배선(VDL)들은 서로 인접하여 배치될 수도 있다.
도 10에 도시된 바와 같이, 표시 영역(DPA)에 배치된 복수의 화소(PX)들 중, 제1 타입 화소(PXA)와 제2 타입 화소(PXB)는 제1 방향(DR1)으로 이웃하여 배치될 수 있다. 제1 타입 화소(PXA) 및 제2 타입 화소(PXB) 각각은 제2 방향(DR2)으로 배열될 수 있으며, 동일한 열(제2 방향(DR2))로 배치된 화소들은 동일한 타입의 화소들일 수 있다. 제1 열에 배치된 제1 타입 화소(PXA)와 제2 열에 배치된 제2 타입 화소(PXB)는 서로 이웃하여 배치되면서 이들의 경계에 배치된 제2 배선(도 8의 'VSL2')을 공유할 수 있다. 반면, 제2 열에 배치된 제2 타입 화소(PXB)와 제3 열에 배치된 제1 타입 화소(PXA)는 서로 이웃하되 이들의 경계에는 제2 배선(VSL2)이 배치되지 않을 수 있다. 도면에 도시되지 않았으나, 제3 열에 배치된 제1 타입 화소(PXA)는 제4 열에 배치된 제2 타입 화소(PXB)와 제2 배선(VSL2)을 공유할 수 있다. 다만, 이에 제한되지 않으며, 제2 열에 배치된 제2 타입 화소(PXB)와 제3 열에 배치된 제1 타입 화소(PXA) 사이에도 제2 배선(VSL2)이 배치될 수도 있다.
표시 장치(10)는 제1 타입 화소(PXA)와 제2 타입 화소(PXB)가 하나의 제2 배선(VSL2)을 공유함에 따라, 표시 영역(DPA) 전면에 걸쳐 배치되는 제2 배선(VSL2)의 수가 감소될 수 있다. 이에 따라, 각 단위 화소(PX) 당 전극 도전층에 배치된 다른 부재가 차지하는 공간이 더 확보될 수 있다. 일 실시예에 따르면, 표시 장치(10)는 제1 전극(210)과 제2 전극(220)이 비교적 넓은 폭을 가질 수 있고, 발광 소자(300)에서 발생하는 열을 효과적으로 방출할 수 있다.
제1 전극(210)과 제2 전극(220)은 제1 방향(DR1)으로 소정의 폭을 갖고 형성될 수 있고, 제2 방향(DR2)으로 연장된 제1 길이(HE)를 가질 수 있다. 제1 전극(210)과 제2 전극(220)의 제1 길이(HE)는 각각 동일할 수 있다. 다만, 이에 제한되지 않고, 어느 한 전극(210, 220)이 더 큰 제1 길이(HE)를 가질 수도 있다.
발광 소자(300)는 적어도 일부가 제1 전극(210) 및 제2 전극(220) 상에 배치될 수 있다. 일 실시예에서, 발광 소자(300)의 제2 방향(DR2)으로 측정된 제2 길이(HL)는 제1 길이(HE)보다 작을 수 있다. 도 9에 도시된 바와 같이, 제1 전극(210)은 제1 방향(DR1)으로 측정된 폭이 발광 소자(300)의 제1 방향(DR1)으로 측정된 폭보다 작되, 제2 방향(DR2)으로 측정된 제1 길이(HE)가 제2 길이(HL)보다 크게 형성될 수 있다. 발광 소자(300)는 대부분의 면적이 제1 전극(210) 및 제2 전극(220)과 중첩하도록 배치될 수 있고, 열전도도가 높은 재료를 포함하는 제1 전극(210) 및 제2 전극(220)은 발광 소자(300)에서 방출된 열을 효과적으로 방출할 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 다양한 실시예에 대하여 설명하기로 한다.
도 11은 다른 실시예에 따른 표시 장치의 표시 영역에서 제1 타입 화소 및 제2 타입 화소를 포함하는 영역의 일부분을 나타내는 레이아웃도이다.
도 11을 참조하면, 표시 장치(10_1)는 제1 전극(210-1) 및 제2 전극(220-1)은 제2 방향(DR2)으로 측정된 길이가 더 클 수 있다. 도 10의 실시예는 제1 전극(210-1) 및 제2 전극(220-1)의 제1 길이(도 8의 'HE')가 다른 점에서 도 4의 실시예와 차이가 있다. 이하, 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도 11의 표시 장치(10_1)는 제1 전극(210-1)과 제2 전극(220-1)이 제2 방향(DR2)으로 더 큰 길이를 가질 수 있다. 이와 동시에 제1 패드 전극(CP1)과 제2 패드 전극(CP2)도 제2 방향(DR2)으로 측정된 길이가 더 커질 수 있다. 제1 타입 화소(PXA)와 같이, 제1 전극(210-1)과 제2 전극(220-1)의 길이가 더 길어짐에 따라, 발광 소자(300)에서 발생한 열의 방열 효율이 증가함과 동시에 각 화소(PX)마다 배치되는 발광 소자(300)의 수가 증가할 수 있다.
또한, 몇몇 실시예에서 표시 장치(10_1)는 제2 타입 화소(PXB)와 같이 제1 전극(210-1) 및 제2 전극(220-1) 상에 발광 소자(300)가 배치되지 않은 더미 전극부를 포함할 수 있다. 제2 타입 화소(PXB)는 추가적인 발광 소자(300)들이 배치될 수 있는 더미 전극부를 더 포함하고, 제1 전극(210-1)과 제2 전극(220-1) 상에 배치된 발광 소자(300)가 발광 불량이 있을 경우, 추가적인 발광 소자(300)를 더 배치하여 제2 타입 화소(PXB)의 발광 불량을 해소할 수 있다. 즉, 제1 전극(210-1)과 제2 전극(220-1)의 더미 전극부는 리페어 전극(repair electrode)의 기능을 수행할 수도 있다.
도 12는 다른 실시예에 따른 표시 장치의 표시 영역에서 제1 타입 화소 및 제2 타입 화소를 포함하는 영역의 일부분을 나타내는 레이아웃도이다.
도 12를 참조하면, 일 실시예에 따른 표시 장치(10_2)는 제2 전압 배선(VSL_2)의 제1 배선(VSL1-2)이 전극 도전층에 배치될 수 있다. 제2 데이터 도전층에는 제3 연결 전극(BE3)만이 배치되고, 제1 배선(VSL1-2)이 제1 평탄화층(109) 상에 배치됨에 따라 제2 배선(VSL2-2)과 제1 배선(VSL1-2)은 일체화될 수 있다. 도 12의 실시예는 제2 전압 배선(VSL-2)의 배치가 다른 점에서 도 4의 실시예와 차이가 있다. 이하, 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
상술한 바와 같이, 제2 전압 배선(VSL-2)의 제1 배선(VSL1-2)은 제1 평탄화층(109) 상에 배치될 수 있다. 제1 배선(VSL1-2)은 제1 평탄화층(109) 상에서 제1 방향(DR1)으로 연장되고, 제2 배선(VSL2-2)은 제2 방향(DR2)으로 연장되며 이들은 서로 교차할 수 있다. 제1 평탄화층(109)을 관통하는 제9 컨택홀(CT9)은 생략될 수 있다. 제2 전압 배선(VSL-2)은 표시 영역(DPA)의 전면에 걸쳐 격자형 또는 메쉬형(mesh)구조로 배치될 수 있다. 이 경우, 제1 평탄화층(109) 상에 배치되는 전극 도전층이 많아짐에 따라 제1 전극(210) 및 제2 전극(220)이 갖는 폭 및 길이가 제한적일 수 있으나, 제2 데이터 도전층에 배치된 다른 층들을 더 포함하여 화소 회로 소자들의 방열 효율을 향상시킬 수 있다.
이에 더하여, 연결 전극(BE3)이 제1 데이터 도전층에 배치될 경우, 제2 데이터 도전층은 생략될수 있다.
도 13은 다른 실시예에 따른 표시 장치의 일부 단면을 도시하는 도면이다.
도 13을 참조하면, 일 실시예에 따른 표시 장치(10)는 제2 전압 배선(VSL_2)의 제1 배선이 전극 도전층에 배치되고, 제3 연결 전극(BE3)이 제1 데이터 도전층에 배치될 수 있다. 이에 따라, 표시 장치(10)는 제3 층간 절연층(108)과 제2 데이터 도전층이 생략되고, 제1 평탄화층(109)이 제1 데이터 도전층 상에 직접 배치될 수 있다. 도 13의 실시예는 제2 데이터 도전층이 생략된 점에서 도 6의 실시예와 차이가 있다. 이하, 중복된 설명은 생략하기로 한다.
도 14는 다른 실시예에 따른 표시 장치의 표시 영역에서 제1 타입 화소 및 제2 타입 화소를 포함하는 영역의 일부분을 나타내는 레이아웃도이다.
도 14를 참조하면, 일 실시예에 따른 표시 장치(10_3)는 제2 전압 배선(VSL_3)의 제1 배선(VSL1-3) 및 제2 배선(VSL2-3)이 더 큰 폭을 가질 수 있다. 제2 배선(VSL-3)은 폭이 배선 확장부(VSL-E)와 동일한 폭을 가질 수 있다. 도 12를 참조하여 상술한 바와 같이, 제1 평탄화층(109) 상에 배치되는 부재들이 증가함에 따라 제1 전극(210) 및 제2 전극(220)의 폭이나 길이에 제한이 생길 수 있으나, 제2 전압 배선(VSL2-3)의 폭을 증가시킴으로써 발광 소자(300)에서 발생하는 열의 방열 효율이 더욱 향상될 수 있다. 이하, 중복되는 설명은 생략하기로 한다.
도 15는 다른 실시예에 따른 표시 장치의 표시 영역에서 제1 타입 화소 및 제2 타입 화소를 포함하는 영역의 일부분을 나타내는 레이아웃도이다. 도 16은 도 15의 Ⅶ-Ⅶ'선을 따라 자른 단면도이다.
도 15 및 도 16을 참조하면, 일 실시예에 따른 표시 장치(10_4)는 제1 배선(VSL1-4)이 배선 줄기부(VSL1-S) 및 배선 확장부(VSL1-E)를 포함할 수 있다. 도 15 및 도 16의 실시예는 제1 배선(VSL1-4)이 비교적 큰 폭을 갖는 배선 확장부(VSL1-E)를 더 포함하는 점에서 도 4의 실시예와 차이가 있다. 이하, 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
배선 확장부(VSL1-E)는 배선 줄기부(VSL1-S)보다 큰 폭을 가질 수 있고, 하부에 배치된 반도체층들과 부분적으로 중첩하도록 배치될 수 있다. 배선 확장부(VSL1-E)는 제2 방향(DR2)으로 측정된 폭이 배선 줄기부(VSL1-S)의 폭보다 크고, 제1 배선(VSL1-4)이 연장된 방향인 제1 방향(DR1)으로 일정 길이를 가질 수 있다. 배선 확장부(VSL1-E)는 제1 타입 화소(PXA)로부터 제2 타입 화소(PXB)까지 연장되어 배치될 수 있고, 제1 타입 화소(PXA)와 제2 타입 화소(PXB)는 하나의 배선 확장부(VSL1-E)를 공유할 수 있다. 다만, 이에 제한되지 않는다.
표시 장치(10_4)는 발광 소자(300)에 더하여 화소 회로 소자들에서도 열이 발생할 수 있다. 일 실시예에 따르면, 표시 장치(10_4)는 제1 게이트 도전층, 제2 게이트 도전층, 또는 제2 데이터 도전층에 배치된 방열 패턴을 더 포함할 수 있고, 화소 회로 소자에서 발생하는 열을 효과적으로 방출할 수 있다.
일 예로, 표시 장치(10_4)는 제2 전압 배선(VSL)의 제1 배선(VSL1-4)이 배선 줄기부(VSL1-S)와 배선 확장부(VSL1-E)를 포함하고, 배선 확장부(VSL1-E)가 방열 패턴의 기능을 수행할 수 있다. 배선 확장부(VSL1-E)는 적어도 제1 내지 제7 트랜지스터(T1~T7) 중 어느 하나와 두께 방향으로 중첩하도록 배치될 수 있고, 상기 트랜지스터에서 발생한 열을 방출할 수 있다.
또한, 몇몇 실시예에서 배선 확장부(VSL1-E)는 하부에 배치된 트랜지스터와 중첩함에 따라 상기 트랜지스터로 외광이 입사되는 것을 방지할 수 있다. 즉, 배선 확장부(VSL1-E)는 외광 반사를 위한 차폐 부재의 기능을 수행할 수도 있다.
예시적인 실시예에서, 배선 확장부(VSL1-E)는 적어도 제3 트랜지스터(T3)의 일부분과 두께 방향으로 중첩하도록 배치될 수 있다. 제3 트랜지스터(T3)는 제1 배선(VSL1)과 제1 트랜지스터(T1)의 사이 영역에 배치될 수 있다. 배선 확장부(VSL1-E)는 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)의 액티브 영역(ACT3-1, ACT3-2)을 포함하여 소스 영역(S3-1, S3-2) 및 드레인 영역(D3-1, D3-2) 중 적어도 어느 하나와 두께 방향으로 중첩하도록 배치될 수 있다. 도 16에서는 배선 확장부(VSL1-E)가 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)와 전면적으로 중첩하는 것이 도시되어 있으나, 이에 제한되지 않는다.
배선 확장부(VSL1-E)는 제3 트랜지스터(T3)가 외부로부터 입사되는 광 및/또는 주변의 다른 전기적 신호에 의해 영향 받는 것을 차단할 수 있다. 즉, 배선 확장부(VSL1-E)는 화소 회로 소자의 동작 특성을 향상시킬 수 있다.
한편, 제3 트랜지스터(T3)로 외광이 입사되는 것을 방지하기 위해, 반드시 배선 확장부(VSL1-E)가 배치되지 않을 수 있다. 몇몇 실시예에서, 표시 장치(10)는 트랜지스터들로 외광이 입사되는 것을 방지하기 위해 배치되는 다른 부재와 연결되지 않는 차폐 부재를 더 포함할 수 있다.
도 17은 다른 실시예에 따른 표시 장치의 표시 영역에서 제1 타입 화소 및 제2 타입 화소를 포함하는 영역의 일부분을 나타내는 레이아웃도이다.
도 17을 참조하면, 일 실시예에 따른 표시 장치(10_5)는 제2 데이터 도전층에 배치되어 제3 트랜지스터(T3)의 적어도 일부와 두께 방향으로 중첩하는 차폐 부재(HSP-5)를 더 포함할 수 있다. 도 15의 실시예와 달리, 도 17의 표시 장치(10_5)는 차폐 부재(HSP-5)가 제2 데이터 도전층에 배치되되 제2 전압 배선(VSL)의 제1 배선(VSL1)과 이격될 수 있다. 즉, 차폐 부재(HSP-5)는 제2 데이터 도전층에서 전기 신호가 전달되지 않는 플로팅 전극(Floating electrode)일 수 있다. 다만, 이에 제한되지 않으며, 제3 트랜지스터(T3)에 외광이 입사되는 것을 방지하기 위한 차폐 부재(HSP-5)는 전압 배선과 전기적으로 연결될 수도 있다.
도 18은 다른 실시예에 따른 표시 장치의 표시 영역에서 제1 타입 화소 및 제2 타입 화소를 포함하는 영역의 일부분을 나타내는 레이아웃도이다.
도 18을 참조하면, 일 실시예에 따른 표시 장치(10_6)는 차폐 부재(HSP-6)가 제1 전극(210-6)과 연결될 수 있고, 차폐 부재(HSP-6)는 제1 전극(210-6)으로 인가된 제1 전원 전압(VDD)이 전달될 수 있다. 제1 전극(210-6)은 제2 방향(DR2)으로 연장되어 차폐 부재(HSP-6)와 중첩하도록 배치된 부분을 더 포함할 수 있고, 제1 전극(210-6)은 제1 평탄화층(109)을 관통하는 제11 컨택홀(CT11)을 통해 차폐 부재(HSP-6)와 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며, 몇몇 실시예에서 차폐 부재(HSP-6)는 초기화 전압 배선(VIL)과 연결되어 초기화 전압(VI)이 전달될 수도 있다. 그 외, 중복되는 설명은 생략하기로 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
101: 제1 기판
210: 제1 전극 220: 제2 전극
300: 발광 소자

Claims (20)

  1. 제1 방향으로 이웃하여 배치된 제1 타입 화소 및 제2 타입 화소;
    상기 제1 타입 화소 및 상기 제2 타입 화소에 각각 배치되어 상기 제1 방향과 다른 제2 방향으로 연장된 제1 전압 배선들;
    상기 제1 타입 화소와 상기 제2 타입 화소의 경계에 배치되어 상기 제2 방향으로 연장된 제2 전압 배선;
    상기 제1 전압 배선들과 상기 제2 전압 배선 사이에 배치된 제1 전극들;
    상기 제1 전극과 이격되어 대향하고, 상기 제1 전극들 사이에 배치되어 상기 제1 타입 화소 및 상기 제2 타입 화소에 걸쳐 배치된 제2 전극; 및
    상기 제1 타입 화소 및 상기 제2 타입 화소에 각각 배치되어 적어도 일부분이 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 발광 소자들을 포함하고,
    상기 제1 타입 화소 및 상기 제2 타입 화소의 상기 제1 전압 배선들, 상기 제1 전극들 및 상기 발광 소자들은 상기 제2 전압 배선을 기준으로 대칭적으로 배치된 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 타입 화소와 상기 제2 타입 화소는 각각 상기 발광 소자와 두께 방향으로 중첩하도록 배치된 제1 트랜지스터를 포함하고,
    상기 제1 타입 화소 및 상기 제2 타입 화소의 상기 제1 트랜지스터들은 상기 제2 전압 배선을 기준으로 대칭적으로 배치된 표시 장치.
  3. 제1 항에 있어서,
    상기 복수의 발광 소자들 사이의 간격은 상기 제1 전압 배선들 사이의 간격과 다른 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 타입 화소 및 상기 제2 타입 화소에 각각 배치되어 상기 제2 방향으로 연장된 데이터 라인들을 더 포함하고,
    상기 제1 전압 배선들은 상기 데이터 라인들 및 상기 제2 전압 배선 사이에 배치된 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 타입 화소 및 상기 제2 타입 화소는 각각 상기 데이터 라인들과 전기적으로 연결된 제2 트랜지스터를 더 포함하는 표시 장치.
  6. 제1 항에 있어서,
    상기 제2 전압 배선은 상기 제1 방향으로 연장되어 상기 제1 타입 화소 및 상기 제2 타입 화소에 걸쳐 배치된 제1 배선 및 상기 제2 방향으로 연장되어 상기 제1 배선과 교차하는 제2 배선을 포함하는 표시 장치.
  7. 제 6 항에 있어서,
    상기 제2 전극은 상기 제2 배선의 적어도 일부분이 상기 제1 타입 화소 및 상기 제2 타입 화소 각각의 상기 제1 전극을 향해 양측으로 돌출되어 형성된 영역을 포함하며,
    상기 제1 배선과 상기 제2 배선은 서로 다른 층에 배치되되 상기 제1 배선과 상기 제2 배선이 중첩된 부분에 형성된 컨택홀을 통해 연결된 표시 장치.
  8. 제6 항에 있어서,
    상기 제1 타입 화소 및 상기 제2 타입 화소는 각각 상기 제1 배선과 상기 제1 트랜지스터 사이 영역에 배치되는 제3 트랜지스터를 더 포함하는 표시 장치.
  9. 제6 항에 있어서,
    상기 제1 배선은 배선 줄기부 및 상기 배선 줄기부보다 상기 제2 방향으로 돌출된 배선 확장부를 포함하고,
    상기 배선 확장부는 상기 제3 트랜지스터와 두께 방향으로 중첩하는 표시 장치.
  10. 제8 항에 있어서,
    상기 제1 배선과 동일한 층에 배치되되 상기 제1 배선과 이격되고 상기 제3 트랜지스터와 두께 방향으로 중첩 배치되는 차폐 부재를 더 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 전극은 상기 차폐 부재와 전기적으로 연결된 표시 장치.
  12. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 상기 제2 방향으로 연장된 형상을 갖고,
    상기 제1 전극 및 상기 제2 전극의 상기 제2 방향으로의 길이는 상기 발광 소자의 상기 제2 방향으로의 길이보다 큰 표시 장치.
  13. 제13 항에 있어서,
    상기 제1 타입 화소의 상기 제1 전극 및 상기 제2 전극 상에 배치된 상기 발광 소자의 수는 상기 제2 타입 화소의 상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자의 수보다 큰 표시 장치.
  14. 제1 항에 있어서,
    상기 제1 전극 상에 배치된 제1 패드 전극 및 상기 제2 전극 상에 배치된 제2 패드 전극을 더 포함하고,
    상기 발광 소자는 상기 제1 패드 전극 및 상기 제2 패드 전극과 접촉하는 표시 장치.
  15. 제1 방향으로 이격되고, 상기 제1 방향과 다른 제2 방향으로 연장된 복수의 제1 전압 배선들;
    상기 제1 전압 배선들 사이에 배치되어 상기 제2 방향으로 연장된 제2 전압 배선;
    상기 제2 전압 배선 및 상기 제1 전압 배선 사이에 배치된 복수의 제1 전극들;
    상기 제1 전극과 이격되어 대향하고, 상기 제2 전압 배선의 적어도 일부분이 상기 제1 전극을 향해 돌출된 배선 확장부; 및
    적어도 일부분이 상기 제1 전극 및 상기 배선 확장부 상에 배치된 복수의 발광 소자들을 포함하고,
    상기 복수의 발광 소자들 사이의 간격은 상기 제1 전압 배선들 사이의 간격과 다른 표시 장치.
  16. 제15 항에 있어서,
    상기 제2 전압 배선은 상기 제1 방향으로 연장된 제1 배선 및 상기 제2 방향으로 연장되어 상기 제1 배선과 교차하는 제2 배선을 포함하고,
    상기 배선 확장부는 상기 제2 배선에 형성된 표시 장치.
  17. 제16 항에 있어서,
    상기 배선 확장부의 상기 제2 방향으로의 길이와 상기 제1 전극의 상기 제2 방향으로의 길이는 동일한 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 전극 상에 배치된 제1 패드 전극 및 상기 배선 확장부 상에 배치된 제2 패드 전극을 더 포함하고,
    상기 발광 소자는 상기 제1 패드 전극 및 상기 제2 패드 전극과 직접 접촉하는 표시 장치.
  19. 제16 항에 있어서,
    상기 제1 배선과 상기 제2 배선은 서로 다른 층에 배치되되 상기 제1 배선과 상기 제2 배선이 중첩된 부분에 형성된 컨택홀을 통해 연결된 표시 장치.
  20. 제16 항에 있어서,
    상기 제1 배선과 상기 제2 배선은 동일한 층에 배치된 도전층으로 형성된 표시 장치.
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