KR20230092055A - 표시 장치 - Google Patents

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light emitting
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김진율
김슬기
이민성
지선범
진태하
김동환
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Abstract

일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되며, 서로 이격된 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치되며, 상기 제1 전극 및 상기 제2 전극 상에 양 단부가 정렬된 발광 소자, 상기 제1 전극 상에 배치되며, 상기 발광 소자의 일 단부에 접촉하는 제1 연결 전극, 상기 제2 전극 상에 배치되며, 상기 발광 소자의 타 단부에 접촉하는 제2 연결 전극, 및 상기 제1 연결 전극 상에 배치되며, 상기 제1 연결 전극의 일부를 노출하는 리페어 홀을 포함하는 제2 절연층을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함할 수 있다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 발광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 발광 소자의 쇼트에 기인하는 불량을 리페어할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되며, 서로 이격된 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치되며, 상기 제1 전극 및 상기 제2 전극 상에 양 단부가 정렬된 발광 소자, 상기 제1 전극 상에 배치되며, 상기 발광 소자의 일 단부에 접촉하는 제1 연결 전극, 상기 제2 전극 상에 배치되며, 상기 발광 소자의 타 단부에 접촉하는 제2 연결 전극, 및 상기 제1 연결 전극 상에 배치되며, 상기 제1 연결 전극의 일부를 노출하는 리페어 홀을 포함하는 제2 절연층을 포함할 수 있다.
상기 리페어 홀의 적어도 일부는 상기 제1 연결 전극에 중첩할 수 있다.
상기 제1 절연층 상에 배치되며, 상기 발광 소자가 배치된 발광 영역 및 상기 발광 영역과 이격된 서브 영역을 구획하는 뱅크층을 더 포함할 수 있다.
상기 리페어 홀은 상기 발광 영역 및 상기 뱅크층과 중첩할 수 있다.
상기 리페어 홀은 상기 발광 영역과 비중첩하며 상기 뱅크층과 중첩할 수 있다.
상기 제2 절연층 상에 배치되며, 상기 리페어 홀을 통해 상기 제1 연결 전극과 접촉하는 도전 패드를 더 포함할 수 있다.
상기 도전 패드는 상기 리페어 홀과 중첩하며, 상기 리페어 홀을 완전히 덮을 수 있다.
상기 기판 상에 배치된 적어도 하나의 트랜지스터를 더 포함하며, 상기 제1 연결 전극은 상기 트랜지스터를 통해 전원 전압이 인가될 수 있다.
상기 발광 소자의 일부를 덮는 제3 절연층, 및 상기 제3 절연층 및 상기 제2 연결 전극을 덮는 제4 절연층을 더 포함하며, 상기 제2 절연층은 상기 제3 절연층 및 상기 제4 절연층을 덮을 수 있다.
상기 제1 연결 전극은 상기 제3 절연층과 상기 제4 절연층 사이에 배치되고, 상기 제2 연결 전극은 상기 제2 절연층과 상기 제3 절연층 사이에 배치될 수 있다.
또한, 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되어 제1 방향으로 연장되어 제2 방향으로 이격된 제1 전극과 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에서 상기 제1 전극 및 상기 제2 전극과 상기 제2 방향으로 이격된 제3 전극, 상기 제1 전극과 상기 제1 방향으로 이격된 제4 전극, 양 단부가 상기 제1 전극과 상기 제3 전극 상에 배치된 제1 발광 소자 및 양 단부가 상기 제2 전극과 상기 제4 전극 상에 배치된 제2 발광 소자를 포함하는 발광 소자들, 상기 제1 전극 상에 배치되어 상기 제1 발광 소자와 접촉하는 제1 연결 전극, 상기 제2 전극 상에 배치되어 상기 제2 발광 소자와 접촉하는 제2 연결 전극, 상기 제3 전극 상에 배치되어 상기 제1 발광 소자와 접촉하는 제3 연결 전극, 상기 제4 전극 상에 배치되어 상기 제2 발광 소자와 접촉하는 제4 연결 전극, 및 상기 제1 연결 전극 상에 배치되며, 상기 제1 연결 전극의 일부를 노출하는 제1 리페어 홀을 포함하는 제1 절연층을 포함할 수 있다.
상기 제1 리페어 홀의 적어도 일부는 상기 제1 연결 전극에 중첩할 수 있다.
상기 제1 절연층 상에 배치되며, 상기 제1 리페어 홀을 통해 상기 제1 연결 전극과 접촉하는 도전 패드를 더 포함할 수 있다.
상기 제1 절연층 상에 배치되며, 상기 도전 패드를 노출하는 제2 리페어 홀을 포함하는 제2 절연층을 더 포함하며, 상기 제1 리페어 홀과 상기 제2 리페어 홀은 서로 중첩할 수 있다.
상기 제1 연결 전극과 상기 제2 연결 전극은 상기 제3 연결 전극 및 상기 제4 연결 전극과 서로 다른 층에 배치되며, 상기 도전 패드는 상기 제3 연결 전극 및 상기 제4 연결 전극과 동일과 동일한 물질을 포함할 수 있다.
상기 제1 절연층과 상기 도전 패드 사이에 배치되며, 상기 제1 리페어 홀을 노출하는 제2 리페어 홀을 포함하는 제2 절연층을 더 포함하며, 상기 도전 패드는 상기 제1 리페어 홀 및 상기 제2 리페어 홀을 통해 상기 제1 연결 전극과 접촉할 수 있다.
상기 제1 연결 전극, 상기 제2 연결 전극, 상기 제3 연결 전극 및 상기 제4 연결 전극은 서로 동일한 층 상에 배치되며, 상기 제1 절연층은 상기 제1 연결 전극, 상기 제2 연결 전극, 상기 제3 연결 전극 및 상기 제4 연결 전극을 덮을 수 있다.
상기 기판 상에 배치된 적어도 하나의 트랜지스터를 더 포함하며, 상기 제1 연결 전극은 상기 트랜지스터를 통해 전원 전압이 인가될 수 있다.
상기 기판 상에 배치되며, 상기 발광 소자가 배치된 발광 영역 및 상기 발광 영역과 이격된 서브 영역을 구획하는 뱅크층을 더 포함하며, 상기 제1 리페어 홀은 상기 뱅크층과 중첩할 수 있다.
상기 제1 리페어 홀은 상기 발광 영역과 비중첩할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 발광 소자와 접촉하는 연결 전극을 노출시켜 금속 팁 또는 도전성 브러쉬를 이용한 리페어 공정을 용이할 수 있다.
또한, 발광 소자의 쇼트에 기인하는 비발광 불량을 리페어함으로써, 표시 장치의 암점, 휘도 저하 및 화질 불균일을 개선할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 복수의 배선들을 나타내는 개략적인 배치도이다.
도 3은 일 실시예에 따른 일 서브 화소의 등가 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 5는 도 4의 N1-N1'선을 따라 자른 단면도이다.
도 6은 도 4의 N2-N2'선을 따라 자른 단면도이다.
도 7은 일 실시예에 따른 발광 소자의 개략도이다.
도 8은 발광 소자의 쇼트 불량을 개략적으로 나타낸 모식도이다.
도 9는 발광 소자에 과전류를 인가하는 것을 개략적으로 나타낸 모식도이다.
도 10은 발광 소자의 쇼트 불량이 리페어된 것을 개략적으로 나타낸 모식도이다.
도 11은 다른 실시예에 따른 표시 장치의 일 서브 화소를 개략적으로 나타낸 단면도이다.
도 12는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 13은 도 12의 N3-N3'선을 따라 자른 단면도이다.
도 14는 도 12의 N4-N4'선을 따라 자른 단면도이다.
도 15는 도 12의 N5-N5'선을 따라 자른 단면도이다.
도 16은 또 다른 실시예에 따른 표시 장치의 일 서브 화소를 개략적으로 나타낸 단면도이다.
도 17은 또 다른 실시예에 따른 표시 장치의 일 서브 화소를 개략적으로 나타낸 평면도이다.
도 18은 도 17의 N6-N6'선을 따라 자른 일 예를 나타낸 단면도이다.
도 19는 도 17의 N6-N6'선을 따라 자른 다른 예를 나타낸 단면도이다.
도 20은 또 다른 실시예에 따른 표시 장치의 일 서브 화소의 일 예를 개략적으로 나타낸 단면도이다.
도 21은 또 다른 실시예에 따른 표시 장치의 일 서브 화소의 다른 예를 개략적으로 나타낸 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 복수의 배선들을 나타내는 개략적인 배치도이다.
도 2를 참조하면, 표시 장치(10)는 복수의 배선들을 포함할 수 있다. 복수의 배선은 복수의 스캔 라인(SL)들, 복수의 데이터 라인(DTL), 초기화 전압 배선(VIL), 및 복수의 전압 배선(VL; VL1, VL2)들을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 표시 장치(10)는 다른 배선들이 더 배치될 수 있다.
스캔 라인(SL)은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 스캔 라인(SL)은 스캔 구동부(미도시)에 연결된 스캔 배선 패드(WPD_SC)와 연결될 수 있다. 스캔 라인(SL)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
한편, 본 명세서에서 '연결'의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로서 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
복수의 데이터 라인(DTL)들은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 복수의 데이터 라인(DTL)들은 3개의 데이터 라인(DTL)이 하나의 쌍을 이루며 서로 이웃하여 인접하게 배치된다. 각 데이터 라인(DTL)들은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
초기화 전압 배선(VIL)도 제1 방향(DR1)으로 연장되어 배치될 수 있다. 초기화 전압 배선(VIL)은 데이터 라인(DTL)들과 스캔 라인(SL) 사이에 배치될 수 있다. 초기화 전압 배선(VIL)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
제1 전압 배선(VL1) 및 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분을 포함할 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2) 중, 제1 방향(DR1)으로 연장된 부분은 표시 영역(DPA)을 가로지르도록 배치되고, 제2 방향(DR2)으로 연장된 부분 중 일부의 배선들은 표시 영역(DPA)에 배치되고 다른 배선들은 표시 영역(DPA)의 제1 방향(DR1) 양 측에 위치한 비표시 영역(NDA)에 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 표시 영역(DPA) 전면에서 메쉬(Mesh) 구조를 가질 수 있다.
스캔 라인(SL), 데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 적어도 하나의 배선 패드(WPD)와 전기적으로 연결될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 배치될 수 있다. 각 배선 패드(WPD)들은 표시 영역(DPA)의 제1 방향(DR1) 타 측인 하측에 위치한 패드 영역(PDA)에 배치될 수 있으나, 패드 영역(PDA)의 위치는 표시 장치(10)의 크기 및 스펙에 따라 다양하게 변형될 수 있다. 스캔 라인(SL)은 패드 영역(PDA)에 배치된 스캔 배선 패드(WPD_SC)와 연결되고, 복수의 데이터 라인(DTL)들은 각각 서로 다른 데이터 배선 패드(WPD_DT)와 연결된다. 초기화 전압 배선(VIL)의 초기화 배선 패드(WPD_Vint)에 연결되며, 제1 전압 배선(VL1)은 제1 전압 배선 패드(WPD_VL1), 및 제2 전압 배선(VL2)은 제2 전압 배선 패드(WPD_VL2)와 연결된다. 배선 패드(WPD) 상에는 외부 장치가 실장될 수 있다. 외부 장치는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다. 도면에서는 각 배선 패드(WPD)들이 표시 영역(DPA)의 하측에 배치된 패드 영역(PDA)에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 복수의 배선 패드(WPD)들 중 일부는 표시 영역(DPA)의 상측, 또는 좌우측 어느 한 영역에 배치될 수도 있다.
표시 장치(10)의 각 화소(PX) 또는 서브 화소(PXn, n은 1 내지 3의 정수)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따르면, 표시 장치(10)의 각 서브 화소(PXn)는 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조일 수 있다. 이하에서는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소(PX) 구조가 적용될 수도 있다.
도 3은 일 실시예에 따른 일 서브 화소의 등가 회로도이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치(10)의 각 서브 화소(PXn)는 발광 다이오드(EL) 이외에, 3개의 트랜지스터(T1, T2, T3)와 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 다이오드(EL)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 다이오드(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 적어도 하나의 발광 소자를 포함한다. 상기 발광 소자는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 다이오드(EL)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 배선(VL1)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VL2)에 연결될 수 있다. 또한, 발광 다이오드(EL)의 타 단은 제2 트랜지스터(T2)의 소스 전극에 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VL1)으로부터 발광 다이오드(EL)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 다이오드(EL)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 소스 전극에 연결되고, 소스 전극은 발광 다이오드(EL)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VL1)에 연결될 수 있다.
제2 트랜지스터(T2)는 스캔 라인(SL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SL)에 연결되고, 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제3 트랜지스터(T3)는 스캔 라인(SL)의 스캔 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 다이오드(EL)의 일 단에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 스캔 라인(SL)에 연결되고, 드레인 전극은 초기화 전압 배선(VIL)에 연결되며, 소스 전극은 발광 다이오드(EL)의 일 단 또는 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다. 제2 트랜지스터(T2)와 제3 트랜지스터(T3)는 동일한 스캔 신호에 의해 동시에 턴-온될 수 있다.
일 실시예에서, 각 트랜지스터(T1, T2, T3)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다. 또한, 트랜지스터(T1, T2, T3)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 각 트랜지스터(T1, T2, T3)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
이하에서는 다른 도면을 더 참조하여 일 실시예에 따른 표시 장치(10)의 일 화소(PX)의 구조에 대하여 상세히 설명하기로 한다.
도 4는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 4를 참조하면, 표시 장치(10)의 화소(PX)들 각각은 복수의 서브 화소(SPXn, n은 1 내지 3)들을 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 발광하고, 제2 서브 화소(SPX2)는 제2 색의 광을 발광하며, 제3 서브 화소(SPX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)들은 동일한 색의 광을 발광할 수도 있다. 일 실시예에서, 각 서브 화소(SPXn)들은 청색의 광을 발광할 수 있다. 또한, 도면에서는 하나의 화소(PX)가 3개의 서브 화소(SPXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(SPXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(SPXn)들은 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역일 수 있다. 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 출사되지 않는 영역일 수 있다.
발광 영역은 발광 소자(ED)가 배치된 영역을 포함하여, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다. 이에 제한되지 않고, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(SPXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
도면에서는 각 서브 화소(SPXn)의 발광 영역(EMA)들이 서로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(SPXn)의 각 발광 영역(EMA)들은 해당 서브 화소에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
또한, 각 서브 화소(SPXn)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 서브 영역(SA)은 발광 영역(EMA)의 제1 방향(DR1) 일 측에 배치되어 제1 방향(DR1)으로 이웃하는 서브 화소(SPXn)들의 발광 영역(EMA)들 사이에 배치될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들과 서브 영역(SA)들은 각각 제2 방향(DR2)으로 반복 배열되되, 발광 영역(EMA)과 서브 영역(SA)은 제1 방향(DR1)으로 교대 배열될 수 있다. 다만, 이에 제한되지 않고, 복수의 화소(PX)들에서 발광 영역(EMA)들과 서브 영역(SA)들은 도 3과 다른 배열을 가질 수도 있다.
서브 영역(SA)들 및 발광 영역(EMA)들 사이에는 뱅크층(BNL)이 배치되고, 이들 사이의 간격은 뱅크층(BNL)의 폭에 따라 달라질 수 있다. 서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(SPXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 서로 다른 서브 화소(SPXn)에 배치되는 전극(RME)들은 서브 영역(SA)의 분리부(ROP) 서로 분리되어 배치될 수 있다.
뱅크층(BNL)은 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 또한, 뱅크층(BNL)은 서브 화소(SPXn)마다 배치된 발광 영역(EMA)을 둘러싸도록 배치되어 이들을 구분할 수 있다.
도 5는 도 4의 N1-N1'선을 따라 자른 단면도이다. 도 6은 도 4의 N2-N2'선을 따라 자른 단면도이다. 도 7은 일 실시예에 따른 발광 소자의 개략도이다. 도 8은 발광 소자의 쇼트 불량을 개략적으로 나타낸 모식도이다. 도 9는 발광 소자에 과전류를 인가하는 것을 개략적으로 나타낸 모식도이다. 도 10은 발광 소자의 쇼트 불량이 리페어된 것을 개략적으로 나타낸 모식도이다.
도 4 내지 도 6을 참조하면, 표시 장치(10)는 제1 기판(SUB), 및 제1 기판(SUB) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층과 표시 소자층을 구성할 수 있다.
구체적으로, 제1 기판(SUB)은 절연 기판일 수 있다. 제1 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다. 제1 기판(SUB)은 표시 영역(DPA)과 이를 둘러싸는 비표시 영역(NDA), 및 비표시 영역(NDA) 중 일부에 해당하는 패드 영역(PDA)을 포함할 수 있다.
제1 도전층은 제1 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(CAS)을 포함하고, 하부 금속층(CAS)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(CAS)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터의 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 다만, 하부 금속층(CAS)은 생략될 수 있다.
버퍼층(BL)은 하부 금속층(CAS) 및 제1 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 제1 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 액티브층(ACT1)을 포함할 수 있다. 액티브층(ACT1)은 후술하는 제2 도전층의 게이트 전극(G1)과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
도면에서는 표시 장치(10)의 서브 화소(SPXn)에 하나의 제1 트랜지스터(T1)가 배치된 것을 예시하고 있으나, 이에 제한되지 않고 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다.
제1 게이트 절연층(GI)은 반도체층 및 버퍼층(BL)상에 배치된다. 제1 게이트 절연층(GI)은 제1 트랜지스터(T1)의 게이트 절연막의 역할을 할 수 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 게이트 전극(G1)을 포함할 수 있다. 게이트 전극(G1)은 액티브층(ACT1)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 표시 영역(DPA)에 배치되는 제1 전압 배선(VL1)과 제2 전압 배선(VL2), 및 복수의 도전 패턴(CDP1, CDP2)들과, 패드 영역(PDA)에 배치되는 패드 전극(PE)의 패드 전극 기저층(PEL)을 포함할 수 있다.
제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VL1)은 일부분이 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 액티브층(ACT1)과 접촉할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다. 제2 전압 배선(VL2)은 후술하는 제2 전극(RME2)과 직접 연결될 수 있다.
제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 액티브층(ACT1)과 접촉할 수 있다. 또한, 제1 도전 패턴(CDP1)은 다른 컨택홀을 통해 하부 금속층(CAS)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다.
제2 도전 패턴(CDP2)은 후술하는 제1 전극(RME1)과 연결될 수 있다. 또한, 제2 도전 패턴(CDP2)은 제1 도전 패턴(CDP1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 도면에서는 제1 도전 패턴(CDP1)과 제2 도전 패턴(CDP2)이 서로 분리되어 배치된 것으로 예시되어 있으나, 몇몇 실시예에서, 제2 도전 패턴(CDP2)은 제1 도전 패턴(CDP1)과 일체화되어 하나의 패턴을 형성할 수도 있다. 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 전극(RME1)으로 전달할 수 있다.
한편, 도면에서는 제1 도전 패턴(CDP1)과 제2 도전 패턴(CDP2)이 동일한 층에 형성된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제2 도전 패턴(CDP2)은 제1 도전 패턴(CDP1)과 다른 도전층, 예컨대 제3 도전층과 몇몇 절연층을 사이에 두고 제3 도전층 상에 배치된 제4 도전층으로 형성될 수도 있다. 이 경우, 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)도 제3 도전층이 아닌 제4 도전층으로 형성될 수 있고, 제1 전압 배선(VL1)은 다른 도전 패턴을 통해 제1 트랜지스터(T1)의 드레인 전극(D1)과 전기적으로 연결될 수 있다.
패시베이션층(PV1)은 제3 도전층 상에 배치된다. 패시베이션층(PV1)은 제3 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제3 도전층을 보호할 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 패시베이션층(PV1)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 패시베이션층(PV1)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 패시베이션층(PV1)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다. 또한, 몇몇 실시예에서, 제1 층간 절연층(IL1)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.
제2 도전층, 및 제3 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
비아층(VIA)은 패시베이션층(PV1) 상에 배치된다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
비아층(VIA) 상에는 표시 소자층으로서, 뱅크 패턴(BP1, BP2)들, 복수의 전극(RME; RME1, RME2)들과 뱅크층(BNL), 복수의 발광 소자(ED)들과 복수의 연결 전극(CNE; CNE1, CNE2)들이 배치된다. 또한, 비아층(VIA) 상에는 복수의 절연층(PAS1, PAS2, PAS3, PAS4)들이 배치될 수 있다.
복수의 뱅크 패턴(BP1, BP2)들은 표시 영역(DPA)에서 비아층(VIA) 상에 직접 배치될 수 있다. 뱅크 패턴(BP1, BP2)들은 제1 방향(DR1)으로 연장된 형상을 갖고 서로 제2 방향(DR2)으로 이격될 수 있다. 예를 들어, 뱅크 패턴(BP1, BP2)은 각 서브 화소(SPXn)의 발광 영역(EMA) 내에서 서로 이격된 제1 뱅크 패턴(BP1) 및 제2 뱅크 패턴(BP2)을 포함할 수 있다. 제1 뱅크 패턴(BP1)은 발광 영역(EMA)을 중심부를 기준으로 제2 방향(DR2) 일 측인 좌측에 배치되고, 제2 뱅크 패턴(BP2)은 발광 영역(EMA)의 중심부를 기준으로 제2 방향(DR2) 타 측인 우측에 배치될 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에는 복수의 발광 소자(ED)들이 배치될 수 있다.
뱅크 패턴(BP1, BP2)들은 제1 방향(DR1)으로 연장된 길이가 뱅크층(BNL)에 의해 둘러싸인 발광 영역(EMA)의 제1 방향(DR1) 길이보다 작을 수 있다. 뱅크 패턴(BP1, BP2)들은 표시 영역(DPA) 전면에서 서브 화소(SPXn)의 발광 영역(EMA) 내에 배치되어 좁은 폭을 갖고 일 방향으로 연장된 섬형의 패턴을 형성할 수 있다. 도면에서는 각 서브 화소(SPXn)마다 2개의 뱅크 패턴(BP1, BP2)이 동일한 폭을 갖고 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 뱅크 패턴(BP1, BP2)들의 개수 및 형상은 전극(RME)들의 개수 또는 배치 구조에 따라 달라질 수 있다.
뱅크 패턴(BP1, BP2)은 비아층(VIA)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 뱅크 패턴(BP1, BP2)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 뱅크 패턴(BP1, BP2) 상에 배치되는 전극(RME)에서 반사되어 비아층(VIA)의 상부 방향으로 출사될 수 있다. 다만, 이에 제한되지 않고 뱅크 패턴(BP1, BP2)은 외면이 반원 또는 반타원의 형상을 가질 수도 있다. 뱅크 패턴(BP1, BP2)은 폴리이미드(PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(RME)들은 일 방향으로 연장된 형상으로 각 서브 화소(SPXn)마다 배치된다. 복수의 전극(RME)들은 제1 방향(DR1)으로 연장되어 서브 화소(SPXn)의 발광 영역(EMA)에 배치될 수 있으며, 이들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 복수의 전극(RME)들은 발광 소자(ED)와 전기적으로 연결될 수 있다. 각 전극(RME)들은 후술하는 연결 전극(CNE; CNE1, CNE2)을 통해 발광 소자(ED)와 연결될 수 있고, 하부의 도전층으로부터 인가되는 전기 신호를 발광 소자(ED)에 전달할 수 있다.
표시 장치(10)는 각 서브 화소(SPXn)에 배치된 제1 전극(RME1) 및 제2 전극(RME2)을 포함한다. 제1 전극(RME1)은 발광 영역(EMA)의 중심을 기준으로 좌측에 배치되고, 제2 전극(RME2)은 제1 전극(RME1)과 제2 방향(DR2)으로 이격되어 발광 영역(EMA)의 중심을 기준으로 우측에 배치된다. 제1 전극(RME1)은 제1 뱅크 패턴(BP1) 상에 배치되고, 제2 전극(RME2)은 제2 뱅크 패턴(BP2) 상에 배치될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 뱅크층(BNL)을 넘어 해당 서브 화소(SPXn) 및 서브 영역(SA)에 부분적으로 배치될 수 있다. 서로 다른 서브 화소(SPXn)의 제1 전극(RME1)과 제2 전극(RME2)은 어느 한 서브 화소(SPXn)의 서브 영역(SA) 내에 위치한 분리부(ROP)를 기준으로 서로 이격될 수 있다.
제1 전극(RME1)과 제2 전극(RME2)은 적어도 뱅크 패턴(BP1, BP2)의 경사진 측면 상에 배치될 수 있다. 일 실시예에서, 복수의 전극(RME)들의 제2 방향(DR2)으로 측정된 폭은 뱅크 패턴(BP1, BP2)의 제2 방향(DR2)으로 측정된 폭보다 작을 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 뱅크 패턴(BP1, BP2)의 일 측면은 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
또한, 제1 전극(RME1)과 제2 전극(RME2)이 제2 방향(DR2)으로 이격된 간격은 뱅크 패턴(BP1, BP2)들 사이의 간격보다 좁을 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 일부 영역이 비아층(VIA) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
상술한 바와 같이, 복수의 전극(RME)들은 뱅크 패턴(BP1, BP2)들 상에 배치되고, 뱅크 패턴(BP1, BP2)들 사이에 배치된 발광 소자(ED)들에서 방출된 광은 뱅크 패턴(BP1, BP2) 상에 배치된 전극(RME)에서 반사되어 상부 방향으로 출사될 수 있다. 각 전극(RME)들은 반사율이 높은 전도성 물질을 포함하여 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
복수의 전극(RME)들은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)들은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금, 또는 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)과 같은 금속층과 상기 합금이 적층된 구조를 가질 수도 있다. 몇몇 실시예에서, 전극(RME)들은 알루미늄(Al)을 포함하는 합금과 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)으로 이루어진 적어도 한 층 이상의 금속층이 적층된 이중층 또는 다중층으로 이루어질 수 있다.
이에 제한되지 않고, 각 전극(RME)들은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다. 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되면서, 발광 소자(ED)에서 방출된 광들 중 일부를 제1 기판(SUB)의 상부 방향으로 반사할 수 있다.
제1 전극(RME1)과 제2 전극(RME2)은 각각 뱅크층(BNL)과 중첩된 부분에 형성된 제1 전극 컨택홀(CTD) 및 제2 전극 컨택홀(CTS)을 통해 제3 도전층과 연결될 수 있다. 제1 전극(RME1)은 그 하부의 비아층(VIA)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제2 전극 패턴(CDP2)과 접촉할 수 있다. 제2 전극(RME2)은 그 하부의 비아층(VIA)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 제2 전극 패턴(CDP2) 및 제1 전극 패턴(CDP1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다.
제1 절연층(PAS1)은 표시 영역(DPA) 전면에 배치되며, 비아층(VIA) 및 복수의 전극(RME)들 상에 배치될 수 있다. 제1 절연층(PAS1)은 복수의 전극(RME)들을 보호함과 동시에 서로 다른 전극(RME)들을 상호 절연시킬 수 있다. 특히, 제1 절연층(PAS1)은 뱅크층(BNL)이 형성되기 전, 전극(RME)들을 덮도록 배치됨에 따라 전극(RME)들이 뱅크층(BNL)을 형성하는 공정에서 전극(RME)들이 손상되는 것을 방지할 수 있다. 또한, 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제2 방향(DR2)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다.
일 실시예에 따르면, 제1 절연층(PAS1)은 전극(RME)들을 덮도록 배치되되, 이들의 상면 일부를 노출하는 복수의 개구부들을 포함할 수 있다. 예를 들어, 제1 절연층(PAS1)은 각 전극(RME)들을 노출하는 컨택부(CT1, CT2)들을 포함할 수 있다. 제1 컨택부(CT1)는 서브 영역(SA)에서 제1 전극(RME1) 상에 배치되며, 제1 전극(RME1) 상면 일부를 노출할 수 있다. 제2 컨택부(CT2)는 서브 영역(SA)에서 제2 전극(RME2) 상에 배치되며, 제2 전극(RME2) 상면 일부를 노출할 수 있다. 즉, 제1 컨택부(CT1)와 제2 컨택부(CT2)는 발광 영역(EMA)을 기준으로 뱅크층(BNL)의 외측에 배치될 수 있다.
후술하는 연결 전극(CNE)들은 제1 컨택부(CT1) 및 제2 컨택부(CT2)를 통해 노출된 각 전극(RME)과 접촉할 수 있다. 또한, 제1 절연층(PAS1)은 서로 다른 서브 화소(SPXn)의 전극(RME)들이 이격된 분리부(ROP)에서 비아층(VIA) 상면을 노출시킬 수 있다.
뱅크층(BNL)은 제1 절연층(PAS1) 상에 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하며, 각 서브 화소(SPXn)들을 둘러쌀 수 있다. 또한, 뱅크층(BNL)은 각 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸며 이들을 구분할 수 있고, 표시 영역(DPA)의 최외곽을 둘러싸며 표시 영역(DPA)과 비표시 영역(NDA)을 구분할 수 있다. 뱅크층(BNL)은 표시 영역(DPA)에 전면적으로 배치되어 격자형 패턴을 형성하며, 표시 영역(DPA)에서 뱅크층(BNL)이 노출하는 영역은 발광 영역(EMA)과 서브 영역(SA)일 수 있다.
뱅크층(BNL)은 뱅크 패턴(BP1, BP2)과 유사하게 일정 높이를 가질 수 있다. 몇몇 실시예에서, 뱅크층(BNL)은 상면의 높이가 뱅크 패턴(BP1, BP2)보다 높을 수 있고, 그 두께는 뱅크 패턴(BP1, BP2)과 같거나 더 클 수 있다. 뱅크층(BNL)은 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPXn)로 넘치는 것을 방지할 수 있다. 뱅크층(BNL)은 뱅크 패턴(BP1, BP2)과 동일하게 폴리 이미드와 같은 유기 절연 물질을 포함할 수 있다.
복수의 발광 소자(ED)들은 제1 절연층(PAS1) 상에 배치될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 갖고, 연장된 일 방향이 제1 기판(SUB)과 평행하도록 배치될 수 있다. 후술할 바와 같이, 발광 소자(ED)는 상기 연장된 일 방향을 따라 배치된 복수의 반도체층들을 포함할 수 있고, 상기 복수의 반도체층들은 제1 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 반도체층들은 제1 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
복수의 발광 소자(ED)들은 뱅크 패턴(BP1, BP2)들 사이에서 제2 방향(DR2)으로 이격된 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)는 연장된 길이가 제2 방향(DR2)으로 이격된 전극(RME)들 사이의 간격보다 길 수 있다. 발광 소자(ED)들은 적어도 일 단부가 서로 다른 전극(RME)들 중 어느 하나 상에 배치되거나, 양 단부가 각각 서로 다른 전극(RME)들 상에 놓이도록 배치될 수 있다. 발광 소자(ED)들은 양 단부가 서로 다른 전극(RME1, RME2) 상에 놓이도록 배치되거나, 전극(RME1, RME2)의 구조에 따라 양 단부가 전극(RME1, RME2) 상에 놓이도록 배치될 수 있다. 각 전극(RME)들이 연장된 방향과 발광 소자(ED)가 연장된 방향은 수직을 이루거나 수직에 가깝게 배치될 수 있다. 발광 소자(ED)들은 각 전극(RME)들이 연장된 제1 방향(DR1)을 따라 서로 이격되어 배치되며 상호 평행하거나 평행에 가깝게 정렬될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)는 각 전극(RME)들이 연장된 방향에 비스듬히 배치될 수도 있다.
각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 상술한 반도체층이 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 동일한 재료의 반도체층을 포함하여 동일한 색의 광을 방출할 수 있다. 발광 소자(ED)들은 연결 전극(CNE: CNE1, CNE2)들과 접촉하여 전극(RME) 및 비아층(VIA) 하부의 도전층들과 전기적으로 연결될 수 있고, 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다.
제2 절연층(PAS2)은 복수의 발광 소자(ED)들, 제1 절연층(PAS1), 및 뱅크층(BNL) 상에 배치될 수 있다. 제2 절연층(PAS2)은 뱅크 패턴(BP1, BP2)들 사이에서 제1 방향(DR1)으로 연장되어 복수의 발광 소자(ED)들 상에 배치된 패턴부를 포함한다. 상기 패턴부는 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되며, 발광 소자(ED)의 양 측, 또는 양 단부는 덮지 않을 수 있다. 상기 패턴부는 평면도상 각 서브 화소(SPXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)의 상기 패턴부는 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)들을 고정시킬 수 있다. 또한, 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제2 절연층(PAS2) 사이의 공간을 채우도록 배치될 수도 있다. 또한, 제2 절연층(PAS2) 중 일부분은 뱅크층(BNL) 상부, 및 서브 영역(SA)들에 배치될 수 있다. 제2 절연층(PAS2) 중 서브 영역(SA)에 배치된 부분은 제1 컨택부(CT1)와 제2 컨택부(CT2), 및 분리부(ROP)에는 배치되지 않을 수 있다.
복수의 연결 전극(CNE; CNE1, CNE2)들은 복수의 전극(RME)들, 및 발광 소자(ED)들 상에 배치되고 이들과 각각 접촉할 수 있다. 연결 전극(CNE)은 발광 소자(ED)의 어느 한 단부, 및 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 컨택부(CT1, CT2)를 통해 전극(RME)들 중 적어도 어느 하나와 접촉할 수 있다.
제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 상에 배치될 수 있다. 제1 연결 전극(CNE1) 중 제1 뱅크 패턴(BP1) 상에 배치된 부분은 제1 전극(RME1)과 중첩하고, 이로부터 제1 방향(DR1)으로 연장될 수 있다. 제1 연결 전극(CNE1)은 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제1 연결 전극(CNE1)은 서브 영역(SA)에서 제1 전극(RME1)의 일 부분을 노출하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다. 제1 연결 전극(CNE1)은 발광 소자(ED)들 및 제1 전극(RME1)과 접촉하여 제1 트랜지스터(T1)로부터 인가된 전기 신호를 발광 소자(ED)에 전달할 수 있다.
제2 연결 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2) 상에 배치될 수 있다. 제2 연결 전극(CNE2) 중 제2 뱅크 패턴(BP2) 상에 배치된 부분은 제2 전극(RME2)과 중첩하고, 이로부터 제1 방향(DR1)으로 연장될 수 있다. 제2 연결 전극(CNE2)은 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 서브 영역(SA)에서 제2 전극(RME2)의 일 부분을 노출하는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다. 제2 연결 전극(CNE2)은 발광 소자(ED)들 및 제2 전극(RME2)과 접촉하여 제2 전압 배선(VL2)으로부터 인가된 전기 신호를 발광 소자(ED)에 전달할 수 있다.
제3 절연층(PAS3)은 제2 연결 전극(CNE2)과 제2 절연층(PAS2) 상에 배치된다. 제3 절연층(PAS3)은 제2 절연층(PAS2) 상에 전면적으로 배치되어 제2 연결 전극(CNE2)을 덮도록 배치되고, 제1 연결 전극(CNE1)은 제3 절연층(PAS3) 상에 배치될 수 있다. 제3 절연층(PAS3)은 제2 연결 전극(CNE2)이 배치된 영역을 제외하고 비아층(VIA) 상에 전면적으로 배치될 수 있다. 제3 절연층(PAS3)은 제1 연결 전극(CNE1)이 제2 연결 전극(CNE2)과 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다.
제3 절연층(PAS3)은 서브 영역(SA)에서 제1 컨택부(CT1)가 배치된 부분을 제외하고는 전면적으로 배치되며, 제2 컨택부(CT2) 및 분리부(ROP)를 덮을 수 있다. 제1 컨택부(CT1)에는 제1 연결 전극(CNE1)이 배치되므로, 제3 절연층(PAS3)은 제1 컨택부(CT1)를 노출할 수 있다. 제2 컨택부(CT2)에는 제2 연결 전극(CNE2)이 배치되므로, 제3 절연층(PAS3)은 제2 연결 전극(CNE2)과 함께 제2 컨택부(CT2)를 덮을 수 있다. 또한, 제3 절연층(PAS3)은 분리부(ROP)를 덮음으로써 전극(RME)들이 이격되어 노출된 비아층(VIA) 상면과 직접 접촉할 수 있다.
제4 절연층(PAS4)은 제3 절연층(PAS3) 상에 배치된다. 제4 절연층(PAS4)은 제3 절연층(PAS3) 상에 전면적으로 배치되어 제1 연결 전극(CNE1)을 덮도록 배치될 수 있다. 제4 절연층(PAS4)은 비아층(VIA) 상에 전면적으로 배치될 수 있다. 제4 절연층(PAS4)은 하부에 배치된 부재들을 외부 환경으로부터 보호할 수 있다.
제4 절연층(PAS4)은 서브 영역(SA)에서 전면적으로 배치되며, 제1 컨택부(CT1), 제2 컨택부(CT2) 및 분리부(ROP)를 덮을 수 있다. 제1 컨택부(CT1) 및 제2 컨택부(CT2)에는 각 연결 전극(CNE)이 배치되므로, 제4 절연층(PAS4)은 각 연결 전극(CNE)과 함께 제1 컨택부(CT1) 및 제2 컨택부(CT2)를 덮을 수 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2), 제3 절연층(PAS3) 및 제4 절연층(PAS4)은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다.
도 7을 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn 등일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx) 등을 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면 처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
상술한 발광 소자(ED)는 잉크젯 방식으로 제1 기판(SUB) 상에 분사되어 정렬될 수 있다. 발광 소자(ED)는 사파이어 또는 실리콘 기판 상에 성장되어 제조될 수 있으나, 그 중 일부는 불량으로 제조되어 표시 장치(10)에서 비발광 불량을 일으킬 수 있다.
도 8을 참조하면, 복수의 발광 소자(ED)는 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2) 사이에서 전류가 인가되어 각각이 발광할 수 있다. 그러나, 어느 하나의 발광 소자(ED)가 쇼트 불량인 경우, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2) 사이에서 전류 패스(current path)로 작용하게 된다. 이 경우, 제1 연결 전극(CNE1)에서 인가된 전류가 쇼트된 발광 소자(ED)를 통해 제2 연결 전극(CNE2)으로 흘러버리기 때문에 주변의 발광 소자(ED)가 발광하지 않는 비발광 불량이 발생할 수 있다. 비발광 불량은 표시 장치(10)의 암점, 휘도 저하 및 불균일 화질을 유발할 수 있다.
일 실시예에 따른 표시 장치(10)는 쇼트된 발광 소자(ED)에 과전류를 인가함으로써, 비발광 불량을 리페어할 수 있다.
다시 도 4와 5를 참조하면, 제4 절연층(PAS4)은 제1 연결 전극(CNE1)을 노출하는 리페어 홀(REH)을 포함할 수 있다. 리페어 홀(REH)은 복수의 서브 화소(SPXn) 각각에 배치될 수 있다. 리페어 홀(REH)은 각 서브 화소(SPXn)들의 발광 영역(EMA) 및 비발광 영역에 걸쳐 배치될 수 있다. 예를 들어, 리페어 홀(REH)은 일부가 뱅크층(BNL)과 중첩할 수 있고 다른 일부가 뱅크층(BNL)과 비중첩할 수 있다. 다만, 이에 제한되지 않으며 리페어 홀(REH)은 발광 영역(EMA)에 배치될 수 있으며 이 경우 리페어 홀(REH)은 뱅크층(BNL)과 비중첩할 수 있다. 또 다른 예시적인 실시예에서 리페어 홀(REH)은 비발광 영역에 배치될 수 있으며 이 경우 리페어 홀(REH)은 뱅크층(BNL)과 중첩할 수 있다.
일 실시예에서 리페어 홀(REH)은 제3 방향(DR3)에서 제1 연결 전극(CNE1)과 중첩할 수 있다. 리페어 홀(REH)은 제1 전압 배선(VL1)의 제1 전원 전압이 인가되는 제1 연결 전극(CNE1)을 노출할 수 있다. 또한, 리페어 홀(REH)은 제1 뱅크 패턴(BP1) 및 제2 뱅크 패턴(BP2)과 비중첩하여 배치될 수 있다. 다만 이에 제한되지 않으며, 리페어 홀(REH)은 적어도 일부가 제1 뱅크 패턴(BP1) 또는 제2 뱅크 패턴(BP2)과 중첩할 수도 있다. 다른 예시적인 실시예에서, 리페어 홀(REH)은 제1 전극(RME1) 및 제1 연결 전극(CNE1)과 중첩할 수도 있고, 제1 뱅크 패턴(BP1) 또는 제2 뱅크 패턴(BP2)과 중첩할 수도 있다. 리페어 홀(REH)의 배치는 리페어를 위해 제1 연결 전극(CNE1)과 중첩한다면, 특별히 한정되지 않는다.
리페어 홀(REH)이 구비된 표시 장치(10)에서 발광 소자(ED)의 쇼트에 기인하는 불량을 리페어하는 방법은 다음과 같다.
도 8 내지 도 10을 참조하면, 발광 소자(ED)의 쇼트에 기인하는 비발광 불량이 발생한 경우, 제4 절연층(PAS4)의 리페어 홀(REH)에 의해 노출된 제1 연결 전극(CNE1)에 과전류를 인가한다. 구체적으로, 금속 팁(metal tip) 또는 도전성 브러쉬(brush)를 제1 연결 전극(CNE1)에 접촉시킨 후 전류를 인가할 수 있다. 여기서 과전류는 발광 소자(ED)를 정상적으로 구동할 때 인가되는 전류보다 큰 전류라면 특별히 제한되지 않는다. 리페어 홀(REH)을 통해 과전류를 인가하는 방법은 금속 팁 또는 도전성 브러쉬에 의해 제1 연결 전극(CNE1)의 표면이 손상되는 것을 방지하고, 원하는 경로로만 과전류가 인가되어 안정적인 리페어가 가능할 수 있다. 쇼트 불량인 발광 소자(ED)에 과전류가 인가되면, 발광 소자(ED)가 과전류에 의해 전류가 흐르지 못하는 상태가 될 수 있다.
도 10에 도시된 바와 같이, 쇼트된 발광 소자(ED)에 과전류가 인가되면, 제1 연결 전극(CNE1)을 통해 인가되는 제1 전원 전압이 과전류가 인가된 발광 소자(ED)로 흐르지 않고 정상적인 발광 소자(ED)들로 인가될 수 있다. 따라서 쇼트된 발광 소자(ED)로 인해 비발광하던 서브 화소의 발광 소자(ED)들을 정상 발광시켜 불량을 리페어할 수 있다. 그러므로, 표시 장치(10)의 암점, 휘도 저하 및 화질 불균일을 개선할 수 있다.
도 11은 다른 실시예에 따른 표시 장치의 일 서브 화소를 개략적으로 나타낸 단면도이다.
도 11을 참조하면, 본 실시예에서는 리페어 홀(REH)을 덮는 도전 패드(RPP)를 더 포함한다는 점에서 상술한 도 4 내지 도 10의 실시예와 차이가 있다. 이하, 도 4 내지 도 10의 실시예와 동일한 구성에 대해 설명을 생략하고 차이점에 대해 설명하기로 한다.
제4 절연층(PAS4) 상에 도전 패드(RPP)가 배치될 수 있다. 도전 패드(RPP)는 각 서브 화소(SPXn)들의 발광 영역(EMA) 및 비발광 영역에 걸쳐 배치될 수 있다. 예를 들어, 도전 패드(RPP)는 일부가 뱅크층(BNL)과 중첩할 수 있고 다른 일부가 뱅크층(BNL)과 비중첩할 수 있다. 다만, 이에 제한되지 않으며 도전 패드(RPP)는 발광 영역(EMA)에 배치될 수 있으며, 이 경우 도전 패드(RPP)는 뱅크층(BNL)과 비중첩할 수 있다. 또 다른 예시적인 실시예에서 도전 패드(RPP)는 비발광 영역에 배치될 수 있으며 이 경우 리페어 홀(REH)은 뱅크층(BNL)과 중첩할 수 있다. 도전 패드(RPP)는 리페어 홀(REH)과 중첩할 수 있으며, 리페어 홀(REH)을 완전히 덮을 수 있다. 도전 패드(RPP)의 배치되는 리페어 홀(REH)의 배치를 추종할 수 있다.
도전 패드(RPP)는 제3 방향(DR3)에서 제1 전극(RME1) 및 제1 연결 전극(CNE1)과 중첩할 수 있다. 도전 패드(RPP)는 제1 전압 배선(VL1)의 제1 전원 전압이 인가되는 제1 연결 전극(CNE1)과 직접 접촉할 수 있다. 또한, 도전 패드(RPP)는 제1 뱅크 패턴(BP1) 및 제2 뱅크 패턴(BP2)과 비중첩하여 배치될 수 있다. 다만 이에 제한되지 않으며, 도전 패드(RPP)는 적어도 일부가 제1 뱅크 패턴(BP1) 또는 제2 뱅크 패턴(BP2)과 중첩할 수도 있다.
도전 패드(RPP)는 전도성 물질을 포함할 수 있다. 예를 들어, 도전 패드(RPP)는 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금, 또는 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)과 같은 금속층과 상기 합금이 적층된 구조를 가질 수도 있다. 몇몇 실시예에서, 도전 패드(RPP)는 알루미늄(Al)을 포함하는 합금과 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)으로 이루어진 적어도 한 층 이상의 금속층이 적층된 이중층 또는 다중층으로 이루어질 수 있다.
이에 제한되지 않고, 도전 패드(RPP)는 투명성 전도성 물질을 포함할 수 있다. 예를 들어, 도전 패드(RPP)는 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 도전 패드(RPP)는 투명성 전도성 물질과 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 도전 패드(RPP)는 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
본 실시예에서는 제4 절연층(PAS4) 상부로 돌출된 도전 패드(RPP)를 구비함으로써, 리페어 공정 시 금속 팁 또는 도전성 브러쉬와의 접촉을 용이하게 할 수 있다. 이에 따라, 리페어 공정을 용이하게 할 수 있는 이점이 있다.
도 12는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 13은 도 12의 N3-N3'선을 따라 자른 단면도이다. 도 14는 도 12의 N4-N4'선을 따라 자른 단면도이다. 도 15는 도 12의 N5-N5'선을 따라 자른 단면도이다. 도 13은 도 12의 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)의 양 단부를 가로지르는 단면을 도시하고 있고, 도 14는 도 12의 복수의 컨택부(CT1, CT2, CT3, CT4)들을 가로지르는 단면을 도시하고 있다.
도 12 내지 도 15를 참조하면, 일 실시예에 따른 표시 장치(10_1)는 더 많은 수의 전극(RME)들과 더 많은 수의 연결 전극(CNE)들을 포함할 수 있고, 각 서브 화소(SPXn)에 배치되는 발광 소자(ED)들의 개수가 증가할 수 있다. 본 실시예는 각 서브 화소(SPXn)의 전극(RME) 및 연결 전극(CNE)의 배치와 뱅크 패턴(BP1, BP2, BP3)이 상이한 점에서 도 4 내지 도 11의 실시예와 차이가 있다. 이하, 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
뱅크 패턴(BP1, BP2, BP3)은 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에 배치된 제3 뱅크 패턴(BP3)을 더 포함할 수 있다. 제1 뱅크 패턴(BP1)은 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제2 뱅크 패턴(BP2)은 발광 영역(EMA)의 중심에서 우측에 배치되며, 제3 뱅크 패턴(BP3)은 발광 영역(EMA)의 중심에 배치될 수 있다. 제3 뱅크 패턴(BP3)은 제1 뱅크 패턴(BP1) 및 제2 뱅크 패턴(BP2)보다 제2 방향(DR2)으로 측정된 폭이 더 클 수 있다. 각 뱅크 패턴(BP1, BP2, BP3)들 사이의 제2 방향(DR2)으로 이격된 간격은 각 전극(RME)들 사이의 간격보다 클 수 있다. 그에 따라, 각 전극(RME)들은 적어도 일부분이 뱅크 패턴(BP1, BP2, BP3)들과 비중첩하도록 배치될 수 있다.
각 서브 화소(SPXn)마다 배치되는 복수의 전극(RME)은 제1 전극(RME1) 및 제2 전극(RME2)에 더하여 제3 전극(RME3)과 제4 전극(RME4)을 더 포함할 수 있다.
제3 전극(RME3)은 제1 전극(RME1)과 제2 전극(RME2) 사이에 배치되고, 제4 전극(RME4)은 제2 전극(RME2)을 사이에 두고 제3 전극(RME3)과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 복수의 전극(RME)들은 서브 화소(SPXn)의 좌측으로부터 우측으로 갈수록 제1 전극(RME1), 제3 전극(RME3), 제2 전극(RME2) 및 제4 전극(RME4)이 순차적으로 배치될 수 있다.
각 전극(RME)들은 뱅크층(BNL)을 가로지르며 발광 영역(EMA)으로부터 서브 영역(SA)까지 연장되어 배치될 수 있다. 복수의 전극(RME)들 중, 제1 전극(RME1)과 제2 전극(RME2)은 전극 컨택홀(CTD, CTS)을 통해 하부의 제3 도전층과 연결될 수 있다. 다만, 제3 전극(RME3)과 제4 전극(RME4)은 하부의 제3 도전층과 직접 연결되지 않으며, 발광 소자(ED)들 및 연결 전극(CNE)들을 통해 제1 전극(RME1) 및 제2 전극(RME2)과 전기적으로 연결될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 전극 컨택홀(CTD, CTS)을 통해 제3 도전층과 직접 연결된 제1 타입 전극이고, 제3 전극(RME3)과 제4 전극(RME4)은 그렇지 않은 제2 타입 전극일 수 있다. 제2 타입 전극들은 연결 전극(CNE)과 함께 발광 소자(ED)들의 전기적 연결 경로를 제공할 수 있다.
복수의 발광 소자(ED)들은 뱅크 패턴(BP1, BP2, BP3)들 사이, 또는 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)들 중 일부는 제1 뱅크 패턴(BP1)과 제3 뱅크 패턴(BP3) 사이에 배치되고, 다른 일부는 제3 뱅크 패턴(BP3)과 제2 뱅크 패턴(BP2) 사이에 배치될 수 있다. 일 실시예에 따르면, 발광 소자(ED)는 제1 뱅크 패턴(BP1)과 제3 뱅크 패턴(BP3) 사이에 배치된 제1 발광 소자(ED1) 및 제3 발광 소자(ED3)와, 제3 뱅크 패턴(BP3)과 제2 뱅크 패턴(BP2) 사이에 배치된 제2 발광 소자(ED2) 및 제4 발광 소자(ED4)를 포함할 수 있다. 제1 발광 소자(ED1)와 제3 발광 소자(ED3)는 각각 제1 전극(RME1)과 제3 전극(RME3) 상에 배치되고, 제2 발광 소자(ED2)와 제4 발광 소자(ED4)는 각각 제2 전극(RME2) 및 제4 전극(RME4) 상에 배치될 수 있다. 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 해당 서브 화소(SPXn)의 발광 영역(EMA)에서 하측, 또는 서브 영역(SA)에 인접하여 배치되고, 제3 발광 소자(ED3)와 제4 발광 소자(ED4)는 해당 서브 화소(SPXn)의 발광 영역(EMA)에서 상측에 인접하여 배치될 수 있다. 다만, 각 발광 소자(ED)들은 발광 영역(EMA)에서 배치된 위치에 따라 구분되는 것이 아니며, 후술하는 연결 전극(CNE)과의 연결 관계에 따라 구분된 것일 수 있다. 각 발광 소자(ED)들은 연결 전극(CNE)들의 배치 구조에 따라 양 단부가 접촉하는 연결 전극(CNE)이 서로 다를 수 있고, 접촉하는 연결 전극(CNE)의 종류에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다.
제1 절연층(PAS1)의 배치는 도 4 내지 도 11의 실시예를 참조하여 상술한 바와 동일할 수 있다. 제1 절연층(PAS1)은 서브 화소(SPXn)에서 전면적으로 배치되고, 복수의 컨택부(CT1, CT2, CT3, CT4)들을 포함할 수 있다.
각 서브 화소(SPXn)마다 더 많은 수의 전극(RME)들이 배치됨에 따라, 복수의 컨택부(CT1, CT2, CT3, CT4)들의 수도 더 많아질 수 있다. 일 실시예에서, 서브 영역(SA)에는 제1 전극(RME1)의 일 부분 상에 배치된 제1 컨택부(CT1), 및 제2 전극(RME2)의 일 부분 상에 배치된 제2 컨택부(CT2)에 더하여, 제3 전극(RME3)의 일 부분 상에 배치된 제3 컨택부(CT3)와 제4 전극(RME4)의 일 부분 상에 배치된 제4 컨택부(CT4)가 더 배치될 수 있다. 각 컨택부(CT1, CT2, CT3, CT4)들은 제1 절연층(PAS1)을 관통하여 각 전극(RME1, RME2, RME3, RME4)의 상면 일부를 노출할 수 있다.
복수의 연결 전극(CNE)은 제1 전극(RME1) 상에 배치된 제1 연결 전극(CNE1) 및 제2 전극(RME2) 상에 배치된 제2 연결 전극(CNE2)에 더하여, 복수의 전극(RME)들에 걸쳐 배치된 제3 연결 전극(CNE3), 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)을 더 포함할 수 있다.
도 4 내지 도 11의 실시예와 달리, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제1 방향(DR1)으로 연장된 길이가 비교적 짧을 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 발광 영역(EMA)의 중심을 기준으로 하측에 배치될 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 발광 영역(EMA)과 해당 서브 화소(SPXn)의 서브 영역(SA)에 걸쳐 배치되고, 각각 서브 영역(SA)에 형성된 제1 컨택부(CT1) 및 제2 컨택부(CT2)를 통해 제1 전극(RME1) 및 제2 전극(RME2)과 접촉할 수 있다.
제3 연결 전극(CNE3)은 제3 전극(RME3) 상에 배치된 제1 연장부(CN_E1), 제1 전극(RME1) 상에 배치된 제2 연장부(CN_E2), 및 제1 연장부(CN_E1)와 제2 연장부(CN_E2)를 연결하는 제1 연결부(CN_B1)를 포함할 수 있다. 제1 연장부(CN_E1)는 제1 연결 전극(CNE1)과 제2 방향(DR2)으로 이격 대향하고, 제2 연장부(CN_E2)는 제1 연결 전극(CNE1)과 제1 방향(DR1)으로 이격될 수 있다. 제1 연장부(CN_E1)는 해당 서브 화소(SPXn)의 발광 영역(EMA) 중 하측에 배치되며, 제2 연장부(CN_E2)는 발광 영역(EMA)의 상측에 배치될 수 있다. 제1 연장부(CN_E1)는 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치되어 서브 영역(SA)에 형성된 제3 컨택부(CT3)를 통해 제3 전극(RME3)과 연결될 수 있다. 제1 연결부(CN_B1)는 발광 영역(EMA)의 중심부에서 제1 전극(RME1) 및 제3 전극(RME3)에 걸쳐 배치될 수 있다. 제3 연결 전극(CNE3)은 대체로 제1 방향(DR1)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
제4 연결 전극(CNE4)은 제4 전극(RME4) 상에 배치된 제3 연장부(CN_E3), 제2 전극(RME2) 상에 배치된 제4 연장부(CN_E4), 및 제3 연장부(CN_E3)와 제4 연장부(CN_E4)를 연결하는 제2 연결부(CN_B2)를 포함할 수 있다. 제3 연장부(CN_E3)는 제2 연결 전극(CNE2)과 제2 방향(DR2)으로 이격 대향하며, 제4 연장부(CN_E4)는 제2 연결 전극(CNE2)과 제1 방향(DR1)으로 이격될 수 있다. 제3 연장부(CN_E3)는 해당 서브 화소(SPXn)의 발광 영역(EMA) 중 하측에 배치되며, 제4 연장부(CN_E4)는 발광 영역(EMA)의 상측에 배치될 수 있다. 제3 연장부(CN_E3)는 발광 영역(EMA) 및 서브 영역(SA)에 배치되어 제4 컨택부(CT4)를 통해 제4 전극(RME4)과 연결될 수 있다. 제2 연결부(CN_B2)는 발광 영역(EMA)의 중심에 인접하여 제2 전극(RME2) 및 제4 전극(RME4)에 걸쳐 배치될 수 있다. 제4 연결 전극(CNE4)은 대체로 제1 방향(DR1)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
제5 연결 전극(CNE5)은 제3 전극(RME3) 상에 배치된 제5 연장부(CN_E5), 제4 전극(RME4) 상에 배치된 제6 연장부(CN_E6), 및 제5 연장부(CN_E5)와 제6 연장부(CN_E6)를 연결하는 제3 연결부(CN_B3)를 포함할 수 있다. 제5 연장부(CN_E5)는 제3 연결 전극(CNE3)의 제2 연장부(CN_E2)와 제2 방향(DR2)으로 이격 대향하고, 제6 연장부(CN_E6)는 제4 연결 전극(CNE4)의 제4 연장부(CN_E4)와 제2 방향(DR2)으로 이격 대향할 수 있다. 제5 연장부(CN_E5) 및 제6 연장부(CN_E6)는 각각 발광 영역(EMA)의 상측에 배치되고, 제3 연결부(CN_B3)는 제3 전극(RME3), 제2 전극(RME2) 및 제4 전극(RME4)에 걸쳐 배치될 수 있다. 제5 연결 전극(CNE5)은 평면도 상 제4 연결 전극(CNE4)의 제4 연장부(CN_E4)를 둘러싸는 형상으로 배치될 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제3 도전층과 직접 연결된 제1 전극(RME1) 및 제2 전극(RME2)과 접촉하는 제1 타입 연결 전극이고, 제3 연결 전극(CNE3), 및 제4 연결 전극(CNE4)은 제3 도전층과 직접 연결되지 않는 제3 전극(RME3) 및 제4 전극(RME4)과 접촉하는 제2 타입 연결 전극이며, 제5 연결 전극(CNE5)은 전극(RME)들과 접촉하지 않는 제3 타입 연결 전극일 수 있다.
상술한 바와 같이, 연결 전극(CNE)들의 배치 구조에 대응하여 복수의 발광 소자(ED)들은 양 단부가 접촉하는 연결 전극(CNE)에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다.
제1 발광 소자(ED1) 및 제2 발광 소자(ED2)는 제1 단부가 제1 타입 연결 전극과 접촉하고 제2 단부가 제2 타입 연결 전극과 접촉할 수 있다. 제1 발광 소자(ED1)는 제1 연결 전극(CNE1) 및 제3 연결 전극(CNE3)과 접촉하고, 제2 발광 소자(ED2)는 제2 연결 전극(CNE2) 및 제4 연결 전극(CNE4)과 접촉할 수 있다. 제3 발광 소자(ED3) 및 제4 발광 소자(ED4)는 제1 단부가 제2 타입 연결 전극과 접촉하고 제2 단부가 제3 타입 연결 전극과 접촉할 수 있다. 제3 발광 소자(ED3)는 제3 연결 전극(CNE3) 및 제5 연결 전극(CNE5)과 접촉하고, 제4 발광 소자(ED4)는 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)과 접촉할 수 있다.
복수의 발광 소자(ED)들은 복수의 연결 전극(CNE)들을 통해 서로 직렬로 연결될 수 있다. 본 실시예에 따른 표시 장치(10_1)는 각 서브 화소(SPXn)마다 더 많은 수의 발광 소자(ED)들을 포함하며 이들의 직렬 연결을 구성할 수 있어, 단위 면적 당 발광량이 더욱 증가할 수 있다.
제4 절연층(PAS4)은 제1 연결 전극(CNE1)을 노출하는 리페어 홀(REH)을 포함할 수 있다. 리페어 홀(REH)은 복수의 서브 화소(SPXn) 각각에 배치될 수 있다. 리페어 홀(REH)은 각 서브 화소(SPXn)들의 발광 영역(EMA) 및 비발광 영역에 걸쳐 배치될 수 있다. 예를 들어, 리페어 홀(REH)은 일부가 뱅크층(BNL)과 중첩할 수 있고 다른 일부가 뱅크층(BNL)과 비중첩할 수 있다. 다만, 이에 제한되지 않으며 리페어 홀(REH)은 발광 영역(EMA)에 배치될 수 있으며 이 경우 리페어 홀(REH)은 뱅크층(BNL)과 비중첩할 수 있다. 또 다른 예시적인 실시예에서 리페어 홀(REH)은 비발광 영역에 배치될 수 있으며 이 경우 리페어 홀(REH)은 뱅크층(BNL)과 중첩할 수 있다.
리페어 홀(REH)은 제3 방향(DR3)에서 제1 전극(RME1) 및 제1 연결 전극(CNE1)과 중첩할 수 있다. 리페어 홀(REH)은 제1 전압 배선(VL1)의 제1 전원 전압이 인가되는 제1 연결 전극(CNE1)을 노출할 수 있다. 또한, 리페어 홀(REH)은 제1 뱅크 패턴(BP1), 제2 뱅크 패턴(BP2) 및 제3 뱅크 패턴(BP3)과 비중첩하여 배치될 수 있다. 다만 이에 제한되지 않으며, 리페어 홀(REH)은 적어도 일부가 제1 뱅크 패턴(BP1), 제2 뱅크 패턴(BP2) 또는 제3 뱅크 패턴(BP3)과 중첩할 수도 있다.
리페어 홀(REH)이 구비된 표시 장치(10)는 발광 소자(ED)의 쇼트에 기인하는 비발광 불량이 발생한 경우, 제4 절연층(PAS4)의 리페어 홀(REH)에 의해 노출된 제1 연결 전극(CNE1)에 과전류를 인가하여 비발광 불량을 리페어할 수 있다. 리페어 홀(REH)을 통해 과전류를 인가하는 방법은 금속 팁 또는 도전성 브러쉬에 의해 제1 연결 전극(CNE1)의 표면이 손상되는 것을 방지하고, 원하는 경로로만 과전류가 인가되어 안정적인 리페어가 가능할 수 있다.
도 16은 또 다른 실시예에 따른 표시 장치의 일 서브 화소를 개략적으로 나타낸 단면도이다.
도 16을 참조하면, 본 실시예에서는 상술한 도 16의 제3 절연층(PAS3)이 생략되어 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)이 제1 절연층(PAS1) 상에 각각 배치된다는 점에서 차이가 있다. 이하, 도 15의 실시예와 동일한 구성에 대해 설명을 생략하고 차이점에 대해 설명하기로 한다.
각 전극(CNE)들은 제1 절연층(PAS1) 상에 배치될 수 있다. 구체적으로, 제1 연결 전극(CNE1)은 제1 절연층(PAS1) 상에 배치되어 제1 발광 소자(ED1)의 일 단부에 직접 접촉할 수 있다. 또한, 제2 연결 전극(CNE2)도 제1 절연층(PAS1) 상에 배치되어 제2 발광 소자(ED2)의 일 단부에 직접 접촉할 수 있다. 도시하지 않았지만, 제5 연결 전극(도 12의 'CNE5')도 제1 절연층(PAS1) 상에 배치될 수 있다.
제3 절연층(PAS3)은 각 전극(CNE)들 및 제2 절연층(PAS2) 상에 전면적으로 배치될 수 있다. 제3 절연층(PAS3)의 배치는 상술한 도 12 내지 도 15의 제4 절연층(PAS4)과 동일할 수 있다.
본 실시예에서는, 제1 연결 전극(CNE1)을 덮는 제3 절연층(PAS3)에 제1 연결 전극(CNE1)을 노출하는 리페어 홀(REH)을 형성하여, 발광 소자(ED)들의 쇼트에 기인하는 비발광 불량을 리페어할 수 있다.
도 17은 또 다른 실시예에 따른 표시 장치의 일 서브 화소를 개략적으로 나타낸 평면도이다. 도 18은 도 17의 N6-N6'선을 따라 자른 일 예를 나타낸 단면도이다. 도 19는 도 17의 N6-N6'선을 따라 자른 다른 예를 나타낸 단면도이다.
도 17은 표시 장치(10_2)의 일 서브 화소(PXn)에 배치된 전극(RME; RME1, RME2, RME3, RME4)들, 뱅크 패턴(BP1, BP2, BP3)들과 뱅크층(BNL), 복수의 발광 소자(ED)들 및 연결 전극(CNE; CNE1, CNE2, CNE3, CNE4, CNE5)의 평면 배치를 도시하고 있다.
도 17을 참조하면, 일 실시예에 따른 표시 장치(10_2)는 각 전극(RME1, RME2, RME3, RME4)들 중 일부의 구조가 다른 점에서 도 12의 실시예와 차이가 있다. 예를 들어, 복수의 전극(RME1, RME2, RME3, RME4)들 중 일부는 서로 연결될 수 있고, 다른 일부는 제1 방향(DR1)으로 연장된 부분과 이로부터 제2 방향(DR2)으로 절곡되는 부분을 더 포함할 수 있다. 이하에서는 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
도 17에 결부하여 도 18 및 도 19를 참조하면, 각 서브 화소(SPXn)마다 배치되는 복수의 전극(RME)은 제1 전극(RME1), 제2 전극(RME2), 제3 전극(RME3) 및 제4 전극(RME4)을 포함할 수 있다.
각 전극(RME; RME1, RME2, RME3, RME4)들은 대체로 제1 방향(DR1)으로 연장되어 서로 이격되어 배치될 수 있다. 제1 전극(RME1)은 각 서브 화소(SPXn)의 발광 영역(EMA)에서 제2 방향(DR2) 일 측인 좌측에 배치될 수 있다. 제2 전극(RME2)은 제1 전극(RME1)과 제2 방향(DR2)으로 이격되어 배치되고, 제3 전극(RME3)은 제1 전극(RME1)과 제2 전극(RME2) 사이에 배치되고, 제4 전극(RME4)은 제2 전극(RME2)을 사이에 두고 제3 전극(RME3)과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 각 전극(RME)들은 서로 제2 방향(DR2)으로 이격되어 대향할 수 있다. 복수의 전극(RME)들 중 제1 전극(RME1)과 제4 전극(RME4)은 서브 영역(SA)의 분리부(ROP)에서 제1 방향(DR1)으로 인접한 다른 서브 화소(SPXn)의 전극(RME)들과 이격될 수 있다.
일 실시예에 따르면, 제1 전극(RME1)은 제1 방향(DR1)으로 연장된 메인부와, 이로부터 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 절곡되는 돌출부를 포함할 수 있다. 제1 전극(RME1)의 메인부는 각 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)을 가로지르도록 배치되고, 일부분이 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 제1 전극(RME1)의 돌출부는 메인부의 서브 영역(SA)에 배치된 부분에 연결되고, 뱅크층(BNL)의 제1 방향(DR1)으로 연장된 부분과 중첩하도록 배치될 수 있다. 제1 전극(RME1)의 돌출부는 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴과 전기적으로 접촉할 수 있다.
제2 전극(RME2)과 제3 전극(RME3)은 일부분이 서로 통합될 수 있다. 예를 들어, 제2 전극(RME2) 및 제3 전극(RME3)은 서브 영역(SA)에 배치된 부분, 및 발광 영역(EMA)의 상측에 위치하여 뱅크층(BNL)과 중첩하는 부분에서 각각 서로 통합되어 연결될 수 있다. 제2 전극(RME2) 및 제3 전극(RME3)이 통합된 부분 중 뱅크층(BNL) 하부에 배치된 부분은 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선과 전기적으로 접촉할 수 있다. 제4 전극(RME4)은 제1 방향(DR1)으로 연장된 형상을 가지며, 다른 전극(RME)과 직접 연결되지 않을 수 있다.
제1 절연층(PAS1)은 상술한 실시예와 유사한 구조로 배치될 수 있다. 제1 절연층(PAS1)은 표시 영역(DPA)에 전면적으로 배치되며, 복수의 전극(RME)들 및 뱅크 패턴(BP1, BP2, BP3)들을 덮을 수 있다.
일 실시예에 따르면, 제1 절연층(PAS1)은 복수의 컨택부(CT1, CT2, CT3)들을 포함할 수 있다. 제1 절연층(PAS1)에 형성된 복수의 컨택부(CT1, CT2, CT3)들은 각각 서로 다른 전극(RME)과 배선에 중첩하도록 배치될 수 있다. 예를 들어, 복수의 컨택부(CT1, CT2, CT3)들은 각각 서브 영역(SA)에 배치되며, 제1 전극(RME1)과 중첩하도록 배치된 제1 컨택부(CT1), 제2 전압 배선과 중첩하도록 배치된 제2 컨택부(CT2), 및 제4 전극(RME4)과 중첩하도록 배치된 제3 컨택부(CT3)를 포함할 수 있다. 복수의 컨택부(CT1, CT2, CT3)들은 제1 절연층(PAS1)을 관통하여 그 하부의 전극(RME1, RME4) 및 제2 전압 배선들의 상면 일부를 노출할 수 있다. 각 컨택부(CT1, CT2, CT3)들은 제1 절연층(PAS1) 상에 배치되는 다른 절연층들 중 일부를 더 관통할 수 있다.
복수의 발광 소자(ED)들은 뱅크 패턴(BP1, BP2, BP3)들 사이, 또는 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)들 중 일부는 제1 뱅크 패턴(BP1)과 제3 뱅크 패턴(BP3) 사이에 배치되고, 다른 일부는 제3 뱅크 패턴(BP3)과 제2 뱅크 패턴(BP2) 사이에 배치될 수 있다. 일 실시예에 따르면, 발광 소자(ED)는 제1 뱅크 패턴(BP1)과 제3 뱅크 패턴(BP3) 사이에 배치된 제1 발광 소자(ED1) 및 제3 발광 소자(ED3)와, 제3 뱅크 패턴(BP3)과 제2 뱅크 패턴(BP2) 사이에 배치된 제2 발광 소자(ED2) 및 제4 발광 소자(ED4)를 포함할 수 있다. 서로 다른 발광 소자(ED1, ED2, ED3, ED4)들에 대한 설명은 도 12를 참조하여 상술한 바와 동일하다.
제2 절연층(PAS2)은 상술한 실시예와 유사한 구조로 배치될 수 있다. 제2 절연층(PAS2)은 복수의 발광 소자(ED)들, 제1 절연층(PAS1), 및 뱅크층(BNL) 상에 배치될 수 있다.
복수의 연결 전극(CNE)은 제1 전극(RME1) 상에 배치된 제1 연결 전극(CNE1)과 제3 연결 전극(CNE3), 제2 전극(RME2) 상에 배치된 제2 연결 전극(CNE2)과 제4 연결 전극(CNE4), 제3 전극(RME3) 상에 배치된 제5 연결 전극(CNE5), 제4 전극(RME4) 상에 배치된 제4 연결 전극(CNE4)과 제5 연결 전극(CNE5)을 포함할 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 발광 영역(EMA)과 해당 서브 화소(SPXn)의 서브 영역(SA)에 걸쳐 배치되고, 각각 서브 영역(SA)에 형성된 제1 컨택부(CT1)와 제3 컨택부(CT3)를 통해 각각 제1 전극(RME1) 및 제4 전극(RME4)과 직접 접촉할 수 있다. 또한, 제2 연결 전극(CNE2)은 서브 영역(SA)에 형성된 제2 컨택부(CT2)를 통해 제2 전압 배선과 전기적으로 연결될 수 있다. 제1 연결 전극(CNE1)은 서브 영역(SA)에서 제1 절연층(PAS1), 및 제2 절연층(PAS2)을 관통하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 직접 접촉할 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)의 메인부로부터 돌출된 돌출부와 접촉할 수 있다. 제2 연결 전극(CNE2)은 서브 영역(SA)에서 제1 절연층(PAS1), 및 제2 절연층(PAS2)을 관통하는 제3 컨택부(CT3)를 통해 제4 전극(RME4)과 접촉할 수 있다. 제2 연결 전극(CNE2)은 제4 전극(RME4) 및 제2 전압 배선과 전기적으로 연결될 수 있다. 상술한 바와 같이, 제2 전극(RME2) 및 제3 전극(RME3)은 서로 통합되어 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 전기적으로 연결되고, 제4 전극(RME4)은 제2 연결 전극(CNE2)을 통해 제2 전극(RME2), 제3 전극(RME3) 및 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다.
그 외 제3 연결 전극(CNE3), 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)은 상술한 도 12를 참조하여 설명된 바와 동일하다.
제1 연결 전극(CNE1), 제2 연결 전극(CNE2) 및 제5 연결 전극(CNE5)은 제1 절연층(PAS1) 및 제2 절연층(PAS2) 상에 배치된 제1 연결 전극층의 연결 전극들이고, 제3 연결 전극(CNE3) 및 제4 연결 전극(CNE4)은 제3 절연층(PAS3) 상에 배치된 제2 연결 전극층의 연결 전극들일 수 있다. 제3 절연층(PAS3)은 제1 연결 전극층과 제2 연결 전극층 사이에 배치될 수 있다.
제3 절연층(PAS3)은 상술한 실시예와 유사한 구조로 배치될 수 있다. 제3 절연층(PAS3)은 제2 연결 전극층이 배치된 영역을 제외하고 제2 절연층(PAS2) 상에 배치될 수 있다.
일 실시예에 따르면, 제3 절연층(PAS3)은 제1 리페어 홀(REH1)을 포함할 수 있다. 제3 절연층(PAS3)은 제1 연결 전극(CNE1)을 노출하는 제1 리페어 홀(REH1)을 포함할 수 있다. 제1 리페어 홀(REH1)은 복수의 서브 화소(SPXn) 각각에 배치될 수 있다. 제1 리페어 홀(REH1)은 각 서브 화소(SPXn)들의 발광 영역(EMA) 및 비발광 영역에 걸쳐 배치될 수 있다. 예를 들어, 제1 리페어 홀(REH1)은 일부가 뱅크층(BNL)과 중첩할 수 있고 다른 일부가 뱅크층(BNL)과 비중첩할 수 있다. 다른 예시적인 실시예에서 도 19에 도시된 바와 같이, 제1 리페어 홀(REH1)은 비발광 영역에 배치될 수 있으며 이 경우 제1 리페어 홀(REH1)은 뱅크층(BNL)과 중첩할 수 있다.
제1 리페어 홀(REH1)은 제3 방향(DR3)에서 제1 전극(RME1) 및 제1 연결 전극(CNE1)과 중첩할 수 있다. 제1 리페어 홀(REH1)은 제1 전원 전압이 인가되는 제1 연결 전극(CNE1)을 노출할 수 있다. 또한, 제1 리페어 홀(REH1)은 제1 뱅크 패턴(BP1)과 비중첩하여 배치될 수 있다. 다만 이에 제한되지 않으며, 제1 리페어 홀(REH1)은 적어도 일부가 제1 뱅크 패턴(BP1)과 중첩할 수도 있다.
제1 리페어 홀(REH1) 및 제3 절연층(PAS3) 상에 도전 패드(RPP)가 배치될 수 있다. 도전 패드(RPP)는 각 서브 화소(SPXn)들의 발광 영역(EMA) 및 비발광 영역에 걸쳐 배치될 수 있다. 예를 들어, 도전 패드(RPP)는 일부가 뱅크층(BNL)과 중첩할 수 있고 다른 일부가 뱅크층(BNL)과 비중첩할 수 있다. 다른 예시적인 실시예에서 도 19와 같이, 도전 패드(RPP)는 비발광 영역에 배치될 수 있으며 이 경우 도전 패드(RPP)는 뱅크층(BNL) 및 제1 리페어 홀(REH1)과 중첩할 수 있다.
도전 패드(RPP)는 제3 방향(DR3)에서 제1 전극(RME1) 및 제1 연결 전극(CNE1)과 중첩할 수 있다. 도전 패드(RPP)는 제1 전원 전압이 인가되는 제1 연결 전극(CNE1)과 직접 접촉할 수 있다. 또한, 도전 패드(RPP)는 제1 뱅크 패턴(BP1)과 비중첩하여 배치될 수 있다. 다만 이에 제한되지 않으며, 도전 패드(RPP)는 적어도 일부가 제1 뱅크 패턴(BP1)과 중첩할 수도 있다.
도전 패드(RPP)는 전도성 물질을 포함할 수 있다. 일 실시예에서 도전 패드(RPP)는 제3 연결 전극(CNE3) 및 제4 연결 전극(CNE4)과 동일한 물질을 포함할 수 있다. 도전 패드(RPP)는 제3 연결 전극(CNE3) 및 제4 연결 전극(CNE4)과 동시에 형성되어 공정을 간소화할 수 있다.
제4 절연층(PAS4)은 제3 절연층(PAS3), 제3 연결 전극(CNE3) 및 제4 연결 전극(CNE4) 상에 배치될 수 있다. 제4 절연층(PAS4)은 상술한 실시예와 유사한 구조로 배치될 수 있다. 제4 절연층(PAS4)은 도전 패드(RPP)가 배치된 영역을 제외하고 표시 영역 상에 전면적으로 배치될 수 있다.
일 실시예에 따르면, 제4 절연층(PAS4)은 제2 리페어 홀(REH2)을 포함할 수 있다. 제4 절연층(PAS4)은 도전 패드(RPP)를 노출하는 제2 리페어 홀(REH2)을 포함할 수 있다. 제2 리페어 홀(REH2)은 복수의 서브 화소(SPXn) 각각에 배치될 수 있다. 제2 리페어 홀(REH2)은 각 서브 화소(SPXn)들의 발광 영역(EMA) 및 비발광 영역에 걸쳐 배치될 수 있다. 예를 들어, 제2 리페어 홀(REH2)은 일부가 뱅크층(BNL)과 중첩할 수 있고 다른 일부가 뱅크층(BNL)과 비중첩할 수 있다. 다른 예시적인 실시예에서 도 19에 도시된 바와 같이, 제2 리페어 홀(REH2)은 발광 영역(EMA)과 비중첩하고 비발광 영역에 배치될 수 있다. 이 경우 제2 리페어 홀(REH2)은 뱅크층(BNL)과 중첩할 수 있다.
제2 리페어 홀(REH2)은 제3 방향(DR3)에서 제1 전극(RME1), 제1 연결 전극(CNE1), 제1 리페어 홀(REH1) 및 도전 패드(RPP)와 중첩할 수 있다. 제2 리페어 홀(REH2)은 제1 연결 전극(CNE1)과 연결된 도전 패드(RPP)를 노출할 수 있다.
본 실시예에서는 제4 절연층(PAS4)의 제2 리페어 홀(REH2)을 통해 상부로 노출된 도전 패드(RPP)를 구비함으로써, 리페어 공정 시 금속 팁 또는 도전성 브러쉬와의 접촉을 용이하게 할 수 있다. 이에 따라, 리페어 공정을 용이하게 할 수 있는 이점이 있다.
도 20은 또 다른 실시예에 따른 표시 장치의 일 서브 화소의 일 예를 개략적으로 나타낸 단면도이다. 도 21은 또 다른 실시예에 따른 표시 장치의 일 서브 화소의 다른 예를 개략적으로 나타낸 단면도이다.
도 20 및 도 21을 참조하면, 본 실시예에서는 도전 패드(RPP)가 제1 리페어 홀(REH1) 및 제2 리페어 홀(REH2)을 덮는다는 점에서 상술한 도 17 내지 도 19의 실시예와 차이가 있다. 이하, 도 17 내지 도 19의 실시예와 중복되는 설명을 생략하고 차이점에 대해 설명하기로 한다.
제4 절연층(PAS4) 상에 도전 패드(RPP)가 배치될 수 있다. 도전 패드(RPP)는 각 서브 화소(SPXn)들의 발광 영역(EMA) 및 비발광 영역에 걸쳐 배치될 수 있다. 예를 들어, 도전 패드(RPP)는 일부가 뱅크층(BNL)과 중첩할 수 있고 다른 일부가 뱅크층(BNL)과 비중첩할 수 있다. 다만, 이에 제한되지 않으며 도 21에 도시된 바와 같이 도전 패드(RPP)는 발광 영역(EMA)과 비중첩하고 비발광 영역에 배치될 수 있다. 이 경우 제1 리페어 홀(REH1) 및 제2 리페어 홀(REH2)은 뱅크층(BNL)과 중첩할 수 있다. 도전 패드(RPP)는 제1 리페어 홀(REH1) 및 제2 리페어 홀(REH2)과 중첩할 수 있다.
도전 패드(RPP)는 제3 방향(DR3)에서 제1 전극(RME1) 및 제1 연결 전극(CNE1)과 중첩할 수 있다. 도전 패드(RPP)는 제1 전원 전압이 인가되는 제1 연결 전극(CNE1)과 직접 접촉할 수 있다. 도전 패드(RPP)는 제1 리페어 홀(REH1) 및 제2 리페어 홀(REH2)에 의해 노출된 제1 연결 전극(CNE1)과 직접 접촉할 수 있다.
본 실시예에서는 제4 절연층(PAS4) 상부로 돌출된 도전 패드(RPP)를 구비함으로써, 리페어 공정 시 금속 팁 또는 도전성 브러쉬와의 접촉을 용이하게 할 수 있다. 이에 따라, 리페어 공정을 용이하게 할 수 있는 이점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 SUB: 기판
RME1, RME2: 제1 및 제2 전극 PAS1~4: 제1 내지 제4 절연층
ED: 발광 소자 CNE1, CNE2: 제1 및 제2 연결 전극
REH: 리페어 홀 RPP: 도전 패드

Claims (20)

  1. 기판;
    상기 기판 상에 배치되며, 서로 이격된 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치되며, 상기 제1 전극 및 상기 제2 전극 상에 양 단부가 정렬된 발광 소자;
    상기 제1 전극 상에 배치되며, 상기 발광 소자의 일 단부에 접촉하는 제1 연결 전극;
    상기 제2 전극 상에 배치되며, 상기 발광 소자의 타 단부에 접촉하는 제2 연결 전극; 및
    상기 제1 연결 전극 상에 배치되며, 상기 제1 연결 전극의 일부를 노출하는 리페어 홀을 포함하는 제2 절연층을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 리페어 홀의 적어도 일부는 상기 제1 연결 전극에 중첩하는 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 절연층 상에 배치되며, 상기 발광 소자가 배치된 발광 영역 및 상기 발광 영역과 이격된 서브 영역을 구획하는 뱅크층을 더 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 리페어 홀은 상기 발광 영역 및 상기 뱅크층과 중첩하는 표시 장치.
  5. 제3 항에 있어서,
    상기 리페어 홀은 상기 발광 영역과 비중첩하며 상기 뱅크층과 중첩하는 표시 장치.
  6. 제1 항에 있어서,
    상기 제2 절연층 상에 배치되며, 상기 리페어 홀을 통해 상기 제1 연결 전극과 접촉하는 도전 패드를 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 도전 패드는 상기 리페어 홀과 중첩하며, 상기 리페어 홀을 완전히 덮는 표시 장치.
  8. 제1 항에 있어서,
    상기 기판 상에 배치된 적어도 하나의 트랜지스터를 더 포함하며,
    상기 제1 연결 전극은 상기 트랜지스터를 통해 전원 전압이 인가되는 표시 장치.
  9. 제1 항에 있어서,
    상기 발광 소자의 일부를 덮는 제3 절연층; 및
    상기 제3 절연층 및 상기 제2 연결 전극을 덮는 제4 절연층을 더 포함하며,
    상기 제2 절연층은 상기 제3 절연층 및 상기 제4 절연층을 덮는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 연결 전극은 상기 제3 절연층과 상기 제4 절연층 사이에 배치되고, 상기 제2 연결 전극은 상기 제2 절연층과 상기 제3 절연층 사이에 배치되는 표시 장치.
  11. 기판;
    상기 기판 상에 배치되어 제1 방향으로 연장되어 제2 방향으로 이격된 제1 전극과 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에서 상기 제1 전극 및 상기 제2 전극과 상기 제2 방향으로 이격된 제3 전극;
    상기 제1 전극과 상기 제1 방향으로 이격된 제4 전극;
    양 단부가 상기 제1 전극과 상기 제3 전극 상에 배치된 제1 발광 소자 및 양 단부가 상기 제2 전극과 상기 제4 전극 상에 배치된 제2 발광 소자를 포함하는 발광 소자들;
    상기 제1 전극 상에 배치되어 상기 제1 발광 소자와 접촉하는 제1 연결 전극;
    상기 제2 전극 상에 배치되어 상기 제2 발광 소자와 접촉하는 제2 연결 전극;
    상기 제3 전극 상에 배치되어 상기 제1 발광 소자와 접촉하는 제3 연결 전극;
    상기 제4 전극 상에 배치되어 상기 제2 발광 소자와 접촉하는 제4 연결 전극; 및
    상기 제1 연결 전극 상에 배치되며, 상기 제1 연결 전극의 일부를 노출하는 제1 리페어 홀을 포함하는 제1 절연층을 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 리페어 홀의 적어도 일부는 상기 제1 연결 전극에 중첩하는 표시 장치.
  13. 제11 항에 있어서,
    상기 제1 절연층 상에 배치되며, 상기 제1 리페어 홀을 통해 상기 제1 연결 전극과 접촉하는 도전 패드를 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 절연층 상에 배치되며, 상기 도전 패드를 노출하는 제2 리페어 홀을 포함하는 제2 절연층을 더 포함하며,
    상기 제1 리페어 홀과 상기 제2 리페어 홀은 서로 중첩하는 표시 장치.
  15. 제13 항에 있어서,
    상기 제1 연결 전극과 상기 제2 연결 전극은 상기 제3 연결 전극 및 상기 제4 연결 전극과 서로 다른 층에 배치되며,
    상기 도전 패드는 상기 제3 연결 전극 및 상기 제4 연결 전극과 동일과 동일한 물질을 포함하는 표시 장치.
  16. 제13 항에 있어서,
    상기 제1 절연층과 상기 도전 패드 사이에 배치되며, 상기 제1 리페어 홀을 노출하는 제2 리페어 홀을 포함하는 제2 절연층을 더 포함하며,
    상기 도전 패드는 상기 제1 리페어 홀 및 상기 제2 리페어 홀을 통해 상기 제1 연결 전극과 접촉하는 표시 장치.
  17. 제11 항에 있어서,
    상기 제1 연결 전극, 상기 제2 연결 전극, 상기 제3 연결 전극 및 상기 제4 연결 전극은 서로 동일한 층 상에 배치되며,
    상기 제1 절연층은 상기 제1 연결 전극, 상기 제2 연결 전극, 상기 제3 연결 전극 및 상기 제4 연결 전극을 덮는 표시 장치.
  18. 제11 항에 있어서,
    상기 기판 상에 배치된 적어도 하나의 트랜지스터를 더 포함하며,
    상기 제1 연결 전극은 상기 트랜지스터를 통해 전원 전압이 인가되는 표시 장치.
  19. 제11 항에 있어서,
    상기 기판 상에 배치되며, 상기 발광 소자가 배치된 발광 영역 및 상기 발광 영역과 이격된 서브 영역을 구획하는 뱅크층을 더 포함하며,
    상기 제1 리페어 홀은 상기 뱅크층과 중첩하는 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 리페어 홀은 상기 발광 영역과 비중첩하는 표시 장치.
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