KR20230115364A - 표시 장치 - Google Patents

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Abstract

일 실시예에 따른 표시 장치는 복수의 서브 화소를 포함하는 기판, 상기 기판 상에 배치된 비아층, 상기 비아층 상에 배치되며, 상기 복수의 서브 화소 각각의 발광 영역을 구분하는 뱅크층들, 상기 뱅크층들 사이에 배치되며, 상기 발광 영역들 사이에서 뱅크 저장부 및 서브 영역을 구분하는 댐부, 상기 비아층의 상기 발광 영역 상에 배치되어 서로 이격된 제1 전극 및 제2 전극, 및 상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자를 포함하며, 상기 뱅크층은 상기 발광 영역과 상기 뱅크 저장부 사이에 배치되는 뱅크 유도부를 포함하고, 상기 뱅크 유도부의 단면 형상은 상기 뱅크 유도부 이외의 상기 뱅크층의 단면 형상과 다르다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 발광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 발광 소자를 포함하는 잉크의 넘침을 방지할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 복수의 서브 화소를 포함하는 기판, 상기 기판 상에 배치된 비아층, 상기 비아층 상에 배치되며, 상기 복수의 서브 화소 각각의 발광 영역을 구분하는 뱅크층들, 상기 뱅크층들 사이에 배치되며, 상기 발광 영역들 사이에서 뱅크 저장부 및 서브 영역을 구분하는 댐부, 상기 비아층의 상기 발광 영역 상에 배치되어 서로 이격된 제1 전극 및 제2 전극, 및 상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자를 포함하며, 상기 뱅크층은 상기 발광 영역과 상기 뱅크 저장부 사이에 배치되는 뱅크 유도부를 포함하고, 상기 뱅크 유도부의 단면 형상은 상기 뱅크 유도부 이외의 상기 뱅크층의 단면 형상과 다를 수 있다.
상기 발광 영역들은 제1 방향으로 서로 이격되어 배치되고, 상기 뱅크 저장부는 상기 발광 영역들로부터 상기 제1 방향과 교차하는 제2 방향으로 이격되어 배치되며, 상기 서브 영역은 상기 뱅크 저장부로부터 상기 제2 방향으로 이격되어 배치되고, 상기 뱅크 저장부는 상기 발광 영역 및 상기 서브 영역 사이에 배치될 수 있다.
상기 뱅크 유도부의 단면 형상은 상기 뱅크 유도부를 상기 제2 방향으로 절단한 단면 형상이며, 상기 뱅크층의 단면 형상은 상기 뱅크층을 상기 제2 방향으로 절단한 단면 형상일 수 있다.
상기 뱅크 유도부의 폭은 상기 뱅크 유도부 이외의 상기 뱅크층의 폭보다 작을 수 있다.
상기 뱅크 유도부의 높이는 상기 뱅크 유도부 이외의 상기 뱅크층의 높이와 동일할 수 있다.
상기 뱅크 유도부의 높이는 상기 뱅크 유도부 이외의 상기 뱅크층의 높이보다 작을 수 있다.
상기 뱅크 유도부의 폭은 상기 뱅크 유도부 이외의 상기 뱅크층의 폭과 동일할 수 있다.
상기 댐부는 상기 제1 방향으로 연장되고, 상기 댐부의 높이는 상기 뱅크층의 높이와 동일할 수 있다.
상기 댐부의 폭은 상기 뱅크층의 폭보다 작을 수 있다.
상기 댐부는 상기 뱅크 유도부와 인접한 제2 방향으로 연장되는 복수의 댐 연장부를 포함하며, 상기 댐 연장부는 상기 뱅크층과 연속적으로 연결될 수 있다.
상기 복수의 댐 연장부는 상기 뱅크 유도부를 포함하는 상기 뱅크층 및 상기 댐부와 함께 뱅크 저장부를 구분할 수 있다.
상기 뱅크 저장부는 상기 복수의 서브 화소의 각 발광 영역과 제2 방향으로 1대 1로 대응하여 배치될 수 있다.
상기 뱅크 유도부는 상기 발광 영역과 상기 뱅크 저장부 사이에 배치되며, 상기 발광 영역 및 상기 뱅크 저장부에 각각 접할 수 있다.
상기 댐부는 상기 뱅크층과 동일층 상에 배치되며, 상기 뱅크층과 동일한 물질을 포함할 수 있다.
또한, 일 실시예에 따른 표시 장치는 복수의 서브 화소를 포함하는 기판, 상기 기판 상에 배치된 비아층, 상기 비아층 상에 배치되며, 상기 복수의 서브 화소 각각의 발광 영역을 구분하는 뱅크층, 상기 비아층 상에서 상기 뱅크층에 의해 둘러싸이며, 뱅크 저장부 및 서브 영역을 구분하는 댐부, 상기 비아층의 상기 발광 영역 상에 배치되어 서로 이격된 제1 전극 및 제2 전극, 및 상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자를 포함하며, 상기 뱅크 저장부와 상기 서브 영역은 상기 뱅크층에 의해 둘러싸이며, 상기 댐부에 의해 양분되어 구분되고, 상기 뱅크층은 상기 발광 영역과 상기 뱅크 저장부 사이에 배치되는 뱅크 유도부를 포함하고, 상기 뱅크 유도부의 단면 형상은 상기 뱅크 유도부 이외의 상기 뱅크층의 단면 형상과 다를 수 있다.
상기 발광 영역들은 제1 방향으로 서로 이격되어 배치되고, 상기 뱅크 저장부는 상기 발광 영역들로부터 상기 제1 방향과 교차하는 제2 방향으로 이격되어 배치되며, 상기 서브 영역은 상기 뱅크 저장부로부터 상기 제2 방향으로 이격되어 배치되고, 상기 뱅크 저장부는 상기 발광 영역 및 상기 서브 영역 사이에 배치될 수 있다.
상기 서브 영역은 상기 제1 전극이 연장되어 배치되며, 상기 제1 전극이 단락되는 분리부를 포함할 수 있다.
상기 댐부는 상기 뱅크 유도부 및 상기 분리부 사이에 배치되며, 상기 분리부와 비중첩할 수 있다.
상기 뱅크층 및 상기 댐부는 연속적으로 연결되며, 서로 동일층 상에 배치되고 서로 동일한 물질을 포함할 수 있다.
상기 발광 소자의 일 단부에 접촉하는 제1 연결 전극 및 상기 발광 소자의 타 단부에 접촉하는 제2 연결 전극을 더 포함하며, 상기 제1 연결 전극 및 상기 제2 연결 전극은 상기 발광 영역과 중첩하며, 상기 뱅크 저장부와 비중첩할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 뱅크 유도부와 댐부를 형성함으로써, 발광 영역에서 넘치는 잉크를 뱅크 저장부로 흐르게 유도할 수 있다. 이에 따라, 잉크가 서브 영역의 분리부로 넘쳐 명점, 암점, 막뜯김 등이 발생하는 것을 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 서브 화소의 등가 회로도이다.
도 3은 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 4는 도 3의 제2 서브 화소를 나타내는 평면도이다.
도 5는 도 4의 Q1-Q1'선을 따라 자른 단면도이다.
도 6은 도 4의 Q2-Q2'선을 따라 자른 단면도이다.
도 7은 도 4의 Q3-Q3'선을 따라 자른 뱅크 유도부의 일례를 나타낸 단면도이다.
도 8 내지 도 10은 뱅크 유도부의 다른 예를 나타낸 단면도들이다.
도 11은 도 4의 Q4-Q4'선을 따라 자른 단면도이다.
도 12는 일 실시예에 따른 발광 소자를 나타낸 사시도이다.
도 13은 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 14는 도 13의 제1 서브 화소를 나타낸 평면도이다.
도 15는 도 14의 Q5-Q5'선을 따라 절단한 단면도이다.
도 16은 또 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 17은 도 16의 Q6-Q6'선을 따라 절단한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)를 설명하는 도면에서는 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)이 정의되어 있다. 제1 방향(DR1)과 제2 방향(DR2)은 하나의 평면 내에서 서로 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2)이 위치하는 평면에 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2) 각각에 대해 수직을 이룬다. 표시 장치(10)를 설명하는 실시예에서 제3 방향(DR3)은 표시 장치(10)의 두께 방향을 나타낸다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 평면상 제1 방향(DR1)이 제2 방향(DR2)보다 긴 장변을 포함하는 직사각형 형상을 가질 수 있다. 다른 예로, 표시 장치(10)는 평면상 제2 방향(DR2)이 제1 방향(DR1)보다 긴 장변을 포함하는 직사각형 형상을 가질 수도 있다. 그러나, 이에 제한되지 않으며, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제1 방향(DR1)이 제2 방향(DR2)보다 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 서브 화소의 등가 회로도이다.
도 2를 참조하면, 일 실시예에 따른 표시 장치(10)의 각 서브 화소(SPXn)는 발광 소자(ED) 이외에, 3개의 트랜지스터(T1, T2, T3)와 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 소자(ED)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 소자(ED)는 양 단에 연결된 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 소자(ED)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 배선(VL1)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VL2)에 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VL1)으로부터 발광 소자(ED)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 소자(ED)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 소스 전극에 연결되고, 제1 트랜지스터(T1)의 소스 전극은 발광 소자(ED)의 일 단에 연결될 수 있다. 제1 트랜지스터(T1)의 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VL1)에 연결될 수 있다.
제2 트랜지스터(T2)는 제1 스캔 라인(SL1)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 라인(SL1)에 연결되고, 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제3 트랜지스터(T3)는 제2 스캔 라인(SL2)의 스캔 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 소자(ED)의 일 단에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 제2 스캔 라인(SL2)에 연결되고, 드레인 전극은 초기화 전압 배선(VIL)에 연결되며, 소스 전극은 발광 소자(ED)의 일 단 또는 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다. 도면에서는 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)이 구별되어 도시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 하나의 배선으로 이루어질 수 있고, 이 경우 제2 트랜지스터(T2)와 제3 트랜지스터(T3)는 동일한 스캔 신호에 의해 동시에 턴-온될 수 있다.
일 실시예에서, 각 트랜지스터(T1, T2, T3)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다. 또한, 트랜지스터(T1, T2, T3)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 2에서는 각 트랜지스터(T1, T2, T3)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
이하에서는 다른 도면을 더 참조하여 일 실시예에 따른 표시 장치(10)의 일 화소(PX)의 구조에 대하여 상세히 설명하기로 한다.
도 3은 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3을 참조하면, 표시 장치(10)의 복수의 화소(PX)들을 각각은 복수의 서브 화소(SPXn, n은 1 내지 3)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 발광하고, 제2 서브 화소(SPX2)는 제2 색의 광을 발광하며, 제3 서브 화소(SPX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)들은 동일한 색의 광을 발광할 수도 있다. 다른 실시예에서, 각 서브 화소(SPXn)들은 청색의 광을 발광할 수 있다. 또한, 도 3에서는 하나의 화소(PX)가 3개의 서브 화소(SPXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(SPXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(SPXn)들은 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)들이 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)들이 배치되지 않고, 발광 소자(ED)들에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역(EMA)은 발광 소자(ED)들이 배치된 영역을 포함하여, 발광 소자(ED)들과 인접한 영역으로 발광 소자(ED)들에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역(EMA)은 발광 소자(ED)들에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(SPXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역(EMA)을 형성할 수 있다.
도면에서는 각 서브 화소(SPXn)의 발광 영역(EMA)들이 각각 실질적으로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(SPXn)의 각 발광 영역(EMA)들은 해당 서브 화소에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
또한, 각 서브 화소(SPXn)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 서브 영역(SA)은 발광 영역(EMA)의 제2 방향(DR2)에 배치되어 제2 방향(DR2)으로 이웃하는 서브 화소(SPXn)의 발광 영역(EMA)들 사이에 배치될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들은 제1 방향(DR1)으로 서로 이격하여 배치되고, 복수의 발광 영역(EMA)들과 서브 영역(SA)은 각각 제2 방향(DR2)으로 반복 배열되되, 발광 영역(EMA)과 서브 영역(SA)은 교번하여 배열될 수 있다. 다만, 이에 제한되지 않고, 복수의 화소(PX)들에서 발광 영역(EMA)들과 서브 영역(SA)은 도 3과 다른 배열을 가질 수도 있다. 도 3에 도시된 하나의 화소(PX)는 발광 영역(EMA) 및 발광 영역(EMA)의 제2 방향(DR2) 상측에 배치된 서브 영역(SA)이 하나의 서브 화소(SPXn)에 포함되고, 발광 영역(EMA)의 제2 방향(DR2)의 반대 방향에 배치된 부분은 다른 서브 화소(SPXn)의 서브 영역(SA)일 수 있다. 본 실시예에서 서브 영역(SA)은 각 서브 화소(SPXn)에 연속적으로 배치될 수 있으며, 각 화소(PXn)에 연속적으로 배치될 수 있다.
서브 영역(SA) 및 발광 영역(EMA)들 사이에는 뱅크층(BNL)이 배치되고, 이들 사이의 간격은 뱅크층(BNL)의 폭에 따라 달라질 수 있다. 서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(SPXn)에 배치된 전극(RME1, RME2, RME3)들의 일부가 배치될 수 있다. 서로 다른 서브 화소(SPXn)에 배치되는 전극(RME)들 중 일부는 서브 영역(SA)의 분리부(ROP)에서 서로 분리되어 배치될 수 있다.
뱅크층(BNL)은 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 사다리형 패턴으로 배치될 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 또한, 뱅크층(BNL)은 서브 화소(SPXn)마다 배치된 발광 영역(EMA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 뱅크층(BNL)은 발광 영역(EMA) 및 서브 영역(SA)을 구분할 수 있다.
표시 장치(10)는 복수의 전극(RME: RME1, RME2, RME3)들, 뱅크 패턴(BP1, BP2)들, 발광 소자(ED: ED1, ED2)들, 및 연결 전극(CNE: CNE1, CNE2, CNE3)들을 포함할 수 있다. 이들의 구성에 대해서는 후술하기로 한다.
표시 장치(10)의 각 화소(PX) 또는 서브 화소(SPXn)는 화소 구동 회로를 포함할 수 있다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따르면, 표시 장치(10)의 각 서브 화소(SPXn)는 상술한 도 2와 같이, 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조일 수 있다. 다만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소(PX) 구조가 적용될 수도 있다.
도 4는 도 3의 제2 서브 화소를 나타내는 평면도이다. 도 5는 도 4의 Q1-Q1'선을 따라 자른 단면도이다. 도 6은 도 4의 Q2-Q2'선을 따라 자른 단면도이다. 도 7은 도 4의 Q3-Q3'선을 따라 자른 뱅크 유도부의 일례를 나타낸 단면도이다. 도 8 내지 도 10은 뱅크 유도부의 다른 예를 나타낸 단면도들이다. 도 11은 도 4의 Q4-Q4'선을 따라 자른 단면도이다.
도 3과 결부하여, 도 4 내지 도 11을 참조하면, 표시 장치(10)는 기판(SUB), 및 기판(SUB) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층과 표시 소자층을 구성할 수 있다.
구체적으로, 기판(SUB)은 절연 기판일 수 있다. 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
제1 도전층은 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(CAS)을 포함하고, 하부 금속층(CAS)은 제1 트랜지스터(T1)의 액티브층(ACT)과 중첩하도록 배치될 수 있다. 하부 금속층(CAS)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터의 액티브층(ACT)에 광이 입사되는 것을 방지할 수 있다. 다만, 하부 금속층(CAS)은 생략될 수 있다.
버퍼층(BL)은 하부 금속층(CAS) 및 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 트랜지스터들을 보호하기 위해 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치될 수 있다. 반도체층은 제1 트랜지스터(T1)의 액티브층(ACT)을 포함할 수 있다. 액티브층(ACT)은 후술하는 제2 도전층의 게이트 전극(G1)과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
도면에서는 표시 장치(10)의 서브 화소(SPXn)에 하나의 제1 트랜지스터(T1)가 배치된 것을 예시하고 있으나, 이에 제한되지 않고 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다.
게이트 절연층(GI)은 액티브층(ACT) 상에 배치될 수 있다. 게이트 절연층(GI)은 제1 트랜지스터(T1)의 게이트 절연막의 역할을 할 수 있다.
제2 도전층은 게이트 절연층(GI) 상에 배치될 수 있다. 제2 도전층은 제1 트랜지스터(T1)의 게이트 전극(G1)을 포함할 수 있다. 게이트 전극(G1)은 액티브층(ACT)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다.
층간 절연층(IL)은 제2 도전층 상에 배치될 수 있다. 층간 절연층(IL)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 층간 절연층(IL) 상에 배치될 수 있다. 제3 도전층은 제1 전압 배선(VL1)과 제2 전압 배선(VL2), 및 도전 패턴(CDP1)을 포함할 수 있다.
제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VL1)은 일부분이 층간 절연층(IL)과 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 액티브층(ACT)과 접촉할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다. 제2 전압 배선(VL2)은 후술하는 제2 전극(RME2)과 직접 연결될 수 있다. 또한, 제1 전압 배선(VL1)은 후술하는 제1 연결 전극(CNE1)과 전기적으로 연결될 수 있고, 제2 전압 배선(VL2)은 후술하는 제2 연결 전극(CNE2)과 전기적으로 연결될 수 있다.
제1 도전 패턴(CDP1)은 층간 절연층(IL)과 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 액티브층(ACT)과 접촉할 수 있다. 또한, 제1 도전 패턴(CDP1)은 다른 컨택홀을 통해 하부 금속층(CAS)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 트랜지스터(T1)의 소스 전극(S1)의 역할을 할 수 있다.
보호층(PV)은 제3 도전층 및 층간 절연층(IL) 상에 배치될 수 있다. 보호층(PV)은 제3 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제3 도전층을 보호할 수 있다.
상술한 버퍼층(BL), 게이트 절연층(GI), 층간 절연층(IL), 및 보호층(PV)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 게이트 절연층(GI), 층간 절연층(IL), 및 보호층(PV)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 게이트 절연층(GI), 층간 절연층(IL), 및 보호층(PV)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다. 또한, 몇몇 실시예에서, 층간 절연층(IL)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.
제2 도전층, 및 제3 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
비아층(VIA)은 보호층(PV) 상에 배치될 수 있다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
비아층(VIA) 상에는 표시 소자층으로서, 복수의 전극(RME: RME1, RME2, RME3)들과 복수의 뱅크 패턴(BP1, BP2)들, 복수의 발광 소자(ED: ED1, ED2)들과 복수의 연결 전극(CNE: CNE1, CNE2, CNE3)들이 배치될 수 있다. 또한, 비아층(VIA) 상에는 복수의 절연층(PAS1, PAS2, PAS3)들이 배치될 수 있다.
복수의 뱅크 패턴(BP1, BP2)들은 비아층(VIA) 상에 직접 배치될 수 있다. 복수의 뱅크 패턴(BP1, BP2)들은 제1 뱅크 패턴(BP1)들 및 제2 뱅크 패턴(BP2)을 포함할 수 있다. 제1 뱅크 패턴(BP1)들은 서브 화소(SPXn)의 발광 영역(EMA) 및 비발광 영역에 걸쳐 배치될 수 있다. 제1 뱅크 패턴(BP1)들은 제1 방향(DR1)으로 인접한 서브 화소(SPXn)들에 걸쳐 배치될 수 있다. 제1 뱅크 패턴(BP1)들은 제2 방향(DR2)으로 연장된 형상을 갖고 제1 방향(DR1)으로 서로 이격될 수 있다. 제1 뱅크 패턴(BP1)들은 서로 동일한 폭을 가질 수 있으나, 이에 제한되지 않고 서로 다른 폭을 가질 수도 있다. 제1 뱅크 패턴(BP1)들은 제2 방향(DR2)으로 연장된 길이가 뱅크층(BNL)에 의해 둘러싸인 발광 영역(EMA)의 제2 방향(DR2) 길이보다 작을 수 있다.
제2 뱅크 패턴(BP2)은 서브 화소(SPXn)의 발광 영역(EMA) 내에 배치되고, 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제2 뱅크 패턴(BP2)은 제1 뱅크 패턴(BP1)들 사이에 배치되어 제1 뱅크 패턴(BP1)들과 서로 이격될 수 있다. 제2 뱅크 패턴(BP2)은 표시 영역(DPA) 전면에서 각 서브 화소(SPXn)의 발광 영역(EMA) 내에서 좁은 폭을 갖고 제2 방향(DR2)으로 연장된 섬형의 패턴을 형성할 수 있다.
제2 뱅크 패턴(BP2)은 발광 영역(EMA)의 중심부에서 배치되고, 제1 뱅크 패턴(BP1)들은 제2 뱅크 패턴(BP2)을 사이에 두고 이와 이격되어 배치된다. 제1 뱅크 패턴(BP1)들과 제2 뱅크 패턴(BP2)은 제1 방향(DR1)을 따라 서로 교대로 배치될 수 있다. 제1 뱅크 패턴(BP1)들과 제2 뱅크 패턴(BP2)이 이격된 사이에는 발광 소자(ED)들이 배치될 수 있다.
제1 뱅크 패턴(BP1)들과 제2 뱅크 패턴(BP2)은 제2 방향(DR2)의 길이가 서로 동일하되, 제1 방향(DR1)으로 측정된 폭은 서로 다를 수 있다. 뱅크층(BNL) 중 제2 방향(DR2)으로 연장된 부분은 제1 뱅크 패턴(BP1)들과 두께 방향(예컨데, 제3 방향(DR3))으로 중첩할 수 있다. 뱅크 패턴(BP1, BP2)들은 표시 영역(DPA) 전면에서 섬형의 패턴으로 배치될 수 있다. 서로 이격된 뱅크 패턴(BP1, BP2)들은 사이에는 복수의 발광 소자(ED)들이 배치될 수 있다.
뱅크 패턴(BP1, BP2)들은 비아층(VIA)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 뱅크 패턴(BP1, BP2)들의 돌출된 부분은 경사지거나 곡률진 측면을 가질 수 있다. 도면에 예시된 바와 달리, 뱅크 패턴(BP1, BP2)들의 각 구성들은 단면도 상 외면이 반원 또는 반타원의 형상을 가질 수도 있다. 뱅크 패턴(BP1, BP2)들은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(RME)들은 일 방향으로 연장된 형상으로 각 서브 화소(SPXn)마다 배치될 수 있다. 복수의 전극(RME)들은 제2 방향(DR2)으로 연장되어 서브 화소(SPXn)의 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치될 수 있으며, 이들은 서로 제1 방향(DR1)으로 이격되어 배치될 수 있다. 또한, 복수의 전극(RME)들은 후술하는 뱅크 저장부(IRP)에도 배치될 수 있다.
표시 장치(10)는 각 서브 화소(SPXn)에 배치된 제1 전극(RME1), 제2 전극(RME2) 및 제3 전극(RME3)을 포함한다. 예를 들어, 제1 전극(RME1)은 발광 영역(EMA)의 중심을 기준으로 중심에 배치되고, 제2 전극(RME2)은 제1 전극(RME1)과 제1 방향(DR1)으로 이격되어 발광 영역(EMA)의 중심을 기준으로 좌측에 배치되며, 제3 전극(RME3)은 제1 전극(RME1)과 제1 방향(DR1)으로 이격되어 발광 영역(EMA)의 중심을 기준으로 우측에 배치될 수 있다.
제1 전극(RME1)은 발광 영역(EMA)의 중심에 배치된 제2 뱅크 패턴(BP2) 상에 배치되고, 제2 전극(RME2)은 일부분이 발광 영역(EMA)의 좌측에 배치된 제1 뱅크 패턴(BP1) 상에 배치되며, 제3 전극(RME3)은 일부분이 발광 영역(EMA)의 우측에 배치된 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 복수의 전극(RME)들은 적어도 각 뱅크 패턴(BP1, BP2)들의 경사진 측면 상에 배치될 수 있다. 일 실시예에서, 제1 전극(RME1)은 제2 뱅크 패턴(BP2)보다 제1 방향(DR1)의 폭이 클 수 있고, 제2 전극(RME2)과 제3 전극(RME3)은 제1 뱅크 패턴(BP1)보다 제1 방향(DR2)의 폭이 작을 수 있다. 각 전극(RME)들은 적어도 일부 영역이 비아층(VIA) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
일 실시예에서, 제1 전극(RME1)은 각 서브 화소(SPXn)에 하나씩 배치되고, 제2 전극(RME2)과 제3 전극(RME3)은 각각 제1 방향(DR1)으로 인접한 다른 서브 화소(SPXn)에 걸쳐 배치될 수 있다. 제2 전극(RME2)은 제1 연장부(RM_S11), 제1 연장부(RM_S11)로부터 양 갈래로 분기되는 제1-1 분기부(RM_E11) 및 제1-2 분기부(RM_E12)를 포함할 수 있다. 제1 연장부(RM_S11)로부터 분기된 제1-1 분기부(RM_E11)는 제1 전극(RME1)과 인접하여 대향하고, 제1-2 분기부(RM_E12)는 제1 방향(DR1)으로 이격된 다른 서브 화소(SPXn)에 배치된다. 제2 전극(RME2)의 제1-1 분기부(RM_E11)와 제1-2 분기부(RM_E12)는 발광 영역(EMA)에 대응하여 분기되고 서브 영역(SA)에서는 다시 제1 연장부(RM_S11)로 합쳐진다.
제3 전극(RME3)은 제2 연장부(RM_S21), 제2 연장부(RM_S21)로부터 양 갈래로 분기되는 제2-1 분기부(RM_E21) 및 제2-2 분기부(RM_E22)를 포함할 수 있다. 제2 연장부(RM_S21)로부터 분기된 제2-1 분기부(RM_E21)는 제1 방향(DR1)으로 이격된 다른 서브 화소(SPXn)에 배치되고, 제2-2 분기부(RM_E22)는 제1 전극(RME1)과 인접하여 대향한다. 제3 전극(RME3)의 제2-1 분기부(RM_E21)와 제2-2 분기부(RM_E22)는 발광 영역(EMA)에 대응하여 분기되고 서브 영역(SA)에서는 다시 제2 연장부(RM_S21)로 합쳐진다.
제1 서브 화소(SPX1)의 발광 영역(EMA)에는 제1 전극(RME1), 제2 전극(RME2)의 제1-1 분기부(RM_E11) 및 제3 전극(RME3)의 제2-2 분기부(RM_E22)가 배치될 수 있다. 설명의 편의상 제2 전극(RME2)과 제3 전극(RME3)을 따로 명명하여 설명하지만, 실질적으로 제2 전극(RME2)과 제3 전극(RME3)은 하나의 전극이다. 일례로, 제1 방향(DR1)으로 이격된 다른 서브 화소(SPXn)의 관점에서는 제3 전극(RME3)이 제2 전극(RME2)일 수 있다.
제1 전극(RME1), 제2 전극(RME2) 및 제3 전극(RME3)은 제1 비아홀(CTD1), 제2 비아홀(CTD2), 및 제3 비아홀(CTS)을 통해 제3 도전층과 연결될 수 있다. 제1 전극(RME1)은 그 하부의 비아층(VIA) 및 보호층(PV)을 관통하는 제1 비아홀(CTD1) 및 제2 비아홀(CTD2)을 통해 제1 도전 패턴(CDP1) 및 제1 전압 배선(VL1)과 접촉할 수 있다. 제1 비아홀(CTD1)은 제1 전극(RME1)을 제1 도전 패턴(CDP1)과 연결시켜, 제1 트랜지스터(T1)의 제1 전원 전압이 제1 도전 패턴(CDP1)을 통해 제1 전극(RME1)에 인가될 수 있다. 제2 비아홀(CTD2)은 제1 전극(RME1)을 제1 전압 배선(VL1)과 연결시켜, 발광 소자(ED)들을 정렬시키는 신호가 제1 전압 배선(VL1)을 통해 제1 전극(RME1)에 인가될 수 있다. 제1 전극(RME1)은 후술하는 바와 같이 발광 소자(ED)의 정렬 후 분리부(ROP)에서 분리되어 제1 전압 배선(VL1)으로부터 신호를 받지 않고, 제1 비아홀(CTD1)을 통해 제1 트랜지스터(T1)로부터 신호가 인가될 수 있다.
제2 전극(RME2)과 제3 전극(RME3)은 그 하부의 비아층(VIA)과 패시베이션층(PVX)을 관통하는 제3 비아홀(CTS)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 제1 도전 패턴(CDP1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2) 및 제3 전극(RME3)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다.
제2 방향(DR2) 또는 제2 방향(DR2)의 반대 방향으로 이웃한 서로 다른 서브 화소(SPXn)에 배치된 제1 전극(RME)들은 서브 영역(SA)의 분리부(ROP)에서 서로 이격될 수 있다. 이러한 제1 전극(RME1)의 배치는 제2 방향(DR2)으로 연장된 하나의 전극 라인으로 형성되었다가 발광 소자(ED)들을 배치한 뒤 후속 공정에서 상기 전극 라인을 분리함으로써 형성될 수 있다. 전극 라인은 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위해 서브 화소(SPXn) 내에 전계를 생성하는 데에 활용될 수 있다.
발광 소자(ED)들을 정렬시킨 뒤 전극 라인을 분리부(ROP)에서 분리하여 서로 제2 방향(DR2)으로 이격된 복수의 전극(RME)들을 형성할 수 있다. 상기 전극 라인을 분리하는 공정은 제2 절연층(PAS2)을 형성하는 공정 이후에 수행될 수 있고, 분리부(ROP)에서는 제2 절연층(PAS2)이 배치되지 않을 수 있다. 제2 절연층(PAS2)은 전극 라인을 분리하는 공정에서 마스크 패턴으로 활용될 수 있다.
복수의 전극(RME)들은 발광 소자(ED)와 전기적으로 연결될 수 있다. 각 전극(RME)들은 후술하는 연결 전극(CNE: CNE1, CNE2, CNE3)을 통해 발광 소자(ED)와 연결될 수 있고, 하부의 도전층으로부터 인가되는 전기 신호를 발광 소자(ED)에 전달할 수 있다.
복수의 전극(RME)들 각각은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 전극(RME)은 발광 소자(ED)에서 방출되어 뱅크 패턴(BP1, BP2)들의 측면으로 진행하는 광을 각 서브 화소(SPXn)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 각 전극(RME)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(PAS1)은 비아층(VIA), 뱅크 패턴(BP1, BP2)들 및 복수의 전극(RME)들 상에 배치될 수 있다. 제1 절연층(PAS1)은 비아층(VIA) 상에서 복수의 전극(RME)들과 뱅크 패턴(BP1, BP2)들을 덮도록 배치될 수 있다. 또한, 제1 절연층(PAS1)은 서브 영역(SA)의 분리부(ROP)에는 배치되지 않을 수 있다. 제1 절연층(PAS1)은 복수의 전극(RME)들을 보호함과 동시에 서로 다른 전극(RME)들을 상호 절연시킬 수 있다. 또한, 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다. 예시적인 실시예에서, 제1 절연층(PAS1)은 제1 방향(DR1)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)들이 배치되고, 발광 소자(ED)들과 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다. 상기 공간에는 후술하는 제2 절연층(PAS2)이 채워질 수 있다.
제1 절연층(PAS1)은 각 전극(RME)들의 상면 일부를 노출하는 복수의 컨택부(CT1, CT2)들을 포함할 수 있다. 복수의 컨택부(CT1, CT2)들은 제1 절연층(PAS1)을 관통하며, 후술하는 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)이 컨택부(CT1, CT2)들을 통해 노출된 전극(RME)들과 각각 접촉할 수 있다.
뱅크층(BNL)은 제1 절연층(PAS1) 상에 배치될 수 있다. 뱅크층(BNL)은 평면도 상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 사다리형 패턴으로 배치될 수 있고, 각 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 또한, 뱅크층(BNL)은 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸도록 배치되며, 뱅크층(BNL)이 구획하며 개구하는 영역이 각각 발광 영역(EMA)과 서브 영역(SA)일 수 있다.
뱅크층(BNL)은 일정 높이를 가질 수 있고, 몇몇 실시예에서, 뱅크층(BNL)은 상면의 높이가 뱅크 패턴(BP1, BP2)보다 높을 수 있고, 그 두께는 뱅크 패턴(BP1, BP2)과 같거나 더 클 수 있다. 다만 이에 제한되지 않으며, 뱅크층(BNL)은 상면의 높이가 뱅크 패턴(BP1, BP2)과 같거나 작을 수도 있고, 그 두께는 뱅크 패턴(BP1, BP2)보다 작을 수도 있다. 뱅크층(BNL)은 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 제2 방향(DR2)으로 인접한 서브 화소(SPXn)로 넘치는 것을 방지할 수 있다. 뱅크층(BNL)은 다른 서브 화소(SPXn)마다 다른 발광 소자(ED)들이 분산된 잉크가 서로 혼합되는 것을 방지할 수 있다. 뱅크층(BNL)은 뱅크 패턴(BP1, BP2)과 같이 폴리이미드를 포함할 수 있으나, 이에 제한되는 것은 아니다.
일 실시예에서 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분이 제2 방향(DR2)으로 연장된 부분보다 더 큰 높이를 가질 수 있다. 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분은 상기 잉크가 제1 방향(DR1)으로 넘치는 것을 방지할 수 있다. 뱅크층(BNL) 중 제2 방향(DR2)으로 연장된 부분은 발광 영역(EMA)을 구분하는 것으로, 상기 잉크가 제1 방향(DR1)으로 인접한 서브 화소(SPXn)들로 퍼져 나가도록 할 수 있다. 즉, 상기 잉크는 제1 방향(DR1)으로 인접한 서브 화소(SPXn)들에 퍼져나가 균일한 두께로 형성될 수 있다.
한편, 서브 화소(SPXn)들에 도포되는 잉크의 양이 많으면, 잉크는 뱅크층(BNL)을 넘어 제1 방향(DR1)에 배치된 서브 영역(SA)으로 넘칠 수 있다. 이 경우, 서브 영역(SA)의 분리부(ROP)에 잉크들이 존재하여, 후속 공정에서 분리부(ROP)에 배치된 제1 전극(RME1)이 분리되지 않아 명점 불량이 발생할 수 있다. 또한, 발광 소자(ED)들과 전극(CNE)들의 컨택 불량이 발생하여 암점 불량이 발생하거나, 잉크의 상부에 형성되는 층들의 접착력 불량에 기인하는 막 뜯김이 발생할 수 있다.
일 실시예에서, 뱅크층(BNL)은 잉크가 서브 영역(SA)의 분리부(ROP)에 넘치는 것을 방지하기 위해 뱅크 유도부(BNP)를 포함할 수 있다. 뱅크 유도부(BNP)는 뱅크층(BNL)의 제1 방향(DR1)으로 연장된 부분에 배치될 수 있다. 뱅크 유도부(BNP)는 각 화소(PXn)의 적어도 하나의 서브 화소(SPXn)에 배치될 수 있다. 예를 들어, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3) 중 제2 서브 화소(SPX2)에 배치될 수 있다. 다른 예로 제1 서브 화소(SPX1) 또는 제3 서브 화소(SPX3)에 배치될 수도 있다. 또한, 뱅크 유도부(BNP)는 복수의 화소(PXn) 중 어느 하나의 화소(PXn)의 적어도 하나의 서브 화소(SPXn)에 배치될 수 있다. 예를 들어, 2개의 화소(PXn)마다 하나의 서브 화소(SPXn)에 배치되거나, 3개 이상의 화소(PXn)마다 하나의 서브 화소(SPXn)에 배치될 수 있다.
뱅크 유도부(BNP)는 발광 영역(EMA)과 뱅크 저장부(IRP) 사이에 배치되며, 뱅크 유도부(BNP)가 배치된 해당 서브 화소(SPXn)의 발광 영역(EMA) 및 뱅크 저장부(IRP)에 각각 접하여 배치될 수 있다. 뱅크 유도부(BNP)는 발광 영역(EMA)의 모서리 또는 중심부와 대응하는 뱅크층(BNL) 부분에 배치될 수 있다. 다만 이에 제한되지 않는다. 뱅크 유도부(BNP)는 발광 영역(EMA)들에 도포된 잉크가 발광 영역(EMA)으로부터 외부로 흐르도록 유도하는 역할을 할 수 있다.
뱅크 유도부(BNP)는 잉크가 유도될 수 있도록, 뱅크 유도부(BNP) 이외의 뱅크층(BNL)의 단면 형상과 다른 단면 형상을 가질 수 있다. 여기서, 단면 형상은 뱅크 유도부(BNP) 및 뱅크층(BNL)의 제2 방향(DR2)으로 절단한 단면 형상일 수 있다.
도 6 및 도 7에 도시된 바와 같이, 뱅크 유도부(BNP)는 뱅크층(BNL)보다 높이가 작을 수 있다. 예를 들어, 뱅크 유도부(BNP)의 높이(H1)는 뱅크층(BNL)의 높이(H2)보다 작을 수 있다. 여기서, 뱅크 유도부(BNP) 및 뱅크층(BNL)의 높이는 제1 절연층(PAS1)의 상면으로부터의 높이를 의미할 수 있다. 또한, 뱅크 유도부(BNP)의 두께는 뱅크층(BNL)의 두께보다 작을 수 있다. 뱅크층(BNL) 내에 가둬진 잉크는 높이가 작은 부분인 뱅크 유도부(BNP)를 통해 발광 영역(EMA)의 외부로 흘러나올 수 있다.
뱅크 유도부(BNP)의 형상은 잉크가 쉽게 넘쳐 흐르도록 다른 형상을 가질 수도 있다.
도 8에 도시된 바와 같이, 뱅크 유도부(BNP)는 일부가 제3 방향(DR3)으로 절단된 형상을 가질 수 있다. 이 경우, 뱅크 유도부(BNP)의 폭은 뱅크층(BNL)의 폭보다 작을 수 있으며, 뱅크 유도부(BNP)의 높이와 뱅크층(BNL)의 높이는 동일할 수 있다. 잉크는 뱅크층(BNL)의 표면에서 표면 장력으로 인해 어느 지점까지 도달하여도 뱅크층(BNL)을 넘치지 않으나, 어느 지점을 넘어서면 뱅크층(BNL)을 타고 넘치게 된다. 상기 지점을 피닝 포인트(Pinning point)로 정의할 수 있다. 본 실시예에서는 뱅크 유도부(BNP)의 중심(L)에서 발광 영역(EMA)의 외측으로 치우쳐진 지점(예를 들어, 피닝 포인트에 도달하기 이전 지점)에서 제3 방향(DR3)으로 절단된 단면 형상을 갖는 뱅크 유도부(BNP)를 포함할 수 있다. 이 경우, 잉크는 뱅크 유도부(BNP)의 표면에서 표면 장력으로 유지되지 않고 절단된 면을 통해 타고 흐르게 된다. 따라서, 뱅크 유도부(BNP)의 형상은 발광 영역(EMA)의 외부로 잉크가 쉽게 흐르도록 유도할 수 있다.
또한, 도 9에 도시된 바와 같이, 뱅크 유도부(BNP)는 뱅크층(BNL)의 폭보다 좁은 폭을 가지도록 형성될 수 있다. 이 경우, 뱅크 유도부(BNP)의 높이와 뱅크층(BNL)의 높이는 동일할 수 있다. 뱅크 유도부(BNP)의 폭이 뱅크층(BNL)보다 좁은 경우, 뱅크 유도부(BNP)의 표면 경사가 커지게 되어 피닝 포인트가 뱅크 유도부(BNP)의 피크에 더 인접해지게 된다. 따라서, 잉크는 뱅크 유도부(BNP)를 쉽게 넘어 흐르도록 유도될 수 있다.
또한, 도 10에 도시된 바와 같이, 뱅크 유도부(BNP)는 표면 일부에 단차를 가진 형상으로 이루어질 수 있다. 예를 들어, 뱅크 유도부(BNP)는 발광 영역(EMA)에 대향하는 대향면의 반대면에 단차를 가질 수 있다. 뱅크 유도부(BNP)는 발광 영역(EMA)과 인접한 영역에서는 높이가 크게 이루어지고, 발광 영역(EMA)과 이격된 영역에서는 높이가 상대적으로 작게 이루어질 수 있다. 이 경우, 뱅크 유도부(BNP)는 도 9처럼 뱅크층(BNL) 대비 폭이 좁은 형상과 동일하게 잉크를 유도할 수 있다.
일 실시예에서, 잉크가 뱅크 유도부(BNP)를 넘어 흐르게 유도되면, 서브 영역(SA)의 분리부(ROP)로 잉크가 흐르는 것을 차단하는 댐부(DAM)를 포함할 수 있다. 댐부(DAM)는 제2 방향(DR2)으로 인접한 각 서브 화소(SPXn)들의 발광 영역(EMA)들 사이에 배치될 수 있다. 댐부(DAM)는 뱅크층(BNL)의 제2 방향(DR2)으로 연장된 부분과 평행하게 배치될 수 있다. 댐부(DAM)는 뱅크층(BNL)과 동일층 상에 배치되며, 뱅크층(BNL)과 동일한 물질을 포함할 수 있다.
댐부(DAM)는 서브 영역(SA)과 뱅크 저장부(IRP)를 구분할 수 있다. 댐부(DAM)를 기준으로 제2 방향(DR2)에는 뱅크 저장부(IRP)가 배치되고, 제2 방향(DR2)의 반대 방향에는 서브 영역(SA)이 배치될 수 있다. 예를 들어, 댐부(DAM)와 제2 방향(DR2)으로 인접한 발광 영역(EMA)들 사이에 뱅크 저장부(IRP)가 배치되고, 댐부(DAM)와 제2 방향(DR2)의 반대 방향으로 인접한 발광 영역(EMA)들 사이에 서브 영역(SA)이 배치될 수 있다. 또한, 댐부(DAM)는 뱅크 유도부(BNP)가 배치된 서브 화소(SPXn)의 발광 영역(EMA)로부터 제2 방향(DR2)의 반대 방향에 배치된 다른 서브 화소(SPXn)의 서브 영역(SA) 사이에 배치될 수 있다. 뱅크 저장부(IRP)는 발광 영역(EMA)과 서브 영역(SA) 사이에 배치될 수 있다. 서브 영역(SA)은 제1 전극(RME1)이 연장되어 배치되며, 제1 전극(RME1)이 단락되는 분리부(ROP)가 배치될 수 있다. 댐부(DAM)는 뱅크 유도부(BNP)와 분리부(ROP) 사이에 배치되며, 분리부(ROP)와 비중첩할 수 있다.
댐부(DAM)는 뱅크 유도부(BNP)를 통해 흘러나온 잉크를 뱅크 저장부(IRP) 내에 가두는 역할을 할 수 있다. 이를 위해, 도 11에 도시된 바와 같이, 댐부(DAM)의 높이(H3)는 뱅크층(BNL)의 높이(H2)와 동일하게 이루어질 수 있다. 다만 이에 제한되는 것은 아니며, 댐부(DAM)의 높이(H3)는 뱅크층(BNL)의 높이(H2)보다 작을 수도 있다. 댐부(DAM)는 뱅크층(BNL)과 동일한 공정에서 형성될 수 있으며, 동일한 물질로 형성될 수 있다.
상술한 바와 같이, 본 실시예에서 뱅크 유도부(BNP)와 댐부(DAM)를 형성함으로써, 발광 영역(EMA)에서 넘치는 잉크를 뱅크 저장부(IRP)로 흐르게 유도할 수 있다. 이에 따라, 잉크가 서브 영역(SA)의 분리부(ROP)로 넘쳐 명점, 암점, 막뜯김 등이 발생하는 것을 방지할 수 있다.
한편, 복수의 발광 소자(ED)들은 제1 절연층(PAS1) 상에 배치될 수 있다. 발광 소자(ED)는 기판(SUB)의 상면에 평행한 방향으로 배치된 복수의 층들을 포함할 수 있다. 표시 장치(10)의 발광 소자(ED)는 연장된 일 방향이 기판(SUB)과 평행하도록 배치되고, 발광 소자(ED)에 포함된 복수의 반도체층들은 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 층들은 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
복수의 발광 소자(ED)들은 뱅크 패턴(BP1, BP2)들 사이, 또는 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)들 중 일부는 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에 배치되고, 다른 일부는 다른 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에 배치될 수 있다. 일 실시예에 따르면, 발광 소자(ED)는 발광 영역(EMA) 내에서 우측에 배치된 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에 배치된 제1 발광 소자(ED1)와, 발광 영역(EMA) 내에서 좌측에 배치된 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에 배치된 제2 발광 소자(ED2)를 포함할 수 있다. 제1 발광 소자(ED1)는 제1 전극(RME1)과 제3 전극(RME3) 상에 배치되고, 제2 발광 소자(ED2)는 제1 전극(RME1) 및 제2 전극(RME2) 상에 배치될 수 있다. 제1 발광 소자(ED1)는 해당 서브 화소(SPXn)의 발광 영역(EMA)에서 우측에 인접하여 배치되고, 제2 발광 소자(ED2)는 해당 서브 화소(SPXn)의 발광 영역(EMA)에서 좌측에 인접하여 배치될 수 있다. 다만, 각 발광 소자(ED)들은 발광 영역(EMA)에서 배치된 위치에 따라 구분되는 것이 아니며, 후술하는 연결 전극(CNE)과의 연결 관계에 따라 구분된 것일 수 있다. 각 발광 소자(ED)들은 연결 전극(CNE)들의 배치 구조에 따라 양 단부가 접촉하는 연결 전극(CNE)이 서로 다를 수 있고, 접촉하는 연결 전극(CNE)의 종류에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다.
발광 소자(ED)들은 연결 전극(CNE1, CNE2, CNE3)들과 접촉하여 전기적으로 연결될 수 있다. 발광 소자(ED)들은 연장된 일 방향측 단부면에는 반도체층 일부가 노출되기 때문에, 상기 노출된 반도체층은 연결 전극(CNE)들과 접촉할 수 있다. 제1 발광 소자(ED1)는 일 단부에 제1 연결 전극(CNE1)이 접촉하고 타 단부에 제3 연결 전극(CNE3)의 일부(제3-1 연장부(CN_E1))가 접촉할 수 있다. 제2 발광 소자(ED2)는 일 단부에 제2 연결 전극(CNE2)이 접촉하고 타 단부에 제3 연결 전극(CNE3)의 다른 일부(제3-2 연장부(CN_E1))가 접촉할 수 있다. 각 발광 소자(ED)들은 연결 전극(CNE)들을 통해 전극(RME) 및 비아층(VIA) 하부의 도전층들과 전기적으로 연결될 수 있고, 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다.
제2 절연층(PAS2)은 복수의 발광 소자(ED)들 및 제1 절연층(PAS1) 상에 배치될 수 있다. 제2 절연층(PAS2)은 뱅크 패턴(BP1, BP2)들 사이에서 제2 방향(DR2)으로 연장되어 복수의 발광 소자(ED)들 상에 배치된 패턴부를 포함할 수 있다. 상기 패턴부는 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되며, 발광 소자(ED)의 양 측, 또는 양 단부는 덮지 않을 수 있다. 상기 패턴부는 평면도상 각 서브 화소(SPXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)의 상기 패턴부는 발광 소자(ED)들을 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)들을 고정시킬 수 있다.
또한, 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제1 절연층(PAS1) 사이의 공간을 채우도록 배치될 수도 있다. 예를 들어, 제2 절연층(PAS2)은 발광 소자(ED)들을 완전하게 덮도록 형성되었다가, 발광 소자(ED)들의 양 단부를 노출하도록 패터닝될 수 있고, 제2 절연층(PAS2)은 일 부분이 발광 소자(ED)들과 그 하부의 제1 절연층(PAS1) 사이의 공간을 채울 수 있다.
또한, 제2 절연층(PAS2) 중 일부분은 뱅크층(BNL)의 상부, 댐부(DAM)의 상부, 뱅크 저장부(IRP) 및 서브 영역(SA)에 배치될 수 있다. 제2 절연층(PAS2)은 서브 영역(SA)에 배치된 컨택부(CT1, CT2)들을 포함할 수 있다. 제2 절연층(PAS2)은 제1 전극(RME1)과 중첩하도록 배치된 제1 컨택부(CT1), 및 제2 전극(RME2)과 중첩하도록 배치된 제2 컨택부(CT2)를 포함할 수 있다. 컨택부(CT1, CT2)들은 제1 절연층(PAS1)에 더하여 제2 절연층(PAS2)도 관통할 수 있다. 제1 컨택부(CT1)와 제2 컨택부(CT2)는 각각 그 하부의 제1 전극(RME1) 또는 제2 전극(RME2)의 상면 일부를 노출할 수 있다.
복수의 연결 전극(CNE1, CNE2, CNE3)들은 제1 타입 연결 전극인 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2), 및 제2 타입 연결 전극인 제3 연결 전극(CNE3)을 포함할 수 있다.
제1 연결 전극(CNE1)은 제2 방향(DR2)으로 연장된 형상을 갖고 제1 전극(RME1) 상에 배치될 수 있다. 제1 연결 전극(CNE1) 중 제2 뱅크 패턴(BP2) 상에 배치된 부분은 제1 전극(RME1)과 중첩하고, 이로부터 제2 방향(DR2)으로 연장되어 뱅크층(BNL)을 넘어 발광 영역(EMA)의 상측에 위치한 서브 영역(SA)까지 배치될 수 있다. 제1 연결 전극(CNE1)은 서브 영역(SA)에서 제1 컨택부(CT1)를 통해 제1 전극(RME1) 및 제1 도전 패턴(CDP1) 중 적어도 어느 하나와 전기적으로 연결될 수 있다.
제2 연결 전극(CNE2)은 제2 방향(DR2)으로 연장된 형상을 갖고 제2 전극(RME2) 상에 배치될 수 있다. 제2 연결 전극(CNE2) 중 제1 뱅크 패턴(BP1) 상에 배치된 부분은 제2 전극(RME2)과 중첩하고, 이로부터 제2 방향(DR2)으로 연장되어 뱅크층(BNL)을 넘어 발광 영역(EMA)의 상측에 위치한 서브 영역(SA)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 서브 영역(SA)에서 제2 컨택부(CT2)를 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)은 발광 영역(EMA)에 중첩하여 배치되고, 뱅크 저장부(IRP)와 비중첩하여 배치될 수 있다.
제1 연결 전극(CNE1)은 제3 연결 전극(CNE3)을 사이에 두고 제2 연결 전극(CNE2)과 서로 이웃하여 배치될 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 서로 평행하게 배치되며, 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 연장되어 배치될 수 있다.
제3 연결 전극(CNE3)은 제1 전극(RME1) 및 제3 전극(RME3)과 중첩하여 배치될 수 있다. 구체적으로, 제3 연결 전극(CNE3)은 제2 방향(DR2)으로 연장된 제3 연장부(CN_E1, CN_E2)들, 및 제3 연장부(CN_E1, CN_E2)들을 연결하는 제1 연결부(CN_B1)를 포함할 수 있다. 제3 연장부들은 제3-1 연장부(CN_E1)와 제3-2 연장부(CN_2)를 포함할 수 있다. 제3-1 연장부(CN_E1)는 발광 영역(EMA) 내에서 제3 전극(RME3) 상에 배치되고, 제3-2 연장부(CN_E2)는 발광 영역(EMA) 내에서 제1 전극(RME1) 상에 배치된다. 제1 연결부(CN_B1)는 발광 영역(EMA)의 하측에 배치된 뱅크층(BNL) 상에서 제1 방향(DR1)으로 연장되어 제3-1 연장부(CN_E1) 및 제3-2 연장부(CN_E2)를 연결할 수 있다. 제3 연결 전극(CNE3)은 발광 영역(EMA) 및 뱅크층(BNL) 상에 배치되며, 제3 전극(RME3)과 연결되지 않을 수 있다. 제3 연결 전극(CNE3)의 제1 연결부(CN_B1)는 뱅크층(BNL)의 뱅크 유도부(BNP)와 중첩하여 배치될 수 있다. 제3 연결 전극(CNE3)은 다른 배선들이나 전극들과 연결되지 않는 플로팅 상태일 수 있다. 제3 연결 전극(CNE3)은 발광 소자(ED)들을 통해 인가되는 신호를 전달할 수 있다. 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 제3 연결 전극(CNE3)을 통해서만 직렬로 연결될 수 있다.
제3 절연층(PAS3)은 제3 연결 전극(CNE3), 제1 절연층(PAS1) 및 제2 절연층(PAS2) 상에 배치된다. 제3 절연층(PAS3)은 제3 연결 전극(CNE3)을 덮도록 배치되어 인접한 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)들로부터 절연시킨다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 제3 절연층(PAS3) 상에 배치될 수 있다.
도면으로 도시하지 않았으나, 제3 절연층(PAS3), 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2) 상에는 절연층이 더 배치될 수 있다. 상기 절연층은 기판(SUB) 상에 배치된 부재들을 외부 환경에 대하여 보호하는 기능을 할 수 있다. 상술한 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다.
도 12는 일 실시예에 따른 발광 소자를 나타낸 사시도이다.
도 12를 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn 등일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이 방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx) 등을 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
이하, 다른 도면들을 더 참조하여 표시 장치(10)의 다른 실시예들에 대하여 설명하기로 한다.
도 13은 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 14는 도 13의 제1 서브 화소를 나타낸 평면도이다. 도 15는 도 14의 Q5-Q5'선을 따라 절단한 단면도이다.
도 13 내지 도 15를 참조하면, 본 실시예에서는 댐부(DAM)가 뱅크층(BNL)과 연결되는 댐 연장부(DAE)를 더 포함하고, 각 서브 화소(SPXn)에 뱅크 유도부(BNP)가 배치된다는 점에서 상술한 실시예와 차이가 있다. 이하, 상술한 실시예와 중복되는 설명은 생략하고 차이점에 대해 설명하기로 한다.
본 실시예에서는 각 서브 화소(SPXn)들에 배치되는 발광 소자(ED)들이 서로 다른 광을 발광할 수 있다. 예를 들어, 제1 서브 화소(SPX1)는 제1 색의 광을 발광하는 발광 소자(ED)들이 배치되고, 제2 서브 화소(SPX2)는 제2 색의 광을 발광하는 발광 소자(ED)들이 배치되며, 제3 서브 화소(SPX3)는 제3 색의 광을 발광하는 발광 소자(ED)들이 배치될 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)들에 도포되는 서로 다른 잉크가 인접한 서브 화소(SPXn)들로 넘치는 것을 방지할 수 있다. 이를 위해, 뱅크층(BNL)의 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분의 높이는 서로 동일할 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 인접한 서브 화소(SPXn)들로 잉크가 넘치는 것을 방지할 수 있다.
뱅크층(BNL)은 잉크가 각 서브 영역(SA)의 분리부(ROP)에 넘치는 것을 방지하기 위해 뱅크 유도부(BNP)를 포함할 수 있다. 뱅크 유도부(BNP)는 각 서브 화소(SPXn)의 뱅크층(BNL)의 제1 방향(DR1)으로 연장된 부분에 배치될 수 있다. 예를 들어, 제1 서브 화소(SPX1)는 댐부(DAM)에 인접하며 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분에 뱅크 유도부(BNP)가 배치될 수 있다. 마찬가지로, 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3) 각각은 댐부(DAM)에 인접하며 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분에 뱅크 유도부(BNP)가 배치될 수 있다.
댐부(DAM)는 각 서브 화소(SPXn)의 뱅크 유도부(BNP)를 통해 흐르는 서로 다른 잉크가 혼합되는 것을 방지하는 댐 연장부(DAE)를 포함할 수 있다. 댐 연장부(DAE)는 댐부(DAM)로부터 제2 방향(DR2)으로 연장되어 각 서브 화소(SPXn)의 뱅크 유도부(BNP)를 향하는 방향으로 연장될 수 있다. 댐 연장부(DAE)는 댐부(DAM)와 교차하는 방향으로 연장되며, 뱅크층(BNL)의 제2 방향(DR2)으로 연장된 부분과 평행하게 배치될 수 있다. 또한, 댐 연장부(DAE)는 댐부(DAM)와 뱅크층(BNL) 사이에 배치될 수 있다.
댐부(DAM)와 댐 연장부(DAE)는 뱅크층(BNL)과 함께 뱅크 저장부(IRP) 및 서브 영역(SA)을 구분할 수 있다. 댐부(DAM)와 댐 연장부(DAE)가 둘러싸는 영역에는 뱅크 저장부(IRP)가 배치되고, 댐부(DAM)와 뱅크층(BNL)이 둘러싸는 영역에는 서브 영역(SA)이 배치될 수 있다. 서브 화소(SPXn)들은 각각 뱅크 저장부(IRP)를 포함할 수 있고, 서브 화소(SPXn)들은 서브 영역(SA)을 공유할 수 있다. 뱅크 저장부(IRP)는 각 서브 화소(SPXn)의 발광 영역(EMA)과 제2 방향(DR1)으로 1대 1로 대응하여 배치될 수 있다. 예를 들어, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)는 각각 발광 영역(EMA)과 대응하는 뱅크 저장부(IRP)를 포함할 수 있고, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)는 댐부(DAM)를 사이에 두고 각 뱅크 저장부(IRP)와 이웃하는 하나의 서브 영역(SA)을 공유할 수 있다.
댐 연장부(DAE)는 뱅크 유도부(BNP)가 배치된 뱅크층(BNL)에 연장되어 일체화될 수 있다. 댐 연장부(DAE)는 댐부(DAM)와 동일하게 뱅크층(BNL)과 동일한 공정으로 동시에 형성될 수 있다. 뱅크층(BNL), 뱅크 유도부(BNP), 댐 연장부(DAE), 및 댐부(DAM)는 연속적으로 연장되어 배치될 수 있다. 댐 연장부(DAE)의 높이(H4)는 댐부(DAM)의 높이(H3) 및 뱅크층(BNL)의 높이(H2)와 동일하게 이루어질 수 있다. 다만 이에 제한되는 것은 아니며, 댐 연 장부(DAE)의 높이(H4)와 댐부(DAM)의 높이(H3)는 뱅크층(BNL)의 높이(H2)보다 작을 수 있거나, 댐 연장부(DAE)의 높이(H4)는 댐부(DAM)의 높이(H3) 및 뱅크층(BNL)의 높이(H2)보다 작을 수도 있다.
상술한 바와 같이, 일 실시예들에 따른 표시 장치(10)는 서로 다른 잉크를 각 서브 화소(SPXn)에 도포하는 경우, 각 서브 화소(SPXn) 별로 뱅크 유도부(BNP) 및 뱅크 저장부(IRP)를 구비하도록 댐부(DAM)와 댐 연장부(DAE)를 배치할 수 있다. 따라서, 각 서브 화소(SPXn)에서 서로 다른 잉크가 뱅크 저장부(IRP)로 유도되어 잉크가 혼합되는 것을 방지할 수 있다.
도 16은 또 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 17은 도 16의 Q6-Q6'선을 따라 절단한 단면도이다.
도 16 및 도 17을 참조하면, 본 실시예에서는 뱅크층(BNL)이 격자형 패턴으로 이루어진다는 점에서 상술한 도 13과 차이가 있다. 이하, 상술한 실시예와 중복되는 설명은 생략하고 차이점에 대해 설명하기로 한다.
뱅크층(BNL)은 평면도 상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있고, 각 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 또한, 뱅크층(BNL)은 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸도록 배치되며, 뱅크층(BNL)이 구획하며 개구하는 영역이 각각 발광 영역(EMA)과 서브 영역(SA)일 수 있다.
일 실시예에서 서브 영역(SA)의 분리부(ROP)로 잉크가 흐르는 것을 차단하는 댐부(DAM)를 포함할 수 있다. 댐부(DAM)는 제2 방향(DR2)으로 인접한 각 서브 화소(SPXn)들의 발광 영역(EMA)들 사이에 배치될 수 있다. 댐부(DAM)는 뱅크층(BNL)의 제2 방향(DR2)으로 연장된 부분과 평행하게 배치될 수 있다. 댐부(DAM)는 도 13 내지 도 15의 실시예와 달리, 제2 방향(DR2)으로 연장되는 뱅크층(BNL) 사이를 제1 방향(DR1)으로 가로지르도록 배치될 수 있다.
댐부(DAM)는 서브 영역(SA)과 뱅크 저장부(IRP)를 구분할 수 있다. 댐부(DAM)는 뱅크층(BNL)에 의해 둘러싸이며, 뱅크 저장부(IRP) 및 서브 영역(SA)을 구분할 수 있다. 댐부(DAM)를 기준으로 제2 방향(DR2)에는 뱅크 저장부(IRP)가 배치되고, 제2 방향(DR2)의 반대 방향에는 서브 영역(SA)이 배치될 수 있다. 예를 들어, 댐부(DAM)와 제2 방향(DR2)으로 인접한 발광 영역(EMA)들 사이에 뱅크 저장부(IRP)가 배치되고, 댐부(DAM)와 제2 방향(DR2)의 반대 방향으로 인접한 발광 영역(EMA)들 사이에 서브 영역(SA)이 배치될 수 있다. 또한, 댐부(DAM)는 뱅크 유도부(BNP)가 배치된 서브 화소(SPXn)의 발광 영역(EMA)로부터 제2 방향(DR2)의 반대 방향에 배치된 다른 서브 화소(SPXn)의 서브 영역(SA) 사이에 배치될 수 있다.
댐부(DAM)는 뱅크층(BNL)으로부터 연장되어 뱅크층(BNL)과 일체화될 수 있다. 댐부(DAM)는 뱅크층(BNL)과 동일한 공정으로 동시에 형성될 수 있다. 뱅크층(BNL), 뱅크 유도부(BNP), 및 댐부(DAM)는 연속적으로 연결되고, 서로 동일층 상에 배치되고 동일한 물질을 포함할 수 있다. 댐부(DAM)의 높이(H3)는 뱅크층(BNL)의 높이(H2)와 동일하게 이루어질 수 있다. 다만 이에 제한되는 것은 아니며, 댐부(DAM)의 높이(H3)는 뱅크층(BNL)의 높이(H2)보다 작거나 클 수도 있다.
상술한 바와 같이, 일 실시예들에 따른 표시 장치(10)는 서로 다른 잉크를 각 서브 화소(SPXn)에 도포하는 경우, 각 서브 화소(SPXn) 별로 뱅크 유도부(BNP) 및 뱅크 저장부(IRP)를 구비하도록 댐부(DAM)를 배치할 수 있다. 따라서, 각 서브 화소(SPXn)에서 서로 다른 잉크가 뱅크 저장부(IRP)로 유도되어 잉크가 혼합되는 것을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 SUB: 기판
VIA: 비아층 BNL: 뱅크층
BNP: 뱅크 유도부 DAM: 댐부
RME1~3: 제1 내지 제3 전극 ED: 발광 소자
IRP: 뱅크 저장부 SA: 서브 영역
EMA: 발광 영역 DAE: 댐 연장부
ROP: 분리부

Claims (20)

  1. 복수의 서브 화소를 포함하는 기판;
    상기 기판 상에 배치된 비아층;
    상기 비아층 상에 배치되며, 상기 복수의 서브 화소 각각의 발광 영역을 구분하는 뱅크층들;
    상기 뱅크층들 사이에 배치되며, 상기 발광 영역들 사이에서 뱅크 저장부 및 서브 영역을 구분하는 댐부;
    상기 비아층의 상기 발광 영역 상에 배치되어 서로 이격된 제1 전극 및 제2 전극; 및
    상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자를 포함하며,
    상기 뱅크층은 상기 발광 영역과 상기 뱅크 저장부 사이에 배치되는 뱅크 유도부를 포함하고,
    상기 뱅크 유도부의 단면 형상은 상기 뱅크 유도부 이외의 상기 뱅크층의 단면 형상과 다른 표시 장치.
  2. 제1 항에 있어서,
    상기 발광 영역들은 제1 방향으로 서로 이격되어 배치되고, 상기 뱅크 저장부는 상기 발광 영역들로부터 상기 제1 방향과 교차하는 제2 방향으로 이격되어 배치되며, 상기 서브 영역은 상기 뱅크 저장부로부터 상기 제2 방향으로 이격되어 배치되고,
    상기 뱅크 저장부는 상기 발광 영역 및 상기 서브 영역 사이에 배치되는 표시 장치.
  3. 제2 항에 있어서,
    상기 뱅크 유도부의 단면 형상은 상기 뱅크 유도부를 상기 제2 방향으로 절단한 단면 형상이며, 상기 뱅크층의 단면 형상은 상기 뱅크층을 상기 제2 방향으로 절단한 단면 형상인 표시 장치.
  4. 제2 항에 있어서,
    상기 뱅크 유도부의 폭은 상기 뱅크 유도부 이외의 상기 뱅크층의 폭보다 작은 표시 장치.
  5. 제4 항에 있어서,
    상기 뱅크 유도부의 높이는 상기 뱅크 유도부 이외의 상기 뱅크층의 높이와 동일한 표시 장치.
  6. 제2 항에 있어서,
    상기 뱅크 유도부의 높이는 상기 뱅크 유도부 이외의 상기 뱅크층의 높이보다 작은 표시 장치.
  7. 제6 항에 있어서,
    상기 뱅크 유도부의 폭은 상기 뱅크 유도부 이외의 상기 뱅크층의 폭과 동일한 표시 장치.
  8. 제2 항에 있어서,
    상기 댐부는 상기 제1 방향으로 연장되고, 상기 댐부의 높이는 상기 뱅크층의 높이와 동일한 표시 장치.
  9. 제8 항에 있어서,
    상기 댐부의 폭은 상기 뱅크층의 폭보다 작은 표시 장치.
  10. 제2 항에 있어서,
    상기 댐부는 상기 뱅크 유도부와 인접한 제2 방향으로 연장되는 복수의 댐 연장부를 포함하며,
    상기 댐 연장부는 상기 뱅크층과 연속적으로 연결되는 표시 장치.
  11. 제10 항에 있어서,
    상기 복수의 댐 연장부는 상기 뱅크 유도부를 포함하는 상기 뱅크층 및 상기 댐부와 함께 뱅크 저장부를 구분하는 표시 장치.
  12. 제11 항에 있어서,
    상기 뱅크 저장부는 상기 복수의 서브 화소의 각 발광 영역과 제2 방향으로 1대 1로 대응하여 배치되는 표시 장치.
  13. 제11 항에 있어서,
    상기 뱅크 유도부는 상기 발광 영역과 상기 뱅크 저장부 사이에 배치되며, 상기 발광 영역 및 상기 뱅크 저장부에 각각 접하는 표시 장치.
  14. 제1 항에 있어서,
    상기 댐부는 상기 뱅크층과 동일층 상에 배치되며, 상기 뱅크층과 동일한 물질을 포함하는 표시 장치.
  15. 복수의 서브 화소를 포함하는 기판;
    상기 기판 상에 배치된 비아층;
    상기 비아층 상에 배치되며, 상기 복수의 서브 화소 각각의 발광 영역을 구분하는 뱅크층;
    상기 비아층 상에서 상기 뱅크층에 의해 둘러싸이며, 뱅크 저장부 및 서브 영역을 구분하는 댐부;
    상기 비아층의 상기 발광 영역 상에 배치되어 서로 이격된 제1 전극 및 제2 전극; 및
    상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자를 포함하며,
    상기 뱅크 저장부와 상기 서브 영역은 상기 뱅크층에 의해 둘러싸이며, 상기 댐부에 의해 양분되어 구분되고,
    상기 뱅크층은 상기 발광 영역과 상기 뱅크 저장부 사이에 배치되는 뱅크 유도부를 포함하고,
    상기 뱅크 유도부의 단면 형상은 상기 뱅크 유도부 이외의 상기 뱅크층의 단면 형상과 다른 표시 장치.
  16. 제15 항에 있어서,
    상기 발광 영역들은 제1 방향으로 서로 이격되어 배치되고, 상기 뱅크 저장부는 상기 발광 영역들로부터 상기 제1 방향과 교차하는 제2 방향으로 이격되어 배치되며, 상기 서브 영역은 상기 뱅크 저장부로부터 상기 제2 방향으로 이격되어 배치되고,
    상기 뱅크 저장부는 상기 발광 영역 및 상기 서브 영역 사이에 배치되는 표시 장치.
  17. 제16 항에 있어서,
    상기 서브 영역은 상기 제1 전극이 연장되어 배치되며, 상기 제1 전극이 단락되는 분리부를 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 댐부는 상기 뱅크 유도부 및 상기 분리부 사이에 배치되며, 상기 분리부와 비중첩하는 표시 장치.
  19. 제15 항에 있어서,
    상기 뱅크층 및 상기 댐부는 연속적으로 연결되며, 서로 동일층 상에 배치되고 서로 동일한 물질을 포함하는 표시 장치.
  20. 제15 항에 있어서,
    상기 발광 소자의 일 단부에 접촉하는 제1 연결 전극 및 상기 발광 소자의 타 단부에 접촉하는 제2 연결 전극을 더 포함하며,
    상기 제1 연결 전극 및 상기 제2 연결 전극은 상기 발광 영역과 중첩하며, 상기 뱅크 저장부와 비중첩하는 표시 장치.
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