KR20220115674A - 표시 장치 및 이의 제조 방법 - Google Patents

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voltage line
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이기엽
기동현
신동희
이동윤
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삼성디스플레이 주식회사
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Abstract

표시 장치 및 이의 제조 방법이 제공된다. 표시 장치는 제1 기판, 상기 제1 기판 상에 배치된 제1 전극 및 상기 제1 기판 상에서 상기 제1 전극과 이격되어 배치된 제2 전극, 양 단부가 각각 상기 제1 전극과 상기 제2 전극 상에 배치된 복수의 발광 소자들 및 일 단이 상기 제1 전극과 연결되고 타 단이 접지된 제1 트랜지스터, 및 일 단이 상기 제2 전극과 연결되고 타 단이 접지된 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 제1 전극과 순방향 바이어스로 연결되고, 상기 제2 트랜지스터는 상기 제2 전극과 역방향 바이어스로 연결된다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로서, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 발광 물질로 이용하는 유기 발광 다이오드, 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 전극 상에 생성되는 정전기를 방지하는 가상 회로를 포함하여, 발광 소자들의 손상을 방지하고 발광소자의 정렬을 안정적으로 향상할 수 있는 표시 장치, 및 그 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 기판, 상기 제1 기판 상에 배치된 제1 전극 및 상기 제1 기판 상에서 상기 제1 전극과 이격되어 배치된 제2 전극, 양 단부가 각각 상기 제1 전극과 상기 제2 전극 상에 배치된 복수의 발광 소자들 및 일 단이 상기 제1 전극과 연결되고 타 단이 접지된 제1 트랜지스터, 및 일 단이 상기 제2 전극과 연결되고 타 단이 접지된 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 제1 전극과 순방향 바이어스로 연결되고, 상기 제2 트랜지스터는 상기 제2 전극과 역방향 바이어스로 연결된다.
상기 제1 기판과 상기 제1 전극 및 상기 제2 전극 사이에 배치된 제1 전압 배선 및 제2 전압 배선을 더 포함하고, 상기 제1 전압 배선은 상기 제1 전극과 전기적으로 연결되고 상기 제2 전압 배선은 상기 제2 전극과 전기적으로 연결될 수 있다.
상기 제1 전극과 상기 제1 트랜지스터의 상기 일 단 사이에 연결된 제1 커패시터, 및 상기 제2 전극과 상기 제2 트랜지스터의 상기 일 단 사이에 연결된 제2 커패시터를 더 포함할 수 있다.
상기 제1 전압 배선과 상기 제1 전극 사이에 연결된 제3 트랜지스터, 상기 제3 트랜지스터와 상기 제1 전극 사이에 연결된 제3 커패시터, 상기 제2 전압 배선과 상기 제2 전극 사이에 연결된 제4 트랜지스터, 및 상기 제4 트랜지스터와 상기 제2 전극 사이에 연결된 제4 커패시터를 더 포함하고, 상기 제1 전압 배선과 상기 제2 전압 배선은 각각 서로 다른 전압이 인가되고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터 중 적어도 어느 하나는 각각 순방향 바이어스로 연결될 수 있다.
상기 제1 전압 배선과 상기 제1 전극 사이에 연결된 제3 트랜지스터, 상기 제3 트랜지스터와 상기 제1 전극 사이에 연결된 제3 커패시터, 상기 제2 전압 배선과 상기 제2 전극 사이에 연결된 제4 트랜지스터, 및 상기 제4 트랜지스터와 상기 제2 전극 사이에 연결된 제4 커패시터를 더 포함하고, 상기 제1 전압 배선과 상기 제2 전압 배선은 각각 서로 동일한 전압이 인가되고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터 중 적어도 어느 하나는 각각 순방향 바이어스로 연결될 수 있다.
상기 제1 트랜지스터는 제1 드레인 전극이 상기 제1 전극과 연결되고 제1 소스 전극이 접지되며 제1 게이트 전극이 상기 제1 드레인 전극과 연결되고, 상기 제2 트랜지스터는 제2 드레인 전극이 상기 제2 전극과 연결되고 제2 소스 전극이 접지되며 제2 게이트 전극이 상기 제2 소스 전극과 연결될 수 있다.
상기 제1 트랜지스터는 제1 소스 전극이 상기 제1 전극과 연결되고 제1 드레인 전극이 접지되며 제1 게이트 전극이 상기 제1 드레인 전극과 연결되고, 상기 제2 트랜지스터는 제2 소스 전극이 상기 제2 전극과 연결되고 제2 드레인 전극이 접지되며 제2 게이트 전극이 상기 제2 소스 전극과 연결될 수 있다.
상기 발광 소자는 제1 반도체층, 제2 반도체층 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층을 포함하고, 상기 제1 반도체층이 위치한 제1 단부는 상기 제1 전극 상에 배치되고, 상기 제2 반도체층이 위치한 제2 단부는 상기 제2 전극 상에 배치될 수 있다.
상기 전압 배선과 연결된 구동 트랜지스터를 더 포함하고, 상기 제1 전극은 상기 구동 트랜지스터와 연결되며 상기 제2 전극은 상기 제2 전압 배선과 직접 연결될 수 있다.
상기 제1 기판 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 비아층을 더 포함하고, 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 구동 트랜지스터는 상기 비아층과 상기 제1 기판 사이에 배치될 수 있다.
상기 제1 기판 상에 배치된 제1 도전층, 상기 제1 도전층 상에 배치된 버퍼층, 상기 버퍼층 상에 배치된 액티브층, 상기 액티브층 상에 배치된 제1 게이트 절연층, 상기 제1 게이트 절연층 상에 배치된 제2 도전층, 상기 제2 도전층 상에 배치된 제1 층간 절연층, 및 상기 제1 층간 절연층 상에 배치된 제3 도전층을 더 포함하고, 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 구동 트랜지스터의 소스 전극 및 드레인 전극은 각각 상기 제3 도전층으로 이루어질 수 있다.
상기 제1 전압 배선 및 상기 제2 전압 배선은 각각 상기 제3 도전층으로 이루어지고, 상기 제1 전극은 상기 비아층을 관통하는 컨택홀을 통해 상기 구동 트랜지스터의 소스 전극과 직접 연결되고, 상기 제2 전극은 상기 비아층을 관통하는 컨택홀을 통해 상기 제2 전압 배선과 직접 연결될 수 있다.
상기 제1 전극 및 상기 발광 소자의 제1 단부 상에 배치되어 상기 제1 전극 및 상기 제1 단부와 접촉하는 제1 연결 전극, 및 상기 제2 전극 및 상기 발광 소자의 제2 단부 상에 배치되어 상기 제2 전극 및 상기 제2 단부와 접촉하는 제2 연결 전극을 더 포함할 수 있다.
상기 제1 전극 및 상기 제2 전극을 덮는 제1 절연층, 및 상기 발광 소자의 외면을 부분적으로 감싸는 제2 절연층을 더 포함하고, 상기 제1 연결 전극 및 상기 제2 연결 전극은 각각 적어도 일부분이 상기 제2 절연층 상에 배치될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 제1 기판 상에 제1 트랜지스터 및 제1 전압 배선과 전기적으로 연결된 제1 전극, 및 제2 트랜지스터 및 제2 전압 배선과 전기적으로 연결된 제2 전극을 형성하는 단계, 상기 제1 전극 및 상기 제2 전극 상에 발광 소자들이 분산된 잉크를 분사하는 단계, 상기 제1 전극과 상기 제1 트랜지스터, 및 상기 제2 전극과 상기 제2 트랜지스터에 흐르는 정전기 전류에 의해 제1 전기장이 생성되고, 상기 제1 전기장에 의해 상기 발광 소자들이 상기 제1 전극 및 상기 제2 전극 상에 정렬되는 제1 정렬 단계 및 상기 제1 전극 및 상기 제2 전극에 각각 정렬 전압을 인가하여 상기 제1 전극 및 상기 제2 전극 상에 제2 전기장이 생성되고, 상기 제2 전기장에 의해 상기 발광 소자들이 정렬되는 제2 정렬 단계를 포함한다.
상기 제1 트랜지스터는 상기 제1 전극과 순방향 바이어스로 연결되고, 상기 제2 트랜지스터는 상기 제2 전극과 역방향 바이어스로 연결될 수 있다.
상기 제1 트랜지스터는 제1 드레인 전극이 상기 제1 전극과 연결되고 제1 소스 전극이 접지되며 제1 게이트 전극이 상기 제1 드레인 전극과 연결되고, 상기 제2 트랜지스터는 제2 드레인 전극이 상기 제2 전극과 연결되고 제2 소스 전극이 접지되며 제2 게이트 전극이 상기 제2 소스 전극과 연결될 수 있다.
상기 제1 정렬 단계에서, 상기 제1 전극에는 상기 제1 트랜지스터로 흐르는 제1 정전기 전류가 흐르고, 상기 제2 전극에서는 상기 제2 트랜지스터로부터 상기 제2 전압 배선으로 흐르는 제2 정전기 전류가 흐르며, 상기 발광 소자들은 상기 제1 전극 및 상기 제2 전극 상에 생성된 제1 전기장에 의해 양 단부가 각각 상기 제1 전극 및 상기 제2 전극 상에 놓이도록 정렬될 수 있다.
상기 제2 정렬 단계에서, 상기 제1 전압 배선에는 교류 전원이 인가되고 상기 제2 전압 배선은 접지될 수 있다.
상기 제2 정렬 단계에서, 상기 제1 전극과 상기 제2 전극 상에는 제2 전기장이 생성되고, 상기 발광 소자들은 제1 단부가 상기 제1 전극 상에 배치되고 제2 단부가 상기 제2 전극 상에 배치되도록 정렬될 수 있다.
상기 제2 정렬 단계는 상기 발광 소자들에 광을 조사하는 단계를 더 포함하고, 상기 정렬 전압은 상기 광이 조사된 상태에서 상기 제1 전극 및 상기 제2 전극에 인가될 수 있다.
상기 발광 소자는 제1 반도체층, 제2 반도체층 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층을 포함하고, 상기 제1 반도체층이 위치한 제1 단부는 상기 제1 전극 상에 배치되고, 상기 제2 반도체층이 위치한 제2 단부는 상기 제2 전극 상에 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 전극과 연결된 가상 회로를 포함하여, 잉크가 분사될 때 전극과의 표면 마찰에 의해 생성되는 정전기를 제거할 수 있다. 또한, 전극과 연결된 가상 회로에는 정전기들에 의한 정전기 전류가 흐를 수 있고, 그에 따라 생성되는 전기장에 의해 발광 소자들을 예비적으로 정렬하는 것이 가능하다. 일 실시예에 따른 표시 장치는 발광 소자들이 정전기에 의해 손상되는 것이 방지되면서, 정전기 전류를 활용한 예비적 정렬로 인하여 발광 소자들의 정렬도가 향상될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 표시 영역과 비표시 영역의 배치를 나타내는 평면도이다.
도 3은 일 실시예에 따른 표시 장치에 포함된 일 서브 화소의 등가 회로도이다.
도 4는 일 실시예에 따른 표시 장치에 포함된 일 화소를 나타내는 평면도이다.
도 5는 도 4의 제1 서브 화소를 나타내는 평면도이다.
도 6은 도 5의 Q1-Q1'선을 따라 자른 단면도이다.
도 7은 도 5의 Q2-Q2'선을 따라 자른 단면도이다.
도 8은 일 실시예에 따른 발광 소자의 개략도이다.
도 9는 일 실시예에 따른 표시 장치의 일 서브 화소에 배치된 전극들과 연결된 복수의 트랜지스터들의 배치를 나타내는 단면도이다.
도 10은 일 실시예에 따른 표시 장치의 복수의 전극들과 복수의 트랜지스터들의 연결을 나타내는 개략도이다.
도 11은 다른 실시예에 따른 표시 장치의 복수의 전극들과 복수의 트랜지스터들의 연결을 나타내는 개략도이다.
도 12 내지 도 17은 일 실시예에 따른 표시 장치의 제조 공정 중 일부분을 나타내는 개략도들이다.
도 18은 다른 실시예에 따른 표시 장치의 일 서브 화소에 배치된 전극들과 연결된 복수의 트랜지스터들의 배치를 나타내는 단면도이다.
도 19는 도 18의 표시 장치의 복수의 전극들과 복수의 트랜지스터들의 연결을 나타내는 개략도이다.
도 20 및 도 21은 다른 실시예에 따른 표시 장치의 복수의 전극들과 복수의 트랜지스터들의 연결을 나타내는 개략도들이다.
도 22는 다른 실시예에 따른 표시 장치의 제조 공정 중 일 단계를 나타내는 개략도이다.
도 23은 일 실시예에 따른 타일형 표시 장치를 나타내는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다. 각 화소(PX)에서 광이 방출되는 발광부의 형상은 평면도 상 직사각형 또는 정사각형일 수 있으나, 이에 제한되지 않는다. 상기 발광부의 형상은 각 변이 일 방향에 대해 기울어진 마름모 형상일 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 표시 영역과 비표시 영역의 배치를 나타내는 평면도이다.
도 2를 참조하면, 표시 장치(10)는 표시 영역(DPA)에서 복수의 행과 열을 따라 배열된 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)들은 표시 영역(DPA)의 제1 방향(DR1) 및 제2 방향(DR2)을 따라 순차적으로 배열될 수 있다. 또한, 표시 장치(10)는 복수의 화소(PX)들 사이의 차광 영역(BA)을 포함할 수 있다. 차광 영역(BA)은 서로 다른 화소(PX)들에서 방출되는 광들의 혼색을 방지할 수 있다.
표시 장치(10)의 각 화소(PX) 또는 서브 화소(SPXn, n은 1 내지 3의 정수)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따르면, 표시 장치(10)의 각 서브 화소(SPXn)는 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조일 수 있다. 이하에서는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소(PX) 구조가 적용될 수도 있다.
도 3은 일 실시예에 따른 일 서브 화소의 등가 회로도이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치(10)의 각 서브 화소(SPXn)는 발광 다이오드(EL) 이외에, 3개의 트랜지스터(DT, ST1, ST2)와 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 다이오드(EL)는 구동 트랜지스터(DT)를 통해 공급되는 전류에 따라 발광한다. 발광 다이오드(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 적어도 하나의 발광 소자를 포함한다. 상기 발광 소자는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 다이오드(EL)의 일 단은 구동 트랜지스터(DT)의 소스 전극에 연결되고, 타 단은 제1 전압 배선(VDL)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VSL)에 연결될 수 있다. 또한, 발광 다이오드(EL)의 타 단은 제1 스위칭 트랜지스터(ST1)의 소스 전극에 연결될 수 있다.
구동 트랜지스터(DT)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VDL)으로부터 발광 다이오드(EL)로 흐르는 전류를 조정한다. 일 예로, 구동 트랜지스터(DT)는 발광 다이오드(EL)의 구동을 위한 구동 트랜지스터일 수 있다. 구동 트랜지스터(DT)의 게이트 전극은 제1 스위칭 트랜지스터(ST1)의 소스 전극에 연결되고, 소스 전극은 발광 다이오드(EL)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VDL)에 연결될 수 있다.
제1 스위칭 트랜지스터(ST1)는 제1 스캔 라인(SL1)의 제1 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 구동 트랜지스터(DT)의 게이트 전극에 연결시킨다. 제1 스위칭 트랜지스터(ST1)의 게이트 전극은 제1 스캔 라인(SL1)에 연결되고, 소스 전극은 구동 트랜지스터(DT)의 게이트 전극에 연결되며, 드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제2 스위칭 트랜지스터(ST2)는 제2 스캔 라인(SL2)의 제2 스캔 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 다이오드(EL)의 일 단에 연결시킨다. 제2 스위칭 트랜지스터(ST2)의 게이트 전극은 제2 스캔 라인(SL2)에 연결되고, 드레인 전극은 초기화 전압 배선(VIL)에 연결되며, 소스 전극은 발광 다이오드(EL)의 일 단 또는 구동 트랜지스터(DT)의 소스 전극에 연결될 수 있다.
일 실시예에서, 각 트랜지스터(DT, ST1, ST2)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다. 또한, 트랜지스터(DT, ST1, ST2)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 각 트랜지스터(DT, ST1, ST2)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(DT, ST1, ST2)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차전압을 저장한다.
이하에서는 다른 도면을 더 참조하여 일 실시예에 따른 표시 장치(10)의 일 화소(PX)의 구조에 대하여 상세히 설명하기로 한다.
도 4는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 4를 참조하면, 표시 장치(10)의 복수의 화소(PX)들을 각각은 복수의 서브 화소(SPXn, n은 1 내지 3)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 발광하고, 제2 서브 화소(SPX2)는 제2 색의 광을 발광하며, 제3 서브 화소(SPX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)들은 동일한 색의 광을 발광할 수도 있다. 일 실시예에서, 각 서브 화소(SPXn)들은 청색의 광을 발광할 수 있다. 또한, 도 4에서는 하나의 화소(PX)가 3개의 서브 화소(SPXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(SPXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(SPXn)들은 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역은 발광 소자(ED)가 배치된 영역을 포함하여, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(SPXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
도면에서는 각 서브 화소(SPXn)의 발광 영역(EMA)들이 각각 실질적으로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(SPXn)의 각 발광 영역(EMA)들은 해당 서브 화소에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
또한, 각 서브 화소(SPXn)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 서브 영역(SA)은 발광 영역(EMA)의 제1 방향(DR1) 일 측에 배치되어 제1 방향(DR1)으로 이웃하는 서브 화소(SPXn)들의 발광 영역(EMA)들 사이에 배치될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들과 서브 영역(SA)들은 각각 제2 방향(DR2)으로 반복 배열되되, 발광 영역(EMA)과 서브 영역(SA)은 제1 방향(DR1)으로 교대 배열될 수 있다. 다만, 이에 제한되지 않고, 복수의 화소(PX)들에서 발광 영역(EMA)들과 서브 영역(SA)들은 도 4와 다른 배열을 가질 수도 있다.
서브 영역(SA)들 및 발광 영역(EMA)들 사이에는 제2 뱅크(BNL2)가 배치되고, 이들 사이의 간격은 제2 뱅크(BNL2)의 폭에 따라 달라질 수 있다. 서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(SPXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 서로 다른 서브 화소(SPXn)에 배치되는 전극(RME)들은 서브 영역(SA)의 분리부(ROP) 서로 분리되어 배치될 수 있다.
제2 뱅크(BNL2)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 제2 뱅크(BNL2)는 각 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 또한, 제2 뱅크(BNL2)는 서브 화소(SPXn)마다 배치된 발광 영역(EMA)을 둘러싸도록 배치되어 이들을 구분할 수 있다.
도 5는 도 3의 제1 서브 화소를 나타내는 평면도이다. 도 6은 도 5의 Q1-Q1'선을 따라 자른 단면도이다. 도 7은 도 5의 Q2-Q2'선을 따라 자른 단면도이다. 도 5는 일 화소(PX)에 포함된 제1 서브 화소(SPX1)를 도시하고 있고, 도 6은 제1 서브 화소(SPX1)에 배치된 다른 발광 소자(ED)의 양 단부를 가로지르는 단면을 도시하고 있다. 도 7은 제1 서브 화소(SPX1)에서 복수의 컨택부(CT1, CT2)들을 가로지르는 단면을 도시하고 있다.
도 4에 결부하여 도 5 내지 도 7을 참조하면, 표시 장치(10)는 제1 기판(SUB), 및 제1 기판(SUB) 상에 배치되는 액티브층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층(CCL)과 표시 소자층을 구성할 수 있다.
제1 기판(SUB)은 절연 기판일 수 있다. 제1 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
제1 도전층은 제1 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(CAS)을 포함하고, 하부 금속층(CAS)은 구동 트랜지스터(DT)의 액티브층(ACT_DT)과 중첩하도록 배치된다. 하부 금속층(CAS)은 광을 차단하는 재료를 포함하여, 구동 트랜지스터(DT)의 액티브층(ACT_DT)에 광이 입사되는 것을 방지할 수 있다. 다만, 하부 금속층(CAS)은 생략될 수 있다.
버퍼층(BL)은 하부 금속층(CAS) 및 제1 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 제1 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
액티브층은 버퍼층(BL) 상에 배치된다. 반도체층은 구동 트랜지스터(DT)의 액티브층(ACT_DT)을 포함할 수 있다. 구동 트랜지스터(DT)의 액티브층(ACT_DT)은 후술하는 제2 도전층의 게이트 전극(G_DT)과 부분적으로 중첩하도록 배치될 수 있다.
액티브층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 액티브층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
도면에서는 표시 장치(10)의 서브 화소(SPXn)에 하나의 구동 트랜지스터(DT)가 배치된 것을 예시하고 있으나, 이에 제한되지 않고 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다.
제1 게이트 절연층(GI)은 액티브층 및 버퍼층(BL)상에 배치된다. 제1 게이트 절연층(GI)은 구동 트랜지스터(DT)의 게이트 절연막의 역할을 할 수 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 구동 트랜지스터(DT)의 게이트 전극(G_DT)을 포함할 수 있다. 게이트 전극(G_DT)은 액티브층(ACT_DT)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 제1 전압 배선(VDL)과 제2 전압 배선(VSL), 및 복수의 전극 패턴(CDP1, CDP2)들을 포함할 수 있다.
제1 전압 배선(VDL)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VSL)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VDL)은 일부분이 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 구동 트랜지스터(DT)의 액티브층(ACT_DT)과 접촉할 수 있다. 제1 전압 배선(VDL)은 구동 트랜지스터(DT)의 제1 드레인 전극(D_DT)의 역할을 할 수 있다.
몇몇 실시예에서, 제1 전압 배선(VDL)은 각각 제1 전원 전압이 인가될 수 있고, 구동 트랜지스터(DT)는 제1 전압 배선(VDL)과 연결될 수도 있다. 이 경우, 제1 전압 배선(VDL)은 구동 트랜지스터(DT)의 제1 드레인 전극(D_DT)의 역할을 할 수 있다.
제1 전극 패턴(CDP1)은 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 구동 트랜지스터(DT)의 액티브층(ACT_DT)과 접촉할 수 있다. 또한, 제1 전극 패턴(CDP1)은 다른 컨택홀을 통해 하부 금속층(CAS)과 접촉할 수 있다. 제1 전극 패턴(CDP1)은 구동 트랜지스터(DT)의 제1 소스 전극(S_DT)의 역할을 할 수 있다.
제2 전극 패턴(CDP2)은 제1 전극 패턴(CDP1)을 통해 구동 트랜지스터(DT)와 전기적으로 연결될 수 있다. 도면에서는 제1 전극 패턴(CDP1)과 제2 전극 패턴(CDP2)이 서로 이격되어 배치된 것이 예시되어 있으나, 제1 전극 패턴(CDP1)과 제2 전극 패턴(CDP2)은 직접, 또는 다른 층의 패턴을 통해 서로 연결될 수 있다. 몇몇 실시예에서, 제2 전극 패턴(CDP2)은 제1 전극 패턴(CDP1)과 일체화되어 하나의 패턴을 형성할 수도 있다. 제2 전극 패턴(CDP2)은 제1 전극(RME1)과도 연결되며, 구동 트랜지스터(DT)는 제1 전압 배선(VDL)으로부터 인가되는 제1 전원 전압을 제1 전극(RME1)으로 전달할 수 있다.
한편, 도면에서는 제1 전극 패턴(CDP1)과 제2 전극 패턴(CDP2)이 동일한 층에 형성된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제2 전극 패턴(CDP2)은 제1 전극 패턴(CDP1)과 다른 도전층, 예컨대 제3 도전층과 몇몇 절연층을 사이에 두고 제3 도전층 상에 배치된 제4 도전층으로 형성될 수도 있다. 이 경우, 제1 전압 배선(VDL) 및 제2 전압 배선(VSL)도 제3 도전층이 아닌 제4 도전층으로 형성될 수 있고, 제1 전압 배선(VDL)은 다른 도전 패턴을 통해 구동 트랜지스터(DT)의 드레인 전극(D_DT)과 전기적으로 연결될 수 있다. 또한, 도면에 도시되지 않았으나, 제2 도전층 및 제3 도전층은 각각 스토리지 커패시터의 정전 용량 전극을 더 포함할 수 있다. 상기 스토리지 커패시터의 정전 용량 전극들은 각각 서로 다른 층에 배치되어, 이들 사이의 제1 층간 절연층(IL1)에서 커패시터를 형성할 수 있다. 몇몇 실시예에서, 상기 스토리지 커패시터의 정전 용량 전극들은 각각 구동 트랜지스터(DT)의 게이트 전극(G_DT) 및 소스 전극(S_DT)과 일체화되어 형성될 수 있다. 다만, 이에 제한되지 않는다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 및 제1 층간 절연층(IL1)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 및 제1 층간 절연층(IL1)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 및 제1 층간 절연층(IL1)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다. 또한, 몇몇 실시예에서, 제1 층간 절연층(IL1)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.
제2 도전층, 및 제3 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
비아층(VIA)은 제3 도전층 상에 배치된다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
비아층(VIA) 상에는 복수의 전극(RME; RME1, RME2)들과 복수의 제1 뱅크(BNL1)들 및 제2 뱅크(BNL2), 복수의 발광 소자(ED)들과 복수의 연결 전극(CNE; CNE1, CNE2)들이 배치된다. 또한, 비아층(VIA) 상에는 복수의 절연층(PAS1, PAS2, PAS3)들이 배치될 수 있다.
복수의 제1 뱅크(BNL1)들은 비아층(VIA) 상에 직접 배치될 수 있다. 제1 뱅크(BNL1)들은 제1 방향(DR1)으로 연장된 형상을 갖고 서로 제2 방향(DR2)으로 이격될 수 있다. 예를 들어, 제1 뱅크(BNL1)는 발광 영역(EMA)에서 제1 방향(DR1)으로 연장되고, 발광 영역(EMA)을 중심부를 기준으로 제2 방향(DR2) 양 측에 각각 배치될 수 있다. 제1 뱅크(BNL1)들은 서로 제2 방향(DR2)으로 이격되고, 이들 사이에는 복수의 발광 소자(ED)들이 배치될 수 있다.
제1 뱅크(BNL1)들은 제1 방향(DR1)으로 연장된 길이가 제2 뱅크(BNL2)에 의해 둘러싸인 발광 영역(EMA)의 제1 방향(DR1) 길이보다 작을 수 있다. 제1 뱅크(BNL1)들은 표시 영역(DPA) 전면에서 서브 화소(SPXn)의 발광 영역(EMA) 내에 배치되어 좁은 폭을 갖고 일 방향으로 연장된 섬형의 패턴을 형성할 수 있다.
제1 뱅크(BNL1)는 비아층(VIA)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 뱅크(BNL1)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 제1 뱅크(BNL1) 상에 배치되는 전극(RME)에서 반사되어 비아층(VIA)의 상부 방향으로 출사될 수 있다. 다만, 이에 제한되지 않고 제1 뱅크(BNL1)는 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 제1 뱅크(BNL1)는 폴리이미드(PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(RME)들은 일 방향으로 연장된 형상으로 각 서브 화소(SPXn)마다 배치된다. 복수의 전극(RME)들은 제1 방향(DR1)으로 연장되어 적어도 서브 화소(SPXn)의 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치될 수 있으며, 이들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다.
각 서브 화소(SPXn)에는 서로 제2 방향(DR2)으로 이격된 제1 전극(RME1) 및 제2 전극(RME2)이 배치될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 발광 영역(EMA)에서 제1 방향(DR1)으로 이격되어 배치되고, 제2 뱅크(BNL2)를 넘어 해당 서브 화소(SPXn) 및 제1 방향(DR1)으로 이웃한 다른 서브 화소(SPXn)의 서브 영역(SA)에 부분적으로 배치될 수 있다. 서로 다른 서브 화소(SPXn)의 제1 전극(RME1)과 제2 전극(RME2)은 어느 한 서브 화소(SPXn)의 서브 영역(SA) 내에 위치한 분리부(ROP)를 기준으로 서로 이격될 수 있다.
이러한 전극(RME)의 배치는 제1 방향(DR1)으로 연장된 하나의 전극 라인으로 형성되었다가 발광 소자(ED)들을 배치한 뒤 후속 공정에서 상기 전극 라인을 분리함으로써 형성될 수 있다. 전극 라인은 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위해 서브 화소(SPXn) 내에 전계를 생성하는 데에 활용될 수 있다. 발광 소자(ED)들을 정렬시킨 뒤 전극 라인을 분리부(ROP)에서 분리하여 서로 제1 방향(DR1)으로 이격된 복수의 전극(RME)들을 형성할 수 있다.
제1 전극(RME1)과 제2 전극(RME2)은 각각 서로 다른 제1 뱅크(BNL1) 상에 배치될 수 있다. 제1 전극(RME1)은 발광 영역(EMA)의 중심을 기준으로 좌측에 배치되고, 일부분이 좌측에 배치된 제1 뱅크(BNL1) 상에 배치될 수 있다. 제2 전극(RME2)은 제1 전극(RME1)과 제2 방향(DR2)으로 이격되어 발광 영역(EMA)의 중심을 기준으로 우측에 배치된다. 제2 전극(RME2)은 일부분이 우측에 배치된 제1 뱅크(BNL1) 상에 배치될 수 있다.
복수의 전극(RME)들은 적어도 제1 뱅크(BNL1)의 경사진 측면 상에 배치될 수 있다. 일 실시예에서, 복수의 전극(RME)들의 제2 방향(DR2)으로 측정된 폭은 제1 뱅크(BNL1) 또는 제2 뱅크(BNL2)의 제2 방향(DR2)으로 측정된 폭보다 작을 수 있다. 각 전극(RME)들은 적어도 제1 뱅크(BNL1)의 일 측면은 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
또한, 복수의 전극(RME)들이 제2 방향(DR2)으로 이격된 간격은 제1 뱅크(BNL1)들 사이의 간격보다 좁을 수 있다. 각 전극(RME)들은 적어도 일부 영역이 비아층(VIA) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
제1 전극(RME1)과 제2 전극(RME2)은 각각 제2 뱅크(BNL2)와 중첩된 부분에 형성된 제1 전극 컨택홀(CTD) 및 제2 전극 컨택홀(CTS)을 통해 제3 도전층과 연결될 수 있다. 제1 전극(RME1)은 그 하부의 비아층(VIA)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제2 전극 패턴(CDP2)과 접촉할 수 있다. 제2 전극(RME2)은 그 하부의 비아층(VIA)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VSL)과 접촉할 수 있다. 제1 전극(RME1)은 제2 전극 패턴(CDP2) 및 제1 전극 패턴(CDP1)을 통해 구동 트랜지스터(DT)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VSL)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다.
다만, 이에 제한되지 않으며, 몇몇 실시예에서 제1 전극(RME1)이 제2 전압 배선(VSL)과 전기적으로 연결되고, 제2 전극(RME2)이 제1 전압 배선(VDL)과 전기적으로 연결될 수 있다. 이는 후술할 바와 같이 발광 소자(ED)들의 정렬에 활용된 배선의 종류에 따라 해당 서브 화소(SPXn)의 전극 배치, 발광 소자(ED)들의 배치와 함께 달라질 수 있다. 또한, 도면에서는 제1 전극 컨택홀(CTD)과 제2 전극 컨택홀(CTS)이 제2 뱅크(BNL2)의 하부에 위치한 것이 예시되어 있으나, 이에 제한되지 않고 다른 영역에 형성될 수 있다. 예컨대, 제1 전극 컨택홀(CTD)과 제2 전극 컨택홀(CTS)은 발광 영역(EMA) 또는 서브 영역(SA) 내에 형성될 수도 있다.
복수의 전극(RME)들은 발광 소자(ED)와 전기적으로 연결될 수 있다. 각 전극(RME)들은 후술하는 연결 전극(CNE; CNE1, CNE2)을 통해 발광 소자(ED)와 연결될 수 있고, 하부의 도전층으로부터 인가되는 전기 신호를 발광 소자(ED)에 전달할 수 있다.
복수의 전극(RME)들 각각은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 전극(RME)은 발광 소자(ED)에서 방출되어 제1 뱅크(BNL1)의 측면으로 진행하는 광을 각 서브 화소(SPXn)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 각 전극(RME)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(PAS1)은 비아층(VIA) 및 복수의 전극(RME)들 상에 배치된다. 제1 절연층(PAS1)은 복수의 전극(RME)들을 전면적으로 덮도록 배치되며, 이들을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제2 방향(DR2)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다.
제1 절연층(PAS1)은 각 전극(RME)들의 상면 일부를 노출하는 복수의 컨택부(CT1, CT2)들을 포함할 수 있다. 복수의 컨택부(CT1, CT2)들은 제1 절연층(PAS1)을 관통하며, 후술하는 연결 전극(CNE)들은 컨택부(CT1, CT2)들을 통해 노출된 전극(RME)과 접촉할 수 있다.
제2 뱅크(BNL2)는 제1 절연층(PAS1) 상에 배치될 수 있다. 제2 뱅크(BNL2)는 평면도 상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있고, 각 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 또한, 제2 뱅크(BNL2)는 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸도록 배치되며, 제2 뱅크(BNL2)가 구획하며 개구하는 영역이 각각 발광 영역(EMA)과 서브 영역(SA)일 수 있다.
제2 뱅크(BNL2)는 일정 높이를 가질 수 있고, 몇몇 실시예에서, 제2 뱅크(BNL2)는 상면의 높이가 제1 뱅크(BNL1)보다 높을 수 있고, 그 두께는 제1 뱅크(BNL1)와 같거나 더 클 수 있다. 제2 뱅크(BNL2)는 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPXn)로 넘치는 것을 방지할 수 있다. 제2 뱅크(BNL2)는 다른 서브 화소(SPXn)마다 다른 발광 소자(ED)들이 분산된 잉크가 서로 혼합되는 것을 방지할 수 있다. 제2 뱅크(BNL2)는 제1 뱅크(BNL1)와 같이 폴리이미드를 포함할 수 있으나, 이에 제한되는 것은 아니다.
복수의 발광 소자(ED)들은 제1 절연층(PAS1) 상에 배치될 수 있다. 발광 소자(ED)는 제1 기판(SUB)의 상면에 평행한 방향으로 배치된 복수의 층들을 포함할 수 있다. 표시 장치(10)의 발광 소자(ED)는 연장된 일 방향이 제1 기판(SUB)과 평행하도록 배치되고, 발광 소자(ED)에 포함된 복수의 반도체층들은 제1 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 층들은 제1 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
복수의 발광 소자(ED)들은 제1 뱅크(BNL1)들 사이에서, 제2 방향(DR2)으로 이격된 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)들은 각 전극(RME)들이 연장된 제1 방향(DR1)을 따라 서로 이격되어 배치되며 실질적으로 서로 평행하게 정렬될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있고, 연장된 길이가 제2 방향(DR2)으로 이격된 전극(RME)들 사이의 간격보다 길 수 있다. 발광 소자(ED)들은 양 단부가 서로 다른 전극(RME)들 상에 놓이도록 배치되고, 각 전극(RME)들이 연장된 방향과 발광 소자(ED)가 연장된 방향은 실질적으로 수직을 이루도록 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)는 각 전극(RME)들이 연장된 방향에 비스듬히 배치될 수도 있다.
각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 상기 반도체층을 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 동일한 색의 광을 방출할 수 있다. 또한, 발광 소자(ED)는 서로 다른 도전형으로 도핑된 반도체층들을 포함하여 전극(RME) 상에 생성되는 전계에 의해 일 단부가 특정 방향을 향하도록 배향될 수 있다.
발광 소자(ED)들은 복수의 반도체층을 포함하고, 어느 한 반도체층을 기준으로 제1 단부와 그 반대편 제2 단부가 정의될 수 있다. 발광 소자(ED)는 제1 단부가 제1 전극(RME1) 상에 배치되고 제2 단부가 제2 전극(RME2) 상에 배치될 수 있다. 발광 소자(ED)는 제1 단부가 향하는 방향이 제2 방향(DR2) 타 측인 좌측을 향할 수 있다.
발광 소자(ED)들은 연결 전극(CNE: CNE1, CNE2)들과 접촉하여 전극(RME)과 전기적으로 연결될 수 있다. 발광 소자(ED)는 연장된 일 방향측 단부면에는 반도체층 일부가 노출되기 때문에, 상기 노출된 반도체층은 연결 전극(CNE)과 접촉할 수 있다. 각 발광 소자(ED)들은 연결 전극(CNE)들을 통해 전극(RME) 또는 비아층(VIA) 하부의 도전층들과 전기적으로 연결될 수 있고, 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다.
제2 절연층(PAS2)은 복수의 발광 소자(ED)들 상에 배치될 수 있다. 일 예로, 제2 절연층(PAS2)은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(ED)의 양 측, 또는 양 단부는 덮지 않도록 배치된다. 제2 절연층(PAS2) 중 발광 소자(ED) 상에 배치된 부분은 평면도상 제1 절연층(PAS1) 상에서 제1 방향(DR1)으로 연장되어 배치됨으로써 각 서브 화소(SPXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)은 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 고정시킬 수 있다. 또한, 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제1 절연층(PAS1) 사이의 공간을 채우도록 배치될 수도 있다.
또한, 제2 절연층(PAS2)은 제1 뱅크(BNL1) 및 제2 뱅크(BNL2) 상에도 배치될 수 있다. 제2 절연층(PAS2)은 제1 절연층(PAS1) 상에 배치되되, 발광 소자(ED)의 양 측과 함께 전극(RME)들이 배치된 부분 일부를 노출하도록 배치될 수 있다. 이러한 제2 절연층(PAS2)의 형상은 표시 장치(10)의 제조 공정 중 제1 절연층(PAS1) 상에 전면적으로 배치되었다가 발광 소자(ED)의 양 측을 노출하도록 제거하는 공정에 의해 형성된 것일 수 있다.
제2 절연층(PAS2)은 서브 영역(SA)에도 부분적으로 배치될 수 있다. 발광 소자(ED)들을 배치한 뒤 전극 라인을 분리하는 공정에서 제1 절연층(PAS1) 및 제2 절연층(PAS2)도 부분적으로 제거될 수 있고, 분리부(ROP)에서는 비아층(VIA) 일부가 노출될 수도 있다. 비아층(VIA)의 노출된 부분 상에는 제3 절연층(PAS3)이 직접 배치될 수 있다.
제2 절연층(PAS2) 상에는 복수의 연결 전극(CNE; CNE1, CNE2)들과 제3 절연층(PAS3)이 배치될 수 있다.
복수의 연결 전극(CNE)들은 발광 소자(ED)들 및 전극(RME) 상에 배치된다. 또한, 연결 전극(CNE)들은 부분적으로 제2 절연층(PAS2) 상에 배치되며 다른 연결 전극(CNE)과 제2 절연층(PAS2) 및 제3 절연층(PAS3)에 의해 상호 절연될 수 있다. 복수의 연결 전극(CNE)들은 각각 발광 소자(ED) 및 전극(RME)들과 접촉할 수 있다. 연결 전극(CNE)은 발광 소자(ED)의 양 단부면에 노출된 반도체층과 직접 접촉할 수 있고, 제1 절연층(PAS1)을 관통하는 컨택부(CT1, CT2)를 통해 전극(RME)들 중 적어도 어느 하나와 접촉할 수 있다. 발광 소자(ED)의 양 단부는 복수의 연결 전극(CNE1, CNE2)들을 통해 전극(RME)과 전기적으로 연결될 수 있다.
제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)의 상면을 노출하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉하며 발광 소자(ED)들의 제1 단부와 접촉할 수 있다. 제2 연결 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)의 상면을 노출하는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉하며 발광 소자(ED)들의 제2 단부와 접촉할 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 제1 전극(RME1) 또는 제2 전극(RME2)으로 인가된 전기 신호를 발광 소자(ED)의 어느 일 단부로 전달할 수 있다.
각 연결 전극(CNE)들은 평면도 상 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)은 서로 직접 연결되지 않도록 일정 간격 이격될 수 있다. 서로 다른 연결 전극(CNE)들은 서로 이격되어 상호 연결되지 않을 수 있고, 이에 더하여 이들 사이에 배치된 제3 절연층(PAS3)에 의해 상호 절연될 수 있다.
복수의 컨택부(CT1, CT2)들은 발광 소자(ED)들과 제2 방향(DR2)으로 중첩하지 않도록 배치될 수 있다. 예를 들어, 각 컨택부(CT1, CT2)들은 복수의 발광 소자(ED)들이 배치되는 영역과 제1 방향(DR1)으로 이격되어 형성될 수 있다. 도면에서는 복수의 컨택부(CT1, CT2)들이 서브 영역(SA)에 배치된 것이 예시되어 있으나, 이에 제한되지 않고 복수의 컨택부(CT1, CT2)들은 발광 영역(EMA) 내에서 발광 소자(ED)들이 배치되지 않는 부분에 형성될 수 있다.
연결 전극(CNE)들은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 연결 전극(CNE)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 연결 전극(CNE)을 투과하여 전극(RME)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
제3 절연층(PAS3)은 제2 연결 전극(CNE2)과 제2 절연층(PAS2) 상에 배치된다. 제3 절연층(PAS3)은 제2 절연층(PAS2) 상에 전면적으로 배치되어 제2 연결 전극(CNE2)을 덮도록 배치되고, 제1 연결 전극(CNE1)은 제3 절연층(PAS3) 상에 배치될 수 있다. 제3 절연층(PAS3)은 제1 연결 전극(CNE1)이 배치된 영역을 제외하고 비아층(VIA) 상에 전면적으로 배치될 수 있다. 즉, 제3 절연층(PAS3)은 제1 절연층(PAS1), 및 제2 절연층(PAS2)에 더하여 제1 뱅크(BNL1) 및 제2 뱅크(BNL2) 상에도 배치될 수 있다. 제3 절연층(PAS3)은 제1 연결 전극(CNE1)이 제2 연결 전극(CNE2)과 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다.
몇몇 실시예에서, 표시 장치(10)는 제3 절연층(PAS3)이 생략될 수 있다. 이에 따라, 복수의 연결 전극(CNE)들은 각각 제2 절연층(PAS2) 상에 직접 배치되어 실질적으로 서로 동일한 층에 배치될 수도 있다.
한편, 도면으로 도시하지 않았으나, 제1 연결 전극(CNE1) 및 제3 절연층(PAS3) 상에는 다른 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(SUB) 상에 배치된 부재들을 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
도 8은 일 실시예에 따른 발광 소자의 개략도이다.
도 8을 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn 등일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx) 등을 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
상술한 바와 같이, 표시 장치(10)는 복수의 발광 소자(ED)들이 전극(RME1, RME2)들 상에 배치된다. 일 실시예에서, 발광 소자(ED)들은 잉크 내에 분산된 상태로 준비되고, 표시 장치(10)는 발광 소자(ED)들을 포함한 잉크를 잉크젯 프린팅(Inkjet printing) 장치를 이용한 프린팅 공정으로 제조될 수 있다. 발광 소자(ED)들을 포함한 잉크는 전극(RME) 상에 분사되고, 전극(RME)에는 정렬 전압이 인가되어 발광 소자(ED)들은 상기 정렬 전압이 생성하는 전기장에 의해 배향 방향 및 위치가 변하면서 전극(RME) 상에 배치될 수 있다.
발광 소자(ED)를 포함한 잉크의 용매 분자가 회로층(CCL)과 전기적으로 연결된 전극(RME) 상에 안착되면, 전극(RME)들의 표면과의 마찰에 의해 정전기가 발생할 수 있다. 상기 정전기는 발광 소자(ED)들의 정방향 정렬을 방해하거나 발광 소자(ED)의 발광층(36)에 손상을 줄 수 있다. 일 실시예에 따른 표시 장치(10)는 제조 공정의 잉크젯 프린팅 공정에서 전극(RME)들 상에 생성될 수 있는 정전기를 제거하는 가상 회로를 더 포함할 수 있고, 정전기에 의한 발광 소자(ED) 오정렬 및 손상을 방지할 수 있다.
도 9는 일 실시예에 따른 표시 장치의 일 서브 화소에 배치된 전극들과 연결된 복수의 트랜지스터들의 배치를 나타내는 단면도이다. 도 10은 일 실시예에 따른 표시 장치의 복수의 전극들과 복수의 트랜지스터들의 연결을 나타내는 개략도이다.
도 9 및 도 10을 참조하면, 일 실시예에 따른 표시 장치(10)는 전극(RME)과 연결된 복수의 트랜지스터(T1, T2)들을 포함할 수 있다. 표시 장치(10)는 제1 전극(RME1)과 전기적으로 연결된 제1 트랜지스터(T1), 및 제2 전극(RME2)과 전기적으로 연결된 제2 트랜지스터(T2)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 액티브층(ACT1), 제1 게이트 전극(G1), 제1 소스 전극(S1) 및 제1 드레인 전극(D1)을 포함한다. 제2 트랜지스터(T2)는 제2 액티브층(ACT2), 제2 게이트 전극(G2), 제2 소스 전극(S2) 및 제2 드레인 전극(D2)을 포함한다. 제1 액티브층(ACT1)과 제2 액티브층(ACT2)은 구동 트랜지스터(DT)의 액티브층(ACT_DT)과 동일하게 버퍼층(BI) 상에 배치된다. 제1 게이트 전극(G1)과 제2 게이트 전극(G2)은 제1 게이트 절연층(GI) 상에 배치된 제2 도전층으로 이루어지고, 소스 전극(S1, S2)들 및 드레인 전극(D1, D2)들은 각각 제1 층간 절연층(IL1) 상에 배치된 제3 도전층으로 이루어질 수 있다. 즉, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 구동 트랜지스터(DT)와 동일한 층에 배치될 수 있다.
제1 전극(RME1)은 제1 트랜지스터(T1)의 일 전극과 연결되고, 제2 전극(RME2)은 제2 트랜지스터(T2)의 일 단과 연결될 수 있다. 각 전극(RME1, RME2)들은 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)와 직접 연결되거나 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(RME1)은 비아층(VIA)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 드레인 전극(D1)과 직접 연결되고, 제2 전극(RME2)은 비아층(VIA)을 관통하는 컨택홀을 통해 제2 트랜지스터(T2)의 제2 드레인 전극(D2)과 직접 연결될 수 있다. 다만, 이에 제한되지 않으며, 제1 전극(RME1)과 제2 전극(RME2)은 각 트랜지스터(T1, T2)들과 직접 연결되지 않고 다른 소자, 예컨대 커패시터를 사이에 두고 전기적으로 연결될 수 있고, 각 트랜지스터(T1, T2)의 드레인 전극(D1, D2)이 아닌 소스 전극(S1, S2)과 연결될 수도 있다.
본 명세서에서 '연결'의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로써 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
제1 트랜지스터(T1)와 제2 트랜지스터(T2)는 각각 제1 전극(RME1)과 제2 전극(RME2)에 연결되어 표시 장치(10)의 제조 공정 중 전극(RME)들 상에 발생하는 정전기를 일 방향으로 흐르게 할 수 있다. 전극(RME)들 상에 정전기가 발생하면 잉크 내에 분산된 발광 소자(ED)들은 정전기에 의하여 발광층(36)이 손상되거나 원하는 위치로 정렬되지 않을 수 있다. 제1 트랜지스터(T1)와 제2 트랜지스터(T2)는 상기 정전기를 일 방향으로 흐르게 함으로써 발광 소자(ED)들이 정전기에 의해 손상되지 않도록 방지할 수 있다.
또한, 일 실시예에 따르면, 제1 트랜지스터(T1)와 제2 트랜지스터(T2)는 각각 제1 전극(RME1) 및 제2 전극(RME2)과 연결 방향이 서로 반대 방향일 수 있고, 상기 정전기들이 흐르는 방향도 서로 반대 방향일 수 있다. 예를 들어, 제1 트랜지스터(T1)는 제1 전극(RME1)과 순방향 바이어스(Forward bias)로 연결되고, 제2 트랜지스터(T2)는 제2 전극(RME2)과 역방향 바이어스(Reverse bias)로 연결될 수 있다. 제1 전극(RME1)에 생성된 정전기는 순방향 바이어스로 연결된 제1 트랜지스터(T1)를 향하도록 흐를 수 있고, 제2 전극(RME2)에 생성된 정전기는 역방향 바이어스로 연결된 제2 트랜지스터(T2)의 반대 방향으로 흐를 수 있다. 상술한 바와 같이 제1 전극(RME1)과 제2 전극(RME2)은 제1 전압 배선(VDL) 및 제2 전압 배선(VSL)과 전기적으로 연결되므로, 각 전극(RME1, RME2)들을 사이에 두고 각 트랜지스터(T1, T2)들과 전압 배선(VDL, VSL)들 사이에서는 서로 반대 방향으로 흐르는 정전기 전류가 발생할 수 있다. 서로 다른 방향으로 흐르는 정전기 전류는 전위 차이가 발생하여 전극(RME1, RME2)들 상에 정전기 전계가 생성될 수 있고, 이는 발광 소자(ED)들의 초기 정렬에 활용될 수 있다. 이에 대한 설명은 다른 도면을 참조하여 후술하기로 한다.
일 실시예에 따르면, 제1 트랜지스터(T1)와 제2 트랜지스터(T2)는 일 단이 전극(RME1, RME2)과 연결되고 타 단은 접지(Ground)되며, 게이트 전극(G1, G2)은 각 트랜지스터(T1, T2)들은 순방향 또는 역방향 바이어스 연결을 위해 일 단 또는 타 단과 연결될 수 있다. 즉, 각 트랜지스터(T1, T2)들의 게이트 전극(G1, G2)은 전극(RME1, RME2)과 연결된 일 단, 또는 접지된 타 단과 등전위를 가질 수 있고, 연결된 전극에 따라 순방향 바이어스 또는 역방향 바이어스가 결정될 수 있다.
일 실시예에서, 제1 트랜지스터(T1)는 일 단이 제1 전극(RME1)과 연결되고 타 단이 접지되며, 제1 게이트 전극(G1)이 일 단과 연결되어 순방향 바이어스 상태로 연결될 수 있다. 제2 트랜지스터(T2)는 일 단이 제2 전극(RME2)과 연결되고 타 단이 접지되며, 제2 게이트 전극(G2)이 타 단과 연결되어 역방향 바이어스 상태로 연결될 수 있다. 제1 트랜지스터(T1)는 제1 전극(RME1)과 연결된 일 단이 제1 드레인 전극(D1)인 경우, 제1 게이트 전극(G1)이 제1 드레인 전극(D1)과 연결되어 턴-온 상태가 될 수 있다. 제2 트랜지스터(T2)는 제2 전극(RME2)과 연결된 일 단이 제2 드레인 전극(D2)인 경우, 제2 게이트 전극(G2)은 접지된 제2 소스 전극(S2)과 연결되고 턴-오프 상태가 될 수 있다.
표시 장치(10)의 제조 공정에서 전극(RME)들 상에 잉크가 토출되면, 제1 전극(RME1) 상에 생성된 정전기는 턴-온 상태의 제1 트랜지스터(T1)가 순방향 바이어스 연결됨에 따라 제1 트랜지스터(T1)의 제1 소스 전극(S1)으로 흐를 수 있다. 제2 전극(RME2) 상에 생성된 정전기는 턴-오프 상태의 제2 트랜지스터(T2)가 역방향 바이어스 연결됨에 따라 제2 트랜지스터(T2)로부터 제2 전압 배선(VSL)으로 흐를 수 있다. 표시 장치(10)는 각 전극(RME) 상에 토출된 잉크에 의해 생성된 정전기를 트랜지스터(T1, T2)를 통해 일 방향으로 흐르게 함으로써, 발광 소자(ED)들이 상기 정전기에 의해 손상되는 것을 방지할 수 있다.
한편, 제1 트랜지스터(T1)와 제2 트랜지스터(T2)는 표시 장치(10)의 각 서브 화소(SPXn)에 포함된 구동 회로와는 무관한 트랜지스터들일 수 있다. 표시 장치(10)의 구동 시에는 도 3에 도시된 등가회로도와 같이 구동 트랜지스터(DT)와 복수의 스위칭 트랜지스터(ST1, ST2)들이 동작할 수 있다. 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 후술할 바와 같이 표시 장치(10)의 제조 공정 중 발생하는 정전기들이 일 방향으로 흐르도록 순방향 또는 역방향 바이어스 연결을 구성하는 반면, 표시 장치(10)의 구동 회로 동작 중에는 각 트랜지스터(T1, T2)들이 영향을 주지 않도록 그 소자의 특성 및 크기가 제어될 수 있다. 즉, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 표시 장치(10)의 구동 회로의 동작에 관여하지 않는 반면, 제조 공정에서 발생하는 정전기를 제어할 수 있을 정도의 소자 크기를 가질 수 있다.
도면에서는 제1 트랜지스터(T1)와 제2 트랜지스터(T2)가 n-타입(n-type) 트랜지스터로서, 전극(RME)과 연결된 일 단이 드레인 전극(D1, D2)인 것이 예시되어 있다. 다만, 이에 제한되지 않으며, 제1 트랜지스터(T1)와 제2 트랜지스터(T2)는 표시 장치(10)의 액티브층을 이루는 재료에 따라 p-타입(p-type) 트랜지스터일 수 있고, 이 경우 전극(RME)과 연결된 일 단이 소스 전극(S1, S2)일 수도 있다.
도 11은 다른 실시예에 따른 표시 장치의 복수의 전극들과 복수의 트랜지스터들의 연결을 나타내는 개략도이다.
도 11을 참조하면, 일 실시예에 따른 표시 장치(10)는 p타입 트랜지스터인 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함하고, 각 트랜지스터(T1, T2)들은 소스 전극(S1, S2)이 전극(RME)들과 연결되고 드레인 전극(D1, D2)은 접지될 수 있다. 제1 트랜지스터(T1)와 제2 트랜지스터(T2)는 표시 장치(10)의 액티브층이 p타입 반도체층으로 이루어질 경우, 각각 p타입 트랜지스터일 수 있고, 전극(RME) 및 접지된 양 단이 도 10의 실시예와 반대일 수 있다. 제1 트랜지스터(T1)는 제1 전극(RME1)과 순방향 바이어스 연결이 되도록 제1 게이트 전극(G1)이 제1 드레인 전극(D1)과 연결되어 접지되고, 제2 트랜지스터(T2)는 제2 전극(RME2)과 역방향 바이어스 연결이 되도록 제2 게이트 전극(G2)이 제2 소스 전극(S2)과 연결될 수 있다.
한편, 도면으로 도시하지 않았으나, 제1 트랜지스터(T1)와 제2 트랜지스터(T2)가 p타입 트랜지스터임에 따라, 각 서브 화소(SPXn)의 구동 회로에서 접속된 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST1, ST2)들도 p타입 트랜지스터일 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 제조 공정에 대하여 설명하기로 한다.
도 12 내지 도 17은 일 실시예에 따른 표시 장치의 제조 공정 중 일부분을 나타내는 개략도들이다. 도 12 내지 도 17은 표시 장치(10)의 제조 공정 중 전극(RME)들 상에 생성되는 전기장(EC1, EC2)에 의해 발광 소자(ED)들이 정렬되는 공정을 개략적으로 도시하고 있다.
도 12 내지 도 17을 참조하면, 일 실시예에 따른 표시 장치(10)의 제조 방법은 제1 기판(SUB) 상에 제1 트랜지스터(T1) 및 제1 전압 배선(VDL)과 전기적으로 연결된 제1 전극(RME1), 및 제2 트랜지스터(T2) 및 제2 전압 배선(VSL)과 전기적으로 연결된 제2 전극(RME2)을 형성하는 단계, 제1 전극(RME1) 및 제2 전극(RME2) 상에 발광 소자(ED)들이 분산된 잉크(Ink)를 분사하는 단계, 제1 전극(RME1)과 제1 트랜지스터(T1), 및 제2 전극(RME2)과 제2 트랜지스터(T2)에 흐르는 정전기 전류에 의해 제1 전기장(EC1)이 생성되고, 제1 전기장(EC1)에 의해 발광 소자(ED)들이 정렬되는 제1 정렬 단계, 및 제1 전극(RME1) 및 제2 전극(RME2)에 각각 정렬 전압(V1, V2)을 인가하여 전극(RME1, RME2)들 상에 제2 전기장(EC2)이 생성되고, 제2 전기장(EC2)에 의해 발광 소자(ED)들이 정렬되는 제2 정렬 단계를 포함할 수 있다.
먼저, 도 12에 도시된 바와 같이, 제1 트랜지스터(T1)와 연결된 제1 전극(RME1) 및 제2 트랜지스터(T2)와 연결된 제2 전극(RME2)을 형성한다. 각 전극(RME)들과 트랜지스터(T1, T2)들의 배치에 대한 설명은 도 4 내지 도 10을 참조하여 상술한 바와 동일하다. 제1 트랜지스터(T1)는 제1 전극(RME1)과 순방향 바이어스로 연결되고, 제2 트랜지스터(T2)는 제2 전극(RME2)과 역방향 바이어스로 연결될 수 있다. 또한, 제1 전극(RME1)과 제2 전극(RME2)은 각각 제1 전압 배선(VDL)과 제2 전압 배선(VSL)에 연결될 수 있다. 제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 각각 후술하는 발광 소자(ED)들의 정렬 공정에서 정렬 전압(V1, V2)을 인가하는 데에 활용될 수 있다.
다음으로, 도 13 및 도 14에 도시된 바와 같이, 복수의 전극(RME)들 상에 복수의 발광 소자(ED)들을 분사한다. 일 실시예에서, 발광 소자(ED)는 잉크(Ink)에 분산된 상태로 준비되고, 잉크젯 프린팅 공정을 통해 전극(RME) 상에 분사될 수 있다. 잉크(Ink)에 분산된 상태의 발광 소자(ED)들은 전극(RME) 상에 생성되는 전기장(EC1, EC2)에 의해 힘을 받아 배향 방향 및 위치가 변하면서 전극(RME)들 상에 정렬될 수 있다.
전극(RME)들은 각각 비아층(VIA) 하부 회로층(CCL)의 전압 배선(VDL, VSL) 및 트랜지스터(T1, T2)들과 전기적으로 연결된 상태이고, 잉크(Ink)가 전극(RME) 상에 분사되면 전극(RME) 표면과 잉크(Ink) 용액 간 표면 마찰에 의해 정전기(ESD)가 발생할 수 있다. 전극(RME) 표면에 발생한 정전기(ESD)들이 제거되지 않은 상태로 발광 소자(ED)들을 정렬하면, 발광 소자(ED)들 중 일부는 정전기(ESD)에 의해 전극(RME) 상에 고착되거나 발광층(36)이 일부 손상될 수 있다. 즉, 정전기(ESD)는 발광 소자(ED)들의 정상 정렬 및 발광 특성에 영향을 줄 수 있고, 이는 각 서브 화소(SPXn)의 발광 효율에 영향을 줄 수 있다. 다만, 상술한 바와 같이 일 실시예에 따른 표시 장치(10)는 전극(RME)과 연결된 복수의 트랜지스터(T1, T2)들을 포함하여 전극(RME) 상에 생성된 정전기(ESD)들을 제거할 수 있는 가상 회로를 포함한다. 잉크(Ink)와 전극(RME)의 표면 마찰에 의해 생성된 정전기(ESD)들은 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함한 가상 회로에 의해 일 방향으로 흐르게 됨으로써 발광 소자(ED)들의 손상이 방지될 수 있다.
또한, 상술한 바와 같이 제1 트랜지스터(T1)와 제2 트랜지스터(T2)는 각각 전극(RME)들에 순방향 바이어스/역방향 바이어스로 연결되므로, 정전기(ESD)들이 흐르는 방향은 서로 반대 방향일 수 있다. 그에 따라, 제1 전극(RME1)과 제2 전극(RME2)에는 각각 정전기(ESD)들이 흐르는 정전기 전류에 의해 전위 차이가 발생하고, 이에 따라 전극(RME)들 상에는 전기장이 생성될 수 있다.
도 15 및 도 16에 도시된 바와 같이, 제1 전극(RME1)에는 순방향 바이어스로 연결된 제1 트랜지스터(T1)로 흐르는 제1 정전기 전류(E1)가 흐를 수 있고, 제2 전극(RME2)에는 역방향 바이어스로 연결된 제2 트랜지스터(T2)에 의해 제2 전압 배선(VSL)으로 흐르는 제2 정전기 전류(E2)가 흐를 수 있다. 제1 전극(RME1)과 제2 전극(RME2) 각각에 흐르는 정전기 전류(E1, E2)는 그 방향이 다르기 때문에 이들 사이에는 전위 차이가 발생한다. 제1 전극(RME1)과 제2 전극(RME2) 상에 분사된 잉크(Ink)에는 정전기 전류(E1, E2)들의 전위 차이에 의한 제1 전기장(EC1)이 발생할 수 있다.
발광 소자(ED)의 양 단부는 각각 제1 반도체층(31) 또는 제2 반도체층(32)이 위치한 부분으로서, 이들이 서로 다른 극성을 가짐에 따라 발광 소자(ED)는 쌍극자(Dipole moment)를 가질 수 있다. 발광 소자(ED)는 잉크(Ink) 내에 분산된 상태에서 쌍극자의 방향에 따라 제1 전기장(EC1)에 의해 힘을 받을 수 있고, 발광 소자(ED)들은 제1 전기장(EC1)에 의해 양 단부가 각각 제1 전극(RME1) 또는 제2 전극(RME2) 상에 안착되도록 정렬될 수 있다. 다만, 정전기 전류(E1, E2)들에 의해 생성된 제1 전기장(EC1)은 그 세기가 비교적 약하기 때문에, 발광 소자(ED)들이 제1 전기장(EC1)에 의해 정렬되는 제1 정렬 단계는 예비적 정렬 단계일 수 있다. 본 단계는 발광 소자(ED)들이 전극(RME) 상에서 고착화되는 것을 방지하고, 전극(RME) 상에서 정전기(ESD)들을 제거하여 발광 소자(ED)의 손상을 방지하는 단계일 수 있다.
다음으로, 도 17에 도시된 바와 같이, 제1 전극(RME1)과 제2 전극(RME2)에 각각 정렬 전압(V1, V2)을 인가하여 생성된 제2 전기장(EC2)에 의해 발광 소자(ED)들을 정렬한다. 제1 전극(RME1)과 제2 전극(RME2)은 각각 제1 전압 배선(VDL) 및 제2 전압 배선(VSL)을 통해 제1 정렬 전압(V1) 및 제2 정렬 전압(V2)이 인가될 수 있다. 제1 정렬 전압(V1)과 제2 정렬 전압(V2)은 전위 차이에 의해 제2 전기장(EC2)을 생성할 수 있고, 발광 소자(ED)들은 제2 전기장(EC2)에 의해 힘을 받아 전극(RME)들 상에서 정렬될 수 있다. 일 실시예에 따르면, 제2 정렬 단계에서 제1 전극(RME1)에 인가된 제1 정렬 전압(V1)은 교류 전압이고, 제2 전극(RME2)에 인가된 제2 정렬 전압(V2)은 접지 전압일 수 있다. 발광 소자(ED)들은 쌍극자를 갖고, 정렬 전압(V1, V2)이 생성하는 제2 전기장(EC2)에 의해 특정 단부가 특정 방향을 향하도록 정렬될 수 있다. 일 예로, 발광 소자(ED)들은 제1 단부가 제1 전극(RME1) 상에 배치되고, 제2 단부가 제2 전극(RME2) 상에 배치되도록 정렬될 수 있다.
이어, 도면으로 도시하지 않았으나, 잉크(Ink)를 건조시킨 뒤 발광 소자(ED)들 상에 배치되는 절연층들, 및 연결 전극(CNE)들을 형성하여 표시 장치(10)를 제조할 수 있다.
일 실시예에 따른 표시 장치(10)는 전극(RME)과 연결된 트랜지스터(T1, T2)들로 이루어진 가상 회로를 포함하여, 잉크(Ink)가 분사될 때 전극(RME)과의 표면 마찰에 의해 생성되는 정전기(ESD)를 제거할 수 있다. 또한, 전극(RME)과 연결된 가상 회로에는 정전기(ESD)들에 의한 정전기 전류(E1, E2)가 흐를 수 있고, 그에 따라 생성되는 전기장(예컨대, 제1 전기장(EC1))에 의해 발광 소자(ED)들을 예비적으로 정렬하는 것이 가능하다. 일 실시예에 따른 표시 장치(10)는 발광 소자(ED)들이 정전기(ESD)에 의해 손상되는 것이 방지되면서, 정전기 전류(E1, E2)를 활용한 예비적 정렬로 인하여 발광 소자(ED)들의 정렬도가 향상될 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 다른 실시예에 대하여 설명하기로 한다.
도 18은 다른 실시예에 따른 표시 장치의 일 서브 화소에 배치된 전극들과 연결된 복수의 트랜지스터들의 배치를 나타내는 단면도이다. 도 19는 도 18의 표시 장치의 복수의 전극들과 복수의 트랜지스터들의 연결을 나타내는 개략도이다.
도 18 및 도 19를 참조하면, 일 실시예에 따른 표시 장치(10_1)는 복수의 트랜지스터(T1, T2)들과 각 전극(RME1, RME2)들 사이에 배치된 커패시터(C1, C2)를 더 포함할 수 있다. 표시 장치(10_1)는 제2 도전층으로 이루어진 복수의 정전 용량 전극(CSE1, CSE2)들을 더 포함할 수 있고, 이들은 각각 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)의 일 단과 커패시터(C1, C2)를 형성할 수 있다.
예를 들어, 제1 정전 용량 전극(CSE1)은 제1 트랜지스터(T1)의 제1 드레인 전극(D1)과 제1 층간 절연층(IL1)을 사이에 두고 이격되어 배치될 수 있다. 제1 드레인 전극(D1)과 제1 정전 용량 전극(CSE1) 사이에는 제1 커패시터(C1)가 생성될 수 있다. 제2 정전 용량 전극(CSE2)은 제2 트랜지스터(T2)의 제2 드레인 전극(D2)과 제1 층간 절연층(IL1)을 사이에 두고 이격되어 배치될 수 있다. 제2 드레인 전극(D2)과 제2 정전 용량 전극(CSE2) 사이에는 제2 커패시터(C2)가 생성될 수 있다. 표시 장치(10_1)는 정전기(ESD)를 제거하는 가상 회로가 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)에 더하여 복수의 커패시터(C1, C2)들로 구성될 수 있다. 전극(RME)들과 트랜지스터(T1, T2)들 사이에 배치된 커패시터(C1, C2)는 트랜지스터(T1, T2)들의 연결 바이어스(예컨대 순방향 바이어스 또는 역방향 바이어스)에 따라 전극(RME)들 상에서 발생한 정전기를 저장할 수 있다.
한편, 전극(RME)과 트랜지스터(T1, T2)들 사이에 연결되는 커패시터(C1, C2)와 트랜지스터(T1, T2)들의 바이어스에 따라 전극(RME) 상에 연결되는 정전기, 및 전압 배선(VDL, VSL)에서 인가되는 정렬 전압(V1, V2)을 제어하여 발광 소자(ED)들의 정렬에 활용할 수 있다.
도 20 및 도 21은 다른 실시예에 따른 표시 장치의 복수의 전극들과 복수의 트랜지스터들의 연결을 나타내는 개략도들이다.
도 20 및 도 21을 참조하면, 일 실시예에 따른 표시 장치(10)는 각 전극(RME)에 연결된 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)에 더하여, 전극(RME)과 전압 배선(VDL, VSL) 사이에 연결된 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 더 포함할 수 있다. 또한, 제1 전극(RME1)과 제1 트랜지스터(T1) 사이에는 제1 커패시터(C1)가 연결되고, 제1 전극(RME1)과 제3 트랜지스터(T3) 사이에는 제3 커패시터(C3)가 연결될 수 있다. 제2 전극(RME2)과 제2 트랜지스터(T2) 사이에는 제2 커패시터(C2)가 연결되고, 제2 전극(RME2)과 제4 트랜지스터(T4) 사이에는 제4 커패시터(C4)가 연결될 수 있다.
도 19의 실시예와 달리, 제1 커패시터(C1)는 일 전극이 제1 전극(RME1)에 연결되고 타 전극이 제1 트랜지스터(T1)의 일 단에 연결될 수 있다. 제2 커패시터(C2)는 일 전극이 제2 전극(RME2)에 연결되고 타 전극이 제2 트랜지스터(T2)의 일 단에 연결될 수 있다.
제3 트랜지스터(T3)는 일 단이 제3 커패시터(C3)를 통해 제1 전극(RME1)에 연결되고, 타 단은 접지되며, 게이트 전극은 제1 전극(RME1)과 연결된 일 단과 연결될 수 있다. 제4 트랜지스터(T4)는 일 단이 제4 커패시터(C4)를 통해 제2 전극(RME2)에 연결되고, 타 단은 접지되며, 게이트 전극은 접지된 타 단과 연결될 수 있다. 제3 커패시터(C3)는 일 전극이 제1 전극(RME1) 및 제1 정렬 전압(V1)이 인가되는 제1 전압 배선(VDL)에 연결되고, 타 전극이 제3 트랜지스터(T3)의 일 단과 연결될 수 있다. 제4 커패시터(C4)는 일 전극이 제2 전극(RME2) 및 제2 정렬 전압(V2)이 인가되는 제2 전압 배선(VSL)에 연결되고, 타 전극이 제4 트랜지스터(T4)의 타 단과 연결될 수 있다.
표시 장치(10)의 제조 공정 중에서 전극(RME)들 상에 잉크가 분사되고 정전기가 발생하면, 상기 정전기들은 제1 트랜지스터(T1)와 제2 트랜지스터(T2)의 바이어스 방향에 따라 일 방향으로 흐를 수 있다. 제1 전극(RME1) 상에 생성된 정전기는 제1 트랜지스터(T1)의 순방향 바이어스에 의해 제1 커패시터(C1)에 저장되며 제거될 수 있고, 제2 전극(RME2) 상에 생성된 정전기는 제2 트랜지스터(T2)의 역방향 바이어스에 의해 제2 전극(RME2)의 타 방향으로 방전될 수 있다. 여기서 제1 전극(RME1)과 제2 전극(RME2) 상에 생성된 정전기들의 방향에 따라 제1 전기장(EC1)이 생성되며, 발광 소자(ED)들은 초기 정렬이 가능하다.
반대로, 또한, 제1 트랜지스터(T1)가 역방향 바이어스로 연결되고 제2 트랜지스터(T2)가 순방향 바이어스로 연결될 경우, 제1 전극(RME1)에는 정전기들이 방전되고 제2 전극(RME2) 상에 생성된 정전기들은 제2 트랜지스터(T2)에 의해 제2 커패시터(C2)에 저장되므로, 이때에도 제1 전기장(EC1)에 의한 발광 소자(ED)들의 초기 정렬이 가능하다.
제3 커패시터(C3)와 제4 커패시터(C4)의 경우, 전압 배선(VDL, VSL)들에서 인가되는 정렬 전압(V1, V2)이 저장되고, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 바이어스 방향에 따라 각 전극(RME1, RME2)들에 방전될 수 있다. 제1 전압 배선(VDL)에 인가된 제1 정렬 전압(V1)은 제3 커패시터(C3)에 저장될 수 있고, 제3 트랜지스터(T3)의 순방향 바이어스에 의해 제1 전극(RME1)에 방전될 수 있다. 제2 전압 배선(VSL)에 인가된 제2 정렬 전압(V2)은 제4 커패시터(C4)에 저장될 수 있고, 제4 트랜지스터(T4)의 역방향 바이어스에 의해 제2 전극(RME2)에 방전될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)에 방전되는 정렬 전압(V1, V2)은 제3 커패시터(C3) 및 제4 커패시터(C4)에 저장되었다가 방전됨에 따라 직류화될 수 있다.
이 경우, 제3 커패시터(C3) 및 제4 커패시터(C4)에 저장된 전압이 직류화되어 전극(RME)에 방전되는 것은 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 바이어스 방향에 따라 달라질 수 있다. 즉, 제1 전압 배선(VDL)과 제2 전압 배선(VSL)에 각각 동일한 종류의 전압이 인가되더라도, 제3 트랜지스터(T3)와 제4 트랜지스터(T4)의 바이어스에 따라 전압이 방전되는 전극(RME)이 달라질 수 있고, 그로 인한 전기장 생성이 가능하다.
도 21의 실시예와 같이, 표시 장치(10)는 각 전극(RME)과 연결된 전압 배선(VDL, VSL)이 각각 동일한 종류의 전압, 예컨대 제1 정렬 전압(V1)만이 인가될 수 있고, 제3 트랜지스터(T3)와 제4 트랜지스터(T4)에는 제1 정렬 전압(V1)이 저장될 수 있다. 제3 트랜지스터(T3)가 순방향 바이어스로 연결되고 제4 트랜지스터(T4)가 역방향 바이어스로 연결되면, 제3 전극(RME3)에 직류화된 정렬 전압이 인가되고 제4 전극(RME4)에는 반대 부호의 전압이 인가될 수 있다. 그에 따라 제1 전극(RME1)과 제2 전극(RME2) 상에는 제2 전기장(EC2)이 생성되어 발광 소자(ED)들이 정렬될 수 있다. 반대로, 제3 트랜지스터(T3)가 역방향 바이어스로 연결되고 제4 트랜지스터(T4)가 순방향 바이어스로 연결되면, 제4 전극(RME4)에 직류화된 정렬 전압이 인가되고 제3 전극(RME3)에는 반대 부호의 전압이 인가될 수 있다. 그에 따라 제1 전극(RME1)과 제2 전극(RME2) 상에는 제2 전기장(EC2)이 생성되어 발광 소자(ED)들이 정렬될 수 있다.
도 22는 다른 실시예에 따른 표시 장치의 제조 공정 중 일 단계를 나타내는 개략도이다.
도 22를 참조하면, 일 실시예에 따른 표시 장치(10)의 제조 방법은 제1 전극(RME1) 및 제2 전극(RME2)에 정렬 전압(V1, V2)을 인가하여 발광 소자(ED)를 정렬하는 제2 정렬 단계에서, 발광 소자(ED)들에 광(hv)을 조사하는 단계를 더 포함할 수 있다. 제2 정렬 단계에서 발광 소자(ED)들을 정렬하기 위한 제2 전기장(EC2)을 생성할 때, 광 조사 장치(900)를 이용하여 발광 소자(ED)들에 광(hv)이 조사될 수 있다. 발광 소자(ED)는 발광층(36)을 포함하여, 조사된 광(hv)에 의해 여기자(exciter)가 생성되면서 쌍극자 모멘트가 커질 수 있다. 쌍극자 모멘트가 커진 발광 소자(ED)들은 전극(RME) 상에 생성된 제2 전기장(EC2)에 의해 더 큰 힘을 받을 수 있고, 발광 소자(ED)의 특정 단부가 더 원활하게 특정 방향으로 향하도록 배향될 수 있다. 제2 정렬 단계에서, 정렬 전압(V1, V2)은 발광 소자(ED)들에 광(hv)이 조사된 상태에서 제1 전극(RME1) 및 제2 전극(RME2)에 인가될 수 있다. 일 실시예에 따르면, 표시 장치(10)의 제조 공정 중, 정렬 전압(V1, V2)을 인가하여 발광 소자(ED)들을 정렬할 때, 광(hv)을 조사하면서 정렬함으로써 발광 소자(ED)들의 정렬도가 더 향상될 수 있다.
한편, 상술한 표시 장치(10)는 하나의 장치로서 화면을 표시하는 표시 장치로 사용될 수 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 표시 장치(10)는 다른 표시 장치들과 서로 연결되어 하나의 타일형 표시 장치를 이룰 수 있다.
도 23은 일 실시예에 따른 타일형 표시 장치를 나타내는 평면도이다.
도 23을 참조하면, 타일형 표시 장치(TD)는 복수의 표시 장치(10)들을 포함할 수 있다. 복수의 표시 장치(10)는 격자형으로 배열될 수 있으나, 이에 한정되지 않는다. 복수의 표시 장치(10)는 제1 방향(DR1) 및 제2 방향(DR2)으로 연결될 수 있고, 타일형 표시 장치(TD)는 특정 형상을 가질 수 있다. 예를 들어, 복수의 표시 장치(10) 각각은 서로 동일한 크기를 가질 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 복수의 표시 장치(10)는 서로 다른 크기를 가질 수 있다.
타일형 표시 장치(TD)는 전체적으로 평면적 형상을 가질 수 있으나, 이에 한정되지 않는다. 타일형 표시 장치(TD)는 입체적 형상을 가짐으로써, 사용자에게 입체감을 줄 수 있다. 예를 들어, 타일형 표시 장치(TD)가 입체적 형상을 갖는 경우, 복수의 표시 장치(10) 중 적어도 일부의 표시 장치(10)는 커브드(Curved) 형상을 가질 수 있다. 다른 예를 들어, 복수의 표시 장치(10) 각각은 평면 형상을 갖고 서로 소정의 각도로 연결됨으로써, 타일형 표시 장치(TD)는 입체적 형상을 가질 수 있다.
타일형 표시 장치(TD)는 복수의 표시 장치(10)들의 표시 영역(DPA) 사이에 배치되는 결합 영역(SM)을 포함할 수 있다. 타일형 표시 장치(TD)는 인접한 표시 장치(10)들의 비표시 영역(NDA)이 연결되어 형성될 수 있다. 복수의 표시 장치(10)는 결합 영역(SM)에 배치되는 결합 부재 또는 접착 부재를 통해 서로 연결될 수 있다. 복수의 표시 장치(10) 각각의 결합 영역(SM)은 패드부 및 패드부에 부착되는 연성 필름을 포함하지 않을 수 있다. 따라서, 복수의 표시 장치(10) 각각의 표시 영역(DPA) 사이의 거리는 복수의 표시 장치(10) 사이의 결합 영역(SM)이 사용자에게 인지되지 않을 정도로 가까울 수 있다. 또한, 복수의 표시 장치(10) 각각의 표시 영역(DPA)의 외광 반사율과 복수의 표시 장치(10) 사이의 결합 영역(SM)의 외광 반사율은 실질적으로 동일할 수 있다. 따라서, 타일형 표시 장치(TD)는 복수의 표시 장치(10) 사이의 결합 영역(SM)이 사용자에게 인지되는 것을 방지함으로써, 복수의 표시 장치(10) 사이의 단절감을 개선하고 영상의 몰입도를 향상시킬 수 있다.
복수의 표시 장치(10)는 장변 또는 단변이 서로 연결되며 배치될 수 있다. 일부의 표시 장치(10)는 타일형 표시 장치(TD)의 가장자리에 배치되어, 타일형 표시 장치(TD)의 일변을 이룰 수 있다. 다른 일부의 표시 장치(10)는 타일형 표시 장치(TD)의 모서리에 배치될 수 있고, 타일형 표시 장치(TD)의 인접한 두 개의 변을 형성할 수 있다. 또 다른 일부의 표시 장치(10)는 타일형 표시 장치(TD)의 내부에 배치될 수 있고, 다른 표시 장치들(10)에 의해 둘러싸일 수 있다.
본 실시예는 여러 개의 표시 장치(10)들을 서로 연결하여 하나의 타일형 표시 장치(TD)를 구성함으로써, 대면적의 화면을 표시할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
SUB: 제1 기판
DT: 구동 트랜지스터 ST1, ST2: 스위칭 트랜지스터
T1, T2: 제1 및 제2 트랜지스터
VDL, VSL: 전압 배선
RME: 전극
ED: 발광 소자
CNE: 연결 전극
TD: 타일형 표시 장치

Claims (22)

  1. 제1 기판;
    상기 제1 기판 상에 배치된 제1 전극 및 상기 제1 기판 상에서 상기 제1 전극과 이격되어 배치된 제2 전극;
    양 단부가 각각 상기 제1 전극과 상기 제2 전극 상에 배치된 복수의 발광 소자들; 및
    일 단이 상기 제1 전극과 연결되고 타 단이 접지된 제1 트랜지스터, 및 일 단이 상기 제2 전극과 연결되고 타 단이 접지된 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는 상기 제1 전극과 순방향 바이어스로 연결되고, 상기 제2 트랜지스터는 상기 제2 전극과 역방향 바이어스로 연결된 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 기판과 상기 제1 전극 및 상기 제2 전극 사이에 배치된 제1 전압 배선 및 제2 전압 배선을 더 포함하고,
    상기 제1 전압 배선은 상기 제1 전극과 전기적으로 연결되고 상기 제2 전압 배선은 상기 제2 전극과 전기적으로 연결된 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 전극과 상기 제1 트랜지스터의 상기 일 단 사이에 연결된 제1 커패시터, 및 상기 제2 전극과 상기 제2 트랜지스터의 상기 일 단 사이에 연결된 제2 커패시터를 더 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 전압 배선과 상기 제1 전극 사이에 연결된 제3 트랜지스터;
    상기 제3 트랜지스터와 상기 제1 전극 사이에 연결된 제3 커패시터;
    상기 제2 전압 배선과 상기 제2 전극 사이에 연결된 제4 트랜지스터; 및
    상기 제4 트랜지스터와 상기 제2 전극 사이에 연결된 제4 커패시터를 더 포함하고,
    상기 제1 전압 배선과 상기 제2 전압 배선은 각각 서로 다른 전압이 인가되고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터 중 적어도 어느 하나는 각각 순방향 바이어스로 연결된 표시 장치.
  5. 제3 항에 있어서,
    상기 제1 전압 배선과 상기 제1 전극 사이에 연결된 제3 트랜지스터;
    상기 제3 트랜지스터와 상기 제1 전극 사이에 연결된 제3 커패시터;
    상기 제2 전압 배선과 상기 제2 전극 사이에 연결된 제4 트랜지스터; 및
    상기 제4 트랜지스터와 상기 제2 전극 사이에 연결된 제4 커패시터를 더 포함하고,
    상기 제1 전압 배선과 상기 제2 전압 배선은 각각 서로 동일한 전압이 인가되고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터 중 적어도 어느 하나는 각각 순방향 바이어스로 연결된 표시 장치.
  6. 제2 항에 있어서,
    상기 제1 트랜지스터는 제1 드레인 전극이 상기 제1 전극과 연결되고 제1 소스 전극이 접지되며 제1 게이트 전극이 상기 제1 드레인 전극과 연결되고,
    상기 제2 트랜지스터는 제2 드레인 전극이 상기 제2 전극과 연결되고 제2 소스 전극이 접지되며 제2 게이트 전극이 상기 제2 소스 전극과 연결된 표시 장치.
  7. 제2 항에 있어서,
    상기 제1 트랜지스터는 제1 소스 전극이 상기 제1 전극과 연결되고 제1 드레인 전극이 접지되며 제1 게이트 전극이 상기 제1 드레인 전극과 연결되고,
    상기 제2 트랜지스터는 제2 소스 전극이 상기 제2 전극과 연결되고 제2 드레인 전극이 접지되며 제2 게이트 전극이 상기 제2 소스 전극과 연결된 표시 장치.
  8. 제2 항에 있어서,
    상기 발광 소자는 제1 반도체층, 제2 반도체층 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층을 포함하고, 상기 제1 반도체층이 위치한 제1 단부는 상기 제1 전극 상에 배치되고, 상기 제2 반도체층이 위치한 제2 단부는 상기 제2 전극 상에 배치된 표시 장치.
  9. 제2 항에 있어서,
    상기 전압 배선과 연결된 구동 트랜지스터를 더 포함하고,
    상기 제1 전극은 상기 구동 트랜지스터와 연결되며 상기 제2 전극은 상기 제2 전압 배선과 직접 연결된 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 기판 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 비아층을 더 포함하고,
    상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 구동 트랜지스터는 상기 비아층과 상기 제1 기판 사이에 배치된 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 기판 상에 배치된 제1 도전층,
    상기 제1 도전층 상에 배치된 버퍼층,
    상기 버퍼층 상에 배치된 액티브층,
    상기 액티브층 상에 배치된 제1 게이트 절연층,
    상기 제1 게이트 절연층 상에 배치된 제2 도전층, 상기 제2 도전층 상에 배치된 제1 층간 절연층, 및
    상기 제1 층간 절연층 상에 배치된 제3 도전층을 더 포함하고,
    상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 구동 트랜지스터의 소스 전극 및 드레인 전극은 각각 상기 제3 도전층으로 이루어진 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 전압 배선 및 상기 제2 전압 배선은 각각 상기 제3 도전층으로 이루어지고,
    상기 제1 전극은 상기 비아층을 관통하는 컨택홀을 통해 상기 구동 트랜지스터의 소스 전극과 직접 연결되고,
    상기 제2 전극은 상기 비아층을 관통하는 컨택홀을 통해 상기 제2 전압 배선과 직접 연결된 표시 장치.
  13. 제2 항에 있어서,
    상기 제1 전극 및 상기 발광 소자의 제1 단부 상에 배치되어 상기 제1 전극 및 상기 제1 단부와 접촉하는 제1 연결 전극; 및
    상기 제2 전극 및 상기 발광 소자의 제2 단부 상에 배치되어 상기 제2 전극 및 상기 제2 단부와 접촉하는 제2 연결 전극을 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 전극 및 상기 제2 전극을 덮는 제1 절연층; 및
    상기 발광 소자의 외면을 부분적으로 감싸는 제2 절연층을 더 포함하고,
    상기 제1 연결 전극 및 상기 제2 연결 전극은 각각 적어도 일부분이 상기 제2 절연층 상에 배치된 표시 장치.
  15. 제1 기판 상에 제1 트랜지스터 및 제1 전압 배선과 전기적으로 연결된 제1 전극, 및 제2 트랜지스터 및 제2 전압 배선과 전기적으로 연결된 제2 전극을 형성하는 단계;
    상기 제1 전극 및 상기 제2 전극 상에 발광 소자들이 분산된 잉크를 분사하는 단계;
    상기 제1 전극과 상기 제1 트랜지스터, 및 상기 제2 전극과 상기 제2 트랜지스터에 흐르는 정전기 전류에 의해 제1 전기장이 생성되고, 상기 제1 전기장에 의해 상기 발광 소자들이 상기 제1 전극 및 상기 제2 전극 상에 정렬되는 제1 정렬 단계; 및
    상기 제1 전극 및 상기 제2 전극에 각각 정렬 전압을 인가하여 상기 제1 전극 및 상기 제2 전극 상에 제2 전기장이 생성되고, 상기 제2 전기장에 의해 상기 발광 소자들이 정렬되는 제2 정렬 단계를 포함하는 표시 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 제1 트랜지스터는 상기 제1 전극과 순방향 바이어스로 연결되고,
    상기 제2 트랜지스터는 상기 제2 전극과 역방향 바이어스로 연결된 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 제1 트랜지스터는 제1 드레인 전극이 상기 제1 전극과 연결되고 제1 소스 전극이 접지되며 제1 게이트 전극이 상기 제1 드레인 전극과 연결되고,
    상기 제2 트랜지스터는 제2 드레인 전극이 상기 제2 전극과 연결되고 제2 소스 전극이 접지되며 제2 게이트 전극이 상기 제2 소스 전극과 연결된 표시 장치의 제조 방법.
  18. 제16 항에 있어서,
    상기 제1 정렬 단계에서,
    상기 제1 전극에는 상기 제1 트랜지스터로 흐르는 제1 정전기 전류가 흐르고,
    상기 제2 전극에서는 상기 제2 트랜지스터로부터 상기 제2 전압 배선으로 흐르는 제2 정전기 전류가 흐르며,
    상기 발광 소자들은 상기 제1 전극 및 상기 제2 전극 상에 생성된 제1 전기장에 의해 양 단부가 각각 상기 제1 전극 및 상기 제2 전극 상에 놓이도록 정렬되는 표시 장치의 제조 방법.
  19. 제16 항에 있어서,
    상기 제2 정렬 단계에서,
    상기 제1 전압 배선에는 교류 전원이 인가되고, 상기 제2 전압 배선은 접지된 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 제2 정렬 단계에서,
    상기 제1 전극과 상기 제2 전극 상에는 제2 전기장이 생성되고,
    상기 발광 소자들은 제1 단부가 상기 제1 전극 상에 배치되고 제2 단부가 상기 제2 전극 상에 배치되도록 정렬되는 표시 장치의 제조 방법.
  21. 제19 항에 있어서,
    상기 제2 정렬 단계는 상기 발광 소자들에 광을 조사하는 단계를 더 포함하고,
    상기 정렬 전압은 상기 광이 조사된 상태에서 상기 제1 전극 및 상기 제2 전극에 인가되는 표시 장치의 제조 방법.
  22. 제16 항에 있어서,
    상기 발광 소자는 제1 반도체층, 제2 반도체층 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층을 포함하고, 상기 제1 반도체층이 위치한 제1 단부는 상기 제1 전극 상에 배치되고, 상기 제2 반도체층이 위치한 제2 단부는 상기 제2 전극 상에 배치되는 표시 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
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Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9865621B2 (en) * 2013-06-10 2018-01-09 Sharp Kabushiki Kaisha Display device
US9472948B2 (en) * 2013-09-30 2016-10-18 Infineon Technologies Ag On chip reverse polarity protection compliant with ISO and ESD requirements
CN107170773B (zh) * 2017-05-23 2019-09-17 深圳市华星光电技术有限公司 微发光二极管显示面板及其制作方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024080782A1 (ko) * 2022-10-13 2024-04-18 삼성디스플레이 주식회사 표시 장치

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