KR20230099737A - 표시 장치 및 그 제조 방법 - Google Patents

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KR20230099737A
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layer
pad electrode
electrode
disposed
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최지웅
권한범
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삼성디스플레이 주식회사
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Abstract

일 실시예에 따른 표시 장치는 제1 기판 상에 배치되며 서로 이격된 배선 패드 및 더미 패드, 상기 배선 패드 및 상기 더미 패드 상에 배치된 제1 평탄화층, 상기 제1 평탄화층 상에 배치되며, 상기 배선 패드와 연결된 제1 패드 전극 기저층 및 상기 더미 패드와 연결된 제2 패드 전극 기저층, 상기 제1 패드 전극 기저층 및 상기 제2 패드 전극 기저층 중 적어도 일부를 덮는 제1 절연층, 및 상기 제1 패드 전극 기저층 상에 배치된 제1 패드 전극 상부층, 및 상기 제2 패드 전극 기저층 상에 배치된 제2 패드 전극 상부층을 포함하며, 상기 배선 패드, 상기 제1 패드 전극 기저층 및 상기 제1 패드 전극 상부층은 전기적으로 연결되며, 상기 더미 패드, 상기 제2 패드 전극 기저층 및 상기 제2 패드 전극 상부층은 전기적으로 연결될 수 있다.

Description

표시 장치 및 그 제조 방법{Display device and method for manufacturing of the same}
본 발명은 표시 장치 및 그 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 발광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 신규 패드 전극 구조를 포함하는 표시 장치를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는 신규 패드 전극 구조를 이용하여 도전볼을 정렬시킬 수 있는 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 기판 상에 배치되며 서로 이격된 배선 패드 및 더미 패드, 상기 배선 패드 및 상기 더미 패드 상에 배치된 제1 평탄화층, 상기 제1 평탄화층 상에 배치되며, 상기 배선 패드와 연결된 제1 패드 전극 기저층 및 상기 더미 패드와 연결된 제2 패드 전극 기저층, 상기 제1 패드 전극 기저층 및 상기 제2 패드 전극 기저층 중 적어도 일부를 덮는 제1 절연층, 및 상기 제1 패드 전극 기저층 상에 배치된 제1 패드 전극 상부층, 및 상기 제2 패드 전극 기저층 상에 배치된 제2 패드 전극 상부층을 포함하며, 상기 배선 패드, 상기 제1 패드 전극 기저층 및 상기 제1 패드 전극 상부층은 전기적으로 연결되며, 상기 더미 패드, 상기 제2 패드 전극 기저층 및 상기 제2 패드 전극 상부층은 전기적으로 연결될 수 있다.
상기 제1 평탄화층은 상기 배선 패드를 노출하는 제1 관통홀 및 상기 더미 패드를 노출하는 제2 관통홀을 포함하고, 상기 제1 패드 전극 기저층은 상기 제1 관통홀을 통해 상기 배선 패드와 컨택하고, 상기 제2 패드 전극 기저층은 상기 제2 관통홀을 통해 상기 더미 패드와 컨택할 수 있다.
상기 제1 절연층은 상기 제1 패드 전극 기저층 및 상기 제2 패드 전극 기저층의 적어도 일부를 노출하는 제1 개구부를 포함하고, 상기 제1 패드 전극 상부층은 상기 제1 개구부를 통해 상기 제1 패드 전극 기저층과 컨택하고, 상기 제2 패드 전극 상부층은 상기 제1 개구부를 통해 상기 제2 패드 전극 기저층과 컨택할 수 있다.
상기 배선 패드와 상기 더미 패드는 각각 제1 방향으로 서로 이격되며 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 서로 동일한 층 상에 배치될 수 있다.
상기 배선 패드의 상기 제1 방향으로의 폭은 상기 더미 패드의 상기 제1 방향으로의 폭보다 클 수 있다.
상기 배선 패드, 상기 제1 패드 전극 기저층 및 상기 제1 패드 전극 상부층은 서로 중첩하며 나란하게 연장되고, 상기 더미 패드, 상기 제2 패드 전극 기저층 및 상기 제2 패드 전극 상부층은 서로 중첩하며 나란하게 연장될 수 있다.
상기 제1 패드 전극 상부층 및 상기 제2 패드 전극 상부층 상에 배치되며, 상기 제1 패드 전극 상부층 및 상기 제2 패드 전극 상부층의 적어도 일부를 노출하는 패드 개구부를 포함하는 제2 절연층을 더 포함할 수 있다.
상기 제2 절연층 중 적어도 일부는 상기 제1 평탄화층 상에 직접 배치되며, 상기 제1 패드 전극 상부층과 상기 제2 패드 전극 상부층의 사이, 및 상기 제1 패드 전극 기저층과 상기 제2 패드 전극 기저층의 사이에 배치될 수 있다.
상기 제1 기판 상에 배치되며, 복수의 회로 배선을 포함하는 외부 장치, 상기 외부 장치와 상기 제1 기판 사이에 배치되며, 상기 외부 장치와 상기 제1 기판을 접합하는 비도전성층, 및 상기 제1 패드 전극 상부층 및 상기 제2 패드 전극 상부층과 상기 회로 배선 사이에 배치되는 복수의 도전볼을 더 포함할 수 있다.
상기 복수의 도전볼은 상기 회로 배선과 상기 제1 패드 전극 상부층을 전기적으로 연결하고 상기 회로 배선과 상기 제2 패드 전극 상부층을 전기적으로 연결할 수 있다.
또한, 일 실시예에 따른 표시 장치는 표시 영역 및 패드 영역을 포함하는 제1 기판, 상기 제1 기판 상에서 상기 패드 영역 상에 배치되며 서로 이격된 배선 패드 및 더미 패드, 상기 배선 패드 및 상기 더미 패드 상에 배치되며, 상기 표시 영역 및 상기 패드 영역 상에 배치되는 제1 평탄화층, 상기 제1 평탄화층 상에서 상기 표시 영역 상에 배치되며, 서로 이격된 제1 전극 및 제2 전극, 상기 배선 패드 및 상기 더미 패드 상에 배치되는 제1 패드 전극 기저층 및 제2 패드 전극 기저층, 상기 제1 전극, 상기 제2 전극, 상기 제1 패드 전극 기저층 및 상기 제2 패드 전극 기저층 중 적어도 일부를 덮는 제1 절연층, 상기 표시 영역에서 상기 제1 절연층 상에 배치되고, 양 단부가 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 발광 소자들, 상기 표시 영역에서 상기 복수의 발광 소자들 상에 배치되는 제2 절연층, 상기 제1 전극 및 상기 제2 전극 상에 각각 배치되며, 상기 발광 소자의 일 단부와 컨택하는 제1 연결 전극 및 상기 발광 소자의 타 단부와 컨택하는 제2 연결 전극, 및 상기 제1 패드 전극 기저층 상에 배치된 제1 패드 전극 상부층, 및 상기 제2 패드 전극 기저층 상에 배치되는 제2 패드 전극 상부층을 포함하며, 상기 배선 패드, 상기 제1 패드 전극 기저층 및 상기 제1 패드 전극 상부층은 전기적으로 연결되며, 상기 더미 패드, 상기 제2 패드 전극 기저층 및 상기 제2 패드 전극 상부층은 전기적으로 연결될 수 있다.
상기 제1 전극 및 상기 제2 전극은 상기 제1 패드 전극 기저층 및 상기 제2 패드 전극 기저층과 동일한 물질을 포함하며, 상기 제1 전극, 상기 제2 전극, 상기 제1 패드 전극 기저층 및 상기 제2 패드 전극 기저층은 알루미늄을 포함할 수 있다.
상기 제1 연결 전극 및 상기 제2 연결 전극은 상기 제1 패드 전극 상부층 및 상기 제2 패드 전극 상부층과 동일한 물질을 포함하며, 상기 제1 연결 전극, 상기 제2 연결 전극, 상기 제1 패드 전극 상부층 및 상기 제2 패드 전극 상부층은 ITO, IZO 또는 ITZO 중 어느 하나를 포함할 수 있다.
상기 제1 기판 상에 배치되며, 복수의 회로 배선을 포함하는 외부 장치, 상기 외부 장치와 상기 제1 기판 사이에 배치되며, 상기 외부 장치와 상기 제1 기판을 접합하는 비도전성층, 및 상기 제1 패드 전극 상부층 및 상기 제2 패드 전극 상부층과 상기 회로 배선 사이에 배치되는 복수의 도전볼을 더 포함할 수 있다.
상기 복수의 도전볼은 상기 회로 배선과 상기 제1 패드 전극 상부층을 전기적으로 연결하고 상기 회로 배선과 상기 제2 패드 전극 상부층을 전기적으로 연결할 수 있다.
또한, 일 실시예에 따른 표시 장치의 제조 방법은 제1 기판 상에 서로 이격된 배선 패드 및 더미 패드를 형성하는 단계, 상기 배선 패드 및 상기 더미 패드 상에 제1 평탄화층을 형성하는 단계, 상기 제1 평탄화층 상에 서로 이격되며, 상기 배선 패드와 연결된 제1 패드 전극 기저층 및 상기 더미 패드와 연결된 제2 패드 전극 기저층을 형성하는 단계, 상기 제1 패드 전극 기저층 및 상기 제2 패드 전극 기저층 중 적어도 일부를 덮는 제1 절연층을 형성하는 단계, 상기 제1 패드 전극 기저층 상에 제1 패드 전극 상부층을 형성하고 상기 제2 패드 전극 기저층 상에 제2 패드 전극 상부층을 형성하는 단계, 용매 및 상기 용매에 분산된 복수의 도전볼을 포함하는 도전볼 잉크를 준비하는 단계, 상기 제1 패드 전극 상부층 및 상기 제2 패드 전극 상부층 상에 상기 도전볼 잉크를 분사하는 단계, 상기 제1 패드 전극 상부층 및 상기 제2 패드 전극 상부층 사이에 전계를 생성하여, 상기 도전볼을 상기 제1 패드 전극 상부층 및 상기 제2 패드 전극 상부층 사이에 안착시키는 단계, 상기 제1 기판 상에 복수의 회로 배선을 포함하는 외부 장치를 정렬시키고, 상기 복수의 회로 배선을 덮는 비도전층을 형성하는 단계, 및 상기 외부 장치와 상기 제1 기판을 접합하는 단계를 포함할 수 있다.
상기 전계는 상기 제1 패드 전극 상부층 및 상기 제2 패드 전극 상부층에 교류 전기 신호를 인가하여 생성할 수 있다.
상기 외부 장치와 상기 제1 기판을 접합하는 단계는, 상기 외부 장치의 상기 회로 배선과, 상기 제1 기판의 상기 제1 패드 전극 상부층 및 상기 제2 패드 전극 상부층을 각각 정렬시키고, 상기 외부 장치의 상부에서 열과 압력을 가해 상기 외부 장치를 상기 제1 기판과 접합시킬 수 있다.
상기 도전볼은 상기 압력에 의해 상기 회로 배선과 상기 제1 패드 전극 상부층, 및 상기 회로 배선과 상기 제2 패드 전극 상부층을 전기적으로 연결시킬 수 있다.
상기 도전볼을 안착시키는 단계 후에 상기 용매를 제거하는 열처리 단계를 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치 및 그 제조 방법에 의하면, 패드 전극 상부층들 상에 도전볼을 유전영동법을 이용하여 정렬시킴으로써, 패드 전극 상부층들과 외부 장치의 회로 배선이 잘 연결될 수 있도록 한다. 따라서, 인접한 회로 배선들 또는 인접한 패드 전극 상부층들 사이에서 도전볼의 뭉침으로 인한 쇼트를 방지하고, 구동 불량을 방지할 수 있다.
또한, 일 실시예에 따르면, 표시 장치의 표시 영역과 패드 영역에 배치되는 일부 층들이 동일한 공정으로 병합되어 형성될 수 있고, 복잡한 제조 공정이 단순화될 수 있다. 특히, 표시 영역의 제1 및 제2 전극들과 패드 영역의 패드 전극 기저층들을 동시에 형성하고, 표시 영역의 제1 및 제2 연결 전극들과 패드 영역의 패드 전극 상부층들을 동시에 형성함으로써, 외부 장치와의 연결을 위한 별도의 패드 전극 형성 공정이 생략될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1는 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치에 포함된 배선들을 나타내는 개략적인 배치도이다.
도 3a는 일 실시예에 따른 일 서브 화소의 등가 회로도이다.
도 3b는 다른 실시예에 따른 일 서브 화소의 등가 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 5는 일 실시예에 따른 표시 장치의 표시 영역과 패드 영역의 개략적인 단면도이다.
도 6은 일 실시예에 따른 표시 장치의 패드 영역의 개략적인 평면도이다.
도 7은 도 6의 Q4-Q4'선을 따라 절단한 단면도이다.
도 8은 일 실시예에 따른 표시 장치의 패드 영역을 개략적으로 나타낸 단면도이다.
도 9는 일 실시예에 따른 발광 소자의 개략도이다.
도 10 내지 도 27은 일 실시예에 따른 표시 장치의 제조 공정 단계별 단면도들이다.
도 28은 다른 실시예에 따른 표시 장치의 표시 영역과 패드 영역을 개략적으로 나타낸 단면도이다.
도 29는 또 다른 실시예에 따른 표시 장치의 표시 영역과 패드 영역을 개략적으로 나타낸 단면도이다.
도 30은 또 다른 실시예에 따른 표시 장치의 표시 영역과 패드 영역을 개략적으로 나타낸 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1는 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1를 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(30)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다.
비표시 영역(NDA)에는 표시 영역(DPA)을 구동하는 구동 회로나 구동 소자가 배치될 수 있다. 일 실시예에서, 표시 장치(10)의 제1 장변(도 1에서 하변)에 인접 배치된 비표시 영역(NDA)과 제2 장변(도 1에서 상변)에 인접 배치된 비표시 영역(NDA)에는 표시 장치(10)의 표시 기판 상에 패드부가 마련되고, 상기 패드부의 패드 전극 상에 외부 장치(EXD)가 실장될 수 있다. 상기 외부 장치(EXD)의 예로는 연결 필름, 인쇄회로기판, 구동칩(DIC), 커넥터, 배선 연결 필름 등을 들 수 있다. 표시 장치(10)의 제1 단변(도 1에서 좌변)에 인접 배치된 비표시 영역(NDA)에는 표시 장치(10)의 표시 기판 상에 직접 형성된 스캔 구동부(SDR) 등이 배치될 수 있다.
도 2는 일 실시예에 따른 표시 장치에 포함된 배선들을 나타내는 개략적인 배치도이다.
도 2를 참조하면, 표시 장치(10)는 복수의 배선들을 포함할 수 있다. 복수의 배선은 스캔 라인(SCL), 센싱 라인(SSL), 데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VDL) 및 제2 전압 배선(VSL) 등을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 표시 장치(10)는 다른 배선들이 더 배치될 수 있다.
스캔 라인(SCL)과 센싱 라인(SSL)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 라인(SCL)과 센싱 라인(SSL)은 스캔 구동부(SDR)에 연결될 수 있다. 스캔 구동부(SDR)는 구동 회로를 포함할 수 있다. 스캔 구동부(SDR)는 표시 영역(DPA)의 제1 방향(DR1) 일 측에 배치될 수 있지만, 이에 제한되지 않는다. 스캔 구동부(SDR)는 신호 연결 배선(CWL)과 연결되고, 신호 연결 배선(CWL)의 적어도 일 단부는 비표시 영역(NDA) 상에서 패드(WPD_CW)를 형성하여 외부 장치와 연결될 수 있다.
한편, 본 명세서에서 '연결'의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로써 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
데이터 라인(DTL)과 초기화 전압 배선(VIL)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 초기화 전압 배선(VIL)은 제2 방향(DR2)으로 연장된 부분에 더하여 이로부터 제1 방향(DR1)으로 분지된 부분을 더 포함할 수 있다. 제1 전압 배선(VDL)과 제2 전압 배선(VSL)도 제2 방향(DR2)으로 연장되는 부분과, 이와 연결되어 제1 방향(DR1)으로 연장되는 부분을 포함할 수 있다. 제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 메쉬(Mesh) 구조를 가질 수 있으나 이에 제한되는 것은 아니다. 도면에 도시되지 않았으나, 표시 장치(10)의 각 화소(PX)들은 적어도 하나의 데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VDL) 및 제2 전압 배선(VSL)에 접속될 수 있다.
데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 적어도 하나의 배선 패드(WPD)와 전기적으로 연결될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 배치될 수 있다. 일 실시예에서, 데이터 라인(DTL)의 배선 패드(WPD_DT, 이하, '데이터 패드'라 칭함)는 표시 영역(DPA)의 제2 방향(DR2) 일 측에 패드 영역(PDA)에 배치되고, 초기화 전압 배선(VIL)의 배선 패드(WPD_Vint, 이하, '초기화 전압 패드'), 제1 전압 배선(VDL)의 배선 패드(WPD_VDD, 이하 제1 전원 패드') 및 제2 전압 배선(VSL)의 배선 패드(WPD_VSS, 이하, '제2 전원 패드')는 표시 영역(DPA)의 제2 방향(DR2) 타 측에 위치하는 패드 영역(PDA)에 배치될 수 있다. 다른 예로, 데이터 패드(WPD_DT), 초기화 전압 패드(WPD_Vint), 제1 전원 패드(WPD_VDD) 및 제2 전원 패드(WPD_VSS)가 모두 동일한 영역, 예컨대 표시 영역(DPA)의 상측에 위치한 비표시 영역(NDA)에 배치될 수도 있다. 배선 패드(WPD) 상에는 외부 장치(EXD)가 실장될 수 있다. 외부 장치(EXD)는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다.
표시 장치(10)의 각 화소(PX) 또는 서브 화소(PXn, n은 1 내지 3의 정수)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따르면, 표시 장치(10)의 각 서브 화소(SPXn)는 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조일 수 있다. 이하에서는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소(PX) 구조가 적용될 수도 있다.
도 3a는 일 실시예에 따른 일 서브 화소의 등가 회로도이다. 도 3b는 다른 실시예에 따른 일 서브 화소의 등가 회로도이다.
도 3a를 참조하면, 일 실시예에 따른 표시 장치(10)의 각 서브 화소(SPXn)는 발광 다이오드(LE) 이외에, 3개의 트랜지스터(DTR, STR1, STR2)와 1개의 스토리지 커패시터(CST)를 포함한다.
발광 다이오드(LE)는 구동 트랜지스터(DTR)를 통해 공급되는 전류에 따라 발광한다. 발광 다이오드(LE)는 무기발광 다이오드(inorganic light emitting diode), 유기발광 다이오드(organic light emitting diode), 마이크로 발광 다이오드, 나노 발광 다이오드 등으로 구현될 수 있다.
발광 다이오드(LE)의 제1 전극(즉, 애노드 전극)은 구동 트랜지스터(DTR)의 소스 전극에 연결되고, 제2 전극(즉, 캐소드 전극)은 제1 전원 라인(ELVDL)의 고전위 전압(제1 전원 전압)보다 낮은 저전위 전압(제2 전원 전압)이 공급되는 제2 전원 라인(ELVSL)에 연결될 수 있다.
구동 트랜지스터(DTR)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전원 라인(ELVDL)으로부터 발광 다이오드(LE)로 흐르는 전류를 조정한다. 구동 트랜지스터(DTR)의 게이트 전극은 제1 트랜지스터(ST1)의 제1 전극에 연결되고, 소스 전극은 발광 소자(LE)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전원 라인(ELVDL)에 연결될 수 있다.
제1 트랜지스터(STR1)는 스캔 라인(SCL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 구동 트랜지스터(DTR)의 게이트 전극에 연결시킨다. 제1 트랜지스터(STR1)의 게이트 전극은 스캔 라인(SL)에 연결되고, 제1 전극은 구동 트랜지스터(DTR)의 게이트 전극에 연결되며, 제2 전극은 데이터 라인(DTL)에 연결될 수 있다.
제2 트랜지스터(STR2)는 센싱 신호 라인(SSL)의 센싱 신호에 의해 턴-온되어 초기화 전압 라인(VIL)을 구동 트랜지스터(DTR)의 소스 전극에 연결시킨다. 제2 트랜지스터(ST2)의 게이트 전극은 센싱 신호 라인(SSL)에 연결되고, 제1 전극은 초기화 전압 라인(VIL)에 연결되며, 제2 전극은 구동 트랜지스터(DTR)의 소스 전극에 연결될 수 있다.
일 실시예에서, 제1 및 제2 트랜지스터들(STR1, STR2) 각각의 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고, 그 반대의 경우일 수도 있다.
커패시터(CST)는 구동 트랜지스터(DTR)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(CST)는 구동 트랜지스터(DTR)의 게이트 전압과 소스 전압의 차전압을 저장한다.
구동 트랜지스터(DTR)와 제1 및 제2 트랜지스터들(STR1, STR2)은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3a에서는 구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)인 것을 중심으로 설명하였으나, 이에 한정되는 것은 아니다. 즉, 구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)이 P 타입 MOSFET이거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET일 수도 있다.
도 3b를 참조하면, 다른 실시예에 따른 발광 다이오드(LE)의 제1 전극은 제4 트랜지스터(STR4)의 제1 전극과 제6 트랜지스터(STR6)의 제2 전극에 접속되며, 제2 전극은 제2 전원 라인(ELVSL)에 접속될 수 있다. 발광 다이오드(LE)의 제1 전극과 제2 전극 사이에는 기생 용량(Cel)이 형성될 수 있다.
각 서브 화소(SPXn)는 구동 트랜지스터(DTR), 스위치 소자들, 및 커패시터(CST)를 포함한다. 스위치 소자들은 제1 내지 제6 트랜지스터들(STR1, STR2, STR3, STR4, STR5, STR6)을 포함한다.
구동 트랜지스터(DTR)는 게이트 전극, 제1 전극, 및 제2 전극을 포함한다. 구동 트랜지스터(DTR)는 게이트 전극에 인가되는 데이터 전압에 따라 제1 전극과 제2 전극 사이에 흐르는 드레인-소스간 전류(Ids, 이하 "구동 전류"라 칭함)를 제어한다.
커패시터(CST)는 구동 트랜지스터(DTR)의 제2 전극과 제2 전원 라인(ELVSL) 사이에 형성된다. 커패시터(CST)의 일 전극은 구동 트랜지스터(DTR)의 제2 전극에 접속되고, 타 전극은 제2 전원 라인(ELVSL)에 접속될 수 있다.
제1 내지 제6 트랜지스터들(STR1, STR2, STR3, STR4, STR5, STR6), 및 구동 트랜지스터(DTR) 각각의 제1 전극이 소스 전극인 경우, 제2 전극은 드레인 전극일 수 있다. 또는, 제1 내지 제6 트랜지스터들(STR1, STR2, STR3, STR4, STR5, STR6), 및 구동 트랜지스터(DTR) 각각의 제1 전극이 드레인 전극인 경우, 제2 전극은 소스 전극일 수 있다.
제1 내지 제6 트랜지스터들(STR1, STR2, STR3, STR4, STR5, STR6), 및 구동 트랜지스터(DTR) 각각의 액티브층은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 형성될 수도 있다. 제1 내지 제6 트랜지스터들(STR1, STR2, STR3, STR4, STR5, STR6), 및 구동 트랜지스터(DTR) 각각의 반도체층이 폴리 실리콘으로 형성되는 경우, 그를 형성하기 위한 공정은 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정일 수 있다.
또한, 도 3b에서는 제1 내지 제6 트랜지스터들(STR1, STR2, STR3, STR4, STR5, STR6), 및 구동 트랜지스터(DTR)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않으며, N 타입 MOSFET으로 형성될 수도 있다.
나아가, 제1 전원 배선(ELVDL)의 제1 전원 전압, 제2 전원 라인(ELVSL)의 제2 전원 전압, 및 제3 전원 배선(VIL)의 제3 전원 전압은 구동 트랜지스터(DTR)의 특성, 발광 다이오드(LE)의 특성 등을 고려하여 설정될 수 있다.
도 4는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 4를 참조하면, 복수의 화소(PX)들 각각은 복수의 서브 화소(SPXn, n은 1 내지 3의 정수)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 발광하고, 제2 서브 화소(SPX2)는 제2 색의 광을 발광하며, 제3 서브 화소(SPX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)들은 동일한 색의 광을 발광할 수도 있다. 또한, 도 4에서는 화소(PX)가 3개의 서브 화소(SPXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(SPXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(SPXn)들은 발광 영역(EMA) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(30)가 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(30)가 배치되지 않고, 발광 소자(30)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역은 발광 소자(30)가 배치된 영역을 포함하여, 발광 소자(30)와 인접한 영역으로 발광 소자(30)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역은 발광 소자(30)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(30)들은 각 서브 화소(SPXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
또한, 각 서브 화소(SPXn)는 비발광 영역에 배치된 서브 영역(SA)을 포함할 수 있다. 서브 영역(SA)은 발광 영역(EMA)의 제2 방향(DR2) 일 측에 배치될 수 있다. 서브 영역(SA)은 제2 방향(DR2)으로 이웃하는 서브 화소(SPXn)들의 발광 영역(EMA) 사이에 배치될 수 있다. 표시 장치(10)의 표시 영역(DPA)에는 복수의 발광 영역(EMA)과 서브 영역(SA)들이 배열될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들과 서브 영역(SA)들은 각각 제1 방향(DR1)으로 반복 배열되되, 발광 영역(EMA)과 서브 영역(SA)은 제2 방향(DR2)으로 교대 배열될 수 있다. 또한, 서브 영역(SA)들의 제1 방향(DR1)으로 이격된 간격은 발광 영역(EMA)의 제1 방향(DR1)으로 이격된 간격보다 작을 수 있다. 서브 영역(SA)들 및 발광 영역(EMA)들 사이에는 제2 뱅크(BNL2)가 배치되고, 이들 사이의 간격은 제2 뱅크(BNL2)의 폭에 따라 달라질 수 있다. 서브 영역(SA)에는 발광 소자(30)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(SPXn)에 배치된 전극(21, 22) 일부가 배치될 수 있다. 각 서브 화소(SPXn)마다 배치되는 전극(21, 22)들은 서브 영역(SA)에서 서로 분리되어 배치될 수 있다.
도 5는 일 실시예에 따른 표시 장치의 표시 영역과 패드 영역의 개략적인 단면도이다. 도 6은 일 실시예에 따른 표시 장치의 패드 영역의 개략적인 평면도이다. 도 7은 도 6의 Q4-Q4'선을 따라 절단한 단면도이다. 도 8은 일 실시예에 따른 표시 장치의 패드 영역을 개략적으로 나타낸 단면도이다.
도 5는 표시 영역(DPA)의 일 서브 화소(SPXn)에서 발광 영역(EMA)에 배치된 전극(21, 22)들과 발광 소자(30) 및 연결 전극(CNE1, CNE2)들의 배치와 함께 패드 영역(PDA)의 패드 전극들의 개략적인 단면을 도시하고 있다. 또한, 도 5에서는 하나의 제1 트랜지스터(T1)만 도시하고 있으나, 이에 제한되지 않고 각 서브 화소(SPXn)에는 상술한 바와 같이 3개의 트랜지스터(T1, T2, T3)들과 하나의 스토리지 커패시터(Cst)가 배치될 수 있다. 도 5는 표시 영역(DPA) 및 패드 영역(PDA)에 배치된 부재들의 상대적인 배치 관계를 예시하기 위한 도면으로써, 표시 장치(10)의 구조가 이에 제한되는 것은 아니다.
도 4에 결부하여 도 5를 참조하면, 표시 장치(10)는 제1 기판(11), 및 제1 기판(11) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층과 발광 소자층을 구성할 수 있다.
구체적으로, 제1 기판(11)은 절연 기판일 수 있다. 제1 기판(11)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(11)은 리지드 기판일 수 있지만, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수도 있다. 제1 기판(11)은 표시 영역(DPA)과 비표시 영역(NDA), 그리고 패드 영역(PDA)을 포함할 수 있다.
차광층(BML)은 제1 기판(11) 상에 배치될 수 있다. 차광층(BML)은 표시 영역(DPA)에서 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 차광층(BML)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터의 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 또한, 차광층(BML)은 컨택홀을 통해 제1 트랜지스터(T1)의 소스 전극(S1)과 전기적으로 연결되어 제1 트랜지스터(T1)의 전압이 변하는 것을 억제할 수 있다. 예를 들어, 차광층(BML)은 광의 투과를 차단하는 불투명한 금속 물질로, 티타늄층과 구리층이 적층된 Ti/Cu 이중막으로 이루어질 수 있다. 다만, 이에 제한되지 않으며 차광층(BML)은 생략될 수 있다.
버퍼층(12)은 차광층(BML)을 포함하여 제1 기판(11) 상에 전면적으로 배치될 수 있다. 즉, 버퍼층(12)은 제1 기판(11)의 표시 영역(DPA)과 패드 영역(PDA)에 걸쳐 배치될 수 있다. 버퍼층(12)은 투습에 취약한 제1 기판(11)을 통해 침투하는 수분으로부터 화소(PX)의 제1 트랜지스터(T1)들을 보호하기 위해 제1 기판(11) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(12)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(12)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON) 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
반도체층은 버퍼층(12) 상에 배치된다. 반도체층은 표시 영역(DPA)에 배치된 제1 트랜지스터(T1)의 액티브층(ACT1)을 포함할 수 있다. 이들은 후술하는 제1 게이트 도전층의 게이트 전극(G1)등과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 반도체층이 산화물 반도체를 포함하는 경우, 각 액티브층(ACT1)은 복수의 도체화 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있으며, 이 경우, 액티브층(ACT1)의 도체화 영역은 각각 불순물로 도핑된 도핑 영역일 수 있다.
제1 게이트 절연층(13)은 표시 영역(DPA)과 패드 영역(PDA)에 걸쳐 반도체층 및 버퍼층(12) 상에 배치된다. 제1 게이트 절연층(13)은 각 트랜지스터들의 게이트 절연막으로 기능할 수 있다. 제1 게이트 절연층(13)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 게이트 도전층은 제1 게이트 절연층(13) 상에 배치된다. 제1 게이트 도전층은 표시 영역(DPA)에 배치된 제1 트랜지스터(T1)의 게이트 전극(G1)과 패드 영역(PDA)에 배치된 게이트 패드부(WPD_G)를 포함할 수 있다. 게이트 전극(G1)은 액티브층(ACT1)의 채널 영역과 두께 방향으로 중첩하도록 배치될 수 있다.
한편, 도면에 도시하지 않았으나, 제1 게이트 도전층은 표시 영역(DPA)에 배치된 스토리지 커패시터(Cst)의 제1 용량 전극과, 상술한 스캔 라인(SCL)과 센싱 라인(SSL) 등을 더 포함할 수 있다.
일 실시예에서, 제1 게이트 도전층은 패드 영역(PDA)에 배치된 게이트 패드부(WPD_G)를 포함할 수 있다. 표시 장치(10)의 비표시 영역(NDA) 일 측에 위치한 패드 영역(PDA)에는 복수의 배선 패드(WPD)들이 배치될 수 있다. 배선 패드(WPD)는 패드 전극(PAR1, PAU1)을 통해 그 상에 실장되는 외부 장치(EXD)와 연결될 수 있다. 게이트 패드부(WPD_G)는 배선 패드(WPD)와 전기적으로 연결될 수 있다. 예를 들어, 도면에 도시되지 않았으나 배선 패드(WPD)는 컨택홀을 통해 게이트 패드부(WPD_G)와 연결될 수 있다. 외부 장치(EXD)로부터 배선 패드(WPD)로 인가되는 전기 신호는 게이트 패드부(WPD_G)를 통해 제1 게이트 도전층으로 전달될 수 있다. 배선 패드(WPD)를 통해 표시 영역(DPA)에 인가되는 전기 신호들은 배선 패드(WPD)와 다른 층에 배치된 도전층을 통해 전달될 수 있어 표시 영역(DPA)이 외기로부터 완전하게 밀봉될 수 있다. 다만, 이에 제한되지 않으며, 제1 게이트 도전층의 게이트 패드부(WPD_G)는 생략될 수도 있다.
제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 층간 절연층(15)은 제1 게이트 도전층 상에 배치된다. 제1 층간 절연층(15)은 제1 게이트 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제1 층간 절연층(15)은 제1 게이트 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다. 제1 층간 절연층(15)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 데이터 도전층은 제1 층간 절연층(15) 상에 배치된다. 제1 데이터 도전층은 표시 영역(DPA)에 배치된 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1) 및 패드 영역(PDA)에 배치된 데이터 패드부(WPD_D)를 포함할 수 있다.
제1 트랜지스터(T1)의 소스/드레인 전극(S1, D1)은 제1 층간 절연층(15)과 제1 게이트 절연층(13)을 관통하는 컨택홀을 통해 액티브층(ACT1)의 도핑 영역과 각각 접촉할 수 있다. 또한, 제1 트랜지스터(T1)의 제1 소스 전극(S1)은 또 다른 컨택홀을 통해 차광층(BML)과 전기적으로 연결될 수 있다.
한편, 도면에 도시하지 않았으나, 제1 데이터 도전층은 표시 영역(DPA)에 배치된 스토리지 커패시터(Cst)의 제2 용량 전극과, 상술한 데이터 라인(DTL) 등을 더 포함할 수 있다.
일 실시예에서, 제1 데이터 도전층은 패드 영역(PDA)에 배치된 데이터 패드부(WPD_D)를 포함할 수 있다. 게이트 패드부(WPD_G)와 유사하게, 데이터 패드부(WPD_D)도 배선 패드(WPD)와 전기적으로 연결될 수 있다. 예를 들어, 도면에 도시되지 않았으나 배선 패드(WPD)는 컨택홀을 통해 데이터 패드부(WPD_D)와 연결될 수 있고 외부 장치(EXD)로부터 배선 패드(WPD)로 인가되는 전기 신호는 데이터 패드부(WPD_D)를 통해 제1 데이터 도전층으로 전달될 수 있다. 다만, 이에 제한되지 않으며, 제1 데이터 도전층의 데이터 패드부(WPD_D)는 생략될 수도 있다.
제1 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 층간 절연층(17)은 제1 데이터 도전층 상에 배치된다. 제2 층간 절연층(17)은 제1 데이터 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제2 층간 절연층(17)은 제1 데이터 도전층을 덮으며 제1 데이터 도전층을 보호하는 기능을 수행할 수 있다. 제2 층간 절연층(17)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제2 데이터 도전층은 제2 층간 절연층(17) 상에 배치된다. 제2 데이터 도전층은 표시 영역(DPA)에 배치된 제1 전압 배선(VL1), 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP)과, 패드 영역(PDA)에 배치된 배선 패드(WPD) 및 더미 패드(WDD)를 포함할 수 있다.
제1 전압 배선(VL1)은 제1 트랜지스터(T1)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(22)에 공급되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 또한, 제2 전압 배선(VL2)은 표시 장치(10)의 제조 공정 중, 발광 소자(30)를 정렬시키기 위한 정렬 신호가 인가될 수도 있다.
제1 도전 패턴(CDP)은 제2 층간 절연층(17)에 형성된 컨택홀을 통해 제1 트랜지스터(T1)의 소스 전극(S1)과 연결될 수 있다. 제1 도전 패턴(CDP)은 제1 드레인 전극(D1)과 전기적으로 연결될 수 있고, 후술하는 제1 전극(21)과도 접촉할 수 있다. 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 도전 패턴(CDP)을 통해 제1 전극(21)으로 전달할 수 있다. 한편, 도면에서는 제2 데이터 도전층이 하나의 제2 전압 배선(VL2)과 하나의 제1 전압 배선(VL1)을 포함하는 것이 도시되어 있으나, 이에 제한되지 않는다. 제2 데이터 도전층은 더 많은 수의 제1 전압 배선(VL1)과 제2 전압 배선(VL2)들을 포함할 수 있다.
배선 패드(WPD)는 패드 영역(PDA)에 배치되어 그 상부에 실장되는 외부 장치(EXD)와 연결될 수 있다. 일 실시예에서, 배선 패드(WPD)는 그 상부에 배치되는 제1 패드 전극들(PAR1, PAU1)을 통해 외부 장치(EXD)와 연결될 수 있다. 또한, 배선 패드(WPD)는 표시 장치(10)의 제조 공정 중, 후술하는 도전볼(COB)을 정렬시키기 위한 정렬 신호가 인가될 수도 있다.
더미 패드(WDD)는 패드 영역(PDA)에 배치되어 그 상부에 배치되는 제2 패드 전극들(PAR2, PAU2)에 연결될 수 있다. 더미 패드(WDD)는 후술하는 도전볼(COB)을 정렬시키기 위한 정렬 신호가 인가될 수 있다. 더미 패드(WDD)는 표시 장치(10)의 표시 영역(DPA)의 그 어떤 배선과도 연결되지 않으며, 패드 영역(PDA)의 제2 패드 전극들(PAR2, PAU2)과 연결될 수 있다. 배선 패드(WPD) 및 더미 패드(WDD)의 구체적인 설명은 후술하기로 한다.
제2 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 평탄화층(19)은 제2 데이터 도전층 상에 배치된다. 제1 평탄화층(19)은 표시 영역(DPA) 및 패드 영역(PDA)에 전면적으로 배치되어 표면 평탄화 기능을 수행할 수 있다. 제1 평탄화층(19)은 유기 절연 물질, 예를 들어 폴리 이미드(Polyimide, PI)와 같은 유기 물질을 포함할 수 있다. 일 실시예에서 제1 평탄화층(19)은 패드 영역(PDA)의 배선 패드(WPD) 및 더미 패드(WDD)가 일부 노출되도록 배치될 수 있다. 다만, 이에 제한되지 않으며 제1 평탄화층(19)은 패드 영역(PDA)에 배치되지 않고 생략될 수도 있다.
표시 영역(DPA)의 제1 평탄화층(19) 상에는 복수의 제1 뱅크(BNL1)들, 복수의 전극(21, 22)들, 발광 소자(30), 복수의 연결 전극(CNE1, CNE2)들 및 제2 뱅크(BNL2)가 배치된다. 또한, 제1 평탄화층(19) 상에는 복수의 절연층(PAS1, PAS2, PAS3)들이 배치될 수 있다. 패드 영역(PDA)에는 제1 평탄화층(19) 상에 패드 전극 기저층(PAR1, PAR2)들, 패드 전극 상부층(PAU1, PAU2)들, 및 복수의 절연층(PAS1, PAS3)들이 배치될 수 있다. 이하에서는 먼저 표시 영역(DPA)에 배치되는 표시 소자층에 대하여 설명한 뒤 패드 영역(PDA)에 대하여 설명하기로 한다.
제1 기판(11)의 표시 영역(DPA)에는 제1 뱅크(BNL1)들이 배치된다. 예를 들어, 복수의 제1 뱅크(BNL1)는 제1 평탄화층(19) 상에 배치될 수 있다. 제1 뱅크(BNL1)들은 각 서브 화소(SPXn) 내에서 제2 방향(DR2)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 이웃하는 다른 서브 화소(SPXn)로 연장되지 않도록 배치될 수 있다. 예를 들어 제1 뱅크(BNL1)는 제2 방향(DR2)으로 연장된 길이가 서브 영역(SA)과 다른 서브 화소(SPXn)에는 넘지 않도록 각 서브 화소(SPXn)의 발광 영역(EMA)의 길이보다 작게 형성될 수 있다. 또한, 복수의 제1 뱅크(BNL1)들은 제1 방향(DR1)으로 서로 이격되어 배치된다. 제1 뱅크(BNL1)들은 제1 방향(DR1)으로 일정 폭을 갖고 제2 방향(DR2)으로 일정 길이를 가질 수 있다. 제1 뱅크(BNL1)는 각 서브 화소(SPXn)의 발광 영역(EMA) 내에 배치되며, 섬 패턴(island pattern)으로 이루어질 수 있다.
도면에서는 하나의 서브 화소(SPXn)의 발광 영역(EMA) 내에 2개의 제1 뱅크(BNL1)들이 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 후술하는 전극(21, 22)의 수에 따라 더 많은 수의 제1 뱅크(BNL1)들이 더 배치될 수도 있다. 또한, 제1 뱅크(BNl1)의 형상은 이에 제한되지 않고, 각 서브 화소(SPXn) 간에 걸쳐서 배치될 수도 있다.
제1 뱅크(BNL1)는 제1 평탄화층(19)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 뱅크(BNL1)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(30)에서 방출된 광은 제1 뱅크(BNL1) 상에 배치되는 전극(21, 22)에서 반사되어 제1 평탄화층(19)의 상부 방향으로 출사될 수 있다. 제1 뱅크(BNL1)는 발광 소자(30)가 배치되는 영역을 제공함과 동시에 발광 소자(30)에서 방출된 광을 상부 방향으로 반사시키는 반사격벽의 기능을 수행할 수도 있다. 제1 뱅크(BNL1)의 측면은 선형의 형상으로 경사질 수 있으나, 이에 제한되지 않고 제1 뱅크(BNL1)는 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 제1 뱅크(BNL1)들은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(21, 22)들은 제1 뱅크(BNL1)와 제1 평탄화층(19) 상에 배치된다. 복수의 전극(21, 22)은 제1 전극(21) 및 제2 전극(22)을 포함할 수 있다. 제1 전극(21) 및 제2 전극(22)은 제2 방향(DR2)으로 연장되고, 이들은 서로 제1 방향(DR1)으로 이격되도록 배치될 수 있다.
제1 전극(21)과 제2 전극(22)은 각각 서브 화소(SPXn) 내에서 제2 방향(DR2)으로 연장되되, 서브 영역(SA)에서 다른 전극(21, 22)들과 분리될 수 있다. 예를 들어, 제2 방향(DR2)으로 이웃하는 서브 화소(SPXn)의 발광 영역(EMA)들 사이에는 서브 영역(SA)이 배치되고, 제1 전극(21) 및 제2 전극(22)은 서브 영역(SA)에서 제2 방향(DR2)으로 이웃하는 서브 화소(SPXn)에 배치된 다른 제1 전극(21) 및 제2 전극(22)과 분리될 수 있다. 다만, 이에 제한되지 않으며, 몇몇 전극(21, 22)들은 각 서브 화소(SPXn) 마다 분리되지 않고 제2 방향(DR2)으로 이웃하는 서브 화소(SPXn) 넘어 연장되어 배치되거나, 제1 전극(21) 또는 제2 전극(22) 중 어느 한 전극만 분리될 수도 있다.
제1 전극(21)은 제1 컨택홀(CT1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되고, 제2 전극(22)은 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(21)은 제1 평탄화층(19)을 관통하는 제1 컨택홀(CT1)을 통해 제1 도전 패턴(CDP)과 접촉할 수 있다. 제2 전극(22)도 제1 평탄화층(19)을 관통하는 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 다만, 이에 제한되지 않는다.
도면에서는 각 서브 화소(SPXn)마다 하나의 제1 전극(21)과 제2 전극(22)이 배치된 것이 예시되어 있으나, 이에 제한되지 않고 각 서브 화소(SPXn)마다 배치되는 제1 전극(21)과 제2 전극(22)의 수는 더 많을 수 있다. 또한, 각 서브 화소(SPXn)에 배치된 제1 전극(21)과 제2 전극(22)은 반드시 일 방향으로 연장된 형상을 갖지 않을 수 있으며, 제1 전극(21)과 제2 전극(22)은 다양한 구조로 배치될 수 있다. 예를 들어, 제1 전극(21)과 제2 전극(22)은 부분적으로 곡률지거나, 절곡된 형상을 가질 수 있고, 어느 한 전극이 다른 전극을 둘러싸도록 배치될 수도 있다.
제1 전극(21) 및 제2 전극(22)은 각각 제1 뱅크(BNL1)들 상에 배치될 수 있다. 제1 전극(21)과 제2 전극(22)은 각각 제1 뱅크(BNL1)보다 큰 폭을 갖도록 형성될 수 있다. 예를 들어, 제1 전극(21)과 제2 전극(22)은 각각 제1 뱅크(BNL1)를 완전히 덮도록 배치될 수 있다. 제1 뱅크(BNL1)의 측면 상에는 제1 전극(21)과 제2 전극(22)이 각각 배치되고, 제1 전극(21)과 제2 전극(22) 사이의 간격은 제1 뱅크(BNL1) 사이의 간격보다 좁을 수 있다. 또한, 제1 전극(21)과 제2 전극(22)은 적어도 일부 영역이 제1 평탄화층(19) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라 각 전극(21, 22)들은 그 폭이 제1 뱅크(BNL1)보다 작을 수도 있다.
각 전극(21, 22)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(21, 22)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 각 전극(21, 22)은 발광 소자(30)에서 방출되어 제1 뱅크(BNL1)의 측면으로 진행하는 광을 각 서브 화소(SPXn)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 각 전극(21, 22)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(21, 22)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(21, 22)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(21, 22)은 ITO/은(Ag)/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
복수의 전극(21, 22)들은 발광 소자(30)들과 전기적으로 연결되고, 발광 소자(30)가 광을 방출하도록 소정의 전압이 인가될 수 있다. 복수의 전극(21, 22)들은 연결 전극(CNE1, CNE2)을 통해 발광 소자(30)와 전기적으로 연결되고, 전극(21, 22)들로 인가된 전기 신호는 연결 전극(CNE1, CNE2)을 통해 발광 소자(30)에 전달될 수 있다.
제1 전극(21)과 제2 전극(22) 중 어느 하나는 발광 소자(30)의 애노드(Anode) 전극과 전기적으로 연결되고, 다른 하나는 발광 소자(30)의 캐소드(Cathode) 전극과 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며 그 반대의 경우일 수도 있다.
또한, 각 전극(21, 22)은 발광 소자(30)를 정렬하기 위해 서브 화소(SPXn) 내에 전기장을 형성하는 데에 활용될 수도 있다. 발광 소자(30)는 제1 전극(21)과 제2 전극(22) 상에 형성된 전계에 의해 제1 전극(21)과 제2 전극(22) 사이에 배치될 수 있다. 표시 장치(10)의 발광 소자(30)는 잉크젯 프린팅 공정을 통해 전극(21, 22)들 상에 분사될 수 있다. 전극(21, 22)들 상에 발광 소자(30)를 포함하는 잉크가 분사되면, 전극(21, 22)에 정렬 신호를 인가하여 전계를 생성한다. 잉크 내에 분산된 발광 소자(30)는 전극(21, 22) 상에 생성된 전계에 의해 유전영동힘을 받아 전극(21, 22) 상에 정렬될 수 있다.
제1 절연층(PAS1)은 제1 평탄화층(19) 상에 배치된다. 제1 절연층(PAS1)은 제1 뱅크(BNL1)들, 및 제1 전극(21)과 제2 전극(22)들을 덮도록 배치될 수 있다. 또한, 제1 절연층(PAS1)은 패드 영역(PDA)에서 제1 및 제2 패드 전극 기저층(PAR1, PAR2)을 부분적으로 덮도록 배치될 수도 있다. 제1 절연층(PAS1)은 제1 전극(21)과 제2 전극(22)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(PAS1) 상에 배치되는 발광 소자(30)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
제1 절연층(PAS1)은 제1 전극(21)과 제2 전극(22)을 부분적으로 노출하는 제1 개구부(OP1)들을 포함할 수 있다. 각 제1 개구부(OP1)는 각 전극(21, 22)들 중 제1 뱅크(BNL1)의 상면에 배치된 부분을 일부 노출시킬 수 있다. 연결 전극(CNE1, CNE2) 중 일부는 제1 개구부(OP1)를 통해 노출된 각 전극(21, 22)과 접촉할 수 있다.
제1 절연층(PAS1)은 제1 전극(21)과 제2 전극(22) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 예를 들어, 제1 절연층(PAS1)은 제1 전극(21)과 제2 전극(22)을 덮도록 배치됨에 따라 그 하부에 배치된 전극(21, 22)의 형상에 따라 그 상면이 단차질 수 있다. 다만, 이에 제한되지 않는다.
제2 뱅크(BNL2)는 제1 절연층(PAS1) 상에 배치될 수 있다. 제2 뱅크(BNL2)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 제2 뱅크(BNL2)는 각 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 또한, 제2 뱅크(BNL2)는 표시 영역(DPA)의 외곽부를 둘러싸도록 배치되며, 패드 영역(PDA)에는 배치되지 않을 수 있다.
또한, 제2 뱅크(BNL2)는 서브 화소(SPXn)마다 배치된 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어 이들을 구획할 수 있다. 제1 전극(21)과 제2 전극(22)은 제2 방향(DR2)으로 연장되어 제2 뱅크(BNL2)의 제1 방향(DR1)으로 연장된 부분을 가로질러 배치될 수 있다.
일 실시예에서, 제2 뱅크(BNL2)는 제1 뱅크(BNL1)보다 더 큰 높이를 갖도록 형성될 수 있다. 제2 뱅크(BNL2)는 표시 장치(10)의 제조 공정의 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPXn)로 넘치는 것을 방지하여 다른 서브 화소(SPXn)마다 다른 발광 소자(30)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 제2 뱅크(BNL2)는 제1 뱅크(BNL1)와 같이 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
발광 소자(30)는 제1 절연층(PAS1) 상에 배치될 수 있다. 복수의 발광 소자(30)들은 각 전극(21, 22)들이 연장된 제2 방향(DR2)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(30)는 일 방향으로 연장된 형상을 가질 수 있고, 각 전극(21, 22)들이 연장된 방향과 발광 소자(30)가 연장된 방향은 실질적으로 수직을 이룰 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(30)는 각 전극(21, 22)들이 연장된 방향에 수직하지 않고 비스듬히 배치될 수도 있다.
각 서브 화소(SPXn)에 배치된 발광 소자(30)들은 서로 다른 물질을 포함하는 발광층(도 9의 '36')을 포함하여 서로 다른 파장대의 광을 외부로 방출할 수 있다. 이에 따라 도 4에 도시된 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)에서는 각각 제1 색, 제2 색 및 제3 색의 광이 출사될 수 있다. 다만, 이에 제한되지 않으며, 각 서브 화소(SPXn)들은 동일한 종류의 발광 소자(30)를 포함하여 실질적으로 동일한 색의 광을 방출할 수도 있다.
발광 소자(30)는 제1 뱅크(BNL1)들 사이에서 양 단부가 각 전극(21, 22) 상에 배치될 수 있다. 발광 소자(30)의 연장된 길이는 제1 전극(21)과 제2 전극(22) 사이의 간격보다 길고, 발광 소자(30)의 양 단부가 각각 제1 전극(21)과 제2 전극(22)에 중첩하여 배치될 수 있다. 예를 들어, 발광 소자(30)는 일 단부가 제1 전극(21) 상에 놓이고, 타 단부가 제2 전극(22) 상에 놓이도록 배치될 수 있다.
발광 소자(30)는 제1 기판(11) 또는 제1 평탄화층(19)의 상면에 평행한 방향으로 복수의 층들이 배치될 수 있다. 발광 소자(30)는 연장된 일 방향이 제1 평탄화층(19)의 상면과 평행하도록 배치되고, 발광 소자(30)에 포함된 복수의 반도체층들은 제1 평탄화층(19)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(30)가 다른 구조를 갖는 경우 복수의 반도체층들은 제1 평탄화층(19)의 상면에 수직한 방향으로 배치될 수도 있다.
발광 소자(30)의 양 단부는 각각 연결 전극(CNE1, CNE2)들과 접촉할 수 있다. 예를 들어, 발광 소자(30)는 연장된 일 방향측 단부면에는 절연막(도 9의 '38')이 형성되지 않고 반도체층 일부가 노출될 수 있고, 상기 노출된 반도체층은 연결 전극(CNE1, CNE2)과 접촉할 수 있다. 다만, 이에 제한되지 않고 발광 소자(30)는 절연막(38) 중 적어도 일부 영역이 제거되어 반도체층들의 양 단부 측면이 부분적으로 노출될 수 있다. 상기 노출된 반도체층의 측면은 연결 전극(CNE1, CNE2)과 직접 접촉할 수도 있다.
제2 절연층(PAS2)은 발광 소자(30) 상에 부분적으로 배치될 수 있다. 예를 들어, 제2 절연층(PAS2)은 발광 소자(30)를 감싸면서 발광 소자(30)의 양 단부가 노출되도록 발광 소자(30)의 길이보다 작은 폭을 갖고 발광 소자(30) 상에 배치될 수 있다. 제2 절연층(PAS2)은 표시 장치(10)의 제조 공정 중 발광 소자(30), 전극(21, 22)들 및 제1 절연층(PAS1)을 덮도록 배치된 뒤 발광 소자(30)의 양 단부를 노출하도록 제거될 수 있다. 제2 절연층(PAS2)은 평면상 제1 절연층(PAS1) 상에서 제2 방향(DR2)으로 연장되어 배치됨으로써 각 서브 화소(SPXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)은 발광 소자(30)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(30)를 고정시킬 수 있다.
제2 절연층(PAS2) 상에는 복수의 연결 전극(CNE1, CNE2)들이 배치될 수 있다. 복수의 연결 전극(CNE1, CNE2)들은 일 방향으로 연장된 형상을 갖고 각 전극(21, 22) 상에 배치될 수 있다. 연결 전극(CNE1, CNE2)은 제1 전극(21) 상에 배치된 제1 연결 전극(CNE1)과 제2 전극(22) 상에 배치된 제2 연결 전극(CNE2)을 포함할 수 있다. 각 연결 전극(CNE1, CNE2)들은 서로 이격되거나 대향하며 배치될 수 있다. 예를 들어, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제1 전극(21)과 제2 전극(22) 상에 배치되어 서로 제1 방향(DR1)으로 이격될 수 있다. 각 연결 전극(CNE1, CNE2)들은 각 서브 화소(SPXn)의 발광 영역(EMA) 내에서 스트라이프형 패턴을 형성할 수 있다.
복수의 연결 전극(CNE1, CNE2)들은 각각 발광 소자(30)와 접촉할 수 있다. 제1 연결 전극(CNE1)은 발광 소자(30)들의 일 단부와 접촉하고, 제2 연결 전극(CNE2)은 발광 소자(30)의 타 단부와 접촉할 수 있다. 발광 소자(30)는 연장된 방향의 양 단부면에서 반도체층이 노출되고, 각 연결 전극(CNE1, CNE2)들은 발광 소자(30)의 반도체층과 접촉하여 이와 전기적으로 연결될 수 있다. 연결 전극(CNE1, CNE2)들은 발광 소자(30)의 양 단부와 접촉하는 일 측이 제2 절연층(PAS2) 상에 배치될 수 있다. 또한, 제1 연결 전극(CNE1)은 제1 전극(21)의 상면 일부를 노출하는 제1 개구부(OP1)를 통해 제1 전극(21)과 접촉하고, 제2 연결 전극(CNE2)은 제2 전극(22)의 상면 일부를 노출하는 제1 개구부(OP1)를 통해 제2 전극(22)과 접촉할 수 있다.
각 연결 전극(CNE1, CNE2)들은 일 방향으로 측정된 폭이 각각 전극(21, 22)들의 상기 일 방향으로 측정된 폭보다 작을 수 있다. 연결 전극(CNE1, CNE2)들은 각각 발광 소자(30)의 일 단부 및 타 단부와 접촉함과 동시에, 제1 전극(21)과 제2 전극(22)의 상면 일부를 덮도록 배치될 수 있다. 다만, 이에 제한되지 않고 연결 전극(CNE1, CNE2)들은 그 폭이 전극(21, 22)보다 크게 형성되어 전극(21, 22)의 양 측변들을 덮을 수도 있다.
연결 전극(CNE1, CNE2)은 투명성 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 발광 소자(30)에서 방출된 광은 연결 전극(CNE1, CNE2)을 투과하여 전극(21, 22)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
도면에서는 하나의 서브 화소(SPXn)에 2개의 연결 전극(CNE1, CNE2)들이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 각 연결 전극(CNE1, CNE2)들의 개수는 각 서브 화소(SPXn)마다 배치되는 전극(21, 22)의 개수에 따라 달라질 수 있다.
제3 절연층(PAS3)은 제1 기판(11)의 표시 영역(DPA)에 전면적으로 배치될 수 있다. 제3 절연층(PAS3)은 제1 기판(11) 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다. 다만, 제3 절연층(PAS3)은 생략될 수도 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예를 들어, 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al2O3), 질화 알루미늄(AlN)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
표시 영역(DPA)에 배치된 표시 소자층은 제1 전극(21), 제2 전극(22), 발광 소자(30) 및 연결 전극(CNE1, CNE2)들을 포함하여 특정 파장대의 광을 방출할 수 있다. 패드 영역(PDA)에는 각 서브 화소(SPXn)를 구동하기 위한 구동 신호를 전달하는 외부 장치(EXD)들이 실장될 수 있다. 외부 장치(EXD)는 예를 들어 이방성 도전필름일 수 있다. 외부 장치(EXD)는 패드 영역(PDA)의 배선 패드(WPD)와 연결될 수 있는데, 외부 장치(EXD)와 패드 전극들 사이를 도전볼을 통해 서로 전기적으로 연결될 수 있다. 이 도전볼들은 패드 영역(PDA)에서 균일하게 분산될 필요가 있다. 만약 도전볼들이 패드 전극들 사이에서 뭉침이 발생하는 경우, 인접한 패드 전극들이 서로 쇼트되어 구동 불량이 발생할 수 있다.
이하, 도전볼들의 뭉침에 의한 불량을 방지하기 위해, 일 실시예에 따른 패드 영역(PDA)에 배치된 배선 패드(WPD), 더미 패드(WDD), 및 패드 전극들(PAR1, PAR2, PAU1, PAU2)에 대하여 설명한다.
도 5에 결부하여 도 6 및 도 7을 참조하면, 배선 패드(WPD) 및 더미 패드(WDD)는 패드 영역(PDA)의 제2 층간 절연층(17) 상에 배치된다. 배선 패드(WPD) 및 더미 패드(WDD)는 제2 데이터 도전층과 동일한 층에 배치될 수 있다. 배선 패드(WPD) 및 더미 패드(WDD)는 각각 제2 방향(DR2)으로 연장되고, 제1 방향(DR1)으로 서로 이격되어 배치될 수 있다. 배선 패드(WPD) 및 더미 패드(WDD)는 서로 나란하게 배치되고 제2 방향(DR2)으로의 길이가 동일할 수 있다. 다만, 이에 제한되는 것은 아니며 더미 패드(WDD)의 길이가 배선 패드(WPD)의 길이보다 짧을 수도 있다.
배선 패드(WPD) 및 더미 패드(WDD)는 서로 한 쌍을 이루어 제1 방향(DR1)으로 반복하여 이루어질 수 있다. 예를 들어, 제1 방향(DR1)으로 배선 패드(WPD), 더미 패드(WDD), 배선 패드(WPD), 더미 패드(WDD)가 서로 교번하여 배치될 수 있다. 다만 이에 제한되는 것은 아니며, 2개의 배선 패드(WPD)들 사이에 2개의 더미 패드(WDD)들이 배치될 수도 있다.
배선 패드(WPD) 및 더미 패드(WDD)는 각각 제1 방향(DR1)으로의 폭을 가질 수 있다. 일 실시예에서 배선 패드(WPD)의 폭(W1)은 더미 패드(WDD)의 폭(W2)보다 클 수 있다. 배선 패드(WPD)는 표시 영역(DPA)으로부터 연장된 신호 배선, 예를 들어, 상술한 데이터 라인, 전압 배선들, 센싱 라인 등과 연결되어 신호가 직접 전달될 수 있다. 이에 따라, 배선 패드(WPD)는 저항을 고려하여 큰 폭으로 이루어질 수 있다. 더미 패드(WDD)는 표시 영역(DPA)으로 신호가 전달되지 않는 패드로 저항을 고려할 필요가 없으므로, 패드 영역(PDA)의 면적을 고려하여 배선 패드(WPD)보다 작은 폭으로 이루어질 수 있다.
상술한 것처럼, 배선 패드(WPD)는 외부 장치(EXD)로부터 신호가 입력되고 표시 영역(DPA)으로 신호를 전달하는 패드이고, 더미 패드(WDD)는 표시 영역(DPA)으로 신호를 전달하지 않는다. 이에 따라, 더미 패드(WDD)는 패드 전극들(PAR2, PAU2) 외에 표시 영역(DPA)으로부터 연장된 어떠한 배선과도 연결되지 않는다.
배선 패드(WPD) 상에는 제1 패드 전극 기저층(PAR1)과 제1 패드 전극 상부층(PAU1)이 배치될 수 있다. 일 실시예에서 배선 패드(WPD) 상에 제1 패드 전극 기저층(PAR1)이 배치되고, 제1 패드 전극 기저층(PAR1) 상에 제1 패드 전극 상부층(PAU1)이 배치될 수 있다.
제1 패드 전극 기저층(PAR1)은 배선 패드(WPD) 상에 배치된 제1 평탄화층(19) 상에 직접 배치될 수 있다. 일 실시예에서, 제1 패드 전극 기저층(PAR1)은 배선 패드(WPD)와 중첩하여 배치되고, 제1 평탄화층(19)을 관통하는 제1 관통홀(CH1)을 통해 배선 패드(WPD)와 연결될 수 있다. 제1 패드 전극 기저층(PAR1)은 배선 패드(WPD)보다 작은 폭을 가지도록 형성되어, 배선 패드(WPD)에 직접 접촉할 수 있다.
더미 패드(WDD) 상에는 제2 패드 전극 기저층(PAR2)과 제2 패드 전극 상부층(PAU2)이 배치될 수 있다. 일 실시예에서 더미 패드(WDD) 상에 제2 패드 전극 기저층(PAR2)이 배치되고, 제2 패드 전극 기저층(PAR2) 상에 제2 패드 전극 상부층(PAU2)이 배치될 수 있다.
제2 패드 전극 기저층(PAR2)은 더미 패드(WDD) 상에 배치된 제1 평탄화층(19) 상에 직접 배치될 수 있다. 제2 패드 전극 기저층(PAR2)은 제1 패드 전극 기저층(PAR1)과 동일한 층 상에 배치되며 제1 방향(DR1)으로 서로 이격하여 배치될 수 있다. 제2 패드 전극 기저층(PAR2)과 제1 패드 전극 기저층(PAR1)은 각각 제2 방향(DR2)으로 연장될 수 있고, 서로 나란하게 배치될 수 있다.
일 실시예에서, 제2 패드 전극 기저층(PAR2)은 더미 패드(WDD)와 중첩하여 배치되고, 제1 평탄화층(19)을 관통하는 제2 관통홀(CH2)을 통해 더미 패드(WDD)와 연결될 수 있다. 제2 패드 전극 기저층(PAR2)은 더미 패드(WDD)보다 큰 폭을 가지도록 형성되어, 더미 패드(WDD)에 직접 접촉할 수 있다.
일 실시예에 따르면 제1 패드 전극 기저층(PAR1)과 제2 패드 전극 기저층(PAR2)은 표시 영역(DPA)의 전극(21, 22)들과 동일한 공정에서 형성되어 이들과 동일한 재료를 포함할 수 있다. 전극(21, 22)들은 제1 뱅크(BNL1)가 형성된 뒤의 공정에서 표시 영역(DPA)에 형성될 수 있다. 제1 뱅크(BNL1)는 패드 영역(PDA)에 배치되지 않을 수 있고, 표시 장치(10)의 제조 공정 중 배선 패드(WPD) 및 더미 패드(WDD)가 노출된 상태로 후속 공정이 수행될 수도 있다. 제1 패드 전극 기저층(PAR1) 및 제2 패드 전극 기저층(PAR2)은 전극(21, 22)들과 동일한 공정에서 형성되어 배선 패드(WPD) 및 더미 패드(WDD) 상에 배치될 수 있다.
배선 패드(WPD) 및 더미 패드(WDD)는 제2 데이터 도전층과 동일한 층에 배치되어 이들과 동일한 재료, 예를 들어 구리(Cu)와 같은 금속 재료를 포함할 수 있다. 전극(21, 22)들과 패드 전극 기저층(PAR1, PAR2)들은 반사율이 높은 금속 재료, 예를 들어 알루미늄(Al)과 같은 금속을 포함할 수 있다. 패드 전극 기저층(PAR1, PAR2)들은 패드 전극 상부층(PAU1, PAU2)들과 함께 외부 장치(EXD)와 배선 패드(WPD) 및 더미 패드(WDD)를 전기적으로 연결할 수 있다.
제1 절연층(PAS1)은 표시 영역(DPA) 뿐만 아니라 패드 영역(PDA)에도 배치될 수 있다. 제1 절연층(PAS1)은 제1 패드 전극 기저층(PAR1) 및 제2 패드 전극 기저층(PAR2) 상에서 이들을 덮도록 배치되며, 제1 패드 전극 기저층(PAR1) 및 제2 패드 전극 기저층(PAR2) 각각의 상면 일부를 노출하는 패드 개구부(OP2)를 포함할 수 있다. 또한, 일 실시예에서 제1 절연층(PAS1)은 제1 패드 전극 기저층(PAR1) 및 제2 패드 전극 기저층(PAR2) 각각의 상면 일부 뿐 만 아니라, 제1 패드 전극 기저층(PAR1) 및 제2 패드 전극 기저층(PAR2)의 사이에 배치된 제1 평탄화층(19)의 상면 또한 노출할 수 있다.
패드 전극 상부층(PAU1, PAU2)들은 제1 절연층(PAS1) 상에 배치될 수 있다. 패드 전극 상부층(PAU1, PAU2)들은 제1 패드 전극 기저층(PAR1) 상에 배치된 제1 패드 전극 상부층(PAU1)과, 제2 패드 전극 기저층(PAR2) 상에 배치된 제2 패드 전극 상부층(PAU2)을 포함할 수 있다.
제1 패드 전극 상부층(PAU1)은 제1 절연층(PAS1)의 패드 개구부(OP2)의 일부를 덮도록 배치되며, 패드 개구부(OP2)에 의해 노출된 제1 패드 전극 기저층(PAR1)의 상면의 적어도 일부와 직접 접촉할 수 있다. 제1 패드 전극 상부층(PAU1)은 제1 패드 전극 기저층(PAR1)과 동일하거나 큰 폭을 가질 수 있다. 제1 패드 전극 상부층(PAU1)은 제1 패드 전극 기저층(PAR1)과 함께 배선 패드(WPD)의 패드 전극을 구성하고, 외부 장치(EXD)와 배선 패드(WPD)를 전기적으로 연결할 수 있다. 외부 장치(EXD)는 도전볼과 같은 도전성 재료를 통해 제1 패드 전극 상부층(PAU1)과 연결될 수 있다.
제2 패드 전극 상부층(PAU2)은 제1 절연층(PAS1)의 패드 개구부(OP2)의 다른 일부를 덮도록 배치되며, 패드 개구부(OP2)에 의해 노출된 제2 패드 전극 기저층(PAR2)의 상면의 적어도 일부와 직접 접촉할 수 있다. 제2 패드 전극 상부층(PAU2)은 제2 패드 전극 기저층(PAR2)과 동일하거나 큰 폭을 가질 수 있다. 제2 패드 전극 상부층(PAU2)은 제2 패드 전극 기저층(PAR2)과 함께 더미 패드(WDD)의 패드 전극을 구성하고, 외부 장치(EXD)와 더미 패드(WDD)를 전기적으로 연결할 수 있다. 외부 장치(EXD)는 도전볼과 같은 도전성 재료를 통해 제2 패드 전극 상부층(PAU2)과 연결될 수 있다.
제1 패드 전극 상부층(PAU1) 및 제2 패드 전극 상부층(PAU2)은 각각 제1 방향(DR1)으로 이격되고, 제2 방향(DR2)으로 연장되어 서로 나란하게 배치될 수 있다. 제1 패드 전극 상부층(PAU1) 및 제2 패드 전극 상부층(PAU2)이 제1 방향(DR1)으로 이격된 간격은 제1 패드 전극 기저층(PAR1) 및 제2 패드 전극 기저층(PAR2)이 제1 방향(DR1)으로 이격된 간격과 동일할 수 있다. 다만, 이에 제한되는 것은 아니며, 제1 패드 전극 상부층(PAU1) 및 제2 패드 전극 상부층(PAU2)이 제1 방향(DR1)으로 이격된 간격이 제1 패드 전극 기저층(PAR1) 및 제2 패드 전극 기저층(PAR2)이 제1 방향(DR1)으로 이격된 간격보다 클 수도 있다.
일 실시예에 따르면 제1 패드 전극 상부층(PAU1) 및 제2 패드 전극 상부층(PAU2)은 표시 영역(DPA)의 연결 전극(CNE1, CNE2)들과 동일한 공정에서 형성되어 이들과 동일한 재료를 포함할 수 있다. 연결 전극(CNE1, CNE2)들은 제1 절연층(PAS1)이 형성된 후의 공정에서 표시 영역(DPA)에 형성될 수 있다. 제1 절연층(PAS1)은 표시 영역(DPA)과 패드 영역(PDA)에 걸쳐 배치될 수 있고, 이들은 전극(21, 22)과 패드 전극 기저층(PAR1, PAR2)들의 적어도 일부를 덮도록 배치될 수 있다. 제1 패드 전극 상부층(PAU1) 및 제2 패드 전극 상부층(PAU2)은 연결 전극(CNE1, CNE2)과 함께 동일한 공정에서 형성될 수 있으므로, 패드 전극을 구성하기 위한 제조 공정 수가 생략될 수 있다.
일 실시예에서, 제1 패드 전극 상부층(PAU1) 및 제2 패드 전극 상부층(PAU2)은 연결 전극(CNE1, CNE2)들과 동일하게 ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 표시 장치(10)는 제조 공정 중 일부 공정들을 병합하여, 표시 영역(DPA)과 패드 영역(PDA)에 일부 층들을 동시에 형성할 수 있다. 특히, 표시 영역(DPA)의 표시 소자층에 배치되는 층들을 이용하여 패드 영역(PDA)의 패드 전극을 형성함에 따라 회로층 이후의 복잡한 제조 공정이 단순화될 수 있다.
한편, 상술한 바와 같이, 패드 영역(PDA) 상에는 외부 장치(EXD)가 도전볼을 통해 패드 영역(PDA)의 패드 전극(PAR1, PAR2, PAU1, PAU2)들에 전기적으로 연결될 수 있다.
도 8을 참조하면, 제1 기판(11)의 패드 영역(PDA) 상에 외부 장치(EXD)가 접합되어 배치될 수 있다. 외부 장치(EXD)는 구동 IC가 구비된 연성인쇄회로기판(Flexible printed circuit board)일 수 있다. 외부 장치(EXD)는 복수의 회로 배선(CFC)을 포함할 수 있다. 복수의 회로 배선(CFC)은 패드 영역(PDA)의 배선 패드(WPD)와 각각 대응하여 1대 1로 배치될 수 있다. 복수의 회로 배선(CFC)은 배선 패드(WPD)와 마찬가지로 제2 방향(DR2)으로 연장되며 제1 방향(DR1)으로 이격하여 배치될 수 있다.
패드 영역(PDA)의 제1 기판(11)과 외부 장치(EXD) 사이에는 복수의 도전볼(COB)과 비도전성층(NCF)이 배치될 수 있다. 도전볼(COB)은 외부 장치(EXD)의 회로 배선(CFC)과 패드 영역(PDA)의 제2 패드 전극 상부층(PAU1, PAU2)에 각각 컨택하여 이들을 전기적으로 연결할 수 있다. 도전볼(COB)은 비도전성층(NCF) 내에 분산되어, 일부에는 많이 분포할 수 있고 일부에는 적게 분포할 수 있다. 예를 들어, 도전볼(COB)이 많이 분포하는 영역에서는 도전볼(COB)이 뭉치게 되어 제2 패드 전극 상부층(PAU1, PAU2)과 외부 장치(EXD)의 회로 배선(CFC)이 1대 1로 연결되지 않고 1대 다수, 또는 다수 대 1 또는 다수 대 다수로 연결될 수 있다. 반대로, 도전볼(COB)이 적게 분포하는 영역에서는 도전볼(COB)이 존재하지 않는 영역이 발생하여 제2 패드 전극 상부층(PAU1, PAU2)과 회로 배선(CFC)이 전기적으로 연결되지 않을 수 있다. 따라서, 도전볼(COB)의 분포가 균일하지 않아 구동 불량이 발생할 수 있다.
본 실시예에서는 후술하는 제조 방법과 같이, 제2 패드 전극 상부층(PAU1, PAU2) 상에 도전볼(COB)을 유전영동법을 이용하여 정렬시킴으로써, 제2 패드 전극 상부층(PAU1, PAU2)과 회로 배선(CFC)이 잘 연결될 수 있도록 한다.
상술한 도전볼(COB)은 표면이 절연 처리된 수백 나노미터 크기의 입자일 수 있다. 도전볼(COB)은 도전층(BC) 및 도전층(BC)을 둘러싸는 캡핑층(BIN)을 포함할 수 있다. 도전볼(COB)의 도전층(BC)은 니켈, 금, 백금 또는 동 등의 도전입자일 수 있다. 캡핑층(BIN)은 스티렌계, 아크릴계 등의 고분자 등으로 이루어질 수 있다. 도전볼(COB)의 입경은 1 내지 10㎛로 이루어지며 바람직하게는 2 내지 5㎛로 이루어질 수 있다. 다만 이에 제한되지 않으며, 도전볼(COB)은 복수의 도전층과 복수의 캡핑층이 서로 교번하여 배치될 수도 있다.
도전볼(COB)은 외부 장치(EXD) 상에 비도전성층(NCF)과 함께 도포되고 패드 영역(PDA) 상에 정렬될 수 있다. 그리고, 외부 장치(EXD)가 고열과 함께 가압되면 도전볼(COB)의 표면의 캡핑층(BIN)이 터지면서 내부의 도전층(BC)이 노출됨에 따라 도전성을 나타낼 수 있다. 따라서, 도전볼(COB)은 절연 특성과 도전 특성을 동시에 가질 수 있다.
도전볼(COB)이 분산된 비도전성층(NCF)은 외부 장치(EXD) 및 제1 기판(11) 사이에 배치될 수 있다. 비도전성층(NCF)은 비도전성 즉 절연성을 가지는 접착제로, 열경화성 수지 및 열가소성 수지 중에서 선택된 하나 이상을 포함할 수 있다. 열경화성 수지의 예로는 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 노블락형 에폭시 수지, 페놀 수지, 우레아 수지, 멜라민 수지, 불포화 폴리에스테르 수지, 레조시놀 수지 등을 들 수 있으나 이에 제한되지 않는다. 열가소성 수지의 예로는 포화 폴리에스테르 수지, 비닐 수지, 아크릴 수지, 폴리올레핀 수지, 폴리비닐아세테이트(PVA) 수지, 폴리카보네이트 수지, 셀룰로오스 수지, 케톤 수지, 스티렌 수지 등을 들 수 있으나 이에 제한되지 않는다.
일 실시예에서, 도전볼(COB)은 일부가 외부 장치(EXD)의 회로 배선(CFC)에 직접 컨택하고 나머지 다른 일부가 패드 영역(PDA)의 제1 패드 전극 상부층(PAU1) 및 제2 패드 전극 상부층(PAU2)에 컨택할 수 있다. 따라서, 외부 장치(EXD)의 회로 배선(CFC)과, 제1 패드 전극 상부층(PAU1) 및 제2 패드 전극 상부층(PAU2)은 도전볼(COB)에 의해 전기적으로 연결될 수 있다. 도전볼(COB)은 패드 영역(PDA)의 제1 패드 전극 상부층(PAU1) 및 제2 패드 전극 상부층(PAU2)에 중첩할 수 있고, 또한, 패드 영역(PDA)의 제1 패드 전극 기저층(PAR1) 및 제2 패드 전극 기저층(PAR2)에 중첩할 수 있다.
비도전성층(NCF)은 외부 장치(EXD)의 하면 및 회로 배선(CFC)에 컨택할 수 있고, 패드 영역(PDA)의 제1 패드 전극 상부층(PAU1), 제2 패드 전극 상부층(PAU2), 및 제3 절연층(PAS3)에 컨택할 수 있다. 비도전성층(NCF)은 접착제의 역할을 하여, 외부 장치(EXD)와 제1 기판(11)의 패드 영역(PDA)을 접착 및 고정할 수 있다.
일 실시예에서, 외부 장치(EXD)의 회로 배선(CFC)을 통해 인가되는 신호는 도전볼(COB)에 의해 제1 패드 전극 상부층(PAU1) 및 제2 패드 전극 상부층(PAU2)으로 전달된다. 이 경우, 제1 패드 전극 상부층(PAU1)에 전달된 신호는 제1 패드 전극 기저층(PAR1) 및 배선 패드(WPD)를 통해 표시 영역(DPA)의 배선에 전달될 수 있다. 반면, 제2 패드 전극 상부층(PAU2)에 전달된 신호는 제2 패드 전극 기저층(PAR2) 및 더미 패드(WDD)로 전달되나, 더미 패드(WDD)는 다른 배선과 연결되지 않으므로 신호가 전달되지 않는다. 본 실시예에서 더미 패드(WDD)는 각 배선 패드(WPD) 사이에 배치되어 배선 패드(WPD) 간에 신호 간섭이 발생하는 것을 방지할 수 있다.
일 실시예에 따른 표시 장치(10)는 패드 전극 상부층(PAU1, PAU2)들 상에 도전볼(COB)을 유전영동법을 이용하여 정렬시킴으로써, 패드 전극 상부층(PAU1, PAU2)들과 회로 배선(CFC)이 잘 연결될 수 있도록 한다. 따라서, 인접한 회로 배선(CFC)들 또는 인접한 패드 전극 상부층(PAU1, PAU2)들 사이에서 도전볼(COB)의 뭉침으로 인한 쇼트를 방지하고, 구동 불량을 방지할 수 있다.
또한, 일 실시예에 따르면, 표시 장치(10)는 표시 영역(DPA)과 패드 영역(PDA)에 배치되는 일부 층들이 동일한 공정으로 병합되어 형성될 수 있고, 복잡한 제조 공정이 단순화될 수 있다. 특히, 패드 영역(PDA)에는 표시 영역(DPA)의 전극(21, 22)들 및 연결 전극(CNE1, CNE2)들과 동일한 재료를 포함하여 이들과 동시에 형성되는 패드 전극들(PAR1, PAR2, PAU1, PAU2)들이 배치되어, 외부 장치(EXD)와의 연결을 위한 별도의 패드 전극 형성 공정이 생략될 수 있다. 표시 장치(10)는 발광 소자(30)를 포함하여 신규 패드 전극 구조를 가질 수 있으며, 제조 공정이 비교적 단순화될 수 있다.
도 9는 일 실시예에 따른 발광 소자의 개략도이다.
발광 소자(30)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(30)는 마이크로 미터(Micro-meter) 또는 나노 미터(Nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(30)는 두 전극 상에 형성된 전계에 의해 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(30)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(30)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(30)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(30)는 다양한 형태를 가질 수 있다. 후술하는 발광 소자(30)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(30)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다.
도 9를 참조하면, 발광 소자(30)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 발광 소자(30)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(31)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(32)은 후술하는 발광층(36) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며 발광 소자(30)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예를 들어, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(32)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예를 들어, 발광층(36)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 발광층(36)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 발광층(36)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 발광층(36)에서 방출되는 광은 발광 소자(30)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 발광층(36)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(30)는 적어도 하나의 전극층(37)을 포함할 수 있다. 도 9에서는 발광 소자(30)가 하나의 전극층(37)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(30)는 더 많은 수의 전극층(37)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(30)에 대한 설명은 전극층(37)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(37)은 일 실시예에 따른 표시 장치(10)에서 발광 소자(30)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(30)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 전극층(37)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있으며, 이에 제한되는 것은 아니다.
절연막(38)은 상술한 복수의 반도체층 및 전극층들의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되고, 발광 소자(30)가 연장된 일 방향으로 연장될 수 있다. 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 절연막(38)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(30)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(38)이 발광 소자(30)의 길이방향으로 연장되어 제1 반도체층(31)으로부터 전극층(37)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(38)은 발광층(36)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(37) 외면의 일부만 커버하여 각 전극층(37)의 외면이 부분적으로 노출될 수도 있다. 또한, 절연막(38)은 발광 소자(30)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(38)의 두께는 40nm 내외일 수 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3) 등을 포함할 수 있다. 이에 따라 발광층(36)이 발광 소자(30)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광층(36)을 포함하여 발광 소자(30)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(30)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(30)가 잉크 내에서 인접한 다른 발광 소자(30)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
발광 소자(30)는 길이가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(30)의 직경은 30nm 내지 700nm의 범위를 갖고, 발광 소자(30)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 표시 장치(10)에 포함되는 복수의 발광 소자(30)들은 발광층(36)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(30)의 직경은 500nm 내외의 범위를 가질 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 제조 공정에 대하여 설명하기로 한다.
도 10 내지 도 27은 일 실시예에 따른 표시 장치의 제조 공정 단계별 단면도들이다. 이하의 도면들에서는 표시 영역(DPA)과 패드 영역(PDA)의 각 층들의 형성 공정 단계를 예시하여 설명하기로 한다.
도 10을 참조하면, 먼저 제1 기판(11) 상에 차광층(BML)을 형성하고, 그 상에 배치되는 버퍼층(12)과 반도체층을 형성한다. 차광층(BML)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 제1 기판(11) 상에 차광층 용 물질층을 전면 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 도 10에 도시된 바와 같은 차광층(BML)을 형성할 수 있다.
버퍼층(12)은 버퍼층용 물질층을 제1 기판(11) 상에 전면 증착하여 형성될 수 있고, 반도체층은 제1 트랜지스터(T1)의 액티브층(ACT1)을 포함할 수 있고, 이는 마스크 공정에 의해 형성될 수 있다. 예를 들어, 버퍼층(12) 상에 산화물 반도체를 전면 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 도 10에 도시된 바와 같은 액티브층(ACT1)을 형성할 수 있다. 이하, 각 층들은 상술한 바와 유사한 공정으로 형성될 수 있으므로, 중복된 설명이나 이에 대한 자세한 설명은 생략하고 공정 순서에 대하여 상세히 설명하기로 한다.
이어, 도 11을 참조하면, 반도체층이 형성된 버퍼층(12) 상에 제1 게이트 절연층(13)과 그 상에 배치되는 게이트 도전층을 형성한다. 게이트 도전층은 표시 영역(DPA)에 배치된 게이트 전극(G1)과 패드 영역(PDA)에 배치된 게이트 패드부(WPD_G)를 포함할 수 있다. 제1 게이트 절연층(13)은 게이트 절연층용 물질층을 제1 기판(11) 상에 전면 증착하여 형성할 수 있고, 게이트 도전층은 마스크 공정에 의해 형성될 수 있다.
이어, 도 12를 참조하면, 게이트 도전층이 형성된 제1 게이트 절연층(13) 상에 제1 층간 절연층(15)을 형성하고, 차광층(BML) 및 반도체층 일부를 노출하는 컨택홀들을 형성한다. 제1 층간 절연층(15)은 층간 절연층용 물질층을 전면 증착하여 형성되고, 컨택홀 형성 공정은 마스크 공정으로 형성될 수 있다.
이어, 컨택홀이 형성된 제1 층간 절연층(15) 상에 제1 데이터 도전층을 형성한다. 제1 데이터 도전층은 마스크 공정으로 형성될 수 있다. 제1 데이터 도전층은 표시 영역(DPA)에 배치된 소스 전극(S1) 및 드레인 전극(D1)과 패드 영역(PDA)에 배치된 데이터 패드부(WPD_D)를 포함할 수 있다. 표시 영역(DPA)에 배치되는 제1 데이터 도전층은 제1 층간 절연층(15)에 형성된 컨택홀 내부까지 그 물질들이 증착되어 차광층(BML) 또는 액티브층(ACT1)에 연결될 수 있다.
이어, 도 13을 참조하면, 제1 데이터 도전층이 형성된 제1 층간 절연층(15) 상에 제2 층간 절연층(17)을 형성하고, 제1 데이터 도전층 일부를 노출하는 컨택홀들을 형성한다. 제2 층간 절연층(17)과 그 컨택홀들을 제1 층간 절연층(15)과 동일하게 형성될 수 있다.
이어, 컨택홀이 형성된 제2 층간 절연층(17) 상에 제2 데이터 도전층을 형성한다. 제2 데이터 도전층은 마스크 공정으로 형성될 수 있다. 제2 데이터 도전층은 표시 영역(DPA)에 배치된 전압 배선(VL1, VL2)들, 제1 도전 패턴(CDP)과, 패드 영역(PDA)에 배치된 배선 패드(WPD) 및 더미 패드(WDD)를 포함할 수 있다. 표시 영역(DPA)에 배치되는 제2 데이터 도전층은 제2 층간 절연층(17)에 형성된 컨택홀 내부까지 그 물질들이 증착되어 제1 데이터 도전층에 연결될 수 있다.
이어, 도 14 및 도 13을 참조하면, 제2 데이터 도전층이 형성된 제2 층간 절연층(17) 상에 제1 평탄화층(19)을 형성한다. 제1 평탄화층(19)은 감광성 물질을 포함하는 유기 물질을 포함하여 이루어질 수 있고, 이들은 유기 물질층을 도포한 후, 노광 및 현상을 통해 형성될 수 있다. 제1 평탄화층(19)은 표시 영역(DPA)에서 제1 도전 패턴(CDP)을 노출하는 제1 컨택홀(CT1), 제2 전압 배선(VL2)을 노출하는 제2 컨택홀(CT2)이 형성될 수 있다. 또한, 제1 평탄화층(19)은 패드 영역(PDA)에서 배선 패드(WPD)를 노출하는 제1 관통홀(CH1) 및 더미 패드(WDD)를 노출하는 제2 관통홀(CH2)이 형성될 수 있다.
이어, 도 15를 참조하면, 표시 영역(DPA)의 제1 평탄화층(19) 상에 제1 뱅크(BNL1)들을 형성한다. 제1 뱅크(BNL1)는 감광성 물질을 포함하는 유기 물질을 포함하여 이루어질 수 있고, 이들은 유기 물질층을 도포한 후, 노광 및 현상을 통해 형성될 수 있다. 제1 뱅크(BNL1)는 패드 영역(PDA)에는 형성되지 않을 수 있다.
이어, 도 16을 참조하면, 제1 평탄화층(19)의 표시 영역(DPA) 상에 제1 전극(21) 및 제2 전극(22)을 형성하고, 제1 평탄화층(19)의 패드 영역(PDA) 상에 제1 패드 전극 기저층(PAR1) 및 제2 패드 전극 기저층(PAR2)을 형성한다.
제1 전극(21), 제2 전극(22), 제1 패드 전극 기저층(PAR1) 및 제2 패드 전극 기저층(PAR2)은 마스크 공정에 의해 형성될 수 있다. 제1 전극(21), 제2 전극(22), 제1 패드 전극 기저층(PAR1) 및 제2 패드 전극 기저층(PAR2)은 전극용 물질층을 제1 평탄화층(19) 및 제1 뱅크(BNL1)가 형성된 제1 기판(11) 상에 전면적으로 증착한 뒤 이를 패터닝하여 형성될 수 있다. 상기 전극용 물질층은 제1 컨택홀(CT1), 제2 컨택홀(CT2), 제1 관통홀(CH1) 및 제2 관통홀(CH2) 내부까지 증착될 수 있다. 제1 전극(21)과 제2 전극(22)은 제1 컨택홀(CT1) 및 제2 컨택홀(CT2)을 통해 각각 제1 도전 패턴(CDP)과 제2 전압 배선(VL2)에 연결될 수 있다. 제1 패드 전극 기저층(PAR1) 및 제2 패드 전극 기저층(PAR2)은 제1 관통홀(CH1) 및 제2 관통홀(CH2)을 통해 각각 배선 패드(WPD) 및 더미 패드(WDD)에 연결될 수 있다.
표시 영역(DPA)의 제1 전극(21) 및 제2 전극(22)과 패드 영역(PDA)의 제1 패드 전극 기저층(PAR1) 및 제2 패드 전극 기저층(PAR2)은 동일한 공정에서 형성될 수 있고 각각 동일한 재료를 포함할 수 있다. 표시 장치(10)는 표시 영역(DPA)의 표시 소자층 형성 공정에서 패드 영역(PDA)의 제1 및 제2 패드 전극 기저층(PAR1, PAR2)을 동시에 형성함으로써, 패드 영역(PDA) 형성을 위한 마스크 공정이 생략될 수 있다.
이어, 도 17을 참조하면, 제1 및 제2 전극(21, 22), 및 제1 및 제2 패드 전극 기저층(PAR1, PAR2) 상에 제1 절연층(PAS1)을 형성하고, 표시 영역(DPA)의 제1 절연층(PAS1) 상에 제2 뱅크(BNL2)를 형성한다. 제1 절연층(PAS1)은 절연 물질층을 표시 영역(DPA)과 패드 영역(PDA) 상에 전면 증착하여 형성될 수 있다. 도 17에서는 제1 절연층(PAS1)에 개구부(OP1 OP2)들이 형성되지 않은 것으로 도시되어 있다. 개구부(OP1, OP2)들은 후속 공정에서 제2 절연층(PAS2)을 형성한 뒤에 형성될 수 있다. 제1 절연층(PAS1)은 패드 영역(PDA)의 제1 및 제2 패드 전극 기저층(PAR1, PAR2)을 덮도록 배치되며, 그 이후 제2 뱅크(BNL2)나 제2 절연층(PAS2) 형성 공정에서 적어도 제1 및 제2 패드 전극 기저층(PAR1, PAR2)dl 마스크 공정 용 물질들에 의해 손상되는 것을 방지할 수 있다.
제2 뱅크(BNL2)는 제1 절연층(PAS1) 상에 배치되며 제1 뱅크(BNL1)와 동일한 공정으로 형성될 수 있다. 제2 뱅크(BNL2)는 제1 뱅크(BNL1)보다 더 높은 높이로 형성될 수 있다.
이어, 도 18을 참조하면, 표시 영역(DPA)의 제1 절연층(PAS1) 상에 발광 소자(30)를 배치한다. 일 실시예에 따르면, 발광 소자(30)는 잉크 내에 분산된 상태로 제1 및 제2 전극(21, 22)들 상에 상기 잉크를 분사하는 잉크젯 프린팅 공정을 통해 배치될 수 있다. 잉크젯 프린팅 장치를 통해 분사된 잉크는 제2 뱅크(BNL2)가 둘러싸는 영역 내에 안착될 수 있다. 제2 뱅크(BNL2)는 잉크가 이웃하는 다른 서브 화소(PXn)로 넘치는 것을 방지할 수 있다.
발광 소자(30)를 포함하는 잉크가 분사되면, 제1 및 제2 전극(21, 22)에 전기 신호를 인가하여 복수의 발광 소자(30)들을 제1 절연층(PAS1) 상에 배치한다. 제1 및 제2 전극(21, 22)들에 전기 신호를 인가하면, 제1 및 제2 전극(21, 22) 상에는 전계가 생성될 수 있다. 잉크 내에 분산된 발광 소자(30)는 상기 전계에 의해 유전영동힘을 받을 수 있고, 유전영동힘을 받은 발광 소자(30)는 배향 방향 및 위치가 바뀌면서 제1 절연층(PAS1) 상에 안착될 수 있다. 여기서, 발광 소자(30)의 길이는 제1 전극(21)과 제2 전극(22) 사이의 간격보다 길 수 있고, 발광 소자(30)의 양 단부는 각각 제1 전극(21)과 제2 전극(22) 상에 배치될 수 있다.
이어, 도 19를 참조하면, 발광 소자(30)의 위치를 고정하는 제2 절연층(PAS2)을 형성한다. 이어, 제1 절연층(PAS1)을 일부 패터닝하여 제1 및 제2 전극(21, 22)을 노출하는 제1 개구부(OP1)를 형성하고, 제1 및 제2 패드 전극 기저층(PAR1, PAR2) 상면 일부를 노출하는 제2 개구부(OP2)들을 형성한다. 제2 절연층(PAS2)은 절연 물질층을 제1 절연층(PAS1) 상에 전면 증착한 후, 발광 소자(30)의 양 단부가 노출되도록 패터닝되어 형성될 수 있다. 여기서, 패드 영역(PDA) 상에는 제2 절연층(PAS2)이 형성되지 않도록 상기 절연 물질층이 증착되지 않거나 패드 영역(PDA)에 증착된 물질층은 완전히 제거될 수 있다. 제1 절연층(PAS1)과 제2 절연층(PAS2)은 서로 다른 절연 물질을 포함할 수 있고, 패터닝 공정에서 제1 절연층(PAS1)은 제거되지 않을 수 있다.
이어, 도 20을 참조하면, 제1 절연층(PAS1) 및 제2 절연층(PAS2) 상에 제1 및 제2 연결 전극(CNE1, CNE2)들을 형성하고, 제1 및 제2 패드 전극 기저층(PAR1, PAR2) 상에 제1 및 제2 패드 전극 상부층(PAU1, PAU2)을 형성한다. 제1 및 제2 연결 전극(CNE1, CNE2)과, 제1 및 제2 패드 전극 상부층(PAU1, PAU2)은 연결 전극용 물질층을 제1 절연층(PAS1) 및 제2 절연층(PAS2) 상에 전면적으로 증착한 뒤 이를 패터닝하여 형성될 수 있다. 상기 연결 전극용 물질층은 제1 절연층(PAS1)의 제1 개구부(OP1) 및 제2 개구부(OP2) 내부까지 증착될 수 있다. 따라서, 제1 연결 전극(CNE1)은 제1 전극(21)과 연결되고, 제2 연결 전극(CNE2)은 제2 전극(22)에 연결되며, 제1 패드 전극 상부층(PAU1)은 제1 패드 전극 기저층(PAR1)과 연결되고, 제2 패드 전극 상부층(PAU2)은 제2 패드 전극 기저층(PAR2)과 연결될 수 있다.
표시 영역(DPA)의 제1 및 제2 연결 전극(CNE1, CNE2)과 패드 영역(PDA)의 제1 및 제2 패드 전극 상부층(PAU1, PAU2)은 동일한 공정에서 형성될 수 있고 각각 동일한 재료를 포함할 수 있다. 표시 장치(10)는 표시 영역(DPA)의 표시 소자층 형성 공정에서 패드 영역(PDA)의 제1 및 제2 패드 전극 상부층(PAU1, PAU2)을 동시에 형성함으로써, 패드 영역(PDA) 형성을 위한 마스크 공정이 생략될 수 있다.
이어, 도 21을 참조하면, 제1 및 제2 연결 전극(CNE1, CNE2), 제1 및 제2 패드 전극 상부층(PAU1, PAU2) 상에 제3 절연층(PAS3)을 형성한다. 제3 절연층(PAS3)은 절연 물질층을 표시 영역(DPA)과 패드 영역(PDA) 상에 전면 증착하여 형성될 수 있다. 이어, 제3 절연층(PAS3)을 일부 패터닝하여 제1 및 제2 패드 전극 상부층(PAU1, PAU2)들을 노출하는 패드 개구부(PAO)를 형성한다.
이어, 도 22를 참조하면, 도전볼(COB) 및 용매(100)를 포함하는 도전볼 잉크(1000)를 준비한다. 도전볼 잉크(1000)는 용매(100) 및 이에 분산된 도전볼(COB)을 포함할 수 있다. 용매(100)는 톨루엔, 물, 알코올 등의 용매를 사용할 수 있으나 이에 제한되는 것은 아니다.
이어, 도 23을 참조하면, 제1 기판(11)의 패드 영역(PDA) 상에 용매(100)를 포함하는 도전볼 잉크(1000)를 분사한다. 예시적인 실시예에서, 도전볼 잉크(1000)는 용액 공정을 통해 분사할 수 있으며, 용액 공정은 예를 들어 잉크젯 프린팅 장치를 이용한 프린팅 공정을 이용할 수 있다. 분사된 잉크(1000)는 제1 기판(11)의 패드 영역(PDA) 상에 안착될 수 있다. 도전볼(COB)은 도전볼 잉크(1000) 내에서 랜덤하게 분산될 수 있다.
이어, 도 24를 참조하면, 도전볼(COB)을 포함하는 도전볼 잉크(1000)가 대상 기판(SUB) 상에 분사되면, 제1 및 제2 패드 전극 상부층(PAU1, PAU2)에 정렬 신호를 인가하여 패드 영역(PDA) 상에 전계(EL)를 생성한다. 용매(100) 내에 분산된 도전볼(COB)들은 전계(EL)에 의해 유전영동힘을 받을 수 있고, 위치가 변하면서 제1 및 제2 패드 전극 상부층(PAU1, PAU2) 상에 배치될 수 있다.
패드 영역(PDA)의 제1 기판(11)의 제1 및 제2 패드 전극 상부층(PAU1, PAU2)에 교류 전기 신호를 인가하여 전계(EL)를 생성하면, 도전볼(COB)은 유전영동힘을 받을 수 있다. 유전영동은 전하를 띄지 않는 입자의 움직임도 제어가 가능하다. 구체적으로, 유전체에 교류 전계가 가해지면, 유전체에 유도 쌍극자(induced dipole)가 생성되고 전기장의 밀도가 높은 방향으로 알짜힘(Net force)이 유도되어 유전체의 움직임을 제어할 수 있다. 제1 기판(11)의 패드 영역(PDA) 상에 생성되는 전계(EL)가 대상 기판(SUB)의 상면에 생성되는 경우, 도전볼(COB)은 유전영동힘에 의해 초기 분산된 위치로부터 각각 제1 및 제2 패드 전극 상부층(PAU1, PAU2)을 향해 이동할 수 있다. 도전볼(COB)은 전계(EL)에 의해 위치가 변하면서 제1 및 제2 패드 전극 상부층(PAU1, PAU2) 상에 배치될 수 있다.
일 실시예에 따르면, 용매(100)는 유전율이 비교적 낮아 이에 분산된 도전볼(COB)들은 전계(EL)에 의한 유전영동 반응성이 클 수 있다. 도전볼(COB)은 내부에 유도 쌍극자가 생성된다. 유도 쌍극자가 생성된 도전볼(COB)이 전계(EL) 상에 놓이면 제1 및 제2 패드 전극 상부층(PAU1, PAU2) 상에 배치되도록 유전영동힘을 받을 수 있다. 여기서 용매(100)의 유전율이 낮을수록 상대적으로 도전볼(COB)이 더 큰 유전영동힘을 받을 수 있고, 제1 및 제2 패드 전극 상부층(PAU1, PAU2) 상에 배치되는 도전볼(COB)들은 더 균일하게 배치될 수 있다. 이에 따라, 도전볼(COB)들이 제1 및 제2 패드 전극 상부층(PAU1, PAU2) 상에 뭉치게 되어, 제1 및 제2 패드 전극 상부층(PAU1, PAU2)과 회로 배선(CFC) 사이의 전기적 연결을 더욱 잘 시킬 수 있다. 또한, 도전볼(COB)들이 제1 및 제2 패드 전극 상부층(PAU1, PAU2) 상에 모이게 됨으로써, 인접한 패드 전극 상부층들 간의 쇼트를 더욱 방지하여 구동 불량을 방지할 수 있다.
다음, 도 25를 참조하면, 도전볼(COB)들이 제1 및 제2 패드 전극 상부층(PAU1, PAU2) 상에 안착되면 용매(100)를 제거한다. 용매(100)를 제거하는 공정은 통상적인 열처리 공정을 통해 수행될 수 있다. 일 실시예에서 상기 열처리 공정은 200℃ 내지 400℃, 또는 300℃ 내외의 온도 범위에서 수행될 수 있다.
이어, 도 26을 참조하면, 제1 기판(11)의 패드 영역(PDA) 상에 복수의 회로 배선(CFC)이 구비된 외부 장치(EXD)를 정렬시킨다. 외부 장치(EXD)의 일면에는 회로 배선(CFC)을 덮는 비도전성층(NCF)이 형성될 수 있다. 패드 영역(PDA)의 제1 및 제2 패드 전극 상부층(PAU1, PAU2)과 회로 배선(CFC)이 서로 정렬될 수 있도록 외부 장치(EXD)를 정렬시킨다.
그리고, 외부 장치(EXD)의 상부에서 열을 가하면서 압력을 가하여 외부 장치(EXD)와 제1 기판(11)의 패드 영역(PDA)을 접합시킨다. 이때, 비도전성층(NCF)은 열경화되어 외부 장치(EXD)와 제1 기판(11)을 접합시키고, 도전볼(COB)은 압력에 의해 캡핑층이 터져 내부의 도전층을 노출시킨다.
도 27과 같이, 도전볼(COB)은 패드 영역(PDA)의 제1 및 제2 패드 전극 상부층(PAU1, PAU2)에 컨택하고 외부 장치(EXD)의 회로 배선(CFC)과 컨택함으로써, 제1 및 제2 패드 전극 상부층(PAU1, PAU2)과 회로 배선(CFC)을 전기적으로 연결시킬 수 있다.
이상의 공정을 통해 외부 장치(EXD)가 접합된 표시 장치(10)를 제조할 수 있다.
일 실시예에 따른 표시 장치(10)는 패드 전극 상부층(PAU1, PAU2)들 상에 도전볼(COB)을 유전영동법을 이용하여 정렬시킴으로써, 패드 전극 상부층(PAU1, PAU2)과 회로 배선(CFC)이 잘 연결될 수 있도록 한다. 따라서, 인접한 회로 배선(CFC)들 또는 인접한 패드 전극 상부층(PAU1, PAU2)들 사이에서 도전볼(COB)의 뭉침으로 인한 쇼트를 방지하고, 구동 불량을 방지할 수 있다.
또한, 일 실시예에 따르면, 표시 장치(10)는 표시 영역(DPA)과 패드 영역(PDA)에 배치되는 일부 층들이 동일한 공정으로 병합되어 형성될 수 있고, 복잡한 제조 공정이 단순화될 수 있다. 특히, 패드 영역(PDA)에는 표시 영역(DPA)의 전극(21, 22)들 및 연결 전극(CNE1, CNE2)들과 동일한 재료를 포함하여 이들과 동시에 형성되는 패드 전극들(PAR1, PAR2, PAU1, PAU2)들이 배치되어, 외부 장치(EXD)와의 연결을 위한 별도의 패드 전극 형성 공정이 생략될 수 있다. 표시 장치(10)는 발광 소자(30)를 포함하여 신규 패드 전극 구조를 가질 수 있으며, 제조 공정이 비교적 단순화될 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 다른 실시예에 대하여 설명하기로 한다.
도 28은 다른 실시예에 따른 표시 장치의 표시 영역과 패드 영역을 개략적으로 나타낸 단면도이다.
도 28을 참조하면, 본 실시예에서는 패드 영역(PDA)에서 제1 절연층(PAS1)과 제1 및 제2 패드 전극 기저층(PAR1, PAR2)이 생략된다는 점에서 상술한 도 5 내지 도 27의 실시예와 차이가 있다. 이하, 상술한 실시예와 동일한 구성에 대해 설명을 생략하고 차이가 있는 구성에 대해 설명하기로 한다.
제1 기판(11)의 패드 영역(PDA) 상에 제2 층간 절연층(17)이 배치되고, 제2 층간 절연층(17) 상에 배선 패드(WPD)와 더미 패드(WDD)가 서로 이격하여 배치될 수 있다. 배선 패드(WPD)와 더미 패드(WDD) 상에 제1 평탄화층(19)이 배치되고, 배선 패드(WPD)와 더미 패드(WDD)를 각각 노출시키는 제1 관통홀(CH1)과 제2 관통홀(CH2)이 형성된다.
제1 평탄화층(19) 상에 제1 패드 전극 상부층(PAU1)과 제2 패드 전극 상부층(PAU2)이 서로 이격하여 배치될 수 있다. 제1 패드 전극 상부층(PAU1)은 배선 패드(WPD)와 중첩하여 배치되고, 제2 패드 전극 상부층(PAU2)은 더미 패드(WDD)와 중첩하여 배치될 수 있다. 제1 패드 전극 상부층(PAU1)과 제2 패드 전극 상부층(PAU2)은 제1 평탄화층(19)의 상면에 직접 배치되어 서로 동일한 층 상에 배치될 수 있다.
제1 패드 전극 상부층(PAU1)과 제2 패드 전극 상부층(PAU2) 상에 제3 절연층(PAS3)이 배치될 수 있다. 제3 절연층(PAS3)은 제1 패드 전극 상부층(PAU1)과 제2 패드 전극 상부층(PAU2)을 노출시키는 패드 개구부(PAO)가 형성될 수 있다.
본 실시예에서는 패드 영역(PDA)의 제1 평탄화층(19) 상에 제1 및 제2 패드 전극 상부층(PAU1, PAU2)을 직접 형성하여 배선 패드(WPD)와 더미 패드(WDD)에 직접 연결시킴으로써, 패드 영역(PDA)의 패드 전극의 구조를 간소화할 수 있다. 이에 따라, 외부 장치(EXD)에서 인가되는 전기 신호가 제1 및 제2 패드 전극 상부층(PAU1, PAU2)을 통해 배선 패드(WPD)로 직접 인가됨으로써 신호 지연을 방지할 수 있다.
도 29는 또 다른 실시예에 따른 표시 장치의 표시 영역과 패드 영역을 개략적으로 나타낸 단면도이다.
도 29를 참조하면, 본 실시예에서는 제1 패드 전극 상부층(PAU1)과 제2 패드 전극 상부층(PAU2)의 사이 및 제1 패드 전극 기저층(PAR1)과 제2 패드 전극 기저층(PAR2)의 사이에 제3 절연층(PAS3)이 더 배치된다는 점에서 상술한 도 5 내지 도 27의 실시예와 차이가 있다.
제1 평탄화층(19) 상에 제1 패드 전극 기저층(PAR1)과 제2 패드 전극 기저층(PAR2)이 서로 이격하여 배치되고, 제1 패드 전극 기저층(PAR1)과 제2 패드 전극 기저층(PAR2) 상에 제1 절연층(PAS1)이 배치될 수 있다. 제1 절연층(PAS1)의 제2 개구부(OP2)는 제1 패드 전극 기저층(PAR1)과 제2 패드 전극 기저층(PAR2)을 노출시킬 수 있다. 제1 패드 전극 기저층(PAR1)과 제2 패드 전극 기저층(PAR2) 상에 제1 패드 전극 상부층(PAU1)과 제2 패드 전극 상부층(PAU2)이 배치될 수 있다. 제1 패드 전극 상부층(PAU1)은 제1 패드 전극 기저층(PAR1)과 중첩하여 배치되고, 제2 패드 전극 상부층(PAU2)은 제2 패드 전극 기저층(PAR2)과 중첩하여 배치될 수 있다.
제1 패드 전극 상부층(PAU1)과 제2 패드 전극 상부층(PAU2) 상에 제3 절연층(PAS3)이 배치될 수 있다. 제3 절연층(PAS3)은 제1 패드 전극 상부층(PAU1)과 제2 패드 전극 상부층(PAU2)을 노출시키는 패드 개구부(PAO)가 형성될 수 있다. 일 실시예에서 제3 절연층(PAS3)은 제1 패드 전극 상부층(PAU1)과 제2 패드 전극 상부층(PAU2)의 사이 및 제1 패드 전극 기저층(PAR1)과 제2 패드 전극 기저층(PAR2)의 사이에 더 배치될 수 있다. 제3 절연층(PAS3)은 제1 평탄화층(19)의 상면에 직접 배치되며, 제1 패드 전극 상부층(PAU1)과 제2 패드 전극 상부층(PAU2)이 서로 마주보는 측면들에 직접 컨택할 수 있다. 또한, 제3 절연층(PAS3)은 제1 패드 전극 기저층(PAR1)과 제2 패드 전극 기저층(PAR2)이 서로 마주보는 측면들에도 직접 컨택할 수 있다.
제3 절연층(PAS3)이 제1 패드 전극 상부층(PAU1)과 제2 패드 전극 상부층(PAU2)의 사이 및 제1 패드 전극 기저층(PAR1)과 제2 패드 전극 기저층(PAR2)의 사이에 더 배치되면, 도전볼(COB)이 컨택되는 패드 영역(PDA)을 평탄화하는데 기여할 수 있다. 구체적으로, 제1 패드 전극 상부층(PAU1)과 제2 패드 전극 상부층(PAU2)의 사이 및 제1 패드 전극 기저층(PAR1)과 제2 패드 전극 기저층(PAR2)의 사이에 제3 절연층(PAS3)이 더 배치됨으로써, 제1 및 제2 패드 전극 상부층(PAU1, PAU2)과 제1 및 제2 패드 전극 기저층(PAR1, PAR2)의 적층으로 인한 단차를 평탄화할 수 있다.
패드 영역(PDA) 상에 배치되는 도전볼(도 8의 'COB')은 제1 패드 전극 상부층(PAU1)과 제2 패드 전극 상부층(PAU2)의 표면에서 안정적으로 이들과 직접 컨택할 수 있다. 따라서, 외부 장치(EXD)에서 도전볼(COB)로 인가되는 신호가 제1 패드 전극 상부층(PAU1)에 안정적으로 전달될 수 있다.
도 29에서는 제1 패드 전극 상부층(PAU1)과 제2 패드 전극 상부층(PAU2)의 사이에 배치된 제3 절연층(PAS3)의 상면이 제1 패드 전극 상부층(PAU1)과 제2 패드 전극 상부층(PAU2) 각각의 상면과 일치된 것으로 도시하였지만, 이에 제한되지 않으며 제3 절연층(PAS3)의 상면이 제1 패드 전극 상부층(PAU1)과 제2 패드 전극 상부층(PAU2) 각각의 상면보다 제1 기판(11)에 인접하게 배치될 수도 있다.
도 30은 또 다른 실시예에 따른 표시 장치의 표시 영역과 패드 영역을 개략적으로 나타낸 단면도이다.
도 30을 참조하면, 본 실시예에서는 제1 연결 전극(CNE1) 상에 제3 절연층(PAS3)이 배치되고, 제3 절연층(PAS3) 상에 제2 연결 전극(CNE2)의 일부가 배치되며, 제3 절연층(PAS3) 및 제2 연결 전극(CNE4) 상에 제4 절연층(PAS4)이 추가 배치된다는 점에서 상술한 도 5 내지 도 29의 실시예와 차이가 있다. 이하, 상술한 실시예들과 동일한 구성에 대해 설명을 생략하고 차이점에 대해 설명한다.
제3 절연층(PAS3)은 제1 연결 전극(CNE1)을 덮도록 배치된다. 제3 절연층(PAS3)은 제1 연결 전극(CNE1)을 포함하여 제2 절연층(PAS2)을 기준으로 제1 연결 전극(CNE1)이 배치된 일 측을 덮도록 배치될 수 있다. 예를 들어, 제3 절연층(PAS3)은 제1 연결 전극(CNE1)과 제1 전극(21) 상에 배치된 제1 절연층(PAS1)들을 덮도록 배치될 수 있다. 이러한 배치는 제3 절연층(PAS3)을 이루는 절연 물질층이 발광 영역(EMA)에 전면적으로 배치된 후, 제2 연결 전극(CNE2)을 형성하기 위해 상기 절연 물질층을 일부 제거하는 공정에 의해 형성된 것일 수 있다. 상기 공정에서 제3 절연층(PAS3)을 이루는 절연 물질층은 제2 절연층(PAS2)을 이루는 절연 물질층과 함께 제거될 수 있고, 제3 절연층(PAS3)의 일 측은 제2 절연층(PAS2)의 일 측과 상호 정렬될 수 있다.
제2 연결 전극(CNE2)은 제2 전극(22) 상에 배치되어 발광 소자(30)의 일 단부와 접촉할 수 있다. 제2 연결 전극(CNE2)의 일 측은 제3 절연층(PAS3) 상에 배치되며, 제3 절연층(PAS3)을 사이에 두고 제1 연결 전극(CNE1)과 상호 절연될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(22)의 상면 일부를 노출하는 제1 개구부(OP1)를 통해 제2 전극(22)과 접촉할 수 있다.
제4 절연층(PAS4)은 기판(11)의 표시 영역(DPA)에 전면적으로 배치될 수 있다. 제4 절연층(PAS4)은 기판(11) 상에 배치된 부재들을 외부 환경에 대하여 보호하는 기능을 할 수 있다. 다만, 제4 절연층(PAS4)은 생략될 수도 있다.
한편 패드 영역(PDA)에서는 제1 평탄화층(19) 상에 제1 패드 전극 기저층(PAR1)과 제2 패드 전극 기저층(PAR2)이 서로 이격하여 배치되고, 제1 패드 전극 기저층(PAR1)과 제2 패드 전극 기저층(PAR2) 상에 제1 절연층(PAS1)이 배치될 수 있다. 제1 절연층(PAS1)의 제2 개구부(OP2)는 제1 패드 전극 기저층(PAR1)과 제2 패드 전극 기저층(PAR2)을 노출시킬 수 있다.
제1 패드 전극 기저층(PAR1)과 제2 패드 전극 기저층(PAR2) 상에 제1 패드 전극 상부층(PAU1)과 제2 패드 전극 상부층(PAU2)이 배치될 수 있다. 제1 패드 전극 상부층(PAU1)은 제1 패드 전극 기저층(PAR1)과 중첩하여 배치되고, 제2 패드 전극 상부층(PAU2)은 제2 패드 전극 기저층(PAR2)과 중첩하여 배치될 수 있다.
제1 패드 전극 상부층(PAU1)과 제2 패드 전극 상부층(PAU2)은 표시 영역(DPA)의 제1 연결 전극(CNE1) 또는 제2 연결 전극(CNE2)과 동일한 물질로 동시에 형성될 수 있다. 예를 들어, 연결 전극용 물질층을 적층한 후 이를 패터닝하여 제1 연결 전극(CNE1), 제1 패드 전극 상부층(PAU1) 및 제2 패드 전극 상부층(PAU2)을 동시에 형성할 수 있다. 다른 예로, 표시 영역(DPA)에서 제1 연결 전극(CNE1) 및 제3 절연층(PAS3)을 형성한 이후에, 연결 전극용 물질층을 적층한 후 이를 패터닝하여 제2 연결 전극(CNE1), 제1 패드 전극 상부층(PAU1) 및 제2 패드 전극 상부층(PAU2)을 동시에 형성할 수도 있다.
제1 패드 전극 상부층(PAU1)과 제2 패드 전극 상부층(PAU2) 상에 제4 절연층(PAS4)이 배치될 수 있다. 제4 절연층(PAS4)은 제1 패드 전극 상부층(PAU1)과 제2 패드 전극 상부층(PAU2)을 노출시키는 패드 개구부(PAO)가 형성될 수 있다. 도 30에서는 제1 패드 전극 상부층(PAU1)과 제2 패드 전극 상부층(PAU2)이 제2 연결 전극(CNE2)과 동시에 형성되는 경우, 제1 패드 전극 상부층(PAU1)과 제2 패드 전극 상부층(PAU2) 상에 제4 절연층(PAS4)이 배치되는 것으로 도시하였다. 다만, 이에 제한되지 않으며 제1 패드 전극 상부층(PAU1)과 제2 패드 전극 상부층(PAU2)이 제1 연결 전극(CNE2)과 동시에 형성되는 경우, 제1 패드 전극 상부층(PAU1)과 제2 패드 전극 상부층(PAU2) 상에 제3 절연층(PAS3)이 배치될 수도 있다. 이 경우, 제4 절연층(PAS4)은 생략될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 21: 제1 전극
22: 제2 전극 30: 발광 소자
CNE1~2: 제1 및 제2 연결 전극 BNL1: 제1 뱅크
BNL2: 제2 뱅크 WPD: 배선 패드
PAS1, PAS2, PAS3: 제1 내지 제3 절연층
WDD: 더미 패드 EXD: 외부 장치
PAR1~2: 제1 및 제2 패드 전극 기저층
PAU1~2: 제1 및 제2 패드 전극 상부층
CFC: 회로 배선 COB: 도전볼
NCF: 비도전성층

Claims (20)

  1. 제1 기판 상에 배치되며 서로 이격된 배선 패드 및 더미 패드;
    상기 배선 패드 및 상기 더미 패드 상에 배치된 제1 평탄화층;
    상기 제1 평탄화층 상에 배치되며, 상기 배선 패드와 연결된 제1 패드 전극 기저층 및 상기 더미 패드와 연결된 제2 패드 전극 기저층;
    상기 제1 패드 전극 기저층 및 상기 제2 패드 전극 기저층 중 적어도 일부를 덮는 제1 절연층; 및
    상기 제1 패드 전극 기저층 상에 배치된 제1 패드 전극 상부층, 및 상기 제2 패드 전극 기저층 상에 배치된 제2 패드 전극 상부층을 포함하며,
    상기 배선 패드, 상기 제1 패드 전극 기저층 및 상기 제1 패드 전극 상부층은 전기적으로 연결되며, 상기 더미 패드, 상기 제2 패드 전극 기저층 및 상기 제2 패드 전극 상부층은 전기적으로 연결되는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 평탄화층은 상기 배선 패드를 노출하는 제1 관통홀 및 상기 더미 패드를 노출하는 제2 관통홀을 포함하고,
    상기 제1 패드 전극 기저층은 상기 제1 관통홀을 통해 상기 배선 패드와 컨택하고, 상기 제2 패드 전극 기저층은 상기 제2 관통홀을 통해 상기 더미 패드와 컨택하는 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 절연층은 상기 제1 패드 전극 기저층 및 상기 제2 패드 전극 기저층의 적어도 일부를 노출하는 제1 개구부를 포함하고,
    상기 제1 패드 전극 상부층은 상기 제1 개구부를 통해 상기 제1 패드 전극 기저층과 컨택하고, 상기 제2 패드 전극 상부층은 상기 제1 개구부를 통해 상기 제2 패드 전극 기저층과 컨택하는 표시 장치.
  4. 제1 항에 있어서,
    상기 배선 패드와 상기 더미 패드는 각각 제1 방향으로 서로 이격되며 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 서로 동일한 층 상에 배치되는 표시 장치.
  5. 제1 항에 있어서,
    상기 배선 패드의 상기 제1 방향으로의 폭은 상기 더미 패드의 상기 제1 방향으로의 폭보다 큰 표시 장치.
  6. 제1 항에 있어서,
    상기 배선 패드, 상기 제1 패드 전극 기저층 및 상기 제1 패드 전극 상부층은 서로 중첩하며 나란하게 연장되고, 상기 더미 패드, 상기 제2 패드 전극 기저층 및 상기 제2 패드 전극 상부층은 서로 중첩하며 나란하게 연장되는 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 패드 전극 상부층 및 상기 제2 패드 전극 상부층 상에 배치되며, 상기 제1 패드 전극 상부층 및 상기 제2 패드 전극 상부층의 적어도 일부를 노출하는 패드 개구부를 포함하는 제2 절연층을 더 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 절연층 중 적어도 일부는 상기 제1 평탄화층 상에 직접 배치되며, 상기 제1 패드 전극 상부층과 상기 제2 패드 전극 상부층의 사이, 및 상기 제1 패드 전극 기저층과 상기 제2 패드 전극 기저층의 사이에 배치되는 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 기판 상에 배치되며, 복수의 회로 배선을 포함하는 외부 장치;
    상기 외부 장치와 상기 제1 기판 사이에 배치되며, 상기 외부 장치와 상기 제1 기판을 접합하는 비도전성층; 및
    상기 제1 패드 전극 상부층 및 상기 제2 패드 전극 상부층과 상기 회로 배선 사이에 배치되는 복수의 도전볼을 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 복수의 도전볼은 상기 회로 배선과 상기 제1 패드 전극 상부층을 전기적으로 연결하고 상기 회로 배선과 상기 제2 패드 전극 상부층을 전기적으로 연결하는 표시 장치.
  11. 표시 영역 및 패드 영역을 포함하는 제1 기판;
    상기 제1 기판 상에서 상기 패드 영역 상에 배치되며 서로 이격된 배선 패드 및 더미 패드;
    상기 배선 패드 및 상기 더미 패드 상에 배치되며, 상기 표시 영역 및 상기 패드 영역 상에 배치되는 제1 평탄화층;
    상기 제1 평탄화층 상에서 상기 표시 영역 상에 배치되며, 서로 이격된 제1 전극 및 제2 전극;
    상기 배선 패드 및 상기 더미 패드 상에 배치되는 제1 패드 전극 기저층 및 제2 패드 전극 기저층;
    상기 제1 전극, 상기 제2 전극, 상기 제1 패드 전극 기저층 및 상기 제2 패드 전극 기저층 중 적어도 일부를 덮는 제1 절연층;
    상기 표시 영역에서 상기 제1 절연층 상에 배치되고, 양 단부가 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 발광 소자들;
    상기 표시 영역에서 상기 복수의 발광 소자들 상에 배치되는 제2 절연층;
    상기 제1 전극 및 상기 제2 전극 상에 각각 배치되며, 상기 발광 소자의 일 단부와 컨택하는 제1 연결 전극 및 상기 발광 소자의 타 단부와 컨택하는 제2 연결 전극; 및
    상기 제1 패드 전극 기저층 상에 배치된 제1 패드 전극 상부층, 및 상기 제2 패드 전극 기저층 상에 배치되는 제2 패드 전극 상부층을 포함하며,
    상기 배선 패드, 상기 제1 패드 전극 기저층 및 상기 제1 패드 전극 상부층은 전기적으로 연결되며, 상기 더미 패드, 상기 제2 패드 전극 기저층 및 상기 제2 패드 전극 상부층은 전기적으로 연결되는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 상기 제1 패드 전극 기저층 및 상기 제2 패드 전극 기저층과 동일한 물질을 포함하며, 상기 제1 전극, 상기 제2 전극, 상기 제1 패드 전극 기저층 및 상기 제2 패드 전극 기저층은 알루미늄을 포함하는 표시 장치.
  13. 제11 항에 있어서,
    상기 제1 연결 전극 및 상기 제2 연결 전극은 상기 제1 패드 전극 상부층 및 상기 제2 패드 전극 상부층과 동일한 물질을 포함하며, 상기 제1 연결 전극, 상기 제2 연결 전극, 상기 제1 패드 전극 상부층 및 상기 제2 패드 전극 상부층은 ITO, IZO 또는 ITZO 중 어느 하나를 포함하는 표시 장치.
  14. 제11 항에 있어서,
    상기 제1 기판 상에 배치되며, 복수의 회로 배선을 포함하는 외부 장치;
    상기 외부 장치와 상기 제1 기판 사이에 배치되며, 상기 외부 장치와 상기 제1 기판을 접합하는 비도전성층; 및
    상기 제1 패드 전극 상부층 및 상기 제2 패드 전극 상부층과 상기 회로 배선 사이에 배치되는 복수의 도전볼을 더 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 복수의 도전볼은 상기 회로 배선과 상기 제1 패드 전극 상부층을 전기적으로 연결하고 상기 회로 배선과 상기 제2 패드 전극 상부층을 전기적으로 연결하는 표시 장치.
  16. 제1 기판 상에 서로 이격된 배선 패드 및 더미 패드를 형성하는 단계;
    상기 배선 패드 및 상기 더미 패드 상에 제1 평탄화층을 형성하는 단계;
    상기 제1 평탄화층 상에 서로 이격되며, 상기 배선 패드와 연결된 제1 패드 전극 기저층 및 상기 더미 패드와 연결된 제2 패드 전극 기저층을 형성하는 단계;
    상기 제1 패드 전극 기저층 및 상기 제2 패드 전극 기저층 중 적어도 일부를 덮는 제1 절연층을 형성하는 단계;
    상기 제1 패드 전극 기저층 상에 제1 패드 전극 상부층을 형성하고 상기 제2 패드 전극 기저층 상에 제2 패드 전극 상부층을 형성하는 단계;
    용매 및 상기 용매에 분산된 복수의 도전볼을 포함하는 도전볼 잉크를 준비하는 단계;
    상기 제1 패드 전극 상부층 및 상기 제2 패드 전극 상부층 상에 상기 도전볼 잉크를 분사하는 단계;
    상기 제1 패드 전극 상부층 및 상기 제2 패드 전극 상부층 사이에 전계를 생성하여, 상기 도전볼을 상기 제1 패드 전극 상부층 및 상기 제2 패드 전극 상부층 사이에 안착시키는 단계;
    상기 제1 기판 상에 복수의 회로 배선을 포함하는 외부 장치를 정렬시키고, 상기 복수의 회로 배선을 덮는 비도전층을 형성하는 단계; 및
    상기 외부 장치와 상기 제1 기판을 접합하는 단계를 포함하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 전계는 상기 제1 패드 전극 상부층 및 상기 제2 패드 전극 상부층에 교류 전기 신호를 인가하여 생성하는 표시 장치의 제조 방법.
  18. 제16 항에 있어서,
    상기 외부 장치와 상기 제1 기판을 접합하는 단계는,
    상기 외부 장치의 상기 회로 배선과, 상기 제1 기판의 상기 제1 패드 전극 상부층 및 상기 제2 패드 전극 상부층을 각각 정렬시키고,
    상기 외부 장치의 상부에서 열과 압력을 가해 상기 외부 장치를 상기 제1 기판과 접합시키는 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 도전볼은 상기 압력에 의해 상기 회로 배선과 상기 제1 패드 전극 상부층, 및 상기 회로 배선과 상기 제2 패드 전극 상부층을 전기적으로 연결시키는 표시 장치의 제조 방법.
  20. 제16 항에 있어서,
    상기 도전볼을 안착시키는 단계 후에 상기 용매를 제거하는 열처리 단계를 더 포함하는 표시 장치의 제조 방법.
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