KR20210157928A - 표시 장치 - Google Patents

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capacitor
layer
transistor
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박도영
박노경
김경배
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 기판, 상기 기판 상에 배치되며, 제1 전원 전압이 인가되는 제1 전압 라인, 상기 제1 전압 라인 상에 배치되는 버퍼층, 상기 버퍼층 상에 배치되는 제1 트랜지스터의 반도체 패턴, 상기 제1 트랜지스터의 반도체 패턴 상에 배치되는 제1 절연막, 상기 제1 절연막 상에 배치되는 커패시터 제1 전극, 상기 커패시터 제1 전극 상에 배치되는 제2 절연막, 및 상기 제2 절연막 상에 배치되며, 서로 이격되는 제1 전극과 제2 전극을 포함하고, 상기 제2 전극은 상기 제1 전압 라인과 전기적으로 연결되며, 상기 제1 전압 라인은 상기 기판의 두께 방향에서 상기 커패시터 제1 전극과 중첩한다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 전압이 인가되는 배선(라인)을 하부의 도전층으로 형성하여 제조 공정 중 발광 소자들이 원하지 않는 영역에 정렬되는 것을 방지할 수 있는 표시 장치를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는 복수의 도전층 사이에 개재되는 절연층이 하부 도전층의 컨택홀이 형성되는 인접 영역에서 발생하는 절연층의 불량을 방지하기 위해 컨택홀과 상부에 배치되는 도전층을 두께 방향으로 비중첩하도록 설계함으로서 신뢰도가 향상된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되며, 제1 전원 전압이 인가되는 제1 전압 라인, 상기 제1 전압 라인 상에 배치되는 버퍼층, 상기 버퍼층 상에 배치되는 제1 트랜지스터의 반도체 패턴, 상기 제1 트랜지스터의 반도체 패턴 상에 배치되는 제1 절연막, 상기 제1 절연막 상에 배치되는 커패시터 제1 전극, 상기 커패시터 제1 전극 상에 배치되는 제2 절연막, 및 상기 제2 절연막 상에 배치되며, 서로 이격되는 제1 전극과 제2 전극을 포함하고, 상기 제2 전극은 상기 제1 전압 라인과 전기적으로 연결되며, 상기 제1 전압 라인은 상기 기판의 두께 방향에서 상기 커패시터 제1 전극과 중첩한다..
상기 제2 절연막 상에 배치되며, 상기 기판의 두께 방향에서 상기 커패시터 제1 전극과 중첩하는 커패시터 제2 전극을 더 포함하고, 상기 제1 전극 및 상기 제2 전극은 상기 커패시터 제2 전극 상에 배치되고, 상기 커패시터 제2 전극은 상기 기판의 두께 방향에서 상기 제1 전압 라인과 중첩할 수 있다.
상기 제1 절연막 상에 배치되며, 상기 기판의 두께 방향에서 상기 커패시터 제1 전극과 중첩하는 커패시터 제3 전극, 및 상기 커패시터 제3 전극 상에 배치되는 제3 절연막을 더 포함하되, 상기 커패시터 제1 전극은 상기 제3 절연막 상에 배치되고, 상기 커패시터 제3 전극은 상기 기판의 두께 방향에서 상기 제1 전압 라인과 중첩할 수 있다.
상기 커패시터 제3 전극은 상기 기판의 두께 방향에서 상기 커패시터 제2 전극과 중첩하고, 상기 커패시터 제2 전극은 상기 제1 절연막, 상기 제2 절연막, 상기 제3 절연막을 관통하는 컨택홀을 통해 상기 커패시터 제3 전극과 전기적으로 연결될 수 있다.
상기 제1 전극은 상기 커패시터 제2 전극과 전기적으로 연결될 수 있다.
상기 커패시터 제2 전극은 상기 기판의 두께 방향에서 상기 제1 전극과 중첩하고, 상기 커패시터 제2 전극은 상기 제1 전극과 상기 제1 전압 라인 사이에 배치될 수 있다.
상기 기판 상에 배치되며, 제2 전원 전압이 인가되는 제2 전압 라인을 더 포함하고, 상기 버퍼층은 상기 제2 전압 라인 상에 배치될 수 있다.
상기 제2 전압 라인은 상기 기판의 두께 방향에서 상기 제2 전극과 중첩할 수 있다.
상기 제1 절연막 상에 배치되는 상기 제1 트랜지스터의 게이트 전극, 및 상기 제2 절연막 상에 배치되는 상기 제1 트랜지스터의 제1 전극을 더 포함하되, 상기 제1 트랜지스터의 제1 전극은 상기 제2 전압 라인과 전기적으로 연결될 수 있다.
상기 기판 상에 배치되는 차광층을 더 포함하고, 상기 버퍼층은 상기 차광층 상에 배치되며, 상기 커패시터 제2 전극은 상기 차광층과 전기적으로 연결될 수 있다.
상기 버퍼층 상에 배치되는 제2 트랜지스터의 반도체 패턴, 상기 제1 절연막 상에 배치되는 상기 제2 트랜지스터의 제1 전극, 상기 제2 절연막 상에 배치되는 커패시터 제2 전극을 더 포함하고, 상기 제2 트랜지스터의 제1 전극은 상기 제1 절연막을 관통하는 제1 컨택홀을 통해 상기 제2 트랜지스터의 반도체 패턴과 연결되며, 상기 커패시터 제2 전극은 상기 기판의 두께 방향에서 상기 제1 컨택홀과 중첩하지 않을 수 있다.
상기 버퍼층 상에 배치되는 제2 트랜지스터의 반도체 패턴, 상기 제1 절연막 상에 배치되는 제1 트랜지스터의 게이트 전극, 상기 제1 트랜지스터의 게이트 전극 상에 배치되는 제3 절연막, 상기 제3 절연막 상에 배치되는 제2 트랜지스터의 제1 전극, 상기 제2 절연막 상에 배치되는 제1 트랜지스터의 제1 전극을 더 포함하되, 상기 제2 절연막은 상기 제3 절연막 상에 배치되고, 상기 제2 트랜지스터의 제1 전극은 상기 제3 절연막을 관통하는 제1 컨택홀을 통해 상기 제1 트랜지스터의 게이트 전극과 전기적으로 연결되고, 상기 제1 트랜지스터의 제1 전극은 상기 기판의 두께 방향에서 상기 제1 컨택홀과 중첩하지 않을 수 있다.
상기 제2 절연막 상에 배치되며, 상기 기판의 두께 방향에서 상기 커패시터 제1 전극과 중첩하는 커패시터 제2 전극을 더 포함하되, 상기 커패시터 제2 전극은 상기 기판의 두께 방향에서 상기 제1 컨택홀과 중첩하지 않을 수 있다.
상기 제1 전극과 상기 제2 전극 상에 배치되는 발광 소자를 더 포함하되, 상기 발광 소자의 일 단부는 상기 제1 전극과 전기적으로 연결되고, 상기 발광 소자의 타 단부는 상기 제2 전극과 전기적으로 연결될 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되며, 제1 전원 전압이 인가되는 제1 전압 라인, 상기 제1 전압 라인 상에 배치되는 버퍼층, 상기 버퍼층 상에 배치되며, 제1 트랜지스터의 반도체 패턴 및 제2 트랜지스터의 반도체 패턴을 포함하는 반도체층, 상기 반도체층 상에 배치되는 제1 절연막, 상기 제1 절연막 상에 배치되며, 제1 트랜지스터의 게이트 전극을 포함하는 제1 도전층, 상기 제1 도전층 상에 배치되는 제2 절연막, 상기 제2 절연막 상에 배치되며, 커패시터 제1 전극 및 제2 트랜지스터의 제1 전극을 포함하는 제2 도전층, 상기 제2 도전층 상에 배치되는 제3 절연막, 및 상기 제3 절연막 상에 배치되며, 제1 트랜지스터의 제1 전극을 포함하는 제3 도전층을 포함하되, 상기 제2 트랜지스터의 제1 전극은 상기 제2 절연막을 관통하는 제1 컨택홀을 통해 상기 제1 트랜지스터의 게이트 전극과 연결되고, 상기 제3 도전층은 상기 기판의 두께 방향에서 상기 제1 컨택홀과 비중첩할 수 있다.
상기 제2 도전층은 커패시터 제2 전극을 더 포함하되, 상기 커패시터 제2 전극은 상기 기판의 두께 방향에서 상기 커패시터 제1 전극과 중첩할 수 있다.
상기 제2 트랜지스터의 제1 전극은 상기 제1 절연막 및 상기 제2 절연막을 관통하는 제2 컨택홀을 통해 제2 트랜지스터의 반도체 패턴과 연결되고, 상기 제3 도전층은 상기 기판의 두께 방향에서 상기 제2 컨택홀과 비중첩할 수 있다.
상기 제3 도전층 상에 배치되는 제4 절연막, 및 상기 제4 절연막 상에 배치되며, 서로 이격되는 제1 전극과 제2 전극을 더 포함하고, 상기 제2 전극은 상기 제1 전압 라인과 전기적으로 연결되며, 상기 제1 전압 라인은 상기 기판의 두께 방향에서 상기 커패시터 제1 전극과 중첩할 수 있다.
상기 제1 도전층은 상기 기판의 두께 방향에서 상기 커패시터 제1 전극과 중첩하는 커패시터 제3 전극을 더 포함하되, 상기 커패시터 제3 전극은 상기 커패시터 제2 전극과 전기적으로 연결될 수 있다.
상기 기판 상에 배치되며, 제2 전원 전압이 인가되는 제2 전압 라인을 더 포함하고,
상기 버퍼층은 상기 제2 전압 라인 상에 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
표시 장치는 회로 소자층 및 회로 소자층 상에 배치된 발광 소자층을 포함할 수 있다. 회로 소자층은 복수의 도전층, 예컨대 제1 도전층, 제1 도전층 상에 배치된 제2 도전층, 제2 도전층 상에 배치된 제3 도전층 및 제3 도전층 상에 배치된 제4 도전층을 포함할 수 있다.
일 실시예에 따른 표시 장치는 제1 및 제2 전압 라인을 회로 소자층의 최하부 도전층인 제1 도전층으로 형성함으로써, 제1 및 제2 전압 라인과 제1 및 제2 전극 사이의 거리를 증가시켜, 제1 및 제2 전압 라인과 제1 및 제2 전극 사이에 전기장이 형성되어 발광 소자들이 이탈되는 것을 방지할 수 있다.
또한, 제3 도전층을 하부 부재들과 연결하는 제1 컨택홀과 제4 도전층을 평면상 비중첩하도록 설계함으로써, 제1 컨택홀의 주변 영역에서 제3 도전층과 제4 도전층 사이에 되는 절연막의 불량에 의해 제3 도전층과 제4 도전층이 단락되는 것을 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 3은 일 실시예에 따른 표시 장치의 회로 소자층의 개략적인 배치도이다.
도 4는 일 실시예에 따른 표시 장치의 일 서브 화소의 등가 회로도이다.
도 5는 일 실시예에 따른 회로 소자층의 일 화소에 배치된 복수의 도전층 및 반도체층을 나타내는 레이아웃도이다.
도 6은 도 5의 회로 소자층의 제1 서브 화소에 배치된 복수의 도전층 및 반도체층을 나타내는 레이아웃도이다.
도 7은 일 실시예에 회로 소자층의 제1 전압 라인, 제2 전압 라인, 제1 전압 보조 라인 및 제2 전압 보조 라인의 연결 관계를 나타내는 레이아웃도이다.
도 8은 도 5의 I-I'선, II-II'선 및 III-III'선을 따라 자른 단면도이다.
도 9는 도 5의 IV-IV'선을 따라 자른 단면도이다.
도 10은 도 5의 V-V'선 및 VI-VI'선을 따라 자른 단면도이다.
도 11은 일 실시예에 따른 회로 소자층의 제4 도전층과 제1 컨택홀의 상대적 배치를 나타낸 평면도이다.
도 12는 일 실시예에 따른 표시 장치의 일 화소에 포함된 회로 소자층의 도전층과 발광 소자층의 복수의 전극 및 제2 뱅크를 나타내는 개략적인 레이아웃도이다.
도 13는 도 12의 일 서브 화소에 포함된 발광 소자층의 복수의 전극, 접촉 전극, 발광 소자 및 제1 뱅크를 나타내는 개략적인 배치도이다.
도 14는 도 12 및 도 13의 Qa-Qa'선 및 Qb-Qb'선을 따라 자른 단면도이다.
도 15는 일 실시예에 따른 발광 소자의 개략적인 사시도이다.
도 16은 도 14의 A 영역을 확대한 확대 단면도이다.
도 17은 다른 실시예에 따른 회로 소자층의 일 화소에 배치된 복수의 도전층 및 반도체층을 나타내는 레이아웃도이다.
도 18은 도 17의 VII-VII'선을 따라 자른 단면도이다.
도 19는 다른 실시예에 따른 표시 장치의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지 영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
도면에서는 제1 방향(DR1), 제2 방향(DR2), 및 제3 방향(DR3)이 정의되어 있다. 제1 방향(DR1)과 제2 방향(DR2)은 하나의 평면 내에서 서로 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2)이 위치하는 평면에 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2) 각각에 대해 수직을 이룬다. 표시 장치(10)를 설명하는 실시예에서 제3 방향(DR3)은 표시 장치(10)의 두께 방향을 나타낸다.
표시 장치(10)는 평면상 제1 방향(DR1)이 제2 방향(DR2)보다 긴 장변과 단변을 포함하는 직사각형 형상을 가질 수 있다. 평면상 표시 장치(10)의 장변과 단변이 만나는 코너부는 직각일 수 있지만, 이에 제한되지 않으며, 라운드진 곡선 형상을 가질 수도 있다. 표시 장치(10)의 형상은 예시된 것에 제한되지 않고, 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 평면상 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등 기타 다른 형상을 가질 수도 있다.
표시 장치(10)의 표시면은 두께 방향인 제3 방향(DR3)의 일측에 배치될 수 있다. 실시예들에서 다른 별도의 언급이 없는 한, 표시 장치(10)를 설명함에 있어서, "상부"는 제3 방향(DR3) 일측으로 표시 방향을 나타내고, 마찬가지로 "상면"은 제3 방향(DR3) 일측을 향하는 표면을 나타낸다. "하부"는 제3 방향(DR3) 타측으로 표시 방향의 반대 방향을 나타내고, "하면"은 제3 방향(DR3) 타측을 향하는 표면을 지칭한다. 또한, "좌", "우", "상", "하"는 표시 패널(300)을 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, "좌측"는 제1 방향(DR1)의 반대 방향, "우측"는 제1 방향(DR1), "상측"은 제2 방향(DR2), "하측"는 제2 방향(DR2)의 반대 방향을 가리킨다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다.
표시 영역(DPA)의 형상은 표시 장치(10)의 형상을 추종할 수 있다. 예를 들어, 표시 영역(DPA)의 형상은 표시 장치(10)의 전반적인 형상과 유사하게 평면상 직사각형 형상을 가질 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있다. 다만, 이에 제한되지 않고 각 화소(PX)의 형상은 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(ED, 도 2 참조)를 하나 이상 포함할 수 있다.
각 화소(PX)는 복수의 서브 화소(SPX: SPX1, SPX2, SPX3)를 포함할 수 있다. 예시적인 실시예에서, 각 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 방출하고, 제2 서브 화소(SPX2)는 제2 색의 광을 방출하며, 제3 서브 화소(SPX3)는 제3 색의 광을 방출할 수 있다. 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPX)들은 동일한 색의 광을 방출할 수도 있다. 도면에는 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)가 스트라이프 타입으로 배열된 것을 도시하였으나, 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)의 배열은 이에 제한되지 않고 다양한 배열 구조를 가질 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 예시적인 실시예에서, 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 비표시 영역(NDA)에는 표시 장치(10)에 포함되는 배선들, 회로 구동부들, 또는 외부 장치가 실장되는 패드부가 배치될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 2를 참조하면, 표시 장치(10)는 기판(SUB), 기판(SUB) 상에 배치된 회로 소자층(CCL) 및 회로 소자층(CCL) 상에 배치된 발광 소자층(EML)을 포함할 수 있다.
기판(SUB)은 절연 기판일 수 있다. 기판(SUB)은 투명한 물질을 포함할 수 있다. 예를 들어, 기판(SUB1)은 유리, 석영 또는 고분자 수지 등의 절연 물질을 포함할 수 있다. 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
기판(SUB) 상에는 서브 화소(SPX)를 구동하는 회로 소자층(CCL)이 배치될 수 있다. 회로 소자층(CCL)은 발광 소자층(EML)과 기판(SUB) 사이에 배치될 수 있다. 회로 소자층(CCL)에 대한 상세한 설명은 후술하기로 한다.
회로 소자층(CCL) 상에는 발광 소자층(EML)이 배치될 수 있다. 발광 소자층(EML)은 발광 소자(ED), 제1 전극(RME1) 및 제2 전극(RME2), 제1 뱅크(OBK) 및 제2 뱅크(IBK)를 포함할 수 있다.
기판(SUB)의 일면 상에는 각 서브 화소(SPX: SPX1, SPX2, SPX3)의 경계를 따라 제1 뱅크(OBK)가 배치될 수 있다. 제1 뱅크(OBK)는 회로 소자층(CCL) 상에 배치되며, 후술하는 제2 뱅크(IBK) 및 복수의 발광 소자(ED)를 노출하는 개구를 포함할 수 있다. 제1 뱅크(OBK) 및 그 개구에 의해 발광 영역 및 비발광 영역이 구분될 수 있다.
제1 뱅크(OBK)는 서브 화소(SPX)의 경계에 배치되어 이웃하는 서브 화소(SPX)를 구분할 수 있다. 제1 뱅크(OBK)는 이웃하는 서브 화소(SPX)의 경계에 걸쳐 배치될 수 있다. 제1 뱅크(OBK)는 복수의 발광 소자(ED)가 분산된 잉크를 이용한 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPX)로 넘치는 것을 방지하는 역할을 할 수 있다. 또한, 제1 뱅크(OBK)는 각 서브 화소(SPX)마다 다른 발광 소자(ED)를 포함하는 경우, 다른 발광 소자(ED)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시키는 역할을 할 수 있다.
제1 뱅크(OBK)의 개구에는 제2 뱅크(IBK), 제1 및 제2 전극(RME1, RME2) 및 복수의 발광 소자(ED)가 배치될 수 있다.
제2 뱅크(IBK)는 제1 뱅크(OBK)가 노출하는 회로 소자층(CCL) 상에 배치될 수 있다. 각 서브 화소(SPX)에 배치되는 제2 뱅크(IBK)는 복수 개이고, 각 제2 뱅크(IBK)는 서로 이격되어 배치될 수 있다. 예시적인 실시예에서, 제2 뱅크(IBK)는 2개이고, 각 제2 뱅크(IBK)는 서로 이격되어 배치될 수 있다.
제1 전극(RME1) 및 제2 전극(RME2)은 제2 뱅크(IBK) 상에 배치되어, 제2 뱅크(IBK)를 덮을 수 있다. 제1 전극(RME1) 및 제2 전극(RME2)은 전기적으로 서로 절연될 수 있다.
발광 소자(ED)는 제1 전극(RME1)과 제2 전극(RME2) 사이에 배치될 수 있다. 구체적으로, 발광 소자(ED)는 서로 이격되어 배치된 각 제2 뱅크(IBK1) 상에 배치된 제1 전극(RME1)과 제2 전극(RME2) 사이에 배치될 수 있다.
발광 소자(ED)의 일단은 제1 전극(RME1)과 전기적으로 연결되고, 발광 소자(ED)의 타단은 제2 전극(RME2)과 전기적으로 연결될 수 있다. 발광 소자(ED)는 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)에 대한 상세한 설명은 후술하기로 한다. 제1 전극(RME1), 발광 소자(ED) 및 제2 전극(RME2)은 광원 유닛(LU, 도 4 참조)을 구성할 수 있다.
도 3은 일 실시예에 따른 표시 장치의 회로 소자층의 개략적인 배치도이다.
이하, 표시 장치(10)의 회로 소자층(CCL)에 대해 상세히 설명한다.
도 3을 참조하면, 표시 장치(10)는 기판(SUB) 상에 배치되는 복수의 배선들을 포함할 수 있다. 복수의 배선은 스캔 라인(SCL), 센싱 라인(SSL), 데이터 라인(DTL), 초기화 전압 라인(VIL), 제1 전압 라인(VDL) 및 제2 전압 라인(VSL) 등을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 표시 장치(10)는 다른 배선들이 더 배치될 수 있다.
한편, 본 명세서에서 '연결'의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로써 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
스캔 라인(SCL)과 센싱 라인(SSL)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 라인(SCL)과 센싱 라인(SSL)은 스캔 구동부(SDR)에 연결될 수 있다. 스캔 구동부(SDR)는 구동 회로를 포함할 수 있다. 스캔 구동부(SDR)는 비표시 영역(NDA)에 배치될 수 있다. 예시적인 실시예에서, 스캔 구동부(SDR)는 표시 장치(10)의 제1 단변(도 1에서 좌변)에 인접 배치되는 비표시 영역(NDA)에 배치될 수 있지만, 이에 제한되지 않고 스캔 구동부(SDR)는 표시 장치(10)의 제2 단변(도 1에서 우변)에 인접 배치되는 비표시 영역(NDA)에도 배치될 수도 있다. 스캔 구동부(SDR)는 신호 연결 라인(CWL)과 연결되고, 신호 연결 라인(CWL)의 적어도 일 단부는 비표시 영역(NDA) 상에서 배선 패드(WPD_CW, 이하, '신호 연결 패드'라 칭함)를 형성하여 외부 장치와 연결될 수 있다.
데이터 라인(DTL)과 초기화 전압 라인(VIL)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 초기화 전압 라인(VIL)은 제2 방향(DR2)으로 연장된 부분에 더하여 이로부터 제1 방향(DR1)으로 분지된 부분을 더 포함할 수 있다.
제1 전압 라인(VDL)과 제2 전압 라인(VSL)은 제2 방향(DR2)으로 연장될 수 있다. 제1 전압 라인(VDL) 및 제2 전압 라인(VSL)은 제1 방향(DR1)으로 연장되는 부분을 더 포함할 수 있다. 제1 전압 라인(VDL) 및 제2 전압 라인(VSL)의 제1 방향(DR1)으로 연장되는 부분과 제2 방향(DR2)으로 연장되는 부분은 서로 다른 층에 배치된 도전층으로 이루어질 수 있다. 제1 전압 라인(VDL) 및 제2 전압 라인(VSL)은 메쉬(Mesh) 구조를 가질 수 있지만, 이에 제한되는 것은 아니다.
데이터 라인(DTL), 초기화 전압 라인(VIL), 제1 전압 라인(VDL) 및 제2 전압 라인(VSL)은 적어도 하나의 배선 패드(WPD)와 전기적으로 연결될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 포함된 패드 영역(PDA)에 배치될 수 있다. 패드 영역(PDA)은 표시 장치(10)의 제1 장변(도 1에서 상변)에 인접 배치되는 비표시 영역(NDA) 및 표시 장치(10)의 제2 장변(도 1에서 하변)에 인접 배치되는 비표시 영역(NDA)에 배치될 수 있다.
일 실시예에서, 데이터 라인(DTL)의 배선 패드(WPD_DT, 이하, '데이터 패드'라 칭함)는 하 측에 위치하는 패드 영역(PDA)에 배치되고, 초기화 전압 라인(VIL)의 배선 패드(WPD_VINT, 이하, '초기화 전압 패드'라 칭함), 제1 전압 라인(VDL)의 배선 패드(WPD_VDD, 이하, '제1 전압 패드'라 칭함) 및 제2 전압 라인(VSL)의 배선 패드(WPD_VSS, 이하, '제2 전압 패드'라 칭함)는 상 측에 위치하는 패드 영역(PDA)에 배치될 수 있다. 다른 예로, 데이터 패드(WPD_DT), 초기화 전압 패드(WPD_VINT), 제1 전압 패드(WPD_VDD) 및 제2 전압 패드(WPD_VSS)가 모두 동일한 영역, 상 측에 위치하는 패드 영역(PDA)에 배치될 수도 있다. 배선 패드(WPD) 상에는 외부 장치가 실장될 수 있다. 외부 장치는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다.
표시 장치(10)의 각 화소(PX) 또는 각 서브 화소(SPX)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따른 표시 장치(10)의 각 서브 화소(SPX)는 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조일 수 있다. 이하에서는 표시 장치(10)가 포함하는 화소 구동 회로가 3T1C 구조인 것을 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소 구조가 적용될 수도 있다.
도 4는 일 실시예에 따른 표시 장치의 일 서브 화소의 등가 회로도이다.
도 4를 참조하면, 일 실시예에 따른 표시 장치(10)의 각 서브 화소(SPX)는 광원 유닛(LU), 복수의 트랜지스터(T1, T2, T3) 및 커패시터(CST)를 포함할 수 있다. 복수의 트랜지스터(T1, T2, T3)는 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 포함할 수 있다.
광원 유닛(LU)은 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 광원 유닛(LU)은 제1 전극, 제2 전극 및 이들 사이에 배치되어 병렬로 연결된 복수의 발광 소자(ED)를 포함할 수 있다. 상기 발광 소자(ED)는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
한편, 도면에는 광원 유닛(LU)에 포함되는 복수의 발광 소자(ED)가 서로 동일한 방향으로 배열되어 병렬 연결되도록 도시하였으나, 이에 제한되지 않는다. 예를 들어, 복수의 발광 소자(ED) 중 일부와 다른 일부는 서로 반대 방향으로 배열되도록 연결될 수도 있다.
광원 유닛(LU)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 라인(VDL)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 라인(VSL)에 연결될 수 있다. 구체적으로, 광원 유닛(LU)에 포함되는 발광 소자(ED)의 일 단부는 광원 유닛(LU)의 제1 전극을 통해 제1 트랜지스터(T1)의 소스 전극에 연결되고, 발광 소자(ED)의 타 단부는 광원 유닛(LU)의 제2 전극을 통해 제2 전압 라인(VSL)과 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 라인(VDL)으로부터 광원 유닛(LU)으로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 광원 유닛(LU)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 제2 소스/드레인 전극에 연결되고, 제1 트랜지스터(T1)의 소스 전극은 광원 유닛(LU)의 제1 전극에 연결되며, 제1 트랜지스터(T1)의 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 라인(VDL)에 연결될 수 있다.
제2 트랜지스터(T2)는 스캔 라인(SCL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SCL)에 연결되고, 제2 트랜지스터(T2)의 제2 소스/드레인 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 제2 트랜지스터(T2)의 제1 소스/드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제3 트랜지스터(T3)는 센싱 라인(SSL)의 센싱 신호에 의해 턴-온되어 초기화 전압 라인(VIL)을 제1 트랜지스터(T1)의 소스 전극에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 센싱 라인(SSL)에 연결되고, 제3 트랜지스터(T3)의 제1 소스/드레인 전극은 초기화 전압 라인(VIL)에 연결되며, 제3 트랜지스터(T3)의 제2 소스/드레인 전극은 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다.
일 실시예에서, 제2 및 제3 트랜지스터들(T2, T3) 각각의 제1 소스/드레인 전극은 소스 전극이고, 제2 소스/드레인 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고, 그 반대의 경우일 수도 있다.
커패시터(CST)는 제1 트랜지스터(T1)의 게이트 전극과 제1 트랜지스터(T1)의 소스 전극 사이에 형성된다. 커패시터(CST)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
제1 내지 제3 트랜지스터(T1, T2, T3) 각각은 박막 트랜지스터(Thin film transistor)로 형성될 수 있다. 도 3에서는 제1 내지 제3 트랜지스터(T1, T2, T3)가 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 제1 내지 제3 트랜지스터(T1, T2, T3)가 P 타입 MOSFET으로 형성되거나, 제1 내지 제3 트랜지스터(T1, T2, T3) 중 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
도 5는 일 실시예에 따른 회로 소자층의 일 화소에 배치된 복수의 도전층 및 반도체층을 나타내는 레이아웃도이다. 도 6은 도 5의 회로 소자층의 제1 서브 화소에 배치된 복수의 도전층 및 반도체층을 나타내는 레이아웃도이다. 도 7은 일 실시예에 회로 소자층의 제1 전압 라인, 제2 전압 라인, 제1 전압 보조 라인 및 제2 전압 보조 라인의 연결 관계를 나타내는 레이아웃도이다. 도 8은 도 5의 I-I'선, II-II'선 및 III-III'선을 따라 자른 단면도이다. 도 9는 도 5의 IV-IV'선을 따라 자른 단면도이다. 도 10은 도 5의 V-V'선 및 VI-VI'선을 따라 자른 단면도이다.
도 8에서는 도 5의 제1 트랜지스터 영역(TR1), 제2 트랜지스터 영역(TR2) 및 제3 트랜지스터 영역(TR3)의 단면을 함께 도시하였다. 도 9에서는 도 5의 제1 트랜지스터 영역(TR1)의 일부 영역 및 커패시터 영역(CPR)의 일부 영역의 단면을 함께 도시하였다. 도 10에서는 도 5에서 초기화 전압 라인(VIL)과 초기화 전압 보조 라인(SVIL)의 연결 관계 및 제2 전압 라인(VSL)과 제4 도전층(150)의 제2 도전 패턴(DP2)의 연결 관계를 위한 단면을 함께 도시하였다.
이하, 도 5 내지 도 10을 참조하여 표시 장치(10)의 회로 소자층(CCL)에 배치된 복수의 층에 대하여 설명하기로 한다.
상술한 바와 같이 표시 장치(10)의 각 화소(PX)는 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)를 포함할 수 있다. 각 서브 화소(SPX1, SPX2, SPX3)는 제1 방향(DR1)을 따라 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)로 순차적으로 반복 배치될 수 있다.
도 5 내지 도 10을 참조하면, 각 트랜지스터들(T1, T2, T3)은 전극을 이루는 도전층, 반도체 패턴을 이루는 반도체층(120) 및 절연층을 포함할 수 있다. 커패시터(CST)는 전극을 이루는 도전층들과 도전층들 사이에 배치되는 절연층을 포함할 수 있다. 상술한 도전층, 반도체층(120) 및 절연층은 기판(SUB) 상에 배치될 수 있다. 구체적으로, 제1 트랜지스터(T1)는 제1 반도체 패턴(ACT1), 제1 게이트 전극(GE1), 제1 트랜지스터 제2 전극(TE1) 및 제1 트랜지스터 제1 전극(TE2)을 포함할 수 있다. 제2 트랜지스터(T2)는 제2 반도체 패턴(ACT2), 제2 게이트 전극(GE2), 제2 트랜지스터 제2 전극(TE3) 및 제2 트랜지스터 제1 전극(TE4)을 포함할 수 있다. 제3 트랜지스터(T3)는 제3 반도체 패턴(ACT3), 제3 게이트 전극(GE3), 제3 트랜지스터 제1 전극(TE5) 및 제3 트랜지스터 제2 전극(TE6)을 포함할 수 있다.
일 실시예에 다른 표시 장치(10)의 회로 소자층(CCL)은 기판(SUB) 상에 배치된 복수의 도전층, 반도체층(120) 및 복수의 절연층을 포함할 수 있다. 복수의 도전층은 제1 도전층(110), 제2 도전층(130), 제3 도전층(140) 및 제4 도전층(150)을 포함할 수 있다. 복수의 절연층은 게이트 절연막(162), 제1 층간 절연막(163), 패시베이션층(164) 및 제2 층간 절연막(165)을 포함할 수 있다. 회로 소자층(CCL)의 각 층들은 기판(SUB) 상에 제1 도전층(110), 버퍼층(161), 반도체층(120), 게이트 절연막(162), 제2 도전층(130), 제1 층간 절연막(163), 제3 도전층(140), 패시베이션층(164), 제4 도전층(150) 및 제2 층간 절연막(165)의 순서로 배치될 수 있다. 상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다. 도면에는 제4 도전층(150) 상에 제2 층간 절연막(165)이 배치된 것을 도시하였으나, 이에 제한되지 않는다. 경우에 따라서 제2 층간 절연막(165)은 생략되고 제4 도전층(150) 상에 후술하는 발광 소자층(EML)의 제2 뱅크(IBK)가 바로 배치될 수도 있다.
제1 도전층(110)은 기판(SUB) 상에 배치될 수 있다. 제1 도전층(110)은 제1 전압 라인(VDL), 제2 전압 라인(VSL) 및 차광층(BML)을 포함할 수 있다. 제1 전압 라인(VDL)은 도 3에서 도시된 제1 전압 라인(VDL)의 제2 방향(DR2)으로 연장된 부분에 해당할 수 있다. 마찬가지로, 제2 전압 라인(VSL)은 도 3에서 도시된 제2 전압 라인(VSL)의 제2 방향(DR2)으로 연장된 부분에 해당할 수 있다.
제1 전압 라인(VDL)은 평면상 각 서브 화소(SPX: SPX1, SPX2, SPX3)의 좌측에 배치될 수 있다. 제1 전압 라인(VDL)은 제2 방향(DR2)으로 연장될 수 있다. 제1 전압 라인(VDL)은 제2 방향(DR2)으로 이웃하는 다른 서브 화소(SPX)로 연장될 수 있다.
제1 전압 라인(VDL)은 연장부(VDL_A) 및 연장부(VDL_A)로부터 돌출된 제1 컨택부(VDL_B) 및 제2 컨택부(VDL_C)를 포함할 수 있다. 제1 전압 라인(VDL)의 제1 컨택부(VDL_B) 및 제2 컨택부(VDL_C)의 제1 방향(DR1)의 폭은 제1 전압 라인(VDL)의 연장부(VDL_A)의 제1 방향(DR1)의 폭보다 클 수 있다. 제1 전압 라인(VDL)은 대체로 연장부(VDL_A)로 형성되어 있으나, 후술하는 제1 컨택홀(CNT12, CNT16)을 통해 제3 도전층(140)과 연결되는 영역에서 제1 및 제2 컨택부(VDL_B, VDL_C)로 형성될 수 있다.
제1 전압 라인(VDL)은 제1 트랜지스터 영역(TR1)을 지날 수 있다. 구체적으로, 제1 전압 라인(VDL)의 제1 돌출부(VDL_B)는 제1 트랜지스터 영역(TR1)의 적어도 일부와 제3 방향(DR3)으로 중첩할 수 있다. 제1 전압 라인(VDL)의 제1 돌출부(VDL_B)는 후술하는 제3 도전층(140)의 제1 트랜지스터 제2 전극(TE1)의 적어도 일부와 제3 방향(DR3)으로 중첩할 수 있다. 제1 전압 라인(VDL)은 제1 컨택홀(CNT12)을 통해 상부에 배치된 제1 트랜지스터 제2 전극(TE1)과 전기적으로 연결될 수 있다.
제2 전압 라인(VSL)은 평면상 제1 전압 라인(VDL)의 우측에 제1 전압 라인(VDL)과 이격되어 배치될 수 있다. 제2 전압 라인(VSL)은 평면상 각 서브 화소(SPX: SPX1, SPX2, SPX3)의 우측에 배치될 수 있다. 제2 전압 라인(VSL)은 제2 방향(DR2)으로 연장될 수 있다. 제2 전압 라인(VSL)은 제2 방향(DR2)으로 이웃하는 다른 서브 화소(SPX)로 연장될 수 있다.
제2 전압 라인(VSL)은 연장부(VSL_A) 및 연장부(VSL_A)로부터 돌출된 컨택부(VSL_B)를 포함할 수 있다. 제2 전압 라인(VSL)의 컨택부(VSL_B)의 제1 방향(DR1)의 폭은 제2 전압 라인(VSL)의 연장부(VSL_A)의 제1 방향(DR1)의 폭보다 클 수 있다. 제2 전압 라인(VSL)은 대체로 연장부(VSL1_A)로 형성되어 있으나, 후술하는 제2 컨택홀(CNT27)을 통해 제4 도전층(150)과 연결되는 영역에서 컨택부(VSL_B)로 형성될 수 있다. 제2 전압 라인(VSL)은 제4 도전층(150)의 제2 도전 패턴(DP2)과 제2 컨택홀(CNT27)을 통해 연결될 수 있다.
제2 전압 라인(VSL)은 커패시터 영역(CPR)을 지날 수 있다. 구체적으로, 제2 전압 라인(VSL)은 커패시터 영역(CPR)의 일부와 제3 방향(DR3)으로 중첩할 수 있다. 다만, 이에 제한되지 않고 제2 전압 라인(VSL)은 커패시터 영역(CPR)과 제3 방향(DR3)으로 중첩하지 않을 수도 있다.
차광층(BML)은 평면상 제1 전압 라인(VDL)과 제2 전압 라인(VSL) 사이에 배치될 수 있다. 차광층(BML)은 대체로 각 서브 화소(SPX)의 중앙부에 배치될 수 있다. 예를 들어, 차광층(BML)은 평면상 제1 전압 라인(VDL)의 우측 및 제2 전압 라인(VSL)의 좌측에 제1 전압 라인(VDL) 및 제2 전압 라인(VSL)과 각각 이격되어 배치될 수 있다. 차광층(BML)은 직사각형 형상에서 직사각형 형상의 우상측으로부터 상측(또는 제2 방향(DR2))으로 돌출되고, 직사각형 형상의 좌하측으로부터 하측(또는 제2 방향(DR2)의 반대 방향)으로 돌출된 형상일 수 있으나, 이에 제한되지 않는다.
차광층(BML)은 외광으로부터 제1 트랜지스터(T1)의 제1 반도체 패턴(ACT1)을 보호하는 역할을 할 수 있다. 차광층(BML)은 제1 트랜지스터 영역(TR1) 및 커패시터 영역(CPR)을 지날 수 있다. 차광층(BML)은 제1 트랜지스터 영역(TR1)의 일부 영역 및 커패시터 영역(CPR)의 적어도 일부 영역과 제3 방향(DR3)으로 중첩할 수 있다.
차광층(BML)은 커패시터 영역(CPR)에서 후술하는 제4 도전층(150)의 커패시터 제3 전극(CSE3)의 적어도 일부와 제3 방향(DR3)으로 중첩할 수 있다. 차광층(BML)은 제2 컨택홀(CTN25)을 통해 상부에 배치된 커패시터 제3 전극(CSE3)과 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않고 차광층(BML)은 커패시터 제3 전극(CSE3)과 전기적으로 연결되지 않을 수도 있다.
차광층(BML)은 제1 트랜지스터 영역(TR1)에서 적어도 후술하는 반도체층(120)의 제1 반도체 패턴(ACT1)과 중첩 배치될 수 있다. 차광층(BML)은 하부에서 적어도 상부의 제1 반도체 패턴(ACT1)의 채널 영역을 커버하도록 배치될 수 있다. 다만 이에 제한되지 않고, 차광층(BML)은 생략될 수 있고, 다른 트랜지스터(T2, T3)들의 반도체 패턴(ACT2, ACT3)과 중첩하도록 배치될 수도 있다.
제1 도전층(110)은 광을 차단하는 재료를 포함할 수 있다. 제1 도전층(110)은 광의 투과를 차단하는 불투명한 금속 물질을 포함할 수 있다. 제1 도전층(110)은 티타늄(Ti) 또는 구리(Cu) 등을 포함할 수 있다. 제1 도전층(110)은 단일막 또는 다층막일 수 있다
버퍼층(161)은 제1 도전층(110) 상에 배치될 수 있다. 버퍼층(161)은 제1 도전층(110)이 배치된 기판(SUB)의 전면을 덮도록 배치될 수 있다. 버퍼층(161)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 각 트랜지스터(T1, T2, T3)를 보호하는 역할을 할 수 있다. 버퍼층(161)은 표면 평탄화 기능을 수행할 수도 있다.
버퍼층(161)은 버퍼층(161)을 관통하여 제1 전압 라인(VDL)의 제1 돌출부(VDL_B) 및 제2 돌출부(VDL_C)의 일부를 노출하는 제1 컨택홀(CNT12, CNT16) 및 제2 전압 라인(VSL)의 돌출부(VSL1_B)의 일부를 노출하는 제2 컨택홀(CNT27)을 포함할 수 있다. 제1 도전층(110)의 상면은 버퍼층(161)이 포함하는 제1 컨택홀(CNT12, CNT16)을 통해 제3 도전층(140) 중 적어도 일부와 접촉할 수 있고, 제2 컨택홀(CNT27)을 통해 제4 도전층(150) 중 적어도 일부와 접촉할 수 있다.
반도체층(120)은 버퍼층(161) 상에 배치될 수 있다. 반도체층(120)은 제1 반도체 패턴(ACT1), 제2 반도체 패턴(ACT2) 및 제3 반도체 패턴(ACT3)을 포함할 수 있다. 제1 반도체 패턴(ACT1)은 제1 트랜지스터(T1)의 액티브층이고, 제2 반도체 패턴(ACT2)은 제2 트랜지스터(T2)의 액티브층이고, 제3 반도체 패턴(ACT3)은 제3 트랜지스터(T3)의 액티브층일 수 있다.
제1 반도체 패턴(ACT1), 제2 반도체 패턴(ACT2) 및 제3 반도체 패턴(ACT3)의 각 평면 형상은 제1 방향(DR1)의 장변과 제2 방향(DR2)의 단변을 갖는 직사각형 형상일 수 있다.
제1 반도체 패턴(ACT1)은 제1 트랜지스터 영역(TR1)에 배치될 수 있다. 제1 반도체 패턴(ACT1)의 일 단부 영역은 후술하는 제3 도전층(140)의 제1 트랜지스터 제2 전극(TE1)의 적어도 일부와 제3 방향(DR3)으로 중첩할 수 있다. 제1 반도체 패턴(ACT1)의 타 단부 영역은 제4 도전층(150)의 제1 트랜지스터 제1 전극(TE2)의 적어도 일부와 제3 방향(DR3)으로 중첩할 수 있다. 제1 반도체 패턴(ACT1)의 양 단부 영역 사이에 배치되는 중앙부는 차광층(BML) 및 후술하는 제2 도전층(130)의 제1 게이트 전극(GE1)의 적어도 일부와 제3 방향(DR3)으로 중첩할 수 있다. 제1 반도체 패턴(ACT1)의 양 단부 영역은 제1 트랜지스터(T1)의 도체화 영역(또는 도핑 영역)이고, 중앙부는 제1 트랜지스터(T1)의 채널 영역일 수 있다.
제2 반도체 패턴(ACT2)은 제2 트랜지스터 영역(TR2)에 배치될 수 있다. 제2 반도체 패턴(ACT2)의 일 단부 영역은 후술하는 제3 도전층(140)의 제2 트랜지스터 제1 전극(TE4)의 적어도 일부와 제3 방향(DR3)으로 중첩할 수 있다. 제2 반도체 패턴(ACT2)의 타 단부 영역은 제3 도전층(140)의 제2 트랜지스터 제2 전극(TE3)의 적어도 일부와 제3 방향(DR3)으로 중첩할 수 있다. 제2 반도체 패턴(ACT2)의 양 단부 영역 사이에 배치되는 중앙부는 후술하는 제2 도전층(130)의 제2 게이트 전극(GE2)의 적어도 일부와 제3 방향(DR3)으로 중첩할 수 있다. 제2 반도체 패턴(ACT2)의 양 단부 영역은 제2 트랜지스터(T2)의 도체화 영역(또는 도핑 영역)이고, 중앙부는 제2 트랜지스터(T2)의 채널 영역일 수 있다.
제3 반도체 패턴(ACT3)은 제3 트랜지스터 영역(TR3)에 배치될 수 있다. 제3 반도체 패턴(ACT3)의 일 단부 영역은 후술하는 제4 도전층(150)의 제3 트랜지스터 제1 전극(TE5)의 적어도 일부와 제3 방향(DR3)으로 중첩할 수 있다. 제3 반도체 패턴(ACT3)의 타 단부 영역은 제4 도전층(150)의 제3 트랜지스터 제2 전극(TE6)의 적어도 일부와 제3 방향(DR3)으로 중첩할 수 있다. 제3 반도체 패턴(ACT3)의 양 단부 영역 사이에 배치되는 중앙부는 후술하는 제2 도전층(130)의 제3 게이트 전극(GE3)의 적어도 일부와 제3 방향(DR3)으로 중첩할 수 있다. 제3 반도체 패턴(ACT3)의 양 단부 영역은 제3 트랜지스터(T3)의 도체화 영역(또는 도핑 영역)이고, 중앙부는 제3 트랜지스터(T3)의 채널 영역일 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다.
예시적인 실시예에서, 반도체층(120)은 산화물 반도체를 포함할 수 있다. 반도체층(120)이 산화물 반도체를 포함하는 경우, 각 제1 내지 제3 반도체 패턴(ACT1, ACT2, ACT3)은 상술한 바와 같이 복수의 도체화 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 몇몇 실시예에서, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide, IGZO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
다른 예시적인 실시예에서, 반도체층(120)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있으며, 이 경우, 제1 내지 제3 반도체 패턴(ACT1, ACT2, ACT3)의 도체화 영역은 각각 불순물로 도핑된 도핑 영역일 수 있다. 다만, 이에 제한되지 않는다.
반도체층(120) 상에는 게이트 절연막(162)이 배치될 수 있다. 게이트 절연막(162)은 반도체층(120) 및 반도체층(120)이 노출하는 버퍼층(161) 상에 배치될 수 있다. 게이트 절연막(162)은 제1 내지 제3 트랜지스터(T1, T2, T3)의 게이트 절연막으로 기능할 수 있다.
게이트 절연막(162)은 게이트 절연막(162)을 관통하여 반도체층(120)의 일부를 노출하는 복수의 컨택홀(CNT1, CNT2)을 포함할 수 있다. 구체적으로, 게이트 절연막(162)은 제1 반도체 패턴(ACT1)의 양 단부 영역을 노출하는 제1 컨택홀(CNT11) 및 제2 컨택홀(CNT21), 제2 반도체 패턴(ACT2)의 양 단부 영역을 노출하는 제1 컨택홀(CNT13, CNT14) 및 제3 반도체 패턴(ACT3)의 양 단부 영역을 노출하는 제2 컨택홀(CNT22, CNT23)을 포함할 수 있다. 반도체층(120)의 상면은 게이트 절연막(162)이 포함하는 복수의 컨택홀(CNT1, CNT2)을 통해 후술하는 제3 도전층(140) 및 제4 도전층(150)의 일부와 접촉할 수 있다.
제2 도전층(130)은 게이트 절연막(162) 상에 배치될 수 있다. 제2 도전층(130)은 스캔 라인(SCL), 센싱 라인(SSL), 제1 내지 제3 게이트 전극(GE1, GE2, GE3) 및 커패시터 제1 전극(CSE1)을 포함할 수 있다. 제2 도전층(130)은 제1 전압 보조 라인(SVDL) 및 제2 전압 보조 라인(SVSL)을 더 포함할 수 있다. 도 3 및 도 7을 참조하면, 제1 전압 보조 라인(SVDL)은 도 3에 도시된 제1 전압 라인(VDL)의 제1 방향(DR1)으로 연장된 부분에 해당할 수 있다. 제2 전압 보조 라인(SVSL)은 도 3에 도시된 제2 전압 라인(VSL)의 제1 방향(DR1)으로 연장된 부분에 해당할 수 있다.
제2 도전층(130)은 저저항 물질로 이루어질 수 있다. 제2 도전층(130)은 구리(Cu), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 은(Ag) 등의 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다.
스캔 라인(SCL)은 평면상 각 서브 화소(SPX: SPX1, SPX2, SPX3)의 상측에 배치될 수 있다. 스캔 라인(SCL)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 라인(SCL)은 제1 방향(DR1)으로 이웃하는 다른 서브 화소(SPX)로 연장될 수 있다.
제2 게이트 전극(GE2)은 스캔 라인(SCL)에서 분지되어 하측(또는 제2 방향(DR2)의 반대 방향)으로 연장될 수 있다. 제2 게이트 전극(GE2)의 제2 트랜지스터 영역(TR2)과 제3 방향(DR3)으로 중첩할 수 있다. 제2 게이트 전극(GE2)은 제2 트랜지스터(T2)의 게이트 전극일 수 있다. 제2 게이트 전극(GE2)의 적어도 일부는 제2 반도체 패턴(ACT2)의 중앙부과 중첩되도록 배치될 수 있다. 상기 제2 게이트 전극(GE2)과 중첩하는 제2 반도체 패턴(ACT2)의 중앙부가 제2 트랜지스터(T2)의 채널 영역일 수 있다.
센싱 라인(SSL)은 평면상 스캔 라인(SCL)의 하측에 스캔 라인(SCL)과 이격되어 배치될 수 있다. 센싱 라인(SSL)은 평면상 각 서브 화소(SPX: SPX1, SPX2, SPX3)의 하측에 배치될 수 있다. 센싱 라인(SSL)은 제1 방향(DR1)으로 연장될 수 있다. 센싱 라인(SSL)은 제1 방향(DR1)으로 이웃하는 다른 서브 화소(SPX)로 연장될 수 있다.
제3 게이트 전극(GE3)은 센싱 라인(SSL)에서 분지되어 상측(또는 제2 방향(DR2))으로 연장될 수 있다. 제3 게이트 전극(GE3)의 제3 트랜지스터 영역(TR3)과 제3 방향(DR3)으로 중첩할 수 있다. 제3 게이트 전극(GE3)은 제3 트랜지스터(T3)의 게이트 전극일 수 있다. 제3 게이트 전극(GE3)의 적어도 일부는 제3 반도체 패턴(ACT3)의 중앙부과 중첩되도록 배치될 수 있다. 상기 제3 게이트 전극(GE3)과 중첩하는 제3 반도체 패턴(ACT3)의 중앙부가 제3 트랜지스터(T3)의 채널 영역일 수 있다.
커패시터 제1 전극(CSE1)은 대체로 서브 화소(SPX)의 우측에서 평면상 스캔 라인(SCL)과 센싱 라인(SSL) 사이에 배치될 수 있다. 예를 들어, 커패시터 제1 전극(CSE1)은 스캔 라인(SCL)의 하측 및 센싱 라인(SSL)의 상측에 스캔 라인(SCL) 및 센싱 라인(SSL)과 이격되어 배치될 수 있다. 예시적인 실시예에서, 커패시터 제1 전극(CSE1)의 일부는 제2 전압 라인(VSL)과 제3 방향(DR3)으로 중첩 배치될 수 있다. 커패시터 제1 전극(CSE1)은 평면상 직사각형 형상에서 직사각형의 우상측으로부터 상측(또는 제2 방향(DR2))으로 돌출된 형상일 수 있으나, 이에 제한되지 않는다.
커패시터 제1 전극(CSE1)은 커패시터 영역(CPR)에 전면적으로 배치될 수 있다. 커패시터 제1 전극(CSE1)은 후술하는 제2 도전층(140)의 커패시터 제2 전극(CSE2) 및 제4 도전층(150)의 커패시터 제3 전극(CSE3)과 제3 방향(DR3)으로 중첩할 수 있다. 커패시터 제3 전극(CSE3)은 제2 컨택홀(CNT24)을 통해 상부에 배치된 커패시터 제3 전극(CSE3)과 전기적으로 연결될 수 있다.
제1 게이트 전극(GE1)은 커패시터 제1 전극(CSE1)으로부터 하측(또는 제2 방향(DR2)의 반대 방향)으로 이격되어 배치될 수 있다. 제1 게이트 전극(GE1)은 제1 트랜지스터 영역(TR1)과 제3 방향(DR3)으로 중첩할 수 있다. 제1 게이트 전극(GE1)의 적어도 일부는 제1 트랜지스터 영역(TR1)에서 제1 반도체 패턴(ACT1)의 중앙부과 중첩되도록 배치될 수 있다. 제1 게이트 전극(GE1)은 제1 트랜지스터(T1)의 게이트 전극일 수 있다. 상기 제1 게이트 전극(GE1)과 중첩하는 제1 반도체 패턴(ACT1)의 중앙부가 제1 트랜지스터(T1)의 채널 영역일 수 있다.
제1 게이트 전극(GE1)은 제1 도전층(110)의 차광층(BML)의 일부 영역 및 후술하는 제3 도전층(140)의 커패시터 제2 전극(CSE2)과 제3 방향(DR3)으로 중첩 배치될 수 있다. 제1 게이트 전극(GE)은 후술하는 커패시터 제2 전극(CSE2)과 제1 컨택홀(CNT15)을 통해 연결될 수 있다.
이하, 도 5 내지 도 7을 참조하여, 제1 전압 보조 라인(SVDL) 및 제2 전압 보조 라인(SVSL)에 대하여 설명하기로 한다.
제1 전압 보조 라인(SVDL) 및 제2 전압 보조 라인(SVSL)은 평면상 센싱 라인(SSL)의 하측에 센싱 라인(SSL)과 이격되어 배치될 수 있다. 제1 전압 보조 라인(SVDL) 및 제2 전압 보조 라인(SVSL)은 제2 방향(DR2)으로 배열된 복수의 화소(PX)에 서로 교대 배열될 수 있다. 예를 들어, 제1 전압 보조 라인(SVDL)은 홀수 행에 배열된 화소(PX)에 배치되고 짝수 행에 배열된 화소(PX)에는 배치되지 않을 수 있다. 제2 전압 보조 라인(SVSL)은 짝수 행에 배열된 화소(PX)에 배치되고 홀수 행에 배열된 화소(PX)에는 배치되지 않을 수 있다. 다만, 이에 제한되지 않고 제1 전압 보조 라인(SVDL)이 짝수 행에 배열된 화소(PX)에 배치되고, 제2 전압 보조 라인(SVSL)이 홀수 행에 배열된 화소(PX)에 배치될 수 있다. 다만, 이에 제한되지 않고, 하나의 화소(PX)에 제1 전압 보조 라인(SVDL) 및 제2 전압 보조 라인(SVSL)이 모두 배치될 수도 있다.
일 화소(PX)에 배치된 제2 전압 보조 라인(SVSL)의 평면상 형상 및 배치는 제1 전압 보조 라인(SVDL)과 대체로 유사할 수 있다. 이하, 도 5 및 도 6을 참조하며 일 화소(PX)(또는 일 서브 화소(SPX))에 배치된 제1 전압 보조 라인(SVDL)의 평면 형상을 중심으로 설명하고, 제2 전압 보조 라인(SVSL)의 평면 형상의 설명은 생략하기로 한다.
제1 전압 보조 라인(SVDL)은 평면상 센싱 라인(SSL)의 하측에 센싱 라인(SSL)과 이격되어 배치될 수 있다. 제1 전압 보조 라인(SVDL)은 제1 방향(DR1)으로 연장될 수 있다. 제1 전압 보조 라인(SVDL)은 제1 방향(DR1)으로 이웃하는 다른 서브 화소(SPX)로 연장될 수 있다.
제1 전압 보조 라인(SVDL)은 연장부 및 연장부로부터 돌출된 컨택부를 포함할 수 있다. 제1 전압 보조 라인(SVDL)의 컨택부의 제2 방향(DR1)의 폭은 연장부의 제2 방향(DR2)의 폭보다 클 수 있다. 제1 전압 보조 라인(SVDL)은 대체로 연장부로 형성되어 있으나, 후술하는 제1 컨택홀(CNT17)을 통해 제3 도전층(140)과 연결되는 영역에서 컨택부로 형성될 수 있다. 제1 전압 보조 라인(SVDL)의 컨택부는 제3 도전층(140)의 제1 도전 패턴(DP1)과 제3 방향(DR3)으로 중첩 배치될 수 있다. 제1 전압 보조 라인(SVDL)는 제1 도전 패턴(DP1)과 제1 컨택홀(CNT17)을 통해 연결될 수 있다.
마찬가지로, 제2 전압 보조 라인(SVSL)은 연장부 및 연장부로부터 돌출된 컨택부를 포함할 수 있다. 제2 전압 보조 라인(SVSL)은 대체로 연장부로 형성되어 있으나, 후술하는 제2 컨택홀(CNT28)을 통해 제4 도전층(150)과 연결되는 영역에서 컨택부로 형성될 수 있다. 제2 전압 보조 라인(SVSL)의 컨택부는 제4 도전층(150)의 제2 도전 패턴(DP2)과 제3 방향(DR3)으로 중첩 배치될 수 있다. 제2 전압 보조 라인(SVSL)는 제2 도전 패턴(DP2)과 제2 컨택홀(CNT28)을 통해 연결될 수 있다.
제1 층간 절연막(163)은 제2 도전층(130) 상에 배치될 수 있다. 제1 층간 절연막(163)은 제1 층간 절연막(163)을 관통하는 복수의 컨택홀(CNT1, CNT2)을 포함할 수 있다.
제1 층간 절연막(163)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지(Polyacrylates resin), 에폭시 수지(Epoxy resin), 페놀 수지(Phenolic resin), 폴리아미드계 수지(Polyamides resin), 폴리이미드계 수지(Polyimides rein), 불포화 폴리에스테르계 수지(Unsaturated polyesters resin), 폴리페닐렌계 수지(Poly phenylenethers resin), 폴리페닐렌설파이드계 수지(Polyphenylenesulfides resin) 또는 벤조사이클로부텐(Benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 일 실시예에서, 제1 층간 절연막(163)은 SiON을 포함하여 이루어질 수 있다. 제1 층간 절연막(163)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제3 도전층(140)은 제1 층간 절연막(163) 상에 배치될 수 있다. 제3 도전층(140)은 초기화 전압 라인(VIL), 데이터 라인(DTL), 커패시터 제2 전극(CSE2), 제1 트랜지스터 제2 전극(TE1), 제2 트랜지스터 제1 전극(TE4), 제2 트랜지스터 제2 전극(TE3) 및 제1 도전 패턴(DP1)을 포함할 수 있다.
초기화 전압 라인(VIL)은 평면상 일 화소(PX)의 제1 서브 화소(SPX1)에 배치될 수 있다. 초기화 전압 라인(VIL)은 평면상 제1 서브 화소(SPX1)의 좌측에 배치될 수 있다. 초기화 전압 라인(VIL)은 제2 방향(DR2)으로 연장될 수 있다. 초기화 전압 라인(VIL)은 제2 방향(DR2)으로 이웃하는 다른 서브 화소(SPX)로 연장될 수 있다. 제1 서브 화소(SPX1)의 하측에서 초기화 전압 라인(VIL)과 후술하는 제4 도전층(150)의 초기화 전압 보조 라인(SVIL)이 교차하는 영역에는 제2 컨택홀(CNT26)이 형성될 수 있다. 초기화 전압 라인(VIL)과 초기화 전압 보조 라인(SVIL)은 제2 컨택홀(CNT26)을 통해 전기적으로 연결될 수 있다.
제1 서브 화소(SPX1)에서 데이터 라인(DTL)은 초기화 전압 라인(VIL)의 우측에 초기화 전압 라인(VIL)과 이격되어 배치될 수 있다. 데이터 라인(DTL)은 평면상 각 서브 화소(SPX: SPX1, SPX2, SPX3)의 좌측에 배치될 수 있다. 데이터 라인(DTL)은 제2 방향(DR2)으로 연장될 수 있다. 데이터 라인(DTL)은 제2 방향(DR2)으로 이웃하는 다른 서브 화소(SPX)로 연장될 수 있다.
데이터 라인(DTL)은 제2 트랜지스터 영역(TR2)을 지날 수 있다. 상기 제2 트랜지스터 영역(TR2)과 중첩하는 영역에서 데이터 라인(DTL)의 일부를 돌출될 수 있다. 상기 돌출부는 제2 트랜지스터(T2)의 제2 트랜지스터 제2 전극(TE3)일 수 있다. 데이터 라인(DTL)과 제2 트랜지스터 제2 전극(TE3)는 일체화되어 형성될 수 있다.
제2 트랜지스터 제2 전극(TE3)은 제2 반도체 패턴(ACT2)의 일 단부 영역과 제3 방향(DR3)으로 중첩할 수 있다. 제2 트랜지스터 제2 전극(TE3)은 게이트 절연막(162) 및 제1 층간 절연막(163)을 관통하여 제2 반도체 패턴(ACT2)의 일 단부 영역을 노출하는 제1 컨택홀(CNT13)을 통해 제2 반도체 패턴(ACT2)과 전기적으로 연결될 수 있다.
제1 트랜지스터 제2 전극(TE1)은 제1 트랜지스터 영역(TR1)에 배치될 수 있다. 제1 트랜지스터 영역(TR1)에서 제1 트랜지스터 제2 전극(TE1)의 일 단부 영역은 제1 전압 라인(VDL)의 제1 돌출부(VDL_B)와 제3 방향(DR3)으로 중첩하고, 제1 트랜지스터 제2 전극(TE1)의 타 단부 영역은 제1 반도체 패턴(ACT1)의 일 단부 영역과 제3 방향(DR3)으로 중첩할 수 있다. 제1 트랜지스터 제2 전극(TE1)은 버퍼층(161), 게이트 절연막(162) 및 제1 층간 절연막(163)을 관통하여 제1 전압 라인(VDL)(예컨대, 제1 전압 라인(VDL)의 제1 돌출부(VDL_B))을 노출하는 제1 컨택홀(CNT12)을 통해 제1 전압 라인(VDL)과 전기적으로 연결될 수 있다. 또한, 제1 트랜지스터 제2 전극(TE1)은 게이트 절연막(162) 및 제1 층간 절연막(163)을 관통하여 제1 반도체 패턴(ACT1)의 일 단부 영역을 노출하는 제1 컨택홀(CNT11)을 통해 제1 반도체 패턴(ACT1)과 전기적으로 연결될 수 있다.
커패시터 제2 전극(CSE2)은 커패시터 영역(CPR)에 배치될 수 있다. 커패시터 제2 전극(CSE2)은 커패시터 영역(CPR)에 전면적으로 배치되고 일부 연장되어, 커패시터 영역(CPR)의 외측까지 배치될 수 있다.
커패시터 영역(CPR)의 외측으로 연장된 영역에 배치되는 커패시터 제2 전극(CSE2)은 제1 게이트 전극(GE1)과 제3 방향(DR3)으로 중첩할 수 있다. 커패시터 제2 전극(CSE2)은 제1 층간 절연막(163)을 관통하여 제1 게이트 전극(GE1)을 노출하는 제1 컨택홀(CNT15)을 통해 제1 게이트 전극(GE1)과 전기적으로 연결될 수 있다.
커패시터 영역(CPR)에서 커패시터 제2 전극(CSE2)은 커패시터 제1 전극(CSE1) 및 후술하는 제4 도전층(150)의 커패시터 제3 전극(CSE3)과 제3 방향(DR3)으로 중첩되도록 커패시터 제1 전극(CSE1)과 커패시터 제3 전극(CSE3) 사이에 배치될 수 있다. 커패시터 제2 전극(CSE2)은 제1 층간 절연막(163)을 사이에 두고 커패시터 제1 전극(CSE1) 중첩하도록 배치되고, 패시베이션층(164)을 사이에 두고 커패시터 제3 전극(CSE3)과 중첩하도록 배치되어 커패시터(CST)를 형성할 수 있다. 커패시터 제2 전극(CSE2)과 커패시터 제1 전극(CSE1) 사이에 개재된 제1 층간 절연막(163)과 커패시터 제2 전극(CSE2)과 커패시터 제3 전극(CSE3) 사이에 개재된 패시베이션층(164)은 커패시터(CST)의 유전체가 될 수 있다.
커패시터 영역(CPR)에서 커패시터 제2 전극(CSE2)은 하부에 배치되는 커패시터 제1 전극(CSE1) 및 차광층(BML)의 적어도 일부와 비중첩하도록 배치될 수 있다. 즉, 커패시터 제2 전극(CSE2)은 하부에 배치되는 커패시터 제1 전극(CSE1) 및 차광층(BML)의 적어도 일부를 노출하도록 배치될 수 있다. 상기 커패시터 제2 전극(CSE2)과 비중첩하는 영역에서 후술하는 제4 도전층(150)의 커패시터 제3 전극(CSE3)과 커패시터 제1 전극(CSE1) 및 차광층(BML)이 제2 컨택홀(CNT24, CNT25)을 통해 연결될 수 있다.
제2 트랜지스터 제1 전극(TE4)은 커패시터 제2 전극(CSE2)의 상측으로부터 돌출되어 형성될 수 있다. 제2 트랜지스터 제1 전극(TE4)은 커패시터 제2 전극(CSE2)의 상측에 배치된 영역으로부터 제1 방향(DR1)의 반대 방향으로 분지되어 제2 트랜지스터 영역(TR2)과 중첩되도록 배치될 수 있다. 제2 트랜지스터 제1 전극(TE4)은 제2 반도체 패턴(ACT2)의 타 단부 영역과 제3 방향(DR3)으로 중첩할 수 있다. 제2 트랜지스터 제1 전극(TE4)은 게이트 절연막(162) 및 제1 층간 절연막(163)을 관통하여 제2 반도체 패턴(ACT2)의 타 단부 영역을 노출하는 제1 컨택홀(CNT14)을 통해 제2 반도체 패턴(ACT2)과 전기적으로 연결될 수 있다.
제1 도전 패턴(DP1)은 평면상 각 서브 화소(SPX: SPX1, SPX2, SPX3)의 하측에 배치될 수 있다. 제1 도전 패턴(DP1)은 제2 방향(DR2)으로 연장된 제1 전압 라인(VDL)과 제1 방향(DR1)으로 연장된 제1 전압 보조 라인(SVDL)의 교차하는 영역에 인접하여 배치될 수 있다. 제1 도전 패턴(DP1)은 제1 전압 라인(VDL) 및 제1 전압 보조 라인(SVDL)과 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 구체적으로, 제1 도전 패턴(DP1)의 일 단부 영역은 제1 전압 라인(VDL)의 제2 돌출부(VDL_C)과 중첩되고, 제1 도전 패턴(DP1)의 타 단부 영역은 제1 전압 보조 라인(SVDL)과 중첩될 수 있다. 제1 도전 패턴(DP1)은 버퍼층(161), 게이트 절연막(162) 및 제1 층간 절연막(163)을 관통하는 제1 컨택홀(CNT16)을 통해 제1 전압 라인(VDL)과 연결되고, 제1 층간 절연막(163)을 관통하는 제1 컨택홀(CNT17)을 통해 제1 전압 보조 라인(SVDL)과 연결되어, 제1 전압 라인(VDL)과 제1 전압 보조 라인(SVDL)을 전기적으로 연결하는 역할을 할 수 있다. 상기 제1 전압 보조 라인(SVDL)이 제1 도전 패턴(DP1)을 통해 제1 전압 라인(VDL)과 연결함으로써, 각 화소(PX)에 전달되는 제1 전원 전압이 전압 강하에 의해 차이나지 않도록 복수의 화소(PX)에 제1 전원 전압을 동일하게 전달하는 역할을 할 수 있다.
패시베이션층(164)은 제3 도전층(140) 상에 배치될 수 있다. 패시베이션층(164)은 제3 도전층(140)을 덮어 보호하는 역할을 한다. 패시베이션층(164)은 패시베이션층(164)을 관통하는 복수의 제2 컨택홀(CNT2)을 포함할 수 있다. 패시베이션층(164)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
제4 도전층(150)은 패시베이션층(164) 상에 배치될 수 있다. 제4 도전층(150)은 제1 트랜지스터 제1 전극(TE2), 제3 트랜지스터 제1 전극(TE5), 제3 트랜지스터 제2 전극(TE6), 커패시터 제3 전극(CSE3), 초기화 전압 보조 라인(SVIL) 및 제2 도전 패턴(DP2)을 포함할 수 있다.
커패시터 제3 전극(CSE3)은 커패시터 영역(CPR)에 배치될 수 있다. 커패시터 제3 전극(CSE3)은 커패시터 영역(CPR)에 전면적으로 배치될 수 있다. 커패시터 제3 전극(CSE3)은 커패시터 제1 전극(CSE1), 커패시터 제2 전극(CSE2) 및 차광층(BML)의 일부 영역과 제3 방향(DR3)으로 중첩할 수 있다. 상술한 바와 같이, 커패시터 제2 전극(CSE2)은 하부에 배치된 커패시터 제1 전극(CSE1) 및 차광층(BML)의 일부 영역과 비중첩하여 하부에 배치된 커패시터 제1 전극(CSE1) 및 차광층(BML)을 제3 방향(DR3)으로 노출할 수 있다. 커패시터 제2 전극(CSE2)에 의해 노출되는 커패시터 제1 전극(CSE1) 및 차광층(BML)은 각각 제2 컨택홀(CNT24, CNT25)를 통해 커패시터 제3 전극(CSE3)과 전기적으로 연결될 수 있다.
구체적으로, 커패시터 제3 전극(CSE3)은 버퍼층(161), 게이트 절연막(162), 제1 층간 절연막(163) 및 패시베이션층(164)을 관통하여 차광층(BML)의 일부 영역을 노출하는 제2 컨택홀(CNT25)을 통해 차광층(BML)과 연결될 수 있다. 또한, 커패시터 제3 전극(CSE3)은 제1 층간 절연막(163) 및 패시베이션층(164)을 관통하여 커패시터 제1 전극(CSE1)을 노출하는 제2 컨택홀(CNT24)을 통해 커패시터 제1 전극(CSE1)과 연결될 수 있다. 커패시터 제3 전극(CSE3)이 제2 컨택홀(CNT24)을 통해 커패시터 제1 전극(CSE1)과 전기적으로 연결될 수 있다.
커패시터 제2 전극(CSE2)과 커패시터 제1 전극(CSE1) 사이에 개재된 제1 층간 절연막(163)과 커패시터 제1 전극(CSE1)과 전기적으로 연결된 커패시터 제3 전극(CSE3)과 커패시터 제2 전극(CSE2) 사이에 개재된 패시베이션층(164)이 각각 커패시터(CST)를 형성함으로써, 병렬로 연결된 커패시터(CST)을 형성할 수 있다. 즉, 커패시터 제1 전극(CSE1)과 커패시터 제3 전극(CSE3)이 연결됨으로써, 충전 용량(capacitance)에 비례하는 커패시터의 면적이 증가되어 커패시턴스의 감소를 방지할 수 있다.
제1 트랜지스터 제1 전극(TE2)은 커패시터 제3 전극(CSE3)의 하측으로부터 돌출되어 형성될 수 있다. 제1 트랜지스터 제1 전극(TE2)은 커패시터 제3 전극(CSE3)의 하측으로부터 제2 방향(DR2)의 반대 방향으로 분지되어 제1 트랜지스터 영역(TR1)과 중첩되도록 배치될 수 있다. 제1 트랜지스터 제1 전극(TE2)은 제1 반도체 패턴(ACT1)의 타 단부 영역과 제3 방향(DR3)으로 중첩할 수 있다. 제1 트랜지스터 제1 전극(TE2)은 게이트 절연막(162), 제1 층간 절연막(163) 및 패시베이션층(164)을 관통하여 제1 반도체 패턴(ACT1)의 타 단부 영역을 노출하는 제2 컨택홀(CNT21)을 통해 제1 반도체 패턴(ACT1)과 전기적으로 연결될 수 있다.
제3 트랜지스터 제2 전극(TE6)은 커패시터 제3 전극(CSE3)의 하측으로부터 돌출되어 형성될 수 있다. 제3 트랜지스터 제2 전극(TE6)은 제1 트랜지스터 제1 전극(TE2)으로부터 하측으로 연장되어 형성될 수 있다. 제3 트랜지스터 제2 전극(TE6)은 커패시터 제3 전극(CSE3)의 하측으로부터 제2 방향(DR2)의 반대 방향으로 분지되어 제3 트랜지스터 영역(TR3)과 중첩되도록 배치될 수 있다. 제3 트랜지스터 제2 전극(TE6)은 제3 반도체 패턴(ACT3)의 타 단부 영역과 제3 방향(DR3)으로 중첩할 수 있다. 제3 트랜지스터 제2 전극(TE6)은 게이트 절연막(162), 제1 층간 절연막(163) 및 패시베이션층(164)을 관통하여 제3 반도체 패턴(ACT3)의 타 단부 영역을 노출하는 제2 컨택홀(CNT23)을 통해 제3 반도체 패턴(ACT3)과 전기적으로 연결될 수 있다.
초기화 전압 보조 라인(SVIL)은 평면상 각 서브 화소(SPX: SPX1, SPX2, SPX3)의 하측에 배치될 수 있다. 초기화 전압 보조 라인(SVIL)은 평면상 센싱 라인(SSL)과 제1 전압 보조 라인(SVDL) 사이에 배치될 수 있다. 다만, 이에 제한되지 않고 초기화 전압 보조 라인(SVIL)은 센싱 라인(SSL)과 제1 전압 보조 라인(SVDL)의 적어도 일부와 제3 방향(DR3)으로 중첩 배치될 수도 있다. 초기화 전압 보조 라인(SVIL)은 제1 방향(DR1)으로 연장될 수 있다. 초기화 전압 보조 라인(SVIL)은 각 화소(PX) 마다 배치되어 제1 방향(DR1)으로 이웃하는 다른 서브 화소(SPX)로 연장되도록 배치될 수 있다. 초기화 전압 보조 라인(SVIL)은 제1 방향(DR1)으로 연장되어 일 화소(PX)에 포함된 제1 방향(DR1)으로 이웃하는 다른 서브 화소(SPX)로 연장되되, 제1 방향(DR1)으로 이웃하는 화소(PX)에는 연장되지 않을 수 있다.
상술한 바와 같이, 제1 서브 화소(SPX1)의 하측에서 초기화 전압 라인(VIL)과 후술하는 초기화 전압 보조 라인(SVIL)이 교차하는 영역에는 제2 컨택홀(CNT26)이 형성될 수 있다. 초기화 전압 보조 라인(SVIL)은 패시베이션층(164)을 관통하여 초기화 전압 라인(VIL)을 노출하는 제2 컨택홀(CNT26)을 통해 초기화 전압 라인(VIL)과 전기적으로 연결될 수 있다. 초기화 전압 보조 라인(SVIL)은 초기화 전압 라인(VIL)과 전기적으로 연결되어 각 화소(PX)마다 인가되는 초기화 전압(Vint)을 각 서브 화소(SPX)로 전달할 수 있다.
제3 트랜지스터 제1 전극(TE5)은 초기화 전압 보조 라인(SVIL)으로부터 제2 방향(DR2)으로 분지되어 형성될 수 있다. 제3 트랜지스터 제1 전극(TE5)은 초기화 전압 보조 라인(SVIL)으로부터 제2 방향(DR2)으로 분지되어 제3 트랜지스터 영역(TR3)과 중첩되도록 배치될 수 있다. 제3 트랜지스터 제1 전극(TE5)은 제3 반도체 패턴(ACT3)의 일 단부 영역과 제3 방향(DR3)으로 중첩할 수 있다. 제3 트랜지스터 제1 전극(TE5)은 게이트 절연막(162), 제1 층간 절연막(163) 및 패시베이션층(164)을 관통하여 제3 반도체 패턴(ACT3)의 타 단부 영역을 노출하는 제2 컨택홀(CNT22)을 통해 제3 반도체 패턴(ACT3)과 전기적으로 연결될 수 있다.
제2 도전 패턴(DP2)은 평면상 각 서브 화소(SPX: SPX1, SPX2, SPX3)의 하측에 배치될 수 있다. 제2 도전 패턴(DP2)은 일 단부 영역이 일 서브 화소(SPX)에서 제2 전압 라인(VSL)의 돌출부(VSL_B)와 중첩되도록 배치되되, 타 단부는 제1 방향(DR1)으로 인접 배치된 서브 화소(SPX)까지 연장되어 배치될 수 있다. 즉, 제2 도전 패턴(DP2)은 일 화소(PX)에 포함된 복수의 서브 화소(SPX)의 경계 영역에 배치될 수 있다. 제2 도전 패턴(DP2)은 평면상 인접한 서브 화소(SPX)의 제1 도전 패턴(DP1) 사이에 배치될 수 있으나, 이에 제한되지 않는다. 제2 도전 패턴(DP2)의 일 단부는 제2 전압 라인(VSL)의 돌출부(VSL_B)와 중첩 배치되고, 타 단부는 제1 방향(DR1)으로 인접한 서브 화소(SPX)의 후술하는 제2 전극(RME2)의 돌출부(REM2_P, 도 13 참조)와 중첩 배치될 수 있다.
제2 도전 패턴(DP2)은 버퍼층(161), 게이트 절연막(162), 제1 층간 절연막(163)을 및 패시베이션층(164)을 관통하는 제2 컨택홀(CNT27)을 통해 제2 전압 라인(VSL)과 연결될 수 있다. 제2 도전 패턴(DP2)은 제2 전압 라인(VSL)과 발광 소자층(EML)의 제2 전극(RME2) 사이에 배치되어 이들을 상호 전기적으로 연결할 수 있다. 즉, 제2 도전 패턴(DP2)은 제2 전압 라인(VSL)을 통해 인가되는 신호를 제2 전극(RME2)을 통해 발광 소자(ED)에 전달하는 역할을 할 수 있다.
도 5 내지 도 7을 참조하면, 제2 도전 패턴(DP2)은 제2 방향(DR2)으로 연장된 제2 전압 라인(VSL)과 제1 방향(DR1)으로 연장된 제2 전압 보조 라인(SVSL)의 교차하는 영역에 인접하여 배치될 수 있다.
제2 전압 보조 라인(SVSL)이 배치되는 화소(PX)에서 제2 도전 패턴(DPS)은 제2 전압 라인(VSL) 및 제2 전압 보조 라인(SVSL)과 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 구체적으로, 제2 전압 보조 라인(SVSL)이 배치되는 화소(PX)에서 제2 도전 패턴(DP2)의 일 단부 영역은 제2 전압 라인(VSL)의 돌출부(VSL_B)과 중첩되고, 제2 도전 패턴(DP2)의 타 단부 영역은 제2 전압 보조 라인(SVSL)과 중첩될 수 있다. 제2 도전 패턴(DP2)은 버퍼층(161), 게이트 절연막(162), 제1 층간 절연막(163)을 및 패시베이션층(164)을 관통하는 제2 컨택홀(CNT27)을 통해 제2 전압 라인(VSL)과 연결되고, 제1 층간 절연막(163) 및 패시베이션층(164)을 관통하는 제2 컨택홀(CNT28)을 통해 제2 전압 보조 라인(SVSL)과 연결되어, 제2 전압 라인(VSL)과 제2 전압 보조 라인(SVSL)을 전기적으로 연결하는 역할도 할 수 있다. 상기 제2 전압 보조 라인(SVSL)이 제2 도전 패턴(DP2)을 통해 제2 전압 라인(VSL)과 연결함으로써, 각 화소(PX)에 전달되는 제2 전원 전압이 전압 강하에 의해 차이나지 않도록 복수의 화소(PX)에 제2 전원 전압을 동일하게 전달하는 역할을 할 수 있다.
제4 도전층(150)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 층간 절연막(165)은 제4 도전층(150) 상에 배치될 수 있다. 제2 층간 절연막(165)은 제4 도전층(150)과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제2 층간 절연막(165)은 제4 도전층(150)을 덮으며 제4 도전층(150)을 보호하는 기능을 수행할 수 있다. 또한, 제2 층간 절연막(165)은 표면 평탄화 기능을 수행할 수 있다. 일 실시예에서, 제2 층간 절연막(165)은 실리콘 질화물(SiNx)을 포함하여 그 상부에 배치되는 부재들의 형성 공정에서 제4 도전층(150)을 보호하거나, 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함할 수 있다. 다만, 제2 층간 절연막(165)은 생략되거나, 후술하는 제2 뱅크(IBK)와 일체화될 수 있다.
도 11은 일 실시예에 따른 회로 소자층의 제4 도전층과 제1 컨택홀의 상대적 배치를 나타낸 평면도이다.
도 11에는 일 화소(PX)에 배치되는 제4 도전층(150)과 복수의 제1 컨택홀(CNT1)만을 도시하였다.
도 11을 참조하면, 회로 소자층(CCL)의 최상위 도전층인 제4 도전층(150)은 일 화소(PX) 마다 서로 이격 배치되는 섬형 또는 아일랜드(Island)형 패턴을 형성할 수 있다. 즉, 제4 도전층(150)은 제1 방향(DR1) 및/또는 제2 방향(DR2)으로 인접 배치되는 화소(PX)로 연장되지 않을 수 있다.
표시 장치(10)는 제3 도전층(140)이 제3 도전층(140)의 하부에 배치되는 복수의 부재들, 예컨대 제1 도전층(110), 반도체층(120), 제2 도전층(130)과 연결되기 위해 형성되는 복수의 제1 컨택홀(CNT1: CNT11, CNT112, CNT13, CNT14, CNT15, CNT16, CNT17)을 포함할 수 있다. 본 실시예에서, 제4 도전층(150)은 복수의 제1 컨택홀(CNT1)과 제3 방향(DR3)으로 비중첩할 수 있다.
이에 대하여 보다 자세하게 설명하면, 제4 도전층(150)은 버퍼층(161), 게이트 절연막(162) 또는 제1 층간 절연막(163)을 관통하는 제1 컨택홀(CNT1)을 형성하는 공정을 진행한 후, 제1 층간 절연막(163) 상에 제3 도전층(140)을 패턴화하여 형성하고, 제3 도전층(140) 상에 패시베이션층(164)을 형성하고, 패시베이션층(164) 상에 제4 도전층(150)을 패턴화하는 공정 순서로 형성될 수 있다. 이 경우, 제3 도전층(140)을 하부 부재들과 연결하기 위해 형성한 제1 컨택홀(CNT1)의 주변 영역에서 제1 컨택홀(CNT1)에 의해 발생한 단차에 의해 패시베이션층(164)의 두께가 일정하게 형성되지 못하는 등의 절연막 불량이 발생할 수 있다. 상기 제3 도전층(140)과 제4 도전층(150) 사이에 배치되는 절연막(예컨대, 패시베이션층(164)) 불량에 의해 제3 도전층(140)과 제4 도전층(150) 사이에 쇼트(Short)가 발생될 수 있다.
따라서, 본 발명과 같이 표시 장치(10)에 포함된 제4 도전층(150)과 복수의 제1 컨택홀(CNT1)을 제3 방향(DR3)으로 비중첩하도록 설계함으로써, 제1 컨택홀(CNT1)에 의해 단차가 발생할 수 있는 제3 도전층(140)과 제4 도전층(150) 사이에 개재되는 절연막(예컨대, 패시베이션층(164))의 일부 영역과 제4 도전층(150)을 제3 방향(DR3)으로 비중첩하여 배치함으로써 제3 도전층(140)과 제4 도전층(150) 사이에 발생할 수 있는 쇼트(Short)를 방지할 수 있다. 상기 제1 컨택홀(CNT1)에 의해 단차가 발생할 수 있는 제3 도전층(140)과 제4 도전층(150) 사이에 개재되는 절연막의 일부 영역은 제1 컨택홀(CNT1)과 제3 방향(DR3)으로 중첩되는 영역 또는 그의 인접 영역을 포함할 수 있다. 따라서, 제1 컨택홀(CNT1)에 의해 발생할 수 있는 절연막의 불량을 최소화하여 표시 장치(10)의 신뢰도가 개선될 수 있다.
도 12는 일 실시예에 따른 표시 장치의 일 화소에 포함된 회로 소자층의 도전층과 발광 소자층의 복수의 전극 및 제2 뱅크를 나타내는 개략적인 레이아웃도이다. 도 13는 도 12의 일 서브 화소에 포함된 발광 소자층의 복수의 전극, 접촉 전극, 발광 소자 및 제2 뱅크를 나타내는 개략적인 배치도이다.
도 12 및 도 13에는 표시 장치(10)의 회로 소자층(CCL)에 포함되는 제1 도전층(110)의 제1 및 제2 전압 라인(VDL, VSL), 제4 도전층(150)의 커패시터 제3 전극(CSE3) 및 제2 도전 패턴(DP2)을 도시하며, 발광 소자층(EML)에 포함되는 제1 뱅크(OBK), 제1 및 제2 전극(RME1, RME2) 복수의 발광 소자(ED) 및 제1 및 제2 접촉 전극(CNE1, CNE2) 만을 도시하였다. 도 12 및 도 13에는 발광 소자층(EML)의 일부 부재들과 그 하부에 배치된 회로 소자층(CCL)의 몇몇 도전층들을 생략하여 도시하고 있다.
도 12 및 도 13을 참조하면, 표시 장치(10)의 각 서브 화소(SPX)들은 발광 영역(EMA) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역 및 그 인접 영역을 포함할 수 있다. 또한, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역을 더 포함할 수 있다.
각 서브 화소(SPX)는 비발광 영역에 배치된 절단부 영역(CBA)을 더 포함할 수 있다. 절단부 영역(CBA)은 발광 영역(EMA)의 제2 방향(DR2) 일 측의 반대측인 타측에 배치될 수 있다. 절단부 영역(CBA)은 제2 방향(DR2)으로 이웃하여 배치된 서브 화소(SPX)의 발광 영역(EMA) 사이에 배치될 수 있다. 예를 들어, 일 서브 화소(SPX)에 포함된 절단부 영역(CBA)은 발광 영역(EMA)의 하측에 배치될 수 있다.
절단부 영역(CBA)은 제2 방향(DR2)을 따라 서로 이웃하는 각 서브 화소(SPX)에 포함되는 제1 전극(RME1)이 서로 분리되는 영역일 수 있다. 절단부 영역(CBA)에는 발광 소자(ED)가 배치되지 않을 수 있다. 또한, 절단부 영역(CBA)에는 각 서브 화소(SPX) 마다 배치된 제1 및 제2 전극(RME1, RME2) 일부가 배치될 수 있다. 각 서브 화소(SPX)마다 배치되는 제1 전극(RME1)은 절단부 영역(CBA)에서 서로 분리될 수 있다. 도면에는 절단부 영역(CBA)에서 제1 전극(RME1)은 분리되고, 제2 전극(REM2)은 제2 방향(DR2)으로 이웃하는 서브 화소(SPX)로 연장되어 일체화되어 배치되는 것을 도시하였으나, 이에 제한되지 않는다. 예를 들어, 제1 및 제2 전극(RME1, RME) 모두 제2 방향(DR2)으로 이웃하는 서브 화소(SPX)로 연장되어 일체화되어 배치되거나, 제1 전극(RME1)과 제1 전극(RME2) 절단부 영역(CBA)에서 분리될 수도 있다.
제1 뱅크(OBK)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 제1 뱅크(OBK)는 각 서브 화소(SPX)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPX)들을 구분할 수 있다. 또한, 제1 뱅크(OBK)는 서브 화소(SPX)마다 배치된 발광 영역(EMA)과 절단부 영역(CBA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 제1 뱅크(OBK)에 대한 보다 자세한 설명은 후술하기로 한다.
제1 전압 라인(VDL)은 제1 방향(DR1)으로 연장된 제1 뱅크(OBK)의 일부 영역과 중첩되도록 제2 방향(DR2)으로 연장될 수 있다. 제1 전압 라인(VDL)은 제2 방향(DR2)으로 연장되되, 평면상 제1 뱅크(OBK)가 구획하는 영역 내에 위치하도록 배치될 있다. 제1 전압 라인(VDL)은 제2 전극(RME2)과 제3 방향(DR3)으로 중첩 배치될 수 있다.
제2 전압 라인(VSL)은 제2 방향(DR2)으로 연장된 제1 뱅크(OBK)의 일부 영역과 중첩되도록 제2 방향(DR2)으로 연장될 수 있다. 제2 전압 라인(VSL)은 서브 화소(SPX)의 경계에 인접 배치될 수 있다. 제2 전압 라인(VSL)은 제1 방향(DR1)으로 인접 배치된 서브 화소(SPX)에 배치된 제2 전극(RME2)과 평면상 인접하도록 배치될 수 있다. 제4 도전층(150)의 제2 도전 패턴(DP2)과 연결되는 제2 전압 라인(VSL)의 돌출부(VSL_B)는 제1 뱅크(OBK)와 중첩 배치될 수 있다.
제1 전극(RME1)은 평면상 각 서브 화소(SPX: SPX1, SPX2, SPX3)의 우측에 배치될 수 있다. 제1 전극(RME1)은 제2 방향(DR2)으로 연장되는 형상을 포함할 수 있다. 제1 전극(RME1)은 대체로 제1 뱅크(OBK)가 구획하는 영역에 배치되되, 제2 방향(DR2)으로 연장되어 제1 방향(DR1)으로 연장된 제1 뱅크(OBK)의 일부 영역과 중첩하도록 평면도상 제2 방향(DR2)으로 연장될 수 있다. 제1 전극(RME1)은 일 서브 화소(SPX)에서 연장되되, 제2 방향(DR2)으로 이웃하는 서브 화소(SPX)의 제1 전극(RME1)들과 제2 방향(DR2)으로 이격되도록 절단부 영역(CBA)에서 종지될 수 있다.
제1 전극(RME1)은 부분적으로 제4 도전층(150)의 커패시터 제3 전극(CSE3) 및 제2 도전 패턴(DP2)의 일 단부 영역과 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 제1 전극(RME1)은 제4 도전층(150)의 커패시터 제3 전극(CSE3)과 중첩되는 영역에서 제3 컨택홀(CNT31)을 통해 커패시터 제3 전극(CSE3)과 연결될 수 있다. 상술한 바와 같이 커패시터 제3 전극(CSE3)은 제1 트랜지스터 제1 전극(TE2) 및 제3 트랜지스터 제2 전극(TE6)과 일체화되어 형성됨에 따라, 제1 전극(RME1)은 커패시터 제3 전극(CSE3)(또는 제1 트랜지스터 제1 전극(TE2), 제3 트랜지스터 제2 전극(TE6))을 통해 제1 트랜지스터(T1)와 연결될 수 있다. 커패시터 제3 전극(CSE3)은 제1 전압 라인(VDL)으로부터 인가된 제1 전원 전압을 제1 전극(RME1)으로 전달할 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
제2 전극(RME2)은 평면상 제1 전극(RME1)의 좌측에 제1 전극(RME1)과 이격되어 배치될 수 있다. 제2 전극(RME2)은 평면상 각 서브 화소(SPX: SPX1, SPX2, SPX3)의 좌측에 배치될 수 있다. 제2 전극(RME2)은 제2 방향(DR2)으로 연장되는 형상을 포함할 수 있다. 제2 전극(RME2)은 대체로 제1 뱅크(OBK)가 구획하는 영역에 배치되되, 제2 방향(DR2)으로 연장되어 제1 방향(DR1)으로 연장된 제1 뱅크(OBK)의 일부 영역과 중첩하도록 평면도상 제2 방향(DR2)으로 연장될 수 있다. 제2 전극(RME2)은 일 서브 화소(SPX)에서 연장되도록 배치될 수 있다.
제2 전극(RME2)은 부분적으로 제4 도전층(150)의 제2 도전 패턴(DP2)의 단부 영역과 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 제2 전극(RME2)은 제4 도전층(150)의 제2 도전 패턴(DP2)과 중첩되는 영역에서 제3 컨택홀(CNT32)을 통해 제2 도전 패턴(DP2)과 연결될 수 있다. 상술한 바와 같이 제2 도전 패턴(DP2)은 제2 전원 라인(VSL)과 제2 컨택홀(CNT27)을 통해 연결될 수 있다. 따라서, 제2 전극(RME2)은 제2 도전 패턴(DP2)을 통해 제2 전압 라인(VSL)과 연결될 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
한편, 제1 전극(RME1)은 서브 화소(SPX) 내에서 절단부 영역(CBA)에서 제2 방향(DR2)으로 이웃하는 서브 화소(SPX)에 포함된 다른 전극(RME1)과 서로 분리될 수 있다. 제1 전극(RME1)의 이와 같은 형상은 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 배치하는 공정 후에 절단부 영역(CBA)에서 제1 전극(RME1)을 단선하는 공정을 통해 형성될 수 있다. 다만, 이에 제한되지 않으며, 몇몇 전극(RME1, RME2)들은 제2 방향(DR2)으로 이웃하는 서브 화소(SPX)로 연장되어 일체화되어 배치되거나, 절단부 영역(CBA)에서 제1 전극(RME1) 및 제2 전극(RME2)이 각각 분리될 수도 있다.
이하, 도 13을 참조하면 제1 및 제2 전극(RME1, RME2)의 평면 형상에 대하여 설명하기로 한다.
도 13을 참조하면, 제1 전극(RME1)은 확장부(RME1_A), 확장부(RME1_A)와 이격되며 기울어진 방향으로 연장된 제1 및 제2 절곡부(RME1_B1, RME1_B2), 확장부(RME1_A)와 제1 및 제2 절곡부(RME1_B1, RME1_B2) 사이에 배치되어 확장부(RME1_A)와 각 제1 및 제2 절곡부(RME1_B1, RME1_B2)를 연결하는 제1 및 제2 연결부(RME1_C1, RME1_C2)를 포함할 수 있다. 제1 전극(RME1)은 제1 단부(RME1_D) 및 제2 단부(RME1_E)를 더 포함할 수 있다.
제1 전극(RME1)의 확장부(RME1_A)는 다른 부분보다 큰 폭을 가질 수 있다. 제1 전극(RME1)의 확장부(RME1_A)는 발광 영역(EMA) 내에 배치되어 제2 방향(DR2)으로 연장될 수 있다. 제1 전극(RME1)의 확장부(RME1_A)는 다른 부분들보다 제2 전극(RME2)과 인접하게 배치될 수 있고, 발광 소자(ED)는 후술하는 제2 전극(RME2)의 확장부(RME2_A)와 제1 전극(RME1)의 확장부(RME1_A) 상에 배치될 수 있다. 제1 전극(RME1)의 확장부(RME1_A)는 제3 컨택홀(CNT31)과 제3 방향(DR3)으로 중첩되어 제3 컨택홀(CNT31)을 통해 제4 도전층(150)의 커패시터 제3 전극(CSE3)과 연결될 수 있다.
제1 전극(RME1)의 확장부(RME1_A)의 제2 방향(DR2) 양 측에는 각각 제1 및 제2 절곡부(RME1_B1, RME1_B2)가 배치될 수 있다. 구체적으로, 제1 절곡부(RME1_B1)는 확장부(RME1_A)의 상측에 확장부(RME1_A)와 이격되어 배치되고, 제2 절곡부(RME1_B2)는 확장부(RME1_A)의 하측에 확장부(RME1_A)와 이격되어 배치될 수 있다. 제1 및 제2 절곡부(RME1_B1, RME1_B2)들은 제2 방향(DR2)으로부터 기울어진 방향, 예를 들어 서브 화소(SPX)의 중심을 향해 절곡될 수 있다.
제1 및 제2 연결부(RME1_C1, RME1_C2)는 제1 전극(RME1)의 확장부(RME1_A)와 제1 및 제2 절곡부(RME1_B1, RME1_B2) 사이에 배치될 수 있다. 구체적으로, 제1 연결부(RME1_C1)는 제1 절곡부(RME1_B1)와 확장부(RME1_A) 사이에 배치되고, 제2 연결부(RME1_C2)는 제2 절곡부(RME1_B2)와 확장부(RME1_A) 사이에 배치되어 이들을 연결하는 역할을 할 수 있다.
제1 전극(RME1)의 제1 단부(RME1_D) 및 제2 단부(RME1_E)는 절단부 영역(CBA)에 배치될 수 있다. 제1 단부(RME1_D) 및 제2 단부(RME1_E)는 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 배치하는 공정 후에 절단부 영역(CBA)에서 제1 전극(RME1)을 단선하는 공정을 통해 형성될 수 있다.
제2 전극(RME2)은 확장부(RME2_A), 확장부(RME2_A)와 이격되며 기울어진 방향으로 연장된 제1 및 제2 절곡부(RME2_B1, RME2_B2), 확장부(RME2_A)와 제1 및 제2 절곡부(RME2_B1, RME2_B2) 사이에 배치되어 확장부(RME2_A)와 각 제1 및 제2 절곡부(RME2_B1, RME2_B2)를 연결하는 제1 및 제2 연결부(RME2_C1, RME2_C2)를 포함할 수 있다. 제2 전극(RME2)은 연장부(RME2_D) 및 컨택부(RME2_P)를 더 포함할 수 있다.
제2 전극(RME2)의 확장부(RME2_A)는 다른 부분보다 큰 폭을 가질 수 있다. 제2 전극(RME2)의 확장부(RME2_A)는 발광 영역(EMA) 내에 배치되어 제2 방향(DR2)으로 연장될 수 있다. 제2 전극(RME2)의 확장부(RME2_A)는 다른 부분들보다 제1 전극(RME1)과 인접하게 배치될 수 있고, 발광 소자(ED)는 제2 전극(RME2)의 확장부(RME2_A)와 제1 전극(RME1)의 확장부(RME1_A) 상에 배치될 수 있다.
제2 전극(RME2)의 확장부(RME2_A)의 제2 방향(DR2) 양 측에는 각각 제1 및 제2 절곡부(RME2_B1, RME2_B2)가 배치될 수 있다. 구체적으로, 제1 절곡부(RME2_B1)는 확장부(RME2_A)의 상측에 확장부(RME2_A)와 이격되어 배치되고, 제2 절곡부(RME2_B2)는 확장부(RME2_A)의 하측에 확장부(RME2_A)와 이격되어 배치될 수 있다. 제1 및 제2 절곡부(RME2_B1, RME2_B2)들은 제2 방향(DR2)으로부터 기울어진 방향, 예를 들어 서브 화소(SPX)의 중심을 향해 절곡될 수 있다.
제1 및 제2 연결부(RME2_C1, RME2_C2)는 제1 전극(RME2)의 확장부(RME2_A)와 제1 및 제2 절곡부(RME2_B1, RME2_B2) 사이에 배치될 수 있다. 구체적으로, 제1 연결부(RME2_C1)는 제1 절곡부(RME2_B1)와 확장부(RME2_A) 사이에 배치되고, 제2 연결부(RME2_C2)는 제2 절곡부(RME2_B2)와 확장부(RME2_A) 사이에 배치되어 이들을 연결하는 역할을 할 수 있다.
제2 전극(RME2)의 연장부(RME2_D)는 제2 절곡부(RME2_B2)로부터 하측으로 연장되어 형성될 수 있다. 제2 전극(RME2)의 연장부(RME2_D)에는 그 폭이 비교적 넓은 컨택부(REM2_P)가 포함될 수 있다. 컨택부(RME2_P)는 제1 뱅크(OBK)과 중첩 배치될 있다. 제2 전극(RME2)의 컨택부(RME2_P)는 상술한 제4 도전층(150)의 제2 도전 패턴(DP2)과 중첩 배치될 수 있다. 제2 전극(RME2)의 컨택부(RME2_P)는 제3 컨택홀(CNT32)을 통해 제2 전압 라인(VSL)과 전기적으로 연결되는 제2 도전 패턴(DP2)과 연결될 수 있다.
제1 전극(RME1)과 제2 전극(RME2) 사이의 간격은 영역 별로 상이할 수 있다. 제1 전극(RME1)과 제2 전극(RME2) 사이의 간격은 각 전극(RME1, RME2)의 확장부(RME1_A, RME2_A) 사이의 간격이 다른 부분 사이의 간격보다 작을 수 있다.
각 서브 화소(SPX) 마다 배치된 제1 전극(RME1)과 제2 전극(RME2)의 형상 및 배치는 제1 전극(RME1)과 제2 전극(RME2)의 적어도 일부 영역이 서로 이격 대향하여 배치됨으로써 발광 소자(ED)가 배치될 공간이 형성된다면 특별히 제한되지 않는다. 도면에는 각 서브 화소(SPX)마다 하나의 제1 전극(RME1)과 제2 전극(RME2)이 배치된 것이 예시되어 있으나, 이에 제한되지 않고 각 서브 화소(SPX)마다 배치되는 제1 전극(RME1)과 제2 전극(RME2)의 수는 더 많을 수 있다.
발광 소자(ED)들은 양 단부가 제1 전극(RME1)의 확장부(RME1_A) 및 제2 전극(RME2)의 확장부(RME2_A) 상에 배치된다. 발광 소자(ED)의 양 단부 중 후술하는 제1 반도체층(31)이 배치된 일 단부는 제2 전극(RME2) 상에 배치될 수 있다.
제1 및 제2 전극(RME1, RME2)은 각각 발광 소자(ED)들과 전기적으로 연결되고, 발광 소자(ED)가 광을 방출하도록 소정의 전압이 인가될 수 있다. 예를 들어, 복수의 전극(RME1, RME2)들은 후술하는 접촉 전극(CNE1, CNE2)을 통해 제1 전극(RME1)과 제2 전극(RME2) 사이에 배치되는 발광 소자(ED)와 전기적으로 연결되고, 전극(RME1, RME2)들로 인가된 전기 신호를 접촉 전극(CNE1, CNE2)을 통해 발광 소자(ED)에 전달할 수 있다.
각 전극(RME1, RME2)은 발광 소자(ED)를 정렬하기 위해 서브 화소(SPX) 내에 전기장을 형성하는 데에 활용될 수도 있다. 발광 소자(ED)는 제1 전극(RME1)과 제2 전극(RME2) 상에 형성된 전계에 의해 제1 전극(RME1)과 제2 전극(RME2) 사이에 배치될 수 있다. 예시적인 실시예에서, 표시 장치(10)의 발광 소자(ED)는 잉크젯 프린팅 공정을 통해 전극(RME1, RME2)들 상에 분사될 수 있다. 전극(RME1, RME2) 상에 발광 소자(ED)를 포함하는 잉크가 분사되면, 전극(RME1, RME2)에 정렬 신호를 인가하여 전기장을 생성한다. 잉크 내에 분산된 발광 소자(ED)는 전극(RME1, RME2) 상에 생성된 전계에 의해 유전 영동힘을 받아 전극(RME1, RME2) 상에 정렬될 수 있다.
표시 장치(10)은 복수의 접촉 전극(CNE1, CNE2)을 포함할 수 있다. 복수의 접촉 전극(CNE1, CNE2)은 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)을 포함할 수 있다. 제1 접촉 전극(CNE1)은 제1 전극(RME1) 상에 배치될 수 있다. 구체적으로, 제1 접촉 전극(CNE1)은 제1 전극(RME1)의 확장부(RME1_A)상에 배치될 수 있다. 마찬가지로, 제2 접촉 전극(CNE2)은 제2 전극(RME2) 상에 배치될 수 있다. 구체적으로, 제2 접촉 전극(CNE2)은 제2 전극(RME2)의 확장부(RME2_A)상에 배치될 수 있다.
제1 및 제2 접촉 전극(CNE1, CNE2)은 평면상 일 방향으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 서로 제1 방향(DR1)으로 이격 대향하도록 배치될 수 있다. 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)은 각 서브 화소(SPX)의 발광 영역(EMA) 내에서 스트라이프형 패턴을 형성할 수 있다.
제1 및 제2 접촉 전극(CNE1, CNE2)은 각각 발광 소자(ED) 및 복수의 전극(RME1, RME2)과 접촉할 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 발광 소자(ED)의 일 단부 및 타 단부와 접촉함과 동시에, 제1 전극(RME1)과 제2 전극(RME2)의 상면 일부를 덮도록 배치될 수 있다.
도 14는 도 12 및 도 13의 Qa-Qa'선 및 Qb-Qb'선을 따라 자른 단면도이다.
이하, 도 12 내지 도 13을 참조하여 표시 장치(10)의 단면 구조에 대하여 설명하기로 한다.
상술한 바와 같이, 발광 소자층(EML)은 회로 소자층(CCL) 상에 배치될 수 있다. 예시적인 실시예에서, 발광 소자층(EML)은 제1 뱅크(OBK), 제2 뱅크(IBK), 제1 및 제2 절연층(510. 520), 발광 소자(ED), 제1 및 제2 전극(RME1, RME2) 및 제1 및 제2 접촉 전극(CNE1, CNE2)를 포함할 수 있다.
제2 뱅크(IBK)는 회로 소자층(CCL)의 제2 층간 절연막(165) 상에 직접 배치될 수 있다. 하나의 제2 뱅크(IBK)는 제1 방향(DR1)으로 연장된 형상을 갖고, 이웃하는 다른 서브 화소(SPX)들에 걸쳐 배치될 수 있다. 다만, 이에 제한되지 않고 제2 뱅크(IBK)는 제2 방향(DR2)으로 연장된 형상을 갖되 제2 방향(DR2)으로 이웃하는 서브 화소(SPX)에는 배치되지 않도록 각 서브 화소(SPX)의 발광 영역(EMA)에 배치될 수 있다. 제2 뱅크(IBK)의 제2 방향(DR2)으로 측정된 길이가 발광 영역(EMA)의 제2 방향(DR2)으로 측정된 길이보다 크게 형성되어 일부분은 비발광 영역의 제1 뱅크(OBK)와 중첩하도록 배치될 수도 있다.
하나의 서브 화소(SPX)에는 복수의 제2 뱅크(IBK)들이 배치될 수 있다. 예를 들어, 하나의 서브 화소(SPX)는 발광 영역(EMA)에 2개의 제2 뱅크(IBK)들이 부분적으로 배치될 수 있다. 2개의 제2 뱅크(IBK)들은 각각 서로 제1 방향(DR1)으로 이격될 수 있다. 제1 방향(DR1)으로 이격된 제2 뱅크(IBK)들 사이에는 발광 소자(ED)가 배치될 수 있다. 각 서브 화소(SPX)의 발광 영역(EMA)에 배치되는 제2 뱅크(IBK)의 수는 전극(RME1, RME2)의 수 또는 발광 소자(ED)들의 배치에 따라 달라질 수 있다.
제2 뱅크(IBK)는 제2 층간 절연막(165)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제2 뱅크(IBK)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 제2 뱅크(IBK) 상에 배치되는 전극(RME1, RME2)에서 반사되어 표시 장치(10)의 표시 방향, 예컨대 상부 방향으로 출사될 수 있다. 제2 뱅크(IBK)는 발광 소자(ED)가 배치되는 영역을 제공함과 동시에 발광 소자(ED)에서 방출된 광을 상부 방향으로 반사시키는 반사벽의 기능을 수행할 수도 있다. 제2 뱅크(IBK)의 측면은 선형의 형상으로 경사질 수 있으나, 이에 제한되지 않고 제2 뱅크(IBK)는 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 제2 뱅크(IBK)들은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
제2 뱅크(IBK) 상에는 제1 전극(RME1) 및 제2 전극(RME2)이 배치될 수 있다.
제1 전극(RME1) 및 제2 전극(RME2)은 제2 뱅크(IBK)의 외면을 덮도록 제2 뱅크(IBK) 상이 배치될 수 있다. 제1 전극(RME1) 및 제2 전극(RME2)은 제2 뱅크(IBK)의의 측면에서 외측으로 연장되어 이격되어 배치된 제2 뱅크(IBK)에 의해 노출되는 제2 층간 절연막(165) 상에도 일부 배치될 수 있다.
제1 전극(RME1) 및 제2 전극(RME2)은 제2 뱅크(IBK) 사이의 영역에서 제2 층간 절연막(165)의 일부를 노출하도록 서로 이격되어 배치될 수 있다. 제1 전극(RME1) 및 제2 전극(RME2)은 각각 제3 컨택홀(CNT31, CNT32)을 통해 회로 소자층(CCL)의 제4 도전층(150)과 연결되어 발광 소자(ED)를 발광시키기 위한 전기 신호를 전달할 수 있다.
제1 및 제2 전극(RME1, RME2)은 각각 발광 소자(ED)들과 전기적으로 연결되고, 발광 소자(ED)가 광을 방출하도록 소정의 전압이 인가될 수 있다. 예를 들어, 복수의 전극(RME1, RME2)들은 접촉 전극(CNE1, CNE2)을 통해 제1 전극(RME1)과 제2 전극(RME2) 사이에 배치되는 발광 소자(DE)와 전기적으로 연결되고, 전극(RME1, RME2)들로 인가된 전기 신호를 접촉 전극(CNE1, CNE2)을 통해 발광 소자(ED)에 전달할 수 있다.
구체적으로, 제1 전극(RME1)은 제2 뱅크(IBK)와 제2 층간 절연막(165)을 관통하여 커패시터 제3 전극(CSE3)을 노출하는 제3 컨택홀(CNT31)을 통해 제4 도전층(150)의 커패시터 제3 전극(CSE3)과 접촉할 수 있다. 따라서, 제1 전극(RME1)은 커패시터 제3 전극(CSE3)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가될 수 있다.
또한, 제2 전극(RME2)은 제2 층간 절연막(165)을 관통하여 제2 도전 패턴(DP2)을 노출하는 제3 컨택홀(CNT32)을 통해 제4 도전층(150)의 제2 도전 패턴(DP2)과 접촉할 수 있다. 상기 제2 도전 패턴(DP2)은 평면상 일 서브 화소(SPX)에 배치된 제2 전극(RME2)의 좌측에 인접 배치된 제2 전압 라인(VSL)과 제2 컨택홀(CNT27)을 통해 전기적으로 연결될 수 있다. 예를 들어, 제2 서브 화소(SPX2)에 배치된 제2 전극(RME2)은 제1 서브 화소(SPX1)에 배치되어 제1 서브 화소(SPX1)와 제2 서브 화소(SPX2)의 경계 영역으로 연장된 제2 도전 패턴(DP2)과 연결될 수 있다. 상기 제2 도전 패턴(DP2)은 제1 서브 화소(SPX1)에 배치된 제2 전압 라인(VSL)과 전기적으로 연결되어, 제2 서브 화소(SPX2)에 배치된 제2 전극(RME2)은 제2 도전 패턴(DP2)을 통해 제1 서브 화소(SPX1)에 배치된 제2 전압 라인(VSL)가 연결되어 제2 전원 전압이 인가될 수 있다.
각 전극(RME1, RME2)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(RME1, RME2)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 각 전극(RME1, RME2)은 발광 소자(ED)에서 방출되어 제2 뱅크(IBK)의 측면으로 진행하는 광을 각 서브 화소(SPX)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 각 전극(RME1, RME2)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME1, RME2)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME1, RME2)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
한편, 발광 소자(ED)를 정렬하는 공정에서 정렬 신호를 인가하는 경우, 제1 전극 및 제2 전극(RME1, RME2) 상에만 전계가 인가되어야 제1 전극 및 제2 전극(RME1, RME2) 상에 발광 소자(ED)가 정렬되는 정렬도가 높아질 수 있다. 상기 제1 전극 및 제2 전극(RME1, RME2)에 인가되는 발광 소자(ED)의 정렬을 위한 신호는 제1 및 제2 전압 라인(VDL, VSL)을 통해 인가될 수 있다. 제1 및 제2 전압 라인(VDL, VSL)과 제1 전극 및 제2 전극(RME1, RME2) 사이에도 전기장이 형성되어 전계가 인가되는 경우, 제1 전극 및 제2 전극(RME1, RME2) 사이의 영역뿐만 아니라 다른 영역에도 전계가 인가되어 발광 소자(ED)의 정렬도가 감소할 수 있다. 따라서, 제1 전압 라인(VDL) 및 제2 전압 라인(VSL)을 제1 전극 및 제2 전극(RME1, RME2)으로부터 두께 방향(즉, 제3 방향(DR3)으로 멀리 배치함으로써, 제1 전압 라인(VDL) 및 제2 전압 라인(VSL)과 제1 전극 및 제2 전극(RME1, RME2) 사이에 형성되는 전기장의 크기가 감소시킬 수 있다. 따라서, 본 실시예에서, 제1 및 제2 전압 라인(VDL, VSL)을 제1 도전층(110)으로 형성함으로써 제1 전극 및 제2 전극(RME1, RME2)과 제1 및 제2 전압 라인(VDL, VSL) 사이의 거리를 증가시켜, 발광 소자(ED)의 정렬도를 증가시키거나 발광 소자(ED)의 이탈률이 증가되는 것을 방지할 수 있다.
또한, 제2 전압 라인(VSL)을 상부에 배치되는 커패시터 제1 전극(CSE1), 커패시터 제2 전극(CSE2) 및 커패시터 제3 전극(CSE)과 중첩 배치함으로써 제2 전압 라인(VSL)과 제1 및 제 전극(RME1, RME2) 사이에 형성될 수 있는 전기장에 의해 전계가 인가되는 것을 방지할 수 있다. 따라서 제2 전압 라인(VSL)의 일 방향의 폭은 커패시터 제1 전극(CSE1), 커패시터 제2 전극(CSE2) 및 커패시터 제3 전극(CSE) 보다 작을 수 있다. 제2 전압 라인(VSL)의 폭이 커패시터 제1 전극(CSE1), 커패시터 제2 전극(CSE2) 및 커패시터 제3 전극(CSE) 보다 작게 형성되어 완전히 차폐함으로써, 제2 전압 라인(VSL)과 제1 및 제 전극(RME1, RME2) 사이에 형성될 수 있는 전기장에 의해 전계가 인가되는 것을 방지할 수 있다. 따라서, 발광 소자(ED)의 정렬도를 증가시키거나 발광 소자(ED)의 이탈률이 증가되는 것을 방지할 수 있다.
제1 절연층(510)은 복수의 전극(RME1, RME2)들 및 제2 뱅크(IBK) 상에 배치된다. 제1 절연층(510)은 제1 뱅크(BNL1)들 및 제1 전극(RME1)과 제2 전극(RME2)들을 덮도록 배치되되, 제1 전극(RME1)과 제2 전극(RME2) 상면 일부가 노출되도록 배치될 수 있다. 제1 절연층(510)에는 각 전극(RME1, RME2)들의 상면 중, 제2 뱅크(IBK) 상에 배치된 부분의 상면을 노출하는 개구부가 형성될 수 있고, 접촉 전극(CNE1, CNE2)들은 상기 개구부를 통해 전극(RME1, RME2)들과 접촉할 수 있다.
예시적인 실시예에서, 제1 절연층(510)은 제1 전극(RME1)과 제2 전극(RME2) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(510)은 제1 전극(RME1)과 제2 전극(RME2)을 덮도록 배치됨에 따라 이들 사이에서 단차지게 형성될 수도 있다. 다만, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 절연층(510)과 발광 소자(ED) 사이의 상기 빈 공간에는 후술하는 제2 절연층(520)을 이루는 재료가 채워질 수도 있다. 다만, 이에 제한되지 않고 제1 전극(RME1)과 제2 전극(RME2) 사이에서 제1 절연층(510)은 단차가 형성되지 않을 수도 있다. 예를 들어, 제1 절연층(510)은 제1 전극(RME1)과 제2 전극(RME2) 사이에서 발광 소자(ED)가 배치되도록 평탄한 상면을 포함할 수도 있다.
제1 절연층(510)은 제1 전극(RME1)과 제2 전극(RME2)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(510) 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
제1 뱅크(OBK)는 제1 뱅크(BNL1)보다 더 큰 높이를 갖도록 형성될 수 있다. 제1 뱅크(OBK)는 표시 장치(10)의 제조 공정의 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPX)로 넘치는 것을 방지하여 다른 서브 화소(SPX)마다 다른 발광 소자(ED)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 하나의 제1 뱅크(BNL1)가 제1 방향(DR1)으로 이웃한 서브 화소(SPX)에 걸쳐 배치됨에 따라, 제1 뱅크(OBK)의 제2 방향(DR2)으로 연장된 부분 중 일부는 제2 뱅크(IBK) 상에 배치될 수도 있다. 제1 뱅크(OBK)는 제2 뱅크(IBK)와 같이 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
발광 소자(ED)는 제1 절연층(510) 상에 배치될 수 있다. 복수의 발광 소자(ED)들은 각 전극(RME1, RME2)들이 연장된 제2 방향(DR2)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있고, 각 전극(RME1, RME2)들이 연장된 방향과 발광 소자(ED)가 연장된 방향은 실질적으로 수직을 이루도록 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)는 각 전극(RME1, RME2)들이 연장된 방향에 비스듬히 배치될 수도 있다.
발광 소자(ED)는 서로 다른 도전형으로 도핑된 반도체층들을 포함할 수 있다. 발광 소자(ED)는 복수의 반도체층들을 포함하여 전극(RME1, RME2) 상에 생성되는 전계의 방향에 따라 일 단부가 특정 방향을 향하도록 배향될 수 있다. 또한, 발광 소자(ED)는 발광층(도 15의 ‘36’)을 포함하여 특정 파장대의 광을 방출할 수 있다. 각 서브 화소(SPX)에 배치된 발광 소자(ED)들은 발광층(36)을 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수도 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPX)에 배치된 발광 소자(ED)들은 동일한 색의 광을 방출할 수 있다.
제2 절연층(520)은 제1 전극(RME1)과 제1 전극(RME2) 사이에 배치된 발광 소자(ED) 상에 부분적으로 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED) 상에 배치되되, 발광 소자(ED)의 일 단부 및 타 단부를 노출할 수 있다. 제2 절연층(520) 중 발광 소자(ED) 상에 배치된 부분은 평면상 제1 전극(RME1)과 제1 전극(RME2) 사이에서 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 일 예로, 제2 절연층(520)은 각 서브 화소(SPX) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 도면에는 도시하지 않았으나, 상술한 바와 같이 제2 절연층(520)을 이루는 물질은 제1 전극(RME1)과 제1 전극(RME2) 사이에 배치되며, 함몰되어 형성된 제1 절연층(510)과 발광 소자(ED) 사이의 빈 공간에 채워질 수도 있다.
제2 절연층(520)은 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 고정시키는 기능을 역할을 할 수 있다.
제2 절연층(520) 상에는 복수의 접촉 전극(CNE1, CNE2)들이 배치될 수 있다. 접촉 전극(CNE1, CNE2)의 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제1 전극(RME1)과 제2 전극(RME2) 중 일부 상에 배치될 수 있다. 제1 접촉 전극(CNE1)은 제1 전극(RME1) 상에 배치되고, 제2 접촉 전극(CNE2)은 제2 전극(RME2) 상에 배치되며, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제2 방향(DR2)으로 연장된 형상을 가질 수 있다.
몇몇 실시예에서, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 일 방향으로 측정된 폭이 각각 제1 전극(RME1)과 제2 전극(RME2)의 상기 일 방향으로 측정된 폭보다 더 작을 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 발광 소자(ED)의 일 단부 및 타 단부와 접촉함과 동시에, 제1 전극(RME1)과 제2 전극(RME2)의 상면 일부를 덮도록 배치될 수 있다.
복수의 접촉 전극(CNE1, CNE2)들은 각각 발광 소자(ED) 및 전극(RME1, RME2)들과 접촉할 수 있다. 발광 소자(ED)의 일 단부는 제1 접촉 전극(CNE1)을 통해 제1 전극(RME1)과 전기적으로 연결되고, 타 단부는 제2 접촉 전극(CNE2)을 통해 제2 전극(RME2)과 전기적으로 연결될 수 있다.
도면에서는 하나의 서브 화소(SPX)에 하나의 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)의 개수는 각 서브 화소(SPX)에 배치된 제1 전극(RME1)과 제2 전극(RME2)의 수에 따라 달라질 수 있다.
접촉 전극(CNE1, CNE2)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극(CNE1, CNE2)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 접촉 전극(CNE1, CNE2)을 투과하여 전극(RME1, RME2)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
도면에 도시하지 않았으나, 접촉 전극(CNE1, CNE2)들, 및 제2 뱅크(BNL2) 상에는 이들을 덮는 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(SUB) 상에 전면적으로 배치되어 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(510) 및 제2 절연층(520) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(510) 및 제2 절연층(520)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al2O3), 질화 알루미늄(AlN)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
도 15는 일 실시예에 따른 발광 소자의 개략적인 사시도이다.
발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 마이크로 미터(Micro-meter) 또는 나노 미터(Nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(ED)는 두 전극 상에 형성된 전계에 의해 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 로드, 와이어, 튜브 등의 형상을 가질 수 있다. 예시적인 실시예에서, 발광 소자(ED)는 원통형 또는 로드형(Rod)일 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다. 후술하는 발광 소자(ED)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다.
도 15를 참조하면, 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 일 예로, 발광 소자(ED)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)은 n형 도펀트가 도핑될 수 있으며, 일 예로 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(31)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(32)은 후술하는 발광층(36) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며 일 예로, 발광 소자(ED)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)은 p형 도펀트가 도핑될 수 있으며, 일 예로 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(32)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에 따르면 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 발광층(36)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 발광층(36)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 발광층(36)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 발광층(36)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 발광층(36)에서 방출되는 광은 발광 소자(ED)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 발광층(36)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 도 11에서는 발광 소자(ED)가 하나의 전극층(37)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(ED)는 더 많은 수의 전극층(37)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(ED)에 대한 설명은 전극층(37)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(37)은 일 실시예에 따른 표시 장치(10)에서 발광 소자(ED)가 전극 또는 접촉 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 전극층(37)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있으며, 이에 제한되는 것은 아니다.
절연막(38)은 복수의 반도체층 및 전극층들의 외면을 둘러싸도록 배치된다. 예시적인 실시예에서, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되고, 발광 소자(ED)가 연장된 일 방향으로 연장될 수 있다. 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 일 예로, 절연막(38)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(38)이 발광 소자(ED)의 길이방향으로 연장되어 제1 반도체층(31)으로부터 전극층(37)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(38)은 발광층(36)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(37) 외면의 일부만 커버하여 각 전극층(37)의 외면이 부분적으로 노출될 수도 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(38)의 두께는 40nm 내외일 수 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Al2O3) 등을 포함할 수 있다. 이에 따라 발광층(36)이 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광층(36)을 포함하여 발광 소자(ED)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 몇몇 실시예에서, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
발광 소자(ED)는 길이(h)가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(ED)의 직경은 30nm 내지 700nm의 범위를 갖고, 발광 소자(ED)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 표시 장치(10)에 포함되는 복수의 발광 소자(ED)들은 발광층(36)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(ED)의 직경은 500nm 내외의 범위를 가질 수 있다.
도 16은 도 14의 A 영역을 확대한 확대 단면도이다.
도 14 내지 도 16을 참조하여, 제1 및 제2 접촉 전극(CNE1, CNE2)과 발광 소자(ED)의 접촉하는 영역에 대하여 설명하기로 한다.
발광 소자(ED)는 연장된 방향의 양 단부면에는 반도체층이 노출되고, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 상기 반도체층이 노출된 단부면에서 발광 소자(ED)와 접촉할 수 있다. 구체적으로, 발광 소자(ED)의 제1 반도체층(31)은 제2 전극(RME2) 상에 배치되고 발광 소자(ED)의 제2 반도체층(32)은 제1 전극(RME1) 상에 배치될 수 있다. 제1 접촉 전극(CNE1)은 발광 소자(ED)의 일 단부 영역에 배치된 전극층(37)과 접촉할 수 있다. 제2 접촉 전극(CNE2)은 발광 소자(ED)의 타 단부 영역에 배치된 제1 반도체층(31)과 접촉할 수 있다. 발광 소자(ED)는 연장된 일 방향측 단부면에는 절연막(38)이 형성되지 않고 반도체층 일부가 노출되기 때문에, 상기 노출된 반도체층은 접촉 전극(CNE1, CNE2)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서 발광 소자(ED)는 절연막(38) 중 적어도 일부 영역이 제거되고, 절연막(38)이 제거되어 반도체층들의 양 단부 측면이 부분적으로 노출될 수 있다. 상기 노출된 반도체층의 측면은 접촉 전극(CNE1, CNE2)과 직접 접촉할 수도 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 다른 실시예에 대하여 설명하기로 한다.
도 17은 다른 실시예에 따른 회로 소자층의 일 화소에 배치된 복수의 도전층 및 반도체층을 나타내는 레이아웃도이다. 도 18은 도 17의 VII-VII'선을 따라 자른 단면도이다.
도 17 및 도 18을 참조하면, 본 실시예에 따른 표시 장치(10)의 회로 소자층(CCL_1)은 제2 도전층(120)이 커패시터 제1 전극(CSE1)을 포함하지 않는 점이 도 6의 실시예와 상이하다.
구체적으로, 표시 장치(10)은 커패시터 제1 전극(CSE1) 및 커패시터 제3 전극(CSE3)과 커패시터 제1 전극(CSE1)을 연결하는 제2 컨택홀(CNT24, 도 6 참조)을 포함하지 않을 수 있다. 따라서 표시 장치(10)의 커패시터(CST)는 제3 도전층(140)의 커패시터 제2 전극(CSE2)과 제4 도전층(150)의 커패시터 제3 전극(CSE3) 및 이들 사이에 개재되는 패시베이션층(164)이 커패시터(CST)를 형성할 수 있다.
본 실시예에서, 커패시터(CST)를 이루는 전극의 면적이 커패시터 제1 전극(CSE1) 및 커패시터 제3 전극(CSE3)의 평면 면적의 합으로부터 커패시터 제3 전극(CSE3)의 평면 면적으로 감소되어 커패시턴스가 감소할 수 있으나, 제4 도전층(150)의 커패시터 제3 전극(CSE3)의 평면 면적이 충분하게 형성되는 경우 별도로 제1 도전층(110)으로 커패시터 제1 전극(CSE1)을 형성하는 패턴화 공정을 생략할 수 있다. 따라서, 제4 도전층(150)의 커패시터 제3 전극(CSE3)의 평면 면적이 충분한 경우, 제1 도전층(110)으로 형성한 커패시터 제1 전극(CSE1)을 생략함으로써, 표시 장치의 제조 공정의 효율이 개선될 수 있다. 또한, 회로 소자층(CCL_1)의 최상위 도전층인 제4 도전층(150)으로부터 회로 소자층(CCL_1)의 최하위 도전층인 제1 도전층(110)의 커패시터 제1 전극(CSE1)까지 연결하기 위하여 버퍼층(161), 게이트 절연막(162), 제1 층간 절연막(163) 및 패시베이션층(164)을 관통하는 제2 컨택홀(CNT2)을 형성하는 공정에서 발생할 수 있는 불량이 감소될 수 있다.
도 19는 다른 실시예에 따른 표시 장치의 단면도이다.
도 19를 참조하면, 본 실시예에 따른 표시 장치(10)의 회로 소자층(CCL_2)에 포함되는 제1 전압 라인(VDL_1)과 제2 전압 라인(VSL)은 커패시터 제1 전극(CSE1), 커패시터 제2 전극(CSE2) 및 커패시터 제3 전극(CSE3)과 제3 방향(DR3)으로 중첩 배치될 수 있다.
상술한 바와 같이 제1 전압 라인(VDL_1)과 제2 전압 라인(VSL)을 제1 도전층(110)으로 형성함으로써, 제1 전압 라인(VDL_1)과 제2 전압 라인(VSL)이 제1 전극(RME1) 및 제2 전극(RME2)과 두께 방향으로의 거리가 멀어져 발광 소자(ED)를 정렬하는 공정에서 제1 전압 라인(VDL_1) 및 제2 전압 라인(VSL)과 제1 전극(RME1) 또는 제1 전압 라인(VDL_1) 및 제2 전압 라인(VSL)과 제2 전극(RME2) 사이에 형성될 수 있는 전기장의 발생을 감소시킬 수 있다. 또한, 제1 전압 라인(VDL_1)과 제2 전압 라인(VSL)을 모두 커패시터(CST)를 형성하는 커패시터 제1 전극(CSE1), 커패시터 제2 전극(CSE2) 및 커패시터 제3 전극(CSE3)의 하부에 제3 방향(DR3)으로 중첩 배치함으로써, 제1 전압 라인(VDL_1), 제2 전압 라인(VSL)과 제1 전극(RME1) 및 제2 전극(RME2) 사이에 형성될 수 있는 전기장을 커패시터 제1 전극(CSE1), 커패시터 제2 전극(CSE2) 및 커패시터 제3 전극(CSE3)에 의해 차폐시킬 수 있다. 따라서, 제1 전압 라인(VDL_1) 및 제2 전압 라인(VSL)에 의한 불필요한 전기장의 발생을 최소화하여 발광 조사(ED)의 정렬 공정에서의 이탈률을 감소시켜 표시 장치(10)의 신뢰도가 향상되고, 재료비가 절감될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
VDL: 제1 전압 라인 VSL: 제2 전압 라인
T1, T2, T3: 제1 내지 제3 트랜지스터
DTL: 데이터 라인 VIL: 초기화 전압 라인

Claims (20)

  1. 기판;
    상기 기판 상에 배치되며, 제1 전원 전압이 인가되는 제1 전압 라인;
    상기 제1 전압 라인 상에 배치되는 버퍼층;
    상기 버퍼층 상에 배치되는 제1 트랜지스터의 반도체 패턴;
    상기 제1 트랜지스터의 반도체 패턴 상에 배치되는 제1 절연막;
    상기 제1 절연막 상에 배치되는 커패시터 제1 전극;
    상기 커패시터 제1 전극 상에 배치되는 제2 절연막; 및
    상기 제2 절연막 상에 배치되며, 서로 이격되는 제1 전극과 제2 전극을 포함하고,
    상기 제2 전극은 상기 제1 전압 라인과 전기적으로 연결되며,
    상기 제1 전압 라인은 상기 기판의 두께 방향에서 상기 커패시터 제1 전극과 중첩하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 절연막 상에 배치되며, 상기 기판의 두께 방향에서 상기 커패시터 제1 전극과 중첩하는 커패시터 제2 전극을 더 포함하고,
    상기 제1 전극 및 상기 제2 전극은 상기 커패시터 제2 전극 상에 배치되고,
    상기 커패시터 제2 전극은 상기 기판의 두께 방향에서 상기 제1 전압 라인과 중첩하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 절연막 상에 배치되며, 상기 기판의 두께 방향에서 상기 커패시터 제1 전극과 중첩하는 커패시터 제3 전극; 및
    상기 커패시터 제3 전극 상에 배치되는 제3 절연막을 더 포함하되,
    상기 커패시터 제1 전극은 상기 제3 절연막 상에 배치되고,
    상기 커패시터 제3 전극은 상기 기판의 두께 방향에서 상기 제1 전압 라인과 중첩하는 표시 장치.
  4. 제3 항에 있어서,
    상기 커패시터 제3 전극은 상기 기판의 두께 방향에서 상기 커패시터 제2 전극과 중첩하고,
    상기 커패시터 제2 전극은 상기 제2 절연막, 상기 제3 절연막을 관통하는 컨택홀을 통해 상기 커패시터 제3 전극과 전기적으로 연결되는 표시 장치.
  5. 제2 항에 있어서,
    상기 제1 전극은 상기 커패시터 제2 전극과 전기적으로 연결되는 표시 장치.
  6. 제5 항에 있어서,
    상기 커패시터 제2 전극은 상기 기판의 두께 방향에서 상기 제1 전극과 중첩하고,
    상기 커패시터 제2 전극은 상기 제1 전극과 상기 제1 전압 라인 사이에 배치되는 표시 장치.
  7. 제1 항에 있어서,
    상기 기판 상에 배치되며, 제2 전원 전압이 인가되는 제2 전압 라인을 더 포함하고,
    상기 버퍼층은 상기 제2 전압 라인 상에 배치되는 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 전압 라인은 상기 기판의 두께 방향에서 상기 제2 전극과 중첩하는 표시 장치.
  9. 제7 항에 있어서,
    상기 제1 절연막 상에 배치되는 상기 제1 트랜지스터의 게이트 전극; 및
    상기 제2 절연막 상에 배치되는 상기 제1 트랜지스터의 제1 전극을 더 포함하되,
    상기 제1 트랜지스터의 제1 전극은 상기 제2 전압 라인과 전기적으로 연결되는 표시 장치.
  10. 제2 항에 있어서,
    상기 기판 상에 배치되는 차광층을 더 포함하고,
    상기 버퍼층은 상기 차광층 상에 배치되며,
    상기 커패시터 제2 전극은 상기 차광층과 전기적으로 연결되는 표시 장치.
  11. 제1 항에 있어서,
    상기 버퍼층 상에 배치되는 제2 트랜지스터의 반도체 패턴;
    상기 제1 절연막 상에 배치되는 상기 제2 트랜지스터의 제1 전극; 및
    상기 제2 절연막 상에 배치되는 커패시터 제2 전극을 더 포함하되,
    상기 제2 트랜지스터의 제1 전극은 상기 제1 절연막을 관통하는 제1 컨택홀을 통해 상기 제2 트랜지스터의 반도체 패턴과 연결되며,
    상기 커패시터 제2 전극은 상기 기판의 두께 방향에서 상기 제1 컨택홀과 중첩하지 않는 표시 장치.
  12. 제1 항에 있어서,
    상기 버퍼층 상에 배치되는 제2 트랜지스터의 반도체 패턴;
    상기 제1 절연막 상에 배치되는 제1 트랜지스터의 게이트 전극;
    상기 제1 트랜지스터의 게이트 전극 상에 배치되는 제3 절연막;
    상기 제3 절연막 상에 배치되는 제2 트랜지스터의 제1 전극;
    상기 제2 절연막 상에 배치되는 제1 트랜지스터의 제1 전극을 더 포함하되,
    상기 제2 절연막은 상기 제3 절연막 상에 배치되고,
    상기 제2 트랜지스터의 제1 전극은 상기 제3 절연막을 관통하는 제1 컨택홀을 통해 상기 제1 트랜지스터의 게이트 전극과 전기적으로 연결되고,
    상기 제1 트랜지스터의 제1 전극은 상기 기판의 두께 방향에서 상기 제1 컨택홀과 중첩하지 않는 표시 장치.
  13. 제12 항에 있어서,
    상기 제2 절연막 상에 배치되며, 상기 기판의 두께 방향에서 상기 커패시터 제1 전극과 중첩하는 커패시터 제2 전극을 더 포함하되,
    상기 커패시터 제2 전극은 상기 기판의 두께 방향에서 상기 제1 컨택홀과 중첩하지 않는 표시 장치.
  14. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극 상에 배치되는 발광 소자를 더 포함하되,
    상기 발광 소자의 일 단부는 상기 제1 전극과 전기적으로 연결되고, 상기 발광 소자의 타 단부는 상기 제2 전극과 전기적으로 연결되는 표시 장치.
  15. 기판;
    상기 기판 상에 배치되며, 제1 전원 전압이 인가되는 제1 전압 라인;
    상기 제1 전압 라인 상에 배치되는 버퍼층;
    상기 버퍼층 상에 배치되며, 제1 트랜지스터의 반도체 패턴 및 제2 트랜지스터의 반도체 패턴을 포함하는 반도체층;
    상기 반도체층 상에 배치되는 제1 절연막;
    상기 제1 절연막 상에 배치되며, 제1 트랜지스터의 게이트 전극을 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치되는 제2 절연막;
    상기 제2 절연막 상에 배치되며, 커패시터 제1 전극 및 제2 트랜지스터의 제1 전극을 포함하는 제2 도전층;
    상기 제2 도전층 상에 배치되는 제3 절연막; 및
    상기 제3 절연막 상에 배치되며, 제1 트랜지스터의 제1 전극을 포함하는 제3 도전층을 포함하되,
    상기 제2 트랜지스터의 제1 전극은 상기 제2 절연막을 관통하는 제1 컨택홀을 통해 상기 제1 트랜지스터의 게이트 전극과 연결되고,
    상기 제3 도전층은 상기 기판의 두께 방향에서 상기 제1 컨택홀과 비중첩하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제3 도전층은 커패시터 제2 전극을 더 포함하되,
    상기 커패시터 제2 전극은 상기 기판의 두께 방향에서 상기 커패시터 제1 전극과 중첩하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제2 트랜지스터의 제1 전극은 상기 제1 절연막 및 상기 제2 절연막을 관통하는 제2 컨택홀을 통해 제2 트랜지스터의 반도체 패턴과 연결되고,
    상기 제3 도전층은 상기 기판의 두께 방향에서 상기 제2 컨택홀과 비중첩하는 표시 장치.
  18. 제15 항에 있어서,
    상기 제3 도전층 상에 배치되는 제4 절연막; 및
    상기 제4 절연막 상에 배치되며, 서로 이격되는 제1 전극과 제2 전극을 더 포함하되,
    상기 제2 전극은 상기 제1 전압 라인과 전기적으로 연결되며,
    상기 제1 전압 라인은 상기 기판의 두께 방향에서 상기 커패시터 제1 전극과 중첩하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 도전층은 상기 기판의 두께 방향에서 상기 커패시터 제1 전극과 중첩하는 커패시터 제3 전극을 더 포함하되,
    상기 커패시터 제3 전극은 상기 커패시터 제2 전극과 전기적으로 연결되는 표시 장치.
  20. 제15 항에 있어서,
    상기 기판 상에 배치되며, 제2 전원 전압이 인가되는 제2 전압 라인을 더 포함하고,
    상기 버퍼층은 상기 제2 전압 라인 상에 배치되는 표시 장치.
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