JP5044273B2 - 薄膜トランジスタアレイ基板、その製造方法、及び表示装置 - Google Patents
薄膜トランジスタアレイ基板、その製造方法、及び表示装置 Download PDFInfo
- Publication number
- JP5044273B2 JP5044273B2 JP2007120168A JP2007120168A JP5044273B2 JP 5044273 B2 JP5044273 B2 JP 5044273B2 JP 2007120168 A JP2007120168 A JP 2007120168A JP 2007120168 A JP2007120168 A JP 2007120168A JP 5044273 B2 JP5044273 B2 JP 5044273B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- film
- insulating film
- interlayer insulating
- wiring electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims description 84
- 239000010409 thin film Substances 0.000 title claims description 44
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 239000010408 film Substances 0.000 claims description 353
- 239000003990 capacitor Substances 0.000 claims description 136
- 239000011229 interlayer Substances 0.000 claims description 125
- 239000010410 layer Substances 0.000 claims description 68
- 239000004065 semiconductor Substances 0.000 claims description 56
- 230000001681 protective effect Effects 0.000 claims description 37
- 238000005530 etching Methods 0.000 claims description 23
- 238000001312 dry etching Methods 0.000 claims description 15
- 229910045601 alloy Inorganic materials 0.000 claims description 13
- 239000000956 alloy Substances 0.000 claims description 13
- 230000000149 penetrating effect Effects 0.000 claims description 10
- 238000003860 storage Methods 0.000 description 86
- 239000004973 liquid crystal related substance Substances 0.000 description 16
- 229910052751 metal Inorganic materials 0.000 description 16
- 239000002184 metal Substances 0.000 description 16
- 238000000034 method Methods 0.000 description 16
- 238000000206 photolithography Methods 0.000 description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 10
- 239000012535 impurity Substances 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 239000007789 gas Substances 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- 230000010287 polarization Effects 0.000 description 4
- 239000011521 glass Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910003437 indium oxide Inorganic materials 0.000 description 2
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- -1 boron (B) Chemical class 0.000 description 1
- 229910002091 carbon monoxide Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012769 display material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Nonlinear Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Optics & Photonics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
本発明は、薄膜トランジスタアレイ基板、その製造方法、及び表示装置に関し、特に詳しくは蓄積容量素子を有する薄膜トランジスタアレイ基板、その製造方法、及び表示装置に関する。
近年、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を用いた液晶表示装置やＥＬ表示装置等の薄型表示装置（フラットパネルディスプレイ）の開発が推進されている。特に、半導体層活性領域の材料としてポリシリコンを用いたＴＦＴは、従来のアモルファスシリコンを用いたＴＦＴと比べて、高精細のパネルが形成できること、駆動回路領域と画素領域とを一体形成できること、駆動回路チップや実装のコストが不要となり低コストが可能になること等の利点があり、注目されている。
ＴＦＴの構造は、主としてボトムゲート型とトップゲート型とに分類される。ゲート電極が半導体層を介してソース・ドレイン電極の下層に配置された構造がボトムゲート型である。一方、トップゲート型では、ゲート電極が半導体層を介してソース・ドレイン電極の上層に配置されている。ポリシリコンＴＦＴにおいては、高温のシリコン結晶化工程をプロセスの最初に行える点から、トップゲート型が主流となっている。
従来のトップゲート型ＴＦＴアレイ基板の製造方法について、図７を用いて説明する。図７（ａ）は、従来技術１のトップゲート型ＴＦＴアレイ基板の画素構成を示す平面図である。図７（ｂ）は、図７（ａ）におけるＴＦＴ及び蓄積容量素子の断面構造を模式的に示した断面図である。
まず、ガラス等の透明な絶縁基板からなる基板１の上に下地絶縁膜２を形成する。そして、下地絶縁膜２の上にポリシリコン膜を形成する。写真製版、エッチング、レジスト除去の工程を経て、ポリシリコン膜をパターニングし、半導体層３を形成する。このとき、図７のように、蓄積容量素子の下部容量電極３ａを、ポリシリコン膜をパターニングして半導体層３と同時に形成する。
次に、半導体層３及び下部容量電極３ａを覆うように、シリコン酸化膜等を用いて薄膜のゲート絶縁膜４を堆積する。さらに、ゲート絶縁膜４の上に第１の金属膜を成膜した後、パターニングを行い、半導体層３のチャネル領域となる領域の上にゲート電極５を形成する。このとき、図７のように、下部容量電極３ａの上に共通配線電極５ａを、第１の金属膜をパターニングしてゲート電極５と同時に形成する。その後、ゲート電極５をマスクとして、半導体層３のソース／ドレイン領域に不純物を導入する。
不純物導入の後、ゲート電極５及び共通配線電極５ａを覆うように層間絶縁膜６を成膜する。そして、層間絶縁膜６とゲート絶縁膜４とをエッチングにより除去して、半導体層３のソース／ドレイン領域上にコンタクトホール１０を形成する。コンタクトホール１０を介して半導体層３と電気的に接続する配線電極７１、７２を第２の金属膜により形成する。
配線電極７１、７２を覆うように保護膜８を成膜し、パターニングして配線電極７２上にスルーホール１１を形成する。保護膜８上には、スルーホール１１を介して配線電極７２と接続する画素電極９を画素単位毎に形成する。以上のようにして、従来のトップゲート型ＴＦＴアレイ基板が完成する。
上述のように、従来のトップゲート型ＴＦＴアレイ基板では、ゲート絶縁膜４を誘電体膜とし、ゲート絶縁膜４を介して下部容量電極３ａと共通配線電極５ａとを対向配置させることによって、蓄積容量素子２０が構成されている（従来技術１）。下部容量電極３ａは半導体層３と同一工程、そして共通配線電極５ａはゲート電極５と同一工程で形成されるので、工程数を削減することができ、生産性が向上される。
一般的に、蓄積容量素子の蓄積容量は、誘電体膜の誘電率、膜厚、及び誘電体膜を介して対向配置される電極の面積によって決まる。特に、電極の面積を大きくすることによって蓄積容量を増加させる方法は、回路面積の増大、透過領域縮小によるバックライトからの透過光量減少、ＴＦＴ微細化の必要性等につながるため、回路設計及びプロセス設計上の制約となっている。
このような問題に対し、電位固定を行う共通配線電極５ａの上下にそれぞれ対向電極を配置することにより形成される２つの蓄積容量素子を並列接続して、蓄積容量を確保する方法が知られている（従来技術２）。図８（ａ）は、従来技術２のトップゲート型ＴＦＴアレイ基板の画素構成を示す平面図である。また、図８（ｂ）は、図８（ａ）におけるＴＦＴ及び蓄積容量素子の断面構造を模式的に示した断面図である。
図８において、共通配線電極５ａの下には、図７に示す従来技術１と同様、ゲート絶縁膜４を介して半導体層３と同層の下部容量電極３ａが対向電極として形成され、蓄積容量素子２０を構成している。さらに、共通配線電極５ａの上には、層間絶縁膜６を介して配線電極７と同層の上部容量電極７ａが対向電極として形成され、蓄積容量素子２５を構成している。半導体層３と配線電極７とは、層間絶縁膜６及びゲート絶縁膜４を貫通するコンタクトホール１０を介して、電気的に接続される構造となっている（例えば、特許文献１〜３）。
ここで、これら従来技術の画素構成を等価回路に置き換えると、図９に示すようになる。図９（ａ）は、従来技術１における画素等価回路を示す図であり、図９（ｂ）は従来技術２における画素等価回路を示す図である。図９において、蓄積容量素子が従来技術１では１つ設けられているのに対し、従来技術２では２つ設けられている。すなわち、従来技術２は、従来技術１に蓄積容量素子１つ分の蓄積容量が新たに付加されることになる。従って、従来技術２では、単位面積当たりに占める蓄積容量が増加するので、蓄積容量素子の面積を小さくすることが可能となる。
しかしながら、誘電体膜となる層間絶縁膜６の膜厚は、ゲート絶縁膜４の膜厚に対して４〜６倍程度厚い。すなわち、従来技術２において、共通配線電極５ａ、層間絶縁膜６、及び上部容量電極７ａによって構成される蓄積容量素子２５の蓄積容量は、共通配線電極５ａ、ゲート絶縁膜４、及び下部容量電極３ａによって構成される蓄積容量素子２０の１／６〜１／４程度にしかならない。このため、単位面積当たりに占める蓄積容量は少ししか増加しないので、蓄積容量素子の面積をあまり縮小することができないという問題がある。
本発明は、このような問題点を解決するためになされたものであり、蓄積容量素子の占有面積を小さくすることが可能な薄膜トランジスタアレイ基板、その製造方法、及び表示装置を提供することを目的とする。
本発明にかかる薄膜トランジスタアレイ基板は、
基板上に形成され、ソース／ドレイン領域を有する半導体層と、
前記半導体層を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記半導体層のチャネル領域の対面に配置されるゲート電極と、
前記ゲート電極を覆う層間絶縁膜と、
前記層間絶縁膜及び前記ゲート絶縁膜を貫通するコンタクトホールを介して、前記ソース／ドレイン領域に接続する配線電極と、
前記配線電極及び前記層間絶縁膜を覆う保護膜と、
前記保護膜を貫通するスルーホールを介して前記配線電極に接続する画素電極と、
前記半導体層より延在して形成された下部容量電極と、
前記ゲート電極と同じ層によって形成され、前記ゲート絶縁膜を介して前記下部容量電極の対面に配置された共通配線電極と、
前記層間絶縁膜より膜厚の薄い誘電体膜を介して前記共通配線電極の対面に配置された上部容量電極と、を備え、
前記共通配線電極上の前記層間絶縁膜には、前記層間絶縁膜が除去された開口部が形成され、
前記保護膜は、前記開口部、及び前記開口部を形成する前記層間絶縁膜の側面を覆い、
前記誘電体膜が、前記開口部における前記保護膜によって形成され、
前記誘電体膜を介して前記共通配線電極の対面に配置される前記上部容量電極が、前記画素電極より延在して形成されているものである。
基板上に形成され、ソース／ドレイン領域を有する半導体層と、
前記半導体層を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記半導体層のチャネル領域の対面に配置されるゲート電極と、
前記ゲート電極を覆う層間絶縁膜と、
前記層間絶縁膜及び前記ゲート絶縁膜を貫通するコンタクトホールを介して、前記ソース／ドレイン領域に接続する配線電極と、
前記配線電極及び前記層間絶縁膜を覆う保護膜と、
前記保護膜を貫通するスルーホールを介して前記配線電極に接続する画素電極と、
前記半導体層より延在して形成された下部容量電極と、
前記ゲート電極と同じ層によって形成され、前記ゲート絶縁膜を介して前記下部容量電極の対面に配置された共通配線電極と、
前記層間絶縁膜より膜厚の薄い誘電体膜を介して前記共通配線電極の対面に配置された上部容量電極と、を備え、
前記共通配線電極上の前記層間絶縁膜には、前記層間絶縁膜が除去された開口部が形成され、
前記保護膜は、前記開口部、及び前記開口部を形成する前記層間絶縁膜の側面を覆い、
前記誘電体膜が、前記開口部における前記保護膜によって形成され、
前記誘電体膜を介して前記共通配線電極の対面に配置される前記上部容量電極が、前記画素電極より延在して形成されているものである。
本発明によれば、蓄積容量素子の占有面積を小さくすることが可能な薄膜トランジスタアレイ基板、その製造方法、及び表示装置を提供することができる。
実施の形態１．
始めに、図１を用いて、本発明に係るＴＦＴアレイ基板が適用される表示装置について説明する。図１は、表示装置に用いられるＴＦＴアレイ基板の構成を示す正面図である。本発明に係る表示装置は、液晶表示装置を例として説明するが、あくまでも例示的なものであり、有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）等を用いることも可能である。この液晶表示装置の全体構成については、以下に述べる第１〜第３の実施形態で共通である。
始めに、図１を用いて、本発明に係るＴＦＴアレイ基板が適用される表示装置について説明する。図１は、表示装置に用いられるＴＦＴアレイ基板の構成を示す正面図である。本発明に係る表示装置は、液晶表示装置を例として説明するが、あくまでも例示的なものであり、有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）等を用いることも可能である。この液晶表示装置の全体構成については、以下に述べる第１〜第３の実施形態で共通である。
本発明に係る液晶表示装置は、基板１を有している。基板１は、例えば、ＴＦＴアレイ基板等のアレイ基板である。基板１には、表示領域４１と表示領域４１を囲むように設けられた額縁領域４２とが設けられている。この表示領域４１には、複数のゲート配線（走査信号線）４３と複数のソース配線（表示信号線）４４とが形成されている。複数のゲート配線４３は平行に設けられている。同様に、複数のソース配線４４は平行に設けられている。ゲート配線４３とソース配線４４とは、互いに交差するように形成されている。ゲート配線４３とソース配線４４とは直交している。隣接するゲート配線４３とソース配線４４とで囲まれた領域が画素４７となる。従って、基板１では、画素４７がマトリクス状に配列される。
基板１の額縁領域４２には、走査信号駆動回路４５と表示信号駆動回路４６とが設けられている。ゲート配線４３は、表示領域４１から額縁領域４２まで延設され、基板１の端部で、走査信号駆動回路４５に接続される。ソース配線４４も同様に、表示領域４１から額縁領域４２まで延設され、基板１の端部で、表示信号駆動回路４６と接続される。走査信号駆動回路４５の近傍には、外部配線４８が接続されている。また、表示信号駆動回路４６の近傍には、外部配線４９が接続されている。外部配線４８、４９は、例えば、ＦＰＣ（Flexible Printed Circuit）等の配線基板である。
外部配線４８、４９を介して走査信号駆動回路４５、及び表示信号駆動回路４６に外部からの各種信号が供給される。走査信号駆動回路４５は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線４３に供給する。このゲート信号によって、ゲート配線４３が順次選択されていく。表示信号駆動回路４６は外部からの制御信号や、表示データに基づいて表示信号をソース配線４４に供給する。これにより、表示データに応じた表示電圧を各画素４７に供給することができる。
画素４７内には、少なくとも１つのＴＦＴ５０が形成されている。ＴＦＴ５０はソース配線４４とゲート配線４３の交差点近傍に配置される。例えば、このＴＦＴ５０が画素電極に表示電圧を供給する。即ち、ゲート配線４３からのゲート信号によって、スイッチング素子であるＴＦＴ５０がオンする。これにより、ソース配線４４から、ＴＦＴ５０のドレイン電極に接続された画素電極に表示電圧が印加される。画素電極と対向電極との間には、表示電圧に応じた電界が生じる。なお、基板１の表面には、配向膜（図示せず）が形成されている。
更に、基板１には、対向基板が対向して配置されている。対向基板は、例えば、カラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、対向電極は、基板１側に配置される場合もある。基板１と対向基板との間には液晶層が狭持される。即ち、基板１と対向基板との間には液晶が導入されている。更に、基板１と対向基板との外側の面には、偏光板、及び位相差板等が設けられる。また、液晶表示パネルの反視認側には、バックライトユニット等が配設される。
画素電極と対向電極との間の電界によって、液晶が駆動される。即ち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。即ち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光は、アレイ基板側の偏光板によって直線偏光になる。この直線偏光が液晶層を通過することによって、偏光状態が変化する。
偏光状態によって、対向基板側の偏光板を通過する光量は変化する。即ち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。即ち、画素ごとに表示電圧を変えることによって、所望の画像を表示することができる。
また、画素４７内には蓄積容量素子（図示せず）が形成されている。ここで、本実施の形態に係る蓄積容量素子の構成について、図２を用いて詳細に説明する。図２（ａ）は、実施の形態１のトップゲート型ＴＦＴアレイ基板の画素構成を示す平面図である。図２（ｂ）は、図２（ａ）におけるＴＦＴ及び蓄積容量素子の断面構造を模式的に示した断面図である。図２（ｂ）では、左側にＴＦＴ５０を示し、右側に蓄積容量素子を示している。図２において、まず、ガラス等の透明な絶縁基板からなる基板１の上に下地絶縁膜２が設けられている。下地絶縁膜２は、例えば膜厚２００ｎｍのＳｉＮ膜により構成され、基板１上に形成される各素子への不純物拡散を防止する。
下地絶縁膜２の上には、島状の半導体層３が設けられている。半導体層３は、ソース／ドレイン領域、及びチャネル領域を含み、例えば膜厚５０ｎｍのポリシリコン（多結晶シリコン）膜により形成される。ソース／ドレイン領域には不純物が導入されており、不純物の導入されていないチャネル領域がソース領域とドレイン領域との間に配置されている。また、図２では、下部容量電極３ａが半導体層３から延在して形成されている。
半導体層３、及び下部容量電極３ａを覆うようにゲート絶縁膜４が設けられている。ゲート絶縁膜４は、例えば膜厚１００ｎｍのＳｉＯ２膜により形成されている。そして、ゲート絶縁膜４を介してチャネル領域の対面にゲート電極５が設けられている。ゲート絶縁膜４上に形成されたゲート配線４３からゲート電極５が延在している。ゲート電極５は、例えば膜厚２００ｎｍのＣｒ膜、あるいはＡｌ膜等により形成される。また、ゲート絶縁膜４を介して下部容量電極３ａの対面には、共通配線電極５ａが設けられている。共通配線４３ａの下部容量電極３ａと重複する領域が、共通配線電極５ａとなる。共通配線４３ａとゲート配線４３とは平行に配置される。すなわち、隣接するゲート配線４３の間に共通配線電極５ａが形成されている。共通配線電極５ａはゲート電極５と同じ金属膜（同じ層）により形成される。ゲート絶縁膜４を介して対向配置された下部容量電極３ａと共通配線電極５ａにより、蓄積容量素子２０が構成されている。ソース配線４４から下部容量電極３ａに表示電圧が印加されると、共通配線電極５ａには表示電圧に応じた電荷が蓄積される。
ゲート電極５、及び共通配線電極５ａを覆うように層間絶縁膜６ａが設けられている。層間絶縁膜６ａは、例えば膜厚５００ｎｍのＳｉＯ２膜により形成される。層間絶縁膜６ａ及びゲート絶縁膜４を貫通するコンタクトホール１０が半導体層３のソース／ドレイン領域上に設けられている。また、本実施の形態では、共通配線電極５ａ上において層間絶縁膜６ａが部分的に除去された開口部１２ａが形成されている。開口部１２ａは、共通配線電極５ａの寸法より小さく形成され、共通配線電極５ａと重複して配置される。すなわち、共通配線電極５ａの側面が層間絶縁膜６ａによって覆われるように、開口部１２ａが形成される。なお、開口部１２ａの側面を形成する層間絶縁膜６ａの端部はテーパー角度を有している。
回路を構成する配線電極７１、７２が、コンタクトホール１０を介して半導体層３のソース／ドレイン領域と電気的に接続している。配線電極７１、７２は、例えば膜厚３００ｎｍのＭｏ膜により形成される。信号配線電極７１はソース電極であり、信号配線電極７２はドレイン電極である。配線電極７１は、ソース配線４４と電気的に接続されている。配線電極７２は、島状にパターニングされ、ゲート配線４３と共通配線４３ａとの間に配置される。配線電極７１、７２は層間絶縁膜６ａの上に設けられており、開口部１２ａには形成されていない。
さらに、配線電極７１、７２と開口部１２ａを有する層間絶縁膜６ａとを覆うように、保護膜８が形成されている。保護膜８は、開口部１２ａにおいて共通配線電極５ａ上に直接形成され、開口部１２ａの側面を形成する層間絶縁膜６ａの端部、及び開口部１２ａの底面を形成する共通配線電極５ａを覆っている。保護膜８は、例えば膜厚２００ｎｍのＳｉＮ膜により形成される。ゲート電極５と配線電極７１、７２との配線間容量を抑えるため、層間絶縁膜６ａは通常５００ｎｍ程度の膜厚を要するが、保護膜８については配線間容量を考慮する必要がない。従って、配線電極７１、７２と後述する画素電極９との絶縁性を確保できる１００〜３００ｎｍ程度の膜厚に抑えることが可能である。
保護膜８上には、スルーホール１１を介して配線電極７２と接続する画素電極９が形成されている。画素電極９は、例えば膜厚１００ｎｍのＩＴＯ膜により形成され、画素４７の略全体に設けられている。本実施の形態では、上部容量電極９ａが、共通配線電極５ａの形成された領域と重複するように画素電極９から延設されている。よって、少なくとも保護膜８を介して対向配置された共通配線電極５ａと上部容量電極９ａにより、蓄積容量素子２１が構成される。
すなわち、電位固定を行う共通配線電極５ａの上下にそれぞれ対向電極として下部容量電極３ａと上部容量電極９ａとを配置することにより、２つの蓄積容量素子２０、２１が積層される。上部容量電極９ａは、配線電極７２及び半導体層３を介して下部容量電極３ａに電気的に接続されるため、蓄積容量素子２１は蓄積容量素子２０と並列接続されている。ソース配線４４から上部容量電極９ａに表示電圧が印加されると、共通配線電極５ａには表示電圧に応じた電荷が蓄積される。
蓄積容量素子２１を構成する上部容量電極９ａと共通配線電極５ａとは、特に開口部１２ａにおいて、保護膜８のみを介して対向配置される。すなわち、蓄積容量素子２１の誘電体膜が、開口部１２ａにおいて層間絶縁膜６ａより膜厚の薄い保護膜８となる。これにより、開口部１２ａにおいて、誘電体膜となる保護膜８の膜厚は、従来技術２の層間絶縁膜６と比較して格段に薄くなるので、蓄積容量素子２１の蓄積容量は大幅に増加する。例えば、層間絶縁膜６ａの膜厚を５００ｎｍ、保護膜８の膜厚を２００ｎｍとした場合、蓄積容量素子２１の蓄積容量は従来技術２の蓄積容量素子２５の約２．５倍となる。
次に、本実施の形態におけるＴＦＴアレイ基板の製造方法について説明する。まず初めに、石英基板やガラス基板等の透明な絶縁基板からなる基板１の上にシリコン窒化膜等の絶縁性の膜をＣＶＤ法などにより成膜し、下地絶縁膜２を形成する。下地絶縁膜２上に、膜厚５０ｎｍ程度のアモルファスシリコン膜をＣＶＤ成膜装置等により基板１全面に成膜する。アモルファスシリコン膜成膜後、エキシマレーザアニール装置等を用いてアモルファスシリコン膜を溶融、冷却、固化して、ポリシリコン化する。これにより、ポリシリコン膜が得られる。
半導体層３及び下部容量電極３ａとなる領域のポリシリコン膜上に、それぞれ島状のレジストパターンをフォトリソグラフィーにより形成する。このレジストパターンをマスクとしてドライエッチングを行い、ポリシリコン膜を島状にパターニングする。ドライエッチングには、ＣＦ４、ＣＨＦ３、ＳＦ６等のフッ化ガスと、酸素（Ｏ２）等との混合ガスを用いる。これにより、半導体層３と下部容量電極３ａとが形成される。レジストパターンを除去した後、半導体層３及び下部容量電極３ａを覆うように、ゲート絶縁膜４を形成する。ゲート絶縁膜４として、例えば厚さ１００ｎｍ程度のシリコン酸化膜をプラズマＣＶＤ法により基板１全面に成膜する。
さらに、スパッタ法等を用いて、ゲート電極５となる金属材料をゲート絶縁膜４の上全面に成膜する。なお、本実施の形態では、ゲート電極５となる第１の金属膜として後述する配線電極７１、７２のエッチング工程においてエッチングされにくいＣｒ膜、又はＣｒを主成分とする合金膜等を用いる。ここでは、例えば厚さ２００ｎｍ程度のＣｒ膜を堆積させる。その後、フォトリソグラフィーにより、ゲート電極５、ゲート配線４３、共通配線４３ａ、及び共通配線電極５ａとなる領域のＣｒ膜上にレジストパターンを形成する。このレジストパターンを介してＣｒ膜のエッチングを行い、ゲート電極５、ゲート配線４３、共通配線４３ａ、及び共通配線電極５ａを形成する。
その後、ゲート電極５及びこの上に形成されたレジストパターンをマスクとして、半導体層３に不純物を導入する。不純物は、例えばホウ素（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）等のイオンとする。ここでの導入方法は、質量分離を行うイオン注入、質量分離を行わないイオンドーピングのいずれの方法を用いてもよい。これにより、半導体層３に不純物が導入され、ソース／ドレイン領域が自己整合的に形成される。不純物導入後、レジストパターンを除去する。
ゲート電極５、ゲート配線４３、共通配線４３ａ、及び共通配線電極５ａを覆うように、層間絶縁膜６ａを形成する。例えば、プラズマＣＶＤ法等により膜厚５００ｎｍ程度のシリコン酸化膜を層間絶縁膜６ａとして基板１全面に成膜する。さらに、層間絶縁膜６ａ上にレジストパターンを形成し、このレジストパターンを介してドライエッチングを行う。これにより、層間絶縁膜６ａ及びゲート絶縁膜４を貫通するコンタクトホール１０が開口され、半導体層３のソース／ドレイン領域の一部が露出する。このとき、本実施の形態では、層間絶縁膜６ａを貫通する開口部１２ａを共通配線電極５ａ上に開口し、共通配線電極５ａの一部を露出させる。これにより、開口部１２ａがコンタクトホール１０と同時に形成される。
層間絶縁膜６ａ上に、ＤＣマグネトロンを用いたスパッタリング法により、配線電極７１、７２となる第２の金属膜を基板１全面に成膜する。本実施の形態では、配線電極７１、７２となる第２の金属膜として、膜厚３００ｎｍ程度のＭｏ膜、又はＭｏを主成分とする合金膜を用いる。その後、第２の金属膜の上にフォトリソグラフィーによりレジストパターンを形成し、このレジストパターンを介してエッチングを行う。
ここでは、ＳＦ６とＯ２の混合ガス、又はＣｌ２とＯ２の混合ガスを用いてドライエッチングする。共通配線電極５ａであるＣｒ膜やＣｒを主成分とする合金膜のエッチング速度は、これらの混合ガスではほとんどゼロに等しい。そのため、配線電極７１、７２の形成時において、開口部１２ａ内に成膜された金属膜はエッチングにて除去されるが、その下に設けられた共通配線電極５ａはエッチングされない。これにより、開口部１２ａにおいて共通配線電極５ａが露出されるとともに、コンタクトホール１０を介して半導体層３と接続する配線電極７１、７２が形成される。また、ソース配線４４も同時に形成される。同様の効果が得られるその他の組み合わせとして、ゲート電極５及び共通配線電極５ａにＡｌ膜又はＡｌを主成分とする合金膜、配線電極７１、７２にＭｏ膜又はＭｏを主成分とする合金膜を使用し、ＳＦ６とＯ２の混合ガスを用いたドライエッチングにより配線電極７１、７２を形成してもよい。
次に、配線電極７１、７２、及びソース配線４４を覆うように保護膜８を基板１全面に成膜する。保護膜８には、層間絶縁膜６より膜厚の薄い、膜厚２００ｎｍ程度のシリコン窒化膜等を用いることができる。これにより、開口部１２ａ内の共通配線電極５ａ、及び開口部１２ａの側面を形成する層間絶縁膜６ａの端部は保護膜８に覆われる。そして、保護膜８をドライエッチングにより除去してスルーホール１１を形成すると、半導体層３のソース／ドレイン領域と接続する配線電極７２の表面が一部露出する。
続いて、保護膜８の上に画素電極９を形成する。画素電極９として、例えば、ＤＣマグネトロンを用いたスパッタリング法により透明導電膜を基板１全面に成膜する。透明導電膜には、酸化インジウムを主成分とするＩＴＯ膜や、ＩＺＯ膜が一般的に用いられる。そして、写真製版、エッチング、レジスト除去の工程を経て、スルーホール１１を介して配線電極７２と接続する画素電極９、及び画素電極９から延設され保護膜８を介して共通配線電極５ａに対向する上部容量電極９ａが形成される。以上の工程を経て、本実施の形態に係るＴＦＴアレイ基板が完成する。
このように、本実施の形態では、下部容量電極３ａと共通配線電極５ａとを対向配置させて構成される蓄積容量素子２０に加え、共通配線電極５ａと上部容量電極９ａとを対向配置させて構成される蓄積容量素子２１を積層して形成する。このとき、共通配線電極５ａ上の層間絶縁膜６ａに開口部１２ａを設け、共通配線電極５ａと上部容量電極９ａとを保護膜８のみを介して対向配置させる。これにより、開口部１２ａにおいて、誘電体膜となる保護膜８の膜厚は、従来技術２の層間絶縁膜６と比較して格段に薄くなるので、蓄積容量素子２１の蓄積容量は大幅に増加する。従って、単位面積当たりに占める蓄積容量が大きく増加し、蓄積容量素子の占有面積を効果的に小さくすることができる。すなわち、画素開口率を向上させることができる。また、開口部１２ａはコンタクトホール１０と同時に形成でき、工程数及び使用するマスク数は増加しない。
実施の形態２．
本実施の形態に係る蓄積容量素子の構成について、図３を用いて説明する。図３（ａ）は、実施の形態２のトップゲート型ＴＦＴアレイ基板の画素構成を示す平面図である。図３（ｂ）は、図３（ａ）におけるＴＦＴ及び蓄積容量素子の断面構造を模式的に示した断面図である。図３（ｂ）では、左側にＴＦＴ５０を示し、右側に蓄積容量素子を示している。本実施の形態では、蓄積容量素子の構成に特徴を有していて、それ以外の構成については実施の形態１と同様であるため、説明を省略する。
本実施の形態に係る蓄積容量素子の構成について、図３を用いて説明する。図３（ａ）は、実施の形態２のトップゲート型ＴＦＴアレイ基板の画素構成を示す平面図である。図３（ｂ）は、図３（ａ）におけるＴＦＴ及び蓄積容量素子の断面構造を模式的に示した断面図である。図３（ｂ）では、左側にＴＦＴ５０を示し、右側に蓄積容量素子を示している。本実施の形態では、蓄積容量素子の構成に特徴を有していて、それ以外の構成については実施の形態１と同様であるため、説明を省略する。
図３において、図２と同じ構成部分については同一の符号を付し、差異について説明する。実施の形態１と同様に、半導体層３から延在して形成された下部容量電極３ａと、ゲート電極５と同層の共通配線電極５ａと、がゲート絶縁膜４を介して対向配置され、蓄積容量素子２０を構成している。本実施の形態のゲート電極５及び共通配線電極５ａは、例えば２００ｎｍのＭｏ膜等により形成される。ソース配線４４から下部容量電極３ａに表示電圧が印加されると、共通配線電極５ａには表示電圧に応じた電荷が蓄積される。
また、本実施の形態では、実施の形態１と異なり、薄膜部１３を有する層間絶縁膜６ｂがゲート電極５、及び共通配線電極５ａを覆うように設けられている。すなわち、層間絶縁膜６ｂの膜厚が薄く形成された薄膜部１３が、共通配線電極５ａ上に設けられている。単層の層間絶縁膜６ｂが膜厚方向に一部除去されて薄膜部１３が形成されている。薄膜部１３における層間絶縁膜６ｂの膜厚Ａは、半導体層３上のうち、ゲート電極５及び共通配線電極５ａの形成領域を除く領域における層間絶縁膜６ｂの膜厚Ｂより薄くなっている。薄膜部１３は、共通配線電極５ａと略同じ寸法で形成され、共通配線電極５ａと重複して配置される。なお、薄膜部１３の側面を形成する層間絶縁膜６ｂの端部はテーパー角度を有している。
そして、共通配線電極５ａの上には、層間絶縁膜６ｂを介して配線電極７１、７２と同層の上部容量電極７ｂが対向電極として形成されている。配線電極７１、７２及び上部容量電極７ｂは、例えばＭｏ／Ａｌ／Ｍｏ積層膜（膜厚５０ｎｍ／２００ｎｍ／５０ｎｍ）により形成される。上部容量電極７ｂは、共通配線電極５ａが形成された領域と重複するように配線電極７２から延設されている。よって、層間絶縁膜６ｂを介して対向配置された共通配線電極５ａと上部容量電極７ｂにより蓄積容量素子２２が構成される。
すなわち、電位固定を行う共通配線電極５ａの上下にそれぞれ対向電極として下部容量電極３ａと上部容量電極７ｂとを配置することにより、２つの蓄積容量素子２０、２２が積層される。上部容量電極７ｂは、配線電極７２及び半導体層３を介して下部容量電極３ａに電気的に接続されるため、蓄積容量素子２２は蓄積容量素子２０と並列接続されている。ソース配線４４から上部容量電極７ｂに表示電圧が印加されると、共通配線電極５ａには表示電圧に応じた電荷が蓄積される。
蓄積容量素子２２を構成する上部容量電極７ｂと共通配線電極５ａとは、特に薄膜部１３において、膜厚の薄い層間絶縁膜６ｂを介して対向配置される。すなわち、蓄積容量素子２２の誘電体膜は、薄膜部１３の層間絶縁膜６ｂとなり、ゲート電極５及び共通配線電極５ａの形成領域を除く半導体層３上の層間絶縁膜６ｂの膜厚より薄くなる。これにより、薄膜部１３において、誘電体膜となる層間絶縁膜６ｂの膜厚は、従来技術２の層間絶縁膜６と比較して格段に薄くなるので、蓄積容量素子の蓄積容量２２は大幅に増加する。
次に、本実施の形態におけるＴＦＴアレイ基板の製造方法について、適宜図４を参照しながら説明する。図４は、本実施の形態におけるＴＦＴアレイ基板の製造工程の一例を示した断面図である。本実施の形態では、層間絶縁膜６ｂの形成以降の製造方法が実施の形態１と異なっていて、それ以外の製造工程については実施の形態１と同様であるため説明を省略する。
実施の形態１と同様、層間絶縁膜６ｂをゲート電極５及び共通配線電極５ａを覆うように基板１全面に成膜した後、レジストパターン１４ａを１回目のフォトリソグラフィーにより形成する。このとき、図４（ａ）のように、レジストパターン１４ａをコンタクトホール１０となる領域を除く層間絶縁膜６ｂ上に形成する。そして、このレジストパターン１４ａを介してドライエッチングを行う。これにより、図４（ｂ）に示すような層間絶縁膜６ｂ及びゲート絶縁膜４を貫通するコンタクトホール１０が開口され、半導体層３のソース／ドレイン領域の一部が露出する。
続いて、レジストパターン１４ａを除去した後、レジストパターン１４ｂを２回目のフォトリソグラフィーにより形成する。ここでは、図４（ｃ）のように、レジストパターン１４ｂを薄膜部１３となる領域を除く層間絶縁膜６ｂ上に形成する。そして、このレジストパターン１４ｂを介してドライエッチングを行う。このとき、層間絶縁膜６ｂを貫通させないように、膜厚方向に一部エッチングして薄膜部１３を形成する。薄膜部１３の膜厚が誘電体膜として所望する膜厚Ａとなるまでエッチングする。これにより、図４（ｄ）に示すように、薄膜部１３において層間絶縁膜６ｂの膜厚が薄くなり、コンタクトホール１０と薄膜部１３とを有する層間絶縁膜６ｂが形成される。なお、コンタクトホール１０と薄膜部１３の形成順序は逆でもよい。
レジストパターン１４ｂを除去した後、層間絶縁膜６ｂ上に、ＤＣマグネトロンを用いたスパッタリング法により配線電極７１、７２となる第２の金属膜を基板１全面に成膜する。配線電極７１、７２となる第２の金属膜として、Ａｌ、Ｍｏ、Ｃｒ、Ｔａやこれらを主成分とする合金膜、あるいはこれらの積層膜が用いられ、ここでは例えば、膜厚５０ｎｍのＭｏ膜、膜厚２００ｎｍのＡｌ膜、及び膜厚５０ｎｍのＭｏ膜を積層する。その後、写真製版、エッチング、レジスト除去の工程を経て、この第２の金属膜をパターニングする。これにより、コンタクトホール１０を介して半導体層３と接続する配線電極７１と、共通配線電極５ａと重複するように配線電極７２から延設された上部容量電極７ｂとが形成される。薄膜部１３は上部容量電極７ｂに覆われる。
その後、配線電極７１、７２及び上部容量電極７ｂを覆うように保護膜８を基板１全面に成膜する。保護膜８には、膜厚２００ｎｍ程度のシリコン窒化膜等を用いることができる。そして、保護膜８をドライエッチングにより除去してスルーホール１１を形成すると、半導体層３のソース／ドレイン領域と接続する配線電極７２の表面が一部露出する。
保護膜８の上に画素電極９を形成する。画素電極９として、例えば、ＤＣマグネトロンを用いたスパッタリング法により透明導電膜を基板１全面に成膜する。透明導電膜には、酸化インジウムを主成分とするＩＴＯ膜や、ＩＺＯ膜が一般的に用いられる。そして、写真製版、エッチング、レジスト除去の工程を経て、スルーホール１１を介して配線電極７２と接続する画素電極９が形成される。以上の工程を経て、本実施の形態に係るＴＦＴアレイ基板が完成する。
なお、本実施の形態では、配線電極７１、７２のエッチング工程において共通配線電極５ａを露出させない。そのため、ゲート電極５となる金属膜として配線電極７１、７２のエッチング工程においてエッチングされにくい材料を用いる必要がない。よって、ゲート電極５及び共通配線電極５ａとなる金属膜として、Ｍｏ、Ｃｒ、Ｗ、Ａｌ、Ｔａや、これらを主成分とする合金膜を用いることができる。
また、本実施の形態では、複数階調露光技術を用いることにより、コンタクトホール１０及び薄膜部１３の形成を１回のフォトリソグラフィーで行うことが可能である。図５は、本実施の形態におけるＴＦＴアレイ基板の製造工程の別の一例を示した断面図である。層間絶縁膜６ｂの上にレジストを塗布した後、ハーフトーンマスクやグレイトーンマスク等を用いた複数階調露光、及び現像により、レジストをパターニングする。これにより、図５（ａ）のような膜厚差を有するレジストパターン１４ｃがコンタクトホール１０となる領域を除く層間絶縁膜６ｂ上に形成される。このレジストパターン１４ｃは、薄膜部１３となる領域上では膜厚が薄く、それ以外の領域上では膜厚は厚く形成されている。
そして、このレジストパターン１４ｃを介して１回目のパーシャルエッチングを行う。このとき、コンタクトホール１０となる領域の層間絶縁膜６ｂ及びゲート絶縁膜４からなる積層膜がエッチングされるが、この積層膜の膜厚が所望する膜厚となるまで、ドライエッチングを行う。すなわち、積層膜を膜厚方向に一部エッチングして除去する。これにより、図５（ｂ）に示すように、コンタクトホール１０形成領域の積層膜が所望する膜厚まで薄くなる。
続いて、レジストパターン１４ｃをアッシングする。薄膜部１３となる領域の層間絶縁膜６ｂ表面が露出するまで、アッシングを行う。これにより、図５（ｃ）のように、膜厚の薄いレジストパターン１４ｃは除去され、膜厚の厚いレジストパターン１４ｃは膜厚が薄くなり、レジストパターン１４ｄとして残存する。そして、このレジストパターン１４ｄを介して２回目のパーシャルエッチングを行う。このとき、層間絶縁膜６ｂを貫通させないように、膜厚方向に一部エッチングして薄膜部１３を形成する。薄膜部１３の膜厚が誘電体膜として所望する膜厚Ａとなるまでドライエッチングする。これにより、図５（ｄ）に示すように、薄膜部１３において層間絶縁膜６ｂの膜厚が薄くなるとともに、コンタクトホール１０形成領域の積層膜が除去され半導体層３が露出する。コンタクトホール１０と薄膜部１３とを有する層間絶縁膜６ｂが形成される。
以上のように、本実施の形態では、下部容量電極３ａと共通配線電極５ａとを対向配置させて構成される蓄積容量素子２０に加え、共通配線電極５ａと上部容量電極７ｂとを対向配置させて構成される蓄積容量素子２２を積層して形成する。このとき、共通配線電極５ａ上の層間絶縁膜６ｂに薄膜部１３を設け、共通配線電極５ａと上部容量電極７ｂとを薄膜部１３を介して対向配置させる。これにより、薄膜部１３において、誘電体膜となる層間絶縁膜６ｂの膜厚Ａは、従来技術２の層間絶縁膜６と比較して格段に薄くなるので、蓄積容量素子２２の蓄積容量は大幅に増加する。従って、単位面積当たりに占める蓄積容量が大きく増加し、蓄積容量素子の占有面積を効果的に小さくすることができる。すなわち、画素開口率を向上させることができる。また、複数階調露光により薄膜部１３とコンタクトホール１０とは１回のフォトリソグラフィーにより形成でき、使用するマスク数は増加しない。
実施の形態３．
本実施の形態に係る蓄積容量素子の構成について、図６を用いて説明する。図６（ａ）は、実施の形態３のトップゲート型ＴＦＴアレイ基板の画素構成を示す平面図である。図６（ｂ）は、図６（ａ）におけるＴＦＴ及び蓄積容量素子の断面構造を模式的に示した断面図である。図６（ｂ）では、左側にＴＦＴ５０を示し、右側に蓄積容量素子を示している。本実施の形態では、実施の形態２と異なる構成の層間絶縁膜を有していて、それ以外の構成については実施の形態２と同様であるため、説明を省略する。
本実施の形態に係る蓄積容量素子の構成について、図６を用いて説明する。図６（ａ）は、実施の形態３のトップゲート型ＴＦＴアレイ基板の画素構成を示す平面図である。図６（ｂ）は、図６（ａ）におけるＴＦＴ及び蓄積容量素子の断面構造を模式的に示した断面図である。図６（ｂ）では、左側にＴＦＴ５０を示し、右側に蓄積容量素子を示している。本実施の形態では、実施の形態２と異なる構成の層間絶縁膜を有していて、それ以外の構成については実施の形態２と同様であるため、説明を省略する。
図６において、図３と同じ構成部分については同一の符号を付し、差異について説明する。実施の形態２と同様に、半導体層３から延在して形成された下部容量電極３ａと、ゲート電極５と同層の共通配線電極５ａと、がゲート絶縁膜４を介して対向配置され、第１の蓄積容量素子を構成している。ソース配線４４から下部容量電極３ａに表示電圧が印加されると、共通配線電極５ａには表示電圧に応じた電荷が蓄積される。
本実施の形態では、実施の形態２と異なり、ゲート電極５、及び共通配線電極５ａを覆うように第１の層間絶縁膜６ｃが形成されており、さらにこの上に開口部１２ｂを有する第２の層間絶縁膜６ｄが設けられている。すなわち、共通配線電極５ａ上において第２の層間絶縁膜６ｄが除去され、開口部１２ｂが形成されている。開口部１２ｂは、共通配線電極５ａと略同じ寸法で形成され、共通配線電極５ａと重複して配置される。なお、開口部１２ｂの側面を形成する第２の層間絶縁膜６ｄの端部はテーパー角度を有している。第１の層間絶縁膜６ｃは、実施の形態２の層間絶縁膜６ｂより膜厚が薄く、共通配線電極５ａ上において誘電体膜として所望する膜厚Ａを有している。第１の層間絶縁膜６ｃには開口部は設けられていない。また、半導体層３のソース／ドレイン領域上には、第１の層間絶縁膜６ｃ、第２の層間絶縁膜６ｄ、及びゲート絶縁膜４を貫通するコンタクトホール１０が形成されている。
第２の層間絶縁膜６ｄ上に設けられた配線電極７１、７２が、コンタクトホール１０を介して半導体層３のソース／ドレイン領域と電気的に接続している。また、配線電極７１、７２は、開口部１２ｂの側面を形成する第２の層間絶縁膜６ｄの端部、及び開口部１２ｂの底面を形成する第２の層間絶縁膜６ｃを覆うように延在され、共通配線電極５ａと重複する領域に上部容量電極７ｃが形成されている。よって、第１の層間絶縁膜６ｃを介して対向配置された共通配線電極５ａと上部容量電極７ｃにより蓄積容量素子２３が構成される。
すなわち、電位固定を行う共通配線電極５ａの上下にそれぞれ対向電極として下部容量電極３ａと上部容量電極７ｃとを配置することにより、２つの蓄積容量素子２０、２３が積層される。上部容量電極７ｃは、配線電極７２及び半導体層３を介して下部容量電極３ａに電気的に接続されるため、蓄積容量素子２３は蓄積容量素子２０と並列接続されている。ソース配線４４から上部容量電極７ｃに表示電圧が印加されると、共通配線電極５ａには表示電圧に応じた電荷が蓄積される。
蓄積容量素子２３を構成する上部容量電極７ｃと共通配線電極５ａとは、特に第２の層間絶縁膜６ｄの開口部１２ｂにおいて、第１の層間絶縁膜６ｃのみを介して対向配置される。すなわち、第２の層間絶縁膜６ｄが除去された開口部１２ｂが設けられることによって、第１の層間絶縁膜６ｃ及び第２の層間絶縁膜６ｄからなる積層膜に薄膜部が形成される。よって、蓄積容量素子２３の誘電体膜は、積層膜の薄膜部によって形成され、共通配線電極５ａの形成領域を除く半導体層３上の積層膜の膜厚より薄くなる。これにより、誘電体膜となる第１の層間絶縁膜６ｃの膜厚は、従来技術２の層間絶縁膜６と比較して格段に薄くなるので、蓄積容量素子２３の蓄積容量は大幅に増加する。
次に、本実施の形態におけるＴＦＴアレイ基板の製造方法について説明する。本実施の形態では、層間絶縁膜を形成する際の製造方法が実施の形態２と異なっていて、それ以外の製造工程については実施の形態２と同様であるため説明を省略する。
ゲート電極５及び共通配線電極５ａを覆うように第１の層間絶縁膜６ｃを基板１全面に成膜した後、連続して第２の層間絶縁膜６ｄを基板１全面に成膜する。例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を含むプラズマＣＶＤ等の方法を用いた膜厚ＡのＴＥＯＳ膜を第１の層間絶縁膜６ｃとして堆積する。さらに、プラズマＣＶＤ法等を用いて、第２の層間絶縁膜６ｄとして窒化シリコン膜を堆積する。第１、第２の層間絶縁膜６ｃ、６ｄによる積層膜の膜厚が、ゲート電極５と配線電極７１、７２との配線間容量を抑えるために必要な５００ｎｍ程度となるよう形成する。
続いて、実施の形態２と同様に、１回目のフォトリソグラフィーによりレジストパターン１４ａをコンタクトホール１０となる領域を除く第２の層間絶縁膜６ｄ上に形成する。このレジストパターン１４ａを介してドライエッチングを行い、半導体層３のソース／ドレイン領域の一部を露出させる。これにより、第１、第２の層間絶縁膜６ｃ、６ｄ及びゲート絶縁膜４を貫通するコンタクトホール１０が開口される。
レジストパターン１４ａを除去した後、実施の形態２と同様のレジストパターン１４ｂを２回目のフォトリソグラフィーにより形成する。すなわち、開口部１２ｂの形成領域を除く第２の層間絶縁膜６ｄ上にレジストパターン１４ｂを形成する。そして、このレジストパターン１４ｂを介してドライエッチングを行う。このとき、第２の層間絶縁膜６ｄを選択的にエッチングする。例えば、ＣＦ４、ＣＯ、及びＡｒの混合ガスを用いてドライエッチングすると、ＴＥＯＳ膜に対する窒化シリコン膜のエッチング選択比は１．７程度となり、エッチングレート差を利用した選択的エッチングが可能となる。これにより、共通配線電極５ａと重複する領域の第２の層間絶縁膜６ｄがエッチングにより除去され、第１の層間絶縁膜６ｃが露出した開口部１２ｂが形成される。
以降の工程については、実施の形態２と同様の製造方法が用いられる。すなわち、レジストパターン１４ｂを除去した後、実施の形態２と同様に、配線電極７１、７２となる第２の金属膜を第２の層間絶縁膜６ｄ上に成膜する。写真製版、エッチング、レジスト除去の工程を経て、この第２の金属膜をパターニングする。これにより、コンタクトホール１０を介して半導体層３と接続する配線電極７１と、共通配線電極５ａと重複するように配線電極７２から延設された上部容量電極７ｃとが形成される。開口部１２ｂ、及び開口部１２ｂの側面を形成する第２の層間絶縁膜６ｄの端部は上部容量電極７ｃに覆われる。
その後、配線電極７１、７２及び上部容量電極７ｃを覆うように保護膜８を成膜し、写真製版、エッチング、レジスト除去の工程を経て、スルーホール１１を形成する。さらに保護膜８の上にスルーホール１１を介して配線電極７２と接続する画素電極９を形成する。以上の工程を経て、本実施の形態に係るＴＦＴアレイ基板が完成する。
以上のように、本実施の形態では、第１の層間絶縁膜６ｃと第２の層間絶縁膜６ｄの積層膜を層間絶縁膜として形成する。そして、下部容量電極３ａと共通配線電極５ａとを対向配置させて構成される蓄積容量素子２０に加え、共通配線電極５ａと上部容量電極７ｃとを対向配置させて構成される蓄積容量素子２３を積層して形成する。このとき、共通配線電極５ａ上の第２の層間絶縁膜６ｄに開口部１２ｂを設け、共通配線電極５ａと上部容量電極７ｃとを第１の層間絶縁膜６ｃを介して対向配置させる。これにより、開口部１２ｂにおいて、誘電体膜となる第１の層間絶縁膜６ｃの膜厚Ａは、従来技術２の層間絶縁膜６と比較して格段に薄くなるので、蓄積容量素子２３の蓄積容量は大幅に増加する。従って、単位面積当たりに占める蓄積容量が大きく増加し、蓄積容量素子の占有面積を効果的に小さくすることができる。すなわち、画素開口率を向上させることができる。
なお、実施の形態１〜３では、ＴＦＴアレイ基板を有するアクティブマトリクス型液晶表示装置について説明したが、本発明はこれに限られるものではない。例えば、有機ＥＬや電子ペーパーなどの、液晶以外の表示材料を用いた表示装置であってもよい。
以上の説明は、本発明の実施の形態を説明するものであり、本発明が以上の実施の形態に限定されるものではない。また、当業者であれば、以上の実施の形態の各要素を、本発明の範囲において、容易に変更、追加、変換することが可能である。
１ 基板、２ 下地絶縁膜、３ 半導体層、３ａ 下部容量電極、
４ ゲート絶縁膜、５ ゲート電極、５ａ 共通配線電極、
６、６ａ、６ｂ 層間絶縁膜、
６ｃ 第１の層間絶縁膜、６ｄ 第２の層間絶縁膜、
７ａ、７ｂ、７ｃ 上部容量電極、
８ 保護膜、９ 画素電極、９ａ 上部容量電極、
１０ コンタクトホール、１１ スルーホール、
１２ａ、１２ｂ 開口部、１３ 薄膜部、
１４ａ、１４ｂ、１４ｃ、１４ｄ レジストパターン、
２０、２１、２２、２３、２５ 蓄積容量素子、
４１ 表示領域、４２ 額縁領域、
４３ ゲート配線、４３ａ 共通配線、４４ ソース配線、
４５ 走査信号駆動回路、４６ 表示信号駆動回路、
４７ 画素、４８、４９ 外部配線、５０ ＴＦＴ、
７１、７２ 配線電極
４ ゲート絶縁膜、５ ゲート電極、５ａ 共通配線電極、
６、６ａ、６ｂ 層間絶縁膜、
６ｃ 第１の層間絶縁膜、６ｄ 第２の層間絶縁膜、
７ａ、７ｂ、７ｃ 上部容量電極、
８ 保護膜、９ 画素電極、９ａ 上部容量電極、
１０ コンタクトホール、１１ スルーホール、
１２ａ、１２ｂ 開口部、１３ 薄膜部、
１４ａ、１４ｂ、１４ｃ、１４ｄ レジストパターン、
２０、２１、２２、２３、２５ 蓄積容量素子、
４１ 表示領域、４２ 額縁領域、
４３ ゲート配線、４３ａ 共通配線、４４ ソース配線、
４５ 走査信号駆動回路、４６ 表示信号駆動回路、
４７ 画素、４８、４９ 外部配線、５０ ＴＦＴ、
７１、７２ 配線電極
Claims (6)
- 基板上に形成され、ソース／ドレイン領域を有する半導体層と、
前記半導体層を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記半導体層のチャネル領域の対面に配置されるゲート電極と、
前記ゲート電極を覆う層間絶縁膜と、
前記層間絶縁膜及び前記ゲート絶縁膜を貫通するコンタクトホールを介して、前記ソース／ドレイン領域に接続する配線電極と、
前記配線電極及び前記層間絶縁膜を覆う保護膜と、
前記保護膜を貫通するスルーホールを介して前記配線電極に接続する画素電極と、
前記半導体層より延在して形成された下部容量電極と、
前記ゲート電極と同じ層によって形成され、前記ゲート絶縁膜を介して前記下部容量電極の対面に配置された共通配線電極と、
前記層間絶縁膜より膜厚の薄い誘電体膜を介して前記共通配線電極の対面に配置された上部容量電極と、を備え、
前記共通配線電極上の前記層間絶縁膜には、前記層間絶縁膜が除去された開口部が形成され、
前記保護膜は、前記開口部、及び前記開口部を形成する前記層間絶縁膜の側面を覆い、
前記誘電体膜が、前記開口部における前記保護膜によって形成され、
前記誘電体膜を介して前記共通配線電極の対面に配置される前記上部容量電極が、前記画素電極より延在して形成されている薄膜トランジスタアレイ基板。 - 前記共通配線電極は、Ｃｒ膜、Ｃｒを主成分とする合金膜、Ａｌ膜、又はＡｌを主成分とする合金膜によって形成され、
前記配線電極は、Ｍｏ膜、又はＭｏを主成分とする合金膜により形成されることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。 - 請求項１又は２に記載の薄膜トランジスタアレイ基板を有する表示装置。
- 基板上に、ソース／ドレイン領域を有する半導体層と、前記半導体層より延在された下部容量電極とを形成する工程と、
前記半導体層及び前記下部容量電極を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して、前記半導体層のチャネル領域の対面に配置されるゲート電極と、前記下部容量電極の対面に配置される共通配線電極とを形成する工程と、
前記ゲート電極及び前記共通配線電極を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜及び前記ゲート絶縁膜をエッチングして、前記ソース／ドレイン領域が露出したコンタクトホールと前記共通配線電極が露出した開口部とを形成する工程と、
前記コンタクトホールを介して前記ソース／ドレイン領域に接続する配線電極を形成する工程と、
前記配線電極、前記層間絶縁膜、及び前記開口部を覆い、前記配線電極の一部が露出したスルーホールを有し、前記層間絶縁膜より膜厚の薄い保護膜を形成する工程と、
前記スルーホールを介して前記配線電極に接続する画素電極を、前記保護膜を介して前記共通容量電極の対面に配置されるよう延在して形成する工程と、を備える薄膜トランジスタアレイ基板の製造方法。 - 前記ゲート電極と前記共通配線電極とを形成する工程では、Ｃｒ膜、Ｃｒを主成分とする合金膜、Ａｌ膜、又はＡｌを主成分とする合金膜を用いて形成し、
前記配線電極を形成する工程では、Ｍｏ膜、又はＭｏを主成分とする合金膜を用いて形成することを特徴とする請求項４に記載の薄膜トランジスタアレイ基板の製造方法。 - 前記配線電極を形成する工程では、ＳＦ６とＯ２の混合ガス、又はＣｌ２とＯ２の混合ガスを用いたドライエッチングにより、前記配線電極を形成することを特徴とする請求項５に記載の薄膜トランジスタアレイ基板の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007120168A JP5044273B2 (ja) | 2007-04-27 | 2007-04-27 | 薄膜トランジスタアレイ基板、その製造方法、及び表示装置 |
| US12/107,431 US20080265254A1 (en) | 2007-04-27 | 2008-04-22 | Thin film transistor array substrate, method of manufacturing same, and display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007120168A JP5044273B2 (ja) | 2007-04-27 | 2007-04-27 | 薄膜トランジスタアレイ基板、その製造方法、及び表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008275937A JP2008275937A (ja) | 2008-11-13 |
| JP5044273B2 true JP5044273B2 (ja) | 2012-10-10 |
Family
ID=39885883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007120168A Active JP5044273B2 (ja) | 2007-04-27 | 2007-04-27 | 薄膜トランジスタアレイ基板、その製造方法、及び表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20080265254A1 (ja) |
| JP (1) | JP5044273B2 (ja) |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102006060734B4 (de) * | 2006-06-30 | 2014-03-06 | Lg Display Co., Ltd. | Flüssigkristalldisplay und Verfahren zu dessen Herstellung |
| JP4179393B2 (ja) * | 2006-09-14 | 2008-11-12 | エプソンイメージングデバイス株式会社 | 表示装置及びその製造方法 |
| KR101497425B1 (ko) * | 2008-08-28 | 2015-03-03 | 삼성디스플레이 주식회사 | 액정 표시 장치 및 그 제조 방법 |
| JP5491833B2 (ja) | 2008-12-05 | 2014-05-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR101022652B1 (ko) | 2009-04-02 | 2011-03-22 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터 기판 제조방법 및 유기 발광 디스플레이 장치 제조방법 |
| JP5395566B2 (ja) * | 2009-08-20 | 2014-01-22 | パナソニック液晶ディスプレイ株式会社 | 表示装置及びその製造方法 |
| KR102246529B1 (ko) | 2009-09-16 | 2021-04-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| KR101692954B1 (ko) * | 2010-05-17 | 2017-01-05 | 삼성디스플레이 주식회사 | 유기 발광 디스플레이 장치 및 그 제조 방법 |
| KR101710179B1 (ko) * | 2010-06-03 | 2017-02-27 | 삼성디스플레이 주식회사 | 평판 표시 장치 및 그 제조 방법 |
| WO2012005524A2 (en) * | 2010-07-08 | 2012-01-12 | Lg Innotek Co., Ltd. | The printed circuit board and the method for manufacturing the same |
| KR101822563B1 (ko) * | 2010-12-08 | 2018-03-09 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 및 그 제조 방법 |
| JPWO2012124690A1 (ja) * | 2011-03-15 | 2014-07-24 | シャープ株式会社 | アクティブマトリクス基板およびアクティブマトリクス基板の製造方法 |
| TWI654762B (zh) | 2011-05-05 | 2019-03-21 | 日商半導體能源研究所股份有限公司 | 半導體裝置及其製造方法 |
| KR101833235B1 (ko) | 2011-07-14 | 2018-04-16 | 삼성디스플레이 주식회사 | 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법 |
| KR101875774B1 (ko) * | 2011-08-10 | 2018-07-09 | 삼성디스플레이 주식회사 | 유기발광표시장치 및 그 제조 방법 |
| US8969111B2 (en) * | 2011-09-26 | 2015-03-03 | Sharp Kabushiki Kaisha | Method for manufacturing display device |
| JP2013080040A (ja) | 2011-10-03 | 2013-05-02 | Seiko Epson Corp | 電気光学装置、電気光学装置の製造方法、及び電子機器 |
| KR102015986B1 (ko) * | 2012-01-06 | 2019-08-30 | 삼성디스플레이 주식회사 | 유기발광 표시장치 |
| CN102738171A (zh) * | 2012-06-15 | 2012-10-17 | 深圳市华星光电技术有限公司 | 显示面板及其制造方法 |
| KR101739636B1 (ko) | 2012-06-15 | 2017-05-24 | 소니 주식회사 | 표시 장치, 반도체 장치 및 표시 장치의 제조 방법 |
| US20150277168A1 (en) * | 2012-11-21 | 2015-10-01 | Sharp Kabushiki Kaisha | Display device |
| WO2014103900A1 (en) * | 2012-12-25 | 2014-07-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| TWI607510B (zh) | 2012-12-28 | 2017-12-01 | 半導體能源研究所股份有限公司 | 半導體裝置及半導體裝置的製造方法 |
| KR102639256B1 (ko) * | 2012-12-28 | 2024-02-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 및 반도체 장치의 제작 방법 |
| CN103928469B (zh) * | 2013-04-23 | 2016-12-28 | 上海天马微电子有限公司 | 一种tft阵列基板及其制造方法、显示面板 |
| KR102244553B1 (ko) | 2013-08-23 | 2021-04-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 용량 소자 및 반도체 장치 |
| CN103456742B (zh) | 2013-08-27 | 2017-02-15 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法、显示装置 |
| JP6556998B2 (ja) * | 2013-11-28 | 2019-08-07 | 株式会社半導体エネルギー研究所 | 表示装置 |
| KR102124025B1 (ko) | 2013-12-23 | 2020-06-17 | 엘지디스플레이 주식회사 | 유기발광다이오드 표시장치 및 그 제조방법 |
| US9443876B2 (en) | 2014-02-05 | 2016-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, and the display module |
| CN105336742A (zh) * | 2014-07-03 | 2016-02-17 | 上海和辉光电有限公司 | 多晶硅显示基板及其制造方法 |
| US20160086960A1 (en) * | 2014-09-22 | 2016-03-24 | Texas Instruments Incorporated | Low-Temperature Passivation of Ferroelectric Integrated Circuits for Enhanced Polarization Performance |
| CN104538354B (zh) * | 2014-12-31 | 2018-01-09 | 深圳市华星光电技术有限公司 | 一种ltps tft像素单元及其制造方法 |
| KR102367245B1 (ko) * | 2015-07-21 | 2022-02-25 | 삼성디스플레이 주식회사 | 표시 장치 및 그 제조 방법 |
| KR102349280B1 (ko) | 2017-08-08 | 2022-01-11 | 삼성디스플레이 주식회사 | 박막 트랜지스터 어레이 기판, 디스플레이 장치 및 이의 제조 방법 |
| DE102019116103B4 (de) * | 2019-06-13 | 2021-04-22 | Notion Systems GmbH | Verfahren zum Beschriften einer Leiterplatte durch Erzeugen von Schattierungen in einer funktionalen Lackschicht |
| CN111029344A (zh) * | 2019-11-19 | 2020-04-17 | 深圳市华星光电半导体显示技术有限公司 | 一种阵列基板及其制备方法 |
| KR102651257B1 (ko) * | 2019-12-31 | 2024-03-26 | 엘지디스플레이 주식회사 | 표시장치 |
| CN111384066B (zh) * | 2020-03-19 | 2022-03-08 | 京东方科技集团股份有限公司 | 阵列基板、显示装置 |
| KR20210157928A (ko) * | 2020-06-22 | 2021-12-30 | 삼성디스플레이 주식회사 | 표시 장치 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2625268B2 (ja) * | 1991-03-19 | 1997-07-02 | シャープ株式会社 | アクティブマトリクス基板 |
| JP3084981B2 (ja) * | 1992-11-20 | 2000-09-04 | セイコーエプソン株式会社 | 液晶表示装置及びその製造方法 |
| JP3658849B2 (ja) * | 1996-03-29 | 2005-06-08 | セイコーエプソン株式会社 | 液晶表示素子及びその製造方法 |
| JP4162310B2 (ja) * | 1998-10-23 | 2008-10-08 | 東芝松下ディスプレイテクノロジー株式会社 | 平面表示装置およびその製造方法 |
| JP3141860B2 (ja) * | 1998-10-28 | 2001-03-07 | ソニー株式会社 | 液晶表示装置の製造方法 |
| KR20020002089A (ko) * | 2000-06-29 | 2002-01-09 | 주식회사 현대 디스플레이 테크놀로지 | 고개구율 액정 표시 소자의 제조방법 |
| JP4306142B2 (ja) * | 2001-04-24 | 2009-07-29 | 株式会社日立製作所 | 画像表示装置及びその製造方法 |
| JP3964223B2 (ja) * | 2002-02-15 | 2007-08-22 | シャープ株式会社 | 薄膜トランジスタ装置 |
| JP4441299B2 (ja) * | 2004-03-25 | 2010-03-31 | 株式会社 日立ディスプレイズ | 表示装置の製造方法 |
| JP2006276118A (ja) * | 2005-03-28 | 2006-10-12 | Seiko Epson Corp | 電気光学装置及びその製造方法、並びに電子機器 |
| JP4716782B2 (ja) * | 2005-05-24 | 2011-07-06 | シャープ株式会社 | 液晶表示装置及びその製造方法 |
-
2007
- 2007-04-27 JP JP2007120168A patent/JP5044273B2/ja active Active
-
2008
- 2008-04-22 US US12/107,431 patent/US20080265254A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20080265254A1 (en) | 2008-10-30 |
| JP2008275937A (ja) | 2008-11-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5044273B2 (ja) | 薄膜トランジスタアレイ基板、その製造方法、及び表示装置 | |
| JP4872591B2 (ja) | Ｔｆｔ基板とその製法、ならびに該ｔｆｔ基板を備えた表示装置 | |
| US7602452B2 (en) | Liquid crystal display device and method for manufacturing the same | |
| JP4967631B2 (ja) | 表示装置 | |
| TWI418038B (zh) | 顯示裝置 | |
| JP3964223B2 (ja) | 薄膜トランジスタ装置 | |
| US20090225251A1 (en) | Liquid Crystal Display Device | |
| JP5384088B2 (ja) | 表示装置 | |
| JP2008112136A (ja) | 表示装置及びその製造方法 | |
| JP5266645B2 (ja) | 薄膜トランジスタと該薄膜トランジスタを用いた表示装置 | |
| JP5026019B2 (ja) | 薄膜トランジスタ基板、薄膜トランジスタの製造方法、及び表示装置 | |
| WO2009081633A1 (ja) | アクティブマトリクス基板、これを備えた液晶表示装置、及びアクティブマトリクス基板の製造方法 | |
| JP5324758B2 (ja) | 薄膜トランジスタ、表示装置、およびその製造方法 | |
| JP5221082B2 (ja) | Ｔｆｔ基板 | |
| WO2012073942A1 (ja) | 半導体装置およびその製造方法 | |
| US7960728B2 (en) | Method of manufacturing TFT substrate and TFT substrate | |
| JP2008263128A (ja) | 薄膜トランジスタアレイ基板、その製造方法、及び表示装置 | |
| JP2007324534A (ja) | 薄膜トランジスタ基板、及びその製造方法 | |
| JP2009210681A (ja) | 表示装置及びその製造方法 | |
| JP3206597B2 (ja) | アクティブマトリクス基板 | |
| JP2009003328A (ja) | 表示装置及びその製造方法 | |
| JP2009224396A (ja) | 薄膜トランジスタ基板、およびその製造方法、並びに表示装置 | |
| JP2008122504A (ja) | 表示装置とその製造方法 | |
| JP2008198772A (ja) | 薄膜トランジスタアレイ基板、その製造方法、及び表示装置 | |
| JP2009122342A (ja) | 液晶表示装置、及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100329 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120127 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120207 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120316 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120703 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120713 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 5044273 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150720 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |