JP2625268B2 - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
- Publication number
- JP2625268B2 JP2625268B2 JP5502691A JP5502691A JP2625268B2 JP 2625268 B2 JP2625268 B2 JP 2625268B2 JP 5502691 A JP5502691 A JP 5502691A JP 5502691 A JP5502691 A JP 5502691A JP 2625268 B2 JP2625268 B2 JP 2625268B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- insulating film
- active matrix
- interlayer insulating
- contact hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【０００１】
【産業上の利用分野】本発明は、スイッチング素子とし
て薄膜トランジスタ（以下「ＴＦＴ」という）を有し、
液晶等の表示媒体と組み合わせて表示装置を構成するた
めの、アクティブマトリクス基板に関する。
て薄膜トランジスタ（以下「ＴＦＴ」という）を有し、
液晶等の表示媒体と組み合わせて表示装置を構成するた
めの、アクティブマトリクス基板に関する。
【０００２】
【従来の技術】近年、液晶等を表示媒体として用いたア
クティブマトリクス表示装置が、活発に研究されてい
る。中でも、液晶を用いたアクティブマトリクス型の表
示装置は、平面ディスプレイとして研究され、その成果
も着実に上がっている。
クティブマトリクス表示装置が、活発に研究されてい
る。中でも、液晶を用いたアクティブマトリクス型の表
示装置は、平面ディスプレイとして研究され、その成果
も着実に上がっている。
【０００３】このようなアクティブマトリクス表示装置
は、絵素電極、ＴＦＴ等が形成されたアクティブマトリ
クス基板と、対向電極が形成された対向基板と、これら
の間に封入された液晶層とによって構成されている。ア
クティブマトリクス表示装置の研究に於いては、欠陥の
ない画面を得ることが大きな課題となっている。欠陥の
ない画面を有する表示装置を作製するためには、アクテ
ィブマトリクス基板上のＴＦＴと絵素電極との電気的接
続を、確実に行うことが非常に重要である。
は、絵素電極、ＴＦＴ等が形成されたアクティブマトリ
クス基板と、対向電極が形成された対向基板と、これら
の間に封入された液晶層とによって構成されている。ア
クティブマトリクス表示装置の研究に於いては、欠陥の
ない画面を得ることが大きな課題となっている。欠陥の
ない画面を有する表示装置を作製するためには、アクテ
ィブマトリクス基板上のＴＦＴと絵素電極との電気的接
続を、確実に行うことが非常に重要である。
【０００４】図３に従来のアクティブマトリクス基板の
ＴＦＴ近傍の断面図を示す。この表示装置では、ガラス
基板１１上に、チャネル層１２ａ、１２ｂ、ソース電極
２３及びドレイン電極２４からなる多結晶シリコン薄膜
３０が形成されている。多結晶シリコン薄膜３０上に
は、ゲート絶縁膜１３が形成されている。多結晶シリコ
ン薄膜３０のチャネル層１２ａ及び１２ｂ以外の部分に
はイオン注入法によるドーピングが行われ、それらの抵
抗が低減されている。
ＴＦＴ近傍の断面図を示す。この表示装置では、ガラス
基板１１上に、チャネル層１２ａ、１２ｂ、ソース電極
２３及びドレイン電極２４からなる多結晶シリコン薄膜
３０が形成されている。多結晶シリコン薄膜３０上に
は、ゲート絶縁膜１３が形成されている。多結晶シリコ
ン薄膜３０のチャネル層１２ａ及び１２ｂ以外の部分に
はイオン注入法によるドーピングが行われ、それらの抵
抗が低減されている。
【０００５】ゲート絶縁膜１３上には、ｎ+又はｐ+型の
多結晶シリコンによって、ゲート電極３ａ及び３ｂが形
成されている。この表示装置では２個のＴＦＴ２５ａ及
び２５ｂが形成されている。
多結晶シリコンによって、ゲート電極３ａ及び３ｂが形
成されている。この表示装置では２個のＴＦＴ２５ａ及
び２５ｂが形成されている。
【０００６】ゲート電極３ａ及び３ｂを覆って基板１１
上の全面には、第１層間絶縁膜１４が形成されている。
第１層間絶縁膜１４には、スルーホール７ａが形成さ
れ、スルーホール７ａ上にはソースバス配線２が形成さ
れている。ソースバス配線２はスルーホール７ａを介し
てＴＦＴ２５ａのソース電極２３に接続されている。第
１層間絶縁膜１４上の全面には第２層間絶縁膜１７が形
成され、第１及び第２層間絶縁膜を貫いてコンタクトホ
ール７ｂが形成されている。第２層間絶縁膜１７上に
は、ＩＴＯから成る絵素電極４がパターン形成されてい
る。絵素電極４はコンタクトホール７ｂを介して、ＴＦ
Ｔ２５ｂのドレイン電極２４に接続されている。
上の全面には、第１層間絶縁膜１４が形成されている。
第１層間絶縁膜１４には、スルーホール７ａが形成さ
れ、スルーホール７ａ上にはソースバス配線２が形成さ
れている。ソースバス配線２はスルーホール７ａを介し
てＴＦＴ２５ａのソース電極２３に接続されている。第
１層間絶縁膜１４上の全面には第２層間絶縁膜１７が形
成され、第１及び第２層間絶縁膜を貫いてコンタクトホ
ール７ｂが形成されている。第２層間絶縁膜１７上に
は、ＩＴＯから成る絵素電極４がパターン形成されてい
る。絵素電極４はコンタクトホール７ｂを介して、ＴＦ
Ｔ２５ｂのドレイン電極２４に接続されている。
【０００７】
【発明が解決しようとする課題】図３の基板では、ゲー
ト絶縁膜１３の厚さは１００ｎｍ、第１及び第２層間絶
縁膜１４、１６の合計の層厚は１３００ｎｍに設定され
ている。従って、ドレイン電極２４と絵素電極４とを接
続するために設けられたコンタクトホール７ｂの深さは
１４００ｎｍとなる。この基板ではコンタクトホール７
ｂは絵素電極４を構成するＩＴＯによってのみ埋められ
る。ところが、絵素電極２４を作製するためのＩＴＯ膜
の層厚は通常１００ｎｍと小さいため、絵素電極４を構
成するＩＴＯをコンタクトホール７ｂ上に形成するだけ
では、絵素電極４をドレイン電極２４に電気的に確実に
接続した状態で形成することができない場合がある。こ
のような絵素電極４とドレイン電極２４との接続不良
は、表示画面上に現れる点欠陥の大きな原因の一つとな
っている。
ト絶縁膜１３の厚さは１００ｎｍ、第１及び第２層間絶
縁膜１４、１６の合計の層厚は１３００ｎｍに設定され
ている。従って、ドレイン電極２４と絵素電極４とを接
続するために設けられたコンタクトホール７ｂの深さは
１４００ｎｍとなる。この基板ではコンタクトホール７
ｂは絵素電極４を構成するＩＴＯによってのみ埋められ
る。ところが、絵素電極２４を作製するためのＩＴＯ膜
の層厚は通常１００ｎｍと小さいため、絵素電極４を構
成するＩＴＯをコンタクトホール７ｂ上に形成するだけ
では、絵素電極４をドレイン電極２４に電気的に確実に
接続した状態で形成することができない場合がある。こ
のような絵素電極４とドレイン電極２４との接続不良
は、表示画面上に現れる点欠陥の大きな原因の一つとな
っている。
【０００８】また、特に高精細な表示を行う表示装置に
用いられるアクティブマトリクス基板では、絵素電極４
の面積が非常に小さくなるため、絵素電極４と対向基板
上の対向電極（図示せず）との間に形成されるコンデン
サの容量が小さくなり、映像信号を必要な時間保持でき
ない。この容量不足を補うため、ドレイン電極２４には
ドレイン電極２４と同じ材料からなる電極が形成され、
この電極と付加容量共通電極との間に付加容量が形成さ
れる。ところが、付加容量を設けると絵素電極４の表示
に寄与する部分の面積が小さくなり、表示画面の開口率
が小さくなるという問題点が生じる。
用いられるアクティブマトリクス基板では、絵素電極４
の面積が非常に小さくなるため、絵素電極４と対向基板
上の対向電極（図示せず）との間に形成されるコンデン
サの容量が小さくなり、映像信号を必要な時間保持でき
ない。この容量不足を補うため、ドレイン電極２４には
ドレイン電極２４と同じ材料からなる電極が形成され、
この電極と付加容量共通電極との間に付加容量が形成さ
れる。ところが、付加容量を設けると絵素電極４の表示
に寄与する部分の面積が小さくなり、表示画面の開口率
が小さくなるという問題点が生じる。
【０００９】本発明はこのような問題点を解決するもの
であり、本発明の目的は、ドレイン電極と絵素電極との
接続不良の発生が低減され、しかも、映像信号を保持す
るための付加容量の占める部分の面積が小さいアクティ
ブマトリクス基板を提供することである。
であり、本発明の目的は、ドレイン電極と絵素電極との
接続不良の発生が低減され、しかも、映像信号を保持す
るための付加容量の占める部分の面積が小さいアクティ
ブマトリクス基板を提供することである。
【００１０】
【課題を解決するための手段】本発明のアクティブマト
リクス基板は、絶縁性基板と、該絶縁性基板上に形成さ
れた、ドレイン電極を有する薄膜トランジスタと、該ド
レイン電極を覆う少なくとも第１及び第２の層間絶縁膜
と、該ドレイン電極上の該第１層間絶縁膜に形成された
第１コンタクトホールと、該第１層間絶縁膜上に形成さ
れ、該第１コンタクトホールを介して該ドレイン電極に
電気的に接続された金属層と、該金属層上の第２層間絶
縁膜に形成された第２コンタクトホールと、該第２層間
絶縁膜上に形成され、該第２コンタクトホールを介して
該金属層に電気的に接続された絵素電極と、を備えてお
り、そのことによって上記目的が達成される。
リクス基板は、絶縁性基板と、該絶縁性基板上に形成さ
れた、ドレイン電極を有する薄膜トランジスタと、該ド
レイン電極を覆う少なくとも第１及び第２の層間絶縁膜
と、該ドレイン電極上の該第１層間絶縁膜に形成された
第１コンタクトホールと、該第１層間絶縁膜上に形成さ
れ、該第１コンタクトホールを介して該ドレイン電極に
電気的に接続された金属層と、該金属層上の第２層間絶
縁膜に形成された第２コンタクトホールと、該第２層間
絶縁膜上に形成され、該第２コンタクトホールを介して
該金属層に電気的に接続された絵素電極と、を備えてお
り、そのことによって上記目的が達成される。
【００１１】また、前記金属層に対向する付加容量電極
を更に有し、該付加容量用電極と前記金属層との間に付
加容量が形成されている構成とすることもできる。
を更に有し、該付加容量用電極と前記金属層との間に付
加容量が形成されている構成とすることもできる。
【００１２】
【作用】本発明のアクティブマトリクス基板では、ドレ
イン電極上に少なくとも２層の層間絶縁膜が形成されて
いる。ドレイン電極と金属層とは第１層間絶縁膜に形成
された第１コンタクトホールを埋める金属層を構成する
金属を介して接続される。金属層と絵素電極とは第２層
間絶縁膜に形成された第２コンタクトホールを埋める絵
素電極を構成する透明導電材料を介して接続される。従
って、ドレイン電極と絵素電極とは金属層を介して電気
的に接続され、絵素電極とドレイン電極との接続不良の
発生は低減される。
イン電極上に少なくとも２層の層間絶縁膜が形成されて
いる。ドレイン電極と金属層とは第１層間絶縁膜に形成
された第１コンタクトホールを埋める金属層を構成する
金属を介して接続される。金属層と絵素電極とは第２層
間絶縁膜に形成された第２コンタクトホールを埋める絵
素電極を構成する透明導電材料を介して接続される。従
って、ドレイン電極と絵素電極とは金属層を介して電気
的に接続され、絵素電極とドレイン電極との接続不良の
発生は低減される。
【００１３】また、金属層を所定の大きさとし、この金
属層に対向する付加容量電極を設ければ、金属層と付加
容量電極との間に付加容量を構成することができる。ま
た、容量を補った付加容量部のＳｉＯ2を薄膜化するこ
とも可能である。この構成によれば、付加容量の面積を
小さくすることができる。
属層に対向する付加容量電極を設ければ、金属層と付加
容量電極との間に付加容量を構成することができる。ま
た、容量を補った付加容量部のＳｉＯ2を薄膜化するこ
とも可能である。この構成によれば、付加容量の面積を
小さくすることができる。
【００１４】
【実施例】本発明の実施例について以下に説明する。図
２に、本発明のアクティブマトリクス基板を用いた、ア
クティブマトリクス表示装置の基本的構造の模式図を示
す。この表示装置では、駆動回路とＴＦＴアレイとが同
一基板上に形成されている。基板１１上に、ゲート駆動
回路５４、ソース駆動回路５５、及びＴＦＴアレイ部５
３が形成されている。ＴＦＴアレイ部５３には、ゲート
駆動回路５４から延びる多数の平行するゲートバス配線
１が配設されている。ソース駆動回路５５からは多数の
ソースバス配線２が、ゲートバス配線１に直交して配設
されている。更に、ソースバス配線２に平行して、付加
容量配線８が配設されている。
２に、本発明のアクティブマトリクス基板を用いた、ア
クティブマトリクス表示装置の基本的構造の模式図を示
す。この表示装置では、駆動回路とＴＦＴアレイとが同
一基板上に形成されている。基板１１上に、ゲート駆動
回路５４、ソース駆動回路５５、及びＴＦＴアレイ部５
３が形成されている。ＴＦＴアレイ部５３には、ゲート
駆動回路５４から延びる多数の平行するゲートバス配線
１が配設されている。ソース駆動回路５５からは多数の
ソースバス配線２が、ゲートバス配線１に直交して配設
されている。更に、ソースバス配線２に平行して、付加
容量配線８が配設されている。
【００１５】ソースバス配線２と、ゲートバス配線１、
１と、付加容量配線８とに囲まれた領域には、ＴＦＴ２
５、絵素５７、及び付加容量２７が設けられている。Ｔ
ＦＴ２５のゲート電極はゲートバス配線１に接続され、
ソース電極はソースバス配線２に接続されている。ＴＦ
Ｔ２５のドレイン電極に接続された絵素電極と対向基板
上の対向電極との間に液晶が封入され、絵素５７が構成
されている。絵素５７は電気的には容量と等価であり、
絵素５７に書き込まれた信号を保持する作用を有する。
また、ＴＦＴ２５のドレイン電極と付加容量配線８との
間には、絵素５７に書き込まれた映像信号を保持するた
めの付加容量２７が形成されている。付加容量配線８
は、対向電極と同じ電位の電極に接続されている。
１と、付加容量配線８とに囲まれた領域には、ＴＦＴ２
５、絵素５７、及び付加容量２７が設けられている。Ｔ
ＦＴ２５のゲート電極はゲートバス配線１に接続され、
ソース電極はソースバス配線２に接続されている。ＴＦ
Ｔ２５のドレイン電極に接続された絵素電極と対向基板
上の対向電極との間に液晶が封入され、絵素５７が構成
されている。絵素５７は電気的には容量と等価であり、
絵素５７に書き込まれた信号を保持する作用を有する。
また、ＴＦＴ２５のドレイン電極と付加容量配線８との
間には、絵素５７に書き込まれた映像信号を保持するた
めの付加容量２７が形成されている。付加容量配線８
は、対向電極と同じ電位の電極に接続されている。
【００１６】図１（ａ）に、本実施例のアクティブマト
リクス基板のＴＦＴ近傍の断面図を示す。また、本実施
例の付加容量近傍の断面図を図１（ｂ）に示す。本実施
例を製造工程に従って説明する。ガラス、石英等の透明
絶縁性基板１１上の全面に、多結晶シリコン薄膜をＣＶ
Ｄ法によって形成した。次に、ＣＶＤ法、スパッタリン
グ法、又はこの多結晶シリコン薄膜３０上面の熱酸化に
よりゲート絶縁膜１３を形成した。ゲート絶縁膜１３の
厚さは１００ｎｍである。また、多結晶シリコン薄膜３
０の層厚は、４０〜８０ｎｍである。
リクス基板のＴＦＴ近傍の断面図を示す。また、本実施
例の付加容量近傍の断面図を図１（ｂ）に示す。本実施
例を製造工程に従って説明する。ガラス、石英等の透明
絶縁性基板１１上の全面に、多結晶シリコン薄膜をＣＶ
Ｄ法によって形成した。次に、ＣＶＤ法、スパッタリン
グ法、又はこの多結晶シリコン薄膜３０上面の熱酸化に
よりゲート絶縁膜１３を形成した。ゲート絶縁膜１３の
厚さは１００ｎｍである。また、多結晶シリコン薄膜３
０の層厚は、４０〜８０ｎｍである。
【００１７】次に、上記多結晶シリコン薄膜３０及びゲ
ート絶縁膜１３のパターニングを行い、チャネル層１２
ａ、１２ｂ、ソース電極２３、ドレイン電極２４及び容
量用下部電極５を形成した。上述のゲート絶縁膜１３の
形成をチャネル層１２ａ、１２ｂ、容量用下部電極５等
のパターン形成の後に行ってもよい。また、ゲート絶縁
膜１３の形成前に、多結晶シリコン薄膜の結晶性を高め
るため、レーザアニール、窒素雰囲気中でのアニール等
の処理を行うことも可能である。次に、容量用下部電極
５の部分にイオン注入を行い、低抵抗の容量用下部電極
５を得た。
ート絶縁膜１３のパターニングを行い、チャネル層１２
ａ、１２ｂ、ソース電極２３、ドレイン電極２４及び容
量用下部電極５を形成した。上述のゲート絶縁膜１３の
形成をチャネル層１２ａ、１２ｂ、容量用下部電極５等
のパターン形成の後に行ってもよい。また、ゲート絶縁
膜１３の形成前に、多結晶シリコン薄膜の結晶性を高め
るため、レーザアニール、窒素雰囲気中でのアニール等
の処理を行うことも可能である。次に、容量用下部電極
５の部分にイオン注入を行い、低抵抗の容量用下部電極
５を得た。
【００１８】次に、後にゲートバス配線１（図２）、ゲ
ート電極３ａ及び３ｂ、並びに付加容量電極６となる多
結晶シリコン層をＣＶＤ法によって４５０ｎｍの厚さに
形成し、ドーピングを行った。これにより、低抵抗の多
結晶シリコン層が得られた。その後、低抵抗多結晶シリ
コン層のパターニングによって、ゲートバス配線１、２
つのゲート電極３ａ及び３ｂ、並びに付加容量電極６を
形成した。付加容量電極６は、表示装置として完成した
後は対向基板上の対向電極と同じ電位の電極に接続され
る。ゲート電極３ａ及び３ｂをマスクとし、且つ、フォ
トリソグラフィ法によって形成されたレジストをマスク
として、ゲート電極３ａ及び３ｂの下方以外の多結晶シ
リコン薄膜３０の部分にイオン注入を行った。これによ
り、ＴＦＴ２５ａ及び２５ｂのソース電極２３及びドレ
イン電極２４が形成される。尚、本実施例ではＴＦＴ２
５は２つのＴＦＴ２５ａ及び２５ｂからなる。
ート電極３ａ及び３ｂ、並びに付加容量電極６となる多
結晶シリコン層をＣＶＤ法によって４５０ｎｍの厚さに
形成し、ドーピングを行った。これにより、低抵抗の多
結晶シリコン層が得られた。その後、低抵抗多結晶シリ
コン層のパターニングによって、ゲートバス配線１、２
つのゲート電極３ａ及び３ｂ、並びに付加容量電極６を
形成した。付加容量電極６は、表示装置として完成した
後は対向基板上の対向電極と同じ電位の電極に接続され
る。ゲート電極３ａ及び３ｂをマスクとし、且つ、フォ
トリソグラフィ法によって形成されたレジストをマスク
として、ゲート電極３ａ及び３ｂの下方以外の多結晶シ
リコン薄膜３０の部分にイオン注入を行った。これによ
り、ＴＦＴ２５ａ及び２５ｂのソース電極２３及びドレ
イン電極２４が形成される。尚、本実施例ではＴＦＴ２
５は２つのＴＦＴ２５ａ及び２５ｂからなる。
【００１９】この基板上の全面に、ＣＶＤ法によって７
００nmの厚さで第１層間絶縁膜１４を形成した。次に、
図１（ａ）に示すように、スルーホール７及び第１コン
タクトホール９ａを形成した。次に、信号線として機能
するソースバス配線２（図２）と金属層１０とを、Ａｌ
等の低抵抗の金属を用いて同時に形成した。金属層１０
の層厚は６００ｎｍである。ソースバス配線２はスルー
ホール７上を通るように形成される。従って、ソースバ
ス配線２はスルーホール７を介してソース電極２３に接
続されることになる。また、金属層１０は第１コンタク
トホール９ａを埋めるように形成される。従って、金属
層１０とドレイン電極２４とは第１コンタクトホール９
ａを介して電気的に接続される。また、本実施例では図
１（ｂ）に示すように、付加容量電極６と対向するよう
に形成され、付加容量電極６と金属層１０との間にも付
加容量２７が形成されている。
００nmの厚さで第１層間絶縁膜１４を形成した。次に、
図１（ａ）に示すように、スルーホール７及び第１コン
タクトホール９ａを形成した。次に、信号線として機能
するソースバス配線２（図２）と金属層１０とを、Ａｌ
等の低抵抗の金属を用いて同時に形成した。金属層１０
の層厚は６００ｎｍである。ソースバス配線２はスルー
ホール７上を通るように形成される。従って、ソースバ
ス配線２はスルーホール７を介してソース電極２３に接
続されることになる。また、金属層１０は第１コンタク
トホール９ａを埋めるように形成される。従って、金属
層１０とドレイン電極２４とは第１コンタクトホール９
ａを介して電気的に接続される。また、本実施例では図
１（ｂ）に示すように、付加容量電極６と対向するよう
に形成され、付加容量電極６と金属層１０との間にも付
加容量２７が形成されている。
【００２０】次に、この基板上の全面に、ＣＶＤ法によ
って第２層間絶縁膜１７を６００ｎｍの厚さに形成し
た。次に、第２層間絶縁膜１７に第２コンタクトホール
９ｂを形成した。図１（ａ）に示すように、コンタクト
ホール９ｂは第２層間絶縁膜１７を貫いて金属層１０上
に形成されている。更に、層厚１００ｎｍのＩＴＯから
成る絵素電極４をパターン形成した。１図（ａ）に示す
ように、絵素電極４はコンタクトホール９ｂ上にも形成
されるので、絵素電極４はコンタクトホール９ｂを介し
て金属層１０に電気的に接続される。金属層１０はドレ
イン電極２４に接続されているので、絵素電極４は金属
層１０を介してドレイン電極２４に電気的に接続される
ことになる。
って第２層間絶縁膜１７を６００ｎｍの厚さに形成し
た。次に、第２層間絶縁膜１７に第２コンタクトホール
９ｂを形成した。図１（ａ）に示すように、コンタクト
ホール９ｂは第２層間絶縁膜１７を貫いて金属層１０上
に形成されている。更に、層厚１００ｎｍのＩＴＯから
成る絵素電極４をパターン形成した。１図（ａ）に示す
ように、絵素電極４はコンタクトホール９ｂ上にも形成
されるので、絵素電極４はコンタクトホール９ｂを介し
て金属層１０に電気的に接続される。金属層１０はドレ
イン電極２４に接続されているので、絵素電極４は金属
層１０を介してドレイン電極２４に電気的に接続される
ことになる。
【００２１】本実施例では第１層間絶縁膜１４に形成さ
れている第１コンタクトホール９ａが金属層１０を構成
する金属によって埋められ、更に第２層間絶縁膜１７に
形成されている第２コンタクトホール９ｂが絵素電極４
を構成するＩＴＯによって埋められている。従って、絵
素電極４とドレイン電極２４とは、ＩＴＯ及び金属によ
って電気的に接続されることになるので、これらの間の
接続不良の発生が低減されている。
れている第１コンタクトホール９ａが金属層１０を構成
する金属によって埋められ、更に第２層間絶縁膜１７に
形成されている第２コンタクトホール９ｂが絵素電極４
を構成するＩＴＯによって埋められている。従って、絵
素電極４とドレイン電極２４とは、ＩＴＯ及び金属によ
って電気的に接続されることになるので、これらの間の
接続不良の発生が低減されている。
【００２２】また、付加容量２７は、容量用下部電極５
と付加容量電極６からなる容量と、金属層１０と付加容
量電極６からなる容量とによって構成される。従って、
従来の付加容量に比べ、小さな面積で必要な容量値を得
ることができ、表示画面の開口率を向上させることがで
きる。
と付加容量電極６からなる容量と、金属層１０と付加容
量電極６からなる容量とによって構成される。従って、
従来の付加容量に比べ、小さな面積で必要な容量値を得
ることができ、表示画面の開口率を向上させることがで
きる。
【００２３】
【発明の効果】本発明のアクティブマトリクス基板で
は、絵素電極とＴＦＴのドレイン電極との接続不良が低
減されているので、アクティブマトリクス基板の歩留り
が向上する。また、本発明のアクティブマトリクス基板
は、小さな面積で大きな容量値の付加容量を有している
ので、この基板を用いた表示装置の画面の開口率を向上
させることができ、画像品位の向上に寄与することがで
きる。
は、絵素電極とＴＦＴのドレイン電極との接続不良が低
減されているので、アクティブマトリクス基板の歩留り
が向上する。また、本発明のアクティブマトリクス基板
は、小さな面積で大きな容量値の付加容量を有している
ので、この基板を用いた表示装置の画面の開口率を向上
させることができ、画像品位の向上に寄与することがで
きる。
【図１】（ａ）は本発明のアクティブマトリクス基板に
於ける、薄膜トランジスタの近傍の断面図である。 （ｂ）は本発明のアクティブマトリクス基板に於ける、
付加容量の近傍の断面図である。
於ける、薄膜トランジスタの近傍の断面図である。 （ｂ）は本発明のアクティブマトリクス基板に於ける、
付加容量の近傍の断面図である。
【図２】本発明のアクティブマトリクス基板を用いたア
クティブマトリクス表示装置の概略構成を示す図であ
る。
クティブマトリクス表示装置の概略構成を示す図であ
る。
【図３】従来のアクティブマトリクス基板に於ける、薄
膜トランジスタの近傍の断面図である。
膜トランジスタの近傍の断面図である。
１ ゲートバス配線 ２ ソースバス配線 ３ａ，３ｂ ゲート電極 ５ 容量用下部電極 ６ 付加容量電極 ７ スルーホール ８ 付加容量配線 ９ａ 第１コンタクトホール ９ｂ 第２コンタクトホール １０ 金属層 １１ 絶縁性基板 １２ａ，１２ｂ チャネル層 １３ ゲート絶縁膜 １４ 第１層間絶縁膜 １７ 第２層間絶縁膜 ２５ａ，２５ｂ ＴＦＴ ３０ 多結晶シリコン薄膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−121886（ＪＰ，Ａ) 特開 平２−44316（ＪＰ，Ａ) 特開 平３−12637（ＪＰ，Ａ) 特開 平３−126921（ＪＰ，Ａ)
Claims (2)
- 【請求項１】絶縁性基板と、該絶縁性基板上に形成され
た、ドレイン電極を有する薄膜トランジスタと、該ドレ
イン電極を覆う少なくとも第１及び第２の層間絶縁膜
と、該ドレイン電極上の該第１層間絶縁膜に形成された
第１コンタクトホールと、該第１層間絶縁膜上に形成さ
れ、該第１コンタクトホールを介して該ドレイン電極に
電気的に接続された金属層と、該金属層上の第２層間絶
縁膜に形成された第２コンタクトホールと、該第２層間
絶縁膜上に形成され、該第２コンタクトホールを介して
該金属層に電気的に接続された絵素電極と、を備えたア
クティブマトリクス基板。 - 【請求項２】前記金属層に対向する付加容量電極を更に
有し、該付加容量用電極と前記金属層との間に付加容量
が形成されている請求項１に記載のアクティブマトリク
ス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5502691A JP2625268B2 (ja) | 1991-03-19 | 1991-03-19 | アクティブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5502691A JP2625268B2 (ja) | 1991-03-19 | 1991-03-19 | アクティブマトリクス基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04291240A JPH04291240A (ja) | 1992-10-15 |
| JP2625268B2 true JP2625268B2 (ja) | 1997-07-02 |
Family
ID=12987159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5502691A Expired - Lifetime JP2625268B2 (ja) | 1991-03-19 | 1991-03-19 | アクティブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2625268B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7262128B2 (en) | 2003-07-30 | 2007-08-28 | Seiko Epson Corporation | Method of forming multilayer interconnection structure, and manufacturing method for multilayer wiring boards |
| US7728915B2 (en) | 2006-10-31 | 2010-06-01 | Au Optronics Corp. | Pixel structure and pixel structure of display apparatus |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7253437B2 (en) | 1990-12-25 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device having a thin film transistor |
| EP0499979A3 (en) | 1991-02-16 | 1993-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
| JP3059915B2 (ja) * | 1994-09-29 | 2000-07-04 | 三洋電機株式会社 | 表示装置および表示装置の製造方法 |
| US5641974A (en) * | 1995-06-06 | 1997-06-24 | Ois Optical Imaging Systems, Inc. | LCD with bus lines overlapped by pixel electrodes and photo-imageable insulating layer therebetween |
| US6521913B1 (en) | 1998-11-26 | 2003-02-18 | Seiko Epson Corporation | Electro-optical device and electronic equipment |
| JP3399432B2 (ja) | 1999-02-26 | 2003-04-21 | セイコーエプソン株式会社 | 電気光学装置の製造方法及び電気光学装置 |
| JP2002040486A (ja) | 2000-05-19 | 2002-02-06 | Seiko Epson Corp | 電気光学装置、その製造方法および電子機器 |
| JP4617642B2 (ja) * | 2003-07-07 | 2011-01-26 | セイコーエプソン株式会社 | 配線基板の製造方法、及び電気光学装置の製造方法 |
| JP2005032769A (ja) | 2003-07-07 | 2005-02-03 | Seiko Epson Corp | 多層配線の形成方法、配線基板の製造方法、デバイスの製造方法 |
| KR100600878B1 (ko) * | 2004-06-29 | 2006-07-14 | 삼성에스디아이 주식회사 | 박막트랜지스터 및 그 제조방법 |
| US7675582B2 (en) | 2004-12-03 | 2010-03-09 | Au Optronics Corporation | Stacked storage capacitor structure for a thin film transistor liquid crystal display |
| JP2007199188A (ja) * | 2006-01-24 | 2007-08-09 | Seiko Epson Corp | 電気光学装置及びその製造方法並びに電子機器 |
| JP4187027B2 (ja) * | 2006-09-13 | 2008-11-26 | ソニー株式会社 | 表示装置 |
| JP5044273B2 (ja) * | 2007-04-27 | 2012-10-10 | 三菱電機株式会社 | 薄膜トランジスタアレイ基板、その製造方法、及び表示装置 |
| JP5176852B2 (ja) * | 2008-10-07 | 2013-04-03 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| KR101482627B1 (ko) * | 2010-06-07 | 2015-01-14 | 삼성디스플레이 주식회사 | 평판 표시 장치 및 그 제조 방법 |
| JP5685613B2 (ja) * | 2013-02-27 | 2015-03-18 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP5593435B2 (ja) * | 2013-12-23 | 2014-09-24 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5949580A (ja) * | 1982-09-14 | 1984-03-22 | 松下電器産業株式会社 | マトリクス表示パネルの製造方法 |
| JP2739158B2 (ja) * | 1986-11-11 | 1998-04-08 | セイコーエプソン株式会社 | 液晶表示装置 |
| JPH02245741A (ja) * | 1989-03-17 | 1990-10-01 | Matsushita Electric Ind Co Ltd | 反射型液晶表示デバイス |
-
1991
- 1991-03-19 JP JP5502691A patent/JP2625268B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7262128B2 (en) | 2003-07-30 | 2007-08-28 | Seiko Epson Corporation | Method of forming multilayer interconnection structure, and manufacturing method for multilayer wiring boards |
| US7728915B2 (en) | 2006-10-31 | 2010-06-01 | Au Optronics Corp. | Pixel structure and pixel structure of display apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04291240A (ja) | 1992-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2625268B2 (ja) | アクティブマトリクス基板 | |
| JP2800956B2 (ja) | アクティブマトリクス基板 | |
| US5166816A (en) | Liquid crystal display panel with reduced pixel defects | |
| JPH03288824A (ja) | アクティブマトリクス表示装置 | |
| JPH06160904A (ja) | 液晶表示装置とその製造方法 | |
| JPH1031235A (ja) | 液晶表示装置 | |
| JPH04163528A (ja) | アクティブマトリクス表示装置 | |
| JP2682997B2 (ja) | 補助容量付液晶表示装置及び補助容量付液晶表示装置の製造方法 | |
| JPH10319431A (ja) | 薄膜トランジスタアレイ基板 | |
| JP2900662B2 (ja) | 薄膜トランジスタアレイ | |
| JP3106566B2 (ja) | 液晶表示装置および製造方法 | |
| US5952675A (en) | Thin film transistor element array | |
| JPH10153793A (ja) | 液晶表示装置 | |
| JPH04336530A (ja) | 液晶ディスプレイ | |
| JP3064596B2 (ja) | 液晶パネルおよびその製造方法 | |
| JP3657371B2 (ja) | アクティブマトリクス型表示装置 | |
| JP2001021920A (ja) | 薄膜トランジスタ基板および液晶表示装置 | |
| JPH10133233A (ja) | アクティブマトリクス型表示回路およびその作製方法 | |
| JPH07113728B2 (ja) | アクティブマトリクス基板 | |
| JPH04265945A (ja) | アクティブマトリクス基板 | |
| JPH08213626A (ja) | 薄膜半導体装置及びその製造方法 | |
| JP2690067B2 (ja) | アクティブマトリクス基板 | |
| JP2003307725A (ja) | 液晶表示装置およびその製造方法 | |
| JPH0820643B2 (ja) | アクティブマトリクス表示装置 | |
| JP3035263B2 (ja) | 液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970224 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080411 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090411 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090411 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100411 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100411 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110411 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term |