JPH04291240A - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
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- 239000000758 substrate Substances 0.000 title claims abstract description 40
- 239000011159 matrix material Substances 0.000 title claims abstract description 27
- 239000010410 layer Substances 0.000 claims abstract description 48
- 239000010408 film Substances 0.000 claims abstract description 42
- 239000002184 metal Substances 0.000 claims abstract description 38
- 239000011229 interlayer Substances 0.000 claims abstract description 29
- 239000003990 capacitor Substances 0.000 claims abstract description 26
- 239000010409 thin film Substances 0.000 claims abstract description 21
- 238000009413 insulation Methods 0.000 abstract description 5
- 230000007547 defect Effects 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 1
- 239000013078 crystal Substances 0.000 abstract 1
- 229910052710 silicon Inorganic materials 0.000 abstract 1
- 239000010703 silicon Substances 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 14
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 101100214488 Solanum lycopersicum TFT2 gene Proteins 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
め要約のデータは記録されません。
Description
て薄膜トランジスタ(以下「TFT」という)を有し、
液晶等の表示媒体と組み合わせて表示装置を構成するた
めの、アクティブマトリクス基板に関する。
クティブマトリクス表示装置が、活発に研究されている
。中でも、液晶を用いたアクティブマトリクス型の表示
装置は、平面ディスプレイとして研究され、その成果も
着実に上がっている。
は、絵素電極、TFT等が形成されたアクティブマトリ
クス基板と、対向電極が形成された対向基板と、これら
の間に封入された液晶層とによって構成されている。ア
クティブマトリクス表示装置の研究に於いては、欠陥の
ない画面を得ることが大きな課題となっている。欠陥の
ない画面を有する表示装置を作製するためには、アクテ
ィブマトリクス基板上のTFTと絵素電極との電気的接
続を、確実に行うことが非常に重要である。
TFT近傍の断面図を示す。この表示装置では、ガラス
基板11上に、チャネル層12a、12b、ソース電極
23及びドレイン電極24からなる多結晶シリコン薄膜
30が形成されている。多結晶シリコン薄膜30上には
、ゲート絶縁膜13が形成されている。多結晶シリコン
薄膜30のチャネル層12a及び12b以外の部分には
イオン注入法によるドーピングが行われ、それらの抵抗
が低減されている。
の多結晶シリコンによって、ゲート電極3a及び3bが
形成されている。この表示装置では2個のTFT25a
及び25bが形成されている。
上の全面には、第1層間絶縁膜14が形成されている。 第1層間絶縁膜14には、スルーホール7aが形成され
、スルーホール7a上にはソースバス配線2が形成され
ている。ソースバス配線2はスルーホール7aを介して
TFT25aのソース電極23に接続されている。第1
層間絶縁膜14上の全面には第2層間絶縁膜17が形成
され、第1及び第2層間絶縁膜を貫いてコンタクトホー
ル7bが形成されている。第2層間絶縁膜17上には、
ITOから成る絵素電極4がパターン形成されている。 絵素電極4はコンタクトホール7bを介して、TFT2
5bのドレイン電極24に接続されている。
ト絶縁膜13の厚さは100nm、第1及び第2層間絶
縁膜14、16の合計の層厚は1300nmに設定され
ている。従って、ドレイン電極24と絵素電極4とを接
続するために設けられたコンタクトホール7bの深さは
1400nmとなる。この基板ではコンタクトホール7
bは絵素電極4を構成するITOによってのみ埋められ
る。ところが、絵素電極24を作製するためのITO膜
の層厚は通常100nmと小さいため、絵素電極4を構
成するITOをコンタクトホール7b上に形成するだけ
では、絵素電極4をドレイン電極24に電気的に確実に
接続した状態で形成することができない場合がある。こ
のような絵素電極4とドレイン電極24との接続不良は
、表示画面上に現れる点欠陥の大きな原因の一つとなっ
ている。
用いられるアクティブマトリクス基板では、絵素電極4
の面積が非常に小さくなるため、絵素電極4と対向基板
上の対向電極(図示せず)との間に形成されるコンデン
サの容量が小さくなり、映像信号を必要な時間保持でき
ない。この容量不足を補うため、ドレイン電極24には
ドレイン電極24と同じ材料からなる電極が形成され、
この電極と付加容量共通電極との間に付加容量が形成さ
れる。ところが、付加容量を設けると絵素電極4の表示
に寄与する部分の面積が小さくなり、表示画面の開口率
が小さくなるという問題点が生じる。
であり、本発明の目的は、ドレイン電極と絵素電極との
接続不良の発生が低減され、しかも、映像信号を保持す
るための付加容量の占める部分の面積が小さいアクティ
ブマトリクス基板を提供することである。
リクス基板は、絶縁性基板と、該絶縁性基板上に形成さ
れた、ドレイン電極を有する薄膜トランジスタと、該ド
レイン電極を覆う少なくとも第1及び第2の層間絶縁膜
と、該ドレイン電極上の該第1層間絶縁膜に形成された
第1コンタクトホールと、該第1層間絶縁膜上に形成さ
れ、該第1コンタクトホールを介して該ドレイン電極に
電気的に接続された金属層と、該金属層上の第2層間絶
縁膜に形成された第2コンタクトホールと、該第2層間
絶縁膜上に形成され、該第2コンタクトホールを介して
該金属層に電気的に接続された絵素電極と、を備えてお
り、そのことによって上記目的が達成される。
を更に有し、該付加容量用電極と前記金属層との間に付
加容量が形成されている構成とすることもできる。
イン電極上に少なくとも2層の層間絶縁膜が形成されて
いる。ドレイン電極と金属層とは第1層間絶縁膜に形成
された第1コンタクトホールを埋める金属層を構成する
金属を介して接続される。金属層と絵素電極とは第2層
間絶縁膜に形成された第2コンタクトホールを埋める絵
素電極を構成する透明導電材料を介して接続される。従
って、ドレイン電極と絵素電極とは金属層を介して電気
的に接続され、絵素電極とドレイン電極との接続不良の
発生は低減される。
属層に対向する付加容量電極を設ければ、金属層と付加
容量電極との間に付加容量を構成することができる。ま
た、容量を補った付加容量部のSiO2を薄膜化するこ
とも可能である。この構成によれば、付加容量の面積を
小さくすることができる。
2に、本発明のアクティブマトリクス基板を用いた、ア
クティブマトリクス表示装置の基本的構造の模式図を示
す。この表示装置では、駆動回路とTFTアレイとが同
一基板上に形成されている。基板11上に、ゲート駆動
回路54、ソース駆動回路55、及びTFTアレイ部5
3が形成されている。TFTアレイ部53には、ゲート
駆動回路54から延びる多数の平行するゲートバス配線
1が配設されている。ソース駆動回路55からは多数の
ソースバス配線2が、ゲートバス配線1に直交して配設
されている。更に、ソースバス配線2に平行して、付加
容量配線8が配設されている。
1と、付加容量配線8とに囲まれた領域には、TFT2
5、絵素57、及び付加容量27が設けられている。T
FT25のゲート電極はゲートバス配線1に接続され、
ソース電極はソースバス配線2に接続されている。TF
T25のドレイン電極に接続された絵素電極と対向基板
上の対向電極との間に液晶が封入され、絵素57が構成
されている。絵素57は電気的には容量と等価であり、
絵素57に書き込まれた信号を保持する作用を有する。 また、TFT25のドレイン電極と付加容量配線8との
間には、絵素57に書き込まれた映像信号を保持するた
めの付加容量27が形成されている。付加容量配線8は
、対向電極と同じ電位の電極に接続されている。
リクス基板のTFT近傍の断面図を示す。また、本実施
例の付加容量近傍の断面図を図1(b)に示す。本実施
例を製造工程に従って説明する。ガラス、石英等の透明
絶縁性基板11上の全面に、多結晶シリコン薄膜をCV
D法によって形成した。次に、CVD法、スパッタリン
グ法、又はこの多結晶シリコン薄膜30上面の熱酸化に
よりゲート絶縁膜13を形成した。ゲート絶縁膜13の
厚さは100nmである。また、多結晶シリコン薄膜3
0の層厚は、40〜80nmである。
ート絶縁膜13のパターニングを行い、チャネル層12
a、12b、ソース電極23、ドレイン電極24及び容
量用下部電極5を形成した。上述のゲート絶縁膜13の
形成をチャネル層12a、12b、容量用下部電極5等
のパターン形成の後に行ってもよい。また、ゲート絶縁
膜13の形成前に、多結晶シリコン薄膜の結晶性を高め
るため、レーザアニール、窒素雰囲気中でのアニール等
の処理を行うことも可能である。次に、容量用下部電極
5の部分にイオン注入を行い、低抵抗の容量用下部電極
5を得た。
ート電極3a及び3b、並びに付加容量電極6となる多
結晶シリコン層をCVD法によって450nmの厚さに
形成し、ドーピングを行った。これにより、低抵抗の多
結晶シリコン層が得られた。その後、低抵抗多結晶シリ
コン層のパターニングによって、ゲートバス配線1、2
つのゲート電極3a及び3b、並びに付加容量電極6を
形成した。付加容量電極6は、表示装置として完成した
後は対向基板上の対向電極と同じ電位の電極に接続され
る。ゲート電極3a及び3bをマスクとし、且つ、フォ
トリソグラフィ法によって形成されたレジストをマスク
として、ゲート電極3a及び3bの下方以外の多結晶シ
リコン薄膜30の部分にイオン注入を行った。これによ
り、TFT25a及び25bのソース電極23及びドレ
イン電極24が形成される。尚、本実施例ではTFT2
5は2つのTFT25a及び25bからなる。
00nmの厚さで第1層間絶縁膜14を形成した。次に
、図1(a)に示すように、スルーホール7及び第1コ
ンタクトホール9aを形成した。次に、信号線として機
能するソースバス配線2(図2)と金属層10とを、A
l等の低抵抗の金属を用いて同時に形成した。金属層1
0の層厚は600nmである。ソースバス配線2はスル
ーホール7上を通るように形成される。従って、ソース
バス配線2はスルーホール7を介してソース電極23に
接続されることになる。また、金属層10は第1コンタ
クトホール9aを埋めるように形成される。従って、金
属層10とドレイン電極24とは第1コンタクトホール
9aを介して電気的に接続される。また、本実施例では
図1(b)に示すように、付加容量電極6と対向するよ
うに形成され、付加容量電極6と金属層10との間にも
付加容量27が形成されている。
って第2層間絶縁膜17を600nmの厚さに形成した
。次に、第2層間絶縁膜17に第2コンタクトホール9
bを形成した。図1(a)に示すように、コンタクトホ
ール9bは第2層間絶縁膜17を貫いて金属層10上に
形成されている。更に、層厚100nmのITOから成
る絵素電極4をパターン形成した。1図(a)に示すよ
うに、絵素電極4はコンタクトホール9b上にも形成さ
れるので、絵素電極4はコンタクトホール9bを介して
金属層10に電気的に接続される。金属層10はドレイ
ン電極24に接続されているので、絵素電極4は金属層
10を介してドレイン電極24に電気的に接続されるこ
とになる。
れている第1コンタクトホール9aが金属層10を構成
する金属によって埋められ、更に第2層間絶縁膜17に
形成されている第2コンタクトホール9bが絵素電極4
を構成するITOによって埋められている。従って、絵
素電極4とドレイン電極24とは、ITO及び金属によ
って電気的に接続されることになるので、これらの間の
接続不良の発生が低減されている。
と付加容量電極6からなる容量と、金属層10と付加容
量電極6からなる容量とによって構成される。従って、
従来の付加容量に比べ、小さな面積で必要な容量値を得
ることができ、表示画面の開口率を向上させることがで
きる。
、絵素電極とTFTのドレイン電極との接続不良が低減
されているので、アクティブマトリクス基板の歩留りが
向上する。また、本発明のアクティブマトリクス基板は
、小さな面積で大きな容量値の付加容量を有しているの
で、この基板を用いた表示装置の画面の開口率を向上さ
せることができ、画像品位の向上に寄与することができ
る。
於ける、薄膜トランジスタの近傍の断面図である。 (b)は本発明のアクティブマトリクス基板に於ける、
付加容量の近傍の断面図である。
クティブマトリクス表示装置の概略構成を示す図である
。
膜トランジスタの近傍の断面図である。
Claims (2)
- 【請求項1】絶縁性基板と、該絶縁性基板上に形成され
た、ドレイン電極を有する薄膜トランジスタと、該ドレ
イン電極を覆う少なくとも第1及び第2の層間絶縁膜と
、該ドレイン電極上の該第1層間絶縁膜に形成された第
1コンタクトホールと、該第1層間絶縁膜上に形成され
、該第1コンタクトホールを介して該ドレイン電極に電
気的に接続された金属層と、該金属層上の第2層間絶縁
膜に形成された第2コンタクトホールと、該第2層間絶
縁膜上に形成され、該第2コンタクトホールを介して該
金属層に電気的に接続された絵素電極と、を備えたアク
ティブマトリクス基板。 - 【請求項2】前記金属層に対向する付加容量電極を更に
有し、該付加容量用電極と前記金属層との間に付加容量
が形成されている請求項1に記載のアクティブマトリク
ス基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5502691A JP2625268B2 (ja) | 1991-03-19 | 1991-03-19 | アクティブマトリクス基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5502691A JP2625268B2 (ja) | 1991-03-19 | 1991-03-19 | アクティブマトリクス基板 |
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---|---|
JPH04291240A true JPH04291240A (ja) | 1992-10-15 |
JP2625268B2 JP2625268B2 (ja) | 1997-07-02 |
Family
ID=12987159
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5502691A Expired - Lifetime JP2625268B2 (ja) | 1991-03-19 | 1991-03-19 | アクティブマトリクス基板 |
Country Status (1)
Country | Link |
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---|---|
JP2625268B2 (ja) | 1997-07-02 |
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