JP2001183992A - アクティブマトリクス基板とその製造方法及び電気光学装置並びに電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 外部回路からのノイズが効果的に遮断される
ことで動作の信頼性が高いアクティブマトリクス基板と
その製造方法及び液晶装置並びに電子機器を提供する。 【解決手段】 本発明のアクティブマトリクス基板は、
透明基板４３上に、互いに交差して設けられた複数の走
査線および複数のデータ線と、複数の走査線および複数
のデータ線の少なくとも一方に信号を供給する外部回路
接続端子と、走査線とデータ線との交差に対応してマト
リクス状に配置された複数の画素電極、画素電極のスイ
ッチング素子である複数のＴＦＴ、および複数の蓄積容
量部とを有するアクティブマトリクス基板であり、外部
回路接続端子に、誘電体層４８を一対の電極層２６，２
８で挟持してなる薄膜容量素子９を設けてなることを特
徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アクティブマトリ
クス基板とその製造方法及び液晶装置並びに電子機器に
関し、特に、液晶装置において複数の走査線および複数
のデータ線と複数の外部回路接続端子との間各々に設け
られたノイズフィルタ素子の構成に関するものである。

【０００２】

【従来の技術】高解像度で精細なマトリクス表示ができ
るデバイスとして、アクティブマトリクス駆動方式の液
晶表示装置がある。このアクティブマトリクス駆動方式
には、薄膜トランジスタ（Thin Film Transistor, 以
下、ＴＦＴとも称する）やＭＯＳＦＥＴ（Metal Oxide
Semiconductor Field Emmition Transistor）等の三端
子素子を用いてスイッチングする方式と、ＰＩＮダイオ
ードやＴＦＤ（Thin Film Diode）素子等の二端子非線
形素子を用いてスイッチングする方式がある。例えば、
ＴＦＴをスイッチング素子として用いた液晶表示装置
は、ガラス基板上に画素電極及びＴＦＴをマトリクス状
に形成し、ＴＦＴで画素電極をスイッチングするもの
で、さらに詳しく述べると、ガラス基板上に、縦横に多
数の走査線およびデータ線を格子状に配置し、これらの
各交点に対応して多数のＴＦＴを形成することでＴＦＴ
アレイ基板が構成される。

【０００３】各ＴＦＴにおいては、そのゲート電極が走
査線に接続され、その半導体層のソース領域がデータ線
に接続され、その半導体層のドレイン領域が画素電極に
接続されている。そして、走査線を介してＴＦＴのゲー
ト電極に走査信号が供給されると、該ＴＦＴのソース領
域−ドレイン領域間のチャネル領域が反転してＴＦＴが
オン状態となり、データ線を介して半導体層のソース領
域に供給される画像信号がチャネル領域を介して画素電
極に供給される。この様な液晶表示装置においては、複
数の走査線および複数のデータ線各々は、それぞれに接
続される外部回路接続端子を介してプリント基板等の外
部回路に電気的に接続されている。そして、これら走査
線およびデータ線と外部回路接続端子との間各々には、
外部回路からのノイズの侵入を低減するために外部部品
であるノイズ除去用フィルタキャパシタ等のノイズフィ
ルタ素子が設けられている。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
ノイズフィルタ素子を用いた液晶装置では、走査線およ
びデータ線と外部回路接続端子との間の配線に外部部品
であるノイズフィルタ素子を取り付けているために、ノ
イズの遮断性能を高めようとするとノイズフィルタ素子
のサイズも大きくせざるを得ず、ノイズフィルタ素子の
さらなる小型化、省スペース化を図ることが難しいとい
う問題点があった。また、ノイズフィルタ素子を配線に
接続しているために、接続部分においては接続不良や断
線等が生じるおそれがあり、その結果、ノイズの遮断性
能が低下したり、製品の歩留まりが低下したり、接続部
分の経時劣化により信頼性が低下する等の不具合が生じ
るおそれがあった。また、この液晶装置の製造ラインに
おいては、走査線およびデータ線と外部回路接続端子と
の間の配線にノイズフィルタ素子を取り付ける工程が必
要となり、製造コストを押し上げる一因になっている。

【０００５】本発明は、上記の課題を解決するためにな
されたものであって、外部回路からのノイズが効果的に
遮断されることで動作の信頼性が高く、小型化、省スペ
ース化が図れ、製品の歩留まりの低下や信頼性の低下を
招くおそれがなく、しかも低価格化が可能なアクティブ
マトリクス基板とその製造方法及び液晶装置並びに電子
機器を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明のアクティブマトリクス基板は、基板上
に、互いに交差して設けられた複数の走査線および複数
のデータ線と、該複数の走査線および複数のデータ線の
少なくとも一方に信号を供給する外部回路接続端子と、
前記走査線と前記データ線との交差に対応してマトリク
ス状に配置された複数の画素電極、該画素電極のスイッ
チング素子である複数の薄膜トランジスタ、および複数
の蓄積容量とを有するアクティブマトリクス基板であっ
て、前記外部回路接続端子に、誘電体層を一対の電極層
で挟持してなる薄膜容量素子を設けてなることを特徴と
する。

【０００７】従来のアクティブマトリクス基板の場合、
走査線およびデータ線と外部回路接続端子との間の配線
に外部部品であるノイズフィルタ素子を取り付けている
ために、ノイズフィルタ素子の小型化、省スペース化を
図ることが難しく、その結果、装置の小型化に対応する
ことが難しい。また、ノイズフィルタ素子を配線に接続
していることから、接続不良や断線等が生じるおそれが
あり、その結果、製品の歩留まり低下や信頼性の低下を
招くおそれがある。

【０００８】これに対し、本発明のアクティブマトリク
ス基板では、外部回路接続端子に、誘電体層を一対の電
極層で挟持してなる積層構造の薄膜容量素子を設けたの
で、前記外部回路接続端子に外部信号回路から信号が入
力した場合、この信号に重畳されたノイズは前記薄膜容
量素子により吸収され、ノイズのレベルが低下する。こ
のノイズが低減された信号がアクティブマトリクス基板
内の内部回路に入力するので、ノイズに起因する誤動作
が減少し、アクティブマトリクス基板の動作の信頼性が
向上する。

【０００９】また、容量素子を積層構造の薄膜容量素子
としたので、誘電体層の膜厚が薄くなり、それに応じて
容量が増加し、ノイズの遮断性能が向上する。また、容
量素子を薄膜化することで全体形状を小さくすることが
可能になり、より小型化、省スペース化を図ることがで
きる。また、容量素子を積層構造の薄膜容量素子とした
ので、従来のノイズフィルタ素子等と比べて特性（容
量）のバラツキが小さくなり、ノイズの遮断性能のバラ
ツキが小さくなる。

【００１０】本発明のアクティブマトリクス基板におい
ては、前記誘電体層を複数種の誘電体層を積層した構成
としてもよい。このような構成とすることにより、薄膜
容量素子の容量を大きくすることが可能になり、外部回
路からのノイズが効果的に遮断され、アクティブマトリ
クス基板の動作の信頼性が高まる。

【００１１】前記誘電体層を、シリコン酸化物、シリコ
ン窒化物より選択した１種からなる誘電体膜、または前
記２種を複数層に積層してなる誘電体多層膜としてもよ
い。誘電体層を構成する物質として、シリコン酸化物、
あるいは該シリコン酸化物より誘電率の大きいシリコン
窒化物を用いれば、誘電体層の誘電率が高まり、薄膜容
量素子の容量が増加するので好ましい。

【００１２】さらに、前記誘電体層を誘電体多層膜、す
なわち、シリコン酸化物及びシリコン窒化物を積層し
て、２層構造、３層構造等の多層構造とすれば、誘電体
層のリーク電流が低減でき、信頼性がさらに高まるの
で、なお好ましい。複数の前記薄膜容量素子各々の容量
を、該薄膜容量素子が接続される前記走査線または前記
データ線に対応して設定した構成としてもよい。また、
前記薄膜容量素子を、前記蓄積容量、前記薄膜トランジ
スタに設けられた容量及び前記画素電極に設けられた容
量と並列接続した構成としてもよい。

【００１３】本発明のアクティブマトリクス基板の製造
方法は、基板上に、互いに交差して設けられた複数の走
査線および複数のデータ線と、該複数の走査線および複
数のデータ線の少なくとも一方に信号を供給する外部回
路接続端子と、前記走査線と前記データ線との交差に対
応してマトリクス状に配置された複数の画素電極、該画
素電極のスイッチング素子である複数の薄膜トランジス
タ、および複数の蓄積容量とを有するアクティブマトリ
クス基板の製造方法であって、前記蓄積容量を形成する
と略同時に、前記外部回路接続端子に、誘電体層を一対
の電極層で挟持した薄膜容量素子を形成することを特徴
とする。

【００１４】本発明のアクティブマトリクス基板の製造
方法によれば、画素内の蓄積容量を形成すると略同時
に、外部回路接続端子に、前記蓄積容量と略同一構造で
ある誘電体層を一対の電極層で挟持した薄膜容量素子を
形成するので、ノイズに起因する誤動作が無く、したが
って動作の信頼性が高く、小型化、省スペース化を図る
ことができ、しかも製造コストを低減することが可能な
アクティブマトリクス基板を容易に実現することができ
る。前記薄膜容量素子を、前記薄膜トランジスタを形成
する工程により、該薄膜トランジスタの形成と同時に形
成することとしてもよい。これにより、動作の信頼性が
さらに高く、製造コストをさらに低減することが可能な
アクティブマトリクス基板を実現することができる。

【００１５】本発明の電気光学装置は、上記本発明のア
クティブマトリクス基板と対向基板との間に電気光学物
質を挟持してなることを特徴とする。これによれば、動
作の信頼性が高く、しかも小型化、省スペース化が可能
な電気光学装置を実現することができる。

【００１６】本発明の電子機器は、上記本発明の電気光
学装置を備えたことを特徴とする。これによれば、動作
の信頼性が高く、しかも小型化、省スペース化が可能な
表示部を有する電子機器を実現することができる。

【００１７】

【発明の実施の形態】以下、本発明の一実施の形態を図
１〜図８を参照して説明する。図１は、本実施の形態の
電気光学装置の一例である液晶装置の全体構成を示す平
面図である。図２は、図１のＡ領域の拡大平面図であ
る。図３は、画像表示領域を構成する複数の画素におけ
る各種素子、配線等の等価回路である。図４はデータ
線、走査線、画素電極等が形成されたＴＦＴアレイ基板
（アクティブマトリクス基板）における隣接する複数の
画素群の平面図である。図５は、右側が蓄積容量部を示
す図４のＡ−Ａ’線に沿う断面図、左側がＴＦＴ部を示
す図４のＢ−Ｂ’線に沿う断面図である。図６は、薄膜
容量素子を示す図２のＣ−Ｃ’線に沿う断面図である。
図７は、ＴＦＴアレイ基板の製造プロセスの前工程を説
明するための工程断面図である。図８は、ＴＦＴアレイ
基板の製造プロセスの後工程を説明するための工程断面
図である。なお、図５及び図６においては、各層や各部
材を図面上で認識可能な程度の大きさとするため、各層
や各部材毎に縮尺を異ならしめてある。

【００１８】［液晶装置の全体構成］まず、本実施の形
態の液晶装置の全体構成について図１及び図２を用いて
説明する。図１及び図２において、液晶装置１の主構成
要素であるＴＦＴアレイ基板２の上には、シール材３が
その縁に沿って設けられており、このシール材３の内側
が画像表示領域になっている。そして、このシール材３
の内側に並行して額縁としての第２遮光膜４が設けられ
ている。このシール材３の外側の領域には、ＴＦＴアレ
イ基板２の一辺に沿ってデータ線駆動回路５が設けら
れ、この一辺に隣接する２辺に沿って走査線駆動回路６
が設けられている。このデータ線駆動回路５及び走査線
駆動回路６は、ＴＦＴアレイ基板２の一辺に沿って設け
られた外部回路接続端子７に配線８を介して電気的に接
続されている。そして、各配線８には、外部回路から外
部回路接続端子７に入力する信号に重畳されたノイズを
低減するための薄膜容量素子９が設けられている。

【００１９】なお、走査線に供給される走査信号遅延が
問題にならないのならば、走査線駆動回路６は片側だけ
でも良いことは言うまでもない。また、データ線駆動回
路５を画像表示領域の辺に沿って両側に配列してもよ
い。例えば、奇数列のデータ線は画像表示領域の一方の
辺に沿って配設されたデータ線駆動回路５から画像信号
を供給し、偶数列のデータ線は前記画像表示領域の反対
側の辺に沿って配設されたデータ線駆動回路５から画像
信号を供給するようにしてもよい。このようにデータ線
を櫛歯状に駆動するようにすれば、データ線駆動回路５
の占有面積を拡張することができるため、複雑な回路を
構成することが可能となる。

【００２０】さらに、ＴＦＴアレイ基板２の残る一辺に
は、画像表示領域の両側に設けられた走査線駆動回路６
間をつなぐための複数の配線１０が設けられている。ま
た、対向基板１１のコーナー部の少なくとも１箇所に
は、ＴＦＴアレイ基板２と対向基板１１との間で電気的
導通をとるための導通材１２が設けられている。そし
て、シール材３とほぼ同じ輪郭を持つ対向基板１１が当
該シール材３によりＴＦＴアレイ基板２に固着されてい
る。

【００２１】［液晶装置要部の構成］次に、本実施の形
態の液晶装置の要部である画像表示領域について図３及
び図４を用いて説明する。図３において、画像表示領域
を構成するマトリクス状に形成された複数の画素は、画
素電極２１と当該画素電極２１を制御するためのＴＦＴ
２２がマトリクス状に複数形成されており、画像信号を
供給するデータ線２３が当該ＴＦＴ２２のソース領域に
電気的に接続されている。なお、データ線２３に書き込
む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に
供給しても、あるいは相隣接する複数のデータ線２３同
士に対して、グループ毎に供給するようにしても良い。

【００２２】また、ＴＦＴ２２のゲート電極に走査線２
４が電気的に接続されており、所定のタイミングで走査
線２４に対してパルス的に走査信号Ｇ１、Ｇ２、…、Ｇ
ｍを、この順に線順次で印加するように構成されてい
る。画素電極２１は、ＴＦＴ２２のドレイン領域に電気
的に接続されており、スイッチング素子であるＴＦＴ２
２を一定期間だけそのスイッチを閉じることにより、デ
ータ線２３から供給される画像信号Ｓ１、Ｓ２、…、Ｓ
ｎを所定のタイミングで書き込むようになっている。

【００２３】この画素電極２１を介して液晶に書き込ま
れた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対
向基板（後述する）に形成された対向電極（後述する）
との間で一定期間保持される。ここで、保持された画像
信号がリークするのを防ぐために、画素電極２１と対向
電極との間に形成される液晶容量と並列に蓄積容量部２
５を付加する。また、符号２６は、蓄積容量をなすＭＯ
Ｓトランジスタのゲート線に相当する容量線である。こ
の蓄積容量により、画素電極２１の電圧はソース電圧が
印加された時間よりも３桁も長い時間だけ保持される。
これにより、画素電極２１の保持特性はさらに改善さ
れ、コントラスト比の高い液晶装置を実現することがで
きる。

【００２４】図４に示すように、液晶装置の一方の基板
をなすＴＦＴアレイ基板２上には、インジウム錫酸化物
（Indium Tin Oxide, 以下、ＩＴＯと略記する）等の透
明導電膜からなる複数の画素電極２１がマトリクス状に
配置されている。なお、図４では、画素電極２１の輪郭
を破線で示している。この画素電極２１の紙面縦方向に
延びる辺に沿ってデータ線２３が設けられている。図４
では、データ線２３の輪郭を２点鎖線で示している。ま
た、画素電極２１の紙面横方向に延びる辺に沿って走査
線２４および容量線２６が設けられている。図４では、
走査線２４および容量線２６ともに輪郭を実線で示して
いる。

【００２５】本実施の形態においては、ポリシリコン膜
からなる半導体層２８（図４では、その輪郭を１点鎖線
で示している）は、データ線２３と走査線２４の交差点
の近傍でＵ字状に形成され、そのＵ字状部２８ａの一端
が隣接するデータ線２３の方向（紙面右方向）および当
該データ線２３に沿う方向（紙面上方向）に長く延びて
いる。この半導体層２８のＵ字状部２８ａの両端には、
コンタクトホール２９，３０が形成されている。ここで
は、一方のコンタクトホール２９は、データ線２３と半
導体層２８のソース領域とを電気的に接続するソースコ
ンタクトホールとされており、他方のコンタクトホール
３０はドレイン電極３１（輪郭を２点鎖線で示す）と半
導体層２８のドレイン領域とを電気的に接続するドレイ
ンコンタクトホールとされている。そして、このドレイ
ン電極３１上のドレインコンタクトホール３０が設けら
れた側と反対側の端部には、ドレイン電極３１と画素電
極２１とを電気的に接続するための画素コンタクトホー
ル３２が形成されている。

【００２６】本実施の形態においては、ＴＦＴ２２はｎ
チャネル型ＴＦＴである。このＴＦＴ２２は、半導体層
２８のＵ字状部２８ａが走査線２４と交差しており、半
導体層２８と走査線２４が２回交差する構成になってい
るため、１つの半導体層上に２つのゲートが形成された
ＴＦＴ、いわゆるデュアルゲート型ＴＦＴになってい
る。また、容量線２６は走査線２４に沿って紙面横方向
に配列されている画素を貫くように延びるとともに、分
岐した一部２６ａがデータ線２３に沿って紙面縦方向に
延びる構成になっている。そして、ともにデータ線２３
に沿って長く延びる半導体層２８と容量線２６とにより
蓄積容量部２５が構成されている。

【００２７】本実施の形態においては、蓄積容量部２５
はｎ型の半導体層を一対の電極層で挟持した積層構造を
有しており、容量線２６と平面的に重なる蓄積容量部２
５の半導体層２８中に不純物イオンであるリン（Ｐ）イ
オンがドープされたことによりｎ型の半導体層とされて
いる。

【００２８】次に、本実施の形態の液晶装置の断面構造
について図５及び図６について説明する。図５に示すよ
うに、この液晶装置のＴＦＴ２２及び蓄積容量部２５に
おいては、一対の透明基板４３，４４が対向配置されて
おり、その一方の透明基板４３を含むＴＦＴアレイ基板
２と、これに対向配置される他方の透明基板４４を含む
対向基板１１とを備え、これら基板２，１１間に液晶４
６が挟持されている。透明基板４３，４４は、例えばガ
ラス基板や石英基板等、可視光に対して透光性を有する
基板により構成されている。

【００２９】図５の左側に示すＴＦＴ２２においては、
ＴＦＴアレイ基板２を構成する透明基板４３上にシリコ
ン酸化膜等からなる下地絶縁膜４７が設けられ、この下
地絶縁膜４７上には例えば膜厚が５０ｎｍ程度のポリシ
リコン膜からなる半導体層２８が設けられ、この半導体
層２８を覆うように膜厚が５０〜１５０ｎｍ程度のシリ
コン酸化膜等からなるゲート絶縁膜をなす絶縁薄膜４８
（誘電体層）が全面に形成されている。そして、前記下
地絶縁膜４７上には、各画素電極２１をスイッチング制
御するＴＦＴ２２が設けられ、ＴＦＴ２２は、ゲート電
極となるＴａ（タンタル）等の金属からなる走査線２
４、当該走査線２４からの電界によりチャネルが形成さ
れる半導体層２８のチャネル領域４９、走査線２４と半
導体層２８とを絶縁するゲート絶縁膜をなす絶縁薄膜４
８、ソース電極となるアルミニウム等の金属からなるデ
ータ線２３、半導体層２８のソース領域５０およびドレ
イン領域５１を備えている。

【００３０】また、走査線２４上、絶縁薄膜４８上を含
むＴＦＴアレイ基板２上には、ソース領域５０へ通じる
ソースコンタクトホール２９、ドレイン領域５１へ通じ
るドレインコンタクトホール３０（図５には図示せず）
が各々形成された第１層間絶縁膜５２が形成されてい
る。つまり、データ線２３は、絶縁薄膜４８及び第１層
間絶縁膜５２を貫通するソースコンタクトホール２９を
介してソース領域５０に電気的に接続されている。

【００３１】さらに、図５の右側に示すように、第１層
間絶縁膜５２上にはデータ線２３と同一層の金属からな
るドレイン電極３１が形成され、ドレイン電極３１へ通
じる画素コンタクトホール３２が形成された第２層間絶
縁膜５３が形成されている。つまり、ドレイン領域５１
はドレイン電極３１を介して画素電極２１と電気的に接
続されている。なお、図３には図示していないが、半導
体層２８のドレイン領域５１とドレイン電極３１とは、
第１層間絶縁膜５２に形成されたドレインコンタクトホ
ール３０を介して電気的に接続されている。

【００３２】一方、図５の右側に示す蓄積容量部２５に
おいては、ＴＦＴアレイ基板２を構成する透明基板４３
上にシリコン酸化膜等からなる下地絶縁膜４７が設けら
れ、下地絶縁膜４７上にはＴＦＴ２２の半導体層２８と
一体に形成されリン（Ｐ）がドープされたｎ型の半導体
層２８が設けられ、この半導体層２８を覆うように絶縁
薄膜４８が全面に形成されている。絶縁薄膜４８上に、
走査線２４と同一層の金属からなる容量線２６が形成さ
れ、容量線２６を覆うように第１層間絶縁膜５２が全面
に形成され、半導体層２８の上方かつ第１層間絶縁膜５
２上にはドレイン電極３１が形成され、ドレイン電極３
１を覆うように第２層間絶縁膜５３が全面に形成されて
いる。

【００３３】そして、この第２層間絶縁膜５３を貫通し
てドレイン電極３１表面に達する画素コンタクトホール
３２が設けられ、この第２層間絶縁膜５３上には画素コ
ンタクトホール３２の部分でドレイン電極３１に電気的
に接続されるＩＴＯ等の透明導電膜からなる画素電極２
１が設けられている。なお、この第２層間絶縁膜５３は
ＴＦＴアレイ基板２上を平坦化するための膜として用い
られるものであり、例えば平坦性の高い樹脂の一種であ
るアクリル樹脂が２μｍ程度の膜厚になるように塗布さ
れ、その後硬化されることで形成される。

【００３４】他方、対向基板１１の要部を構成する透明
基板４４上には、例えば、クロム（Ｃｒ）等の金属膜、
樹脂ブラックレジスト等からなる第１遮光膜５４（ブラ
ックマトリクス）が格子状に形成され、第１遮光膜５４
間にはＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色に対応す
るカラーフィルター層５５が形成されている。そして、
このカラーフィルター層５５を覆うようにオーバーコー
ト膜５６が形成され、オーバーコート膜５６上には、画
素電極２１と同様、ＩＴＯ（Indium Tin Oxide）等の透
明導電膜からなる対向電極５７が全面に形成されてい
る。なお、ＴＦＴアレイ基板２の液晶４６に接する面に
はポリイミド等からなる配向膜５８が、対向基板１１の
液晶４６に接する面には配向膜５８と同一の材料等から
なる配向膜５９がそれぞれ設けられている。

【００３５】さらに、図６に示す薄膜容量素子９におい
ては、ＴＦＴアレイ基板２を構成する透明基板４３上に
シリコン酸化膜等からなる下地絶縁膜４７が設けられ、
下地絶縁膜４７上にはＴＦＴ２２の半導体層２８と一体
に形成されリン（Ｐ）がドープされたポリシリコンから
なるｎ型の半導体層２８が設けられ、この半導体層２８
を覆うようにシリコン酸化膜、シリコン窒化膜等からな
る絶縁薄膜４８（誘電体膜）が全面に形成されている。
絶縁薄膜４８上に、ゲート電極となる走査線２４と同一
層の金属からなる容量線２６が形成され、容量線２６を
覆うように層間絶縁膜５２が全面に形成され、この層間
絶縁膜５２を貫通して容量線２６表面に達するコンタク
トホール６０が形成され、この層間絶縁膜５２上にはコ
ンタクトホール６０の部分で容量線２６に電気的に接続
されデータ線２３及びドレイン電極３１と同一層の金属
からなる配線６１が形成されている。そして、ｎ型の半
導体層２８はコンタクトホールを介して配線層６１と電
気的に接続してグランド（ＧＮＤ）電位に固定されてい
る。

【００３６】本実施の形態の液晶装置においては、蓄積
容量部２５を、誘電体層である絶縁薄膜４８を下部電極
層であるｎ型の半導体層２８と上部電極層である容量線
２６により挟持した多層構造としたので、小型化・薄厚
化することで容量が増加し、容量線２６の電位を下げて
も所望の蓄積容量を得ることができる。その結果、絶縁
薄膜４８に実効的に印加される電圧を下げることがで
き、絶縁薄膜４８の欠陥等に起因する絶縁不良の発生確
率を下げることができ、製品の歩留まりの向上を図るこ
とができる。また、絶縁薄膜４８への実効印加電圧を下
げることで絶縁薄膜４８の経時劣化を抑制することがで
き、蓄積容量の信頼性を向上させることができる。

【００３７】また、薄膜容量素子９を、誘電体層である
絶縁薄膜４８を、下部電極層であるｎ型の半導体層２８
（ＧＮＤ電位）と上部電極層である容量線２６により挟
持した多層構造としたので、外部回路接続端子７に外部
信号回路から信号が入力した場合、この信号に重畳され
たノイズを薄膜容量素子９により吸収し、ノイズのレベ
ルを低下させることができ、ノイズに起因する誤動作を
減少させることができ、液晶装置の動作の信頼性を向上
させることができる。また、薄膜化することで全体形状
を小さくすることができ、より小型化、省スペース化を
図ることができる。

【００３８】また、薄膜を用いた積層構造としたので、
容量のバラツキを小さくすることができ、ノイズの遮断
性能のバラツキを小さくすることができる。なお、絶縁
薄膜４８を、シリコン酸化膜及びシリコン窒化膜を積層
した２層構造、シリコン酸化膜を一対のシリコン窒化膜
で挟持した３層構造、あるいはシリコン酸化膜とシリコ
ン窒化膜を交互に積層した複数層構造等の誘電体多層膜
としてもよい。この場合、シリコン酸化膜より誘電率の
高いシリコン窒化膜を用いた多層構造としたので、容量
を大きくすることができ、ノイズをより効果的に低減す
ることができる。したがって、液晶装置の動作の信頼性
をさらに向上させることができる。

【００３９】［液晶装置の製造プロセス］次に、上記構
成の液晶装置の製造プロセスについて図７及び図８を用
いて説明する。図７は、特に、ＴＦＴアレイ基板２の製
造プロセスの前工程を示す工程断面図、図８は、同製造
プロセスの後工程を示す工程断面図である。まず、図７
（１）に示すように、化学気相反応法（ＣＶＤ法）等を
用いて、ガラス基板、石英基板等の透明基板４３上に下
地絶縁膜４７を形成する。ここで、この下地絶縁膜４７
がシリコン酸化膜（ＳｉＯ₂）１層の場合には、プラズ
マＣＶＤ法（マイクロ波プラズマＣＶＤ法、光ＣＶＤ法
等）あるいは通常のＣＶＤ法等を用いてＳｉＯ₂を堆積
することで成膜がなされるが、この下地絶縁膜４７がシ
リコン酸化膜／シリコン窒化膜（ＳｉＯ₂／Ｓｉ₃Ｎ₄）
の２層の場合には、プラズマＣＶＤ法あるいは通常のＣ
ＶＤ法等を用いてＳｉＯ₂を堆積した後、プラズマＣＶ
Ｄ法等を用いてＳｉ３Ｎ４を堆積することで成膜がなさ
れる。

【００４０】次に、プラズマＣＶＤ法等を用いて下地絶
縁膜４７の上にアモルファスシリコン層（amorphous si
licon）を形成する。その後、レーザアニール法または
急速加熱法等を用いてアモルファスシリコン層に加熱処
理を施すことにより、その結晶粒を成長させ、例えば膜
厚が５０ｎｍ程度の結晶性のポリシリコン層７０を形成
する。なお、ポリシリコン層７０は、減圧ＣＶＤ法等を
用いて下地絶縁膜４７上に直接形成してもよい。

【００４１】次に、図７（２）に示すように、フォトリ
ソグラフィ法を用いて、前記ポリシリコン層７０を上述
した半導体層２８のパターンとなるようにパターニング
する。次に、ＴＥＯＳ−ＣＶＤ法、プラズマＣＶＤ法、
熱酸化法等を用いて、パターニングされたポリシリコン
層７０の表面に、例えば膜厚が５０〜１５０ｎｍ程度の
ゲート絶縁膜となる絶縁薄膜４８を形成する。なお、熱
酸化法を用いて絶縁薄膜４８を形成する際には、アモル
ファスシリコン層の結晶化も同時に行うことで、このア
モルファスシリコン層をポリシリコン層７０とすること
ができる。

【００４２】ここで、絶縁薄膜４８がシリコン酸化膜１
層の場合、プラズマＣＶＤ法あるいは通常のＣＶＤ法等
を用いて形成する。また、シリコン窒化膜１層の場合、
プラズマＣＶＤ法等を用いて形成する。さらに、シリコ
ン酸化膜及びシリコン窒化膜を積層した２層構造、シリ
コン酸化膜を一対のシリコン窒化膜で挟持した３層構
造、あるいはシリコン酸化膜とシリコン窒化膜を交互に
積層した複数層構造等の誘電体多層膜の場合も、上述し
た方法により各層を順次形成すればよい。

【００４３】次に、図７（３）に示すように、蓄積容量
部２５及び薄膜容量素子９各々の半導体層２８の容量領
域となる部分以外を覆うようにレジストパターン７１を
形成し、蓄積容量部２５及び薄膜容量素子９の半導体層
２８の容量領域を低抵抗化するために、絶縁薄膜４８を
通して蓄積容量部２５及び薄膜容量素子９の半導体層２
８の容量領域に、ｎ型のドーパントであるリン（３１
Ｐ）イオンをイオン注入する。この際のイオン注入条件
としては、加速エネルギーを１０〜８０ｋｅＶ、イオン
ドーズ量を５×１０¹⁴〜５×１０¹⁵ｉｏｎｓ／ｃｍ²と
すればよい。なお、半導体層２８上に絶縁薄膜４８を形
成する前に、例えばリン（３１Ｐ）イオン（ｎ型）を１
０〜３０ｋｅＶで半導体層２８中に直接イオン注入して
も同様の効果を得ることができる。この結果、蓄積容量
部２５及び薄膜容量素子９各々の半導体層２８は、不純
物濃度が約１×１０¹⁹〜５×１０²⁰ｃｍ^-3のｎ型の半導
体層となる。

【００４４】次に、図８（１）に示すように、レジスト
パターン７１を剥離した後、絶縁薄膜４８の表面に、厚
さが約２００〜約６００ｎｍ（約２０００〜約６０００
オングストローム）のＴａ、Ｃｒ、Ａｌ等の金属層から
なるＴＦＴ２２の走査線２４、及び蓄積容量部２５及び
薄膜容量素子９各々の容量線２６を形成する。この走査
線２４および容量線２６の形成は、絶縁薄膜４８の表面
に、例えばスパッタリングあるいは真空蒸着によりＴ
ａ、Ｃｒ、Ａｌ等の金属を成膜し、その後、フォトリソ
グラフィ法を用いて、当該走査線２４および容量線２６
等のパターンになるようにパターニングする。

【００４５】そして、当該走査線２４および容量線２６
を形成した後、図示されていないがＰ型領域を覆うよう
にレジストパターン７２を形成し、次いで、リン（３１
Ｐ）イオンを注入する。この時のイオン注入条件は、例
えば３１Ｐのイオンドーズ量が５×１０¹⁴〜５×１０¹⁵
ｉｏｎｓ／ｃｍ²程度であり、加速エネルギーは８０ｋ
ｅＶ程度である。以上の工程により、走査線２４をマス
クとして、ＴＦＴ２２の半導体層２８にソース領域５０
およびドレイン領域５１が形成される。なお、半導体層
２８のうち走査線２４に覆われていた領域はイオン注入
がなされないので、ノンドープ領域となり、この領域は
チャネル領域４９とされる。

【００４６】次に、図８（２）に示すように、レジスト
パターン７２を剥離した後、ＴＦＴ２２、蓄積容量部２
５及び薄膜容量素子９を覆うように（第１）層間絶縁膜
５２を積層し、その後、ＴＦＴ２２のソースコンタクト
ホール２９及びドレインコンタクトホール３０、及び薄
膜容量素子９のコンタクトホール６０となる位置を開口
し、その後、例えばスパッタリングあるいは真空蒸着に
よりＡｌ等の金属を成膜し、その後フォトリソグラフィ
法を用いて、当該データ線２３、ドレイン電極３１及び
配線６１等のパターンになるようにパターニングする。

【００４７】その後、ＴＦＴ２２及び蓄積容量部２５に
第２層間絶縁膜５３を積層し、画素コンタクトホール３
２となる位置を開口し、その上の所定の領域に膜厚が約
５０〜２００ｎｍ程度のＩＴＯ等の透明導電性薄膜から
なる画素電極２１を形成する。最後に、ＴＦＴ２２及び
蓄積容量部２５の全面に配向膜を形成する。以上の工程
により、本実施の形態のＴＦＴアレイ基板２が完成す
る。

【００４８】ここでは、図５に示した対向基板１１につ
いては工程図の例示を省略しているが、まず、ガラス基
板等の透明基板４４を用意し、この透明基板４４上に第
１遮光膜５４および額縁としての第２遮光膜を、例えば
Ｃｒ（クロム）等の金属をスパッタリングした後、フォ
トリソグラフィー工程、エッチング工程を経て形成す
る。なお、これら遮光膜は、Ｃｒ、Ｎｉ（ニッケル）、
Ａｌ等の金属材料の他、Ｃ（カーボン）やＴｉ（チタ
ン）をフォトレジストに分散した樹脂ブラック等の複合
材料により形成してもよい。

【００４９】その後、カラーフィルター層５５、オーバ
ーコート膜５６を順次形成した後、対向基板１１の全面
にスパッタリング等により、ＩＴＯ等の透明導電性薄膜
を約５０〜２００ｎｍの厚さに堆積することにより対向
電極５７を形成する。さらに、対向電極５７の全面に配
向膜５９を形成する。最後に、上述のように各層が形成
されたＴＦＴアレイ基板２と対向基板１１とを対向させ
て配置し、セル厚が例えば４μｍ程度になるようにシー
ル材により貼り合わせ、空パネルを作製する。次いで、
この空パネル内に液晶４６を封入すれば、本実施の形態
の液晶装置が完成する。

【００５０】本実施の形態の液晶装置の製造方法によれ
ば、透明基板４３上に、半導体層２８、絶縁薄膜４８、
及び走査線２４及び容量線２６を順次形成することによ
り、ＴＦＴ２２、蓄積容量部２５及び薄膜容量素子９を
同時に形成するので、薄膜容量素子９を形成するための
工程を別途設ける必要が無く、製造工程を簡略化するこ
とができ、製造コストを低減することができる。これに
より、ノイズに起因する誤動作が無く、したがって動作
の信頼性が高く、小型化、省スペース化を図ることがで
き、しかも安価なＴＦＴアレイ基板２を容易に実現する
ことができる。

【００５１】［電子機器］本発明により得られた電気光
学装置の一例の液晶装置を使用した電子機器について説
明する。本発明により得られた電気光学装置の一例の液
晶装置を表示装置として使用した電子機器の例を図９〜
図１１に示す。図９は、携帯電話の一例を示した斜視図
である。図９において、符号１０００は携帯電話本体を
示し、符号１００１は上記の液晶装置を用いた液晶表示
部を示している。

【００５２】図１０は、腕時計型電子機器の一例を示し
た斜視図である。図１０において、符号１１００は時計
本体を示し、符号１１０１は上記の液晶装置を用いた液
晶表示部を示している。図１１は、ワープロ、パソコン
などの携帯型情報処理装置の一例を示した斜視図であ
る。図１１において、符号１２００は情報処理装置、符
号１２０２はキーボードなどの入力部、符号１２０４は
情報処理装置本体、符号１２０６は上記の液晶装置を用
いた液晶表示部を示している。図９から図１１に示す電
子機器は、上記の液晶装置を用いた液晶表示部を備えた
ものであるので、外部回路からのノイズを効果的に低減
することで、信頼性に優れた電子機器を実現することが
できる。

【００５３】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態ではスイッチング素子としてのＴＦ
Ｔ２２、蓄積容量部２５及び薄膜容量素子９の半導体層
２８をｎチャネル型としたが、これらの導電型はｐチャ
ネル型であってもよい。また、液晶装置を構成する各種
膜の材料、膜厚、寸法、製造条件等の具体的な記載に関
しては、上記実施の形態に限ることなく、適宜設計変更
が可能である。

【００５４】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、アクティブマトリクス基板の外部回路接続端子
に、誘電体層を一対の電極層で挟持してなる薄膜容量素
子を設けたので、前記外部回路接続端子に外部信号回路
から信号が入力した場合、この信号に重畳されたノイズ
が前記薄膜容量素子により吸収され、このノイズが低減
された信号がアクティブマトリクス基板内の内部回路に
入力することとなり、ノイズに起因する誤動作が減少
し、アクティブマトリクス基板の動作の信頼性を向上さ
せることができる。

【００５５】また、誘電体層の膜厚を薄くすることがで
きるので、それに応じて容量を増加させることができ、
ノイズの遮断性能を向上させることができる。また、容
量素子を薄膜化することで全体形状を小さくすることが
でき、より小型化、省スペース化を図ることができる。

【図面の簡単な説明】

【図１】 本発明の一実施の形態の液晶装置の全体構成
を示す平面図である。

【図２】 図１のＡ領域の拡大平面図である。

【図３】 本発明の一実施の形態である液晶装置の画像
表示領域を構成する複数の画素における各種素子、配線
等の等価回路図である。

【図４】 同、液晶装置の画素構成を示す拡大平面図で
ある。

【図５】 図４のＡ−Ａ’線およびＢ−Ｂ’線に沿う断
面図である。

【図６】 図２のＣ−Ｃ’線に沿う断面図である。

【図７】 ＴＦＴアレイ基板の製造プロセスの前工程を
説明するための工程断面図である。

【図８】 ＴＦＴアレイ基板の製造プロセスの後工程を
説明するための工程断面図である。

【図９】 本発明の液晶装置を備えた電子機器の一例を
示す斜視図である。

【図１０】 電子機器の他の例を示す斜視図である。

【図１１】 電子機器のさらに他の例を示す斜視図であ
る。

【符号の説明】

１ 液晶装置 ２ 薄膜トランジスタ（ＴＦＴ）アレイ基板（アクティ
ブマトリクス基板） ７ 外部回路接続端子 ８ 配線 ９ 薄膜容量素子 １０ 配線 １１ 対向基板 ２１ 画素電極 ２２ ＴＦＴ ２３ データ線 ２４ 走査線 ２５ 蓄積容量部 ２６ 容量線 ２８ 半導体層 ３１ ドレイン電極 ４３，４４ 透明基板 ４６ 液晶 ４８ 絶縁薄膜（誘電体層）

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 HA04 JA25 JA46 JB63 KA04 KA12 KA22 MA08 MA13 MA29 MA30 NA25 5C006 BB16 BC06 EB04 EB05 FA31 FA41 5C080 AA10 BB05 DD12 DD22 DD28 FF11 JJ06 5F110 AA14 AA30 BB01 DD02 DD03 DD13 DD14 DD17 EE03 EE04 FF02 FF03 FF10 FF23 FF29 FF30 GG02 GG13 GG25 GG45 GG47 HJ01 HJ04 HJ13 HL03 HL22 HL23 NN45 NN47 NN54 NN72 PP02 PP03 5G435 AA14 AA17 AA18 BB12 CC09 KK05 KK09

Claims (9)

【特許請求の範囲】
1. 【請求項１】 基板上に、互いに交差して設けられた複
   数の走査線および複数のデータ線と、該複数の走査線お
   よび複数のデータ線の少なくとも一方に信号を供給する
   外部回路接続端子と、前記走査線と前記データ線との交
   差に対応してマトリクス状に配置された複数の画素電
   極、該画素電極のスイッチング素子である複数の薄膜ト
   ランジスタ、および複数の蓄積容量とを有するアクティ
   ブマトリクス基板であって、 前記外部回路接続端子に、誘電体層を一対の電極層で挟
   持した薄膜容量素子を設けてなることを特徴とするアク
   ティブマトリクス基板。
2. 【請求項２】 前記誘電体層は、複数種の誘電体層を積
   層してなることを特徴とする請求項１記載のアクティブ
   マトリクス基板。
3. 【請求項３】 前記誘電体層は、シリコン酸化物、シリ
   コン窒化物より選択した１種からなる誘電体膜、または
   前記２種を複数層に積層してなる誘電体多層膜であるこ
   とを特徴とする請求項１または２記載のアクティブマト
   リクス基板。
4. 【請求項４】 複数の前記薄膜容量素子各々の容量は、
   該薄膜容量素子が接続される前記走査線または前記デー
   タ線に対応して設定されていることを特徴とする請求項
   １、２または３記載のアクティブマトリクス基板。
5. 【請求項５】 前記薄膜容量素子は、前記蓄積容量、前
   記薄膜トランジスタに設けられた容量及び前記画素電極
   に設けられた容量と並列接続されていることを特徴とす
   る請求項１ないし４のいずれか１項記載のアクティブマ
   トリクス基板。
6. 【請求項６】 基板上に、互いに交差して設けられた複
   数の走査線および複数のデータ線と、該複数の走査線お
   よび複数のデータ線の少なくとも一方に信号を供給する
   外部回路接続端子と、前記走査線と前記データ線との交
   差に対応してマトリクス状に配置された複数の画素電
   極、該画素電極のスイッチング素子である複数の薄膜ト
   ランジスタ、および複数の蓄積容量とを有するアクティ
   ブマトリクス基板の製造方法であって、 前記蓄積容量を形成すると同時に、前記外部回路接続端
   子に、誘電体層を一対の電極層で挟持した薄膜容量素子
   を形成することを特徴とするアクティブマトリクス基板
   の製造方法。
7. 【請求項７】 前記薄膜容量素子は、前記薄膜トランジ
   スタを形成する工程により、該薄膜トランジスタの形成
   と同時に形成することを特徴とする請求項６記載のアク
   ティブマトリクス基板の製造方法。
8. 【請求項８】 請求項１ないし５のいずれか１項記載の
   アクティブマトリクス基板と対向基板との間に電気光学
   物質を挟持してなることを特徴とする電気光学装置。
9. 【請求項９】 請求項８記載の電気光学装置を備えたこ
   とを特徴とする電子機器。