JP2900662B2 - 薄膜トランジスタアレイ - Google Patents
薄膜トランジスタアレイInfo
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-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
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- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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Description
【０００１】
【産業上の利用分野】本発明は、保持容量を有する薄膜
トランジスタ液晶表示装置の薄膜トランジスタアレイに
係り、特にその表示特性向上とプロセスの簡略化に関す
るものである。
トランジスタ液晶表示装置の薄膜トランジスタアレイに
係り、特にその表示特性向上とプロセスの簡略化に関す
るものである。
【０００２】
【従来の技術】図７は、例えば特開平１−１９７７２２
号公報に示された従来の薄膜トランジスタアレイの画素
部の等価回路図である。表示部は、ｍ本のゲート配線１
と、ｎ本のソース配線２が直交して配置され、ｍ×ｎ個
の表示画素に分割されている。各マトリクスの交点には
薄膜トランジスタ３が設けられ、そのスイッチング機能
により各画素に画像情報が伝達される。
号公報に示された従来の薄膜トランジスタアレイの画素
部の等価回路図である。表示部は、ｍ本のゲート配線１
と、ｎ本のソース配線２が直交して配置され、ｍ×ｎ個
の表示画素に分割されている。各マトリクスの交点には
薄膜トランジスタ３が設けられ、そのスイッチング機能
により各画素に画像情報が伝達される。
【０００３】ところで、薄膜トランジスタアレイを用い
た液晶表示装置では、薄膜トランジスタ３がオフにな
り、画像情報が画素部に保持される期間中に液晶層の自
己放電あるいは薄膜トランジスタ３のリーク電流が原因
で画像信号が損なわれてしまうという問題が生じる。こ
の問題対策としては、個々の画素に保持容量を設ける方
法がある。保持容量の設置方法としては、(IEEE, Tran
s.Electron Devices ED-20(1973) pp.995〜1001）に記
載されるものが簡便であり、頻繁に用いられている。こ
の方法は、図８の一画素部の等価回路図に示すように、
個々の画素内で保持容量６を隣接するゲート配線１と画
素電極７の間に形成するものである。なお、４は対向電
極、５は液晶容量である。
た液晶表示装置では、薄膜トランジスタ３がオフにな
り、画像情報が画素部に保持される期間中に液晶層の自
己放電あるいは薄膜トランジスタ３のリーク電流が原因
で画像信号が損なわれてしまうという問題が生じる。こ
の問題対策としては、個々の画素に保持容量を設ける方
法がある。保持容量の設置方法としては、(IEEE, Tran
s.Electron Devices ED-20(1973) pp.995〜1001）に記
載されるものが簡便であり、頻繁に用いられている。こ
の方法は、図８の一画素部の等価回路図に示すように、
個々の画素内で保持容量６を隣接するゲート配線１と画
素電極７の間に形成するものである。なお、４は対向電
極、５は液晶容量である。
【０００４】また、ゲート配線抵抗が高くなる場合、例
えばゲート配線１に燐添加多結晶Ｓｉ等の比較的抵抗の
高い材料を用いたとき、また、ゲート配線１の断面積を
小さくした時に、ゲート配線１に付加している容量とゲ
ート配線抵抗によりゲート信号遅延が発生する。
えばゲート配線１に燐添加多結晶Ｓｉ等の比較的抵抗の
高い材料を用いたとき、また、ゲート配線１の断面積を
小さくした時に、ゲート配線１に付加している容量とゲ
ート配線抵抗によりゲート信号遅延が発生する。
【０００５】
【発明が解決しようとする課題】以上述べたように、上
記従来技術では保持容量６の電極とゲート配線１間の接
続は個々の画素内で行われており、画素内の開口率を大
きくしたまま、つまり、遮光するような金属を用いない
で、保持容量６の電極とゲート配線１との接続を行うと
すると、両者を重ね合せる構造となり、この重ね合せの
時に段切れが生じる等上記接続が不確実になる不具合が
あった。また、この接続を確実に行おうとすると、薄膜
トランジスタ３の設計自由度が減少する不具合があっ
た。例えば、ゲート配線１上に保持容量６の電極を重畳
することによってゲート配線１と保持容量６の電極の接
続を行おうとすると、段切れ防止のため保持容量６の電
極の膜厚をゲート配線１の膜厚より大きくするか、また
はゲート配線１の断面に傾斜をつける必要があった。
記従来技術では保持容量６の電極とゲート配線１間の接
続は個々の画素内で行われており、画素内の開口率を大
きくしたまま、つまり、遮光するような金属を用いない
で、保持容量６の電極とゲート配線１との接続を行うと
すると、両者を重ね合せる構造となり、この重ね合せの
時に段切れが生じる等上記接続が不確実になる不具合が
あった。また、この接続を確実に行おうとすると、薄膜
トランジスタ３の設計自由度が減少する不具合があっ
た。例えば、ゲート配線１上に保持容量６の電極を重畳
することによってゲート配線１と保持容量６の電極の接
続を行おうとすると、段切れ防止のため保持容量６の電
極の膜厚をゲート配線１の膜厚より大きくするか、また
はゲート配線１の断面に傾斜をつける必要があった。
【０００６】上記従来構造は、ゲート配線１の断線に対
する冗長性とならない。このため、冗長構造を取るため
には、他に特別のゲート配線断線に対する冗長構造を施
さなければならなかった。また、前記従来構造は、ゲー
ト信号をゲート配線１の片側から入力しているために、
ゲート配線１の線抵抗が高くなった場合、ゲート信号遅
延を起こすことがあった。
する冗長性とならない。このため、冗長構造を取るため
には、他に特別のゲート配線断線に対する冗長構造を施
さなければならなかった。また、前記従来構造は、ゲー
ト信号をゲート配線１の片側から入力しているために、
ゲート配線１の線抵抗が高くなった場合、ゲート信号遅
延を起こすことがあった。
【０００７】本発明の目的は、保持容量の電極をゲート
配線に接続する構造の薄膜トランジスタアレイにおい
て、ゲート配線断線に対する冗長性を持たせつつ、画素
の開口率を下げることなく、確実にゲート配線と保持容
量の電極を接続する方法を与えることにある。
配線に接続する構造の薄膜トランジスタアレイにおい
て、ゲート配線断線に対する冗長性を持たせつつ、画素
の開口率を下げることなく、確実にゲート配線と保持容
量の電極を接続する方法を与えることにある。
【０００８】また、薄膜トランジスタの設計段階で、設
計の自由度が増加し、プロセスの簡略化を可能にすると
ともに、ゲート信号遅延減少をはかった薄膜トランジス
タアレイを提供することにある。
計の自由度が増加し、プロセスの簡略化を可能にすると
ともに、ゲート信号遅延減少をはかった薄膜トランジス
タアレイを提供することにある。
【０００９】
【課題を解決するための手段】本発明にかかる薄膜トラ
ンジスタアレイは、保持容量の電極として走査線方向に
１本の共通の保持容量用配線をゲート配線と平行に配置
し、ゲート配線と保持容量用配線の接続を表示部の外部
で、画素の開口率を下げることなく、確実に行えるよう
にしたものである。また、上記接続をゲート配線の両端
で行うようにしたものである。さらに、保持容量用配線
の線抵抗をゲート配線の線抵抗より低くしたものであ
る。また、保持容量用配線に可視光に対する透過率が高
い導電材料、例えばインジウム錫酸素合金，酸化インジ
ウムまたは可視光に対する透過率が高い導電材料と可視
光に対して不透明な導電材料を組み合わせたものを用い
ることで、画素の開口率を低下させないようにしたもの
である。さらに、保持容量用配線とゲート配線との接続
にソース配線材料を用いたものである。
ンジスタアレイは、保持容量の電極として走査線方向に
１本の共通の保持容量用配線をゲート配線と平行に配置
し、ゲート配線と保持容量用配線の接続を表示部の外部
で、画素の開口率を下げることなく、確実に行えるよう
にしたものである。また、上記接続をゲート配線の両端
で行うようにしたものである。さらに、保持容量用配線
の線抵抗をゲート配線の線抵抗より低くしたものであ
る。また、保持容量用配線に可視光に対する透過率が高
い導電材料、例えばインジウム錫酸素合金，酸化インジ
ウムまたは可視光に対する透過率が高い導電材料と可視
光に対して不透明な導電材料を組み合わせたものを用い
ることで、画素の開口率を低下させないようにしたもの
である。さらに、保持容量用配線とゲート配線との接続
にソース配線材料を用いたものである。
【００１０】
【作用】本発明においては、保持容量用配線として設置
した保持容量の電極は、ゲート配線とその両端で接続を
行った場合、ゲート配線断線に対する冗長構造となる。
前記ゲート配線と保持容量用配線の接続は画素サイズ以
上の接触面積を用いることも可能であり、確実に行え
る。また、保持容量用配線の線抵抗がゲート配線の線抵
抗より低ければゲート信号両側入力と同様の効果を持
ち、ゲート遅延減少に効果がある。さらに、保持容量用
配線に可視光に対する透過率が高い導電材料、例えばイ
ンジウム錫酸素合金，酸化インジウムまたは可視光に対
する透過率が高い導電材料と可視光に対して不透明な導
電材料を組み合わせたものを用いることで、画素の開口
率を低下させない。さらに、保持容量用配線とゲート配
線との接続にソース配線材料を用いたので、低抵抗の接
続ができる。
した保持容量の電極は、ゲート配線とその両端で接続を
行った場合、ゲート配線断線に対する冗長構造となる。
前記ゲート配線と保持容量用配線の接続は画素サイズ以
上の接触面積を用いることも可能であり、確実に行え
る。また、保持容量用配線の線抵抗がゲート配線の線抵
抗より低ければゲート信号両側入力と同様の効果を持
ち、ゲート遅延減少に効果がある。さらに、保持容量用
配線に可視光に対する透過率が高い導電材料、例えばイ
ンジウム錫酸素合金，酸化インジウムまたは可視光に対
する透過率が高い導電材料と可視光に対して不透明な導
電材料を組み合わせたものを用いることで、画素の開口
率を低下させない。さらに、保持容量用配線とゲート配
線との接続にソース配線材料を用いたので、低抵抗の接
続ができる。
【００１１】
実施例１ 図１は本発明の第１の実施例による薄膜トランジスタア
レイ全体の等価回路図であり、図２は本実施例の薄膜ト
ランジスタアレイの画素部の構造断面図であり、図３
（ａ），（ｂ）はそれぞれ本実施例の薄膜トランジスタ
アレイの周辺部の平面図と断面図である。
レイ全体の等価回路図であり、図２は本実施例の薄膜ト
ランジスタアレイの画素部の構造断面図であり、図３
（ａ），（ｂ）はそれぞれ本実施例の薄膜トランジスタ
アレイの周辺部の平面図と断面図である。
【００１２】まず、図２によって本実施例の薄膜トラン
ジスタアレイを、その作製工程に従って説明する。絶縁
性透明基板２１上に無添加シリコン層２２，ゲート絶縁
膜２３，ゲート電極２４を堆積しパターニングを行う。
ゲートパターンをマスクにイオン注入により無添加シリ
コン層２２の一部を導電性にかえて（添加層）ソース領
域２５およびドレイン領域２６を形成する。この上に第
１の層間絶縁膜２７，保持容量用配線８，保持容量絶縁
膜２８，画素電極７の順に堆積し、これらをパターニン
グする。この上に、第２の層間絶縁膜２９を堆積し、第
１，第２の層間絶縁膜２７，２９をパターニングした
後、ソース電極３０，保護膜３１を堆積しパターニング
する。保持容量用配線８には可視光に対する透過率が高
い導電材料、例えばインジウム錫酸素合金，酸化インジ
ウムを用いる。
ジスタアレイを、その作製工程に従って説明する。絶縁
性透明基板２１上に無添加シリコン層２２，ゲート絶縁
膜２３，ゲート電極２４を堆積しパターニングを行う。
ゲートパターンをマスクにイオン注入により無添加シリ
コン層２２の一部を導電性にかえて（添加層）ソース領
域２５およびドレイン領域２６を形成する。この上に第
１の層間絶縁膜２７，保持容量用配線８，保持容量絶縁
膜２８，画素電極７の順に堆積し、これらをパターニン
グする。この上に、第２の層間絶縁膜２９を堆積し、第
１，第２の層間絶縁膜２７，２９をパターニングした
後、ソース電極３０，保護膜３１を堆積しパターニング
する。保持容量用配線８には可視光に対する透過率が高
い導電材料、例えばインジウム錫酸素合金，酸化インジ
ウムを用いる。
【００１３】次に、図３（ａ），（ｂ）に従って周辺部
の説明を行う。本実施例ではゲート配線１と保持容量用
配線８の接続を、ゲート配線１の上に保持容量用配線８
を直接重畳させることによって行う。また、ゲート配線
１の上に保持容量用配線８を画素面積以上の接触面積で
直接重畳させることによって、更に確実に低接触抵抗で
接続を行うことが可能となる。
の説明を行う。本実施例ではゲート配線１と保持容量用
配線８の接続を、ゲート配線１の上に保持容量用配線８
を直接重畳させることによって行う。また、ゲート配線
１の上に保持容量用配線８を画素面積以上の接触面積で
直接重畳させることによって、更に確実に低接触抵抗で
接続を行うことが可能となる。
【００１４】次に、図１により本実施例による薄膜トラ
ンジスタアレイ全体を説明する。図１は本発明にかかる
薄膜トランジスタアレイの基本構成図である。図中、図
７と同一符号は同一部分を示す。表示部はｍ本のゲート
配線１とｎ本のソース配線２が直交して配置され、ｍ×
ｎ個の表示画素に分割されている。各マトリクスの交点
には薄膜トランジスタ３が設けられている。薄膜トラン
ジスタ３のドレインは画素電極７に接続される。保持容
量用配線８はゲート配線１と略平行に設けられる。保持
容量用配線８と次段のゲート配線１はゲート配線１の両
端で接続されるものとし、保持容量用配線８の線抵抗は
ゲート配線１の線抵抗より低いものとする。
ンジスタアレイ全体を説明する。図１は本発明にかかる
薄膜トランジスタアレイの基本構成図である。図中、図
７と同一符号は同一部分を示す。表示部はｍ本のゲート
配線１とｎ本のソース配線２が直交して配置され、ｍ×
ｎ個の表示画素に分割されている。各マトリクスの交点
には薄膜トランジスタ３が設けられている。薄膜トラン
ジスタ３のドレインは画素電極７に接続される。保持容
量用配線８はゲート配線１と略平行に設けられる。保持
容量用配線８と次段のゲート配線１はゲート配線１の両
端で接続されるものとし、保持容量用配線８の線抵抗は
ゲート配線１の線抵抗より低いものとする。
【００１５】本実施例の構造により、ゲート配線１と保
持容量用配線８の接続を確実に行うことができる。ま
た、保持容量用配線８は薄膜トランジスタアレイにゲー
ト配線断線に対する冗長性を持たせている。低抵抗の保
持容量用配線８は、ゲート信号両側入力と同様の効果を
持ち、ゲート信号遅延減少に効果がある。すなわち、ゲ
ート配線１の両端で保持容量用配線８は接続されている
ので、ゲート信号の遅延が低減される。
持容量用配線８の接続を確実に行うことができる。ま
た、保持容量用配線８は薄膜トランジスタアレイにゲー
ト配線断線に対する冗長性を持たせている。低抵抗の保
持容量用配線８は、ゲート信号両側入力と同様の効果を
持ち、ゲート信号遅延減少に効果がある。すなわち、ゲ
ート配線１の両端で保持容量用配線８は接続されている
ので、ゲート信号の遅延が低減される。
【００１６】実施例２ 本発明の薄膜トランジスタアレイの第２の実施例を図４
を用いて説明する。図４は本実施例の薄膜トランジスタ
アレイの画素部の平面図である。薄膜トランジスタアレ
イの製造工程は実施例１と１箇所を除いて同様である
が、本実施例では保持容量用配線８に可視光に対する透
過率が高く、導電率のあまり高くない導電材料４１と、
可視光に対して不透明な導電材料４２を組み合わせたも
のを用いることに特徴がある。不透明な導電材料４２の
配線幅は１０μｍ以下とする。本実施例の構造は、保持
容量用配線８の低抵抗化に効果があり、画素の開口率を
大きく低減させない効果がある。
を用いて説明する。図４は本実施例の薄膜トランジスタ
アレイの画素部の平面図である。薄膜トランジスタアレ
イの製造工程は実施例１と１箇所を除いて同様である
が、本実施例では保持容量用配線８に可視光に対する透
過率が高く、導電率のあまり高くない導電材料４１と、
可視光に対して不透明な導電材料４２を組み合わせたも
のを用いることに特徴がある。不透明な導電材料４２の
配線幅は１０μｍ以下とする。本実施例の構造は、保持
容量用配線８の低抵抗化に効果があり、画素の開口率を
大きく低減させない効果がある。
【００１７】 実施例３ 本発明の薄膜トランジスタアレイの第３の実施例を図５
を用いて説明する。図５は本実施例の薄膜トランジスタ
アレイの周辺部の断面図である。薄膜トランジスタアレ
イの製造工程は実施例１と全く同様であるが、本実施例
では保持容量用配線８とゲート配線１の接続にソース電
極３０と同じ材料の接続電極５１を用いることに特徴が
ある。保持容量用配線８とゲート配線１の接続部におい
て、構造上両者を接続しようとして２種の導電層を直接
重ね合せると、各導電層の厚みによっては段切れを起こ
す可能性が高く、確実な接続が困難である。そして、両
者を直接接触させることによって接続するのでは、一方
の表面が酸化している場合には両者間の低抵抗の接続は
困難である。しかし両者を十分に厚いソース配線材料を
用いて接続すれば、両者間に低抵抗接続を設けることが
できる。
を用いて説明する。図５は本実施例の薄膜トランジスタ
アレイの周辺部の断面図である。薄膜トランジスタアレ
イの製造工程は実施例１と全く同様であるが、本実施例
では保持容量用配線８とゲート配線１の接続にソース電
極３０と同じ材料の接続電極５１を用いることに特徴が
ある。保持容量用配線８とゲート配線１の接続部におい
て、構造上両者を接続しようとして２種の導電層を直接
重ね合せると、各導電層の厚みによっては段切れを起こ
す可能性が高く、確実な接続が困難である。そして、両
者を直接接触させることによって接続するのでは、一方
の表面が酸化している場合には両者間の低抵抗の接続は
困難である。しかし両者を十分に厚いソース配線材料を
用いて接続すれば、両者間に低抵抗接続を設けることが
できる。
【００１８】実施例４ 本発明の薄膜トランジスタアレイの第３の実施例を図６
を用いて説明する。実施例１では、保持容量用配線８と
ゲート配線１の接続はゲート配線１の両端で行っていた
が、本実施例のように、保持容量用配線８とゲート配線
１の接続はゲート配線１の片端で行っている。
を用いて説明する。実施例１では、保持容量用配線８と
ゲート配線１の接続はゲート配線１の両端で行っていた
が、本実施例のように、保持容量用配線８とゲート配線
１の接続はゲート配線１の片端で行っている。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
１本の共通配線となった保持容量用配線と、ゲート配線
の接続を周辺部で行うことにより、保持容量用配線とゲ
ート配線の接続が確実になる。また、上記接続をゲート
配線の両側周辺部で行うことにより、ゲート配線断線に
対する冗長構造となり、さらに保持容量用配線の線抵抗
をゲート配線の線抵抗より低くしたので、ゲート信号遅
延減少に効果がある。また、保持容量用配線に可視光に
対する透過率が高い導電材料を用いるか、あるいは可視
光に対する透過率が高い導電材料と可視光に対して不透
明な導電材料を組み合せて用いたので、画素の開口率を
低下させることがない。さらに、保持容量用配線とゲー
ト配線との接続にソース配線材料を用いたので、低抵抗
の接続を行うことができる利点がある。
１本の共通配線となった保持容量用配線と、ゲート配線
の接続を周辺部で行うことにより、保持容量用配線とゲ
ート配線の接続が確実になる。また、上記接続をゲート
配線の両側周辺部で行うことにより、ゲート配線断線に
対する冗長構造となり、さらに保持容量用配線の線抵抗
をゲート配線の線抵抗より低くしたので、ゲート信号遅
延減少に効果がある。また、保持容量用配線に可視光に
対する透過率が高い導電材料を用いるか、あるいは可視
光に対する透過率が高い導電材料と可視光に対して不透
明な導電材料を組み合せて用いたので、画素の開口率を
低下させることがない。さらに、保持容量用配線とゲー
ト配線との接続にソース配線材料を用いたので、低抵抗
の接続を行うことができる利点がある。
【図１】本発明の一実施例による薄膜トランジスタアレ
イの等価回路図である。
イの等価回路図である。
【図２】本発明の一実施例の画素部の要部断面図であ
る。
る。
【図３】本発明の実施例の薄膜トランジスタアレイの周
辺部の平面図とそのＡ−Ａ′線による断面図である。
辺部の平面図とそのＡ−Ａ′線による断面図である。
【図４】本発明の他の実施例の薄膜トランジスタアレイ
の画素部の平面図である。
の画素部の平面図である。
【図５】本発明のさらに他の実施例の薄膜トランジスタ
アレイの周辺部の断面図である。
アレイの周辺部の断面図である。
【図６】本発明のさらに他の実施例の薄膜トランジスタ
アレイの等価回路図である。
アレイの等価回路図である。
【図７】従来の薄膜トランジスタアレイの等価回路図で
ある。
ある。
【図８】従来の薄膜トランジスタアレイの一画素部の等
価回路図である。
価回路図である。
１ ゲート配線 ２ ソース配線 ３ 薄膜トランジスタ ４ 対向電極 ５ 液晶容量 ６ 保持容量 ７ 画素電極 ８ 保持容量用配線 ２１ 絶縁性透明基板 ２２ 無添加シリコン層 ２３ ゲート絶縁膜 ２４ ゲート電極 ２５ ソース領域 ２６ ドレイン領域 ２７ 第１の層間絶縁膜 ２８ 保持容量絶縁膜 ２９ 第２の層間絶縁膜 ３０ ソース電極 ３１ 保護膜 ４１ 可視光に対する透過率が高い導電材料 ４２ 可視光に対して不透明な導電材料 ５１ 接続電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 羽山 昌宏 尼崎市塚口本町８丁目１番１号 三菱電 機株式会社 材料研究所内 (56)参考文献 特開 平２−277027（ＪＰ，Ａ) 特開 平３−165329（ＪＰ，Ａ) 特開 平４−106530（ＪＰ，Ａ) 特開 平２−72392（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/136 500
Claims (6)
- 【請求項１】 複数本の走査線用のゲート配線と、これ
と交差する複数本のデータ線用のソース配線とを有し、
前記ゲート配線とソース配線の各交点にゲート電極とソ
ース電極がそれぞれ接続された薄膜トランジスタと、そ
の薄膜トランジスタのドレインに接続された画素電極
と、保持容量を有する表示部と、この表示部の外側に位
置する周辺部とから構成されたアクティブマトリクス薄
膜トランジスタアレイにおいて、前記保持容量の電極と
して、走査線方向に１本の共通の保持容量用配線を前記
ゲート配線に平行に配置し、前記保持容量用配線と近接
の前記ゲート配線を前記表示部の外側の周辺部で電気的
に接続したことを特徴とする薄膜トランジスタアレイ。 - 【請求項２】 請求項１において、保持容量用配線とゲ
ート配線との接続を前記ゲート配線の両端部で行ったこ
とを特徴とする薄膜トランジスタアレイ。 - 【請求項３】 請求項１または２において、保持容量用
配線の線抵抗をゲート配線の線抵抗より低くしたことを
特徴とする薄膜トランジスタアレイ。 - 【請求項４】 請求項１，２，３のいずれかにおいて、
保持容量用配線に可視光に対する透過率が高い導電材料
を用いたことを特徴とする薄膜トランジスタアレイ。 - 【請求項５】 請求項１，２，３のいずれかにおいて、
保持容量用配線に可視光に対する透過率が高い導電材料
と、可視光に対して不透明な導電材料を組み合わせたも
のを用いたことを特徴とする薄膜トランジスタアレイ。 - 【請求項６】 請求項１，２，３，４，５のいずれかに
おいて、保持容量用配線とゲート配線との接続にソース
配線材料を用いたことを特徴とする薄膜トランジスタア
レイ。
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