JP2660528B2 - 液晶表示装置の駆動方法 - Google Patents
液晶表示装置の駆動方法Info
- Publication number
- JP2660528B2 JP2660528B2 JP2196088A JP2196088A JP2660528B2 JP 2660528 B2 JP2660528 B2 JP 2660528B2 JP 2196088 A JP2196088 A JP 2196088A JP 2196088 A JP2196088 A JP 2196088A JP 2660528 B2 JP2660528 B2 JP 2660528B2
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- gate
- gate line
- pulse
- display device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal Display Device Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアクティブマリクス型液晶表示装置の駆動方
法に係り、特に高画質を得るのに好適な液晶表示装置の
駆動方法に関する。
法に係り、特に高画質を得るのに好適な液晶表示装置の
駆動方法に関する。
近年、薄膜トラジスタ（以下、TFTと略称する）で駆
動する液晶表示装置が注目されている。第２図に従来公
知のTFTマトリクスアレイの基本構成を示す。表示画面
は縦ｍ本のゲート線１と横ｎ本のデータ線２が直交して
配置され、ｍ×ｎ個の表示画素に分割されている。各マ
トリクスの交点にはTFT3が設けられ、そのスイッチ機能
により各画素に画像情報が伝達される。この情報に従
い、上記マトリクスアレイに設けられた液晶の各画素に
対応した領域５で表示が実現される。
動する液晶表示装置が注目されている。第２図に従来公
知のTFTマトリクスアレイの基本構成を示す。表示画面
は縦ｍ本のゲート線１と横ｎ本のデータ線２が直交して
配置され、ｍ×ｎ個の表示画素に分割されている。各マ
トリクスの交点にはTFT3が設けられ、そのスイッチ機能
により各画素に画像情報が伝達される。この情報に従
い、上記マトリクスアレイに設けられた液晶の各画素に
対応した領域５で表示が実現される。
ところで、TFT3がオフとなり画像情報が画素部に保持
される期間中に、液晶層の自己放電あるいはTFTのリー
ク電流が原因で画像信号が損なわれてしまうという問題
が生じる。この問題の対策としては、各画素に付加容量
を設けるのが一般的である。付加容量の設置方法として
は、アイ・イー・イー・イー，トランザクション オン
エレクトロン デバイセズ イーディー20,（1973
年）第995頁から1001頁（IEEE,Trans.Electron Device
s,ED−20（1973）pp.995−1001）に記載されているもの
が簡便であり、頻繁に用いられている。この方法は第３
図の一画素部の等価回路に示すように、付加容量６を隣
接するゲート線と表示電極の間に形成するものであり、
通常、作製プロセスの変更をせずに実現できるという特
徴を有している。
される期間中に、液晶層の自己放電あるいはTFTのリー
ク電流が原因で画像信号が損なわれてしまうという問題
が生じる。この問題の対策としては、各画素に付加容量
を設けるのが一般的である。付加容量の設置方法として
は、アイ・イー・イー・イー，トランザクション オン
エレクトロン デバイセズ イーディー20,（1973
年）第995頁から1001頁（IEEE,Trans.Electron Device
s,ED−20（1973）pp.995−1001）に記載されているもの
が簡便であり、頻繁に用いられている。この方法は第３
図の一画素部の等価回路に示すように、付加容量６を隣
接するゲート線と表示電極の間に形成するものであり、
通常、作製プロセスの変更をせずに実現できるという特
徴を有している。
さらに、上記方法による付加容量を具備するTFTマト
リクスアレイにおいては、併せて駆動上の利点がある。
これは、例えば特開昭59−119390号公報に記されている
ように、TFTのゲート・ソース寄生容量Cgs7に起因する
ゲートパルスの表示部への電圧漏れ込みを相殺する方式
である。
リクスアレイにおいては、併せて駆動上の利点がある。
これは、例えば特開昭59−119390号公報に記されている
ように、TFTのゲート・ソース寄生容量Cgs7に起因する
ゲートパルスの表示部への電圧漏れ込みを相殺する方式
である。
実際、この電圧漏れ込みを放置すると液晶層への直流
電圧印加が引き起こされ、液晶の抵抗が劣化してしま
う。この対策として、上記TFTにゲート線を通じてゲー
トパルスが印加される時に、上記方法による付加容量を
通じて逆極性のパルスを印加すれば上記の直流電圧の印
加を阻止することが可能となる。また、付加容量を通じ
て逆極性のパルスを印加し、直流電圧が液晶に印加され
るのを防止する技術は特開昭60−87393号公報にも開示
されている。
電圧印加が引き起こされ、液晶の抵抗が劣化してしま
う。この対策として、上記TFTにゲート線を通じてゲー
トパルスが印加される時に、上記方法による付加容量を
通じて逆極性のパルスを印加すれば上記の直流電圧の印
加を阻止することが可能となる。また、付加容量を通じ
て逆極性のパルスを印加し、直流電圧が液晶に印加され
るのを防止する技術は特開昭60−87393号公報にも開示
されている。
しかし、いずれの先行技術も、初段あるいは最終段の
ゲート線により駆動される画素に接続する付加容量の接
続関係までは検討されていない。
ゲート線により駆動される画素に接続する付加容量の接
続関係までは検討されていない。
すなわち、上記従来技術によるTFTマトリクスアレイ
においては、ゲート線の数が駆動電圧入力数と合致して
いるため、全ての画素に付加容量を設けることは不可能
であった。例えば、第４図に示された従来例では、最終
段のゲート線によって駆動される画素に付加容量を設置
することはできない。
においては、ゲート線の数が駆動電圧入力数と合致して
いるため、全ての画素に付加容量を設けることは不可能
であった。例えば、第４図に示された従来例では、最終
段のゲート線によって駆動される画素に付加容量を設置
することはできない。
ところで、付加容量のない画素では信号保持不良が発
生するだけでなく、上述のように液晶層に直流電圧が印
加されて抵抗劣化が生じ、その抵抗の劣化した液晶が流
動して拡散するため、画面上の大きな面積に亘って画質
劣化が引き起こされる。
生するだけでなく、上述のように液晶層に直流電圧が印
加されて抵抗劣化が生じ、その抵抗の劣化した液晶が流
動して拡散するため、画面上の大きな面積に亘って画質
劣化が引き起こされる。
従って、従来技術では初段または最終段の画素が誤表
示を起こす問題があった。
示を起こす問題があった。
本発明の目的は、画面上の全画素に付加容量を設置す
ることを可能とし、液晶層に印加される直流電圧成分を
原理的に零まで低減し、それによって画質を大幅に改善
することのできる液晶表示装置の駆動方法を提供するこ
とにある。
ることを可能とし、液晶層に印加される直流電圧成分を
原理的に零まで低減し、それによって画質を大幅に改善
することのできる液晶表示装置の駆動方法を提供するこ
とにある。
上記目的は、ダミーゲート線を設け、従来技術にて付
加容量の設置し得なかった初段あるいは最終段のゲート
線で駆動される画素とダミーゲート線の間に付加容量を
設け、上記初段あるいは最終段のゲート線で駆動される
画素に接続されるTFTにゲート線を通じて印加されるゲ
ートパルスに同期させて、上記付加容量の接続されるダ
ミーゲート線に上記ゲートパルスと逆極性のパルスを印
加することにより達成される。
加容量の設置し得なかった初段あるいは最終段のゲート
線で駆動される画素とダミーゲート線の間に付加容量を
設け、上記初段あるいは最終段のゲート線で駆動される
画素に接続されるTFTにゲート線を通じて印加されるゲ
ートパルスに同期させて、上記付加容量の接続されるダ
ミーゲート線に上記ゲートパルスと逆極性のパルスを印
加することにより達成される。
本発明を適用する液晶表示装置に新たに設けられたダ
ミーゲート線は、従来付加容量の設置され得なかった画
素の表示電極との間に、従来と全く同様な方法で付加容
量の形成を可能とし、従って画面上の全画素において、
誤表示を防止することができる。
ミーゲート線は、従来付加容量の設置され得なかった画
素の表示電極との間に、従来と全く同様な方法で付加容
量の形成を可能とし、従って画面上の全画素において、
誤表示を防止することができる。
さらには、初段あるいは最終段のゲート線で駆動され
る画素においても、上述のCgsの存在によるゲートパル
ス漏れ込み分を打ち消す駆動が可能になるので、信号保
持を確保すると同時に、液晶の抵抗劣化を防止すること
ができる。
る画素においても、上述のCgsの存在によるゲートパル
ス漏れ込み分を打ち消す駆動が可能になるので、信号保
持を確保すると同時に、液晶の抵抗劣化を防止すること
ができる。
以下、本発明の実施例につき、図面を用いて詳細に説
明する。
明する。
第１図は、本発明を適用するTFTマトリクスアレイ全
体の等価回路であり、第５図（ａ），（ｂ）はそれぞれ
本発明を適用する液晶表示装置の要部を示す平面図およ
びそのＡ−Ａ′断面図である。
体の等価回路であり、第５図（ａ），（ｂ）はそれぞれ
本発明を適用する液晶表示装置の要部を示す平面図およ
びそのＡ−Ａ′断面図である。
まず、第５図により本発明を適用する液晶表示装置を
その製造工程を従って説明する。絶縁性基板51上にゲー
ト線１、ダミーゲート線12を形成し、その上にゲート絶
縁膜となるSiN膜52を堆積し、この上に非晶質シリコン
膜53を堆積、パターニングしてTFT3を形成する。２はデ
ータ線Yj,54はソース電極であり、ソース電極54は表示
電極55に接続されている。６は付加容量部であり、表示
電極55と隣接するゲート線あるいはダミーゲート線12と
の重畳により形成されている。
その製造工程を従って説明する。絶縁性基板51上にゲー
ト線１、ダミーゲート線12を形成し、その上にゲート絶
縁膜となるSiN膜52を堆積し、この上に非晶質シリコン
膜53を堆積、パターニングしてTFT3を形成する。２はデ
ータ線Yj,54はソース電極であり、ソース電極54は表示
電極55に接続されている。６は付加容量部であり、表示
電極55と隣接するゲート線あるいはダミーゲート線12と
の重畳により形成されている。
TFTマトリクスアレイの表面は、端子部等必要な部分
を除いて全面をSiN膜56で被覆される。
を除いて全面をSiN膜56で被覆される。
以上のように構成されるTFT基板と、透明導電膜から
なる対向電極５を形成したガラス基板57とに配向膜58を
設けた後に向かい合わせて、その間に液晶59を封入して
表示装置が完成する。
なる対向電極５を形成したガラス基板57とに配向膜58を
設けた後に向かい合わせて、その間に液晶59を封入して
表示装置が完成する。
次に、第１図により本発明を適用するTFTマトリクス
アレイ全体の第１例を説明する。画素数は240×480であ
る。ゲート線数はダミーゲート線１本を含む241本であ
る。同図に示されるように、ゲート線Xiで駆動される画
素の付加容量６の一端は次段のゲート線Xi＋１に接続さ
れる。ただし、ｉ＝240のときはダミーゲート線８に接
続される。
アレイ全体の第１例を説明する。画素数は240×480であ
る。ゲート線数はダミーゲート線１本を含む241本であ
る。同図に示されるように、ゲート線Xiで駆動される画
素の付加容量６の一端は次段のゲート線Xi＋１に接続さ
れる。ただし、ｉ＝240のときはダミーゲート線８に接
続される。
本発明を適用する液晶表示装置の駆動波形を第６図に
示す。同図において、ゲート・ソース間寄生容量Cgsに
よる画素部への電圧もれ込みは、この寄生容量と付加容
量Caddを含めた画素容量Cpx＝0.36pFで上記漏れ込み量
は−6V程度であったのがCadd＝1.8pFを設けると−1.3V
まで低減することが画面上の全画素について達成できる
ので画素部液晶の抵抗劣化を低減することができる。
示す。同図において、ゲート・ソース間寄生容量Cgsに
よる画素部への電圧もれ込みは、この寄生容量と付加容
量Caddを含めた画素容量Cpx＝0.36pFで上記漏れ込み量
は−6V程度であったのがCadd＝1.8pFを設けると−1.3V
まで低減することが画面上の全画素について達成できる
ので画素部液晶の抵抗劣化を低減することができる。
なお、この駆動波形においては、Ｖ（X241）はゲート
パルス波形でなくても良く、電位が浮遊でなければ一定
の電位であっても良い。
パルス波形でなくても良く、電位が浮遊でなければ一定
の電位であっても良い。
本発明を適用する液晶表示装置においては、ダミーゲ
ート線の本数は１本に限らず複数本でもよい。マトリク
スの大きさはこれに限らない。ゲート絶縁膜及び表面保
護膜についてもSiNに限るものではない。
ート線の本数は１本に限らず複数本でもよい。マトリク
スの大きさはこれに限らない。ゲート絶縁膜及び表面保
護膜についてもSiNに限るものではない。
本発明を適用する液晶表示装置の第２例を第７図を用
いて説明する。液晶表示装置の製造工程は実施例１と全
く同様であるが、この構成例では、ダミーゲート線８を
画面の上部に有することに特徴がある。基本構成は、付
加容量を電極と前段のゲート線の間に形成するものであ
る。駆動においても実施例１と同様の駆動を行えば画質
向上の効果がある。
いて説明する。液晶表示装置の製造工程は実施例１と全
く同様であるが、この構成例では、ダミーゲート線８を
画面の上部に有することに特徴がある。基本構成は、付
加容量を電極と前段のゲート線の間に形成するものであ
る。駆動においても実施例１と同様の駆動を行えば画質
向上の効果がある。
上記本発明を適用する液晶表示装置の第１例、第２例
においては、付加容量を表示電極と次段あるいは前段の
ゲート線の間に形成する場合を扱ったが、本発明はこれ
に限らず、次々段あるいはそれ以上離れたゲート線との
間に付加容量を形成した構成をもつ液晶表示装置におい
ても有効であることは言うまでもない。
においては、付加容量を表示電極と次段あるいは前段の
ゲート線の間に形成する場合を扱ったが、本発明はこれ
に限らず、次々段あるいはそれ以上離れたゲート線との
間に付加容量を形成した構成をもつ液晶表示装置におい
ても有効であることは言うまでもない。
次に、本発明の駆動方法の実施例を上記第１例に示し
た液晶表示装置において画質向上により効果のある駆動
方法を説明する。
た液晶表示装置において画質向上により効果のある駆動
方法を説明する。
第８図（ａ）は一画素分の等価回路であり、第８図
（ｂ）はその等価回路に示された２本のゲート線Xi,Xi
＋１に各々印加される電圧Ｖ（Xi）,V（Xi＋１）のタイ
ミングチャートを示したものである。この電圧の特徴
は、TFTを駆動するゲートパルスが印加されるのに同期
して、次段のゲート線あるいはダミーゲート線にゲート
パルスとは逆極性のパルスを印加する点にある。この電
圧を用いると上記実施例１に述べられたよりも更に一層
の電圧漏れ込みの低減を達成できる。
（ｂ）はその等価回路に示された２本のゲート線Xi,Xi
＋１に各々印加される電圧Ｖ（Xi）,V（Xi＋１）のタイ
ミングチャートを示したものである。この電圧の特徴
は、TFTを駆動するゲートパルスが印加されるのに同期
して、次段のゲート線あるいはダミーゲート線にゲート
パルスとは逆極性のパルスを印加する点にある。この電
圧を用いると上記実施例１に述べられたよりも更に一層
の電圧漏れ込みの低減を達成できる。
第８図（ｂ）のｔ＝t3およびt4における電圧漏れ込み
ΔV3,ΔV4はそれぞれ ΔV3＝−（Cgs/C）・V1＋（Cadd/C）・（V1＋V2） ΔV4＝−（Cadd/C）・V1 で表される。
ΔV3,ΔV4はそれぞれ ΔV3＝−（Cgs/C）・V1＋（Cadd/C）・（V1＋V2） ΔV4＝−（Cadd/C）・V1 で表される。
ここで、Ｃ＝Cgs＋Cpxである。
画素電極に印加される漏れ込み電圧の総和ΔＶは、Δ
V3＋ΔV4で表されるので、 ΔＶ＝ΔV3＋ΔV4 ＝−（Cgs/C）・V1＋（Cadd/C）V2 となる。
V3＋ΔV4で表されるので、 ΔＶ＝ΔV3＋ΔV4 ＝−（Cgs/C）・V1＋（Cadd/C）V2 となる。
Cadd≠0,V2≠０の場合は上記実施例１の場合に比べ更
に漏れ込み電圧を小さくすることができる。特に、Cadd
＝（V1/V2）・Cgsを満たすようにすると漏れ込み電圧を
零とすることができる。
に漏れ込み電圧を小さくすることができる。特に、Cadd
＝（V1/V2）・Cgsを満たすようにすると漏れ込み電圧を
零とすることができる。
なお、ダミーゲート線に加える波形はTFTをオンさせ
るパルスV1を加える必要はなく、補償パルスV2のみから
成り立っていても良い。
るパルスV1を加える必要はなく、補償パルスV2のみから
成り立っていても良い。
本実施例によれば、画面上の全画素について直流成分
を完全に零とする駆動が実現できるので、画質向上に大
きな効果がある。
を完全に零とする駆動が実現できるので、画質向上に大
きな効果がある。
また、前記第２例の構成に係る液晶表示装置も本実施
例と同様の駆動を行うことができるが、付加容量Caddを
次段のゲート線とで形成した方がクロストークの影響も
小さく、より望ましい駆動を実現できる。
例と同様の駆動を行うことができるが、付加容量Caddを
次段のゲート線とで形成した方がクロストークの影響も
小さく、より望ましい駆動を実現できる。
本発明によれば、新たに設けられたダミーゲート線を
用いることにより、従来では付加容量の設置されなかっ
た画素にもその付加容量を形成することができ、従っ
て、画面上の全画素においてゲートパルス漏れ込みを打
ち消す駆動が可能になる。
用いることにより、従来では付加容量の設置されなかっ
た画素にもその付加容量を形成することができ、従っ
て、画面上の全画素においてゲートパルス漏れ込みを打
ち消す駆動が可能になる。
その結果、信号保持を確実にし、かつ液晶の抵抗劣化
を防ぎ、高画質の液晶表示装置を実現できるという効果
がある。
を防ぎ、高画質の液晶表示装置を実現できるという効果
がある。
第１図は本発明の実施例を説明するためのTFTマトリク
スアレイ全体の等価回路図、第２図は従来のTFTマトリ
クスアレイ全体の等価回路図、第３図は第２図のTFTマ
トリクスアレイの一画素部の等価回路図、第４図は従来
技術による付加容量を有するTFTマトリクスアレイの等
価回路図、第５図は本発明を適用する液晶表示装置の平
面図および断面図、第６図は本発明の１実施例で用いた
液晶表示装置の駆動波形図、第７図および第８図は本発
明の他の実施例の説明図である。 １……ゲート線、２……データ線、３……TFT、４……
対向電極、５……液晶容量、６……付加容量、７……ゲ
ート・ソース間寄生容量、８……ダミーゲート線、51,5
7……ガラス基板、52……ゲート絶縁膜、53……非晶質
シリコン膜、54……ソース電極、55……表示電極、56…
…表面保護膜、58……配向膜、59……液晶。
スアレイ全体の等価回路図、第２図は従来のTFTマトリ
クスアレイ全体の等価回路図、第３図は第２図のTFTマ
トリクスアレイの一画素部の等価回路図、第４図は従来
技術による付加容量を有するTFTマトリクスアレイの等
価回路図、第５図は本発明を適用する液晶表示装置の平
面図および断面図、第６図は本発明の１実施例で用いた
液晶表示装置の駆動波形図、第７図および第８図は本発
明の他の実施例の説明図である。 １……ゲート線、２……データ線、３……TFT、４……
対向電極、５……液晶容量、６……付加容量、７……ゲ
ート・ソース間寄生容量、８……ダミーゲート線、51,5
7……ガラス基板、52……ゲート絶縁膜、53……非晶質
シリコン膜、54……ソース電極、55……表示電極、56…
…表面保護膜、58……配向膜、59……液晶。
Claims (4)
- 【請求項１】複数個のデータ線とこれに直交する複数個
のゲート線および少なくとも１個のダミーゲート線を備
え、その各交点に薄膜トランジスタを形成した基板と、
全面に透明導電体を形成した基板を有し、上記両基板の
間に液晶を封入し、上記薄膜トランジスタに電気的に接
続した画素電極の一部が絶縁膜を介して次段のゲート線
の一部と重畳し、最終段の画素電極は上記ダミーゲート
線の一部と重畳してなる液晶表示装置の駆動方法であっ
て、 上記薄膜トランジスタを駆動するゲートパルスを上記複
数個のゲート線の選択した段のゲート線に印加し、上記
選択した段の次段のゲート線には上記ゲートパルスに同
期して上記ゲートパルスと逆極性のパルスを印加するこ
とを特徴とする液晶表示装置の駆動方法。 - 【請求項２】複数個のデータ線とこれに直交する複数個
のゲート線および少なくとも１個のダミーゲート線を備
え、その各交点に薄膜トランジスタを形成した基板と、
全面に透明導電体を形成した基板を有し、上記両基板の
間に液晶を封入し、上記薄膜トランジスタに電気的に接
続した画素電極の一部が絶縁膜を介して前段のゲート線
の一部と重畳し、初段の画素電極は上記ダミーゲート線
の一部と重畳してなる液晶表示装置の駆動方法であっ
て、 上記薄膜トランジスタを駆動するゲートパルスを上記複
数個のゲート線の選択した段のゲート線に印加し、上記
選択した段の前段のゲート線には上記ゲートパルスに同
期して上記ゲートパルスと逆極性のパルスを印加するこ
とを特徴とする液晶表示装置の駆動方法。 - 【請求項３】前記画素電極と前記隣接するゲート線の重
畳によって形成される付加容量Caddの値と、前記ゲート
パルスの振幅V1と、前記逆極性のパルス振幅V2および前
記薄膜トランジスタのゲート・ソース間容量Cgsの値が Cadd＝（V1/V2）・Cgs なる関係を満足することを特徴とする特許請求の範囲第
１項または第２項に記載の液晶表示装置の駆動方法。 - 【請求項４】前記ダミーゲート線にパルス波形の電圧を
印加することを特徴とする特許請求の範囲第１項、第２
項または第３項に記載の液晶表示装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2196088A JP2660528B2 (ja) | 1988-02-03 | 1988-02-03 | 液晶表示装置の駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2196088A JP2660528B2 (ja) | 1988-02-03 | 1988-02-03 | 液晶表示装置の駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01197722A JPH01197722A (ja) | 1989-08-09 |
| JP2660528B2 true JP2660528B2 (ja) | 1997-10-08 |
Family
ID=12069638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2196088A Expired - Lifetime JP2660528B2 (ja) | 1988-02-03 | 1988-02-03 | 液晶表示装置の駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2660528B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960014823B1 (ko) * | 1991-03-15 | 1996-10-21 | 가부시기가이샤 히다찌세이사구쇼 | 액정표시장치 |
| JP2900662B2 (ja) * | 1991-10-18 | 1999-06-02 | 三菱電機株式会社 | 薄膜トランジスタアレイ |
| KR100228280B1 (ko) * | 1995-12-30 | 1999-11-01 | 윤종용 | 표시 장치, 그 구동 회로 및 구동 방법 |
| JP3256730B2 (ja) | 1996-04-22 | 2002-02-12 | シャープ株式会社 | 液晶表示装置、およびその駆動方法 |
| KR19990035823A (ko) * | 1996-05-22 | 1999-05-25 | 야스카와 히데아키 | 액정 표시 장치 |
| KR100341119B1 (ko) * | 1998-06-25 | 2003-01-15 | 주식회사 현대 디스플레이 테크놀로지 | 액정표시장치 |
| TW500937B (en) | 1999-07-13 | 2002-09-01 | Samsung Electronics Co Ltd | Liquid crystal display |
| KR100855486B1 (ko) * | 2002-04-08 | 2008-09-01 | 엘지디스플레이 주식회사 | 라인 온 글래스형 액정표시장치 |
| KR100847817B1 (ko) * | 2002-04-08 | 2008-07-23 | 엘지디스플레이 주식회사 | 라인 온 글래스형 액정표시장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2523587B2 (ja) * | 1987-02-27 | 1996-08-14 | 株式会社東芝 | アクテイブマトリツクス型液晶表示素子 |
-
1988
- 1988-02-03 JP JP2196088A patent/JP2660528B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01197722A (ja) | 1989-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4775861A (en) | Driving circuit of a liquid crystal display panel which equivalently reduces picture defects | |
| US4955697A (en) | Liquid crystal display device and method of driving the same | |
| US5285302A (en) | TFT matrix liquid crystal display with compensation capacitance plus TFT stray capacitance constant irrespective of mask misalignment during patterning | |
| US7554616B1 (en) | Electro-optical device and method of driving the same | |
| JP3272558B2 (ja) | マトリクス型表示装置 | |
| JPH04233516A (ja) | アクティブマトリクス液晶表示装置 | |
| KR100254870B1 (ko) | 액정 표시 장치의 칼라 필터 구조 및 그 제조 방법 | |
| JP4030178B2 (ja) | アクティブマトリクス型表示装置 | |
| JP2660528B2 (ja) | 液晶表示装置の駆動方法 | |
| US5333004A (en) | Active matrix flat display | |
| KR960014824B1 (ko) | 박막 트랜지스터와 액정셀을 갖는 대향형 액티브 매트릭스 액정표시장치 | |
| JP2003280036A (ja) | 液晶表示装置 | |
| KR19990037226A (ko) | 액티브 매트릭스 액정 표시 장치 | |
| US5432625A (en) | Display screen having opaque conductive optical mask and TFT of semiconductive, insulating, and conductive layers on first transparent conductive film | |
| US7859502B2 (en) | Array substrate operable in dual-pixel switching mode, display apparatus having the same and method of driving the display apparatus | |
| US5875009A (en) | Sequential staggered type thin film transistor | |
| JPH04318512A (ja) | 薄膜トランジスタ型液晶表示装置 | |
| JP2960268B2 (ja) | アクティブマトリックス液晶パネル及びその製造方法と駆動方法並びにアクティブマトリックス液晶ディスプレイ | |
| JPH01140129A (ja) | 液晶表示装置およびその駆動方法 | |
| JP2523587B2 (ja) | アクテイブマトリツクス型液晶表示素子 | |
| JPS62133478A (ja) | アクテイブマトリツクス形表示装置 | |
| JPH04358127A (ja) | 薄膜トランジスタ型液晶表示装置 | |
| KR100430086B1 (ko) | 액정패널 및 그 제조방법 | |
| KR100686223B1 (ko) | 액정 표시 장치 | |
| JP3212252B2 (ja) | 液晶表示装置 |