KR19990037226A - 액티브 매트릭스 액정 표시 장치 - Google Patents

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Abstract

액티브 매트릭스 액정 표시 장치는 주사 라인들, 신호 라인들, 화소 전극들, 및 표시용 박막 트랜지스터들을 포함하는 박막 트랜지스터 어레이를 갖는다. 이러한 액티브 매트릭스 액정 표시 장치는 박막 트랜지스터 어레이의 화상 영역, 주사 라인 기준 전위 라인, 주사 라인 기준 전위 라인을 가지고 주사 라인들을 접속하기 위한 서지 보호 회로들, 신호 라인 기준 전위 라인 및 신호 라인 기준 전위 라인을 가지고 신호 라인들을 접속하기 위한 서지 보호 회로들을 포함한다. 서지 전압이 주사 라인이나 신호 라인에 인가될 때, 전하는 각각 주사 라인 기준 전위 라인 또는 신호 라인 기준 전위 라인으로 보내진다. 임의의 기준 전위는 주사 라인 기준 전위 라인 및 신호 라인 기준 전위 라인에 인가될 수 있다. 서지 보호 회로는 2개의 2-단자 박막 트랜지스터들을 포함한다.

Description

액티브 매트릭스 액정 표시 장치
본 발명은 액정 표시 장치에 관한 것으로, 특히 액티브 매트릭스 액정 표시 장치에 관한 것이다.
현재, 액정 표시 장치들은 개인 컴퓨터와 다양한 모니터에서 경량 및 저-전력 소모 표시 장치들로서 광범위하게 사용된다. 특히, 박막 트랜지스터가 각 화소내에 배치된 액티브 매트릭스 액정 표시 장치들은 각 화소의 밝기가 전압 제어에 의해 미세하게 변할 수 있기 때문에 다양한 응용 분야에서 고-해상 표시 장치로서 사용된다.
종래의 일반적 액티브 매트릭스 액정 표시 장치(이하 액티브 매트릭스 표시 장치로 간주됨)의 구조 및 동작 원리는 도 1 및 도 2와 관련해서 아래에서 기술될 것이다. 도 1은 이러한 종래의 액티브 매트릭스 표시 장치를 도시하는 단면도이다. 도 2는 도 1에 도시된 제1 절연 기판 상에 매트릭스로 배치된 박막 트랜지스터 어레이의 개략적 회로 구성을 도시한다.
도 1에 도시된 종래의 액티브 매트릭스 표시 장치에서, 제1 및 제2 절연 기판(1 및 2)들은 서로 평행하게 대향되고, 표시 장치 재료로서 액정(10)은 이들 기판들사이에 삽입된다. 화소 전극(6)들을 포함하는 박막 트랜지스터 어레이(도 2)는 제1 절연 기판(1)의 1개의 주면상에 배치되고, 액정(10)과는 접촉된다.
제1 절연 기판(1)에 대항되고 액정(10)과 접촉하는 제2 절연 기판(2)의 일주면상에는, 3원색 (R(적색), G(녹색) 및 B(청색))의 칼라층(7, 8 및 9)들이 제1 기판의 화소 전극(6)들에 대응하는 부분에 배치된다. 광을 차단하기 위한 흑색 매트릭스(11)는 이들 칼라층(7, 8 및 9)들 사이의 경계 내에 배치된다. 투명 도전막으로 이루어진 공통 전극(12)은 흑색 매트릭스(11) 상에 배치된다.
도 2는 도 1에 도시된 제1 절연 기판 상에 매트릭스로 배치된 박막 트랜지스터 어레이의 개략적 회로 구성을 도시한다. 액정(10)과 접촉하는 제1 절연 기판(1)의 주면상에는, 주사 라인(3)들 및 신호 라인(4)들이 각각 가로와 세로 방향으로 배치된다. 표시용 박막 트랜지스터(5)들은 이들 주사 및 신호 라인(3 및 4)들의 교차점에서 배치된다. 각 표시용 박막 트랜지스터(5)의 게이트, 드레인 및 소스는 각각 주사 라인(3), 신호 라인(4) 및 투명 도전막으로 이루어진 화소 전극(6)에 접속된다.
상기 구성을 갖는 액티브 매트릭스 표시 장치에서, 표시용 박막 트랜지스터(5)들을 턴 온하기 위한 주사 펄스 전압이 각 주사 라인(3)에 공급된다. 이러한 주사 펄스와 동기하여, 표시될 화상에 대응하는 신호 전압은 신호 라인(4)들에 공급된다. 따라서, 주사 라인(3)에 접속된 표시용 박막 트랜지스터(5)들이 작동하고, 소정의 전압은 신호 라인(4)들로부터 화소 전극(6)들 내에 기록된다. 기록된 전압은 주사 펄스 전압이 이러한 주사 라인(3)에 공급될 때까지 유지된다. 따라서, 유지된 전압에 대응하는 전계가 각 화소 전극(6)과 공통 전극(12)(도 1) 사이에서 발생되어, 액정 분자들의 정렬을 변화시킨다. 이러한 것은 제1 절연 기판(1), 액정(10) 및 제2 절연 기판(2)을 통해 전송된 광량을 변화시킨다. 화상은 이러한 광 전송 상태 변화를 이용하여 표시된다.
도 3a 내지 도 3e는 전술된 종래의 액티브 매트릭스 표시 장치에 사용된 박막 트랜지스터를 제조하는 공정을 단계적으로 도시하는 단면도이다. 도 3a 내지 도 3e에 도시된 박막 트랜지스터는 인버스 스태거(inverse stagger) 구조를 갖는다. 도 3e에 도시된 바와 같이, 아일랜드(island) 반도체막(16)은 게이트 절연막(15)을 통해 게이트 전극(14)을 마주보게 한다. 소스 전극(19) 및 드레인 전극(18)은 옴 접촉층(17)을 통해 이러한 반도체막(16)에 배치된다.
이러한 종래의 박막 트랜지스터의 제조 공정 단계들은 도 3a 내지 도 3e와 관련해서 아래에 기술될 것이다. 우선, Al, Mo 또는 Cr로 이루어진 제1 도전막은 스퍼터링등에 의한 유리와 같은 투명한 절연막(13)의 전체 표면 상에 침전된다. 이러한 제1 도전막은 광전 레지스트로 코팅되고, 노출, 현상, 에칭 및 레지스트 제거는 포토리소그래피에 의해 실행된다. 따라서, 예를 들어 게이트 전극(14) 및 주사 라인(미 도시됨)의 소정의 패턴을 갖는 제1 도전막의 패터닝이 완성된다(도 3a).
연속해서, 제1 도전막의 소정의 패턴의 전체 표면 상에, SiOx또는SiNx로이루어진 게이트 절연막(15), 비정질 실리콘(이하 "a-Si"로 간주됨)으로 이루어진 반도체막(16) 및 n-형 a-Si등으로 이루어진 옴 접촉막(17)은 스퍼터링 또는 플라스마 CVD에 의한 이러한 순서로 연속적으로 배치된다. 그 후, 포토리소그래피는 반도체막(16) 및 옴 접촉막(17)을 패턴하기 위하여 실행되고, 게이트 전극(14) 위의 게이트 절연막(15) 상에 트랜지스터 채널로서 작용하는 소정의 패턴을 배치된다(도 3b).
다음, 예를 들어 주사 라인 입력 패드 및 신호 라인 입력 패드(미 도시됨)를 사용함으로써 소스 전극, 드레인 전극, 신호 라인 등을 배치하기 위한 제2 도전막과 제1 도전막을 전기적으로 접속하기 위하여, 게이트 절연막(15)은 제1 도전막 위로 게이트 절연막(15) 내에 홀(미 도시됨)을 배치하기 위하여 포토리소그래피에 의해 소정의 패턴으로 에치된다. 예를 들어, Al, Mo 또는 Cr로 이루어진 제2 도전막은 스퍼터링등에 의해 전체 표면 상에 침전된다. 신호 라인(4)(도 2), 소스 전극(19) 및 드레인 전극(18)은 포토리소그래피에 의해 배치된다(도 3c). 또한, ITO 등으로 이루어진 투명한 도전막은 전체 표면 상에 침전되고, 화소 전극(6)은 포토리소그래피에 의해 배치된다. 그 후, 에칭은 n-형 a-Si, 예를 들어 트랜지스터 채널(도 3d)로부터 옴 접촉막(17)을 제거하기 위하여 마스크로서 소스 전극(19) 및 드레인 전극(18)을 사용하여 실행된다. 마지막으로, SiNx등으로 이루어진 보호막(20)이 침전된다(도 3e). 화소 전극(6) 및 외부 신호들을 수신하기 위한 패드 상의 이러한 보호막의 이들 부분들은 포토리소그래피에 의해 제거됨에 따라, 박막 트랜지스터가 완성된다.
이러한 종래의 액티브 매트릭스 표시 장치에 사용된 박막 트랜지스터 어레이의 제조 공정에서, 절연 기판이 막 배치 장치 또는 각 단계에서 에칭 장치의 트레이 등으로부터 제거될 때나 또는 도전막의 패턴이 예를 들어, 막 배치 단계 또는 에칭 단계에서 충전될 때, 제거 충전이 발생한다. 특히, 절연막 또는 반도체막 배치 단계 및 플라스마 CVD를 사용하는 드라이 에칭 단계에서, 기판이 긴 시간 주기 동안 플라스마에 노출되기 때문에 충전이 신속하게 일어난다. 이러한 충전이외에, 플라스마 CVD를 사용하는 막 배치 단계 동안 비정상적 방전은 매우 큰 전하를 임의의 특정 신호 라인 또는 주사 라인에 때때로 즉시 인가한다.
이와 같은 상황에서, 도 2에 도시된 바와 같이, 만약 주사 라인(3)들 또는 신호 라인(4)이 접속되지 않고 전기적으로 서로 절연된다면, 인접한 주사 라인들이나 신호 라인들 사이의 전하량차 또는 비정상적 방전에 의해 임의의 특정 주사 라인이나 신호 라인에 인가된 전하가 절연막의 항복 전압보다 더 커질 수 있을 것 같다. 따라서, 급전류는 결점, 예를 들어 브레이크 또는 단락-회로 라인들 또는 브레이크 절연막을 일으키기 위해 인접한 주사 라이들이나 신호 라인들 사이에서 흐른다. 비록, 라인들의 브레이킹이나 단락 회로가 발생하지 않더라도, 전하는 투명한 부분의 게이트 절연막 내로 주입된다. 이러한 것은 트랜지스터 특성들을 변화시키고, 예를 들어 임계값을 변경시키고, 포인트 결점을 초래한다.
특히, 투명한 절연 기판 상에 초기에 배치된 주사 라인들 또는 신호 라인들과 이러한 이전 기술의 주사 라인들과 같은 라인들의 패턴은 박막 트랜지스터들의 배치가 완료되기 전에 수많은 막 배치 단계들 및 드라이 에칭 단계들에 영향을 받는다. 또한, 패턴의 길이 및 면적은 크다. 이러한 것은 충전에 의한 전하량을 증가시키고 라인들의 브레이킹 및 단락 회로들과 같은 결점을 증가시킨다.
이러한 문제점을 해결하기 위한 박막 트랜지스터 어레이와 같이, 공통 라인들과 접속된 모든 주사 라인들 및 모든 신호 라인들 내의 액티브 매트릭스 표시 박막이 알려진다. 도 4는 이러한 박막 트랜지스터 어레이의 회로 구성의 윤곽을 도시하는 평면도이다. 도 4에 도시된 박막 트랜지스터 어레이는 도 3a 내지 도 3e에 도시된 인버스 스태거 박막 트랜지스터와 동일한 구조를 가진다.
도 4에 도시된 박막 트랜지스터 어레이에서, 주사 라인(3)들 및 신호 라인(4)들은 주사 라인 입력 패드(21)들 및 신호 라인 입력 패드(22)들을 통해 추출되고, 각각 주사 라인 공통 라인(23)과 신호 라인 공통 라인(24)에 접속된다. 이러한 배치에서, 모든 주사 라인들 및 모든 신호 라인들은 동일한 전위에서 설정된다. 따라서, 비록 박막 트랜지스터 제조 공정 동안 매우 큰 전하가 특정한 주사 라인 또는 신호 라인에 인가되더라도, 전하는 대응하는 공통 라인을 통해 분산된다. 이러한 것은 인접한 주사 라인들이나 신호 라인들 사이에 흐를 수 있는 임의의 급전류를 감소시킨다. 또한, 이러한 것은 특정 라인의 브레이킹의 가능성을 감소시키거나 특정 박막 트랜지스터 특성 내의 변화를 감소시킨다.
그러나, 상기 기술된 박막 트랜지스터 어레이에서, 주사 라인(3)들 및 신호 라인(4)들이 접속된 채 있다면, 표시될 수 있는 화상은 없다. 따라서, 제조 공정동안 특정 포인트에서, 상호 이들 라인들을 분리하기 위하여 주사 라인(3)들 및 신호 라인(4)들을 그들의 공통 라인들로부터 절단하는 것이 필요하다. 따라서, 라인들이 예를 들어, 유리 기판으로부터 액정 표시 패널을 잘라내는 단계에서 분리될 때, 정전기가 연속적인 단계에서 주사 라인들 또는 신호 라인들에 많은 전하를 인가한다면 결점이 생길 가능성이 증가한다. 특히, 액티브 매트릭스 표시 시험 단계에서, 표시 시험 장치의 프로브 등은 각 주사 라인 입력 패드(21)와 각 신호 라인 입력 패드(22)와 접촉하게 된다. 각각의 소정의 전기적 신호들은 액티브 매트릭스 표시 장치가 화상을 표시하도록 주사 라인(3)과 신호 라인(4)에 인가됨으로써, 결점이 있는지의 여부를 검사한다. 만약, 전위차가 표시 시험 장치의 프로브와 주사 라인 입력 패드(21)나 신호 라인 입력 패드(22)사이에 발생된다면, 전하는 주사 라인 입력 패드(21)나 신호 라인 입력 패드(22)를 통해 박막 트랜지스터 어레이에 인가된다. 이러한 것은 라인들을 손상시키거나 단락 회로시키거나 절연막을 손상시킨다. 대안적으로, 전하가 트랜지스터부의 게이트 절연막으로 주입된다. 따라서, 임계값이 변경되고, 포인트 결점과 같은 결점이 발생한다. 또한, 예를 들어 외부 구동 회로를 장착하는 단계에서, 주사 라인 입력 패드(21)나 신호 라인 입력 패드(22)와 상기 패드와 접촉하는 장치사이에서 전위차가 발생된다면 유사한 결점들이 발생할 수 있다.
상기 문제점을 해결하기 위한 한가지 기술은 일본 특개소 63-220298에 개시된 액티브 매트릭스 표시 박막 트래지스터 어레이의 구조이다. 도 5는 이러한 박막 트랜지스터 어레이의 개략적 회로 구성을 도시하는 평면도이다. 도 6은 도 5에 도시된 회로 구성에서 1개의 주사 라인에 접속된 2-단자 박막 트랜지스터들을 도시한다.
도 5 및 도 6에 도시된 바와 같이, 일본 특개소 63-220298에 개시된 박막 트래지스터 어레이에서, 각 주사 라인(3)은 비평형적으로 접속된 2개의 2-단자 박막 트랜지스터(28 및 29)들에 의해 기준 전위 라인(25)에 접속된다. 유사하게, 각 신호 라인(4)은 비평형하게 접속된 2개의 2-단자 박막 트랜지스터(26 및 27)들에 의해 기준 전위 라인(25)에 접속된다. 구동 회로는 주사 라인(3)들 및 신호 라인(4)들의 교차점에 배치된 표시용 박막 트랜지스터(5)들을 동작시키기 위하여 전기적 신호들을 주사 라인(3)들 및 신호 라인(4)들에 인가함에 따라, 화상들을 표시한다. 단자(미도시됨)는 액정 표시 장치의 공통 전극에 인가된 것과 동일한 전위를 기준 전위 라인(25)에 인가한다. 기준 전위 라인(25)의 전위가 상기 기술된 바와 같이 공통 전극에 인가된 전위와 같아질 때, 기준 전위 라인(25)은 공통 전극에 전위를 인가하기 위한 라인으로써 사용될 수도 있다.
도 7은 2개의 그런 2-단자 박막 트랜지스터들이 추가될 때의 주사 라인(3) 및 기준 전위 라인(25)의 전압-전류 특성을 도시한다. 즉, 만약 주사 라인(3)이 박막 트랜지스터 어레이 제조 공정 동안 정전기 등에 의해 기준 전위 라인(25)에 대해서 양이나 음으로 전하된다면, 전류는 이러한 전하가 취소되는 방향으로 흐른다. 즉, 만약 주사 라인(3)이 양으로 전하된다면, 전류는 이러한 양전하가 기준 전위 라인(25)으로 가도록 하는 방향으로 흐른다. 만약, 주사 라인(3)이 음으로 전하된다면, 전류는 이러한 음전하가 기준 전위 라인(25)으로 보내지는 방향으로 흐른다. 이러한 것은 전하된 주사 라인(3)과 기준 전위 라인(25)사이의 전위차 및 전하된 주사 라인(3)과 인접한 주사 라인(3)사이의 전위차를 감소시킨다. 따라서, 전하된 주사 라인(3)과 기준 전위 라인(25)사이의 교차점에서 절연막의 브레이킹, 전하된 주사 라인(3)의 브레이킹, 전하된 주사 라인(3)과 인접한 주사 라인(3)사이의 단락 회로 및 전하된 주사 라인(3)에 접속된 표시용 박막 트랜지스터(5)의 임계값의 변경과 같은 결점을 감소시키는 것이 가능하다. 이러한 것은 신호 라인(4)에 대한 참값을 유사하게 유지한다.
또한, 액티브 매트릭스 표시 시험 단계 또는 외부 구동 회로 장착의 단계에서, 만약 프로브나 장치사이에서 그리고 주사 라인 입력 패드(21)나 신호 라인 입력 패드(22)사이에서 전위차가 발생되고, 전하가 박막 트랜지스터 어레이에 인가된다면, 이러한 전하는 기준 전위 라인(25)으로 흐른다. 따라서, 표시 시험 단계후에 발생하는 결점들이 감소될 수 있다. 또한, 이들 2-단자 박막 트랜지스터(26, 27, 28 및 29)들은 표시용 박막 트랜지스터(5)들과 동일한 단계로 배치된다. 따라서, 정전기로부터 생기는 많은 결점을 가지지 않은 액티브 매트릭스 표시 장치는 새로운 제조 단계들을 추가하지 않고도 배치될 수 있다.
불행하게도, 상기 기술된 바와 같은 액티브 매트릭스 표시 장치의 박막 트랜지스터 어레이는 심지어 화상을 표시하기 위한 액티브 표시 장치가 정상적으로 구동될 때에도, 전류가 액정 표시 장치의 소모 전력을 증가시키기 위하여 2-단자 박막 트랜지스터들을 통해 기준 전위 라인(25)과 주사 라인(3)들 사이에서 흐르는 문제점을 갖는다.
일반적으로, 2-단자 박막 트랜지스터를 통해 흐르는 전류 I(A)는
V < Vth일때, I = 0 또는
V ≥ Vth일때, I = K(V-Vth)2로 표현된다.
여기에서, K는 정수이다(K = TC1W/2L).
V = (소스(드레인) 전극 전위) - (게이트 전극 전위)이다.
Vth는 2-단자 박막 트랜지스터의 임계 전압이다.
T는 전계-효과 이동도이다.
W는 트랜지스터 길이이다.
L는 트랜지스터 폭이다. 그리고,
C1는 트랜지스터의 게이트 커패시턴스이다.
상기 박막 트랜지스터 어레이에서, 표시용 박막 트랜지스터(5)를 턴 온하기 위해 주사 라인에 인가될 전압은 +20V이고, 표시용 박막 트랜지스터(5)를 턴 오프하기 위해 인가될 전압은 -5V이고, 기준 전위 라인(25)의 전압은 공통 전극에 인가된 것과 동일한 전압 +5V이고, 2-단자 박막 트랜지스터의 Vth는 2V라고 가정한다.
또한, 이러한 액티브 매트릭스 표시 장치는 SVGA 패널(신호 라인들의 수 = 2,400, 주사 라인들의 수 = 600)이라고 가정한다. 임의의 주사 라인(3)에 접속된 표시용 박막 트랜지스터(5)가 ON일때, +20V의 전압은 이러한 주사 라인(3)에 인가되고, -5V의 전압은 599개의 잔존하는 주사 라인들에 인가된다. 주사 라인(3)과 기준 전위 라인(25)사이에 흐르는 전류는 도 6과 관련해서 고려될 것이다.
-5V의 전압이 임의의 주사 라인(3)에 인가될 때, 2-단자 박막 트랜지스터(28)는 OFF이고 따라서 전류는 흐르지 않는다. 그러나, 2-단자 박막 트랜지스터(29)가 ON이면, 따라서 전류는 기준 전위 라인(25)에서 주사 라인(3)으로 흐른다. 이러한 전류 I는 수학식(1)로부터 I = (10 -2)2K이다. 따라서, 599개의 주사 라인(3)들과 기준 전위 라인(25)사이에서 흐르는 전류들의 합을 IOFF라 하면 IOFF= 599 × 64K = 38,336K(A)이다.
+20V의 전압이 임의의 주사 라인(3)에 인가될 때, 2-단자 박막 트랜지스터(29)는 OFF이고, 따라서 흐르는 전류는 없다. 그러나, 2-단자 박막 트랜지스터가 ON이면, 따라서 전류는 주사 라인(3)에서 기준 전위 라인(25)으로 흐른다. 이러한 전류를 ION이라 하면, 수학식(1)로부터 ION= (15 - 2)2K = 169K이다. IOFF≫ ION이기 때문에, 주사 라인(3)과 기준 전위 라인(25)사이에서 흐르는 전류는 거의 IOFF로 간주된다. 상기 기술된 바와 같이, 도 5에 도시된 박막 트랜지스터 어레이 구조는 액티브 매트릭스 표시 장치가 구동될 때 소모 전력이 증가하는 문제점을 갖는다.
본 발명은 전술한 종래의 문제점을 고려하여 만들어졌고 정전기로부터 생기는 결점들을 감소시키기 위한 서지 보호 회로내의 액티브 매트릭스 표시 장치가 박막 트랜지스터 어레이 주위에 배치되고 액티브 매트릭스 표시 장치가 구동될 때 주사 라인들과 기준 전위 라인사이에서 흐르는 전류의 값을 감소시킴으로써 소모 전력이 감소될 수 있는 것을 제공하기 위한 목적을 갖는다.
상기 목적을 달성하기 위하여, 본 발명의 주요한 일면에 따라, 투명 절연 기판상에 매트릭스로 배치된 주사 라인들 및 신호 라인들, 상기 주사 라인들 및 신호 라인들에 의해 둘러 싸인 영역 내에 배치된 화소 전극들, 및 상기 주사 라인들과 신호 라인들 사이의 교차점에 근접하게 배치된 표시용 박막 트랜지스터들을 포함하는 박막 트랜지스터 어레이를 갖고, 상기 표시용 박막 트랜지스터들의 드레인 전극들, 소스 전극들 및 게이트 전극들은 각각 상기 신호 라인들, 상기 화소 전극들 및 상기 주사 라인들에 접속되는 액티브 매트릭스 액정 표시 장치에서, 박막 트랜지스터 어레이의 화상 영역의 주위에, 주사 라인들에 직교하게 배치된 주사 라인 기준 전위 라인, 주사 라인들과 주사 라인 기준 전위 라인을 접속시키기 위한 서지(surge) 보호 회로들, 신호 라인들에 직교하게 배치된 신호 라인 기준 전위 라인, 및 신호 라인들과 신호 라인 기준 전위 라인을 접속시키기 위한 서지 보호 회로를 포함하고, 서지 전압이 주사 라인 또는 신호 라인에 인가될 때, 전하가 각각 주사 라인 기준 전위 라인 또는 신호 라인 기준 전위 라인으로 보내진다.
이러한 배치로, 비록 정전기 등이 주사 라인 또는 신호 라인에 큰 전하를 인가하더라도, 전류가 이러한 전압이 취소되는 방향으로 2-단자 박막 트랜지스터들을 통해 흐름에 따라, 전하가 보내질 수 있다. 따라서, 유전체 파손 또는 전하된 주사 라인과 주사 라인 기준 전위 라인이나 신호 라인 사이의 교차점에서의 라인들의 브레이킹, 인접한 주사 라인들이나 인접한 신호 라인들 사이의 단락 회로, 및 트랜지스터의 임계값의 변경과 같은 정전기 등에 의해 일어나는 결점들을 방지할 수 있다.
상기 액티브 매트릭스 액정 표시 장치에서, 임의의 기준 전위들은 주사 라인 기준 전위 라인 및 신호 라인 기준 전위 라인에 인가될 수 있다. 이러한 것은 주어진 전위들이 서지 보호 회로 등을 턴 온하고 턴 오프하도록 전위들로서 선택되도록 한다. 따라서, 서지 보호 회로들의 배치로부터 일어나는 소모 전력의 증가는 감소될 수 있고, 양호한 기준 전위들이 인가될 수 있다.
추가로, 각 서지 보호 회로는 2개의 2-단자 박막 트랜지스터들을 포함한다. 따라서, 이들 서지 보호 회로들은 액티브 매트릭스 액정 표시 장치 박막 트랜지스터 어레이 제조 공정시 표시용 박막 트랜지스터들의 배치와 동시에 배치될 수 있다. 따라서, 서지 보호 회로들의 배치에 의해 야기되는 제조 단계들의 수적 증가가 감소될 수 있다.
표시용 박막 트랜지스터가 OFF일 때 게이트 설정 전압은 주사 라인 기준 전위 라인에 인가된다. 한편, 액티브 매트릭스 액정 표시 장치의 전력 소모를 감소시킬 수 있고 설정 전압이 복잡해지는 것을 해소할 수 있다.
유사하게, 액티브 매트릭스 액정 표시 장치의 공통 전극에 인가될 전압과 동일한 전압이 신호 라인 기준 전위 라인에 인가된다. 이러한 것은 신호 라인 기준 전위 라인이 공통 전극에 전위를 인가하기 위한 라인으로서 사용되도록 한다. 따라서, 설정 전압이 복잡해지는 것은 해소될 수 있다.
본 발명의 상기 많은 목적들, 특성들 및 이점들은 다음의 자세한 설명과 관련해서 본 기술 분야에서 숙련된 자들에게 명백해질 것이고, 본 발명의 원리들을 구체화하는 양호한 실시예에 첨부된 도면들은 실례가 되는 예들을 대신하여 도시된다.
도 1은 제1 종래 기술에 따른 액티브 매트릭스 표시 장치의 단면도.
도 2는 도 1에 도시된 액티브 매트릭스에 대한 박막 트랜지스터 어레이의 개략적인 회로 구성을 도시하는 배선도.
도 3a 내지 도 3e는 단계들의 순서로 종래의 액티브 매트릭스 표시용 박막 트랜지스터 어레이에 사용된 박막 트랜지스터의 제조 공정을 단계적으로 도시하는 단면도.
도 4는 제2 종래 기술에 따른 액티브 매트릭스 표시용 박막 트랜지스터 어레이의 개략적인 회로 구성을 도시하는 배선도.
도 5는 일본 특개소 63-220298에 개시된 박막 트랜지스터 어레이의 개략적인 회로 구성을 도시하는 배선도.
도 6은 도 5에 도시된 박막 트랜지스터 어레이 내의 1개의 주사 라인에 추가된 2-단자 박막 트랜지스터들의 회로도.
도 7은 도 5에 도시된 2-단자 박막 트랜지스터들이 추가될 때, 주사 라인 및 기준 전위 라인의 전압-전류 특성들을 도시하는 그래프.
도 8은 본 발명의 실시예에 따라 액티브 매트릭스 표시용 박막 트랜지스터의 개략적인 회로 구성을 도시하는 배선도.
도 9는 도 8에 도시된 박막 트랜지스터 어레이에서 1개의 주사 라인에 추가된 2-단자 박막 트랜지스터들의 회로도.
도 10은 일반적 액티브 매트릭스 표시 구동 방법이 사용될 때, 주사 전압, 신호 라인 전압 및 공통 전극 전압을 도시하는 도면.
도 11은 다른 일반적 액티브 매트릭스 표시 구동 방법이 사용될 때 주사 전압, 신호 라인 전압 및 공통 전극 전압을 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
3 : 주사 라인
4 : 신호 라인
5 : 표시용 박막 트랜지스터
21 : 주사 라인 입력 패드
22 : 신호 라인 입력 패드
26, 27, 28, 29 : 2-단자 박막 트랜지스터
31 : 주사 라인 기준 전위 라인
32 : 신호 라인 기준 전위 라인
33 : 신호 라인 기준 전위 라인 입력 패드
본 발명의 양호한 실시예는 첨부된 도면(도 8 내지 도 11)들과 관련해서 아래에서 기술될 것이다.
도 8은 본 발명의 실시예에 따른 액티브 매트릭스 표시 장치의 박막 트랜지스터 어레이의 개략적 회로 구성을 도시하는 도면이다.
도 8에 도시된 본 발명의 실시예에 따른 박막 트랜지스터 어레이에서, 주사 라인(3)들 및 신호 라인(4)들은 각각 가로 및 세로 방향으로 투명한 절연 기판 상에 배치된다. 표시용 박막 트랜지스터(5)들은 이들 주사 라인들 및 신호 라인들의 교차점에서 배치된다. 각 표시용 박막 트랜지스터(5)의 게이트 전극, 드레인 전극 및 소스 전극은 각각 주사 라인(3), 신호 라인(4) 및 화소 전극(도 1)에 접속된다. 표시용 박막 트랜지스터(5) 및 대향하는 기판(도 1에 도시된 제1 절연 기판(1))의 소스 전극에 접속된 화소 전극은 유전체 물질로서 액정을 사용하여 커패시터(37)를 배치된다.
이러한 박막 트랜지스터 어레이의 화상 영역 주위에서, 각 주사 라인(3)은 비평형적으로 접속된 2개의 2-단자 박막 트랜지스터(28 및 29)들에 의해 주사 라인 기준 전위 라인(31)에 접속된다. 유사하게, 각 신호 라인(4)은 비평형적으로 접속된 2개의 2-단자 박막 트랜지스터(26 및 27)들에 의해 신호 라인 기준 전위 라인(32)에 접속된다. 즉, 도 8에 도시된 바와 같이 각 주사 라인(3)에 추가된 1개의 2-단자 박막 트랜지스터(28 또는 29)의 게이트 전극은 주사 라인(3)에 접속된다. 다른 2-단자 박막 트랜지스터(28 또는 29)의 게이트 전극은 주사 라인 기준 전위 라인(31)에 접속된다. 유사하게, 각 신호 라인(4)에 추가된 1개의 2-단자 박막 트랜지스터(26 또는 27)의 게이트 전극은 신호 라인(4)에 접속된다. 다른 2-단자 박막 트랜지스터(26 또는 27)의 게이트 전극은 신호 라인 기준 전위 라인(32)에 접속된다.
주사 라인 기준 전위 라인(31)은 주사 라인 기준 전위 라인 입력 패드(30)에 접속된다. 임의의 기준 전압은 구동 회로(미 도시됨)로부터 이러한 주사 라인 기준 전위 라인 입력 패드(30)에 인가될 수 있다. 유사하게, 신호 라인 기준 전위 라인(32)은 신호 라인 기준 전위 라인 입력 패드(33)에 접속된다. 임의의 기준 전압은 구동 회로(미 도시됨)로부터 이러한 신호 라인 기준 전위 라인 입력 패드(33)에 인가될 수 있다.
이러한 박막 트랜지스터 어레이의 표시 동작은 아래에 기술될 것이다. 표시용 박막 트랜지스터(5)들을 연속적으로 턴 온하기 위한 주사 펄스 전압은 주사 라인(3)들의 주사 라인 입력 패드(21)들에 공급된다. 이러한 주사 펄스와 동기하여, 표시될 화상에 대응하는 신호 전압은 신호 라인(4)들의 신호 라인 입력 패드(22)들에 공급된다. 따라서, 주사 라인(3)들에 접속된 표시용 박막 트랜지스터(5)들은 커패시터(37)들을 충전 및 방전하기 위하여 신호 라인(4)들에서 화소 전극 내로 소정의 전압을 기록하기 위하여 작동한다. 따라서, 화상 신호 전압은 커패시터(37)들 즉, 액정층들에 인가됨으로써 화상을 표시한다.
다음, 4개의 2-단자 박막 트랜지스터(26 내지 29)들이 추가될 때, 주사 라인(3)과 주사 라인 기준 전위 라인(31)사이의 전압-전류 특성 및 신호 라인(4)과 신호 라인 기준 전위 라인(32)사이의 전압-전류 특성이 아래 기술될 것이다. 이들 전압-전류 특성들은 도 7에 도시된 것과 유사하다. 즉, 주사 라인(3)이 주사 라인 기준 전위 라인(31)에 대하여 양이나 음으로 전하될 때, 전류는 이러한 전하가 취소되는 방향으로 흐른다. 특히, 주사 라인(3)이 양으로 전하될 때, 전류는 이러한 양전하가 주사 라인 기준 전위 라인(31)으로 보내지는 방향으로 흐른다. 주사 라인(3)이 음으로 전하될 때, 전류는 이러한 음전하가 주사 라인 기준 전위 라인(31)으로 보내지는 방향으로 흐른다. 따라서, 비록 정전기 등이 주사 라인(3)에 많은 전하를 인가하더라도, 전하된 주사 라인(3)과 주사 라인 가준 전위 라인(31)사이의 임의의 전위차 및 전하된 주사 라인(3)과 인접한 주사 라인(3)사이의 임의의 전위차를 감소시킬 수 있다. 따라서, 전하된 주사 라인(3)과 주사 라인 기준 전위 라인(31)사이의 교차점에서 절연막의 브레이킹, 전하된 주사 라인(3)의 브레이킹, 전하된 주사 라인(3)과 인접한 주사 라인(3)사이의 단락 회로 및 전하된 주사 라인(3)에 접속된 표시용 박막 트랜지스터(5)의 임계값의 변경과 같은 결점들을 줄일 수 있다. 동일한 효과가 신호 라인(4)에 대해 얻어질 수 있다.
본 발명의 실시예에 따라 박막 트랜지스터 어레이를 제조하는 단계가 아래에 기술될 것이다. 박막 트랜지스터 제조 단계들의 순서는 박막 트랜지스터 구조가 동일하게 제공된 3a 내지 도 3e에 도시된 것과 기본적으로 동일하다.
우선, 제1 도전막은 스퍼터링 등에 의한 유리와 같은 투명한 절연 기판의 전체 표면 상에 침전된다. 이러한 제1 도전막은 광전 레지스트로 코팅되고, 포토리소그래피는 표시용 박막 트랜지스터(5)들 및 2-단자 박막 트랜지스터(26, 27, 28 및 19)들의 게이트 전극들, 주사 라인(13)들 및 신호 라인 기준 전위 라인(32)을 포함하는 소정의 패턴을 갖는 제1 도전막을 패턴하기 위하여 실행된다. 연속적으로, 제1 도전막의 소정의 패턴의 전체 표면 상에서, 예를 들어, SiOx또는 SiNx로 이루어진 게이트 절연막, 예를 들어 비정질 실리콘(이하 "a-Si"로 간주됨)으로 이루어진 반도체막 및 예를 들어 n-형 a-Si로 이루어진 옴 접촉막은 CVD등에 의한 이러한 순서로 침전된다. 그 후, n-형 a-Si 및 a-Si는 게이트 전극들 위로 절연막 상에 트랜지스터들의 채널들로서 작용하는 소정의 패턴을 배치하기 위하여 포토리소그래피에 의해 패턴된다.
다음, 예를 들어 주사 라인(3)들 및 신호 라인 입력 패드(21)들을 사용하여 소스 전극들, 드레인 전극들, 신호 라인(4)들 등을 배치하기 위한 제2 도전막과 제1 도전막을 전기적으로 접속하기 위하여, 게이트 절연막은 제1 도전막 위의 게이트 절연막 내에 홀들을 배치하기 위하여 포토리소그래피에 의해 소정의 패턴으로 에치된다. 연속적으로, 제2 도전막은 스퍼터링 등에 의해 전체 표면 상에 침전되고, 신호 라인(4)들, 소스 전극들, 드레인 전극들 및 주사 라인 기준 전위 라인(31)은 포토리소그래피에 의해 배치된다. 또한, ITO와 같은 투명한 도전막은 전체 표면 상에 침전되고, 화소 전극들은 포토리소그래피에 의해 배치된다. 그 후, 에칭은 트랜지스터 채널들로부터 n-형 a-Si를 제거하기 위하여 마스크로서 소스 및 드레인 전극들을 사용하여 실행된다. 예를 들어, SiNx로 이루어진 보호막은 전체 표면 상에 침전된다. 외부 신호들을 수신하기 위해 화소 전극들 및 패드들 상에 있는 이러한 보호막의 이들 부분들은 포토리소그래피에 의해 제거됨에 따라 처리가 완료된다.
상기 기술된 제조 공정으로부터 분명한 바와 같이, 본 발명의 이러한 실시예에 따른 박막 트랜지스터 어레이에서, 주사 라인 기준 전위 라인(31)은 주사 라인(3)들의 배치와 동시에 배치될 수 있고, 주사 라인 기준 전위 라인(31)은 신호 라인(4)들의 배치와 동시에 배치될 수 있다. 또한, 2-단자 박막 트랜지스터(26, 27, 28 및 29)들은 표시용 박막 트랜지스터(5)들의 배치와 동시에 배치될 수 있다. 따라서, 본 발명의 실시예에 따른 박막 트랜지스터 어레이는 종래의 박막 트랜지스터 어레이들의 제조 단계들과 실질적으로 동일한 수의 단계들로 제조될 수 있다.
정상적 화상 표시 동작이 본 발명의 실시예에 따라 박막 트랜지스터 어레이에 소정의 구동 회로(미 도시됨)를 추가함으로써 얻어진 액티브 매트릭스 표시 장치 에서 실행될 때, 2-단자 박막 트랜지스터(28 및 29)들을 통해 주사 라인 기준 전위 라인(31)과 주사 라인(3)사이에서 흐르는 전류가 제1 구동 방법을 도시하는 도 9 및 도 10과 관련해서 아래에 기술될 것이다.
도 9는 도 8에 도시된 회로 구성으로 1개의 주사 라인에 접속된 2-단자 박막 트랜지스터들을 도시한다. 도 10은 액티브 매트릭스 표시 장치 상의 표시 화상들의 일반적 구동 방법이 사용될 때, 임의의 표시용 박막 트랜지스터(5)(도 8)에 접속된 주사 라인(3)에 인가된 주사 라인 전압(34), 신호 라인(4)에 인가된 신호 라인 전압(35) 및 공통 전극(도 1)에 인가된 공통 전극 전압(36)을 도시한다.
도 10에 도시된 바와 같이, 표시용 박막 트랜지스터(5)를 턴 온하기 위한 주사 라인 전압(34)은 소정의 시간 동안 고정 사이클로 주사 라인(3)으로 인가된다. 나머지 시간 동안, 표시용 박막 트랜지스터(5)를 턴 오프하기 위한 주사 라인 전압(34)이 인가된다. 또한, 표시용 박막 트랜지스터(5)의 ON 주기와 실질적으로 동기하여, 표시될 화상에 대응하는 소정의 신호 라인 전압(35)은 신호 라인(4)에 인가된다. 따라서, 표시용 박막 트랜지스터(5)는 동작하고, 전류는 소정의 전압에서 화소 전극을 설정하기 위하여 신호 라인(3)에서 화소 전극(도 1)으로 흐른다. 화소 전극과 공통 전극사이에서 생긴 전위차는 소정의 투과율을 가져온다. 화소 전극이 소정의 전압에서 설정된 후, 표시용 박막 트랜지스터(5)가 턴 오프된다. 표시용 박막 트랜지스터(5)를 턴 온하기 위한 전압이 다음에 주사 라인(3)에 인가될 때까지 소정의 전압이 유지된다.
본 발명의 이러한 실시예에서, 주어진 전압은 주사 라인 기준 전위 라인 입력 패드(30)에서 주사 라인 기준 전위 라인(31)으로 인가될 수 있다. 또한, 주어진 전압은 신호 라인 기준 전위 라인 입력 패드(33)에서 신호 라인 기준 전위 라인(32)으로 인가될 수 있다. 이들 2개의 기준 전위 라인들에 인가될 전위들의 양호한 값들은 아래에서 고려될 것이다.
일반적으로, 신호 라인 전압(35)은 표시용 박막 트랜지스터에 타겟 화상에 대응하는 소정의 전위를 공급하기 위하여 특정한 진폭을 갖는다. 이러한 진폭의 중앙 근처의 전위는 공통 전위 즉, 도 10에 도시된 공통 전극 전압(36)에 인가될 전위이다. 또한, 신호 라인 기준 전위 라인(32)과 신호 라인(4) 사이에 흐르는 누설 전류가 최소로 되기 때문에, 신호 라인 전압(35)의 중앙 진폭 근처의 전위를 신호 라인 기준 전위 라인(32)에 인가하는 것이 바람직하다고 간주된다. 만약, 주사 라인(3), 신호 라인(4) 및 공통 전극에 인가될 전위들과 상이한 전위차가 특별하게 설정되고 신호 라인 기준 전위 라인(32)에 인가된다면, 동작은 복잡해진다. 이러한 것을 피하기 위하여, 공통 전극 전압(36)과 동일한 전위를 인가하는 것이 바람직하다. 또한, 공통 전극 전압(36)과 동일한 전위가 신호 라인 기준 전위 라인(32)에 인가될 때, 신호 라인 기준 전위 라인(32)은 공통 전극에 전위를 인가하기 위한 라인으로써 사용될 수도 있다.
반면, 주사 라인 기준 전위 라인(31)에 인가될 전위로서, 표시용 박막 트랜지스터(5)를 턴 오프하기 위한 전위(도 10에서 주사 라인 전압(34)의 OFF 전압)는 액정 표시 장치의 소모 전력을 줄이기 위하여 매우 바람직한 것으로 간주된다. 주사 라인(3), 신호 라인(4) 및 공통 전극에 인가될 전위들과 상이한 전위를 특정하게 설정하는 것이 복잡한 동작을 피하기 위해 바람직하다.
표시용 박막 트랜지스터(5)를 턴 온하기 위하여 주사 라인에 인가될 주사 라인 전압(34)은 +20V이고, 표시용 박막 트랜지스터(5)를 턴 오프하기 위하여 인가될 주사 라인 전압(34)은 -5V이고, 주사 라인 기준 전위 라인(31)에 인가될 전압은 표시용 박막 트랜지스터(5)를 턴 오프하기 위하여 인가될 전압과 동일한 -5V이고, 2-단자 박막 트랜지스터(28 및 29)들의 Vth는 2V라고 가정한다. 또한, 이러한 액티브 매트릭스 표시 장치가 SVGA 패널(신호 라인들의 수 = 2,400, 주사 라인들의 수 = 600)이라고 가정한다. 주사 라인 전압(34)이 1개의 주사 라인(3)에 인가되고, 이러한 주사 라인(3)에 접속된 표시용 박막 트랜지스터(5)가 턴 온될 때, +20V의 전압은 주사 라인(3)에 인가되고, -5V의 전압은 599개의 잔존하는 주사 라인들에 인가된다.
주사 라인(3)과 주사 라인 기준 전위 라인(31)사이를 흐르는 전류는 도 9와 관련해서 고려될 것이다. -5V의 전압이 임의의 주사 라인(3)에 인가될 때, 2개의 2-단자 박막 트랜지스터(28 및 29)들 모두는 OFF이고, 따라서 전류는 흐르지 않는다. +20V의 전압이 임의의 주사 라인(3)에 인가될 때, 2-단자 박막 트랜지스터(29)는 OFF이고, 따라서 전류는 흐르지 않는다. 그러나, 2-단자 박막 트랜지스터(28)가 ON이면, 따라서 전류는 주사 라인(3)에서 주사 라인 기준 전위 라인(31)으로 흐른다. 이러한 전류를 ION이라 할때, 앞서 표시된 수학식(1)로부터 ION= (25 -2)2K = 529K(A)이다. 따라서, 주사 라인(3)과 주사 라인 기준 전위 라인(31)사이에서 흐르는 전류는 이미 기술된 종래 기술에서 38,336K(A)의 약1.4%로 감소될 수 있다.
액티브 매트릭스 표시 장치가 도 10에 도시된 구동 방법과 상이한 제2 구동 방법에 의해 구동될 때, 2-단자 박막 트랜지스터(28 및 29)들을 통해 주사 라인 기준 전위 라인(31)과 주사 라인(3)사이에서 흐르는 전류는 도 9 및 도 11과 관련해서 아래에서 기술될 것이다. 도 11은 도 10에 도시된 방법과 상이한 액티브 매트릭스 표시 장치 상의 표시 화상들의 일반적 구동 방법이 사용될 때, 임의의 표시용 박막 트랜지스터(5)(도 8)에 접속된 주사 라인(3)에 인가된 주사 라인 전압(34), 신호 라인(4)에 인가된 신호 라인 전압(35), 및 공통 전극(도 1)에 인가된 공통 전극 전압(36)을 도시한다.
도 11에 도시된 바와 같이, 표시용 박막 트랜지스터(5)를 턴 온하기 위한 주사 라인 전압(34)은 구동 회로(미 도시됨)등에서 소정 시간 동안 고정된 사이클로 주사 라인(3)으로 인가된다. 나머지 시간 동안, 표시용 박막 트랜지스터(5)를 턴 오프하기 위한 주사 라인 전압(34)이 인가된다. 2개의 전압들은 이러한 OFF 전압으로서 설정된다. 하나는 ON 전압 인가 시간과 실질적으로 동일한 시간 동안 ON 상태인 후 즉시 인가될 제1 OFF 전압이다. 나머지 하나는 다음 ON 전압이 인가될 때까지 제1 OFF 전압 후에 인가될 제2 OFF 전압이다. 이러한 제2 OFF 전압은 ON 상태 후 즉시 인가될 전압보다 몇 V 더 높다. 또한, 표시용 박막 트랜지스터(5)의 ON 주기와 실질적으로 동기하면서, 표시될 화상에 대응하는 소정의 신호 라인 전압(35)은 신호 라인(4)에 인가된다. 따라서, 표시용 박막 트랜지스터(5)는 동작하고, 전류는 소정의 전압에서 화소 전극을 설정하기 위하여 신호 라인에서 화소 전극으로 흐른다. 화소 전극과 공통 전극사이에서 결과적으로 생긴 전위차는 소정의 투과율을 생기게 한다. 화소 전극이 소정의 전압에서 설정된 후에, 표시용 박막 트랜지스터(5)는 턴 오프된다. 표시용 박막 트랜지스터(5)를 턴 온하기 위한 전압이 주사 라인(3)에 다음에 인가될 때까지 소정의 전압이 유지된다.
표시 박막 트랜지스터(5)를 턴 온하도록 주사 라인에 인가될 주사 라인 전압(34)은 +20V이고, 제1 OFF 전압은 -10V이고, 제2 OFF 전압은 -5V이고, 주사 라인 기준 전위 라인(31)에 인가될 전압은 -5V이고, 2-단자 박막 트랜지스터(28 및 29)들의 Vth는 2V이다. 또한, 이러한 액티브 매트릭스 표시는 SVGA패널(신호 라인들의 수 = 2,400, 주사 라인들의 수 = 600)이라고 가정한다. 이러한 경우라면, 529K(A)의 전류는 앞서 표시된 수학식(1)로부터 주사 라인(30과 주사 라인 기준 전위 라인(31)사이에서 흐른다. 따라서, 주사 라인(3)과 주사 라인 기준 전위 라인(31)사이를 흐르는 전류는 이미 기술된 종래 기술에서 38,336K(A)의 약 1.4%로 감소될 수 있다.
상기 기술로부터 명백한 것과 같이 본 발명의 실시예에 따른 액티브 매트릭스 표시 장치에서, 비록 정전기 등이 주사 라인(3) 또는 신호 라인(4)으로 매우 큰 전압을 인가하더라도, 전류는 이러한 전압이 취소되는 방향으로 2-단자 박막 트랜지스터를 통해 흐르기 때문에 전하가 흐를 수 있게 된다. 한편, 유전체 단락 또는 주사 라인과 주사 라인 기준 전위 라인(31) 또는 신호 라인(4)사이의 교차점에서 라인들의 브레이킹, 단락 회로 및 트랜지스터의 임계값의 변경과 같은 결점을 감소시킬 수 있다. 또한, 임의의 전위가 주사 라인 기준 전위 라인(31)에 인가될 수 있기 때문에, 주사 라인(3)과 주사 라인 기준 전위 라인(31)사이에서 흐르는 전류는 정상적 구동 상태에서 감소될 수 있다. 따라서, 감소된 전력 소모로 액티브 매트릭스 표시가 제공될 수 있다.
본 발명은 주사 라인들에 수직인 주사 라인 기준 전위 라인 및 신호 라인들에 직교하는 신호 라인 기준 전위 라인은 액정 표시용 박막 트랜지스터 어레이의 화상 영역 주위에서 배치되고, 보호 회로들은 각 주사 라인과 주사 라인 기준 전위 라인사이와 각 신호 라인과 신호 라인 기준 전위 라인사이에 배치된다. 이러한 보호 회로는 대응하는 기준 전위 라인으로 흐르기 위하여 양 또는 음전하를 이용하고 주사 라인 또는 신호 라인에 서지로서 인가되는 소자들을 사용하여 배치된다. 2개의 2-단자 박막 트랜지스터들이 상기 실시예에서 이러한 서지 보로 회로를 배치하기 위하여 사용되더라도, 본 발명은 이러한 실시예로 한정되지는 않는다. 또한, 심지어 2-단자 박막 트랜지스터들이 사용되더라도, 트랜지스터 구조는 실시예에 도시된 것으로 제한되지는 않는다.
이상 기술한 바와 같이, 본 발명의 다른 특징적 특색은 주어진 기준 전위들이 주사 라인 기준 전위 라인 및 신호 라인 기준 전위 라인으로 인가될 수 있는 것이다. 따라서, 박막 트랜지스터 어레이 내에 배치된 서지 보호 회로를 턴 온 및 턴 오프하기 위한 전위들을 선택하는 것이 가능하다. 인가될 양호한 기준 전위들이 선택될 수 있기 때문에, 서지 보호 회로들의 배치로부터 생기는 소모 전력의 증가를 액정 표시 장치가 정상적으로 구동될 때, 감소될 수 있다. 선택될 기준 전위들은 예를 들어, 주사 라인 전압, 신호 라인 전입 및 보호 회로들에 사용된 액정 표시 장치 및 소자들의 공통 전극 전압에 기초하여 결정된다. 따라서, 기준 전위들은 실시예에 기술된 값들로 한정되지는 않는다.

Claims (9)

  1. 투명 절연 기판상에 매트릭스로 배치된 주사 라인들 및 신호 라인들, 상기 주사 라인들 및 신호 라인들에 의해 둘러 싸인 영역 내에 배치된 화소 전극들, 및 상기 주사 라인들과 신호 라인들 사이의 교차점에 근접하게 배치된 표시용 박막 트랜지스터들을 포함하는 박막 트랜지스터 어레이를 갖고, 상기 표시용 박막 트랜지스터들의 드레인 전극들, 소스 전극들 및 게이트 전극들은 각각 상기 신호 라인들, 화소 전극들 및 주사 라인들에 접속되는 액티브 매트릭스 액정 표시 장치에 있어서,
    상기 박막 트랜지스터 어레이의 화상 영역의 주위에,
    상기 주사 라인들에 직교하게 배치된 주사 라인 기준 전위 라인;
    상기 주사 라인들과 상기 주사 라인 기준 전위 라인을 접속시키기 위한 서지(surge) 보호 회로들;
    상기 신호 라인들에 직교하게 배치된 신호 라인 기준 전위 라인; 및
    상기 신호 라인들과 상기 신호 라인 기준 전위 라인을 접속시키기 위한 서지 보호 회로
    를 포함하고,
    서지 전압이 상기 주사 라인 또는 신호 라인에 인가될 때, 전하가 각각 상기 주사 라인 기준 전위 라인 또는 신호 라인 기준 전위 라인으로 보내지는
    것을 특징으로 하는 액티브 매트릭스 액정 표시 장치.
  2. 제1항에 있어서, 상기 주사 라인 기준 전위 라인 및 신호 라인 기준 전위 라인에 임의의 기준 전위들이 인가될 수 있는 것을 특징으로 하는 액티브 매트릭스 액정 표시 장치
  3. 제2항에 있어서, 상기 서지 보호 회로가 2개의 2-단자 박막 트랜지스터들을 포함하고, 상기 주사 라인에 접속된 1개의 2-단자 박막 트랜지스터의 게이트 전극은 상기 주사 라인에 접속되고, 다른 1개의 2-단자 박막 트랜지스터의 게이트 전극은 상기 주사 라인 기준 전위 라인에 접속되고, 상기 신호 라인에 접속된 상기 1개의 2-단자 박막 트랜지스터의 게이트 전극은 상기 신호 라인에 접속되고, 상기 다른 1개의 2-단자 박막 트랜지스터의 게이트 전극은 상기 신호 라인 기준 전위 라인에 접속되는 박막 트랜지스터 어레이를 포함하는 것을 특징으로 하는 액티브 매트릭스 액정 표시 장치.
  4. 제3항에 있어서, 상기 표시용 박막 트랜지스터가 오프(OFF)일 때의 게이트 설정 전압이 상기 주사 라인 기준 전위 라인에 인가되는 것을 특징으로 하는 액티브 매트릭스 액정 표시 장치.
  5. 제3항에 있어서, 상기 액티브 매트릭스 액정 표시 장치의 공통 전극에 인가될 전압과 동일한 전압이 상기 신호 라인 기준 전위 라인에 인가되는 것을 특징으로 하는 액티브 매트릭스 액정 표시 장치.
  6. 상기 신호 라인 기준 전위 라인, 상기 주사 라인 기준 전위 라인 및 상기 2-단자 박막 트랜지스터들이 각각 상기 주사 라인들, 상기 신호 라인들 및 상기 표시용 박막 트랜지스터들과 동시에 배치되는 것을 특징으로 하는, 청구항 3에 따른 액티브 매트릭스 액정 표시 장치 내의 박막 트랜지스터 어레이 제조 방법.
  7. 상기 표시용 박막 트랜지스터를 턴 온하기 위한 ON 전압은 소정 시간 동안 고정된 사이클로 상기 주사 라인에 인가되고, 상기 표시용 박막 트랜지스터를 턴 오프하기 위한 OFF 전압은 나머지 시간 동안 인가되고, 표시될 화상에 대응하고 공통 전극 전압과 전위차를 갖는 소정의 신호 라인 전압은 상기 표시용 박막 트랜지스터의 ON 주기와 실질적으로 동기하여 상기 신호 라인에 인가되는 것을 특징으로 하는, 청구항 3에 따른 액티브 매트릭스 액정 표시 장치 내의 박막 트랜지스터 어레이 제조 방법.
  8. 제7항에 있어서, 상기 주사 라인에 인가될 OFF 전압은 상기 표시용 박막 트랜지스터의 ON 상태 직후 인가될 제1 OFF 전압과 상기 제1 OFF 전압보다 몇 V 더 높게 설정된 제2 OFF 전압을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 제조 방법.
  9. 제8항에 있어서, 상기 제1 OFF 전압은 상기 표시용 박막 트랜지스터를 턴 온하기 위한 ON 전압의 인가 시간과 실질적으로 동일한 시간 동안 인가되는 것을 특징으로 하는 박막 트랜지스터 어레이 제조 방법.
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