JP3337011B2 - アクティブマトリクス型液晶表示装置および、その製造方法 - Google Patents
アクティブマトリクス型液晶表示装置および、その製造方法Info
- Publication number
- JP3337011B2 JP3337011B2 JP21043599A JP21043599A JP3337011B2 JP 3337011 B2 JP3337011 B2 JP 3337011B2 JP 21043599 A JP21043599 A JP 21043599A JP 21043599 A JP21043599 A JP 21043599A JP 3337011 B2 JP3337011 B2 JP 3337011B2
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- electrodes
- display device
- crystal display
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型液晶表示装置に関する。
クス型液晶表示装置に関する。
【０００２】
【従来の技術】近年、パーソナルコンピュータの発達に
伴い液晶表示装置、とりわけカラー液晶表示装置の需要
が増加する傾向にある。
伴い液晶表示装置、とりわけカラー液晶表示装置の需要
が増加する傾向にある。
【０００３】その液晶表示装置の表示素子には、色々な
動作方式のものが用いられるが、アクティブマトリクス
型液晶表示素子が、フルカラーの高精細な表示装置とし
て研究開発されてきた。さらに、最近、横電界方式（Ｉ
ＰＳ型；Ｉn −Ｐlane Ｓwitching）の液晶表示装置
が、広視野角表示が実現できる液晶表示装置として注目
され研究されている。
動作方式のものが用いられるが、アクティブマトリクス
型液晶表示素子が、フルカラーの高精細な表示装置とし
て研究開発されてきた。さらに、最近、横電界方式（Ｉ
ＰＳ型；Ｉn −Ｐlane Ｓwitching）の液晶表示装置
が、広視野角表示が実現できる液晶表示装置として注目
され研究されている。
【０００４】この横電界方式（ＩＰＳ型）の液晶表示パ
ネルは、液晶分子の配列状態を画素毎に制御するための
２つの電極を同一基板上に設けて、液晶分子に対して横
方向から電界を加えるようにしている。このような電界
が加わっているとき、液晶分子は常に基板に対して平行
な状態で配向方向が変わるため、従来のＴＮ方式の液晶
表示パネルに比べて視角特性が格段に改善される。
ネルは、液晶分子の配列状態を画素毎に制御するための
２つの電極を同一基板上に設けて、液晶分子に対して横
方向から電界を加えるようにしている。このような電界
が加わっているとき、液晶分子は常に基板に対して平行
な状態で配向方向が変わるため、従来のＴＮ方式の液晶
表示パネルに比べて視角特性が格段に改善される。
【０００５】図５−ｂは、ＩＰＳ型の液晶表示パネルの
構成を示す平面図と断面図である。断面図において、ガ
ラス基板（アレイ基板）１は、ブラックマトリクスのつ
いた対向基板（ＢＭ基板）２と対向して配置され、アレ
イ基板１、ＢＭ基板２間に液晶３が封入されている。ガ
ラス基板１の上面側には、一定の間隔を保って走査線４
及びこのラインと平行するように対向電極５が設けられ
ている。ガラス基板１上には走査線４及び対向電極５を
覆うようにして透明の絶縁膜が形成されている。そし
て、走査線を覆う絶縁膜上には選択的にシリコン層が設
けられ薄膜トランジスタ（ＴＦＴ）を形成している。Ｔ
ＦＴは、画素電極６と信号線７の間のスイッチング素子
として機能している。
構成を示す平面図と断面図である。断面図において、ガ
ラス基板（アレイ基板）１は、ブラックマトリクスのつ
いた対向基板（ＢＭ基板）２と対向して配置され、アレ
イ基板１、ＢＭ基板２間に液晶３が封入されている。ガ
ラス基板１の上面側には、一定の間隔を保って走査線４
及びこのラインと平行するように対向電極５が設けられ
ている。ガラス基板１上には走査線４及び対向電極５を
覆うようにして透明の絶縁膜が形成されている。そし
て、走査線を覆う絶縁膜上には選択的にシリコン層が設
けられ薄膜トランジスタ（ＴＦＴ）を形成している。Ｔ
ＦＴは、画素電極６と信号線７の間のスイッチング素子
として機能している。
【０００６】ＴＦＴのドレイン電極は、走査線４と直交
する信号線７に接続され、ソース電極は、画素電極６に
接続されている。画素電極６及び対向電極５は、互いに
向き合う櫛型形状をしており基板にほぼ平行な電界が印
加することにより、液晶分子の配列状態を画素毎に制御
する。
する信号線７に接続され、ソース電極は、画素電極６に
接続されている。画素電極６及び対向電極５は、互いに
向き合う櫛型形状をしており基板にほぼ平行な電界が印
加することにより、液晶分子の配列状態を画素毎に制御
する。
【０００７】また、アレイ側ガラス基板１上には、これ
らのＴＦＴ、信号線７、走査線４、画素電極６及び対向
電極５を覆うようにして液晶を配向させるための配向膜
が形成されており、ガラス基板１の外側には偏光板が設
けられている。一方、対向基板はガラス基板から成り、
その内面側には、カラーフィルタが設けられ、カラーフ
ィルタを覆うようにして配向膜が形成されている。な
お、対向基板のさらに外側にも偏光板が設けられてい
る。2枚の偏光板の偏光軸は、ほぼ直交している。
らのＴＦＴ、信号線７、走査線４、画素電極６及び対向
電極５を覆うようにして液晶を配向させるための配向膜
が形成されており、ガラス基板１の外側には偏光板が設
けられている。一方、対向基板はガラス基板から成り、
その内面側には、カラーフィルタが設けられ、カラーフ
ィルタを覆うようにして配向膜が形成されている。な
お、対向基板のさらに外側にも偏光板が設けられてい
る。2枚の偏光板の偏光軸は、ほぼ直交している。
【０００８】配向膜は、ポリイミドにより形成されてお
り、その表面は、ラビング処理が施されている。この処
理は、レーヨン等の布を付着したロールで表面を擦るこ
とにより行われている。
り、その表面は、ラビング処理が施されている。この処
理は、レーヨン等の布を付着したロールで表面を擦るこ
とにより行われている。
【０００９】ＩＰＳ型の液晶表示パネルでは、信号線７
に書込み電圧を供給し、走査線４を活性化してＴＦＴを
オンさせると、画素電極６と対向電極５との間に書込み
電圧が印加されるので、これら電極５,６間に電界が発
生する。この電界により液晶分子の内、基板に近い液晶
分子は、基板に対して平行な状態で配向方向を変える。
この結果、光がパネルを通過するようになる。電極５,
６間の電圧を制御することにより、パネルの光透過率が
変化する。このＩＰＳ型液晶表示パネルでは、液晶分子
が常に基板と平行な状態で存在するため、画素電極と対
向電極とをパネルの厚さ方向に配置した従来の液晶表示
パネルに比べて、パネルを斜め方向から見てもコントラ
ストが変化しにくく、視角特性が格段に改善できる。
に書込み電圧を供給し、走査線４を活性化してＴＦＴを
オンさせると、画素電極６と対向電極５との間に書込み
電圧が印加されるので、これら電極５,６間に電界が発
生する。この電界により液晶分子の内、基板に近い液晶
分子は、基板に対して平行な状態で配向方向を変える。
この結果、光がパネルを通過するようになる。電極５,
６間の電圧を制御することにより、パネルの光透過率が
変化する。このＩＰＳ型液晶表示パネルでは、液晶分子
が常に基板と平行な状態で存在するため、画素電極と対
向電極とをパネルの厚さ方向に配置した従来の液晶表示
パネルに比べて、パネルを斜め方向から見てもコントラ
ストが変化しにくく、視角特性が格段に改善できる。
【００１０】
【発明が解決しようとする課題】しかしながら、これら
ＩＰＳ方式の液晶表示装置を製造する際、ラビング工程
や搬送時の剥離帯電により静電気の影響でパネル基板上
に形成されたＴＦＴ，配向膜の破壊による表示特性不
良、また、パネル使用時には、液晶中の不純物イオンの
帯電の影響などによる焼きつきが起こることがあった。
ＩＰＳ方式の液晶表示装置を製造する際、ラビング工程
や搬送時の剥離帯電により静電気の影響でパネル基板上
に形成されたＴＦＴ，配向膜の破壊による表示特性不
良、また、パネル使用時には、液晶中の不純物イオンの
帯電の影響などによる焼きつきが起こることがあった。
【００１１】ラビング工程や搬送時の剥離帯電の静電気
に係わる問題を解決するためには、薄膜トランジスタ
（ＴＦＴ）につながる全ての信号線を短絡する導通線を
パネル周囲に形成し、その信号線を導通線に接続するよ
う形成して短絡することによって、全ての薄膜トランジ
スタと信号線を同じ電位にする。そのことにより、静電
気が蓄積された薄膜トランジスタ間や信号線間でスパー
ク放電をおこさせないようにし、ＴＦＴを保護すること
が行われてきた。
に係わる問題を解決するためには、薄膜トランジスタ
（ＴＦＴ）につながる全ての信号線を短絡する導通線を
パネル周囲に形成し、その信号線を導通線に接続するよ
う形成して短絡することによって、全ての薄膜トランジ
スタと信号線を同じ電位にする。そのことにより、静電
気が蓄積された薄膜トランジスタ間や信号線間でスパー
ク放電をおこさせないようにし、ＴＦＴを保護すること
が行われてきた。
【００１２】しかし、従来の静電気対策は、ＴＦＴの保
護に重点がおかれ、画素の表示部分の保護、特に配向膜
の保護については、十分な対策がなされていないのが現
状である。ＩＰＳ方式の液晶表示装置の各画素部には対
向電極と画素電極の２つの電極がある間隙を持って配置
されている。これらの電極の液晶分子が動くことにより
表示が行われているわけであるが、この画素領域の間隙
部分で放電やスパーク放電が生じると液晶の特性が部分
的に損なわれてしまい表示不良となっていた。
護に重点がおかれ、画素の表示部分の保護、特に配向膜
の保護については、十分な対策がなされていないのが現
状である。ＩＰＳ方式の液晶表示装置の各画素部には対
向電極と画素電極の２つの電極がある間隙を持って配置
されている。これらの電極の液晶分子が動くことにより
表示が行われているわけであるが、この画素領域の間隙
部分で放電やスパーク放電が生じると液晶の特性が部分
的に損なわれてしまい表示不良となっていた。
【００１３】通常これらの電極間巾は、数μｍ〜５０μ
ｍ程度のものである。従って、この部分に静電気が蓄積
されると電極間が同一巾である為に画素の不特定な部分
で放電が起こっていた。放電が起こるとその部分の配向
が壊れ、液晶分子がラビングした方向に配列せず、光漏
れが起こる原因となっていた。
ｍ程度のものである。従って、この部分に静電気が蓄積
されると電極間が同一巾である為に画素の不特定な部分
で放電が起こっていた。放電が起こるとその部分の配向
が壊れ、液晶分子がラビングした方向に配列せず、光漏
れが起こる原因となっていた。
【００１４】また、これらの静電気や液晶を駆動してい
る間に画素に蓄積された直流電圧成分が放電されず残っ
た場合には、焼き付きが生じていた。つまり、表示パタ
ーンを変更した後も、この残留直流成分により、変更前
のパターンが残ってしまう現象が起きていた。
る間に画素に蓄積された直流電圧成分が放電されず残っ
た場合には、焼き付きが生じていた。つまり、表示パタ
ーンを変更した後も、この残留直流成分により、変更前
のパターンが残ってしまう現象が起きていた。
【００１５】本発明の目的は、懸かる上記問題点を考慮
し、静電気の影響による配向膜破壊をなくし、且つ、電
極に蓄積する不必要な電荷を取り去って、欠陥の無い横
電界方式液晶表示装置を提供するものである。
し、静電気の影響による配向膜破壊をなくし、且つ、電
極に蓄積する不必要な電荷を取り去って、欠陥の無い横
電界方式液晶表示装置を提供するものである。
【００１６】
【課題を解決するための手段】本発明は、複数の走査信
号電極、映像信号電極、画素電極、対向電極およびアク
テイブ素子により一方の基板上に複数の表示画素が構成
されており、さらにその上に液晶配向膜が直接または絶
縁層を介して形成されており、基板と、液晶の配向膜が
形成され対向して配置されたもう一方の透明基板とによ
り液晶層が挟持されており、各電極とアクテイブ素子
は、液晶層に対し実質的に基板と平行に電界を印加でき
るよう構成されており、各電極と各アクテイブ素子は、
表示パタ−ンに応じて印加電界を任意に制御できる外部
の制御手段と接続されており、液晶層の配向状態により
光学特性を変化させる偏光手段を備えたアクテイブマト
リクス型液晶表示装置であつて、 平面視において画素電
極および対向電極にそれぞれ設けられた突起の間に挟ま
れた狭間隔部を有することを特徴とする、あるいは平面
視において画素電極および対向電極の間に挟まれた高抵
抗半導体を有することを特徴としている。
号電極、映像信号電極、画素電極、対向電極およびアク
テイブ素子により一方の基板上に複数の表示画素が構成
されており、さらにその上に液晶配向膜が直接または絶
縁層を介して形成されており、基板と、液晶の配向膜が
形成され対向して配置されたもう一方の透明基板とによ
り液晶層が挟持されており、各電極とアクテイブ素子
は、液晶層に対し実質的に基板と平行に電界を印加でき
るよう構成されており、各電極と各アクテイブ素子は、
表示パタ−ンに応じて印加電界を任意に制御できる外部
の制御手段と接続されており、液晶層の配向状態により
光学特性を変化させる偏光手段を備えたアクテイブマト
リクス型液晶表示装置であつて、 平面視において画素電
極および対向電極にそれぞれ設けられた突起の間に挟ま
れた狭間隔部を有することを特徴とする、あるいは平面
視において画素電極および対向電極の間に挟まれた高抵
抗半導体を有することを特徴としている。
【００１７】
【発明の実施の形態】以下、本発明の実施形態について
図面に基づいて説明する。
図面に基づいて説明する。
【００１８】（実施例１）図５-aはＩＰＳ方式による通
常の液晶画像表示装置を構成するアクティブ基板の単位
画素の平面図、図５-bは断面図を示し、図１-a,bは、本
発明における液晶表示装置の構成図を示している。
常の液晶画像表示装置を構成するアクティブ基板の単位
画素の平面図、図５-bは断面図を示し、図１-a,bは、本
発明における液晶表示装置の構成図を示している。
【００１９】その特徴と製造工程を以下に簡単に記載す
る。
る。
【００２０】図６の等価回路に示すように、アレイ側ガ
ラス基板１には、複数の平行な走査線４と信号線７が交
差して形成され、交差部には能動スイッチング素子とし
てＴＦＴ８が形成されている。平行するそれぞれ２本の
走査線４と信号線７で区画する領域には画素電極６と対
向電極５が形成されてマトリックス状に配置されＴＦＴ
８に接続されている。画素電極６と対向電極５の間に
は、走査線に平行にストライプ状の横電界発生電極が形
成されている。この横電界発生電極は任意の電圧が印加
可能に形成される。
ラス基板１には、複数の平行な走査線４と信号線７が交
差して形成され、交差部には能動スイッチング素子とし
てＴＦＴ８が形成されている。平行するそれぞれ２本の
走査線４と信号線７で区画する領域には画素電極６と対
向電極５が形成されてマトリックス状に配置されＴＦＴ
８に接続されている。画素電極６と対向電極５の間に
は、走査線に平行にストライプ状の横電界発生電極が形
成されている。この横電界発生電極は任意の電圧が印加
可能に形成される。
【００２１】走査線４と信号線７で区画され、ＴＦＴ８
でスイッチングされる1つの画素が、図５−a,bに示され
ている。
でスイッチングされる1つの画素が、図５−a,bに示され
ている。
【００２２】図１−a,bの構成で、楕円で示される狭間
隔部９が本形態の特徴の一つである。図１−aは、１画
素部の電極構成を示している。図に示すように液晶表示
装置の各表示部の各画素には対向電極５と画素電極６の
２つの電極が等間隔を持って画素内に配置されている。
この対向電極５と画素電極６の間隔は、画素内で10μｍ
になっている。それを図１−aの楕円で囲まれた狭間隔
部９では、5μｍと画素内よりも狭い間隙となってい
る。静電気放電は距離に反比例して起こりやすくなるの
で、この対向電極５と画素電極６に蓄積されたときに、
狭ギャップ部９が形成されておれば、そこで放電される
ことになる。従って、図１−aの楕円で囲まれた非表示
部１０に形成した狭間隔部９が、放電を起こす場所とな
る。
隔部９が本形態の特徴の一つである。図１−aは、１画
素部の電極構成を示している。図に示すように液晶表示
装置の各表示部の各画素には対向電極５と画素電極６の
２つの電極が等間隔を持って画素内に配置されている。
この対向電極５と画素電極６の間隔は、画素内で10μｍ
になっている。それを図１−aの楕円で囲まれた狭間隔
部９では、5μｍと画素内よりも狭い間隙となってい
る。静電気放電は距離に反比例して起こりやすくなるの
で、この対向電極５と画素電極６に蓄積されたときに、
狭ギャップ部９が形成されておれば、そこで放電される
ことになる。従って、図１−aの楕円で囲まれた非表示
部１０に形成した狭間隔部９が、放電を起こす場所とな
る。
【００２３】従って、本実施例では、ＢＭに遮光された
非表示部１０において放電が起こり、静電気のリークが
起こる。
非表示部１０において放電が起こり、静電気のリークが
起こる。
【００２４】上記構成は、例えば以下のようにして作製
される。先ず、図７-b-1に示したようにコーニング社製
のガラス基板（商品コード１７３７）(701)の片面上
に、真空成膜装置を用いて膜厚 0.2 μｍ程度のＣｒ薄
膜金属層(702)を被着し、走査線４、ゲート電極と対向
電極５とを選択的に形成する。以下この基板をアレイ側
基板とする。この際形成される、対向電極５１の非表示
部における形状は、図７-aに示すように突起５１を形成
するようにパターニングしておく。図７-aは、図７-b-1
時点の平面図である。
される。先ず、図７-b-1に示したようにコーニング社製
のガラス基板（商品コード１７３７）(701)の片面上
に、真空成膜装置を用いて膜厚 0.2 μｍ程度のＣｒ薄
膜金属層(702)を被着し、走査線４、ゲート電極と対向
電極５とを選択的に形成する。以下この基板をアレイ側
基板とする。この際形成される、対向電極５１の非表示
部における形状は、図７-aに示すように突起５１を形成
するようにパターニングしておく。図７-aは、図７-b-1
時点の平面図である。
【００２５】次に、アレイ側ガラス基板の全面にプラズ
マＣＶＤ装置を用いてゲート絶縁層となる窒化シリコン
層（ＳｉＮｘ）(703)、不純物をほとんど含まず絶縁ゲ
ート型トランジスタのチャネルとなる非晶質シリコン層
（ａ−Ｓｉ）(704)および、窒化シリコン層(705)の３種
類の薄膜層を、膜厚 0.3、0.05、0.1 μｍで順次被着
し、エッチングをしてゲート電極上の窒化シリコン層を
選択的に残し、非晶質シリコン層を露出する(図７-b-
2)。
マＣＶＤ装置を用いてゲート絶縁層となる窒化シリコン
層（ＳｉＮｘ）(703)、不純物をほとんど含まず絶縁ゲ
ート型トランジスタのチャネルとなる非晶質シリコン層
（ａ−Ｓｉ）(704)および、窒化シリコン層(705)の３種
類の薄膜層を、膜厚 0.3、0.05、0.1 μｍで順次被着
し、エッチングをしてゲート電極上の窒化シリコン層を
選択的に残し、非晶質シリコン層を露出する(図７-b-
2)。
【００２６】次に、同じくプラズマＣＶＤ装置を用いて
全面に不純物として、リンを含む非晶質シリコン層を0.
05 μｍの膜厚で被着し、信号線７への電気的接続に必
要なチャネル部のみに、リンを含む非晶質シリコン層を
残す。その後、真空成膜装置を用いて膜厚 0.3 μｍ程
度のＡＬ薄膜(706)を被着し、エッチングして信号線
（ソース配線）７と画素（ドレイン）電極６とを選択的
に形成した（図７−ｂ-3）。このとき、画素（ドレイ
ン）電極６の突起部分の形状６１は、対向電極５の突起
部５１と対応するようにしておく。
全面に不純物として、リンを含む非晶質シリコン層を0.
05 μｍの膜厚で被着し、信号線７への電気的接続に必
要なチャネル部のみに、リンを含む非晶質シリコン層を
残す。その後、真空成膜装置を用いて膜厚 0.3 μｍ程
度のＡＬ薄膜(706)を被着し、エッチングして信号線
（ソース配線）７と画素（ドレイン）電極６とを選択的
に形成した（図７−ｂ-3）。このとき、画素（ドレイ
ン）電極６の突起部分の形状６１は、対向電極５の突起
部５１と対応するようにしておく。
【００２７】最後に、保護膜として窒化シリコン層(70
7)を堆積する（図７−ｂ-4）。
7)を堆積する（図７−ｂ-4）。
【００２８】尚、走査線４や信号線７に電気信号を供給
できるようにガラス基板１の周辺部にて走査線４や信号
線７の端子電極上のパシベーション絶縁層である窒化シ
リコン層は選択的に除去し端子電極は露出しておく。
できるようにガラス基板１の周辺部にて走査線４や信号
線７の端子電極上のパシベーション絶縁層である窒化シ
リコン層は選択的に除去し端子電極は露出しておく。
【００２９】一方、ＢＭ側ガラス基板にはブラックマト
リクス、カラーフィルタ、配向膜が形成される。ブラッ
クマトリクスは走査線、信号線からなるバスラインと、
画素電極の端部とを覆うように配置する。また、ブラッ
クマトリクスは、図１−aのように狭ギャップ部を遮蔽
する様な形状にしておく。
リクス、カラーフィルタ、配向膜が形成される。ブラッ
クマトリクスは走査線、信号線からなるバスラインと、
画素電極の端部とを覆うように配置する。また、ブラッ
クマトリクスは、図１−aのように狭ギャップ部を遮蔽
する様な形状にしておく。
【００３０】これら２枚の基板の間隙に液晶層が挟持さ
れる。
れる。
【００３１】なお、上記実施例に対して、突起部形状
は、好ましくは三角形の型をしたものであるが、静電気
を放電しやすい形であればこれに限ったもので無い。
は、好ましくは三角形の型をしたものであるが、静電気
を放電しやすい形であればこれに限ったもので無い。
【００３２】また、突起を形成する場所は、画素電極５
と対向電極６のＢＭに遮光される部分が望まれるが、あ
るいはこれらの電極と同電位のところであればよく、図
１−aに示される部分に限ったものではない。
と対向電極６のＢＭに遮光される部分が望まれるが、あ
るいはこれらの電極と同電位のところであればよく、図
１−aに示される部分に限ったものではない。
【００３３】また、狭間隔部９の間隔は、好ましくは5
μｍ以下であるが、表示部の電極間より狭くしておけば
よい。
μｍ以下であるが、表示部の電極間より狭くしておけば
よい。
【００３４】（実施例２）図２−a,bは、実施例２にお
ける液晶表示装置の構成図である。
ける液晶表示装置の構成図である。
【００３５】その特徴と製造工程を以下に簡単に記載す
る。
る。
【００３６】図２−a,bの構成で、楕円で示される高抵
抗部としての高抵抗半導体部１１が本発明の特徴の一つ
である。
抗部としての高抵抗半導体部１１が本発明の特徴の一つ
である。
【００３７】画素電極５と対向電極６の間は、高抵抗半
導体の非晶質シリコンで結ばれており、数ボルト程度の
帯電の際に放電パスとなる。焼き付きが起こった際の直
流成分の帯電電圧は１Ｖ程度であり、この放電パスでの
電圧の緩和時間は1〜10secになる。今、表示のリフレッ
シュレートが16.6ｍｓであるため、焼き付きの帯電は表
示のリフレッシュレートに比べて、十分長い時間をかけ
て緩和していくことになる。従って、緩和時間とリフレ
ッシュレートが大きく違う為、画像の書き換えなどの表
示そのものに何ら影響を及ぼすこのとなく、帯電電圧が
緩和される。また、放電個所の特定による配向膜保護を
行なう。
導体の非晶質シリコンで結ばれており、数ボルト程度の
帯電の際に放電パスとなる。焼き付きが起こった際の直
流成分の帯電電圧は１Ｖ程度であり、この放電パスでの
電圧の緩和時間は1〜10secになる。今、表示のリフレッ
シュレートが16.6ｍｓであるため、焼き付きの帯電は表
示のリフレッシュレートに比べて、十分長い時間をかけ
て緩和していくことになる。従って、緩和時間とリフレ
ッシュレートが大きく違う為、画像の書き換えなどの表
示そのものに何ら影響を及ぼすこのとなく、帯電電圧が
緩和される。また、放電個所の特定による配向膜保護を
行なう。
【００３８】上記構成は、例えば以下のようにして作製
される。先ず、図８-b-1に示したようにコーニング社製
のガラス基板（商品コード１７３７）(801)の片面上
に、真空成膜装置を用いて膜厚0.2μｍ程度のＣｒ薄膜
金属層(802)を被着し、走査線４、ゲート電極と対向電
極５とを選択的に形成する。
される。先ず、図８-b-1に示したようにコーニング社製
のガラス基板（商品コード１７３７）(801)の片面上
に、真空成膜装置を用いて膜厚0.2μｍ程度のＣｒ薄膜
金属層(802)を被着し、走査線４、ゲート電極と対向電
極５とを選択的に形成する。
【００３９】次に、ガラス基板の全面にプラズマＣＶＤ
装置を用いてゲート絶縁層となる窒化シリコン層（Ｓｉ
Ｎｘ）(803)、不純物をほとんど含まず絶縁ゲート型ト
ランジスタのチャネルとなる非晶質シリコン層（ａ−Ｓ
ｉ）(804)および、窒化シリコン層(805)の３種類の薄膜
層を、膜厚0.3、0.05、0.1μｍで順次被着し、エッチン
グをしてゲート電極上の窒化シリコン層を選択的に残
し、非晶質シリコン層を露出する。さらに、放電パス部
となる部分の窒化シリコン層も同時にエッチングを行っ
て放電パス部（高抵抗半導体部１１）を選択的に開口す
る。次に同じく、プラズマＣＶＤ装置を用いて非晶質シ
リコン層(806)を被着し、その後、放電のパス部にあた
る部分を選択的に残してエッチングを行う(図８-b-2)。
図８-aは、図８-b-2時点の平面図である。
装置を用いてゲート絶縁層となる窒化シリコン層（Ｓｉ
Ｎｘ）(803)、不純物をほとんど含まず絶縁ゲート型ト
ランジスタのチャネルとなる非晶質シリコン層（ａ−Ｓ
ｉ）(804)および、窒化シリコン層(805)の３種類の薄膜
層を、膜厚0.3、0.05、0.1μｍで順次被着し、エッチン
グをしてゲート電極上の窒化シリコン層を選択的に残
し、非晶質シリコン層を露出する。さらに、放電パス部
となる部分の窒化シリコン層も同時にエッチングを行っ
て放電パス部（高抵抗半導体部１１）を選択的に開口す
る。次に同じく、プラズマＣＶＤ装置を用いて非晶質シ
リコン層(806)を被着し、その後、放電のパス部にあた
る部分を選択的に残してエッチングを行う(図８-b-2)。
図８-aは、図８-b-2時点の平面図である。
【００４０】次に、同じくプラズマＣＶＤ装置を用いて
全面に不純物として、リンを含む非晶質シリコン層を0.
05μｍの膜厚で被着し、信号線への電気的接続に必要な
チャネル部のみに、リンを含む非晶質シリコン層を残
す。その後、真空成膜装置を用いて膜厚0.3μｍ程度の
ＡＬ薄膜(807)を被着し、エッチングして信号線（ソー
ス配線）７と画素（ドレイン）電極６とを選択的に形成
した(図８-b-3)。
全面に不純物として、リンを含む非晶質シリコン層を0.
05μｍの膜厚で被着し、信号線への電気的接続に必要な
チャネル部のみに、リンを含む非晶質シリコン層を残
す。その後、真空成膜装置を用いて膜厚0.3μｍ程度の
ＡＬ薄膜(807)を被着し、エッチングして信号線（ソー
ス配線）７と画素（ドレイン）電極６とを選択的に形成
した(図８-b-3)。
【００４１】最後に、保護膜として窒化シリコン層(80
8)を堆積する (図８-b-4）。
8)を堆積する (図８-b-4）。
【００４２】尚、走査線４や信号線７に電気信号を供給
できるようにガラス基板１の周辺部にて走査線４や信号
線７の端子電極上のパシベーション絶縁層である窒化シ
リコン層は選択的に除去し端子電極は露出しておく。
できるようにガラス基板１の周辺部にて走査線４や信号
線７の端子電極上のパシベーション絶縁層である窒化シ
リコン層は選択的に除去し端子電極は露出しておく。
【００４３】一方、上部のガラス基板にはブラックマト
リクス、カラーフィルタ、配向膜が形成される。ブラッ
クマトリクスは走査線、信号線からなるバスラインと、
画素電極の端部とを覆うように配置する。また、ブラッ
クマトリクスは、図のように狭ギャップ部を遮蔽する様
な形状にしておく。
リクス、カラーフィルタ、配向膜が形成される。ブラッ
クマトリクスは走査線、信号線からなるバスラインと、
画素電極の端部とを覆うように配置する。また、ブラッ
クマトリクスは、図のように狭ギャップ部を遮蔽する様
な形状にしておく。
【００４４】これら２枚の基板の間隙に液晶層が挟持さ
れる。
れる。
【００４５】なお、上記実施例に対して、横電界発生電
極の画素電極６と対向電極５のＢＭにより遮光される部
分（非表示部１０）に、高抵抗半導体部１１を形成し
た。この材料は好ましくはシリコンであるが、表示に係
わる電圧をリークするようなものではなく、また、これ
と同程度の導電率を持つものであればこれに限ったもの
ではない。また、上記実施例では、半導体を用いたが同
様の導電率を持つものであれば半導体に限ったものでな
い。
極の画素電極６と対向電極５のＢＭにより遮光される部
分（非表示部１０）に、高抵抗半導体部１１を形成し
た。この材料は好ましくはシリコンであるが、表示に係
わる電圧をリークするようなものではなく、また、これ
と同程度の導電率を持つものであればこれに限ったもの
ではない。また、上記実施例では、半導体を用いたが同
様の導電率を持つものであれば半導体に限ったものでな
い。
【００４６】また高抵抗半導体部１１を形成する場所
は、ＢＭにより遮光される部分が望まれるが、画素電極
６や対向電極５と同電位のところを結べばよく、図２中
に示される部分に限ったものではない。
は、ＢＭにより遮光される部分が望まれるが、画素電極
６や対向電極５と同電位のところを結べばよく、図２中
に示される部分に限ったものではない。
【００４７】（実施例３）図３−a,bは、実施例３にお
ける液晶表示装置の構成図である。
ける液晶表示装置の構成図である。
【００４８】その特徴と製造工程を以下に簡単に記載す
る。
る。
【００４９】図３−aの平面構成図で、楕円で示される
部分が本発明の特徴となる個所のひとつである。３−b
は、断面図を示している。
部分が本発明の特徴となる個所のひとつである。３−b
は、断面図を示している。
【００５０】この画素電極６の突起部６１と対向電極５
の突起部５１の間が、高抵抗半導体の非晶質シリコンで
結ばれており、数ボルト程度の帯電の際に放電パスとな
る。また、ＢＭ遮光部（非表示部１０）の対向電極５と
画素電極６の一部に突起が形成され、5μｍの間隔にな
っている。この部分が静電気の放電を起こす場所にな
る。実施例１と実施例２の両方の放電パスを兼ね備えた
構成になっている。
の突起部５１の間が、高抵抗半導体の非晶質シリコンで
結ばれており、数ボルト程度の帯電の際に放電パスとな
る。また、ＢＭ遮光部（非表示部１０）の対向電極５と
画素電極６の一部に突起が形成され、5μｍの間隔にな
っている。この部分が静電気の放電を起こす場所にな
る。実施例１と実施例２の両方の放電パスを兼ね備えた
構成になっている。
【００５１】実施例２の工程と同じであるが、対向電極
５と画素電極６の所定の位置に突起をパターニングして
おく。
５と画素電極６の所定の位置に突起をパターニングして
おく。
【００５２】前述の第２の実施例では、高抵抗半導体を
通じての放電は、時定数が長い為、工程中に生じた静電
気を十分に放電しきれない場合が生じることがあり、こ
の場合に配向膜の不良がおきることがある。本実施例の
方式によれば、このような場合にも静電気の放電個所が
特定されるので製造歩留まりが向上する利点がある。
通じての放電は、時定数が長い為、工程中に生じた静電
気を十分に放電しきれない場合が生じることがあり、こ
の場合に配向膜の不良がおきることがある。本実施例の
方式によれば、このような場合にも静電気の放電個所が
特定されるので製造歩留まりが向上する利点がある。
【００５３】（実施例４）実施例３において、狭間隔部
９と高抵抗部１１を図４に示すように其々別の位置に作
成したが、配向膜欠陥のない液晶表示装置を作製するこ
とができた。
９と高抵抗部１１を図４に示すように其々別の位置に作
成したが、配向膜欠陥のない液晶表示装置を作製するこ
とができた。
【００５４】
【発明の効果】本発明によれば、平面視において画素電
極および対向電極にそれぞれ設けられた突起の間に挟ま
れた狭間隔部を設けたことにより、高電圧の静電気が画
素内で放電することなく、表示不良の無い液晶表示装置
を作成することができる。
極および対向電極にそれぞれ設けられた突起の間に挟ま
れた狭間隔部を設けたことにより、高電圧の静電気が画
素内で放電することなく、表示不良の無い液晶表示装置
を作成することができる。
【００５５】また、平面視において画素電極および対向
電極の間に挟まれた高抵抗半導体を設けたことにより、
効果的に焼き付き現象を低減することが出来る。
電極の間に挟まれた高抵抗半導体を設けたことにより、
効果的に焼き付き現象を低減することが出来る。
【００５６】以上のことにより、液晶表示装置の生産歩
留まりを高めることができる。
留まりを高めることができる。
【図１】本発明の実施例1に係る液晶表示装置の構成を
示す図
示す図
【図２】本発明の実施例2に係る液晶表示装置の構成を
示す図
示す図
【図３】本発明の実施例3に係る液晶表示装置の構成を
示す図
示す図
【図４】本発明の実施例4に係る液晶表示装置の構成を
示す図
示す図
【図５】従来技術を説明するための図
【図６】本発明の実施例に係る液晶表示装置の等価回路
を説明するための図
を説明するための図
【図７】本発明の実施例１に係る液晶表示装置の製造工
程を説明するための図
程を説明するための図
【図８】本発明の実施例２に係る液晶表示装置の製造工
程を説明するための図
程を説明するための図
【符号の説明】 １ アレイ基板 ２ ＢＭ基板 ３ 液晶 ４ 走査線 ５ 対向電極 ６ 画素電極 ７ 信号線 ８ ＴＦＴ ９ 狭間隔部 １０ 非表示部 １１ 高抵抗半導体部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井上 一生 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 木村 雅典 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開2000−292802（ＪＰ，Ａ) 特開 平７−191336（ＪＰ，Ａ) 特開 平11−194353（ＪＰ，Ａ) 特開 平10−170939（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1368 G02F 1/1343
Claims (8)
- 【請求項１】 複数の走査信号電極、映像信号電極、画
素電極、対向電極およびアクテイブ素子により一方の基
板上に複数の表示画素が構成されており、 さらにその上に液晶配向膜が直接または絶縁層を介して
形成されており、 前記基板と、液晶の配向膜が形成され対向して配置され
たもう一方の透明基板とにより液晶層が挟持されてお
り、 前記各電極と前記アクテイブ素子は、前記液晶層に対し
実質的に前記基板と平行に電界を印加できるよう構成さ
れており、 前記各電極と各アクテイブ素子は、表示パタ−ンに応じ
て印加電界を任意に制御できる外部の制御手段と接続さ
れており、 前記液晶層の配向状態により光学特性を変化させる偏光
手段を備えたアクテイブマトリクス型液晶表示装置であ
つて、 平面視において前記画素電極および前記対向電極の間に
挟まれた高抵抗半導体を有することを特徴とするアクテ
イブマトリクス型液晶表示装置。 - 【請求項２】 前記高抵抗半導体が、アクティブ素子の
形成過程時に形成されることを特徴とする請求項１に記
載のアクティブマトリクス型液晶表示装置。 - 【請求項３】 前記高抵抗半導体が、ブラックマトリク
スによって遮蔽されている非表示部分に形成されること
を特徴とする請求項１または２のいずれか1項に記載の
アクティブマトリクス型液晶表示装置。 - 【請求項４】 複数の走査信号電極、映像信号電極、画
素電極、対向電極およびアクテイブ素子により一方の基
板上に複数の表示画素が構成されており、 さらにその上に液晶配向膜が直接または絶縁層を介して
形成されており、 前記基板と、液晶の配向膜が形成され対向して配置され
たもう一方の透明基板とにより液晶層が挟持されてお
り、 前記各電極と前記アクテイブ素子は、前記液晶層に対し
実質的に前記基板と平行に電界を印加できるよう構成さ
れており、 前記各電極と各アクテイブ素子は、表示パタ−ンに応じ
て印加電界を任意に制御できる外部の制御手段と接続さ
れており、 前記液晶層の配向状態により光学特性を変化させる偏光
手段を備えたアクテイブマトリクス型液晶表示装置であ
つて、 平面視において前記画素電極および前記対向電極にそれ
ぞれ設けられた突起の間に挟まれた狭間隔部と、 平面視において前記画素電極および前記対向電極の間に
挟まれた高抵抗半導体とを有することを特徴とするアク
テイブマトリクス型液晶表示装置。 - 【請求項５】 前記狭間隙部および前記高抵抗半導体
が、ブラックマトリクスによって遮蔽されている非表示
部分に形成されることを特徴とする請求項４に記載のア
クティブマトリクス型液晶表示装置。 - 【請求項６】 前記狭間隙部および前記高抵抗半導体
が、少なくとも各画素毎に設けられていることを特徴と
する請求項４または５のいずれか1項に記載のアクティ
ブマトリクス型液晶表示装置。 - 【請求項７】 前記高抵抗半導体は、アクティブ素子の
形成過程時に形成されることを特徴とする請求項４から
６のいずれか1項に記載のアクティブマトリクス型液晶
表示装置。 - 【請求項８】 複数の走査信号電極、映像信号電極、画
素電極、対向電極およびアクテイブ素子により一方の基
板上に複数の表示画素が構成されており、 さらにその上に液晶配向膜が直接または絶縁層を介して
形成されており、 前記基板と、液晶の配向膜が形成され対向して配置され
たもう一方の透明基板とにより液晶層が挟持されてお
り、 前記各電極と前記アクテイブ素子は、前記液晶層に対し
実質的に前記基板と平行に電界を印加できるよう構成さ
れており、 前記各電極と各アクテイブ素子は、表示パタ−ンに応じ
て印加電界を任意に制御できる外部の制御手段と接続さ
れており、 前記液晶層の配向状態により光学特性を変化させる偏光
手段を備えたアクテイブマトリクス型液晶表示装置の製
造方法であつて、 前記画素電極と、前記共通電極の少なくともいずれか1
方に接する絶縁膜に開口部をあけ、前記開口部に高抵抗
半導体を形成する工程を有するアクティブマトリクス型
液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21043599A JP3337011B2 (ja) | 1999-07-26 | 1999-07-26 | アクティブマトリクス型液晶表示装置および、その製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21043599A JP3337011B2 (ja) | 1999-07-26 | 1999-07-26 | アクティブマトリクス型液晶表示装置および、その製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001033821A JP2001033821A (ja) | 2001-02-09 |
| JP3337011B2 true JP3337011B2 (ja) | 2002-10-21 |
Family
ID=16589287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21043599A Expired - Fee Related JP3337011B2 (ja) | 1999-07-26 | 1999-07-26 | アクティブマトリクス型液晶表示装置および、その製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3337011B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003287770A (ja) | 2002-03-28 | 2003-10-10 | Nec Lcd Technologies Ltd | 液晶表示装置 |
| JP2011237671A (ja) * | 2010-05-12 | 2011-11-24 | Mitsubishi Electric Corp | 液晶表示装置 |
| JP6050985B2 (ja) * | 2012-08-23 | 2016-12-21 | 株式会社ジャパンディスプレイ | 液晶表示装置 |
| CN114994995B (zh) * | 2022-06-29 | 2024-04-02 | 上海天马微电子有限公司 | 一种显示面板和显示装置 |
-
1999
- 1999-07-26 JP JP21043599A patent/JP3337011B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001033821A (ja) | 2001-02-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7557886B2 (en) | Liquid crystal display device and method of fabricating the same | |
| US5608556A (en) | Liquid crystal display having orientation control electrodes for controlling liquid crystal orientation | |
| US6567150B1 (en) | Liquid crystal display and method of manufacturing the same | |
| KR100271037B1 (ko) | 액정 표시 장치의 구조 및 그 액정 표시 장치의 제조 방법(liquid crystal display device and the method for manufacturing the same) | |
| EP0555100B1 (en) | An active matrix liquid crystal display | |
| JP3234357B2 (ja) | 液晶表示装置 | |
| KR100270127B1 (ko) | 액정표시장치 | |
| KR101152528B1 (ko) | 누설전류를 줄일 수 있는 액정표시소자 및 그 제조방법 | |
| JP4307582B2 (ja) | 液晶表示装置 | |
| JP3302625B2 (ja) | 液晶表示装置 | |
| US6897935B2 (en) | Liquid crystal display device and method for manufacturing same and color filter substrate | |
| KR20090039632A (ko) | 액정 표시 장치 | |
| JP3828943B2 (ja) | 液晶表示装置 | |
| JP3394433B2 (ja) | アクティブマトリクス液晶表示装置 | |
| KR19990062890A (ko) | 액티브 매트릭스 액정 표시 장치 | |
| JP3111944B2 (ja) | アクティブマトリクス液晶表示装置 | |
| US20080068527A1 (en) | Liquid crystal display | |
| JP3337011B2 (ja) | アクティブマトリクス型液晶表示装置および、その製造方法 | |
| US5875009A (en) | Sequential staggered type thin film transistor | |
| KR100623443B1 (ko) | 멀티 도메인 액정 표시소자 | |
| JP3427664B2 (ja) | 横電界方式アクティブマトリクス型液晶表示装置 | |
| KR20140098964A (ko) | 액정 표시 패널 및 그 제조 방법 | |
| JP2004046123A (ja) | 液晶表示装置 | |
| JPH04319920A (ja) | アクティブマトリクス液晶表示装置 | |
| KR101222537B1 (ko) | 액정표시패널 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070809 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080809 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080809 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090809 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090809 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100809 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110809 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120809 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130809 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130809 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140809 Year of fee payment: 12 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |