JPH11119256A - アクティブマトリクス液晶表示装置 - Google Patents
アクティブマトリクス液晶表示装置Info
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】
【課題】 静電気による不良を低減するためのサージ保
護回路を薄膜トランジスタアレイの外周に設けると共
に、走査線と電荷を逃す基準電位線との間で流れる電流
の値を小さくして、アクティブマトリクス表示装置の駆
動時の消費電力を低減する。 【解決手段】 アクティブマトリクス液晶表示装置の薄
膜トランジスタアレイの画像領域の外周に、走査線３に
直交して配置された走査線側基準電位線３１と、走査線
３と走査線側基準電位線３１とを接続するサージ保護回
路２８、２９と、信号線４に直交して配置された信号線
側基準電位線３２と、信号線４と信号線側基準電位線３
２とを接続するサージ保護回路２６、２７とを設け、走
査線３あるいは信号線４にサージ電圧が印加されたとき
に電荷を走査線側基準電位線３１あるいは信号線側基準
電位線３２に逃がすようにした。
護回路を薄膜トランジスタアレイの外周に設けると共
に、走査線と電荷を逃す基準電位線との間で流れる電流
の値を小さくして、アクティブマトリクス表示装置の駆
動時の消費電力を低減する。 【解決手段】 アクティブマトリクス液晶表示装置の薄
膜トランジスタアレイの画像領域の外周に、走査線３に
直交して配置された走査線側基準電位線３１と、走査線
３と走査線側基準電位線３１とを接続するサージ保護回
路２８、２９と、信号線４に直交して配置された信号線
側基準電位線３２と、信号線４と信号線側基準電位線３
２とを接続するサージ保護回路２６、２７とを設け、走
査線３あるいは信号線４にサージ電圧が印加されたとき
に電荷を走査線側基準電位線３１あるいは信号線側基準
電位線３２に逃がすようにした。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は液晶表示装置に関
し、特にアクティブマトリクス液晶表示装置に関する。
し、特にアクティブマトリクス液晶表示装置に関する。
【０００２】
【従来の技術】現在、液晶表示装置は軽量、低消費電力
等の特徴を有するディスプレイとして、パーソナルコン
ピュータや各種モニタに広く使用されている。特に、各
画素ごとに薄膜トランジスタを形成したアクティブマト
リクス液晶表示装置は、各画素の明るさを電圧制御によ
り細かく変化させることができるため、高精細なディス
プレイとして様々な用途に使用されている。
等の特徴を有するディスプレイとして、パーソナルコン
ピュータや各種モニタに広く使用されている。特に、各
画素ごとに薄膜トランジスタを形成したアクティブマト
リクス液晶表示装置は、各画素の明るさを電圧制御によ
り細かく変化させることができるため、高精細なディス
プレイとして様々な用途に使用されている。
【０００３】ここで、従来技術による一般的なアクティ
ブマトリクス液晶表示装置（以下、「アクティブマトリ
クス表示装置」という）の構造および動作原理につい
て、図５および図６を用いて説明する。図５は従来技術
による一般的なアクティブマトリクス表示装置の断面図
であり、図６は図５中の第１の絶縁性基板上にマトリク
ス状に形成された薄膜トランジスタアレイの回路構成の
概略を示す図である。
ブマトリクス液晶表示装置（以下、「アクティブマトリ
クス表示装置」という）の構造および動作原理につい
て、図５および図６を用いて説明する。図５は従来技術
による一般的なアクティブマトリクス表示装置の断面図
であり、図６は図５中の第１の絶縁性基板上にマトリク
ス状に形成された薄膜トランジスタアレイの回路構成の
概略を示す図である。
【０００４】図５に示すように、従来のアクティブマト
リクス表示装置では、第１の絶縁性基板１と第２の絶縁
性基板２とが互いに平行に対向して配置され、その間隙
には表示材料である液晶１０が挟持されている。第１の
絶縁性基板１の液晶１０と接する側の一主面上には画素
電極６を含む薄膜トランジスタアレイ（図６参照）が形
成されている。
リクス表示装置では、第１の絶縁性基板１と第２の絶縁
性基板２とが互いに平行に対向して配置され、その間隙
には表示材料である液晶１０が挟持されている。第１の
絶縁性基板１の液晶１０と接する側の一主面上には画素
電極６を含む薄膜トランジスタアレイ（図６参照）が形
成されている。
【０００５】また、第１の絶縁性基板１と相対する第２
の絶縁性基板２の液晶１０と接する側の一主面には、Ｒ
（赤）、Ｇ（緑）、Ｂ（青）の３原色の色層７、８、９
が、第１の基板の各画素電極６に相対する箇所に形成さ
れ、各色層７、８、９の境界部には遮光するためのブラ
ックマトリクス１１、さらにその上には透明導電膜から
なる共通電極１２が形成されている。
の絶縁性基板２の液晶１０と接する側の一主面には、Ｒ
（赤）、Ｇ（緑）、Ｂ（青）の３原色の色層７、８、９
が、第１の基板の各画素電極６に相対する箇所に形成さ
れ、各色層７、８、９の境界部には遮光するためのブラ
ックマトリクス１１、さらにその上には透明導電膜から
なる共通電極１２が形成されている。
【０００６】図６は図５中の第１の絶縁性基板上にマト
リクス状に形成された薄膜トランジスタアレイの回路構
成の概略を示しており、第１の絶縁性基板１の液晶１０
と接する側の一主面には複数の走査線３と複数の信号線
４がそれぞれ行及び列方向に形成され、これらの交差部
にマトリクス状に表示用薄膜トランジスタ５が配置され
ている。そして、表示用薄膜トランジスタ５のゲートは
走査線３に、ドレインは信号線４に、ソースは透明導電
膜からなる画素電極６に接続されている。
リクス状に形成された薄膜トランジスタアレイの回路構
成の概略を示しており、第１の絶縁性基板１の液晶１０
と接する側の一主面には複数の走査線３と複数の信号線
４がそれぞれ行及び列方向に形成され、これらの交差部
にマトリクス状に表示用薄膜トランジスタ５が配置され
ている。そして、表示用薄膜トランジスタ５のゲートは
走査線３に、ドレインは信号線４に、ソースは透明導電
膜からなる画素電極６に接続されている。
【０００７】かかる構成を有するアクティブマトリクス
表示装置において、各走査線３に順次表示用薄膜トラン
ジスタ５をＯＮするための走査パルス電圧を供給すると
共に、その走査パルスに同期して表示する画像に対応す
る信号電圧を信号線４に供給すれば、走査線３に接続さ
れた表示用薄膜トランジスタ５が作動し、信号線４から
画素電極６に所定の電圧が書き込まれ、次にこの走査線
３に走査パルス電圧が供給されるまでの間、この書き込
まれた電圧が保持される。その結果、各画素電極６と共
通電極１２（図５参照）との間に保持電圧に応じた電界
が生じて液晶の分子の配向を変化させ、第１の絶縁性基
板１、液晶１０、第２の絶縁性基板２という経路で透過
する光の光量を変化させる。この光の透過状態変化を利
用して画像などを表示するものである。
表示装置において、各走査線３に順次表示用薄膜トラン
ジスタ５をＯＮするための走査パルス電圧を供給すると
共に、その走査パルスに同期して表示する画像に対応す
る信号電圧を信号線４に供給すれば、走査線３に接続さ
れた表示用薄膜トランジスタ５が作動し、信号線４から
画素電極６に所定の電圧が書き込まれ、次にこの走査線
３に走査パルス電圧が供給されるまでの間、この書き込
まれた電圧が保持される。その結果、各画素電極６と共
通電極１２（図５参照）との間に保持電圧に応じた電界
が生じて液晶の分子の配向を変化させ、第１の絶縁性基
板１、液晶１０、第２の絶縁性基板２という経路で透過
する光の光量を変化させる。この光の透過状態変化を利
用して画像などを表示するものである。
【０００８】図７は上述した従来技術によるアクティブ
マトリクス表示装置で用いられている薄膜トランジスタ
の一例の製造工程を工程順に示す断面図である。図７に
示す薄膜トランジスタは逆スタガー型と呼ばれる構造
で、図７（ｅ）に示すように、ゲート電極１４上にゲー
ト絶縁膜１５を介して島状の半導体膜１６が対向し、そ
の半導体膜１６にはオーミックコンタクト層１７を介し
てソース電極１９およびドレイン電極１８が配置されて
いる。
マトリクス表示装置で用いられている薄膜トランジスタ
の一例の製造工程を工程順に示す断面図である。図７に
示す薄膜トランジスタは逆スタガー型と呼ばれる構造
で、図７（ｅ）に示すように、ゲート電極１４上にゲー
ト絶縁膜１５を介して島状の半導体膜１６が対向し、そ
の半導体膜１６にはオーミックコンタクト層１７を介し
てソース電極１９およびドレイン電極１８が配置されて
いる。
【０００９】次に、この従来の薄膜トランジスタの製造
工程を図７を用いて説明する。まず、ガラスなどの透明
絶縁基板１３上に、ＡｌやＭｏ、Ｃｒなどからなる第１
の導電膜をスパッタ法等により全面に堆積し、これに感
光性のレジストを塗布してフォトリソグラフィーによっ
て露光、現像、エッチングおよびレジスト剥離を行っ
て、ゲート電極１４および走査線（図示せず）などの所
定パターンを有する第１の導電膜のパターニングを完了
する（図７（ａ））。
工程を図７を用いて説明する。まず、ガラスなどの透明
絶縁基板１３上に、ＡｌやＭｏ、Ｃｒなどからなる第１
の導電膜をスパッタ法等により全面に堆積し、これに感
光性のレジストを塗布してフォトリソグラフィーによっ
て露光、現像、エッチングおよびレジスト剥離を行っ
て、ゲート電極１４および走査線（図示せず）などの所
定パターンを有する第１の導電膜のパターニングを完了
する（図７（ａ））。
【００１０】続いて、第１の導電膜の所定パターン上に
スパッタ法やプラズマＣＶＤ法などでＳｉＯｘやＳｉＮ
ｘ等からなるゲート絶縁膜１５、アモルファスシリコン
（以下「ａ−Ｓｉ」と称す）等からなる半導体膜１６お
よびｎ型ａ−Ｓｉ等からなるオーミックコンタクト膜１
７を順に連続して全面に堆積する。その後、フォトリソ
グラフィーによって、半導体膜１６およびオーミックコ
ンタクト膜１７をパターニングして、ゲート電極１４上
のゲート絶縁膜１５上にトランジスタのチャネル部とな
る所定のパターンを形成する（図７（ｂ））。
スパッタ法やプラズマＣＶＤ法などでＳｉＯｘやＳｉＮ
ｘ等からなるゲート絶縁膜１５、アモルファスシリコン
（以下「ａ−Ｓｉ」と称す）等からなる半導体膜１６お
よびｎ型ａ−Ｓｉ等からなるオーミックコンタクト膜１
７を順に連続して全面に堆積する。その後、フォトリソ
グラフィーによって、半導体膜１６およびオーミックコ
ンタクト膜１７をパターニングして、ゲート電極１４上
のゲート絶縁膜１５上にトランジスタのチャネル部とな
る所定のパターンを形成する（図７（ｂ））。
【００１１】次に、走査線入力パッド部や信号線入力パ
ッド部等（図示せず）で、第１の導電膜と後に形成する
ソース電極、ドレイン電極及び信号線等を形成する第２
の導電膜との導通をとるために、フォトリソグラフィー
により所定パターンにゲート絶縁膜１５をエッチングし
て第１の導電膜上にゲート絶縁膜１５の開口部を形成す
る（図示せず）。続いて、ＡｌやＭｏ、Ｃｒ等からなる
第２の導電膜をスパッタ法等により全面に堆積し、フォ
トリソグラフィーにより信号線４（図６参照）、ソース
電極１９、ドレイン電極１８を形成する（図７
（ｃ））。さらに、ＩＴＯ等の透明導電膜を全面に堆積
し、フォトリソグラフィーにより画素電極６を形成した
後、ソース電極１９およびドレイン電極１８をマスクと
してエッチングを行い、トランジスタチャネル部のｎ型
ａ−Ｓｉ、すなわちオーミックコンタクト膜１７を除去
する（図７（ｄ））。最後に、ＳｉＮｘ等からなる保護
膜２０を全面に堆積し（図７（ｅ））、画素電極６上お
よび外部から信号を入力するためのパッド上の保護膜を
フォトリソグラフィーにより除去して、薄膜トランジス
タの形成が完了する。
ッド部等（図示せず）で、第１の導電膜と後に形成する
ソース電極、ドレイン電極及び信号線等を形成する第２
の導電膜との導通をとるために、フォトリソグラフィー
により所定パターンにゲート絶縁膜１５をエッチングし
て第１の導電膜上にゲート絶縁膜１５の開口部を形成す
る（図示せず）。続いて、ＡｌやＭｏ、Ｃｒ等からなる
第２の導電膜をスパッタ法等により全面に堆積し、フォ
トリソグラフィーにより信号線４（図６参照）、ソース
電極１９、ドレイン電極１８を形成する（図７
（ｃ））。さらに、ＩＴＯ等の透明導電膜を全面に堆積
し、フォトリソグラフィーにより画素電極６を形成した
後、ソース電極１９およびドレイン電極１８をマスクと
してエッチングを行い、トランジスタチャネル部のｎ型
ａ−Ｓｉ、すなわちオーミックコンタクト膜１７を除去
する（図７（ｄ））。最後に、ＳｉＮｘ等からなる保護
膜２０を全面に堆積し（図７（ｅ））、画素電極６上お
よび外部から信号を入力するためのパッド上の保護膜を
フォトリソグラフィーにより除去して、薄膜トランジス
タの形成が完了する。
【００１２】この従来のアクティブマトリクス表示装置
で用いられる薄膜トランジスタアレイの製造過程では、
各工程で成膜装置やエッチング装置のトレイ等から絶縁
基板をはずす際の剥離帯電、あるいは成膜工程やエッチ
ング工程等で導電膜のパターンがチャージアップされ帯
電するという現象が生じる。特に、プラズマＣＶＤ法を
用いた絶縁膜や半導体膜の成膜工程およびドライエッチ
ング工程では、プラズマ中に基板が長時間さらされるた
め帯電が生じやすい。また、このような帯電のほかに
も、プラズマＣＶＤ法等を用いた成膜工程中の異常放電
等により、ある特定の信号線や走査線に対して瞬間的に
非常に大きな電荷が加えられることがある。
で用いられる薄膜トランジスタアレイの製造過程では、
各工程で成膜装置やエッチング装置のトレイ等から絶縁
基板をはずす際の剥離帯電、あるいは成膜工程やエッチ
ング工程等で導電膜のパターンがチャージアップされ帯
電するという現象が生じる。特に、プラズマＣＶＤ法を
用いた絶縁膜や半導体膜の成膜工程およびドライエッチ
ング工程では、プラズマ中に基板が長時間さらされるた
め帯電が生じやすい。また、このような帯電のほかに
も、プラズマＣＶＤ法等を用いた成膜工程中の異常放電
等により、ある特定の信号線や走査線に対して瞬間的に
非常に大きな電荷が加えられることがある。
【００１３】このようなときに、図６に示すように、各
走査線３同士、あるいは各信号線４同士が接続されてお
らず、電気的に独立している場合には、隣合う走査線や
信号線の間の帯電量の差や、ある特定の走査線や信号線
に異常放電により加えられた電荷が絶縁膜の耐圧を上回
る可能性が増大し、隣り合う走査線間あるいは信号線間
等で突発電流が流れ、配線の断線、ショートあるいは絶
縁膜の破壊等の不良を引き起こす。また、断線やショー
トに至らない場合でも、トランジスタ部でゲート絶縁膜
に電荷の注入が生じ、しきい値がシフトする等、トラン
ジスタ特性が変化して点欠陥不良が生じる等の問題があ
る。
走査線３同士、あるいは各信号線４同士が接続されてお
らず、電気的に独立している場合には、隣合う走査線や
信号線の間の帯電量の差や、ある特定の走査線や信号線
に異常放電により加えられた電荷が絶縁膜の耐圧を上回
る可能性が増大し、隣り合う走査線間あるいは信号線間
等で突発電流が流れ、配線の断線、ショートあるいは絶
縁膜の破壊等の不良を引き起こす。また、断線やショー
トに至らない場合でも、トランジスタ部でゲート絶縁膜
に電荷の注入が生じ、しきい値がシフトする等、トラン
ジスタ特性が変化して点欠陥不良が生じる等の問題があ
る。
【００１４】特に、この従来例の走査線等のように、透
明絶縁基板上に最初に形成される走査線もしくは信号線
等の配線のパターンは、薄膜トランジスタの形成が完了
するまでに通過する成膜やドライエッチングの工程数が
多い上、比較的パターンの長さが長く面積も大きいため
にチャージアップによる帯電量も大きく、断線やショー
ト等の不良が多くなるという問題がある。
明絶縁基板上に最初に形成される走査線もしくは信号線
等の配線のパターンは、薄膜トランジスタの形成が完了
するまでに通過する成膜やドライエッチングの工程数が
多い上、比較的パターンの長さが長く面積も大きいため
にチャージアップによる帯電量も大きく、断線やショー
ト等の不良が多くなるという問題がある。
【００１５】上記課題を解決するために、例えばすべて
の走査線同士およびすべての信号線同士を共通線で接続
したアクティブマトリクス表示装置の薄膜トランジスタ
アレイが知られている。図８は、この薄膜トランジスタ
アレイの回路構成の概略を示した平面図である。なお、
図８に示す薄膜トランジスタの構成は、図７に示した逆
スタガー型薄膜トランジスタと同じ構造である。
の走査線同士およびすべての信号線同士を共通線で接続
したアクティブマトリクス表示装置の薄膜トランジスタ
アレイが知られている。図８は、この薄膜トランジスタ
アレイの回路構成の概略を示した平面図である。なお、
図８に示す薄膜トランジスタの構成は、図７に示した逆
スタガー型薄膜トランジスタと同じ構造である。
【００１６】図８に示した薄膜トランジスタアレイで
は、各走査線３および各信号線４は各走査線側入力パッ
ド２１および各信号線側入力パッド２２を経由して引き
出され、走査線側共通線２３または信号線側共通線２４
に接続されている。このような構成にすることにより、
すべての走査線同士およびすべての信号線同士は同電位
となるため、薄膜トランジスタの製造工程中で特定の走
査線や信号線に非常に大きな電荷が加わった場合でも共
通線を介して電荷が分散して流れるため、隣り合う走査
線間あるいは信号線間で突発電流が流れることなどが低
減され、さらに特定の線が破壊されたり、あるいは特定
の薄膜トランジスタの特性が変化するといったことが低
減される。
は、各走査線３および各信号線４は各走査線側入力パッ
ド２１および各信号線側入力パッド２２を経由して引き
出され、走査線側共通線２３または信号線側共通線２４
に接続されている。このような構成にすることにより、
すべての走査線同士およびすべての信号線同士は同電位
となるため、薄膜トランジスタの製造工程中で特定の走
査線や信号線に非常に大きな電荷が加わった場合でも共
通線を介して電荷が分散して流れるため、隣り合う走査
線間あるいは信号線間で突発電流が流れることなどが低
減され、さらに特定の線が破壊されたり、あるいは特定
の薄膜トランジスタの特性が変化するといったことが低
減される。
【００１７】しかしながら、上記のような薄膜トランジ
スタアレイでは、各走査線３および各信号線４が接続さ
れた状態のままでは画像を表示することができないた
め、製造工程中のある時点で、共通線による各走査線３
あるいは各信号線４の接続を切り離してそれぞれの配線
に分離する必要がある。したがって、例えばガラス基板
から液晶表示パネルを切り出す工程で配線の分離を行っ
た場合には、それ以降の工程で静電気により大きな電荷
が走査線もしくは信号線に与えられた場合には不良が発
生する可能性が大きくなる。具体的には、アクティブマ
トリクス表示装置の表示検査工程では、走査線側入力パ
ッド２１と信号線側入力パッド２２に表示検査装置のプ
ローブ等を接触させ、各走査線３および信号線４にそれ
ぞれ所定の電気信号を与えてアクティブマトリクス表示
装置を表示させて欠陥の有無を検査するが、表示検査装
置のプローブ等と走査線側入力パッド２１または信号線
側入力パッド２２との間で電位差がある場合には、電荷
が走査線側入力パッド２１または信号線側入力パッド２
２を介して薄膜トランジスタアレイに印加され、配線の
断線、ショートあるいは絶縁膜の破壊などが生ずる。ま
た、トランジスタ部のゲート絶縁膜に電荷が注入されて
しきい値シフトが生じ、点欠陥不良となる等の不良が生
じる。さらに、外部駆動回路の実装等の工程でも、走査
線側入力パッド２１または信号線側入力パッド２２と、
それに接触する装置等の間で電位差がある場合には同様
の不良が生じる。
スタアレイでは、各走査線３および各信号線４が接続さ
れた状態のままでは画像を表示することができないた
め、製造工程中のある時点で、共通線による各走査線３
あるいは各信号線４の接続を切り離してそれぞれの配線
に分離する必要がある。したがって、例えばガラス基板
から液晶表示パネルを切り出す工程で配線の分離を行っ
た場合には、それ以降の工程で静電気により大きな電荷
が走査線もしくは信号線に与えられた場合には不良が発
生する可能性が大きくなる。具体的には、アクティブマ
トリクス表示装置の表示検査工程では、走査線側入力パ
ッド２１と信号線側入力パッド２２に表示検査装置のプ
ローブ等を接触させ、各走査線３および信号線４にそれ
ぞれ所定の電気信号を与えてアクティブマトリクス表示
装置を表示させて欠陥の有無を検査するが、表示検査装
置のプローブ等と走査線側入力パッド２１または信号線
側入力パッド２２との間で電位差がある場合には、電荷
が走査線側入力パッド２１または信号線側入力パッド２
２を介して薄膜トランジスタアレイに印加され、配線の
断線、ショートあるいは絶縁膜の破壊などが生ずる。ま
た、トランジスタ部のゲート絶縁膜に電荷が注入されて
しきい値シフトが生じ、点欠陥不良となる等の不良が生
じる。さらに、外部駆動回路の実装等の工程でも、走査
線側入力パッド２１または信号線側入力パッド２２と、
それに接触する装置等の間で電位差がある場合には同様
の不良が生じる。
【００１８】上記問題点を解決する技術として、特開昭
６３−２２０２９８号に開示されたアクティブマトリク
ス表示装置の薄膜トランジスタアレイの構造がある。図
９はこの薄膜トランジスタアレイの回路構成の概略を示
す平面図であり、図１０は図９に示した回路構成の一本
の走査線に接続された２端子動作薄膜トランジスタの部
分を示している。
６３−２２０２９８号に開示されたアクティブマトリク
ス表示装置の薄膜トランジスタアレイの構造がある。図
９はこの薄膜トランジスタアレイの回路構成の概略を示
す平面図であり、図１０は図９に示した回路構成の一本
の走査線に接続された２端子動作薄膜トランジスタの部
分を示している。
【００１９】図９、図１０に示すように、特開昭６３−
２２０２９８号に開示された薄膜トランジスタアレイで
は、各走査線３および各信号線４は、互いに逆方向に並
列に配置された２つの２端子動作薄膜トランジスタ２
８、２９および２６、２７によって基準電位線２５に接
続されている。各走査線３および各信号線４には、駆動
回路から電気信号が与えられており、各走査線３および
各信号線４の交差部に形成された表示用薄膜トランジス
タ５を動作させて、画像を表示している。また、基準電
位線２５には図示しない端子より液晶表示装置の共通電
極に与えられる電位と同じ電位が与えられている。この
ように、基準電位線２５の電位を共通電極に印加される
電位と同じにすると、基準電位線２５を共通電極に電位
を印加するための配線としても使用することができる。
２２０２９８号に開示された薄膜トランジスタアレイで
は、各走査線３および各信号線４は、互いに逆方向に並
列に配置された２つの２端子動作薄膜トランジスタ２
８、２９および２６、２７によって基準電位線２５に接
続されている。各走査線３および各信号線４には、駆動
回路から電気信号が与えられており、各走査線３および
各信号線４の交差部に形成された表示用薄膜トランジス
タ５を動作させて、画像を表示している。また、基準電
位線２５には図示しない端子より液晶表示装置の共通電
極に与えられる電位と同じ電位が与えられている。この
ように、基準電位線２５の電位を共通電極に印加される
電位と同じにすると、基準電位線２５を共通電極に電位
を印加するための配線としても使用することができる。
【００２０】この２端子動作薄膜トランジスタを２個付
加したときの、走査線３および基準電位線２５の電圧−
電流特性は図１１に示す特性となる。すなわち、薄膜ト
ランジスタアレイの製造工程中に、走査線３が静電気等
により基準電位線２５に対して正または負に帯電する
と、その電荷を打ち消す方向、つまり走査線３が正に帯
電した場合にはその正電荷を基準電位線２５に逃がす方
向、走査線３が負に帯電した場合にはその負電荷を基準
電位線２５に逃がす方向に電流が流れる。したがって、
帯電した走査線３と基準電位線２５との間の電位差、お
よび帯電した走査線３と隣合う走査線３との間の電位差
を小さくすることができるため、帯電した走査線３と基
準電位線２５との交差部での絶縁膜の破壊や、帯電した
走査線３の断線、帯電した走査線３と隣合う走査線３の
ショート、さらに帯電した走査線３に接続している表示
用薄膜トランジスタ５のしきい値シフト等の不良を低減
することができる。同様のことは、信号線４についても
いうことができる。
加したときの、走査線３および基準電位線２５の電圧−
電流特性は図１１に示す特性となる。すなわち、薄膜ト
ランジスタアレイの製造工程中に、走査線３が静電気等
により基準電位線２５に対して正または負に帯電する
と、その電荷を打ち消す方向、つまり走査線３が正に帯
電した場合にはその正電荷を基準電位線２５に逃がす方
向、走査線３が負に帯電した場合にはその負電荷を基準
電位線２５に逃がす方向に電流が流れる。したがって、
帯電した走査線３と基準電位線２５との間の電位差、お
よび帯電した走査線３と隣合う走査線３との間の電位差
を小さくすることができるため、帯電した走査線３と基
準電位線２５との交差部での絶縁膜の破壊や、帯電した
走査線３の断線、帯電した走査線３と隣合う走査線３の
ショート、さらに帯電した走査線３に接続している表示
用薄膜トランジスタ５のしきい値シフト等の不良を低減
することができる。同様のことは、信号線４についても
いうことができる。
【００２１】また、アクティブマトリクス表示装置の表
示検査工程や外部駆動回路の実装等の工程で、プローブ
や装置と走査線側入力パッド２１または信号線側入力パ
ッド２２との間に電位差があり、薄膜トランジスタアレ
イに電荷が印加された場合でも、その電荷は基準電位線
２５に逃げるために、表示検査工程以降に発生する不良
を低減することができる。また、この２端子動作薄膜ト
ランジスタ２６、２７、２８、２９は、通常の表示用薄
膜トランジスタ５の形成と同一工程で作成されるため、
新たに工程を増加させることなく、静電気による不良の
少ないアクティブマトリクス表示装置を作成することが
できる。
示検査工程や外部駆動回路の実装等の工程で、プローブ
や装置と走査線側入力パッド２１または信号線側入力パ
ッド２２との間に電位差があり、薄膜トランジスタアレ
イに電荷が印加された場合でも、その電荷は基準電位線
２５に逃げるために、表示検査工程以降に発生する不良
を低減することができる。また、この２端子動作薄膜ト
ランジスタ２６、２７、２８、２９は、通常の表示用薄
膜トランジスタ５の形成と同一工程で作成されるため、
新たに工程を増加させることなく、静電気による不良の
少ないアクティブマトリクス表示装置を作成することが
できる。
【００２２】
【発明が解決しようとする課題】しかしながら、上記の
ようなアクティブマトリクス表示装置の薄膜トランジス
タアレイでは、画像を表示するアクティブマトリクス表
示装置の通常の駆動時にも、２端子動作薄膜トランジス
タを介して基準電位線２５と走査線３との間で電流が流
れ、液晶表示装置の消費電力が増加するという問題点が
あった。
ようなアクティブマトリクス表示装置の薄膜トランジス
タアレイでは、画像を表示するアクティブマトリクス表
示装置の通常の駆動時にも、２端子動作薄膜トランジス
タを介して基準電位線２５と走査線３との間で電流が流
れ、液晶表示装置の消費電力が増加するという問題点が
あった。
【００２３】一般的に２端子動作薄膜トランジスタに流
れる電流Ｉ（Ａ）は、以下の数１で表される。
れる電流Ｉ（Ａ）は、以下の数１で表される。
【００２４】
【数１】Ｖ＜Ｖth のとき Ｉ＝０ Ｖ≧Ｖth のとき Ｉ＝Ｋ（Ｖ−Ｖth）2 ， Ｋ＝μＣ
ｌＷ／２Ｌ ここで、Ｖは（ソース（ドレイン）電極の電位）−（ゲ
ート電極の電位）、Ｖthは２端子動作薄膜トランジスタ
のしきい値電圧、μは電解効果移動度、Ｗはトランジス
タ長、Ｌはトランジスタ幅、Ｃｌはトランジスタのゲー
ト容量、である。
ｌＷ／２Ｌ ここで、Ｖは（ソース（ドレイン）電極の電位）−（ゲ
ート電極の電位）、Ｖthは２端子動作薄膜トランジスタ
のしきい値電圧、μは電解効果移動度、Ｗはトランジス
タ長、Ｌはトランジスタ幅、Ｃｌはトランジスタのゲー
ト容量、である。
【００２５】上記の薄膜トランジスタアレイにおいて、
表示用薄膜トランジスタ５の動作をＯＮ状態にするとき
に走査線に印加する電圧を＋２０Ｖ、ＯＦＦ状態にする
ときに印加する電圧を−５Ｖとし、基準電位線２５の電
圧を共通電極に印加する電圧と同じ＋５Ｖ、２端子動作
薄膜トランジスタのＶthを２Ｖとする。
表示用薄膜トランジスタ５の動作をＯＮ状態にするとき
に走査線に印加する電圧を＋２０Ｖ、ＯＦＦ状態にする
ときに印加する電圧を−５Ｖとし、基準電位線２５の電
圧を共通電極に印加する電圧と同じ＋５Ｖ、２端子動作
薄膜トランジスタのＶthを２Ｖとする。
【００２６】ここで、このアクティブマトリクス表示装
置がＳＶＧＡパネル（信号線２４００本、走査線数６０
０本）とすると、ある１本の走査線３に接続された表示
用薄膜トランジスタ５をＯＮ状態にしているとき、１本
の走査線３には＋２０Ｖの電圧が印加され、残り５９９
本の走査線には−５Ｖの電圧が印加される。このときに
走査線３と基準電位線２５との間に流れる電流を図１０
を参照して考える。
置がＳＶＧＡパネル（信号線２４００本、走査線数６０
０本）とすると、ある１本の走査線３に接続された表示
用薄膜トランジスタ５をＯＮ状態にしているとき、１本
の走査線３には＋２０Ｖの電圧が印加され、残り５９９
本の走査線には−５Ｖの電圧が印加される。このときに
走査線３と基準電位線２５との間に流れる電流を図１０
を参照して考える。
【００２７】まず、ある一本の走査線３に−５Ｖの電圧
が印加されているとき、２端子動作薄膜トランジスタ２
８はトランジスタがＯＦＦ状態となって電流は流れない
が、２端子動作薄膜トランジスタ２９ではＯＮ状態とな
り基準電位線２５から走査線３に電流が流れる。このと
き流れる電流Ｉは、数１よりＩ＝（１０−２）2 Ｋ＝６
４Ｋとなる。したがって、５９９本の走査線３と基準電
位線２５との間に流れる電流の合計をＩOFF とすると 、
ＩOFF ＝５９９×６４Ｋ＝３８３３６Ｋ（Ａ）程度とな
る。
が印加されているとき、２端子動作薄膜トランジスタ２
８はトランジスタがＯＦＦ状態となって電流は流れない
が、２端子動作薄膜トランジスタ２９ではＯＮ状態とな
り基準電位線２５から走査線３に電流が流れる。このと
き流れる電流Ｉは、数１よりＩ＝（１０−２）2 Ｋ＝６
４Ｋとなる。したがって、５９９本の走査線３と基準電
位線２５との間に流れる電流の合計をＩOFF とすると 、
ＩOFF ＝５９９×６４Ｋ＝３８３３６Ｋ（Ａ）程度とな
る。
【００２８】次に、ある走査線３に＋２０Ｖの電圧が印
加されているとき、２端子動作薄膜トランジスタ２９は
ＯＦＦ状態となって電流は流れないが、２端子動作薄膜
トランジスタ２８ではＯＮ状態となり走査線３から基準
電位線２５に電流が流れる。このとき流れる電流をＩON
とすると、数１よりＩON＝（１５−２）2 Ｋ＝１６９Ｋ
となる。ここで、ＩOFF ≫ＩONであるので、走査線３と
基準電位線２５との間に流れる電流はほぼＩOFF とみな
すことができる。このように、図９に示す薄膜トランジ
スタアレイの構造では、アクティブマトリクス表示装置
の駆動時の消費電力が増加するという問題点があった。
加されているとき、２端子動作薄膜トランジスタ２９は
ＯＦＦ状態となって電流は流れないが、２端子動作薄膜
トランジスタ２８ではＯＮ状態となり走査線３から基準
電位線２５に電流が流れる。このとき流れる電流をＩON
とすると、数１よりＩON＝（１５−２）2 Ｋ＝１６９Ｋ
となる。ここで、ＩOFF ≫ＩONであるので、走査線３と
基準電位線２５との間に流れる電流はほぼＩOFF とみな
すことができる。このように、図９に示す薄膜トランジ
スタアレイの構造では、アクティブマトリクス表示装置
の駆動時の消費電力が増加するという問題点があった。
【００２９】本発明は上記問題点にかんがみてなされた
ものであり、その目的は、静電気による不良を低減する
ためのサージ保護回路を薄膜トランジスタアレイの外周
に設けると共に、走査線と基準電位線との間で流れる電
流の値を小さくして、アクティブマトリクス表示装置の
駆動時の消費電力を低減できるアクティブマトリクス表
示装置を提供することにある。
ものであり、その目的は、静電気による不良を低減する
ためのサージ保護回路を薄膜トランジスタアレイの外周
に設けると共に、走査線と基準電位線との間で流れる電
流の値を小さくして、アクティブマトリクス表示装置の
駆動時の消費電力を低減できるアクティブマトリクス表
示装置を提供することにある。
【００３０】
【課題を解決するための手段】上記目的を達成するため
に、本発明によるアクティブマトリクス液晶表示装置
は、透明絶縁基板上にマトリクス上に配置された走査線
および信号線と、該走査線と該信号線とで囲まれた領域
に配置された画素電極と、該走査線と該信号線との交点
に近接して配置された表示用薄膜トランジスタとを有
し、該表示用薄膜トランジスタのドレイン電極が該信号
線に、該表示用薄膜トランジスタのソース電極が該画素
電極に、該表示用薄膜トランジスタのゲート電極が該走
査線にそれぞれ接続された薄膜トランジスタアレイを有
するアクティブマトリクス液晶表示装置において、該薄
膜トランジスタアレイの画像領域の外周に、該走査線に
直交して配置された走査線側基準電位線と、該走査線と
該走査線側基準電位線とを接続するサージ保護回路と、
該信号線に直交して配置された信号線側基準電位線と、
該信号線と該信号線側基準電位線とを接続するサージ保
護回路とを設け、該走査線あるいは該信号線にサージ電
圧が印加されたときに電荷を該走査線側基準電位線ある
いは該信号線側基準電位線に逃がすようにしたことを特
徴とする。
に、本発明によるアクティブマトリクス液晶表示装置
は、透明絶縁基板上にマトリクス上に配置された走査線
および信号線と、該走査線と該信号線とで囲まれた領域
に配置された画素電極と、該走査線と該信号線との交点
に近接して配置された表示用薄膜トランジスタとを有
し、該表示用薄膜トランジスタのドレイン電極が該信号
線に、該表示用薄膜トランジスタのソース電極が該画素
電極に、該表示用薄膜トランジスタのゲート電極が該走
査線にそれぞれ接続された薄膜トランジスタアレイを有
するアクティブマトリクス液晶表示装置において、該薄
膜トランジスタアレイの画像領域の外周に、該走査線に
直交して配置された走査線側基準電位線と、該走査線と
該走査線側基準電位線とを接続するサージ保護回路と、
該信号線に直交して配置された信号線側基準電位線と、
該信号線と該信号線側基準電位線とを接続するサージ保
護回路とを設け、該走査線あるいは該信号線にサージ電
圧が印加されたときに電荷を該走査線側基準電位線ある
いは該信号線側基準電位線に逃がすようにしたことを特
徴とする。
【００３１】かかる構成を採用したことにより、静電気
等により走査線あるいは信号線に大きな電荷が印加され
た場合でも、帯電した走査線や信号線の断線、隣り合っ
た走査線や信号線同士のショートのような静電気等によ
る不良を防止できる。
等により走査線あるいは信号線に大きな電荷が印加され
た場合でも、帯電した走査線や信号線の断線、隣り合っ
た走査線や信号線同士のショートのような静電気等によ
る不良を防止できる。
【００３２】また、上記のアクティブマトリクス液晶表
示装置において、前記走査線側基準電位線と、前記信号
線側基準電位線とに、それぞれ任意の基準電位を印加で
きるようにすれば、サージ保護回路等をオン、オフする
電位等を選択できるので、サージ保護回路を設けたため
の消費電力の増加を低減できる好適な基準電位を印加で
きる。
示装置において、前記走査線側基準電位線と、前記信号
線側基準電位線とに、それぞれ任意の基準電位を印加で
きるようにすれば、サージ保護回路等をオン、オフする
電位等を選択できるので、サージ保護回路を設けたため
の消費電力の増加を低減できる好適な基準電位を印加で
きる。
【００３３】さらに、前記サージ保護回路を、２つの２
端子動作薄膜トランジスタで構成するようにすれば、ア
クティブマトリクス液晶表示装置の薄膜トランジスタア
レイの製造工程において、サージ保護回路を表示用薄膜
トランジスタと同時に形成することができるので、サー
ジ保護回路を設けたことによる製造工程の増加を抑える
ことができる。
端子動作薄膜トランジスタで構成するようにすれば、ア
クティブマトリクス液晶表示装置の薄膜トランジスタア
レイの製造工程において、サージ保護回路を表示用薄膜
トランジスタと同時に形成することができるので、サー
ジ保護回路を設けたことによる製造工程の増加を抑える
ことができる。
【００３４】なお、前記走査線側基準電位線に前記表示
用薄膜トランジスタのＯＦＦ時のゲート設定電圧を印加
するようにすれば、アクティブマトリクス液晶表示装置
の消費電力を低減できると共に、設定電圧の複雑化を避
けることができる。
用薄膜トランジスタのＯＦＦ時のゲート設定電圧を印加
するようにすれば、アクティブマトリクス液晶表示装置
の消費電力を低減できると共に、設定電圧の複雑化を避
けることができる。
【００３５】同様に、前記信号線側基準電位線に、前記
アクティブマトリクス液晶表示装置の共通電極に印加す
る電圧と同位の電圧を印加するようにすれば、信号線側
基準電位線を共通電極に電位を印加するための配線とし
ても使用することができるとともに、設定電圧の複雑化
を避けることができる。
アクティブマトリクス液晶表示装置の共通電極に印加す
る電圧と同位の電圧を印加するようにすれば、信号線側
基準電位線を共通電極に電位を印加するための配線とし
ても使用することができるとともに、設定電圧の複雑化
を避けることができる。
【００３６】
【発明の実施の形態】以下、本願発明の実施の形態につ
いて図１を参照しながら説明する。図１は本願発明の実
施の形態によるアクティブマトリクス表示装置の薄膜ト
ランジスタアレイの回路構成の概略を示す図である。
いて図１を参照しながら説明する。図１は本願発明の実
施の形態によるアクティブマトリクス表示装置の薄膜ト
ランジスタアレイの回路構成の概略を示す図である。
【００３７】図１に示すように、本実施の形態による薄
膜トランジスタアレイでは、透明絶縁基板上に複数の走
査線３と複数の信号線４とがそれぞれ行および列方向に
形成され、これらの交差部に表示用薄膜トランジスタ５
が形成されている。そして、表示用薄膜トランジスタ５
のゲート電極は走査線３に、ドレイン電極は信号線４
に、ソース電極は画素電極（図示せず）に接続される。
表示用薄膜トランジスタ５のソース電極に接続された画
素電極と対向基板（図示せず）により、液晶材を誘電体
として、コンデンサ３７が形成される。
膜トランジスタアレイでは、透明絶縁基板上に複数の走
査線３と複数の信号線４とがそれぞれ行および列方向に
形成され、これらの交差部に表示用薄膜トランジスタ５
が形成されている。そして、表示用薄膜トランジスタ５
のゲート電極は走査線３に、ドレイン電極は信号線４
に、ソース電極は画素電極（図示せず）に接続される。
表示用薄膜トランジスタ５のソース電極に接続された画
素電極と対向基板（図示せず）により、液晶材を誘電体
として、コンデンサ３７が形成される。
【００３８】また、薄膜トランジスタアレイの画像領域
の外周において、各走査線３は互いに逆方向に並列に配
置された２つの２端子動作薄膜トランジスタ２８、２９
によって走査線側基準電位線３１に接続されている。同
様に、各信号線４は互いに逆方向に並列に配置された２
つの２端子動作薄膜トランジスタ２６、２７によって信
号線側基準電位線３２に接続されている。すなわち、図
１に示すように、各走査線３に付加された２端子動作薄
膜トランジスタ２８、２９の一方のゲート電極は走査線
３に接続され、２端子動作薄膜トランジスタ２８、２９
の他方のゲート電極は走査線側基準電位線３１に接続さ
れている。同様に、各信号線４に付加された２端子動作
薄膜トランジスタ２６、２７の一方のゲート電極は信号
線４に接続され、２端子動作薄膜トランジスタ２６、２
７の他方のゲート電極は信号線側基準電位線３２に接続
されている。
の外周において、各走査線３は互いに逆方向に並列に配
置された２つの２端子動作薄膜トランジスタ２８、２９
によって走査線側基準電位線３１に接続されている。同
様に、各信号線４は互いに逆方向に並列に配置された２
つの２端子動作薄膜トランジスタ２６、２７によって信
号線側基準電位線３２に接続されている。すなわち、図
１に示すように、各走査線３に付加された２端子動作薄
膜トランジスタ２８、２９の一方のゲート電極は走査線
３に接続され、２端子動作薄膜トランジスタ２８、２９
の他方のゲート電極は走査線側基準電位線３１に接続さ
れている。同様に、各信号線４に付加された２端子動作
薄膜トランジスタ２６、２７の一方のゲート電極は信号
線４に接続され、２端子動作薄膜トランジスタ２６、２
７の他方のゲート電極は信号線側基準電位線３２に接続
されている。
【００３９】さらに、走査線側基準電位線３１は走査線
側基準電位線入力パッド３０に接続されており、この走
査線側基準電位線入力パッド３０に図示しない駆動回路
から任意の基準電位電圧を印加することができる。同様
に、信号線側基準電位線３２は信号線側基準電位線入力
パッド３３に接続されており、この信号線側基準電位線
入力パッド３３に図示しない駆動回路から任意の基準電
位電圧を印加することができる。
側基準電位線入力パッド３０に接続されており、この走
査線側基準電位線入力パッド３０に図示しない駆動回路
から任意の基準電位電圧を印加することができる。同様
に、信号線側基準電位線３２は信号線側基準電位線入力
パッド３３に接続されており、この信号線側基準電位線
入力パッド３３に図示しない駆動回路から任意の基準電
位電圧を印加することができる。
【００４０】この薄膜トランジスタアレイの表示動作を
次に説明する。各走査線３の走査線側入力パッド２１に
は順次表示用薄膜トランジスタ５をＯＮにするための走
査パルス電圧が供給されるとともに、その走査パルスに
同期して表示する画像に対応する信号電圧を信号線４の
信号線側入力パッド２２に供給することによって、走査
線３に接続された表示用薄膜トランジスタ５が作動し、
信号線４から画素電極に所定の電圧が書き込まれて、コ
ンデンサ３７の充放電を行い、画像信号電圧をコンデン
サ３７、すなわち液晶層に印加することにより、画像の
表示動作が行われる。
次に説明する。各走査線３の走査線側入力パッド２１に
は順次表示用薄膜トランジスタ５をＯＮにするための走
査パルス電圧が供給されるとともに、その走査パルスに
同期して表示する画像に対応する信号電圧を信号線４の
信号線側入力パッド２２に供給することによって、走査
線３に接続された表示用薄膜トランジスタ５が作動し、
信号線４から画素電極に所定の電圧が書き込まれて、コ
ンデンサ３７の充放電を行い、画像信号電圧をコンデン
サ３７、すなわち液晶層に印加することにより、画像の
表示動作が行われる。
【００４１】次に、２端子動作薄膜トランジスタ２８、
２９、２６、２７を付加したときの、走査線３と走査線
側基準電位線３１との間の電圧−電流特性、および信号
線４と信号線側基準電位線３２との間の電圧−電流特性
について説明する。これらの電圧−電流特性はいずれも
図１１に示す特性と同様の特性となる。すなわち、走査
線３が静電気等により走査線側基準電位線３１に対して
正または負に帯電すると、その電荷を打ち消す方向、つ
まり走査線が正に帯電した場合にはその正電荷を走査線
側基準電位線３１に逃がす方向、走査線３が負に帯電し
た場合にはその負電荷を走査線側基準電位線３１に逃が
す方向に電流が流れる。したがって、静電気等により走
査線３に大きな電荷が印加された場合でも、走査線側基
準電位線３１との間の電位差、および帯電した走査線３
と隣合う走査線３との間の電位差を小さくすることがで
きる。したがって、帯電した走査線３と走査線側基準電
位線３１との交差部での絶縁膜の破壊や、帯電した走査
線３の断線、帯電した走査線３と隣合う走査線３のショ
ート、さらに帯電した走査線３に接続している表示用薄
膜トランジスタ５のしきい値シフト等の不良を低減する
ことができる。信号線４についても同様の効果を得るこ
とができる。
２９、２６、２７を付加したときの、走査線３と走査線
側基準電位線３１との間の電圧−電流特性、および信号
線４と信号線側基準電位線３２との間の電圧−電流特性
について説明する。これらの電圧−電流特性はいずれも
図１１に示す特性と同様の特性となる。すなわち、走査
線３が静電気等により走査線側基準電位線３１に対して
正または負に帯電すると、その電荷を打ち消す方向、つ
まり走査線が正に帯電した場合にはその正電荷を走査線
側基準電位線３１に逃がす方向、走査線３が負に帯電し
た場合にはその負電荷を走査線側基準電位線３１に逃が
す方向に電流が流れる。したがって、静電気等により走
査線３に大きな電荷が印加された場合でも、走査線側基
準電位線３１との間の電位差、および帯電した走査線３
と隣合う走査線３との間の電位差を小さくすることがで
きる。したがって、帯電した走査線３と走査線側基準電
位線３１との交差部での絶縁膜の破壊や、帯電した走査
線３の断線、帯電した走査線３と隣合う走査線３のショ
ート、さらに帯電した走査線３に接続している表示用薄
膜トランジスタ５のしきい値シフト等の不良を低減する
ことができる。信号線４についても同様の効果を得るこ
とができる。
【００４２】次に、本実施の形態による薄膜トランジス
タアレイの製造工程について説明する。なお、薄膜トラ
ンジスタ自体の製造工程については、薄膜トランジスタ
の構造が同じであれば、基本的に図７に示した製造工程
の順番に変わりはない。
タアレイの製造工程について説明する。なお、薄膜トラ
ンジスタ自体の製造工程については、薄膜トランジスタ
の構造が同じであれば、基本的に図７に示した製造工程
の順番に変わりはない。
【００４３】まず、ガラス等の透明絶縁基板上に、第１
の導電膜をスパッタ法等により全面に堆積し、これに感
光性のレジストを塗布してフォトリソグラフィーによ
り、表示用薄膜トランジスタ５と２端子動作薄膜トラン
ジスタ２６、２７、２８、２９のゲート電極、走査線３
および信号線側基準電位線３２等を含む所定パターンを
有した第１の導電膜のパターニングを行う。続いて、第
１の導電膜の所定パターン上にＣＶＤ法等でＳｉＯｘや
ＳｉＮｘ等からなるゲート絶縁膜、アモルファスシリコ
ン（以下「ａ−Ｓｉ」と称す）等からなる半導体膜、お
よびｎ型ａ−Ｓｉ等のオーミックコンタクト膜を順に連
続して全面に堆積し、その後フォトリソグラフィーによ
りｎ型ａ−Ｓｉおよびａ−Ｓｉををパターニングして、
ゲート電極上の絶縁膜上にトランジスタのチャネル部と
なる所定のパターンを形成する。
の導電膜をスパッタ法等により全面に堆積し、これに感
光性のレジストを塗布してフォトリソグラフィーによ
り、表示用薄膜トランジスタ５と２端子動作薄膜トラン
ジスタ２６、２７、２８、２９のゲート電極、走査線３
および信号線側基準電位線３２等を含む所定パターンを
有した第１の導電膜のパターニングを行う。続いて、第
１の導電膜の所定パターン上にＣＶＤ法等でＳｉＯｘや
ＳｉＮｘ等からなるゲート絶縁膜、アモルファスシリコ
ン（以下「ａ−Ｓｉ」と称す）等からなる半導体膜、お
よびｎ型ａ−Ｓｉ等のオーミックコンタクト膜を順に連
続して全面に堆積し、その後フォトリソグラフィーによ
りｎ型ａ−Ｓｉおよびａ−Ｓｉををパターニングして、
ゲート電極上の絶縁膜上にトランジスタのチャネル部と
なる所定のパターンを形成する。
【００４４】次に、走査線３や信号線側入力パッド部２
１等で、第１の導電膜と後から形成されるソース電極や
ドレイン電極や信号線４等を構成する第１の導電膜との
導通をとるために、フォトリソグラフィーにより所定の
パターンにゲート絶縁膜をエッチングして、第１の導電
膜上にゲート絶縁膜の開口部を形成する。続いて、第２
の導電膜をスパッタ法等により全面に堆積し、フォトリ
ソグラフィーによって信号線４、ソース電極、ドレイン
電極および走査線側基準電位線３１を形成する。さら
に、ＩＴＯ等の透明導電膜を全面に堆積し、フォトリソ
グラフィーにより画素電極を形成した後、ソース電極お
よびドレイン電極をマスクとしてエッチングを行い、ト
ランジスタチャネル部のｎ型ａ−Ｓｉを除去したのち、
ＳｉＮｘ等からなる保護膜を全面に堆積し、画素電極上
および外部から信号を入力するためのパッド上の保護膜
をフォトリソグラフィーにより除去して工程を完了す
る。
１等で、第１の導電膜と後から形成されるソース電極や
ドレイン電極や信号線４等を構成する第１の導電膜との
導通をとるために、フォトリソグラフィーにより所定の
パターンにゲート絶縁膜をエッチングして、第１の導電
膜上にゲート絶縁膜の開口部を形成する。続いて、第２
の導電膜をスパッタ法等により全面に堆積し、フォトリ
ソグラフィーによって信号線４、ソース電極、ドレイン
電極および走査線側基準電位線３１を形成する。さら
に、ＩＴＯ等の透明導電膜を全面に堆積し、フォトリソ
グラフィーにより画素電極を形成した後、ソース電極お
よびドレイン電極をマスクとしてエッチングを行い、ト
ランジスタチャネル部のｎ型ａ−Ｓｉを除去したのち、
ＳｉＮｘ等からなる保護膜を全面に堆積し、画素電極上
および外部から信号を入力するためのパッド上の保護膜
をフォトリソグラフィーにより除去して工程を完了す
る。
【００４５】上に述べた製造工程から明らかなように、
本実施の形態による薄膜トランジスタアレイにおいて、
信号線側基準電位線３２は走査線３の形成と同時に行う
ことができ、走査線側基準電位線３１は信号線４の形成
と同時に行うことができ、２端子動作薄膜トランジスタ
２６、２７、２８、２９は表示用薄膜トランジスタ５と
同時に形成することができる。従って、従来の薄膜トラ
ンジスタアレイを製造する場合の製造工程数とほぼ同じ
工程数で本実施の形態による薄膜トランジスタアレイを
製造することができる。
本実施の形態による薄膜トランジスタアレイにおいて、
信号線側基準電位線３２は走査線３の形成と同時に行う
ことができ、走査線側基準電位線３１は信号線４の形成
と同時に行うことができ、２端子動作薄膜トランジスタ
２６、２７、２８、２９は表示用薄膜トランジスタ５と
同時に形成することができる。従って、従来の薄膜トラ
ンジスタアレイを製造する場合の製造工程数とほぼ同じ
工程数で本実施の形態による薄膜トランジスタアレイを
製造することができる。
【００４６】次に、本実施の形態による、薄膜トランジ
スタアレイに所定の駆動回路等を付加して構成されるア
クティブマトリクス表示装置において、画像を表示する
通常の駆動時に、走査線側基準電位線３１と走査線３と
の間で２端子動作薄膜トランジスタ２８、２９を介して
流れる電流について、図２および図３を用いて説明す
る。
スタアレイに所定の駆動回路等を付加して構成されるア
クティブマトリクス表示装置において、画像を表示する
通常の駆動時に、走査線側基準電位線３１と走査線３と
の間で２端子動作薄膜トランジスタ２８、２９を介して
流れる電流について、図２および図３を用いて説明す
る。
【００４７】図２は、図１に示した回路構成の一本の走
査線に接続された２端子動作薄膜トランジスタの部分を
示している。また、図３はアクティブマトリクス表示装
置に画像を表示する一般的な駆動方法を用いた場合の、
ある一つの表示用薄膜トランジスタ５に接続された走査
線３に印加される走査線電圧３４、信号線４に印加され
る信号線電圧３４および共通電極（図５参照）に印加さ
れる共通電極電圧３６を示す図である。
査線に接続された２端子動作薄膜トランジスタの部分を
示している。また、図３はアクティブマトリクス表示装
置に画像を表示する一般的な駆動方法を用いた場合の、
ある一つの表示用薄膜トランジスタ５に接続された走査
線３に印加される走査線電圧３４、信号線４に印加され
る信号線電圧３４および共通電極（図５参照）に印加さ
れる共通電極電圧３６を示す図である。
【００４８】図３に示すように、走査線３には一定周期
で表示用薄膜トランジスタ５をＯＮ状態にするための走
査線電圧３４が印加されると共に、それ以外の時間は表
示用薄膜トランジスタ５をＯＦＦ状態にするための走査
線電圧３４が印加される。また、その表示用薄膜トラン
ジスタ５がＯＮ状態になる時間に同期して、表示する画
像に対応する所定の信号線電圧３５が信号線４に印加さ
れる。これにより表示用薄膜トランジスタ５が作動し、
信号線３から画素電極に電流が流れて画素電極が所定の
電圧となり、共通電極との電位差により所定の透過率を
得る。また、画素電極が所定の電圧となった後は表示用
薄膜トランジスタ５はＯＦＦ状態となり、次に走査線３
に表示用薄膜トランジスタ５をＯＮ状態にするための電
圧が印加されるまでの間、所定の電圧を保持する。
で表示用薄膜トランジスタ５をＯＮ状態にするための走
査線電圧３４が印加されると共に、それ以外の時間は表
示用薄膜トランジスタ５をＯＦＦ状態にするための走査
線電圧３４が印加される。また、その表示用薄膜トラン
ジスタ５がＯＮ状態になる時間に同期して、表示する画
像に対応する所定の信号線電圧３５が信号線４に印加さ
れる。これにより表示用薄膜トランジスタ５が作動し、
信号線３から画素電極に電流が流れて画素電極が所定の
電圧となり、共通電極との電位差により所定の透過率を
得る。また、画素電極が所定の電圧となった後は表示用
薄膜トランジスタ５はＯＦＦ状態となり、次に走査線３
に表示用薄膜トランジスタ５をＯＮ状態にするための電
圧が印加されるまでの間、所定の電圧を保持する。
【００４９】ところで、本実施の形態によれば、走査線
側基準電位線３１は走査線側基準電位線入力パッド３０
から、また、信号線側基準電位線３２は信号線側基準電
位線入力パッド３３から、任意の電圧を印加することが
できるが、ここで両基電位線にどのような値の電位を印
加するのが好ましいか考える。
側基準電位線３１は走査線側基準電位線入力パッド３０
から、また、信号線側基準電位線３２は信号線側基準電
位線入力パッド３３から、任意の電圧を印加することが
できるが、ここで両基電位線にどのような値の電位を印
加するのが好ましいか考える。
【００５０】一般的に、信号線電圧３５は目的とする画
像に応じた所定の電位を表示用薄膜トランジスタに供給
するために特定の振幅を持っているが、その振幅の中心
付近の電位が共通電極に印加される電位、すなわち、図
３中の共通電極電圧３６となる。また、同じく信号線電
圧３５の振幅の中心付近の電位を信号線側基準電位線３
２に印加するのが、信号線４との間に流れるリーク電流
が最も小さくなるため好ましいと考えられる。また、走
査線３、信号線４および共通電極に印加する電位とは別
の電位をわざわざ設定して、信号線側基準電位線３２に
印加するのは複雑になるため、それを避ける意味でも共
通電極電圧３６と同じ電位を印加するのが好ましい。さ
らに、信号線側基準電位線３２に印加する電位を共通電
極電圧３６と同じにすれば、信号線側基準電位線３２を
共通電極に電位を印加するための配線としても使用する
ことができる。
像に応じた所定の電位を表示用薄膜トランジスタに供給
するために特定の振幅を持っているが、その振幅の中心
付近の電位が共通電極に印加される電位、すなわち、図
３中の共通電極電圧３６となる。また、同じく信号線電
圧３５の振幅の中心付近の電位を信号線側基準電位線３
２に印加するのが、信号線４との間に流れるリーク電流
が最も小さくなるため好ましいと考えられる。また、走
査線３、信号線４および共通電極に印加する電位とは別
の電位をわざわざ設定して、信号線側基準電位線３２に
印加するのは複雑になるため、それを避ける意味でも共
通電極電圧３６と同じ電位を印加するのが好ましい。さ
らに、信号線側基準電位線３２に印加する電位を共通電
極電圧３６と同じにすれば、信号線側基準電位線３２を
共通電極に電位を印加するための配線としても使用する
ことができる。
【００５１】一方、走査線側基準電位線３１に印加する
電位としては、表示用薄膜トランジスタ５をＯＦＦ状態
にする電位（図３中、走査線電圧３４のオフ電圧）が、
液晶表示装置の消費電力を低減する上で最も好ましいと
考えられる。もちろん、走査線３、信号線４および共通
電極に印加する電位とは別の電位をわざわざ設定すると
いう複雑さを避ける意味でも好ましい。
電位としては、表示用薄膜トランジスタ５をＯＦＦ状態
にする電位（図３中、走査線電圧３４のオフ電圧）が、
液晶表示装置の消費電力を低減する上で最も好ましいと
考えられる。もちろん、走査線３、信号線４および共通
電極に印加する電位とは別の電位をわざわざ設定すると
いう複雑さを避ける意味でも好ましい。
【００５２】そこで、いま、表示用薄膜トランジスタ５
の動作をＯＮ状態にするときに走査線に印加する走査線
電圧３４を＋２０Ｖ、ＯＦＦ状態にするときに印加する
走査線電圧３４を−５Ｖとし、走査線側基準電位線３１
に印加する電圧を表示用薄膜トランジスタ５の動作をＯ
ＦＦ状態とするときに印加する電位と同じ−５Ｖ、２端
子動作薄膜トランジスタ２８、２９のＶthを２Ｖとす
る。また、このアクティブマトリクス表示装置がＳＶＧ
Ａパネル（信号線２４００本、走査線数６００本）とす
る。この場合、順次に各走査線３の一本ずつにのみ走査
線電圧３４が印加され、この走査線３に接続された表示
用薄膜トランジスタ５をＯＮ状態にしているとき、その
１本の走査線３には＋２０Ｖの電圧が印加され、残り５
９９本の走査線には−５Ｖの電圧が印加される。
の動作をＯＮ状態にするときに走査線に印加する走査線
電圧３４を＋２０Ｖ、ＯＦＦ状態にするときに印加する
走査線電圧３４を−５Ｖとし、走査線側基準電位線３１
に印加する電圧を表示用薄膜トランジスタ５の動作をＯ
ＦＦ状態とするときに印加する電位と同じ−５Ｖ、２端
子動作薄膜トランジスタ２８、２９のＶthを２Ｖとす
る。また、このアクティブマトリクス表示装置がＳＶＧ
Ａパネル（信号線２４００本、走査線数６００本）とす
る。この場合、順次に各走査線３の一本ずつにのみ走査
線電圧３４が印加され、この走査線３に接続された表示
用薄膜トランジスタ５をＯＮ状態にしているとき、その
１本の走査線３には＋２０Ｖの電圧が印加され、残り５
９９本の走査線には−５Ｖの電圧が印加される。
【００５３】このときに走査線３と走査線側基準電位線
３１との間に流れる電流を図２を参照して考える。ま
ず、ある一本の走査線３に−５Ｖの電圧が印加されてい
るときは、２つの２端子動作薄膜トランジスタ２８、２
９はともにＯＦＦ状態となって電流は流れない。次に、
ある一本の走査線３に＋２０Ｖの電圧が印加されている
とき、２端子動作薄膜トランジスタ２９はＯＦＦ状態と
なって電流が流れないが、２端子動作薄膜トランジスタ
２８はＯＮ状態となり走査線３から走査線側基準電位線
３１に電流が流れる。このとき流れる電流をＩONとする
と、数１よりＩON＝（２５−２）2 Ｋ＝５２９Ｋ（Ａ）
となる。したがって、先に示した従来例の３８３３６Ｋ
（Ａ）に比べ、走査線３と走査線側基準電位線３１との
間に流れる電流を１４％程度に低減することができる。
３１との間に流れる電流を図２を参照して考える。ま
ず、ある一本の走査線３に−５Ｖの電圧が印加されてい
るときは、２つの２端子動作薄膜トランジスタ２８、２
９はともにＯＦＦ状態となって電流は流れない。次に、
ある一本の走査線３に＋２０Ｖの電圧が印加されている
とき、２端子動作薄膜トランジスタ２９はＯＦＦ状態と
なって電流が流れないが、２端子動作薄膜トランジスタ
２８はＯＮ状態となり走査線３から走査線側基準電位線
３１に電流が流れる。このとき流れる電流をＩONとする
と、数１よりＩON＝（２５−２）2 Ｋ＝５２９Ｋ（Ａ）
となる。したがって、先に示した従来例の３８３３６Ｋ
（Ａ）に比べ、走査線３と走査線側基準電位線３１との
間に流れる電流を１４％程度に低減することができる。
【００５４】次に、図４を用いて、図３に示した駆動方
法とは異なる駆動方法を用いてアクティブマトリクス表
示装置を駆動したときに、走査線側基準電位線３１と走
査線３との間で２端子動作薄膜トランジスタ２８、２９
を介して流れる電流について説明する。図４は、図３と
は異なるアクティブマトリクス表示装置に画像を表示す
る一般的な駆動方法を用いた場合の、ある一つの表示用
薄膜トランジスタ５に接続された走査線３に印加される
走査線電圧３４、信号線４に印加される信号線電圧３４
および共通電極（図５参照）に印加される共通電極電圧
３６を示す図である。また、この駆動方法に用いる薄膜
トランジスタアレイの構成は図１に示したものと同じで
ある。
法とは異なる駆動方法を用いてアクティブマトリクス表
示装置を駆動したときに、走査線側基準電位線３１と走
査線３との間で２端子動作薄膜トランジスタ２８、２９
を介して流れる電流について説明する。図４は、図３と
は異なるアクティブマトリクス表示装置に画像を表示す
る一般的な駆動方法を用いた場合の、ある一つの表示用
薄膜トランジスタ５に接続された走査線３に印加される
走査線電圧３４、信号線４に印加される信号線電圧３４
および共通電極（図５参照）に印加される共通電極電圧
３６を示す図である。また、この駆動方法に用いる薄膜
トランジスタアレイの構成は図１に示したものと同じで
ある。
【００５５】図４に示すように、走査線３には一定周期
で表示用薄膜トランジスタ５をＯＮ状態にするための走
査線電圧３４が印加されると共に、それ以外の時間は表
示用薄膜トランジスタ５をＯＦＦ状態にするための走査
線電圧３４が印加される。また、ＯＦＦ状態の電圧とし
て２つの電圧が設定されており、ＯＮ状態終了直後にＯ
Ｎ状態の電圧が印加される時間と同程度の時間印加され
る第一のオフ電圧と、さらにその後、次のＯＮ状態の電
圧が印加されるまでの時間印加され、かつＯＮ状態終了
直後の電圧より数Ｖ高めに設定された第二のオフ電圧の
２つの電圧が設定されている。さらに、その表示用薄膜
トランジスタ５がＯＮ状態になる時間に同期して、表示
する画像に対応する所定の信号線電圧３５が信号線４に
印加される。これにより表示用薄膜トランジスタ５が作
動し、信号線３から画素電極に電流が流れて画素電極が
所定の電圧となり、共通電極との電位差により所定の透
過率を得る。また、画素電極が所定の電圧となった後は
表示用薄膜トランジスタ５はＯＦＦ状態となり、次に走
査線３に表示用薄膜トランジスタ５をＯＮ状態にするた
めの電圧が印加されるまでの間、所定の電圧を保持す
る。
で表示用薄膜トランジスタ５をＯＮ状態にするための走
査線電圧３４が印加されると共に、それ以外の時間は表
示用薄膜トランジスタ５をＯＦＦ状態にするための走査
線電圧３４が印加される。また、ＯＦＦ状態の電圧とし
て２つの電圧が設定されており、ＯＮ状態終了直後にＯ
Ｎ状態の電圧が印加される時間と同程度の時間印加され
る第一のオフ電圧と、さらにその後、次のＯＮ状態の電
圧が印加されるまでの時間印加され、かつＯＮ状態終了
直後の電圧より数Ｖ高めに設定された第二のオフ電圧の
２つの電圧が設定されている。さらに、その表示用薄膜
トランジスタ５がＯＮ状態になる時間に同期して、表示
する画像に対応する所定の信号線電圧３５が信号線４に
印加される。これにより表示用薄膜トランジスタ５が作
動し、信号線３から画素電極に電流が流れて画素電極が
所定の電圧となり、共通電極との電位差により所定の透
過率を得る。また、画素電極が所定の電圧となった後は
表示用薄膜トランジスタ５はＯＦＦ状態となり、次に走
査線３に表示用薄膜トランジスタ５をＯＮ状態にするた
めの電圧が印加されるまでの間、所定の電圧を保持す
る。
【００５６】いま、表示用薄膜トランジスタ５の動作を
ＯＮ状態にするときに走査線に印加する走査線電圧３４
を＋２０Ｖ、第一のオフ電圧を−１０Ｖ、第二のオフ電
圧を−５Ｖ、走査線側基準電位線３１に印加する電圧を
−５Ｖ、２端子動作薄膜トランジスタ２８、２９のＶth
を２Ｖとする。また、このアクティブマトリクス表示装
置がＳＶＧＡパネル（信号線２４００本、走査線数６０
０本）とする。この場合、数１より、５２９（Ａ）Ｋの
電流が走査線３と走査線側基準電位線３１との間に流れ
る。したがって、先に示した従来例の３８３６６Ｋ
（Ａ）に比べ、走査線３と走査線側基準電位線３１との
間に流れる電流を１４％程度に低減できる。
ＯＮ状態にするときに走査線に印加する走査線電圧３４
を＋２０Ｖ、第一のオフ電圧を−１０Ｖ、第二のオフ電
圧を−５Ｖ、走査線側基準電位線３１に印加する電圧を
−５Ｖ、２端子動作薄膜トランジスタ２８、２９のＶth
を２Ｖとする。また、このアクティブマトリクス表示装
置がＳＶＧＡパネル（信号線２４００本、走査線数６０
０本）とする。この場合、数１より、５２９（Ａ）Ｋの
電流が走査線３と走査線側基準電位線３１との間に流れ
る。したがって、先に示した従来例の３８３６６Ｋ
（Ａ）に比べ、走査線３と走査線側基準電位線３１との
間に流れる電流を１４％程度に低減できる。
【００５７】以上説明したように、本実施の形態による
アクティブマトリクス表示装置では、静電気等により非
常に大きな電圧が走査線３や信号線４に印加された場合
でも、２端子動作薄膜トランジスタを介してその電圧を
打ち消す方向に電流が流れて電荷を逃がすことができる
ため、走査線３と走査線側基準電位線３１や信号線４と
の交差部での絶縁破壊や配線の断線、ショート、さらに
トランジスタのしきい値シフト等の不良を低減すること
ができるとともに、走査線側基準電位線３１に任意の電
位を印加することができるために、通常の駆動状態で走
査線３と走査線側基準電位線３１間で流れる電流が小さ
くすることができ、消費電力を低減したアクティブマト
リクス表示装置を提供できる。
アクティブマトリクス表示装置では、静電気等により非
常に大きな電圧が走査線３や信号線４に印加された場合
でも、２端子動作薄膜トランジスタを介してその電圧を
打ち消す方向に電流が流れて電荷を逃がすことができる
ため、走査線３と走査線側基準電位線３１や信号線４と
の交差部での絶縁破壊や配線の断線、ショート、さらに
トランジスタのしきい値シフト等の不良を低減すること
ができるとともに、走査線側基準電位線３１に任意の電
位を印加することができるために、通常の駆動状態で走
査線３と走査線側基準電位線３１間で流れる電流が小さ
くすることができ、消費電力を低減したアクティブマト
リクス表示装置を提供できる。
【００５８】なお、本願発明の特徴は、液晶表示装置用
薄膜トランジスタアレイの画像領域の外周に、走査線と
直交する走査線側基準電位線と、信号線と直交する信号
線側基準電位線とを設け、各走査線と走査線側基準電位
線との間、及び各信号線と信号線側基準電位線との間
に、走査線あるいは信号線にサージとして正負どちらの
極性の電荷が印加された場合でも、その電荷をそれぞれ
の基準電位線に逃す素子を用いて構成された保護回路を
設けたことにある。従って、上記した実施の形態におい
ては、サージ保護回路に２つの２端子動作薄膜トランジ
スタを用いているが、それに限定されることはない。ま
た、２端子動作薄膜トランジスタを用いた場合でも、実
施の形態に示されている構造のトランジスタに限定され
ることはない。
薄膜トランジスタアレイの画像領域の外周に、走査線と
直交する走査線側基準電位線と、信号線と直交する信号
線側基準電位線とを設け、各走査線と走査線側基準電位
線との間、及び各信号線と信号線側基準電位線との間
に、走査線あるいは信号線にサージとして正負どちらの
極性の電荷が印加された場合でも、その電荷をそれぞれ
の基準電位線に逃す素子を用いて構成された保護回路を
設けたことにある。従って、上記した実施の形態におい
ては、サージ保護回路に２つの２端子動作薄膜トランジ
スタを用いているが、それに限定されることはない。ま
た、２端子動作薄膜トランジスタを用いた場合でも、実
施の形態に示されている構造のトランジスタに限定され
ることはない。
【００５９】また、本願発明の他の特徴は、走査線側基
準電位線と信号線側基準電位線とに任意の基準電位を印
加できることであり、これにより、薄膜トランジスタア
レイに設けられたサージ保護回路をＯＮ、ＯＦＦする電
位等を選択できることになる。このため、印加する好適
な基準電位を選択することにより、液晶表示装置の通常
駆動時において、サージ保護回路を設けたための消費電
力の増加を低減することができる。したがって、選択す
る基準電位は、液晶表示装置の走査線電圧、信号線電
圧、共通電極電圧や保護回路に用いる素子等に基づいて
決定されるので、本実施の形態に記載された値に限定さ
れるものではない。
準電位線と信号線側基準電位線とに任意の基準電位を印
加できることであり、これにより、薄膜トランジスタア
レイに設けられたサージ保護回路をＯＮ、ＯＦＦする電
位等を選択できることになる。このため、印加する好適
な基準電位を選択することにより、液晶表示装置の通常
駆動時において、サージ保護回路を設けたための消費電
力の増加を低減することができる。したがって、選択す
る基準電位は、液晶表示装置の走査線電圧、信号線電
圧、共通電極電圧や保護回路に用いる素子等に基づいて
決定されるので、本実施の形態に記載された値に限定さ
れるものではない。
【００６０】
【発明の効果】以上説明したように、本願発明によるア
クティブマトリクス液晶表示装置は、液晶表示装置用薄
膜トランジスタアレイにサージ保護回路を付加し、静電
気等による不良を低減することができると共に、液晶表
示装置の通常駆動時にサージ保護回路に流れる電流を低
減させて液晶表示装置の消費電力の増加を抑制できるの
で、液晶表示装置を組み立てた後もサージ保護回路を切
り離す必要がなく、液晶表示装置の製造工程を増加させ
ることがない。
クティブマトリクス液晶表示装置は、液晶表示装置用薄
膜トランジスタアレイにサージ保護回路を付加し、静電
気等による不良を低減することができると共に、液晶表
示装置の通常駆動時にサージ保護回路に流れる電流を低
減させて液晶表示装置の消費電力の増加を抑制できるの
で、液晶表示装置を組み立てた後もサージ保護回路を切
り離す必要がなく、液晶表示装置の製造工程を増加させ
ることがない。
【図１】本願発明の実施の形態によるアクティブマトリ
クス表示装置用薄膜トランジスタアレイの回路構成の概
略を示す図である。
クス表示装置用薄膜トランジスタアレイの回路構成の概
略を示す図である。
【図２】図１で示した薄膜トランジスタアレイの一本の
走査線に付加された２端子動作薄膜トランジスタの部分
を示す図である。
走査線に付加された２端子動作薄膜トランジスタの部分
を示す図である。
【図３】アクティブマトリクス表示装置の一般的な駆動
方法を用いたときの、走査電圧、信号線電圧および共通
電極電圧を示す図である。
方法を用いたときの、走査電圧、信号線電圧および共通
電極電圧を示す図である。
【図４】アクティブマトリクス表示装置の他の一般的な
駆動方法を用いたときの、走査電圧、信号線電圧および
共通電極電圧を示す図である。
駆動方法を用いたときの、走査電圧、信号線電圧および
共通電極電圧を示す図である。
【図５】従来のアクティブマトリクス表示装置の断面図
である。
である。
【図６】図５で示したアクティブマトリクス表示装置用
薄膜トランジスタアレイの回路構成の概略を示す図であ
る。
薄膜トランジスタアレイの回路構成の概略を示す図であ
る。
【図７】従来のアクティブマトリクス表示装置用薄膜ト
ランジスタアレイに用いられる薄膜トランジスタの製造
工程を工程順に示す断面図である。
ランジスタアレイに用いられる薄膜トランジスタの製造
工程を工程順に示す断面図である。
【図８】従来のアクティブマトリクス表示装置用薄膜ト
ランジスタアレイの回路構成の概略を示す図である。
ランジスタアレイの回路構成の概略を示す図である。
【図９】特開昭６３−２２０２９８号に開示された薄膜
トランジスタアレイの回路構成の概略を示す図である。
トランジスタアレイの回路構成の概略を示す図である。
【図１０】図９で示した薄膜トランジスタアレイの一本
の走査線に付加された２端子動作薄膜トランジスタの部
分を示す図である。
の走査線に付加された２端子動作薄膜トランジスタの部
分を示す図である。
【図１１】図９で示す２端子動作薄膜トランジスタを付
加したときの走査線および基準電位線の電圧ー電流特性
を示す図である。
加したときの走査線および基準電位線の電圧ー電流特性
を示す図である。
１ 第１の絶縁性基板 ２ 第２の絶縁性基板 ３ 走査線 ４ 信号線 ５ 表示用薄膜トランジスタ ６ 画素電極 ２１ 走査線側入力パッド ２２ 信号線側入力パッド ２６、２７、２８、２９ ２端子動作薄膜トランジスタ ３０ 走査線側基準電位線入力パッド ３１ 走査線側基準電位線 ３２ 信号線側基準電位線 ３３ 信号線側基準電位線入力パッド ３４ 走査電圧 ３５ 信号線電圧 ３６ 共通電極電圧 ３７ コンデンサ
Claims (6)
- 【請求項１】 透明絶縁基板上にマトリクス上に配置さ
れた走査線および信号線と、該走査線と該信号線とで囲
まれた領域に配置された画素電極と、該走査線と該信号
線との交点に近接して配置された表示用薄膜トランジス
タとを有し、該表示用薄膜トランジスタのドレイン電極
が該信号線に、該表示用薄膜トランジスタのソース電極
が該画素電極に、該表示用薄膜トランジスタのゲート電
極が該走査線にそれぞれ接続された薄膜トランジスタア
レイを有するアクティブマトリクス液晶表示装置におい
て、 該薄膜トランジスタアレイの画像領域の外周に、該走査
線に直交して配置された走査線側基準電位線と、該走査
線と該走査線側基準電位線とを接続するサージ保護回路
と、該信号線に直交して配置された信号線側基準電位線
と、該信号線と該信号線側基準電位線とを接続するサー
ジ保護回路とを設け、該走査線あるいは該信号線にサー
ジ電圧が印加されたときに電荷を該走査線側基準電位線
あるいは該信号線側基準電位線に逃がすようにした、ア
クティブマトリクス液晶表示装置。 - 【請求項２】 前記走査線側基準電位線と、前記信号線
側基準電位線とに、それぞれ任意の基準電位を印加でき
るようにした、請求項１に記載のアクティブマトリクス
液晶表示装置。 - 【請求項３】 前記サージ保護回路が、２つの２端子動
作薄膜トランジスタで構成され、前記走査線に接続され
た２端子動作薄膜トランジスタの一方のゲート電極は該
走査線に接続され、他方の２端子動作薄膜トランジスタ
のゲート電極は前記走査線側基準電位線に接続され、か
つ、前記信号線に接続された２端子動作薄膜トランジス
タの一方のゲート電極は該信号線に接続され、他方の２
端子動作薄膜トランジスタのゲート電極は前記信号線側
基準電位線に接続された、請求項２に記載のアクティブ
マトリクス液晶表示装置。 - 【請求項４】 前記走査線側基準電位線に前記表示用薄
膜トランジスタのＯＦＦ時のゲート設定電圧を印加する
ようにした、請求項３に記載のアクティブマトリクス液
晶表示装置。 - 【請求項５】 前記信号線側基準電位線に、前記アクテ
ィブマトリクス液晶表示装置の共通電極に印加する電圧
と同位の電圧を印加するようにした、請求項３に記載の
アクティブマトリクス液晶表示装置。 - 【請求項６】 前記信号線側基準電位線は前記走査線の
形成と同時に、前記走査線側基準電位線は前記信号線の
形成と同時に、前記２端子動作薄膜トランジスタは前記
表示用薄膜トランジスタの形成と同時に、それぞれ形成
することを特徴とする、請求項３に記載のアクティブマ
トリクス液晶表示装置の薄膜トランジスタアレイの製造
方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09286892A JP3111944B2 (ja) | 1997-10-20 | 1997-10-20 | アクティブマトリクス液晶表示装置 |
| TW087117177A TW557398B (en) | 1997-10-20 | 1998-10-17 | Active matrix liquid crystal display and method of driving a thin film transistor array in an active matrix liquid crystal display |
| US09/175,727 US6304305B1 (en) | 1997-10-20 | 1998-10-20 | Active matrix liquid crystal display |
| KR1019980043903A KR100316493B1 (ko) | 1997-10-20 | 1998-10-20 | 액티브매트릭스액정표시장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09286892A JP3111944B2 (ja) | 1997-10-20 | 1997-10-20 | アクティブマトリクス液晶表示装置 |
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| Publication Number | Publication Date |
|---|---|
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| JP3111944B2 JP3111944B2 (ja) | 2000-11-27 |
Family
ID=17710356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09286892A Expired - Lifetime JP3111944B2 (ja) | 1997-10-20 | 1997-10-20 | アクティブマトリクス液晶表示装置 |
Country Status (4)
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| TW (1) | TW557398B (ja) |
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| WO2003087924A1 (fr) * | 2002-04-12 | 2003-10-23 | Citizen Watch Co., Ltd. | Panneau d'affichage a cristaux liquides |
| US6812528B2 (en) | 2000-06-07 | 2004-11-02 | Nec Corporation | Surge protection circuit for semiconductor devices |
| US6839097B2 (en) | 2000-04-12 | 2005-01-04 | Lg.Philips Lcd Co., Ltd. | Liquid crystal display with electrostatic protection circuits |
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| WO2010143557A1 (ja) | 2009-06-09 | 2010-12-16 | シャープ株式会社 | 半導体装置 |
| JP2018189967A (ja) * | 2008-09-12 | 2018-11-29 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2020060782A (ja) * | 2008-10-03 | 2020-04-16 | 株式会社半導体エネルギー研究所 | 表示装置 |
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| JP5125356B2 (ja) | 2007-09-27 | 2013-01-23 | ソニー株式会社 | 電子デバイスおよび電子デバイスの製造方法ならびに電子機器 |
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-
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-
1998
- 1998-10-17 TW TW087117177A patent/TW557398B/zh not_active IP Right Cessation
- 1998-10-20 KR KR1019980043903A patent/KR100316493B1/ko not_active IP Right Cessation
- 1998-10-20 US US09/175,727 patent/US6304305B1/en not_active Expired - Lifetime
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