WO2010143557A1 - 半導体装置 - Google Patents

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WO2010143557A1
WO2010143557A1 PCT/JP2010/059246 JP2010059246W WO2010143557A1 WO 2010143557 A1 WO2010143557 A1 WO 2010143557A1 JP 2010059246 W JP2010059246 W JP 2010059246W WO 2010143557 A1 WO2010143557 A1 WO 2010143557A1
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wiring
protection
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弘幸 森脇
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シャープ株式会社
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    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Definitions

  • the present invention relates to a semiconductor device including a circuit including an ESD (electrostatic discharge) protection circuit.
  • ESD electrostatic discharge
  • FIG. 35 is a diagram illustrating an example of an ESD protection circuit provided in an IC internal circuit having a CMOS (Complementary Metal Oxide Semiconductor).
  • the illustrated ESD protection circuit includes a protection resistor R formed between the input terminal and the CMOS, and two protection diodes D1 and D2 having different polarities. Both the protective diodes D1 and D2 are connected to a CMOS input signal line.
  • the potential at the input terminal increases (+) or decreases (-).
  • the protective diode D1 is turned on, and positive charge is released to the VCC line.
  • the protective diode D2 is turned on, and the negative charge is released to the VSS line. The flowing current is limited by the protective resistance R.
  • a circuit including a thin film transistor (TFT: Thin Film Transistor) provided as a switching element in each pixel is formed on the active matrix substrate of the display device using a semiconductor film such as silicon or a metal oxide semiconductor.
  • a protection circuit is provided to prevent these TFTs and wirings from being damaged by static electricity (for example, Patent Document 1).
  • FIG. 36 is a diagram showing a conventional active matrix substrate having a protection circuit. This configuration is disclosed in Patent Document 1.
  • the active matrix substrate includes a plurality of scanning lines 203 formed on an insulating substrate, a plurality of signal lines 204, and a plurality of thin film transistors 205 formed at intersections thereof. It has an array 240.
  • the source electrode of each thin film transistor 205 is connected to the signal line 204, the gate electrode is connected to the scanning line 203, and the drain electrode is connected to a pixel electrode (not shown).
  • each scanning line 203 is connected to the reference potential line 231 through the protection circuit 250.
  • the protection circuit 250 includes two thin film diodes 228 and 229 having different polarities.
  • each signal line 204 is connected to the reference potential line 232 via the protection circuit 251. According to such a configuration, even when a positive or negative charge is applied to the scanning line 203 or the signal line 204, the charge can be released to the reference potential lines 231 and 232 by the protection circuits 250 and 251.
  • the thin film diodes 226 to 229 used in the protection circuits 250 and 251 shown in FIG. 36 have a structure in which a source and a gate of a thin film transistor (for example, a thin film transistor 205 for a pixel) are short-circuited.
  • a diode having a structure in which a gate and a source or drain of a thin film transistor are short-circuited is referred to as a “three-terminal diode”.
  • the peripheral circuit is formed in a region (referred to as a “frame region”) other than a region including a plurality of pixels (referred to as a “display region”) on the active matrix substrate.
  • a protection circuit for an element such as a thin film transistor included in the peripheral circuit for example, Patent Document 2.
  • FIG. 37 is a diagram showing an insulated gate transistor circuit for inputting a clock signal to the drive circuit formed in the frame region of the active matrix substrate.
  • the circuit configuration shown in FIG. 37 is disclosed in Patent Document 2.
  • the circuit shown in FIG. 37 includes an insulated gate transistor circuit 1001 disposed between an electrode pad (OLB pad) 1011 to which a clock signal is input and a driver circuit portion, and protection circuits 1013 and 1016. .
  • the protection circuit 1013 is provided at the input portion of the circuit 1001 and includes diodes 1014 and 1015 having different polarities.
  • the protection circuit 1016 is provided at the output portion of the circuit 1001 and includes diodes 1017 and 1018 having different polarities.
  • the diodes 1014 and 1017 are connected to the VDD line, and the diodes 1015 and 1018 are grounded.
  • the conventional ESD protection circuit is provided mainly to protect the three-terminal type thin film transistor.
  • at least two diodes having different polarities a forward bias and a forward bias
  • Reverse bias it is formed at the input end, the output end, or both of the circuit including the thin film transistor to be protected. For this reason, static electricity can be prevented from entering from the input side or the output side of the circuit including a three-terminal thin film transistor formed over the insulating substrate.
  • an external connection pad (input side of the driver circuit) connected to the drive circuit, or a drive circuit (monolithic driver) formed in the frame region, or Static electricity can be prevented from flowing from the scanning wiring and signal wiring (output side of the driver circuit).
  • a conventional protection circuit as shown in FIGS. 35 to 37 includes at least two diodes. For this reason, there is a problem that the circuit scale is increased by providing the protection circuit.
  • the conventional protection circuit is applied to, for example, a monolithic driver, the frame area of the display device is enlarged, and as a result, the display area may be reduced.
  • the conventional protection circuit is arranged to protect the three-terminal type thin film transistor.
  • a three-terminal diode is more easily destroyed by static electricity than a three-terminal transistor. The reason for this will be described in detail later. Therefore, according to the conventional configuration, in a circuit including a three-terminal diode as an in-circuit element, there is a possibility that deterioration of element characteristics due to static electricity or malfunction of the circuit cannot be sufficiently prevented.
  • the present invention has been made in view of the above-described problems, and an object of the present invention is to provide a circuit formed on an insulating substrate for an element included in the circuit without significantly increasing the circuit scale. It is to efficiently suppress electrostatic breakdown.
  • the semiconductor device of the present invention is a semiconductor device formed on a substrate and including a circuit including a thin film diode and a protection circuit including a protective diode, the thin film diode formed on the substrate, At least one semiconductor layer having one region, a second region, a channel region located between the first region and the second region, a gate electrode disposed so as to overlap the channel region, A gate insulating layer formed between a gate electrode and the semiconductor layer; a first electrode provided on the first region and electrically connected to the first region and the gate electrode; And a second electrode electrically connected to the second region, and (a) the conductivity type of the thin film diode is N-type, and the electrode on the anode side of the protective diode is Above Connected to the gate electrode of the membrane diode or the wiring connected to the first electrode, or (b) the conductivity type of the thin film diode is P-type, and the electrode on the cathode side of the protective diode is The thin film diode is connected to the
  • the protective diode is formed on the substrate and includes at least one of a first region, a second region, and a channel region located between the first region and the second region.
  • Two semiconductor layers a gate electrode disposed so as to overlap the channel region, a gate insulating layer formed between the gate electrode and the semiconductor layer, and the first region.
  • a first electrode electrically connected to the region and the gate electrode; and a second electrode provided on the second region and electrically connected to the second region.
  • the semiconductor layer of the thin film diode and the semiconductor layer of the protective diode may be formed from the same semiconductor film.
  • the thin film transistor further includes a plurality of thin film transistors, wherein the plurality of thin film transistors have the same conductivity type as that of the thin film diode, and the semiconductor layers of the plurality of thin film transistors are formed of the same semiconductor film as the semiconductor layer of the thin film diode. May be.
  • no protective circuit is provided on the wiring connected to the gate electrode of the thin film transistor.
  • the circuit includes an input unit that inputs a signal from the outside to the circuit or an output unit that outputs a signal from the circuit to the outside, and is provided between the thin film diode and the protective diode.
  • the wiring length is smaller than the wiring length between the input unit or the output unit and the protective diode.
  • the wiring length between the thin film diode and the protective diode is preferably 1 mm or less.
  • the conductivity type of the thin-film diode is N-type
  • the electrode on the anode side of the protective diode is connected to the gate electrode or the first electrode of the thin-film diode.
  • the conductivity type of the thin-film diode is N-type
  • the electrode on the anode side of the protective diode is connected to the gate electrode or the first electrode of the thin-film diode.
  • the electrode on the cathode side of the protection diode is connected to the wiring of the VDD power source.
  • the conductivity type of the thin film diode is P type
  • an electrode on the cathode side of the protective diode is connected to the gate electrode or the first electrode of the thin film diode.
  • the conductivity type of the thin film diode is P type
  • an electrode on the cathode side of the protective diode is connected to the gate electrode or the first electrode of the thin film diode.
  • the electrode on the anode side of the protective diode is connected to the wiring of the VSS power source.
  • the circuit may include a shift register.
  • electrostatic breakdown of a three-terminal diode included in the circuit can be suppressed without significantly increasing the circuit scale.
  • the malfunction of the circuit resulting from it can be prevented efficiently.
  • the present invention is particularly effective when applied to an active matrix substrate having a drive circuit.
  • FIG. 4B is a diagram for explaining an example of the relationship between the signal waveforms of the wiring 3 and the wiring 9 in these circuits.
  • FIG. 4B is a diagram for explaining an example of the relationship between the signal waveforms of the wiring 3 and the wiring 8 in these circuits.
  • FIG. 3 is a diagram illustrating a part of the circuit according to the first embodiment.
  • FIG. 6 is a diagram illustrating a part of the circuit according to the second embodiment.
  • FIG. 6 is a diagram illustrating a part of a circuit according to a third embodiment.
  • FIG. 10 is a diagram illustrating a part of the circuit according to the fourth embodiment.
  • FIG. 10 is a diagram illustrating a part of the circuit of Example 5.
  • FIG. 10 is a diagram illustrating a part of the circuit of the sixth embodiment when the gate electrode of the in-circuit diode is connected to a plurality of wirings;
  • FIG. 10 is a diagram illustrating a part of the circuit of the seventh embodiment when the gate electrode of the in-circuit diode is connected to a plurality of wirings;
  • FIG. 10 is a diagram illustrating a part of the circuit in Example 8 when the gate electrode of the diode in the circuit is connected to a plurality of wirings; It is a circuit of Example 9, and is a diagram illustrating a part of the circuit when the gate electrode of the diode in the circuit is connected to a plurality of wirings.
  • Example 10 It is a circuit of Example 10, Comprising: It is a figure which illustrates a part of circuit when the gate electrode of the diode in a circuit is connected to several wiring. It is a circuit of Example 11, Comprising: It is a figure which illustrates a part of circuit when the gate electrode of the diode in a circuit is connected to several wiring. It is a circuit of Example 12, Comprising: It is a figure which illustrates a part of circuit when the gate electrode of the diode in a circuit is connected to several wiring. It is a circuit of Example 13, Comprising: It is a figure which illustrates a part of circuit when the 1st electrode (source electrode) of the diode in a circuit is connected to several wiring.
  • FIG. 10 It is a figure which illustrates a part of circuit when the gate electrode of the diode in a circuit is connected to several wiring.
  • Example 11 Comprising: It is a figure which illustrates a part of circuit when the gate electrode of the diode in a
  • FIG. 28 is a diagram illustrating a part of the circuit in Example 14 when the first electrode (source electrode) of the in-circuit diode is connected to a plurality of wirings;
  • FIG. 25 is a diagram illustrating a part of the circuit in Example 15 when the conductivity type of the in-circuit diode is P type. It is a typical sectional view showing an in-circuit diode in a 1st embodiment by the present invention.
  • (A) is a schematic plan view of the active matrix substrate of a liquid crystal display panel
  • (b) is a top view which shows the typical structure of one pixel.
  • It is a block diagram of the shift register of 2nd Embodiment by this invention. It is a block diagram of the other shift register of 2nd Embodiment by this invention.
  • (A) And (b) is a figure which shows the voltage-current characteristic of the diode MM and the transistor MN in the shift register of a comparative example. It is a block diagram of the further another shift register of the 2nd Embodiment by this invention. It is a block diagram of the circuit of 3rd Embodiment by this invention. It is a block diagram of the other circuit of the 3rd Embodiment by this invention. It is a block diagram of the further another circuit of 3rd Embodiment by this invention. It is a block diagram of the further another circuit of 3rd Embodiment by this invention.
  • the three-terminal thin film diode as described above is used as the thin film diode in order to form the thin film transistor and the thin film diode by a common process. May form.
  • a three-terminal thin film diode in a circuit is more susceptible to static electricity than a three-terminal thin film transistor. The reason will be described below.
  • a diode that is a main component of a circuit and is necessary for the circuit to perform a predetermined function is called an “in-circuit diode”, and a diode included in the protection circuit is called a “protection diode”. Distinguish between the two.
  • FIG. 1 and FIG. 2 are diagrams for explaining the influence of static electricity on the in-circuit diode and the in-circuit transistor, respectively.
  • an N channel type diode and a transistor will be described as an example.
  • the in-circuit diode 1 shown in FIG. 1 has three terminals: a gate electrode G, a source electrode S, and a drain electrode D.
  • the gate electrode G is connected to the wiring 3, and the drain electrode D is connected to another wiring (for example, VDD wiring) 5.
  • the source electrode S is short-circuited to the gate electrode G.
  • a positive voltage is simultaneously applied to the source electrode S connected to the gate electrode G.
  • the diode 1 since the potential of the source electrode S becomes higher than the potential of the drain electrode D, the diode 1 is turned on, and a large current flows between the source electrode S and the drain electrode D. As a result, the channel layer in the diode 1 may be deteriorated.
  • the source electrode S is not short-circuited to the gate electrode G and is connected to the wiring 7 different from the wirings 3 and 5.
  • the electrodes G, D, and S are respectively connected to separate wirings, even if positive static electricity is input to the gate electrode G, the potential of the source electrode S and the potential of the drain electrode D are approximately Since they are kept equal, there is a high possibility that the transistor 10 is not turned on. Therefore, the in-circuit transistor 10 is not easily affected by static electricity, and the possibility that the channel layer of the in-circuit transistor 10 is deteriorated by static electricity is low.
  • the present inventor provides a protection circuit to a three-terminal diode that is particularly susceptible to static electricity among the in-circuit elements, thereby deteriorating the characteristics of the in-circuit elements due to static electricity and malfunctioning of the circuit. Has been found to be able to be effectively prevented, leading to the present invention.
  • FIG. 3A and FIG. 4A are diagrams for explaining the circuit configuration in the embodiment according to the present invention.
  • FIG. 3A shows a case where the conductivity type of the in-circuit diode to be protected is N type (N channel type)
  • FIG. 4A shows a case where the conductivity type of the in-circuit diode to be protected is P type.
  • a (P-channel type) circuit is illustrated.
  • the circuit shown in FIG. 3A includes an N-channel type in-circuit diode 1 and a protection circuit including a protection diode 20 for protecting the in-circuit diode 1.
  • the in-circuit diode 1 is a three-terminal diode having a gate electrode G1, a first electrode (source electrode) S1, and a second electrode (drain electrode) D1, and the first electrode S1 and the gate electrode G1 are short-circuited. Yes.
  • the electrode that is short-circuited to the gate electrode is referred to as a “first electrode”, and the other electrode is referred to as a “second electrode”. Therefore, when current flows from the source to the drain, the source electrode is the first electrode in the N-channel type diode, and the drain electrode is the first electrode in the P-channel type diode.
  • the electrode on the anode side of the protective diode 20 is connected to the wiring 3 electrically connected to the gate electrode G1 of the diode 1 in the circuit, and the electrode on the cathode side is connected to the wiring (here, VDD wiring) 9. .
  • the wiring 9 is not limited to the VDD wiring, and may be a wiring having a higher potential than the VDD wiring. Further, the wiring 9 is preferably not connected to the transistor, and may be a floating line.
  • the signal of the wiring 9 may be a clock signal or the like having a High waveform in synchronization with the High waveform of the wiring 3. That is, the signal potential of the wiring 9 may be higher than the signal potential of the wiring 3. As a result, no current flows from the wiring 3 to the wiring 9, and no waveform rounding or increase in current consumption occurs.
  • the protective diode 20 is a three-terminal diode having a gate electrode, a first electrode, and a second electrode.
  • the conductivity type of the protective diode 20 is the same N type as the in-circuit diode 1.
  • the gate electrode and the first electrode of the protective diode 20 are connected to the wiring 3, and the second electrode is connected to the VDD wiring 9.
  • the wiring 3 is not provided with other protective diodes arranged so that the direction of current flow is opposite to that of the protective diode 20. Therefore, when negative static electricity is input to the wiring 3, the negative static electricity enters the in-circuit diode 1, and the potential of the first electrode S1 of the in-circuit diode 1 becomes lower than the potential of the second electrode D1. However, even if the potential of the first electrode S1 becomes lower than the potential of the second electrode D1, no current flows between these electrodes, so there is a very high possibility that the diode 1 in the circuit will deteriorate due to negative static electricity. Very low. Therefore, the in-circuit diode 1 can be appropriately protected from deterioration due to ESD without providing the protection diode 20 and other protection diodes having different current flow directions.
  • the protective diode 20 is an N-channel type, but a P-channel type protective diode 22 may be used instead, as shown in FIG. 3 (c).
  • the circuit shown in FIG. 4A includes a P-channel type in-circuit diode 2 and a protection circuit including a protection diode 22 for protecting the in-circuit diode 2.
  • the in-circuit diode 2 is a three-terminal diode having a gate electrode G2, a first electrode (drain electrode) D2, and a second electrode (source electrode) S2, and the first electrode D2 and the gate electrode G2 are short-circuited. Yes.
  • the cathode side electrode of the protection diode 22 is connected to the wiring 3 electrically connected to the gate electrode G2 of the in-circuit diode 2, and the anode side electrode is connected to the wiring (here, VSS wiring) 8. .
  • the wiring 8 is not limited to the VSS wiring, and may be a wiring having a potential lower than that of the VSS wiring. Further, the wiring 8 is preferably not connected to the transistor, and may be a floating line.
  • the signal of the wiring 8 may be a clock signal having a Low waveform in synchronization with the Low waveform of the wiring 3. That is, the signal potential of the wiring 8 may be equal to or lower than the signal potential of the wiring 3. As a result, no current flows from the wiring 3 to the wiring 8, and no waveform rounding or increase in current consumption occurs.
  • the wiring 3 is not provided with other protective diodes arranged so that the direction of current flow is opposite to that of the protective diode 22.
  • the in-circuit diode 2 can be appropriately protected from degradation due to ESD.
  • the protection diode 20 is a P-channel type, but an N-channel type protection diode 20 may be used instead, as shown in FIG. 4C.
  • the protection diodes 20 and 22 have positive charges on the gate electrode G1 and the first electrode S1 of the in-circuit diode 1. What is necessary is just to arrange
  • the in-circuit diode 2 to be protected is P-type (FIG.
  • the protection diodes 20 and 22 have negative charges on the gate electrode G2 and the first electrode D2 of the in-circuit diode 2.
  • position so that it may have a bias direction which suppresses being charged. That is, when a negative charge is charged on the wiring 3 connected to the gate electrode G2 or the first electrode D2 of the in-circuit diode 2, the wiring 3 is positively connected to the other wiring 8 via the protective diode 22.
  • position so that an electric charge may be released.
  • an ESD countermeasure can be efficiently performed without increasing the circuit scale more than necessary. It can be performed.
  • the protection circuit in the present embodiment does not include the protection diodes 20 and 22 and other protection diodes arranged so that the direction of current flow is reversed.
  • the number of protective diodes can be reduced by half as compared with the conventional protection circuits (FIGS. 35 to 37), so that the diodes 1 and 2 in the circuit can be appropriately protected from ESD and more effective. Therefore, the circuit scale can be reduced.
  • the protective diodes 20 and 22 are protected before the diodes 1 and 2 in the circuit are turned on when a voltage higher than a specified voltage is applied to the diodes 1 and 2 in the circuit.
  • its formation position is not particularly limited.
  • the gate electrodes G1 and G2 and the first electrodes S1 and D2 of the in-circuit diodes 1 and 2 in the present embodiment may not be directly connected to the input / output unit by the wiring 3.
  • another in-circuit element such as a transistor may be provided between the input / output unit and the in-circuit diodes 1 and 2.
  • the protective diodes 20 and 22 are preferably provided in the wiring 3 at a position as close as possible to the in-circuit diodes 1 and 2. Since the conventional protection circuit is provided at the input / output section of the circuit, the wiring from the protection circuit to the element to be protected in the circuit is long, and the wiring acts as an antenna to attract static electricity. There was a possibility of static electricity. On the other hand, if a protective circuit is installed near the element to be protected (diodes 1 and 2 in the circuit), not only when static electricity enters the circuit from the input / output part of the circuit, but also during the manufacturing process, for example. Even when static electricity is generated inside the circuit and static electricity is input from the wiring 3, it is possible to prevent the deterioration of the characteristics of the diodes 1 and 2 in the circuit due to the static electricity.
  • the protective diodes 20 and 22 in the present embodiment are not limited to three-terminal thin film diodes as long as the diodes are arranged so as to have the predetermined bias direction.
  • the protective diodes 20 and 22 are three-terminal thin film diodes, they can be formed using the same semiconductor film as the in-circuit diodes 1 and 2, which is advantageous from the viewpoint of the manufacturing process. In that case, it is preferable that the in-circuit diodes 1 and 2 have the same conductivity type as the protection diodes 20 and 22.
  • the circuit in this embodiment preferably includes a thin film transistor in addition to the in-circuit diodes 1 and 2. This is preferable because a thin film transistor, a protective diode, and an in-circuit diode can be manufactured using the same semiconductor film. At this time, it is more preferable that all of these elements are three-terminal types because they can be manufactured using a common manufacturing process.
  • the protective circuit may not be formed in the thin film transistor (in-circuit transistor) in the circuit. This is because a three-terminal thin film transistor is less likely to deteriorate due to ESD than a thin film diode. In addition, the circuit scale can be more effectively reduced by not forming a protective circuit for protecting the thin film transistor.
  • the semiconductor device of this embodiment includes a circuit including a three-terminal thin film diode (in-circuit diode) and an ESD protection circuit for protecting the thin film diode.
  • the semiconductor device of this embodiment only needs to include the above-described circuit, and widely includes circuits such as a shift register, an active matrix substrate including such a circuit, a display device, and the like.
  • FIGS. 5 to 18 are configuration diagrams showing a part of the circuits of Examples 1 to 14, respectively.
  • the in-circuit diode 1 and the protection diode 20 are both N-channel three-terminal thin film diodes.
  • the same components in these drawings are denoted by the same reference numerals and description thereof is omitted.
  • the circuit according to the first embodiment illustrated in FIG. 5 includes the in-circuit diode 1 and a protection circuit including the protection diode 20.
  • the first electrode and the gate electrode of the protection diode 20 are connected to the wiring 3 connected to the gate electrode of the in-circuit diode 1, and the second electrode of the protection diode 20 is connected to the VDD wiring.
  • the connecting portions of the protective electrode 20 to the wiring 3 of the first electrode and the gate electrode are 3a and 3b, the first electrode of the diode 1 in the circuit is connected to the wiring 3 between the connecting portions 3a and 3b.
  • a connection portion of the first electrode of the in-circuit diode 1 to the wiring 3 is 3c.
  • Example 1 when a positive charge is input to the wiring 3, a current flows from the wiring 3 to the VDD wiring via the protective diode 20 as illustrated. For this reason, the amount of current flowing into the in-circuit diode 1 can be greatly reduced.
  • the wiring 3 before the positive charge entered from the wiring 3 reaches the first electrode of the protection diode 20 before entering the gate electrode of the in-circuit diode 1, the wiring 3, the first electrode of the protection diode 20, and the protection
  • the order of the connecting portions 3a, 3b, and 3c between the gate electrode of the diode 20 and the first electrode of the diode 1 in the circuit is not particularly limited.
  • FIG. 6 and FIG. 7 show examples of circuits in which the order of the connecting portions 3a, 3b, and 3c is different.
  • the gate electrode of the protective diode 20 and the connection 3c between the wiring 3 and the first electrode of the in-circuit diode 1 and the gate electrode of the in-circuit diode 1 The first electrode may be connected to the wiring 3 (3a, 3b).
  • the first electrode of the in-circuit diode 1 and the wiring 3 are closer to the gate electrode side of the in-circuit diode 1 than the connection portions 3 a and 3 b between the wiring 3 and the protection diode 20.
  • the connection part 3c may be arranged.
  • Example 4 shown in FIG. 8 the first electrode of the in-circuit diode 1 and the wiring 3 are connected by the wiring 4, and the first electrode and the gate electrode of the protective diode 20 are connected to the wiring 4.
  • the first electrode and the gate electrode of the protective diode 20 may be connected to the wiring 4 for connecting the first electrode of the in-circuit diode 1 and the wiring 3 instead of the wiring 3.
  • a current flows from the wiring 4 to the VDD wiring through the protection diode 20, so that the amount of current flowing into the in-circuit diode 1 can be greatly reduced. .
  • the gate electrode of the protection diode 20 is connected to the wiring 4 and the first electrode of the protection diode 20 is connected to the wiring 3. Even in this case, as indicated by an arrow, the positive charge that has entered the wiring 3 can flow from the wiring 3 to the VDD wiring.
  • the first electrode and the gate electrode of the protective diode 20 are electrically connected to the gate electrode of the diode 1 in the circuit if connected to either the wiring 3 or the wiring 4. Therefore, the same effect as in the first to third embodiments can be obtained.
  • the circuit of the sixth embodiment illustrated in FIG. 10 includes an in-circuit diode 1-g and a protection circuit for protecting the in-circuit diode 1-g.
  • the gate electrode of the in-circuit diode 1-g is connected to the two wirings 3, 3 ′.
  • a structure having a gate electrode connected to two or more wirings in this way is referred to as a “gate electrode branching structure”.
  • the protection circuit includes a protection diode 20a for protecting the in-circuit diode 1-g from static electricity entering from the wiring 3 'and a protection for protecting the in-circuit diode 1-g from static electricity entering from the wiring 3.
  • Example 6 when a positive charge is input to the wiring 3 ′, a current flows from the wiring 3 ′ through the wiring 3 to the VDD wiring by the protective diode 20 a.
  • a current flows to the VDD wiring through the protective diode 20b as described above with reference to FIGS. Therefore, the in-circuit diode 1-g can be protected even if static electricity enters from any of the wirings 3, 3 'connected to the gate electrode of the in-circuit diode 1-g.
  • Examples 7 to 11 are other circuits including the in-circuit diode 1-g having a gate electrode branching structure.
  • the first electrodes and the gate electrodes of the protective diodes 20a and 20b are the wiring 3, the wiring 3 ′, and the wiring 4 (wiring for connecting the first electrode of the in-circuit diode 1 and the wiring 3). It is connected to either. In these embodiments, the same effect as in the sixth embodiment can be obtained.
  • the gate electrode of the in-circuit diode 1-g may be connected to three or more wirings. In that case, in order to more reliably protect the in-circuit diode 1-g, it is preferable to provide the same number of protective diodes as the number of wirings to be connected.
  • the in-circuit diode 1-g having the gate electrode branching structure may be reliably protected by one protective diode 20 in some cases.
  • the wiring length L33 from the connection portion (referred to as “branch point”) between the wiring 3 and the wiring 4 to the protective diode 20 It is smaller than the wiring length L35 to the first electrode.
  • the resistance from the branch point to the protective diode 20 is smaller than the resistance from the branch point to the first electrode of the in-circuit diode 1-g, positive static electricity is input from the wiring 3 ′.
  • the current 31 is discharged by the protective diode 20 before reaching the first electrode of the in-circuit diode 1. For this reason, destruction by the static electricity of the diode 1 in a circuit can be prevented, without adding a protection diode.
  • the circuit of the thirteenth embodiment shown in FIG. 17 includes an in-circuit diode 1-s and a protection circuit for protecting the in-circuit diode 1-s.
  • the first electrode of the in-circuit diode 1-s is connected to the two wirings 4, 4 ′.
  • the wiring 4 is connected to the wiring 3 connected to the gate electrode of the in-circuit diode 1-s.
  • a structure having the first electrode connected to two or more wirings in this way is referred to as a “first electrode branching structure”.
  • the protection circuit includes a protection diode 20a for protecting the in-circuit diode 1-s from static electricity entering from the wiring 4 'and a protection for protecting the in-circuit diode 1-s from static electricity entering from the wiring 3.
  • the first electrode and the gate electrode of the protective diode 20a are connected to the wiring 4 ′.
  • the first electrode and the gate electrode of the protective diode 20 b are connected to the wiring 3 or the wiring 4.
  • Example 13 when a positive charge is input to the wiring 4 ', a current flows from the wiring 4' to the VDD wiring by the protective diode 20a. On the other hand, when a positive charge is input from the wiring 3, a current flows from the wiring 4 to the VDD wiring through the protective diode 20b. Therefore, the in-circuit diode 1-s can be protected even if static electricity enters from any of the wirings 3, 4, 4 'connected to the first electrode of the in-circuit diode 1-s.
  • Example 14 shown in FIG. 18 is another circuit including the in-circuit diode 1-s having the first electrode branching structure.
  • the fourteenth embodiment is different from the thirteenth embodiment in that the first electrode of the protective diode 20 a is connected to the wiring 4 ′ and the gate electrode is connected to the wiring 4. Even in this case, the positive charge input from the wiring 4 ′ can be released by the protective diode 20 a, so that the same effect as in the thirteenth embodiment can be obtained.
  • the circuit of the fifteenth embodiment has the same configuration as the circuit of the first embodiment shown in FIG. 5 except that the in-circuit diode and the protection diode are changed to the P-channel type.
  • the protective diode 22 is also a P-channel three-terminal diode.
  • the first electrode and the gate electrode of the protective diode 22 are connected to the wiring 3. Assuming that the connection portions of the first electrode and the gate electrode of the protective diode 22 to the wiring 3 are 3a and 3b, the first electrode of the in-circuit diode 2 is connected to the wiring 3 and the connection portion 3c between the connection portions 3a and 3b. Connected with.
  • the second electrode of the protective diode 22 is connected to the VSS wiring.
  • Example 15 when negative static electricity is input to the wiring 3, a current flows from the VSS wiring to the wiring 3 through the protective diode 22 as illustrated. For this reason, the amount of current flowing between the first and second electrodes of the in-circuit diode 2 can be greatly reduced.
  • the conductivity types of the in-circuit diode and the protection diode can be changed to the P type.
  • FIG. 20 is a schematic cross-sectional view illustrating a three-terminal type diode.
  • the diode (N-channel diode) 500 includes a gate electrode 530, a semiconductor layer 534 formed over the gate electrode 530 with a gate insulating film 532 interposed therebetween, and a first electrode electrically connected to both ends of the semiconductor layer 534.
  • One electrode (source electrode) 536 and a second electrode (drain electrode) 538 are provided.
  • Contact layers 540 are formed between the semiconductor layer 534 and the first and second electrodes 536 and 538, respectively.
  • the first electrode 536 is connected to the gate electrode 530 in the contact hole 542.
  • the semiconductor layer 534 is not particularly limited, but may be an amorphous silicon layer, a polycrystalline silicon layer, a microcrystalline silicon layer, a metal oxide semiconductor layer (for example, an IGZO layer), or the like.
  • the microcrystalline silicon layer is, for example, a layer having a plurality of columnar microcrystalline grains and a crystal grain boundary composed of an amorphous phase.
  • the volume fraction of the amorphous phase in the microcrystalline silicon layer is, for example, 5 to 40%.
  • the peak height of the amorphous phase by Raman scattering spectrum analysis is 1/3 to 1/10 times the peak height of the microcrystalline portion.
  • the metal oxide semiconductor layer can be, for example, a Zn—O based semiconductor (ZnO), an In—Ga—Zn—O based semiconductor (IGZO), an In—Zn—O based semiconductor (IZO), or a Zn—Ti—O based.
  • ZnO Zn—O based semiconductor
  • IGZO In—Ga—Zn—O based semiconductor
  • IZO In—Zn—O based semiconductor
  • Zn—Ti—O based Zn—Ti—O based.
  • the first electrode (anode side) 536 of the diode 500 is connected to the wiring 3 and the second electrode (cathode side) 538 is connected to the VDD wiring. Good.
  • the protective diode included in the circuit of the present embodiment is not limited to a three-terminal diode as long as it is a diode arranged to have a predetermined bias direction.
  • the conductivity types of the protection diodes 20 and 22 are the same as the conductivity types of the in-circuit diodes 1 and 2, but these conductivity types may be different.
  • the present embodiment is preferably applied to a circuit including a thin film transistor and a thin film diode as in-circuit elements. This is because the three-terminal type in-circuit diodes 1 and 2 in the present embodiment are manufactured by using a process common to the thin film transistor, and thus the manufacturing process can be simplified. In particular, when a three-terminal diode is formed as the protective diode 20, the manufacturing process can be further simplified.
  • a circuit having a single channel structure is a circuit in which a plurality of thin film transistors and thin film diodes included in the circuit all have the same conductivity type, that is, all are N-type or all are P-type.
  • the semiconductor device of this embodiment is a shift register.
  • the shift register of this embodiment is provided, for example, on an active matrix substrate of a display device.
  • FIG. 21A is a schematic plan view of an active matrix substrate 601 of a liquid crystal display panel
  • FIG. 21B shows a schematic structure of one pixel.
  • a gate driver 610 and a source driver 620 are integrally formed on the active matrix substrate 601.
  • a plurality of pixels are formed in the display area of the liquid crystal display panel 600, and the area of the active matrix substrate 601 corresponding to the pixels is indicated by reference numeral 632.
  • the source driver 620 is not necessarily formed integrally with the active matrix substrate 601.
  • a separately produced source driver IC or the like may be mounted by a known method.
  • the active matrix substrate 601 has a pixel electrode 601P corresponding to one pixel of the liquid crystal display panel 600.
  • the pixel electrode 601P is connected to the source bus line 601S through the pixel TFT 601T.
  • the gate electrode of the TFT 601T is connected to the gate bus line 601G.
  • the pixel may have a pixel auxiliary capacitor (not shown).
  • the gate bus line 601G is connected to the output of the gate driver 610, and is scanned line-sequentially.
  • the output of the source driver 620 is connected to the source bus line 601S, and a display signal voltage (grayscale voltage) is supplied.
  • the gate driver 610 includes a shift register.
  • the shift register is supported by an insulating substrate such as a glass substrate that forms the active matrix substrate 601.
  • the shift register of this embodiment includes a TFT and a TFD. These TFTs and TFDs are a three-terminal type formed using the same process as the pixel TFT 601T formed in the display region of the active matrix substrate 601.
  • FIG. 22 is a configuration diagram illustrating the shift register of this embodiment.
  • the shift register 50 has a plurality of stages. Here, only three of the first stage, the n ⁇ 1 stage, and the n stage are schematically shown.
  • the plurality of stages have substantially the same structure and are cascaded.
  • the output Gout from each stage of the shift register 50 is given to each gate bus line of the liquid crystal display panel.
  • the first stage of the shift register 50 is connected to the external connection pad 51 by the S signal input line 52.
  • the S signal is input from the external connection pad 51 to the first stage.
  • the output signal Gout (Gout (n ⁇ 1)) of the previous stage is input as the S signal (Gout (n ⁇ 1) S).
  • each stage of the shift register 50 includes a three-terminal type diode MM connected to the S signal input line 52, a first transistor MG that outputs an output signal Gout, and a source region or a drain thereof.
  • the region has a plurality of second transistors (MN, MK, MH) electrically connected to the gate electrode of the first transistor MG.
  • the first transistor MG is a so-called pull-up transistor, and a wiring connected to the gate electrode of the first transistor MG is referred to as netA.
  • the gate electrode and the first electrode of the diode MM are connected to the S signal input line 52, and the second electrode is connected to the netA.
  • the conductivity types of these diodes and transistors are all N-type.
  • the S signal input line 52 is provided with a protection circuit 53 for protecting the diode MM.
  • the protection circuit 53 is disposed in the vicinity of the diode MM.
  • the protection circuit 53 includes a protection diode in which an anode side electrode is connected to the S signal input line 52 and a cathode side electrode is connected to the VDD wiring.
  • the configuration of the protection diode in this embodiment is an N-channel diode having the configuration described above with reference to FIG. Further, as described above with reference to FIGS. 5 to 9, they are arranged so that a current flows from the S signal input line 52 to the VDD wiring.
  • the output signal Gout is output from each stage to the gate bus line only during the pixel writing time. Focusing on one stage, the potential of Gout remains at VSS over most of the time in one frame period (a period until all the gate bus lines are sequentially selected and again selected). It is configured to be fixed.
  • the S signal (signal S from the external connection pad 51 or signal Gout (n ⁇ 1) S from the previous stage) is sent from the S signal input line 52 to the netA via the diode MM, and precharges the netA.
  • the transistors MN, MK and MH whose source or drain is connected to netA are off.
  • the capacitor CAP1 keeps the potential of netA and assists the output.
  • the transistor MJ sets the potential of the output signal Gout to Low.
  • the transistor ML sets the potential of the output signal Gout to Low in response to the clock signal CKB.
  • the clear signal CLR is transmitted to all stages of the shift register once in one frame (vertical scanning period) and in the vertical blanking period (from the output of the last stage of the shift register to the output of the first stage). Supplied, netA of all stages is set to Low.
  • the clear signal CLR also serves as a reset signal for the final stage of the shift register.
  • the shift register of this embodiment may further include a protection circuit in the input unit and the output unit of each stage.
  • FIG. 23 is a diagram showing another configuration of the shift register of the present embodiment.
  • the same components as those in FIG. 22 are denoted by the same reference numerals, and description thereof is omitted.
  • the shift register 60 includes, in addition to the protection circuit 53, a protection circuit 61 provided in the vicinity of the external connection pad 51, and a protection circuit 63 provided in the gate bus line at each stage. Other configurations are the same as those of the shift register 50 shown in FIG.
  • Each of the protection circuits 61 and 63 includes two protection diodes D1 and D2 having different bias directions. Therefore, when a positive charge is input from the external connection pad 51 to the S signal input line 52, a current flows through the diode D1 of the protection circuit 61, and the positive charge is released to the VDD wiring. On the other hand, when a negative charge is input from the external connection pad 51, a current flows through the diode D2 of the protection circuit 61, and the negative charge is released to the VSS wiring.
  • the shift registers 50 and 60 shown in FIG. 22 and FIG. 23 include the protection circuit 53 for protecting the diode MM from ESD, they have the following advantages.
  • FIG. 24 shows a shift register 70 in which protection circuits 61 and 63 are provided only in the input / output section.
  • the shift register 70 has the same configuration as the shift register 60 shown in FIG. 23 except that the shift register 70 does not have the protection circuit 53 for protecting the diode MM.
  • the protection circuit 61 can protect the elements in the circuit included in the first stage of the shift register 70 from static electricity input from the external connection pad 51 to the S signal input line 52.
  • the protection circuit 63 provided in the gate bus line of the (n ⁇ 1) th stage is connected to the rear stage (nth stage) of the shift register 70 from static electricity inputted to the gate bus line from the outside (pixel area side).
  • In-circuit elements included in the circuit can be protected.
  • the wiring from the protection circuits 61 and 63 to the in-circuit elements for example, the diode MM and the transistor MN
  • the wiring acts as an antenna and draws static electricity (arrows 71 and 72).
  • the three-terminal type diode MM among the elements in the circuit is likely to be deteriorated or destroyed.
  • the present inventor examined changes in characteristics of the diode MM and the transistor MN in the shift transistor 70, and will be described below.
  • FIGS. 25A and 25B are diagrams showing voltage (Vg) -current (Id) characteristics of the diode MM and the transistor MH in the 69th to 78th stages (LINE69 to LINE78) of the shift register 70 shown in FIG. is there.
  • Vg voltage
  • Id current
  • the protection circuit 53 for protecting the diode MM is provided closer to the diode MM than the protection circuits 61 and 63 of the input / output unit.
  • the wiring length between the protection diode of the protection circuit 53 and the diode MM is larger than the wiring length (for example, 10 mm) between the input / output unit such as the external connection pad 51 and the protection diode of the protection circuit 53. Is preferably sufficiently small (for example, 1 mm or less).
  • the wiring from the first electrode and the gate electrode of the protective diode is connected to the S signal input line 52 so as to sandwich the connection portion between the first electrode of the diode MM and the S signal input line 52.
  • the wiring length between the protection circuit 53 and the diode MM is substantially zero.
  • the protection circuit 53 in this embodiment does not need to be arranged in the input / output part of the circuit as in the prior art, and is preferably formed at a position closer to the diode to be protected. Therefore, it may not be directly connected to the wiring from the input / output unit, and another in-circuit element may be provided between the input / output unit and the protection circuit 53.
  • the configuration of the shift register of the present embodiment is not limited to the configurations shown in FIGS.
  • the present embodiment can be applied to various shift registers including a thin film diode as an in-circuit element.
  • FIG. 26 is a diagram for explaining another shift register 80 of the present embodiment.
  • the shift register 80 is composed of a plurality of stages, and each stage has a configuration as shown in FIG.
  • Each stage of the shift register 80 includes a diode 81 disposed between the S signal input line 84 and the wiring NetA, and a protection circuit 83 for protecting the diode 81.
  • the gate electrode and the first electrode of the diode 81 are connected to the S signal input line 84, and the second electrode is connected to the wiring NetA.
  • the protection circuit 83 includes a protection diode having an anode-side electrode connected to the S signal input line 84 and a cathode-side electrode connected to the VDD wiring.
  • the first transistor M5 and the transistor M2 connected to the CK signal input line are each connected to the VDD wiring.
  • the second transistors in the shift registers 50, 60, 80 described above all have a single channel structure, but may instead have a multichannel structure (for example, a dual channel structure).
  • these transistors preferably have a multichannel structure. The reason for this will be described below.
  • the leakage currents of these TFTs are relatively large, so that there is a high possibility that the above-described defects occur due to the leakage current.
  • the leakage current in the subthreshold region of the microcrystalline silicon TFT having the multi-channel structure is smaller than that of the microcrystalline silicon TFT having the single channel structure, it is possible to suppress the rounding of the waveforms of the netA and the output signal Gout. Note that if a dual channel structure is introduced into at least one TFT of the plurality of second transistors, leakage current of the transistor can be reduced.
  • FIG. 27 is a diagram illustrating a gate-on voltage generation circuit 90.
  • a protection circuit 93 for protecting the in-circuit diode 91 is provided in a conventional gate-on voltage generation circuit (for example, disclosed in JP-A-8-262407).
  • FIG. 28 is a diagram illustrating the gate-off voltage generation circuit 100.
  • a protection circuit 103 for protecting the in-circuit diode 101 is provided in a conventional gate-off voltage generation circuit (for example, disclosed in JP-A-8-262407).
  • FIG. 29 is a diagram illustrating the screen erase circuit 110.
  • a protection circuit 113 for protecting the in-circuit diode 111 is provided in a conventional screen eraser circuit (for example, disclosed in Japanese Patent Laid-Open No. 9-127486).
  • FIG. 30 is a diagram illustrating the off-voltage generation circuit 120.
  • protection circuits 123A and 123B for protecting the in-circuit diode 121 are provided in a conventional off-voltage generation circuit (for example, disclosed in Japanese Patent Laid-Open No. 9-225591).
  • protection circuits 123A and 123B are arranged on the input side and output side of the in-circuit diode 121, respectively, but the protection circuit is provided only on either the input side or the output side of the in-circuit diode 121. It may be done.
  • FIG. 31 is a diagram illustrating the input signal correction circuit 130.
  • a protection circuit 133 for protecting the in-circuit diode 131 is provided in a conventional input signal correction circuit (for example, disclosed in Japanese Patent Application Laid-Open No. 2007-822391).
  • FIG. 32 is a diagram illustrating the level shift circuit 140.
  • a protection circuit 143 for protecting the in-circuit diode 141 is provided in a conventional level shift circuit (for example, disclosed in Japanese Patent Laid-Open No. 2008-22539).
  • the protection circuit of this embodiment is applied to various circuits including the in-circuit diode, and the same effect as that of the above-described embodiment can be obtained. Further, as in the examples shown in FIGS. 27 to 32, the present invention is suitably applied not only to the in-circuit diode but also to a circuit including the VDD wiring. This is because it is not necessary to route the VDD wiring for the purpose of forming the protection circuit, and thus the protection circuit can be formed without increasing the circuit scale.
  • the protection diode in the present invention refers to a diode included in a protection circuit that protects a diode in the circuit, and does not include a diode for protecting the protection diode.
  • a diode for protecting the protective diode is disclosed in, for example, Japanese Patent Laid-Open No. 3-206666.
  • FIG. 33A is a diagram showing a circuit 300 disclosed in Japanese Patent Laid-Open No. 3-206666, and FIG. 32B is an enlarged view of a part of the circuit 300.
  • the circuit 300 includes parasitic diodes 304, 305, and 306 for protecting the thin film transistor 10. Protection diodes 308 and 309 for protecting the parasitic diodes 305 and 306 are connected in parallel with the protection diodes 305 and 306, respectively.
  • the protective diodes 308 and 309 protect the protective diodes (parasitic diodes) 305 and 306, not the in-circuit diodes (diodes that are the main components of the circuit). Further, since the protective diode 308 and the parasitic diode 305 are connected in parallel, for example, when a voltage is applied to the parasitic diode 305 to turn it on, the protective diode 308 is also turned on and current flows. Thus, the parasitic diode 305 and the protection diode 308 are simultaneously turned on, and both output currents flow through the same wiring (VCC wiring).
  • the parasitic diode 305 is not a main component of the circuit, there is no problem even if the parasitic diode 305 and the protection diode 308 are connected to a common wiring. Assuming that the parasitic diode 305 is an in-circuit diode, the protection diode 308 may cause a malfunction of the circuit. Since the in-circuit diode and the protection diode are connected in parallel, only the in-circuit diode cannot be turned on, and the output currents of the in-circuit diode and the protection diode both flow through the common output line. Because.
  • the diode to be protected is an in-circuit diode.
  • the in-circuit diode 1 and the protection diode 20 to be protected are connected to separate output lines, respectively. For this reason, even if the optimum voltage is applied to the in-circuit diode 1 and it is turned on, the protective diode 20 is not turned on. Therefore, the protective diode 20 does not affect the current value of the output line of the in-circuit diode 1 and thus does not cause the circuit to malfunction.
  • the present invention can be applied to various semiconductor devices including a circuit formed on an insulating substrate.
  • circuit boards such as active matrix substrates, liquid crystal display devices, display devices such as organic electroluminescence (EL) display devices and inorganic electroluminescence display devices, imaging devices such as flat panel X-ray image sensor devices, and image input
  • the present invention can be widely applied to devices including thin film transistors, such as electronic devices such as devices and fingerprint readers.

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Abstract

　半導体装置は、薄膜ダイオード（１）と、保護用ダイオード（２０）を含む保護回路とを備え、薄膜ダイオード（１）は、第１領域と第２領域とチャネル領域とを有する半導体層と、ゲート電極と、第１領域およびゲート電極と接続された第１電極（Ｓ１）と、第２領域に接続された第２電極（Ｄ１）とを備え、薄膜ダイオード（１）はＮ型であり、保護用ダイオード（２０）のアノード側の電極は、薄膜ダイオード（１）のゲート電極または第１電極に接続された配線（３）に接続され、または、薄膜ダイオードはＰ型であり、保護用ダイオードのカソード側の電極は、薄膜ダイオードのゲート電極または第１電極に接続された配線に接続されており、保護回路は、保護用ダイオード（２０）と電流の流れる方向が逆になるように配線（３）に接続された他のダイオードを有していない。これにより、回路規模の増大を抑えつつＥＳＤに起因する薄膜ダイオードの劣化を抑制できる。

Description

半導体装置
　本発明は、ＥＳＤ（静電気放電；ＥｌｅｃｔｒｏＳｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ）保護回路を含む回路を備えた半導体装置に関する。
　アクティブマトリクス基板などの、回路を備えた半導体装置には、通常、回路内の半導体素子をＥＳＤから保護するための回路が組み込まれている。この回路は「ＥＳＤ保護回路」と呼ばれる。
　図３５を参照しながら、一般的なＥＳＤ保護回路を説明する。図３５は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を有するＩＣ内部回路に設けられるＥＳＤ保護回路の一例を示す図である。図示するＥＳＤ保護回路は、入力端子とＣＭＯＳとの間に形成された保護抵抗Ｒと、極性の異なる２つの保護用ダイオードＤ１、Ｄ２とを有している。保護用ダイオードＤ１、Ｄ２は何れもＣＭＯＳの入力信号線に接続されている。
　ＥＳＤ保護回路では、入力端子に静電気が入ると、入力端子の電位が上昇（＋）または下降（－）する。上昇（＋）した場合には、保護用ダイオードＤ１がオン状態となり、プラスチャージをＶＣＣラインに逃がす。下降（－）した場合には、保護用ダイオードＤ２がオン状態となり、マイナスチャージをＶＳＳラインに逃がす。なお、流れる電流は保護抵抗Ｒにより制限される。
　また、表示装置のアクティブマトリクス基板には、シリコンや金属酸化物半導体などの半導体膜を用いて、各画素にスイッチング素子として設けられる薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）を含む回路が形成されており、これらのＴＦＴや配線が静電気によって損傷を受けることを防止するための保護回路が設けられている（例えば特許文献１）。
　図３６は、保護回路を有する従来のアクティブマトリクス基板を示す図である。この構成は、特許文献１に開示されている。
　図３６に示すように、アクティブマトリクス基板は、絶縁基板上に形成された複数の走査線２０３と、複数の信号線２０４と、これらの交差部にそれぞれ形成された複数の薄膜トランジスタ２０５とを含む薄膜トランジスタアレイ２４０を有している。各薄膜トランジスタ２０５のソース電極は信号線２０４に、ゲート電極は走査線２０３に、ドレイン電極は画素電極（不図示）に接続される。この薄膜トランジスタアレイ２４０の外周において、各走査線２０３は、保護回路２５０を介して基準電位線２３１に接続されている。保護回路２５０は、極性の異なる２つの薄膜ダイオード２２８、２２９を含んでいる。同様に、各信号線２０４は、保護回路２５１を介して基準電位線２３２に接続されている。このような構成によると、走査線２０３または信号線２０４に正負いずれの電荷が印加された場合でも、保護回路２５０、２５１によって、その電荷をそれぞれの基準電位線２３１、２３２に逃がすことができる。
　なお、図３６に示す保護回路２５０、２５１に使用されている薄膜ダイオード２２６～２２９は、薄膜トランジスタ（例えば画素用の薄膜トランジスタ２０５）のソースとゲートとをショートさせた構造を有している。本明細書では、薄膜トランジスタのゲートとソースまたはドレインとをショートさせた構造のダイオードを「３端子型ダイオード」と呼ぶ。
　さらに、近年、アクティブマトリクス基板上に、スイッチング素子として設けられる薄膜トランジスタだけでなく、ドライバなどの周辺回路用のＴＦＴの一部又は全部もアティブマトリクス基板上に形成することがある。周辺回路は、アクティブマトリクス基板における複数の画素を含む領域（「表示領域」と呼ぶ。）以外の領域（「額縁領域」と呼ぶ。）に形成される。このような場合、周辺回路に含まれる薄膜トランジスタなどの素子に対しても、保護回路を形成する必要がある（例えば特許文献２）。
　図３７は、アクティブマトリクス基板の額縁領域に形成された駆動回路に、クロック信号を入力するための絶縁ゲート型トランジスタ回路を示す図である。図３７に示す回路構成は、特許文献２に開示されている。
　図３７に示す回路は、クロック信号が入力される電極パッド（ＯＬＢパッド）１０１１と駆動回路部との間に配置された絶縁ゲート型トランジスタ回路１００１と、保護回路１０１３、１０１６とを有している。保護回路１０１３は回路１００１の入力部に設けられ、極性の異なるダイオード１０１４、１０１５を含んでいる。保護回路１０１６は回路１００１の出力部に設けられ、極性の異なるダイオード１０１７、１０１８を含んでいる。ダイオード１０１４、１０１７はＶＤＤラインに接続され、ダイオード１０１５、１０１８は接地されている。このような構成によると、ＣＬＢパッド１０１１を介して外部から配線１０１９に入力される静電気を保護回路１０１３によって放電させ、また、駆動回路側から配線１０１９に入力される静電気を保護回路１０１６によって放電させることができる。
　図３５、図３６および図３７に示す例からわかるように、従来のＥＳＤ保護回路は、主に３端子型の薄膜トランジスタを保護するために設けられている。また、保護しようとする配線に対し、プラス電荷がチャージされても、マイナス電荷がチャージされても、それらのチャージを逃がすことができるように、極性の異なる少なくとも２個のダイオード（順方向バイアスと逆方向バイアス）を有している。さらに、保護しようとする薄膜トランジスタを含む回路の入力端、出力端あるいはその両方に形成されている。このため、絶縁基板上に形成された３端子型の薄膜トランジスタを含む回路に対して、その回路の入力側または出力側から静電気が入ることを防止できる。従って、例えばアクティブマトリクス型表示装置に保護回路を設けることによって、額縁領域に形成された駆動回路（モノリシックドライバー）に対して、駆動回路に接続された外部接続パッド（ドライバ回路の入力側）、または走査配線や信号配線（ドライバ回路の出力側）から静電気が流れ込むことを防止できる。
特開平１１－１１９２５６号公報 特開２０００－９８３３８号公報
　図３５～図３７に示すような従来の保護回路は少なくとも２つのダイオードを含んでいる。このため、保護回路を設けることによって回路規模が大きくなるという問題がある。従来の保護回路を例えばモノリシックドライバーに適用すると、表示装置の額縁領域が拡大し、その結果、表示領域が減少するおそれがある。
　また、従来の保護回路は、３端子型の薄膜トランジスタを保護するように配置されている。しかしながら、本発明者が検討したところ、３端子型のトランジスタよりも３端子型のダイオードの方が静電気によって破壊されやすいことを見出した。この理由については後で詳述する。従って、従来の構成によると、３端子型のダイオードを回路内素子として含む回路において、静電気による素子特性の劣化や回路の誤動作を十分に防止できない可能性がある。
　本発明は、上記の問題点に鑑みてなされたものであり、その目的は、絶縁基板上に形成された回路において、回路規模を大幅に拡大することなく、回路内に含まれている素子の静電気破壊を効率的に抑制することにある。
　本発明の半導体装置は、基板上に形成され、薄膜ダイオードと、保護用ダイオードを含む保護回路とを含む回路を備えた半導体装置であって、前記薄膜ダイオードは、前記基板上に形成され、第１領域と、第２領域と、前記第１領域および前記第２領域の間に位置するチャネル領域とを有する少なくとも１つの半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層と、前記第１領域上に設けられ、前記第１領域および前記ゲート電極に電気的に接続された第１電極と、前記第２領域上に設けられ、前記第２領域に電気的に接続された第２電極とを備え、（ａ）前記薄膜ダイオードの導電型はＮ型であり、前記保護用ダイオードのアノード側の電極は、前記薄膜ダイオードの前記ゲート電極または前記第１電極に接続された配線に接続されている、または、（ｂ）前記薄膜ダイオードの導電型はＰ型であり、前記保護用ダイオードのカソード側の電極は、前記薄膜ダイオードの前記ゲート電極または前記第１電極に接続された配線に接続されており、前記保護用ダイオードは前記薄膜ダイオードと並列に接続されておらず、前記保護回路は、前記保護用ダイオードと電流の流れる方向が逆になるように前記配線に接続された他のダイオードを有していない。
　ある好ましい実施形態において、前記保護用ダイオードは、前記基板上に形成され、第１領域と、第２領域と、前記第１領域および前記第２領域の間に位置するチャネル領域とを有する少なくとも１つの半導体層と、前記チャネル領域と重なるように配置されたゲート電極と、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層と、前記第１領域上に設けられ、前記第１領域および前記ゲート電極に電気的に接続された第１電極と、前記第２領域上に設けられ、前記第２領域に電気的に接続された第２電極とを備える。
　前記薄膜ダイオードの半導体層および前記保護用ダイオードの半導体層は、同一の半導体膜から形成されていてもよい。
　複数の薄膜トランジスタをさらに含み、前記複数の薄膜トランジスタの導電型は前記薄膜ダイオードの導電型と同じであり、前記複数の薄膜トランジスタの半導体層は、前記薄膜ダイオードの半導体層と同一の半導体膜から形成されていてもよい。
　ある好ましい実施形態において、前記薄膜トランジスタのゲート電極に接続された配線上には保護回路は設けられていない。
　ある好ましい実施形態において、前記回路は、外部から前記回路に信号を入力する入力部または前記回路から外部へ信号を出力する出力部を含んでおり、前記薄膜ダイオードと前記保護用ダイオードとの間の配線長は、前記入力部または前記出力部と前記保護用ダイオードとの間の配線長よりも小さい。
　前記薄膜ダイオードと前記保護用ダイオードとの間の配線長は１ｍｍ以下であることが好ましい。
　ある好ましい実施形態において、（ａ）前記薄膜ダイオードの導電型はＮ型であり、前記保護用ダイオードのアノード側の電極は、前記薄膜ダイオードの前記ゲート電極または前記第１電極に接続された配線に接続されており、前記保護用ダイオードの前記アノード側の電極がＨｉｇｈ状態のとき、カソード側の電極もＨｉｇｈ状態となる。
　ある好ましい実施形態において、（ａ）前記薄膜ダイオードの導電型はＮ型であり、前記保護用ダイオードのアノード側の電極は、前記薄膜ダイオードの前記ゲート電極または前記第１電極に接続された配線に接続されており、前記保護用ダイオードのカソード側の電極がＶＤＤ電源の配線に繋がっている。
　ある好ましい実施形態において、（ｂ）前記薄膜ダイオードの導電型はＰ型であり、前記保護用ダイオードのカソード側の電極は、前記薄膜ダイオードの前記ゲート電極または前記第１電極に接続された配線に接続されており、前記保護用ダイオードの前記カソード側の電極がＬｏｗ状態のとき、アノード側の電極もＬｏｗ状態となる。
　ある好ましい実施形態において、（ｂ）前記薄膜ダイオードの導電型はＰ型であり、前記保護用ダイオードのカソード側の電極は、前記薄膜ダイオードの前記ゲート電極または前記第１電極に接続された配線に接続されており、前記保護用ダイオードのアノード側の電極がＶＳＳ電源の配線に繋がっている。
　前記回路はシフトレジスタを含んでもよい。
　本発明によれば、絶縁基板上に形成された回路において、回路規模を大幅に拡大することなく、回路内に含まれている３端子型ダイオードの静電気破壊を抑制することができるので、ＥＳＤに起因する回路の誤動作を効率的に防止できる。
　本発明を、駆動回路を備えたアクティブマトリクス基板に適用すると特に効果的である。
静電気が回路内ダイオード（Ｎチャネル型）に与える影響を説明するための図である。 静電気が回路内トランジスタ（Ｎチャネル型）に与える影響を説明するための図である。 （ａ）～（ｃ）は、本発明による実施形態の回路を説明するための図であり、（ａ）および（ｃ）は、それぞれ、Ｎチャネル型の回路内ダイオードおよび回路内ダイオードを保護するための保護回路を示し、（ｂ）は、これらの回路における配線３と配線９の信号の波形の関係の一例を説明するための図である。 （ａ）～（ｃ）は、本発明による実施形態の回路を説明するための図であり、（ａ）および（ｃ）は、それぞれ、Ｐチャネル型の回路内ダイオードおよび回路内ダイオードを保護するための保護回路を示し、（ｂ）は、これらの回路における配線３と配線８の信号の波形の関係の一例を説明するための図である。 実施例１の回路の一部を例示する図である。 実施例２の回路の一部を例示する図である。 実施例３の回路の一部を例示する図である。 実施例４の回路の一部を例示する図である。 実施例５の回路の一部を例示する図である。 実施例６の回路であって、回路内ダイオードのゲート電極が複数の配線に接続された場合の回路の一部を例示する図である。 実施例７の回路であって、回路内ダイオードのゲート電極が複数の配線に接続された場合の回路の一部を例示する図である。 実施例８の回路であって、回路内ダイオードのゲート電極が複数の配線に接続された場合の回路の一部を例示する図である。 実施例９の回路であって、回路内ダイオードのゲート電極が複数の配線に接続された場合の回路の一部を例示する図である。 実施例１０の回路であって、回路内ダイオードのゲート電極が複数の配線に接続された場合の回路の一部を例示する図である。 実施例１１の回路であって、回路内ダイオードのゲート電極が複数の配線に接続された場合の回路の一部を例示する図である。 実施例１２の回路であって、回路内ダイオードのゲート電極が複数の配線に接続された場合の回路の一部を例示する図である。 実施例１３の回路であって、回路内ダイオードの第１電極（ソース電極）が複数の配線に接続された場合の回路の一部を例示する図である。 実施例１４の回路であって、回路内ダイオードの第１電極（ソース電極）が複数の配線に接続された場合の回路の一部を例示する図である。 実施例１５の回路であって、回路内ダイオードの導電型がＰ型の場合の回路の一部を例示する図である。 本発明による第１の実施形態における回路内ダイオードを示す模式的な断面図である。 （ａ）は、液晶表示パネルのアクティブマトリクス基板の模式的な平面図であり、（ｂ）は、１つの画素の模式的な構造を示す平面図である。 本発明による第２の実施形態のシフトレジスタの構成図である。 本発明による第２の実施形態の他のシフトレジスタの構成図である。 比較例のシフトレジスタの構成図である。 （ａ）および（ｂ）は、比較例のシフトレジスタにおけるダイオードＭＭおよびトランジスタＭＮの電圧電流特性を示す図である。 本発明による第２の実施形態のさらに他のシフトレジスタの構成図である。 本発明による第３の実施形態の回路の構成図である。 本発明による第３の実施形態の他の回路の構成図である。 本発明による第３の実施形態のさらに他の回路の構成図である。 本発明による第３の実施形態のさらに他の回路の構成図である。 本発明による第３の実施形態のさらに他の回路の構成図である。 本発明による第３の実施形態のさらに他の回路の構成図である。 （ａ）および（ｂ）はＥＳＤ保護回路を有する従来の回路を示す図であり、（ｂ）は、（ａ）に示す回路の一部を示す図である。 本発明による保護回路を説明するための図である。 ＩＣ内部回路に設けられた従来のＥＳＤ保護回路の一例を示す図である。 ＥＳＤ保護回路を有する従来のアクティブマトリクス基板を示す図である。 ＥＳＤ保護回路を有する従来の回路を示す図である。
　絶縁基板上に半導体膜を用いて薄膜トランジスタおよび薄膜ダイオードを含む回路を形成する場合、薄膜トランジスタおよび薄膜ダイオードを共通のプロセスで形成するために、薄膜ダイオードとして、上述したような３端子型の薄膜ダイオードを形成することがある。しかしながら、本発明者が検討したところ、回路内の３端子型の薄膜ダイオードは、３端子型の薄膜トランジスタよりも静電気の影響を受けやすい。以下、その理由を説明する。
　なお、本明細書では、回路の主構成要素となり、その回路が所定の機能を発揮するために必要なダイオードを「回路内ダイオード」、保護回路に含まれるダイオードを「保護用ダイオード」と呼んで両者を区別する。
　図１および図２は、それぞれ、静電気が回路内ダイオードおよび回路内トランジスタに与える影響を説明するための図である。ここでは、Ｎチャネル型のダイオードおよびトランジスタを例に説明する。
　図１に示す回路内ダイオード１はゲート電極Ｇ、ソース電極Ｓおよびドレイン電極Ｄの３つの端子を有している。ゲート電極Ｇは配線３と接続され、ドレイン電極Ｄは他の配線（例えばＶＤＤ配線）５と接続されている。ソース電極Ｓはゲート電極Ｇに短絡されている。このような回路内ダイオード１では、配線３からゲート電極Ｇに例えばプラスの静電気が入力されると、ゲート電極Ｇに接続されているソース電極Ｓにも同時にプラス電圧が印加される。このため、ソース電極Ｓの電位がドレイン電極Ｄの電位よりも高くなるので、ダイオード１がオン状態となり、ソース電極Ｓとドレイン電極Ｄとの間に大電流が流れる。この結果、ダイオード１におけるチャネル層が劣化するおそれがある。
　これに対し、図２に示す回路内トランジスタ１０では、ソース電極Ｓはゲート電極Ｇに短絡されておらず、配線３、５とは異なる配線７に接続されている。このように、電極Ｇ、Ｄ、Ｓがそれぞれ別個の配線に接続されているため、ゲート電極Ｇに例えばプラスの静電気が入力されても、ソース電極Ｓの電位とドレイン電極Ｄの電位とは略等しいまま保持されるので、トランジスタ１０がオン状態とならない可能性が高い。従って、回路内トランジスタ１０は静電気の影響を受けにくく、静電気によって回路内トランジスタ１０のチャネル層が劣化する可能性は低い。
　本発明者は上記のような知見に基づいて、回路内素子のなかでも特に静電気の影響を受けやすい３端子型ダイオードに保護回路を設けることにより、静電気による回路内素子の特性劣化や回路の誤動作を効果的に防止できることを見出し、本発明に至った。
　図３（ａ）および図４（ａ）は、それぞれ、本発明による実施形態における回路の構成を説明するための図である。図３（ａ）は、保護しようとする回路内ダイオードの導電型がＮ型の場合（Ｎチャネル型）、図４（ａ）は、保護しようとする回路内ダイオードの導電型がＰ型の場合（Ｐチャネル型）の回路を例示している。
　図３（ａ）に示す回路は、Ｎチャネル型の回路内ダイオード１と、回路内ダイオード１を保護するための保護用ダイオード２０を含む保護回路とを備えている。回路内ダイオード１は、ゲート電極Ｇ１、第１電極（ソース電極）Ｓ１、第２電極（ドレイン電極）Ｄ１を有する３端子型ダイオードであり、その第１電極Ｓ１とゲート電極Ｇ１とが短絡されている。
　なお、本明細書では、３端子型ダイオードにおいて、ゲート電極と短絡された方の電極を「第１電極」と呼び、他方を「第２電極」と呼ぶ。従って、ソースからドレインへ電流が流れるとすると、Ｎチャネル型のダイオードでは、ソース電極が第１電極となり、Ｐチャネル型のダイオードではドレイン電極が第１電極となる。
　保護用ダイオード２０のアノード側の電極は、回路内ダイオード１のゲート電極Ｇ１に電気的に接続された配線３に接続され、カソード側の電極は配線（ここではＶＤＤ配線）９に接続されている。なお、配線９は、ＶＤＤ配線に限定されず、ＶＤＤ配線の電位よりも高い電位を有する配線であってもよい。また、配線９はトランジスタと接続されていないことが好ましく、フローティングしたラインであってもよい。また、図３（ｂ）に示すように、配線９の信号は、配線３のＨｉｇｈ波形と同期してＨｉｇｈ波形となるクロック信号等であっても良い。つまり、配線９の信号電位が配線３の信号電位以上であれば良い。これにより、配線３から配線９に電流は流れず、波形のなまりや消費電流の増加が起こらない。
　図示する例では、保護用ダイオード２０は、ゲート電極、第１電極および第２電極を有する３端子型のダイオードである。保護用ダイオード２０の導電型は、回路内ダイオード１と同じＮ型である。保護用ダイオード２０のゲート電極および第１電極は配線３に接続され、第２電極はＶＤＤ配線９に接続されている。
　図３（ａ）に示す回路では、配線３にプラスの静電気が入力されると、保護用ダイオード２０を介して配線３からＶＤＤ配線９へ電流が流れるので、保護しようとする回路内ダイオード１のゲート電極Ｇ１に流れる電流量が大幅に減少する。この結果、回路内ダイオード１の第１電極Ｓ１および第２電極Ｄ１の間に流れる電流量も減少するので、静電気に起因する回路内ダイオード１の劣化を抑制でき、回路の誤動作を防止できる。
　一方、配線３には、保護用ダイオード２０と電流の流れる方向が逆になるように配置された他の保護用ダイオードが設けられていない。このため、配線３にマイナスの静電気が入力されると、マイナスの静電気は回路内ダイオード１に入り、回路内ダイオード１の第１電極Ｓ１の電位が第２電極Ｄ１の電位よりも低くなる。しかしながら、第１電極Ｓ１の電位が第２電極Ｄ１の電位よりも低くなったとしても、これらの電極間には電流が流れないので、マイナスの静電気によって回路内ダイオード１が劣化する可能性は非常に低い。従って、保護用ダイオード２０と電流の流れる方向の異なる他の保護用ダイオードを設けなくても、回路内ダイオード１をＥＳＤによる劣化から適切に保護することができる。
　図３（ａ）では、保護用ダイオード２０はＮチャネル型であるが、代わりに、図３（ｃ）に示すように、Ｐチャネル型の保護用ダイオード２２を用いてもよい。
　図４（ａ）に示す回路は、Ｐチャネル型の回路内ダイオード２と、回路内ダイオード２を保護するための保護用ダイオード２２を含む保護回路とを備えている。回路内ダイオード２は、ゲート電極Ｇ２、第１電極（ドレイン電極）Ｄ２、第２電極（ソース電極）Ｓ２を有する３端子型ダイオードであり、その第１電極Ｄ２とゲート電極Ｇ２とが短絡されている。
　保護用ダイオード２２のカソード側の電極は、回路内ダイオード２のゲート電極Ｇ２に電気的に接続された配線３に接続され、アノード側の電極は配線（ここではＶＳＳ配線）８に接続されている。なお、配線８は、ＶＳＳ配線に限定されず、ＶＳＳ配線の電位よりも低い電位を有する配線であってもよい。また、配線８はトランジスタと接続されていないことが好ましく、フローティングしたラインであってもよい。また、図４（ｂ）に示すように、配線８の信号は、配線３のＬｏｗ波形と同期してＬｏｗ波形となるクロック信号等であっても良い。つまり、配線８の信号電位が配線３の信号電位以下であれば良い。これにより、配線３から配線８に電流は流れず、波形のなまりや消費電流の増加が起こらない。
　図４（ａ）に示す回路では、配線３上にマイナスの静電気が入力されると、保護用ダイオード２２を介してＶＳＳ配線８から配線３に向かって電流が流れる。このため、回路内ダイオード２のゲート電極Ｇ２にマイナスの静電気が流れ込んで第２電極Ｓ２から第１電極Ｄ２に向かって大電流が流れることを抑制できる。
　この例でも、配線３に、保護用ダイオード２２と電流の流れる方向が逆になるように配置された他の保護用ダイオードが設けられていない。しかしながら、配線３から回路内ダイオード２のゲート電極Ｇ２にマイナスの静電気が入っても、回路内ダイオード２の第２電極Ｓ２と第１電極Ｄ２との間には電流が流れないので、そのような他の保護用ダイオードを設けなくても、回路内ダイオード２をＥＳＤによる劣化から適切に保護することができる。
　図４（ａ）では、保護用ダイオード２０はＰチャネル型であるが、代わりに、図４（ｃ）に示すように、Ｎチャネル型の保護用ダイオード２０を用いてもよい。
　このように、保護しようとする回路内ダイオード１の導電型がＮ型の場合（図３）、保護用ダイオード２０、２２は、回路内ダイオード１のゲート電極Ｇ１および第１電極Ｓ１にプラス電荷がチャージされることを抑制するようなバイアス方向を有するように配置されていればよい。すなわち、回路内ダイオード１のゲート電極Ｇ１または第１電極Ｓ１に接続された配線３上にプラスの電荷がチャージされたときに、保護用ダイオード２０を介して配線３からから他の配線９にプラスの電荷を逃がすように配置されていればよい。また、保護しようとする回路内ダイオード２の導電型がＰ型の場合には（図４）、保護用ダイオード２０、２２は、回路内ダイオード２のゲート電極Ｇ２および第１電極Ｄ２にマイナス電荷がチャージされることを抑制するようなバイアス方向を有するように配置されていればよい。すなわち、回路内ダイオード２のゲート電極Ｇ２または第１電極Ｄ２に接続された配線３上にマイナスの電荷がチャージされたときに、保護用ダイオード２２を介して配線３から他の配線８にプラスの電荷を逃がすように配置されていればよい。
　本実施形態によると、回路内素子のうち静電気の影響を大きく受ける３端子型ダイオード１、２に対して保護回路を形成するので、必要以上に回路規模を増大させることなく、効率的にＥＳＤ対策を行うことができる。
　また、本実施形態における保護回路は、保護用ダイオード２０、２２と電流の流れる方向が逆になるように配置された他の保護用ダイオードを含んでいない。これにより、例えば従来の保護回路（図３５～図３７）と比べて、保護用ダイオードの数を１／２に低減できるので、回路内ダイオード１、２をＥＳＤから適切に保護しつつ、より効果的に回路規模を縮小することが可能になる。
　本実施形態における保護用ダイオード２０、２２は、回路内ダイオード１、２に規定以上の電圧が印加された場合に、回路内ダイオード１、２がオン状態になる前に、保護用ダイオード２０、２２がオン状態となって放電するように配置されていればよく、その形成位置は特に限定されない。また、本実施形態における回路内ダイオード１、２のゲート電極Ｇ１、Ｇ２および第１電極Ｓ１、Ｄ２は、配線３によって入出力部と直接接続されていなくてもよい。例えば入出力部と回路内ダイオード１、２との間にトランジスタなどの他の回路内素子が設けられていてもよい。
　保護用ダイオード２０、２２は、配線３において、回路内ダイオード１、２にできるだけ近い位置に設けられることが好ましい。従来の保護回路は、回路の入出力部に設けられていたため、保護回路から回路内の保護しようとする素子までの配線が長く、その配線がアンテナとなって静電気を引き寄せる結果、保護したい素子に静電気が入る可能性があった。これに対し、保護しようとする素子（回路内ダイオード１、２）の近傍に保護回路を設置すると、回路の入出力部から回路内に静電気が入ってくるときのみでなく、例えば製造工程中に回路内部で静電気が発生し、配線３から静電気が入力されたときにも、静電気による回路内ダイオード１、２の特性劣化を防止できる。
　本実施形態における保護用ダイオード２０、２２は、上記の所定のバイアス方向を有するように配置されたダイオードであればよく、３端子型の薄膜ダイオードに限定されない。ただし、保護用ダイオード２０、２２が３端子型の薄膜ダイオードであれば、回路内ダイオード１、２と同一の半導体膜を用いて形成できるので、製造プロセスの観点から有利である。その場合、回路内ダイオード１、２の導電型と保護用ダイオード２０、２２の導電型とが等しいことが好ましい。
　本実施形態における回路は、回路内ダイオード１、２の他に薄膜トランジスタを含んでいることが好ましい。これにより、同一の半導体膜を用いて、薄膜トランジスタ、保護用ダイオードおよび回路内ダイオードを作製できるので好ましい。このとき、これらの素子が全て３端子型であれば、共通の製造工程を利用して作製できるのでさらに好ましい。回路内の薄膜トランジスタ（回路内トランジスタ）には保護回路が形成されていなくてもよい。３端子型の薄膜トランジスタは、薄膜ダイオードに比べて、ＥＳＤによって劣化しにくいからである。また、薄膜トランジスタを保護する保護回路を形成しないことにより、回路規模をさらに効果的に縮小できる。
　（第１実施形態）
　本発明による半導体装置の第１実施形態を説明する。本実施形態の半導体装置は、３端子型の薄膜ダイオード（回路内ダイオード）と、その薄膜ダイオードを保護するためのＥＳＤ保護回路とを含む回路を備える。なお、本実施形態の半導体装置は、上記のような回路を備えていればよく、シフトレジスタなどの回路、そのような回路を含むアクティブマトリクス基板、表示装置などを広く含む。
　以下、図面を参照しながら、本実施形態における回路の実施例を説明する。
　図５～図１８は、それぞれ、実施例１～１４の回路の一部を示す構成図である。これらの実施例では、回路内ダイオード１および保護用ダイオード２０はいずれもＮチャネル型の３端子型薄膜ダイオードである。なお、簡単のため、これらの図における同様の構成要素には同一の参照符号を付して説明を省略する。
＜実施例１～３＞
　図５に示す実施例１の回路は、回路内ダイオード１と、保護用ダイオード２０を含む保護回路とを有している。保護用ダイオード２０の第１電極およびゲート電極は、回路内ダイオード１のゲート電極に接続された配線３に接続され、保護用ダイオード２０の第２電極は、ＶＤＤ配線に接続されている。また、保護用ダイオード２０の第１電極およびゲート電極の配線３に対する接続部を３ａ、３ｂとすると、接続部３ａおよび接続部３ｂの間で、回路内ダイオード１の第１電極が配線３と接続されている。回路内ダイオード１の第１電極の配線３に対する接続部を３ｃとする。
　実施例１では、配線３にプラス電荷が入力されると、図示するように、保護用ダイオード２０を介して、配線３からＶＤＤ配線へ電流が流れる。このため、回路内ダイオード１に流れ込む電流の量を大幅に低減できる。
　なお、配線３から入ったプラス電荷が回路内ダイオード１のゲート電極に入る前に、保護用ダイオード２０の第１電極に達すればよく、配線３と、保護用ダイオード２０の第１電極、保護用ダイオード２０のゲート電極および回路内ダイオード１の第１電極との接続部３ａ、３ｂ、３ｃの順序は特に問わない。
　接続部３ａ、３ｂ、３ｃの順序の異なる回路の例を図６および図７に示す。例えば図６に示す実施例２のように、配線３と回路内ダイオード１の第１電極との接続部３ｃと、回路内ダイオード１のゲート電極との間で、保護用ダイオード２０のゲート電極および第１電極が配線３に接続されていてもよい（３ａ、３ｂ）。また、図７に示す実施例３のように、配線３と保護用ダイオード２０との接続部３ａ、３ｂよりも回路内ダイオード１のゲート電極側に、回路内ダイオード１の第１電極と配線３との接続部３ｃが配置されていてもよい。
＜実施例４、５＞
　図８に示す実施例４では、回路内ダイオード１の第１電極と配線３とが配線４によって接続されており、この配線４に対して、保護用ダイオード２０の第１電極およびゲート電極が接続されている。このように、保護用ダイオード２０の第１電極およびゲート電極は、配線３の代わりに、回路内ダイオード１の第１電極と配線３と接続するための配線４に接続されてもよい。実施例４の回路でも、配線３にプラス電荷が入力されると、配線４から保護用ダイオード２０を介してＶＤＤ配線へ電流が流れるので、回路内ダイオード１に流れ込む電流の量を大幅に低減できる。
　また、図９に示す実施例５では、保護用ダイオード２０のゲート電極が配線４に接続され、保護用ダイオード２０の第１電極が配線３に接続されている。この場合でも、矢印で示すように、配線３に入ったプラス電荷を配線３からＶＤＤ配線に流すことができる。
　実施例４および５からわかるように、保護用ダイオード２０の第１電極およびゲート電極は、配線３または配線４の何れかに接続されていれば、回路内ダイオード１のゲート電極と電気的に接続されるので、実施例１～３と同様の効果が得られる。
＜実施例６～１２＞
　図１０に示す実施例６の回路は、回路内ダイオード１－ｇと、回路内ダイオード１－ｇを保護するための保護回路とを含んでいる。回路内ダイオード１－ｇのゲート電極は、２つの配線３、３’に接続されている。このように、２以上の配線に接続されたゲート電極を有する構造を「ゲート電極枝分かれ構造」と称する。保護回路は、配線３’から入ってくる静電気から回路内ダイオード１－ｇを保護するための保護用ダイオード２０ａと、配線３から入ってくる静電気から回路内ダイオード１－ｇを保護するための保護用ダイオード２０ｂとを含む少なくとも２つの保護用ダイオードを有している。
　実施例６では、配線３’にプラス電荷が入力されると、配線３’から配線３を経て、保護用ダイオード２０ａによってＶＤＤ配線に電流が流れる。一方、配線３にプラス電荷が入力されると、図５～図９を参照しながら前述したように、保護用ダイオード２０ｂを介してＶＤＤ配線に電流が流れる。従って、回路内ダイオード１－ｇのゲート電極に接続された何れの配線３、３’から静電気が入っても、回路内ダイオード１－ｇを保護することができる。
　実施例７～１１（図１１～図１５）は、ゲート電極枝分かれ構造を有する回路内ダイオード１－ｇを含む他の回路である。実施例７～１１では、保護用ダイオード２０ａ、２０ｂの第１電極およびゲート電極は、配線３、配線３’、配線４（回路内ダイオード１の第１電極と配線３と接続するための配線）の何れかに接続されている。これらの実施例でも、実施例６と同様の効果が得られる。
　なお、回路内ダイオード１－ｇのゲート電極は３以上の配線に接続されてもよい。その場合、回路内ダイオード１－ｇをより確実に保護するためには、接続される配線の数と同じ数の保護用ダイオードを設けることが好ましい。
　ただし、実施例１２に示すように、ゲート電極枝分かれ構造を有する回路内ダイオード１－ｇを、１個の保護用ダイオード２０によって確実に保護できる場合もある。
　図１６に示す実施例１２の回路では、配線３と配線４との接続部（「分岐点」と呼ぶ。）から保護用ダイオード２０までの配線長Ｌ３３が、分岐点から回路内ダイオード１－ｇの第１電極までの配線長Ｌ３５よりも小さい。このような場合、分岐点から保護用ダイオード２０までの抵抗が、分岐点から回路内ダイオード１－ｇの第１電極までの抵抗よりも小さくなるので、配線３’からプラスの静電気が入力されても、電流３１が回路内ダイオード１の第１電極に到達する前に、保護用ダイオード２０によって放電される。このため、保護用ダイオードを追加することなく、回路内ダイオード１の静電気による破壊を防止できる。
＜実施例１３、１４＞
　図１７に示す実施例１３の回路は、回路内ダイオード１－ｓと、回路内ダイオード１－ｓを保護するための保護回路とを含んでいる。回路内ダイオード１－ｓの第１電極は、２つの配線４、４’に接続されている。配線４は、回路内ダイオード１－ｓのゲート電極に接続された配線３に接続されている。このように、２以上の配線に接続された第１電極を有する構造を「第１電極枝分かれ構造」と称する。保護回路は、配線４’から入ってくる静電気から回路内ダイオード１－ｓを保護するための保護用ダイオード２０ａと、配線３から入ってくる静電気から回路内ダイオード１－ｓを保護するための保護用ダイオード２０ｂとを含む少なくとも２つの保護用ダイオードを有している。ここでは、保護用ダイオード２０ａの第１電極およびゲート電極は、配線４’に接続されている。また、保護用ダイオード２０ｂの第１電極およびゲート電極は、配線３または配線４に接続されている。
　実施例１３では、配線４’にプラス電荷が入力されると、保護用ダイオード２０ａによって配線４’からＶＤＤ配線に電流が流れる。一方、配線３からプラス電荷が入力されると、保護用ダイオード２０ｂを介して配線４からＶＤＤ配線に電流が流れる。従って、回路内ダイオード１－ｓの第１電極に接続された何れの配線３、４、４’から静電気が入っても、回路内ダイオード１－ｓを保護することができる。
　図１８に示す実施例１４は、第１電極枝分かれ構造を有する回路内ダイオード１－ｓを含む他の回路である。実施例１４は、保護用ダイオード２０ａの第１電極が配線４’に接続され、ゲート電極が配線４に接続されている点で実施例１３と異なっている。この場合でも、配線４’から入力されるプラス電荷を保護用ダイオード２０ａによって逃がすことができるので、実施例１３と同様の効果が得られる。
＜実施例１５＞
　実施例１５の回路は、回路内ダイオードおよび保護用ダイオードをＰチャネル型に変更したこと以外は、図５に示す実施例１の回路と同様の構成を有している。
　図１９に示す実施例１５の回路は、Ｐチャネル型の回路内ダイオード２と、回路内ダイオード２を保護するための保護用ダイオード２２を含む保護回路とを備えている。ここでは、保護用ダイオード２２も、Ｐチャネル型の３端子型ダイオードである。保護用ダイオード２２の第１電極およびゲート電極は配線３に接続されている。保護用ダイオード２２の第１電極およびゲート電極の配線３に対する接続部を３ａ、３ｂとすると、接続部３ａおよび接続部３ｂの間で、回路内ダイオード２の第１電極が配線３と接続部３ｃで接続されている。保護用ダイオード２２の第２電極はＶＳＳ配線に接続されている。
　実施例１５では、配線３にマイナスの静電気が入力されると、図示するように、保護用ダイオード２２を介して、ＶＳＳ配線から配線３へ電流が流れる。このため、回路内ダイオード２の第１および第２電極間を流れる電流の量を大幅に低減できる。
　なお、図示しないが、図６～図１８に示す実施例２～１４においても、回路内ダイオードおよび保護用ダイオードの導電型をＰ型に変更することができる。
＜３端子型ダイオードの構成＞
　ここで、回路内ダイオードまたは保護用ダイオードとして用いられる３端子型のダイオードの構成を、Ｎチャネル型ダイオードを例に説明する。
　図２０は、３端子型のダイオードを例示する模式的な断面図である。ダイオード（Ｎチャネル型ダイオード）５００は、ゲート電極５３０と、ゲート電極５３０の上にゲート絶縁膜５３２を介して形成された半導体層５３４と、半導体層５３４の両端にそれぞれ電気的に接続された第１電極（ソース電極）５３６および第２電極（ドレイン電極）５３８とを有している。半導体層５３４と、第１および第２電極５３６、５３８との間にはそれぞれコンタクト層５４０が形成されている。第１電極５３６はゲート電極５３０とコンタクトホール５４２内で接続されている。半導体層５３４のうち２つの電極５３６、５３８に挟まれた部分（チャネル部）５４４はゲート電極５３０と重なっている。ダイオード５００では、第１電極５３６から半導体層５３４のチャネル部５４４を介して第２電極５３８に電流が流れる。
　半導体層５３４は、特に限定されないが、アモルファスシリコン層、多結晶シリコン層、微結晶シリコン層、金属酸化物半導体層（例えばＩＧＺＯ層）などであってもよい。微結晶シリコン層は、例えば複数の柱状の微結晶粒とアモルファス相からなる結晶粒界とを有する層である。微結晶シリコン層に占めるアモルファス相の体積率は例えば５～４０％である。また、ラマン散乱スペクトル分析によるアモルファス相のピーク高さは、微結晶部分のピーク高さの１／３～１／１０倍である。また、金属酸化物半導体層は、例えばＺｎ－Ｏ系半導体（ＺｎＯ）、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体（ＩＧＺＯ）、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ）、またはＺｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）などを含む層であってもよい。
　ダイオード５００を図５に示す保護用ダイオード２０として用いる場合には、ダイオード５００の第１電極（アノード側）５３６を配線３に接続し、第２電極（カソード側）５３８をＶＤＤ配線に接続すればよい。
　なお、本実施形態の回路に含まれる保護用ダイオードは、所定のバイアス方向を有するように配置されたダイオードであればよく、３端子型ダイオードに限定されない。また、上記の実施例１～１５では、保護用ダイオード２０、２２の導電型は、回路内ダイオード１、２の導電型と同じであるが、これらの導電型は異なっていてもよい。
　本実施形態は、回路内素子として、薄膜トランジスタおよび薄膜ダイオードを含む回路に好適に適用される。本実施形態における３端子型の回路内ダイオード１、２は、薄膜トランジスタと共通の工程を利用して作製されるので、製造工程を簡略化できるからである。特に、保護用ダイオード２０としても３端子型ダイオードを形成する場合には、製造工程をさらに簡略化できる。
　より好ましくは、本実施形態は単チャネル構成の回路に適用される。単チャネル構成の回路とは、回路に含まれる複数の薄膜トランジスタおよび薄膜ダイオードが何れも同一の導電型を有する、すなわち何れもＮ型であるか、あるいは、何れもＰ型である回路をいう。
　（第２実施形態）
　以下、図面を参照しながら、本発明による半導体装置の第２実施形態を説明する。本実施形態の半導体装置はシフトレジスタである。本実施形態のシフトレジスタは、例えば表示装置のアクティブマトリクス基板に設けられる。
　まず、アクティブマトリクス基板の構造を説明する。図２１（ａ）は、液晶表示パネルのアクティブマトリクス基板６０１の模式的な平面図であり、図２１（ｂ）は、１つの画素の模式的な構造を示している。
　アクティブマトリクス基板６０１には、ゲートドライバー６１０と、ソースドライバー６２０とが一体に形成されている。液晶表示パネル６００の表示領域には複数の画素が形成されており、画素に対応するアクティブマトリクス基板６０１の領域を参照符号６３２で示している。なお、ソースドライバー６２０はアクティブマトリクス基板６０１に一体に形成する必要は無い。別途作製されたソースドライバーＩＣ等を公知の方法で実装しても良い。
　図２１（ｂ）に示すように、アクティブマトリクス基板６０１は、液晶表示パネル６００の１つの画素に対応する画素電極６０１Ｐを有している。画素電極６０１Ｐは画素用ＴＦＴ６０１Ｔを介して、ソースバスライン６０１Ｓに接続されている。ＴＦＴ６０１Ｔのゲート電極はゲートバスライン６０１Ｇに接続されている。また、画素は、画素補助容量を有していても良い（図示せず。）。
　ゲートバスライン６０１Ｇには、ゲートドライバー６１０の出力が接続されており、線順次に走査される。ソースバスライン６０１Ｓには、ソースドライバー６２０の出力が接続されており、表示信号電圧（階調電圧）が供給される。
　図示しないが、ゲートドライバー６１０は、シフトレジスタを含んでいる。シフトレジスタはアクティブマトリクス基板６０１を構成するガラス基板などの絶縁性の基板に支持されている。本実施形態のシフトレジスタはＴＦＴおよびＴＦＤを含んでいる。これらのＴＦＴおよびＴＦＤは、アクティブマトリクス基板６０１の表示領域に形成される画素用ＴＦＴ６０１Ｔと同じプロセスを利用して形成された３端子型である。
　図２２は、本実施形態のシフトレジスタを例示する構成図である。シフトレジスタ５０は、複数の段（ステージ）を有している。ここでは、第１段、ｎ－１段およびｎ段の３つだけを模式的に示している。これらの複数の段は、実質的に同一の構造を有し、カスケード接続されている。シフトレジスタ５０の各段からの出力Ｇｏｕｔは、液晶表示パネルの各ゲートバスラインに与えられる。
　シフトレジスタ５０の１段目は、Ｓ信号入力ライン５２によって外部接続パッド５１に接続されている。これにより、外部接続パッド５１から第１段にＳ信号が入力される。第２段以降の段（例えば第ｎ段）では、前段の出力信号Ｇｏｕｔ（Ｇｏｕｔ（ｎ－１））がＳ信号（Ｇｏｕｔ（ｎ－１）　Ｓ）として入力される。
　図２２に示すように、シフトレジスタ５０の各段は、Ｓ信号入力ライン５２に接続された３端子型のダイオードＭＭと、出力信号Ｇｏｕｔを出力する第１トランジスタＭＧと、それぞれのソース領域またはドレイン領域が第１トランジスタＭＧのゲート電極に電気的に接続された複数の第２トランジスタ（ＭＮ、ＭＫ、ＭＨ）とを有している。第１トランジスタＭＧは、いわゆるプルアップトランジスタであり、第１トランジスタＭＧのゲート電極に接続された配線をｎｅｔＡという。ダイオードＭＭのゲート電極および第１電極はＳ信号入力ライン５２に接続されており、第２電極はｎｅｔＡに接続されている。本実施形態では、これらのダイオードおよびトランジスタの導電型は何れもＮ型である。
　Ｓ信号入力ライン５２には、ダイオードＭＭを保護するための保護回路５３が設けられている。保護回路５３は、ダイオードＭＭの近傍に配置されている。保護回路５３は、アノード側の電極がＳ信号入力ライン５２に接続され、カソード側の電極がＶＤＤ配線に接続された保護用ダイオードを有している。本実施形態における保護用ダイオードの構成は、図２０を参照しながら前述した構成を有するＮチャネル型ダイオードである。また、図５～図９を参照しながら前述したように、Ｓ信号入力ライン５２からＶＤＤ配線に電流が流れるように配置されている。
　各段からゲートバスラインに対して出力信号Ｇｏｕｔが出力されるのは画素書き込み時間のみである。１つの段に注目すると、１フレーム期間（全てのゲートバスラインが順次選択され、再び当該ゲートバスラインが選択されるまでの期間）の中で大部分の時間に亘ってＧｏｕｔの電位はＶＳＳに固定されるように構成されている。
　Ｓ信号（外部接続パッド５１からの信号Ｓまたは前段からの信号Ｇｏｕｔ（ｎ－１）　Ｓ）は、Ｓ信号入力ライン５２からダイオードＭＭを介してｎｅｔＡに送られ、ｎｅｔＡをプリチャージする。このとき、ｎｅｔＡにソースまたはドレインが繋がるトランジスタＭＮ、ＭＫおよびＭＨはオフである。
　次に、クロック信号ＣＫがＨｉｇｈのとき、ｎｅｔＡをプルアップする。このときに、出力信号Ｇｏｕｔ（ｎ）がゲートバスラインに出力され、このゲートバスラインに接続されている画素用ＴＦＴがオン状態となり、画素電極にソースバスラインから表示信号電圧が供給される。即ち、画素電極と対向電極（不図示）と、これらの間の液晶層（不図示）によって構成される液晶容量が充電される。
　その後、リセット信号Ｒ（次段の出力信号Ｇｏｕｔ（ｎ＋１））によって、ｎｅｔＡとＧｏｕｔの電位をＶＳＳにプルダウンする。
　ここで、容量ＣＡＰ１は、ｎｅｔＡの電位を保ち、出力を補助する。トランジスタＭＪは、リセット信号Ｒに応じて、出力信号Ｇｏｕｔの電位をＬｏｗにする。トランジスタＭＬは、クロック信号ＣＫＢに応じて出力信号Ｇｏｕｔの電位をＬｏｗにする。クリア信号ＣＬＲは１フレーム（垂直走査期間）に１度、垂直帰線期間（シフトレジスタの最終段が出力してから、最初の段が出力するまでの間）に、シフトレジスタの全ての段に供給され、全ての段のｎｅｔＡをＬｏｗにする。なお、クリア信号ＣＬＲはシフトレジスタの最終段のリセット信号の役目も兼ねる。
　本実施形態のシフトレジスタは、入力部および各段の出力部に保護回路をさらに備えても良い。
　図２３は、本実施形態のシフトレジスタの他の構成を示す図である。簡単のため、図２２と同様の構成要素には同じ参照符号を付し、説明を省略する。
　シフトレジスタ６０は、保護回路５３に加えて、外部接続パッド５１の近傍に設けられた保護回路６１と、各段のゲートバスラインに設けられた保護回路６３とを有している。その他の構成は、図２２に示すシフトレジスタ５０と同様である。
　保護回路６１、６３は、何れも、バイアス方向の異なる２つの保護用ダイオードＤ１、Ｄ２を含んでいる。従って、外部接続パッド５１からＳ信号入力ライン５２にプラスの電荷が入力されると、保護回路６１のダイオードＤ１に電流が流れて、プラスの電荷をＶＤＤ配線に逃がす。一方、外部接続パッド５１からマイナスの電荷が入力されると、保護回路６１のダイオードＤ２に電流が流れて、マイナスの電荷をＶＳＳ配線に逃がす。同様に、画素領域側からゲートバスラインにプラスの電荷が入力されると、保護回路６３のダイオードＤ１に電流が流れ、マイナスの電荷が入力されると、保護回路６３のダイオードＤ２に電流が流れるので、それらの電荷をＶＤＤ配線またはＶＳＳ配線に逃がすことができる。
　図２２および図２３に示すシフトレジスタ５０、６０は、ダイオードＭＭをＥＳＤから保護するための保護回路５３を備えているので、以下のような利点を有する。
　比較のため、入出力部のみに保護回路６１、６３が設けられたシフトレジスタ７０を図２４に示す。シフトレジスタ７０は、ダイオードＭＭを保護するための保護回路５３を有していない点以外は、図２３に示すシフトレジスタ６０と同様の構成を有している。
　シフトレジスタ７０では、保護回路６１は、外部接続パッド５１からＳ信号入力ライン５２に入力される静電気から、シフトレジスタ７０の第１段に含まれる回路内素子を保護することができる。同様に、例えば第ｎ－１段のゲートバスラインに設けられた保護回路６３は、外部（画素領域側）からそのゲートバスラインに入力される静電気から、シフトレジスタ７０の後段（第ｎ段）に含まれる回路内素子を保護することができる。しかしながら、保護回路６１、６３から保護しようとする回路内素子（例えばダイオードＭＭ、トランジスタＭＮ）までの配線が長いために、この配線がアンテナとなって静電気を引き寄せる結果（矢印７１、７２）、保護しようとする回路内素子に大電流が流れる可能性がある。なお、製品完成後では、外部入出力端子からの静電気が問題となるが、製造工程中では、エッチングなどの配線形成時などに上記のように回路内の配線に静電気が発生する可能性がある。
　特に、図１および図２を参照しながら説明したように、回路内素子のなかでも３端子型のダイオードＭＭは特性劣化や破壊を生じやすいと考えられる。本発明者は、シフトトランジスタ７０におけるダイオードＭＭおよびトランジスタＭＮの特性の変化を調べたので、以下に説明する。
　図２５（ａ）および（ｂ）は、図２４に示すシフトレジスタ７０の第６９～７８段（ＬＩＮＥ６９～ＬＩＮＥ７８）におけるダイオードＭＭおよびトランジスタＭＨの電圧（Ｖｇ）－電流（Ｉｄ）特性を示す図である。なお、両者をＴＦＴ特性として比較するため、ダイオードについては、３端子測定ができるように各々の電極を分離した後、測定を行っている。ドレイン電圧Ｖｄを１０Ｖとする。
　図２５（ａ）からわかるように、測定したダイオードＭＭのうち３つのダイオードＭＭでは、特性が大幅に劣化していることが確認された。なお、特性劣化がみられなかったダイオードＭＭの閾値Ｖｔｈの平均は３．５５Ｖ、閾値の変動幅Ｖｔｈ（３σ）は０．３２Ｖであった。３つのダイオードＭＭの劣化は、保護回路６１、６３と保護しようとするダイオードＭＭとを接続する配線に静電気が発生して、ダイオードＭＭに大電流が流れたためと考えられる。この結果から、保護回路６１、６３によってダイオードＭＭを確実に保護することは困難であることがわかる。
　これに対し、図２５（ｂ）に示すように、測定したトランジスタＭＮでは何れも特性の劣化がみられなかった。トランジスタＭＮの閾値Ｖｔｈの平均は３．７８Ｖ、閾値の変動幅Ｖｔｈ（３σ）は０．３８Ｖであった。この結果から、ＣＬＲ信号を入力するためのラインに外部から静電気が入った場合でも、トランジスタＭＮは破壊され難いことが確認された。
　一方、本実施形態のシフトレジスタ５０、６０によると、ダイオードＭＭを保護するための保護回路５３が、入出力部の保護回路６１、６３よりもダイオードＭＭに近い位置に設けられている。このように、保護回路５３の保護用ダイオードとダイオードＭＭとの間の配線長が、外部接続パッド５１などの入出力部と保護回路５３の保護用ダイオードとの間の配線長（例えば１０ｍｍ）よりも十分に小さいことが好ましい（例えば１ｍｍ以下）。これにより、保護回路５３とダイオードＭＭとの間の配線に静電気が入る可能性は極めて小さくなり、製品完成後のみでなく製造工程中においても、より確実にダイオードＭＭを静電気から保護することができる。なお、図示する例では、ダイオードＭＭの第１電極とＳ信号入力ライン５２との接続部を挟むように、保護用ダイオードの第１電極およびゲート電極からの配線がＳ信号入力ライン５２に接続されており、保護回路５３とダイオードＭＭとの間の配線長は略ゼロである。
　このように、本実施形態における保護回路５３は、従来のように回路の入出力部に配置される必要はなく、保護しようとするダイオードにより近い位置に形成されることが好ましい。従って、入出力部からの配線に直接接続されていなくてもよいし、入出力部と保護回路５３との間に、他の回路内素子が設けられていてもよい。
　本実施形態のシフトレジスタの構成は図２２、図２３に示す構成に限定されない。本実施形態は、薄膜ダイオードを回路内素子として含む種々のシフトレジスタに適用され得る。
　図２６は、本実施形態の他のシフトレジスタ８０を説明するための図である。シフトレジスタ８０は複数の段からなり、各段は、図２６に示すような構成を有している。
　シフトレジスタ８０の各段は、Ｓ信号入力ライン８４と配線ＮｅｔＡとの間に配置されたダイオード８１と、ダイオード８１を保護するための保護回路８３とを有している。ダイオード８１のゲート電極および第１電極はＳ信号入力ライン８４に接続され、第２電極は配線ＮｅｔＡに接続されている。保護回路８３は、アノード側の電極がＳ信号入力ライン８４に接続され、カソード側の電極がＶＤＤ配線に接続された保護用ダイオードを含んでいる。また、第１トランジスタＭ５と、ＣＫ信号入力ラインに接続されたトランジスタＭ２とは、それぞれ、ＶＤＤ配線に接続されている。
　このような構成によると、図２２、図２３を参照しながら前述した効果に加えて、次のようなメリットがある。
　図２２および図２３に示す構成では、保護回路５３を設けるために、シフトレジスタの回路内素子と接続されていないＶＤＤ配線を引き回してくる必要があり、回路規模が大きくなるおそれがある。これに対し、図２６の構成によると、シフトレジスタの各段において、少なくとも１つの回路内素子がＶＤＤ配線に接続されているので、保護回路８３を設置する目的でＶＤＤ配線を引き回してくる必要がなく、回路規模の増大をより効果的に抑えることができる。
　上述したシフトレジスタ５０、６０、８０における第２トランジスタは、何れもシングルチャネル構造を有するが、代わりにマルチチャネル構造（例えばデュアルチャネル構造）を有していてもよい。特に、第２トランジスタを微結晶シリコン膜を用いて形成する場合には、これらのトランジスタはマルチチャネル構造を有することが好ましい。この理由を以下に説明する。
　ｎｅｔＡをプルアップすると、ｎｅｔＡにソースまたはドレインが繋がる第２トランジスタ（オフ状態にある）のソース・ドレイン間に大きな電圧（Ｖｄｓ）がかかる。このときプルアップされているｎｅｔＡの電圧が、ｎｅｔＡにソースまたはドレインが繋がる第２トランジスタのリーク電流により、本来のクロック信号ＣＫ（Ｌｏｗ）により立ち下がる前に、低下する。ｎｅｔＡの電圧が低下することによって、出力信号ＧｏｕｔがＨｉｇｈにならない、または出力信号Ｇｏｕｔの波形がなまり、画素電極に十分な電圧を供給することができず、表示品位が低下する。
　シングルチャネル構造の微結晶シリコンＴＦＴを用いてシフトレジスタを構成すると、これらのＴＦＴのリーク電流は比較的大きいので、リーク電流に起因して、上記のような不良が発生する可能性が高くなる。これに対し、マルチチャネル構造の微結晶シリコンＴＦＴのサブスレッショルド領域のリーク電流は、シングルチャネル構造を有する微結晶シリコンＴＦＴよりも小さいので、ｎｅｔＡおよび出力信号Ｇｏｕｔの波形のなまりを抑制できる。なお、複数の第２トランジスタの内の少なくとも１つのＴＦＴにデュアルチャネル構造を導入すれば、そのトランジスタについてはリーク電流を低減できる。
　（第３実施形態）
　以下、図面を参照しながら、本発明による半導体装置の第３実施形態を説明する。ここでは、図２７～図３２を参照しながら、本発明における保護回路をシフトレジススタ以外の回路に適用する例を説明する。本実施形態における保護回路の構成および配置（バイアス方向）は、第１および第２実施形態で前述した構成および配置と同様である。なお、一部の図では、保護回路を形成する位置のみを示し、保護回路の構成を省略している。
　図２７はゲートオン電圧発生回路９０を例示する図である。この例では、従来のゲートオン電圧発生回路（例えば特開平８－２６２４０７号公報に開示されている。）に、回路内ダイオード９１を保護するための保護回路９３が設けられている。
　図２８はゲートオフ電圧発生回路１００を例示する図である。この例では、従来のゲートオフ電圧発生回路（例えば特開平８－２６２４０７号公報に開示されている。）に、回路内ダイオード１０１を保護するための保護回路１０３が設けられている。
　図２９は画面消し回路１１０を例示する図である。この例では、従来の画面消し回路（例えば特開平９－１２７４８６号公報に開示されている。）に、回路内ダイオード１１１を保護するための保護回路１１３が設けられている。
　図３０はオフ電圧発生回路１２０を例示する図である。この例では、従来のオフ電圧発生回路（例えば特開平９－２２２５９１号公報に開示されている。）に、回路内ダイオード１２１を保護するための保護回路１２３Ａ、１２３Ｂが設けられている。ここでは、回路内ダイオード１２１の入力側および出力側に、それぞれ、保護回路１２３Ａ、１２３Ｂが配置されているが、保護回路は、回路内ダイオード１２１の入力側および出力側の何れか一方のみに設けられていてもよい。
　図３１は入力信号補正回路１３０を例示する図である。この例では、従来の入力信号補正回路（例えば特開２００７－８２２３９１号公報に開示されている。）に、回路内ダイオード１３１を保護するための保護回路１３３が設けられている。
　図３２はレベルシフト回路１４０を例示する図である。この例では、従来のレベルシフト回路（例えば特開２００８－２２５３９号公報に開示されている。）に、回路内ダイオード１４１を保護するための保護回路１４３が設けられている。
　このように、本実施形態の保護回路は、回路内ダイオードを含む種々の回路に適用され、前述の実施形態と同様の効果が得られる。また、図２７～図３２に示す例のように、回路内ダイオードのみでなく、ＶＤＤ配線を含む回路に好適に適用される。保護回路を形成する目的のためにＶＤＤ配線を引き回す必要がないので、回路規模を拡大することなく、保護回路を形成できるからである。
　なお、本発明における保護用ダイオードは、回路内ダイオードを保護する保護回路に含まれるダイオードを指し、保護用ダイオードを保護するためのダイオードを含まない。保護用ダイオードを保護するためのダイオードは、例えば特開平３－２０６６６６号公報に開示されている。
　図３３（ａ）は、特開平３－２０６６６６号公報に開示された回路３００を示す図であり、図３２（ｂ）は、回路３００の一部を拡大した図である。回路３００は、薄膜トランジスタ１０を保護するための寄生ダイオード３０４、３０５、３０６を有している。また、寄生ダイオード３０５、３０６を保護するための保護用ダイオード３０８、３０９が、それぞれ、保護用ダイオード３０５、３０６と並列に接続されている。
　回路３００では、保護用ダイオード３０８、３０９は、回路内ダイオード（回路の主構成要素となるダイオード）ではなく、保護用ダイオード（寄生ダイオード）３０５、３０６を保護するものである。また、保護用ダイオード３０８と寄生ダイオード３０５とは並列に接続されているため、例えば寄生ダイオード３０５に電圧がかかってオン状態となると、保護用ダイオード３０８もオン状態となり、電流が流れる。このように、寄生ダイオード３０５および保護用ダイオード３０８は同時にオン状態となり、出力電流は何れも同じ配線（ＶＣＣ配線）に流れる。回路３００では、寄生ダイオード３０５は回路の主構成要素ではないので、寄生ダイオード３０５および保護用ダイオード３０８が共通の配線に接続されていても問題はない。なお、寄生ダイオード３０５が回路内ダイオードであると仮定すると、保護用ダイオード３０８によって回路の誤動作が引き起こされる可能性がある。回路内ダイオードと保護用ダイオードとが並列に接続されているので、回路内ダイオードのみをオン状態とすることができず、回路内ダイオードおよび保護用ダイオードの出力電流が何れも共通の出力ラインに流れるからである。
　これに対し、本発明では、保護しようとするダイオードは回路内ダイオードである。図３４に示すように、保護しようとする回路内ダイオード１および保護用ダイオード２０は、それぞれ、別個の出力ラインに接続される。このため、回路内ダイオード１に最適電圧が印加されてオン状態となっても、保護用ダイオード２０はオン状態にならない。従って、保護用ダイオード２０は、回路内ダイオード１の出力ラインの電流値に影響を与えないので、回路を誤動作させることはない。
　本発明は、絶縁基板上に形成された回路を備えた種々の半導体装置に適用できる。例えば、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、フラットパネル型Ｘ線イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などの薄膜トランジスタを備えた装置に広く適用できる。特に、倍速駆動等による表示品位の優れた液晶表示装置、低消費電力の液晶表示装置、またはより大型の液晶表示装置等に適用すると有利である。
　Ｄ１、Ｄ２　　　　保護用ダイオード
　２０　　　　　　　保護用ダイオード（Ｎチャネル型）
　２２　　　　　　　保護用ダイオード（Ｐチャネル型）
　ＭＭ　　　　　　　回路内ダイオード
　１　　　　　　　　回路内ダイオード（Ｎチャネル型）
　２　　　　　　　　回路内ダイオード（Ｐチャネル型）
　３、８、９　　　　配線
　ＭＫ、ＭＨ、ＭＪ、ＭＬ、ＭＮ　　　　薄膜トランジスタ
　５０、６０、７０、８０　　　　　　　シフトレジスタ
　５２　　　　　　　Ｓ信号入力ライン
　５３　　　　　　　保護回路
　６１、６３　　　　保護回路

Claims (12)

  1. 　基板上に形成され、薄膜ダイオードと、保護用ダイオードを含む保護回路とを含む回路を備えた半導体装置であって、
    　前記薄膜ダイオードは、
    　　前記基板上に形成され、第１領域と、第２領域と、前記第１領域および前記第２領域の間に位置するチャネル領域とを有する少なくとも１つの半導体層と、
    　　前記チャネル領域と重なるように配置されたゲート電極と、
    　　前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層と、
    　　前記第１領域上に設けられ、前記第１領域および前記ゲート電極に電気的に接続された第１電極と、
    　　前記第２領域上に設けられ、前記第２領域に電気的に接続された第２電極と
    を備え、
    　（ａ）前記薄膜ダイオードの導電型はＮ型であり、前記保護用ダイオードのアノード側の電極は、前記薄膜ダイオードの前記ゲート電極または前記第１電極に接続された配線に接続されている、または、（ｂ）前記薄膜ダイオードの導電型はＰ型であり、前記保護用ダイオードのカソード側の電極は、前記薄膜ダイオードの前記ゲート電極または前記第１電極に接続された配線に接続されており、
    　前記保護用ダイオードは前記薄膜ダイオードと並列に接続されておらず、
    　前記保護回路は、前記保護用ダイオードと電流の流れる方向が逆になるように前記配線に接続された他のダイオードを有していない半導体装置。
  2. 　前記保護用ダイオードは、
    　　前記基板上に形成され、第１領域と、第２領域と、前記第１領域および前記第２領域の間に位置するチャネル領域とを有する少なくとも１つの半導体層と、
    　　前記チャネル領域と重なるように配置されたゲート電極と、
    　　前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層と、
    　　前記第１領域上に設けられ、前記第１領域および前記ゲート電極に電気的に接続された第１電極と、
    　　前記第２領域上に設けられ、前記第２領域に電気的に接続された第２電極と
    を備える請求項１に記載の半導体装置。
  3. 　前記薄膜ダイオードの半導体層および前記保護用ダイオードの半導体層は、同一の半導体膜から形成されている請求項２に記載の半導体装置。
  4. 　複数の薄膜トランジスタをさらに含み、前記複数の薄膜トランジスタの導電型は前記薄膜ダイオードの導電型と同じであり、前記複数の薄膜トランジスタの半導体層は、前記薄膜ダイオードの半導体層と同一の半導体膜から形成されている請求項１から３のいずれかに記載の半導体装置。
  5. 　前記薄膜トランジスタのゲート電極に接続された配線上には保護回路は設けられていない請求項４に記載の半導体装置。
  6. 　前記回路は、外部から前記回路に信号を入力する入力部または前記回路から外部へ信号を出力する出力部を含んでおり、
    　前記薄膜ダイオードと前記保護用ダイオードとの間の配線長は、前記入力部または前記出力部と前記保護用ダイオードとの間の配線長よりも小さい請求項１から５のいずれかに記載の半導体装置。
  7. 　前記薄膜ダイオードと前記保護用ダイオードとの間の配線長は１ｍｍ以下である請求項６に記載の半導体装置。
  8. 　（ａ）前記薄膜ダイオードの導電型はＮ型であり、前記保護用ダイオードのアノード側の電極は、前記薄膜ダイオードの前記ゲート電極または前記第１電極に接続された配線に接続されており、
    　前記保護用ダイオードの前記アノード側の電極がＨｉｇｈ状態のとき、前記保護用ダイオードのカソード側の電極もＨｉｇｈ状態となる請求項１に記載の半導体装置。
  9. 　（ａ）前記薄膜ダイオードの導電型はＮ型であり、前記保護用ダイオードのアノード側の電極は、前記薄膜ダイオードの前記ゲート電極または前記第１電極に接続された配線に接続されており、
    　前記保護用ダイオードのカソード側の電極がＶＤＤ電源の配線に繋がっている請求項１に記載の半導体装置。
  10. 　（ｂ）前記薄膜ダイオードの導電型はＰ型であり、前記保護用ダイオードのカソード側の電極は、前記薄膜ダイオードの前記ゲート電極または前記第１電極に接続された配線に接続されており、
    　前記保護用ダイオードの前記カソード側の電極がＬｏｗ状態のとき、前記保護用ダイオードのアノード側の電極もＬｏｗ状態となる請求項１に記載の半導体装置。
  11. 　（ｂ）前記薄膜ダイオードの導電型はＰ型であり、前記保護用ダイオードのカソード側の電極は、前記薄膜ダイオードの前記ゲート電極または前記第１電極に接続された配線に接続されており、
    　前記保護用ダイオードのアノード側の電極がＶＳＳ電源の配線に繋がっている請求項１に記載の半導体装置。
  12. 　前記回路はシフトレジスタを含む請求項１から１１のいずれかに記載の半導体装置。
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