JPH09127486A - 画面消し回路、これを有する液晶表示装置およびその駆動方法 - Google Patents
画面消し回路、これを有する液晶表示装置およびその駆動方法Info
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- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
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- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/027—Arrangements or methods related to powering off a display
Abstract
(57)【要約】
【課題】電源の遮断時に画面をきれいに消すことができ
る、薄膜トランジスタ液晶表示装置の画面消し回路、こ
れを有する液晶表示装置およびその駆動方法を提供す
る。 【解決手段】一端が外部電源ＶＤＤに連結されたキャパ
シタＣ１と、アノードがキャパシタＣ１の他の一端と連
結され、カソードがグラウンドＧＮＤに連結されたダイ
オードＤ１と、ゲート端子がダイオードＤ１のアノード
およびキャパシタＣ１の一端と連結され、ソース端子が
グラウンドＧＮＤに連結され、ドレイン端子が薄膜トラ
ンジスタ液晶表示装置の補助容量キャパシタＣｓｔの一
端と連結されたＰＭＯＳトランジスタＭ１からなる。
る、薄膜トランジスタ液晶表示装置の画面消し回路、こ
れを有する液晶表示装置およびその駆動方法を提供す
る。 【解決手段】一端が外部電源ＶＤＤに連結されたキャパ
シタＣ１と、アノードがキャパシタＣ１の他の一端と連
結され、カソードがグラウンドＧＮＤに連結されたダイ
オードＤ１と、ゲート端子がダイオードＤ１のアノード
およびキャパシタＣ１の一端と連結され、ソース端子が
グラウンドＧＮＤに連結され、ドレイン端子が薄膜トラ
ンジスタ液晶表示装置の補助容量キャパシタＣｓｔの一
端と連結されたＰＭＯＳトランジスタＭ１からなる。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタ液
晶表示装置（ＴＦＴ ＬＣＤ）の画面消し回路、これを
有する液晶表示装置およびその駆動方法に係り、より詳
しくは、液晶表示装置に印加される電源が遮断されると
き画面がきれいに消えるようにする画面消し回路、これ
を有する液晶表示装置およびその駆動方法に関する。
晶表示装置（ＴＦＴ ＬＣＤ）の画面消し回路、これを
有する液晶表示装置およびその駆動方法に係り、より詳
しくは、液晶表示装置に印加される電源が遮断されると
き画面がきれいに消えるようにする画面消し回路、これ
を有する液晶表示装置およびその駆動方法に関する。
【０００２】
【従来の技術】以下、添付図面に基づいて従来技術を説
明する。図１は従来に用いたプリビアスゲート（previo
us gate ）設計構造の典型的な薄膜トランジスタ液晶表
示装置の等価回路を示すものであり、図２は薄膜トラン
ジスタ液晶表示装置において薄膜トランジスタの電圧−
電流特性曲線を示すグラフであり、図３は薄膜トランジ
スタ液晶表示装置において薄膜トランジスタをターンオ
ン／オフさせるためのゲート端子の印加駆動波形を示す
ものである。
明する。図１は従来に用いたプリビアスゲート（previo
us gate ）設計構造の典型的な薄膜トランジスタ液晶表
示装置の等価回路を示すものであり、図２は薄膜トラン
ジスタ液晶表示装置において薄膜トランジスタの電圧−
電流特性曲線を示すグラフであり、図３は薄膜トランジ
スタ液晶表示装置において薄膜トランジスタをターンオ
ン／オフさせるためのゲート端子の印加駆動波形を示す
ものである。
【０００３】まず、薄膜トランジスタ液晶表示装置の画
素の各ドットは基本的に一つの薄膜トランジスタと液晶
容量キャパシタＣｌｃとで構成している。図１に示すよ
うに、液晶容量キャパシタＣｌｃは薄膜トランジスタが
ターンオンされたとき、薄膜トランジスタのソース端子
に既に印加している電圧を受けて階調を表現することに
なる。そして、液晶容量キャパシタＣｌｃに望む電圧が
印加された後、１フレームの間に薄膜トランジスタをタ
ーンオフさせても液晶容量キャパシタＣｌｃに充電して
いる電荷が薄膜トランジスタを通じて放出しないように
することにより、階調表示が保持されることになる。こ
のとき、補助容量キャパシタＣｓｔは液晶容量キャパシ
タＣｌｃのように電荷を蓄積し、薄膜トランジスタがタ
ーンオフされたときに、電荷量が漏洩することによる液
晶容量キャパシタＣｌｃの両端間の電圧降下を低減して
１フレームの間安定した階調表現を行うことができるよ
うにする。
素の各ドットは基本的に一つの薄膜トランジスタと液晶
容量キャパシタＣｌｃとで構成している。図１に示すよ
うに、液晶容量キャパシタＣｌｃは薄膜トランジスタが
ターンオンされたとき、薄膜トランジスタのソース端子
に既に印加している電圧を受けて階調を表現することに
なる。そして、液晶容量キャパシタＣｌｃに望む電圧が
印加された後、１フレームの間に薄膜トランジスタをタ
ーンオフさせても液晶容量キャパシタＣｌｃに充電して
いる電荷が薄膜トランジスタを通じて放出しないように
することにより、階調表示が保持されることになる。こ
のとき、補助容量キャパシタＣｓｔは液晶容量キャパシ
タＣｌｃのように電荷を蓄積し、薄膜トランジスタがタ
ーンオフされたときに、電荷量が漏洩することによる液
晶容量キャパシタＣｌｃの両端間の電圧降下を低減して
１フレームの間安定した階調表現を行うことができるよ
うにする。
【０００４】このための薄膜トランジスタの電圧−電流
特性は図２のようである。図２に示すように、薄膜トラ
ンジスタのゲート端子にＶｏｎ電圧が印加されると、Ｉ
ｏｎ電流が流れることができる状態になり、既にソース
端子に印加されている電圧が液晶容量キャパシタＣｌｃ
に印加される。また、Ｖｏｆｆ電圧がゲート端子に印加
されたときには、Ｉｏｆｆ水準となるように電流量を非
常に制限し、Ｖｏｎ時に印加された電圧により充電され
ていた液晶容量キャパシタＣｌｃの電荷が放出しないよ
うにする。
特性は図２のようである。図２に示すように、薄膜トラ
ンジスタのゲート端子にＶｏｎ電圧が印加されると、Ｉ
ｏｎ電流が流れることができる状態になり、既にソース
端子に印加されている電圧が液晶容量キャパシタＣｌｃ
に印加される。また、Ｖｏｆｆ電圧がゲート端子に印加
されたときには、Ｉｏｆｆ水準となるように電流量を非
常に制限し、Ｖｏｎ時に印加された電圧により充電され
ていた液晶容量キャパシタＣｌｃの電荷が放出しないよ
うにする。
【０００５】一般的に、Ｖｏｎ電圧は２０Ｖ以上で、Ｖ
ｏｆｆ電圧は−２Ｖ以下の電圧になる。
ｏｆｆ電圧は−２Ｖ以下の電圧になる。
【０００６】
【発明が解決しようとする課題】しかしながら、前記従
来の技術では、薄膜トランジスタ液晶表示装置を駆動し
た後、駆動電源を遮断すると、次のような問題点が生じ
る。プリビアスゲート構造の薄膜トランジスタ液晶表示
装置においては、薄膜トランジスタ液晶表示装置の駆動
電源を外部で遮断する直前に、大部分の薄膜トランジス
タのゲート端子にＶｏｆｆ電圧が印加され、この電圧が
補助容量キャパシタＣｓｔに充電されていることにな
る。従って、補助容量キャパシタＣｓｔの電圧が放電し
てしまうまでは薄膜トランジスタにＶｏｆｆ電圧が常に
印加されることとなり、電源を遮断しても薄膜トランジ
スタ液晶表示装置の画面は消えないことになる。この補
助容量キャパシタＣｓｔの電圧が放電されるためには薄
膜トランジスタがＶｏｆｆ状態を逸脱しなければならな
いが、補助容量キャパシタＣｓｔがＶｏｆｆ電圧を保持
しているので、リカーシブ（recursive ）な状態になり
補助容量キャパシタＣｓｔの電圧は放電し難い。かかる
理由で従来のプリビアスゲート構造の薄膜トランジスタ
液晶表示装置は電源の遮断時においても画面が速く消え
ない異常画面が生じる。このことは、液晶容量キャパシ
タＣｌｃに直流バイアス（DC Bias ）が作用して残像問
題を誘発させ、画面がきれいでなくなり製品の品質に悪
い印象を与えるという問題点を招くものである。
来の技術では、薄膜トランジスタ液晶表示装置を駆動し
た後、駆動電源を遮断すると、次のような問題点が生じ
る。プリビアスゲート構造の薄膜トランジスタ液晶表示
装置においては、薄膜トランジスタ液晶表示装置の駆動
電源を外部で遮断する直前に、大部分の薄膜トランジス
タのゲート端子にＶｏｆｆ電圧が印加され、この電圧が
補助容量キャパシタＣｓｔに充電されていることにな
る。従って、補助容量キャパシタＣｓｔの電圧が放電し
てしまうまでは薄膜トランジスタにＶｏｆｆ電圧が常に
印加されることとなり、電源を遮断しても薄膜トランジ
スタ液晶表示装置の画面は消えないことになる。この補
助容量キャパシタＣｓｔの電圧が放電されるためには薄
膜トランジスタがＶｏｆｆ状態を逸脱しなければならな
いが、補助容量キャパシタＣｓｔがＶｏｆｆ電圧を保持
しているので、リカーシブ（recursive ）な状態になり
補助容量キャパシタＣｓｔの電圧は放電し難い。かかる
理由で従来のプリビアスゲート構造の薄膜トランジスタ
液晶表示装置は電源の遮断時においても画面が速く消え
ない異常画面が生じる。このことは、液晶容量キャパシ
タＣｌｃに直流バイアス（DC Bias ）が作用して残像問
題を誘発させ、画面がきれいでなくなり製品の品質に悪
い印象を与えるという問題点を招くものである。
【０００７】従って、本発明は前記のような問題点を解
決するためのものであって、その目的は、電源の遮断時
に画面をきれいに消すことができる、薄膜トランジスタ
液晶表示装置の画面消し回路、これを有する液晶表示装
置およびその駆動方法を提供することにある。
決するためのものであって、その目的は、電源の遮断時
に画面をきれいに消すことができる、薄膜トランジスタ
液晶表示装置の画面消し回路、これを有する液晶表示装
置およびその駆動方法を提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するため
の本発明の薄膜トランジスタ液晶表示装置の画面消し回
路は、一端が外部電源に連結されたキャパシタと、一端
が前記キャパシタの他の一端と連結され、また他端がグ
ラウンドに連結され、特定端子の基準電圧を設定する基
準電圧設定手段と、基準電圧が設定される第１端子が前
記基準電圧設定手段の一端および前記キャパシタの一端
と連結され、第２端子がグラウンドに連結され、第３端
子が薄膜トランジスタ液晶表示装置の補助容量キャパシ
タの他端と連結され、外部電源が切れると薄膜トランジ
スタ液晶表示装置の補助容量キャパシタの電位をグラウ
ンドレベルにするスイッチング手段とを含む。
の本発明の薄膜トランジスタ液晶表示装置の画面消し回
路は、一端が外部電源に連結されたキャパシタと、一端
が前記キャパシタの他の一端と連結され、また他端がグ
ラウンドに連結され、特定端子の基準電圧を設定する基
準電圧設定手段と、基準電圧が設定される第１端子が前
記基準電圧設定手段の一端および前記キャパシタの一端
と連結され、第２端子がグラウンドに連結され、第３端
子が薄膜トランジスタ液晶表示装置の補助容量キャパシ
タの他端と連結され、外部電源が切れると薄膜トランジ
スタ液晶表示装置の補助容量キャパシタの電位をグラウ
ンドレベルにするスイッチング手段とを含む。
【０００９】さらに、本発明に係る薄膜トランジスタ液
晶表示装置の画面消し回路の駆動方法は、外部電源が遮
断されたかどうかを感知する段階と、外部電源が遮断さ
れていると補助容量キャパシタの電圧を放電させる段階
とからなる。
晶表示装置の画面消し回路の駆動方法は、外部電源が遮
断されたかどうかを感知する段階と、外部電源が遮断さ
れていると補助容量キャパシタの電圧を放電させる段階
とからなる。
【００１０】
【発明の実施の形態】以下、本発明の好ましい実施形態
を添付図面に基づいて詳細に説明する。図４は本発明の
１実施形態に従う画面消し回路を示すものである。同図
に示すように、本発明の実施形態に従う画面消し回路４
０の構成は、一端が外部電源ＶＤＤに連結されたキャパ
シタＣ１と、アノードが前記キャパシタＣ１の他の一端
と連結され、カソードがグラウンドＧＮＤに連結された
ダイオードＤ１と、ゲート端子が前記ダイオードＤ１の
アノードおよび前記キャパシタＣ１の一端と連結され、
ソース端子がグラウンドＧＮＤに連結され、ドレイン端
子が薄膜トランジスタ液晶表示装置の補助容量キャパシ
タＣｓｔの一端と連結され、外部電源が切れると薄膜ト
ランジスタ液晶表示装置の補助容量キャパシタＣｓｔの
電位をグラウンドレベルにするＰＭＯＳトランジスタＭ
１とからなる。
を添付図面に基づいて詳細に説明する。図４は本発明の
１実施形態に従う画面消し回路を示すものである。同図
に示すように、本発明の実施形態に従う画面消し回路４
０の構成は、一端が外部電源ＶＤＤに連結されたキャパ
シタＣ１と、アノードが前記キャパシタＣ１の他の一端
と連結され、カソードがグラウンドＧＮＤに連結された
ダイオードＤ１と、ゲート端子が前記ダイオードＤ１の
アノードおよび前記キャパシタＣ１の一端と連結され、
ソース端子がグラウンドＧＮＤに連結され、ドレイン端
子が薄膜トランジスタ液晶表示装置の補助容量キャパシ
タＣｓｔの一端と連結され、外部電源が切れると薄膜ト
ランジスタ液晶表示装置の補助容量キャパシタＣｓｔの
電位をグラウンドレベルにするＰＭＯＳトランジスタＭ
１とからなる。
【００１１】前記ダイオードＤ１は前記ＰＭＯＳトラン
ジスタＭ１のゲート電位の基準電位を設定するための手
段であって、前記ＰＭＯＳトランジスタＭ１のゲート電
位をフローティングさせないで抵抗などを用いることに
よっても目的を達成することができる。さらに、前記実
施形態においてはスイッチング手段としてＰＭＯＳトラ
ンジスタＭ１を用いているがこれに限定されるものでは
なく、技術的要旨を逸脱しない範囲内において変更可能
である。ここで、ＰＭＯＳトランジスタＭ１のゲートに
電圧を供給するため基準電圧設定手段４１として、前記
ダイオードＤ１およびキャパシタＣ１を用いている。
ジスタＭ１のゲート電位の基準電位を設定するための手
段であって、前記ＰＭＯＳトランジスタＭ１のゲート電
位をフローティングさせないで抵抗などを用いることに
よっても目的を達成することができる。さらに、前記実
施形態においてはスイッチング手段としてＰＭＯＳトラ
ンジスタＭ１を用いているがこれに限定されるものでは
なく、技術的要旨を逸脱しない範囲内において変更可能
である。ここで、ＰＭＯＳトランジスタＭ１のゲートに
電圧を供給するため基準電圧設定手段４１として、前記
ダイオードＤ１およびキャパシタＣ１を用いている。
【００１２】前記した構成による、本発明の実施形態に
従う動作を添付図面に基づいて説明する。まず、プリビ
アスゲート構造の薄膜トランジスタ液晶表示装置におい
て、外部電源の遮断の際迅速に液晶容量キャパシタＣｌ
ｃに充電している電荷量を放電させるためには薄膜トラ
ンジスタがターンオフ状態を逸脱しなければならない
し、このためには薄膜トランジスタにＶｏｆｆ電圧を印
加している補助容量キャパシタＣｓｔの電圧を放電させ
なければならない。
従う動作を添付図面に基づいて説明する。まず、プリビ
アスゲート構造の薄膜トランジスタ液晶表示装置におい
て、外部電源の遮断の際迅速に液晶容量キャパシタＣｌ
ｃに充電している電荷量を放電させるためには薄膜トラ
ンジスタがターンオフ状態を逸脱しなければならない
し、このためには薄膜トランジスタにＶｏｆｆ電圧を印
加している補助容量キャパシタＣｓｔの電圧を放電させ
なければならない。
【００１３】図４は本発明の実施形態に従う画面消し回
路４０を示すものであり、図５は本発明の実施形態に従
う画面消し回路４０の動作波形図である。図４に示すよ
うに、本発明の実施形態に従う画面消し回路４０は、外
部電源ＶＤＤが印加されていると動作せず、外部電源Ｖ
ＤＤが遮断される場合に動作して補助容量キャパシタＣ
ｓｔの電圧を放電させる。
路４０を示すものであり、図５は本発明の実施形態に従
う画面消し回路４０の動作波形図である。図４に示すよ
うに、本発明の実施形態に従う画面消し回路４０は、外
部電源ＶＤＤが印加されていると動作せず、外部電源Ｖ
ＤＤが遮断される場合に動作して補助容量キャパシタＣ
ｓｔの電圧を放電させる。
【００１４】図４において、ダイオードＤ１のカソード
はグラウンドＧＮＤに連結され、アノードは第１ノード
Ｎ１を通じてキャパシタＣ１の一端と連結され、キャパ
シタＣ１を介して外部電源ＶＤＤと連結されている。Ｐ
ＭＯＳトランジスタＭ１のソース端子はグラウンドＧＮ
Ｄと連結され、ドレイン端子は補助容量キャパシタＣｓ
ｔの一端と連結されている。この補助容量キャパシタＣ
ｓｔの一端は薄膜トランジスタ液晶表示装置の薄膜トラ
ンジスタのゲート端子と連結している。また、ＰＭＯＳ
トランジスタＭ１のゲート端子は第１ノードと連結して
いる。
はグラウンドＧＮＤに連結され、アノードは第１ノード
Ｎ１を通じてキャパシタＣ１の一端と連結され、キャパ
シタＣ１を介して外部電源ＶＤＤと連結されている。Ｐ
ＭＯＳトランジスタＭ１のソース端子はグラウンドＧＮ
Ｄと連結され、ドレイン端子は補助容量キャパシタＣｓ
ｔの一端と連結されている。この補助容量キャパシタＣ
ｓｔの一端は薄膜トランジスタ液晶表示装置の薄膜トラ
ンジスタのゲート端子と連結している。また、ＰＭＯＳ
トランジスタＭ１のゲート端子は第１ノードと連結して
いる。
【００１５】外部電源ＶＤＤが印加されていると、第１
ノードＮ１にはダイオードＤ１を通じてグラウンドＧＮ
Ｄレベルが現われ、このとき、キャパシタＣ１には次の
ような電荷量が充電される。 Ｑ１＝Ｃ１＊（ＧＮＤ−ＶＤＤ） ・・・・・・（１） このとき、 ＶＤＤ＝５Ｖ であるとすると、 Ｑ１＝Ｃ１＊（−５Ｖ） となる。
ノードＮ１にはダイオードＤ１を通じてグラウンドＧＮ
Ｄレベルが現われ、このとき、キャパシタＣ１には次の
ような電荷量が充電される。 Ｑ１＝Ｃ１＊（ＧＮＤ−ＶＤＤ） ・・・・・・（１） このとき、 ＶＤＤ＝５Ｖ であるとすると、 Ｑ１＝Ｃ１＊（−５Ｖ） となる。
【００１６】以後、外部電源ＶＤＤを遮断すると、外部
電源ＶＤＤはグラウンド０Ｖになり、第１ノードＮ１に
は次のような電圧が現われる。 Ｖ１＝Ｑ１／Ｃ１＋ＧＮＤ＝−５Ｖ ・・・・・・（２） ＰＭＯＳトランジスタＭ１のゲートと連結している第１
ノードＮ１の電位が０Ｖであるときには、ＰＭＯＳトラ
ンジスタＭ１がターンオフされる条件であるＶｇｓ＞Ｖ
ｔｈを満たすので、補助容量キャパシタＣｓｔに影響を
与えない。外部電源ＶＤＤが遮断されると、第１ノード
に−５Ｖが現われるようになり、このことはＰＭＯＳト
ランジスタＭ１がターンオンされる条件であるＶｇｓ＜
Ｖｔｈを満たすので、ＰＭＯＳトランジスタＭ１のドレ
インと連結している補助容量キャパシタＣｓｔの電圧が
ＰＭＯＳトランジスタＭ１のソース端子を通じてグラウ
ンドＧＮＤレベルに放電される。このとき、薄膜トラン
ジスタのゲートにはＶｏｆｆレベルからグラウンドＧＮ
Ｄレベルが印加されターンオフ状態を逸脱して液晶容量
キャパシタＣｌｃの電圧を放電させ得るチャンネルを提
供することろなり、液晶容量キャパシタＣｌｃによる階
調表示が消える。
電源ＶＤＤはグラウンド０Ｖになり、第１ノードＮ１に
は次のような電圧が現われる。 Ｖ１＝Ｑ１／Ｃ１＋ＧＮＤ＝−５Ｖ ・・・・・・（２） ＰＭＯＳトランジスタＭ１のゲートと連結している第１
ノードＮ１の電位が０Ｖであるときには、ＰＭＯＳトラ
ンジスタＭ１がターンオフされる条件であるＶｇｓ＞Ｖ
ｔｈを満たすので、補助容量キャパシタＣｓｔに影響を
与えない。外部電源ＶＤＤが遮断されると、第１ノード
に−５Ｖが現われるようになり、このことはＰＭＯＳト
ランジスタＭ１がターンオンされる条件であるＶｇｓ＜
Ｖｔｈを満たすので、ＰＭＯＳトランジスタＭ１のドレ
インと連結している補助容量キャパシタＣｓｔの電圧が
ＰＭＯＳトランジスタＭ１のソース端子を通じてグラウ
ンドＧＮＤレベルに放電される。このとき、薄膜トラン
ジスタのゲートにはＶｏｆｆレベルからグラウンドＧＮ
Ｄレベルが印加されターンオフ状態を逸脱して液晶容量
キャパシタＣｌｃの電圧を放電させ得るチャンネルを提
供することろなり、液晶容量キャパシタＣｌｃによる階
調表示が消える。
【００１７】ここで、キャパシタＣ１とダイオードＤ１
が構成する基準電圧設定手段４１は、電源が遮断された
かどうかを感知する電源遮断感知回路の役割をし、電源
が供給されるときには２素子Ｃ１、Ｄ１の接点である第
１ノードＮ１がグラウンドレベルを現わし、電源が遮断
されたときには２素子Ｃ１、Ｄ１の接点である第１ノー
ドＮ１が供給されていた電源、例えば＋５Ｖの反対極性
である−５Ｖを現わす。
が構成する基準電圧設定手段４１は、電源が遮断された
かどうかを感知する電源遮断感知回路の役割をし、電源
が供給されるときには２素子Ｃ１、Ｄ１の接点である第
１ノードＮ１がグラウンドレベルを現わし、電源が遮断
されたときには２素子Ｃ１、Ｄ１の接点である第１ノー
ドＮ１が供給されていた電源、例えば＋５Ｖの反対極性
である−５Ｖを現わす。
【００１８】ＰＭＯＳトランジスタＭ１は外部電源ＶＤ
Ｄの遮断時に補助容量キャパシタＣｓｔの電圧を放電さ
せる役割をする。すなわち、外部電源が切れると前記ス
イッチング手段４２が作動し前記補助容量キャパシタＣ
ｓｔの電位をグラウンドレベルにすることにより、液晶
表示装置の残留画像を除去する。一方、図６は本発明の
実施形態に従う画面消し回路を薄膜トランジスタ液晶表
示装置に適用した例を示すものである。
Ｄの遮断時に補助容量キャパシタＣｓｔの電圧を放電さ
せる役割をする。すなわち、外部電源が切れると前記ス
イッチング手段４２が作動し前記補助容量キャパシタＣ
ｓｔの電位をグラウンドレベルにすることにより、液晶
表示装置の残留画像を除去する。一方、図６は本発明の
実施形態に従う画面消し回路を薄膜トランジスタ液晶表
示装置に適用した例を示すものである。
【００１９】同図に示すように、ＰＣ本体から受信した
画像データ９０に基づいて、コントローラ３０がゲート
駆動回路１０を制御して、１，２，３，・・・ｎ−１，
ｎ，・・・順に各ゲートライン７１にゲートオン電位を
印加して薄膜トランジスタ７０をオンする。該当ゲート
ライン７１にオン電位が印加されると１つのライン７２
毎に、ソース駆動回路２０から生成した該当データ電位
が画素電極に印加され、液晶が再配列して画像を表現す
ることとなる。このとき、図１の従来技術において説明
したように、プリビアスゲート方式で構成した補助容量
キャパシタＣｓｔは前段のゲートと連結されており、実
質的にゲートオン電位が印加されたゲートライン７１を
除いては他のすべてのゲートラインにはゲートオフ電位
が印加されている。
画像データ９０に基づいて、コントローラ３０がゲート
駆動回路１０を制御して、１，２，３，・・・ｎ−１，
ｎ，・・・順に各ゲートライン７１にゲートオン電位を
印加して薄膜トランジスタ７０をオンする。該当ゲート
ライン７１にオン電位が印加されると１つのライン７２
毎に、ソース駆動回路２０から生成した該当データ電位
が画素電極に印加され、液晶が再配列して画像を表現す
ることとなる。このとき、図１の従来技術において説明
したように、プリビアスゲート方式で構成した補助容量
キャパシタＣｓｔは前段のゲートと連結されており、実
質的にゲートオン電位が印加されたゲートライン７１を
除いては他のすべてのゲートラインにはゲートオフ電位
が印加されている。
【００２０】従って、図６に示すように、ゲートのオン
／オフ電位を生成せしめるゲートオン／オフジェネレー
タ５０のＶｏｆｆ端子に画面消し回路４０の第２ノード
Ｎ２を接続すると実質的に補助容量キャパシタＣｓｔに
画面消し回路４０を連結したことと同一の作用をする。
すなわち、外部電源ＶＤＤが遮断されオフ状態になると
画面消し回路４０のスイッチング手段４２（ＰＭＯＳト
ランジスタ）が作動して、Ｖｏｆｆ電位が印加されたす
べてのゲートライン７１に充電していた電位、すなわち
このゲ─トライン７１に対応する補助容量キャパシタＣ
ｓｔの電位を放電するようになる。実質的に特定視覚に
おいては一つのゲートライン７１にのみゲートオン電位
が印加され残りのすべてのゲートラインはオフ電位が印
加される。
／オフ電位を生成せしめるゲートオン／オフジェネレー
タ５０のＶｏｆｆ端子に画面消し回路４０の第２ノード
Ｎ２を接続すると実質的に補助容量キャパシタＣｓｔに
画面消し回路４０を連結したことと同一の作用をする。
すなわち、外部電源ＶＤＤが遮断されオフ状態になると
画面消し回路４０のスイッチング手段４２（ＰＭＯＳト
ランジスタ）が作動して、Ｖｏｆｆ電位が印加されたす
べてのゲートライン７１に充電していた電位、すなわち
このゲ─トライン７１に対応する補助容量キャパシタＣ
ｓｔの電位を放電するようになる。実質的に特定視覚に
おいては一つのゲートライン７１にのみゲートオン電位
が印加され残りのすべてのゲートラインはオフ電位が印
加される。
【００２１】本発明は補助容量キャパシタＣｓｔにゲー
トラインを共有するプリビアスゲート方式以外にゲート
別途の補助容量キャパシタＣｓｔを設ける方法である場
合においても補助容量キャパシタＣｓｔに前記画面消し
回路４０を設けることを適用することが可能であり、画
面消し回路４０のスイッチング方法もこれに限定される
ものではない。
トラインを共有するプリビアスゲート方式以外にゲート
別途の補助容量キャパシタＣｓｔを設ける方法である場
合においても補助容量キャパシタＣｓｔに前記画面消し
回路４０を設けることを適用することが可能であり、画
面消し回路４０のスイッチング方法もこれに限定される
ものではない。
【００２２】
【発明の効果】以上のように、本発明においては従来の
問題点であった外部電源ＶＤＤの遮断時、画面表示が残
存する不良を除去してきれいなディスプレー品質を得る
効果を有する、薄膜トランジスタ液晶表示装置の画面消
し回路とその駆動方法を提供できる。
問題点であった外部電源ＶＤＤの遮断時、画面表示が残
存する不良を除去してきれいなディスプレー品質を得る
効果を有する、薄膜トランジスタ液晶表示装置の画面消
し回路とその駆動方法を提供できる。
【００２３】本発明のかかる効果はノートピーシー（NO
TE PC ）用ディスプレー装置などに採用することでより
顕著となる。
TE PC ）用ディスプレー装置などに採用することでより
顕著となる。
【図１】従来に用いたプリビアスゲート設計構造の典型
的な薄膜トランジスタ液晶表示装置の等価回路を示す図
である。
的な薄膜トランジスタ液晶表示装置の等価回路を示す図
である。
【図２】薄膜トランジスタ液晶表示装置において薄膜ト
ランジスタの電圧−電流の特性曲線を示すグラフであ
る。
ランジスタの電圧−電流の特性曲線を示すグラフであ
る。
【図３】薄膜トランジスタ液晶表示装置において薄膜ト
ランジスタをターンオン／オフさせるためのゲート端子
印加駆動波形を示す図である。
ランジスタをターンオン／オフさせるためのゲート端子
印加駆動波形を示す図である。
【図４】本発明の実施形態に従う画面消し回路を示す図
である。
である。
【図５】本発明の実施形態に従う画面消し回路の動作波
形図である。
形図である。
【図６】本発明の実施形態に従う画面消し回路を薄膜ト
ランジスタ液晶表示装置に適用した例を示す図である。
ランジスタ液晶表示装置に適用した例を示す図である。
１０ ゲート駆動回路 ２０ ソース駆動回路 ３０ コントローラ ４０ 画面消し回路 ４１ 基準電圧設定手段 ４２ スイッチング手段 ５０ ゲートオン／オフジェネレータ ７１ ゲートライン ９０ 画像データ Ｃ１ キャパシタ Ｃｓｔ 補助容量キャパシタ Ｄ１ ダイオード Ｍ１ ＰＭＯＳトランジスタ Ｎ１ 第１ノード ＶＤＤ 外部電源
Claims (9)
- 【請求項１】一端が外部電源に連結されたキャパシタ
と、 一端が前記キャパシタの他端と連結され、また他の一端
がグラウンドに連結され、特定端子の基準電圧を設定す
る基準電圧設定手段と、 基準電圧が設定される第１端子が前記基準電圧設定手段
の一端および前記キャパシタの一端と連結され、第２端
子がグラウンドに連結され、第３端子が薄膜トランジス
タ液晶表示装置の補助容量キャパシタの他端と連結さ
れ、外部電源が切れると薄膜トランジスタ液晶表示装置
の補助容量キャパシタの電位をグラウンドレベルにする
スイッチング手段とを含む薄膜トランジスタ液晶表示装
置の画面消し回路。 - 【請求項２】前記基準電圧設定手段はダイオードであ
る、請求項１に記載の薄膜トランジスタ液晶表示装置の
画面消し回路。 - 【請求項３】前記スイッチング手段はＰＭＯＳトランジ
スタである、請求項１または２に記載の薄膜トランジス
タ液晶表示装置の画面消し回路。 - 【請求項４】前記キャパシタと前記ダイオードは電源が
遮断されたかどうかを感知することを特徴とする、請求
項２に記載の薄膜トランジスタ液晶表示装置の画面消し
回路。 - 【請求項５】補助容量キャパシタとスイッチング手段と
が基板上に形成され、前記スイッチング手段の一端子は
前記補助容量キャパシタと電気的に連結され、 前記スイッチング手段の他の一端子はキャパシタを通じ
て外部電源端子に連結され、前記スイッチング手段の一
端子の基準電圧を設定するための手段を通じてグラウン
ド端子に連結され、また他の端子はグラウンド電位に連
結され、前記外部電源が切れると前記スイッチング手段
が作動して前記補助容量キャパシタの電位をグラウンド
レベルにすることにより残留画像を除去することを特徴
とする液晶表示装置。 - 【請求項６】前記スイッチング手段はＰＭＯＳトランジ
スタであることを特徴とする請求項５に記載の液晶表示
装置。 - 【請求項７】前記ＰＭＯＳトランジスタのゲートと連結
された基準電圧を設定する手段はダイオードまたは抵抗
であることを特徴とする請求項６に記載の液晶表示装
置。 - 【請求項８】前記補助容量キャパシタは前段のゲートと
共有することを特徴とする請求項５ないし７のいずれか
一つに記載の液晶表示装置。 - 【請求項９】外部電源が遮断されたかどうかを感知する
段階と、 外部電源が遮断されているとき補助容量キャパシタの電
圧を放電させる段階とからなることを特徴とする薄膜ト
ランジスタ液晶表示装置の画面消し回路の駆動方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR19950029444 | 1995-09-07 | ||
| KR1995P29444 | 1995-09-07 |
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| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
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|---|---|
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| EP (1) | EP0764932B1 (ja) |
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| KR (1) | KR100206567B1 (ja) |
| DE (1) | DE69628793T2 (ja) |
| TW (1) | TW300992B (ja) |
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