JPWO2004042691A1 - サンプルホールド回路およびそれを用いた画像表示装置 - Google Patents
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Abstract
このサンプルホールド回路（１４）は、データ線（６）と第１ノード（Ｎ１０）との間に接続された第１スイッチ（１５）と、第１ノード（Ｎ１０）と第２ノード（Ｎ２０）との間に接続された第２スイッチ（１６）と、第２ノード（Ｎ２０）と共通電位（ＶＣＯＭ）のラインとの間に接続されたキャパシタ（１９）と、第２ノード（Ｎ２０）に等しい電位を第１ノード（Ｎ１０）および液晶セル（２）の一方電極に与える駆動回路（２０）とを備えたものである。第１スイッチ（１５）および第２スイッチ（１６）は、走査線（４）が「Ｈ」レベルの場合に導通する。
Description
この発明はサンプルホールド回路およびそれを用いた画像表示装置に関し、特に、入力電位をサンプリングし、サンプリングした電位を保持および出力するサンプルホールド回路と、それを用いた画像表示装置とに関する。
図７６は、従来の液晶表示装置の要部を示す回路図である。図７６において、この液晶表示装置では、走査線３０１とデータ線３０２の交差部に液晶セル３０３およびサンプルホールド回路３０４が配置されている。サンプルホールド回路３０４は、スイッチ３０５およびキャパシタ３０７を含む。スイッチ３０５は、データ線３０２とノードＮ３００との間に接続され、走査線３０１が選択レベルの「Ｈ」レベルの期間に導通する。スイッチ３０５は、寄生抵抗を有する。図７６では、寄生抵抗は、スイッチ３０５に並列接続された抵抗素子３０６で示されている。キャパシタ３０７は、ノードＮ３００と共通電位ＶＣＯＭのラインとの間に接続される。液晶セル３０３は、ノードＮ３００と共通電位ＶＣＯＭのラインとの間に接続される。
走査線３０１が選択レベルの「Ｈ」レベルに立上げられると、スイッチ３０５が導通し、ノードＮ３００はデータ線３０２の電位に充電される。走査線３０１が非選択レベルの「Ｌ」レベルに立下げられると、スイッチ３０５が非導通になり、ノードＮ３００の電位はキャパシタ３０７によって保持される。液晶セル３０３は、ノードＮ３００の電位に応じた光透過率を示す。
しかし、従来の液晶表示装置では、走査線３０１が「Ｌ」レベルにされた状態でデータ線３０２の電位が変化したときに、抵抗素子３０６を介してノードＮ３００とデータ線３０２との間にリーク電流が流れ、ノードＮ３００の電位が変化してしまう。このため所定周期でノードＮ３００の電位をリフレッシュ（再書込）する必要があり、比較的大きな電力が消費されていた。
走査線３０１が選択レベルの「Ｈ」レベルに立上げられると、スイッチ３０５が導通し、ノードＮ３００はデータ線３０２の電位に充電される。走査線３０１が非選択レベルの「Ｌ」レベルに立下げられると、スイッチ３０５が非導通になり、ノードＮ３００の電位はキャパシタ３０７によって保持される。液晶セル３０３は、ノードＮ３００の電位に応じた光透過率を示す。
しかし、従来の液晶表示装置では、走査線３０１が「Ｌ」レベルにされた状態でデータ線３０２の電位が変化したときに、抵抗素子３０６を介してノードＮ３００とデータ線３０２との間にリーク電流が流れ、ノードＮ３００の電位が変化してしまう。このため所定周期でノードＮ３００の電位をリフレッシュ（再書込）する必要があり、比較的大きな電力が消費されていた。
それゆえに、この発明の主たる目的は、保持電位の変化が小さいサンプルホールド回路と、それを用いた画像表示装置とを提供することである。
この発明に係るサンプルホールド回路では、その一方電極が入力電位を受け、第１の期間に導通する第１のスイッチング素子と、その一方電極が第１のスイッチング素子の他方電極に接続され、第２の期間に導通する第２のスイッチング素子と、その一方電極が第１のスイッチング素子の他方電極に接続され、その他方電極が所定の電位を受ける第１のキャパシタと、その入力ノードが第２のスイッチング素子の他方電極に接続され、その出力ノードが第１のスイッチング素子の他方電極に接続され、入力ノードの電位に応じた電位を出力ノードに出力する駆動回路とが設けられる。したがって、第１および第２のスイッチング素子を第１および第２の期間に導通させて入力電位をサンプリングした後に、入力電位が変化したときでも、第１のスイッチング素子の他方電極の電位を駆動回路によって保持するので、サンプリングした電位の変化が小さくて済む。
また、この発明に係る画像表示装置では、上記サンプルホールド回路と、その出力電位によって駆動される液晶セルまたは発光素子とが設けられる。この場合は、階調電位または階調電流のリフレッシュの頻度が少なくて済み、消費電力の低減化を図ることができる。
この発明に係るサンプルホールド回路では、その一方電極が入力電位を受け、第１の期間に導通する第１のスイッチング素子と、その一方電極が第１のスイッチング素子の他方電極に接続され、第２の期間に導通する第２のスイッチング素子と、その一方電極が第１のスイッチング素子の他方電極に接続され、その他方電極が所定の電位を受ける第１のキャパシタと、その入力ノードが第２のスイッチング素子の他方電極に接続され、その出力ノードが第１のスイッチング素子の他方電極に接続され、入力ノードの電位に応じた電位を出力ノードに出力する駆動回路とが設けられる。したがって、第１および第２のスイッチング素子を第１および第２の期間に導通させて入力電位をサンプリングした後に、入力電位が変化したときでも、第１のスイッチング素子の他方電極の電位を駆動回路によって保持するので、サンプリングした電位の変化が小さくて済む。
また、この発明に係る画像表示装置では、上記サンプルホールド回路と、その出力電位によって駆動される液晶セルまたは発光素子とが設けられる。この場合は、階調電位または階調電流のリフレッシュの頻度が少なくて済み、消費電力の低減化を図ることができる。
図１は、この発明の実施の形態１によるカラー液晶表示装置の全体構成を示すブロック図である。
図２は、図１に示した水平走査回路の要部を示す回路ブロック図である。
図３は、図１に示した各液晶セルに対応して設けられたサンプルホールド回路の構成を示す回路図である。
図４は、図３に示した駆動回路の構成を示す回路図である。
図５は、図４に示した駆動回路の動作を説明するための回路図である。
図６は、図４に示した駆動回路の動作を説明するためのタイムチャートである。
図７は、実施の形態１の変更例を示す回路図である。
図８は、実施の形態１の他の変更例を示す回路図である。
図９は、実施の形態１のさらに他の変更例を示す回路図である。
図１０は、実施の形態１のさらに他の変更例を示す回路図である。
図１１は、実施の形態１のさらに他の変更例を示す回路図である。
図１２は、この発明の実施の形態２によるサンプルホールド回路の駆動回路の構成を示す回路図である。
図１３は、図１２に示した駆動回路の構成をより詳細に示す回路図である。
図１４は、実施の形態２の変更例を示す回路図である。
図１５は、実施の形態２の他の変更例を示す回路図である。
図１６は、実施の形態２のさらに他の変更例を示す回路図である。
図１７は、この発明の実施の形態３によるサンプルホールド回路の駆動回路の構成を示す回路図である。
図１８は、図１７に示した駆動回路の動作を示すタイムチャートである。
図１９は、実施の形態３の変更例を示す回路図である。
図２０は、この発明の実施の形態４によるサンプルホールド回路の駆動回路の構成を示す回路図である。
図２１は、実施の形態４の変更例を示す回路図である。
図２２は、実施の形態４の他の変更例を示す回路図である。
図２３は、実施の形態４のさらに他の変更例を示す回路図である。
図２４は、実施の形態４のさらに他の変更例を示す回路図である。
図２５は、実施の形態４のさらに他の変更例を示す回路図である。
図２６は、この発明の実施の形態５によるサンプルホールド回路の駆動回路の構成を示す回路図である。
図２７は、図２６に示した駆動回路の動作を示すタイムチャートである。
図２８は、実施の形態５の変更例を示す回路図である。
図２９は、この発明の実施の形態６によるサンプルホールド回路の駆動回路の構成を示す回路図である。
図３０は、実施の形態６の変更例を示す回路図である。
図３１は、この発明の実施の形態７によるサンプルホールド回路の駆動回路の構成を示す回路図である。
図３２は、図３１に示した駆動回路の構成を示す回路図である。
図３３は、この発明の実施の形態８によるサンプルホールド回路のオフセット補償機能付駆動回路の構成を示す回路ブロック図である。
図３４は、図３３に示したオフセット補償機能付駆動回路の動作を示すタイムチャートである。
図３５は、この発明の実施の形態９によるサンプルホールド回路のオフセット補償機能付駆動回路の構成を示す回路ブロック図である。
図３６は、図３５に示したオフセット補償機能付駆動回路の動作を示すタイムチャートである。
図３７は、図３５に示したオフセット補償機能付駆動回路の動作を示す他のタイムチャートである。
図３８は、実施の形態９の変更例を示す回路図である。
図３９は、実施の形態９の他の変更例を示す回路図である。
図４０は、実施の形態９のさらに他の変更例を示す回路図である。
図４１は、実施の形態９のさらに他の変更例を示す回路図である。
図４２は、実施の形態９のさらに他の変更例を示す回路図である。
図４３は、実施の形態９のさらに他の変更例を示す回路図である。
図４４は、実施の形態９のさらに他の変更例を示す回路図である。
図４５は、実施の形態９のさらに他の変更例を示す回路図である。
図４６は、実施の形態９のさらに他の変更例を示す回路図である。
図４７は、実施の形態９のさらに他の変更例を示す回路図である。
図４８は、実施の形態９のさらに他の変更例を示す回路図である。
図４９は、実施の形態９のさらに他の変更例を示す回路図である。
図５０は、この発明の実施の形態１０によるサンプルホールド回路のオフセット補償機能付駆動回路の構成を示す回路ブロック図である。
図５１は、図５０に示したオフセット補償機能付駆動回路の動作を示すタイムチャートである。
図５２は、図５０に示したオフセット補償機能付駆動回路の動作を示す他のタイムチャートである。
図５３は、この発明の実施の形態１１によるサンプルホールド回路のオフセット補償機能付駆動回路の構成を示す回路ブロック図である。
図５４は、図５３に示したオフセット補償機能付駆動回路の動作を示すタイムチャートである。
図５５は、この発明の実施の形態１２によるサンプルホールド回路のプッシュ型駆動回路の構成を示す回路図である。
図５６は、図５５に示したプッシュ型駆動回路の構成をより詳細に示す回路図である。
図５７は、実施の形態１２の変更例を示す回路図である。
図５８は、実施の形態１２の他の変更例を示す回路図である。
図５９は、この発明の実施の形態１３によるサンプルホールド回路のプル型駆動回路の構成を示す回路図である。
図６０は、実施の形態１３の変更例を示す回路図である。
図６１は、この発明の実施の形態１４によるサンプルホールド回路の駆動回路の構成を示す回路ブロック図である。
図６２は、実施の形態１４の変更例を示す回路図である。
図６３は、実施の形態１４の他の変更例を示す回路図である。
図６４は、実施の形態１４のさらに他の変更例を示す回路図である。
図６５は、図６４に示した駆動回路の構成をより詳細に示す回路図である。
図６６は、この発明の実施の形態１５によるカラー液晶表示装置の要部を示す回路図である。
図６７は、この発明の実施の形態１６によるカラー液晶表示装置の要部を示す回路図である。
図６８は、図６７に示した駆動回路の構成を示す回路図である。
図６９は、図６８に示した駆動回路の動作を示すタイムチャートである。
図７０は、実施の形態１６の変更例を示す回路図である。
図７１は、実施の形態１６の他の変更例を示す回路図である。
図７２は、実施の形態１６のさらに他の変更例を示す回路図である。
図７３は、実施の形態１６のさらに他の変更例を示す回路図である。
図７４は、この発明の実施の形態１７による画像表示装置の要部を示す回路ブロック図である。
図７５は、この発明の実施の形態１８による画像表示装置の要部を示す回路ブロック図である。
図７６は、従来の液晶表示装置の要部を示す回路図である。
図２は、図１に示した水平走査回路の要部を示す回路ブロック図である。
図３は、図１に示した各液晶セルに対応して設けられたサンプルホールド回路の構成を示す回路図である。
図４は、図３に示した駆動回路の構成を示す回路図である。
図５は、図４に示した駆動回路の動作を説明するための回路図である。
図６は、図４に示した駆動回路の動作を説明するためのタイムチャートである。
図７は、実施の形態１の変更例を示す回路図である。
図８は、実施の形態１の他の変更例を示す回路図である。
図９は、実施の形態１のさらに他の変更例を示す回路図である。
図１０は、実施の形態１のさらに他の変更例を示す回路図である。
図１１は、実施の形態１のさらに他の変更例を示す回路図である。
図１２は、この発明の実施の形態２によるサンプルホールド回路の駆動回路の構成を示す回路図である。
図１３は、図１２に示した駆動回路の構成をより詳細に示す回路図である。
図１４は、実施の形態２の変更例を示す回路図である。
図１５は、実施の形態２の他の変更例を示す回路図である。
図１６は、実施の形態２のさらに他の変更例を示す回路図である。
図１７は、この発明の実施の形態３によるサンプルホールド回路の駆動回路の構成を示す回路図である。
図１８は、図１７に示した駆動回路の動作を示すタイムチャートである。
図１９は、実施の形態３の変更例を示す回路図である。
図２０は、この発明の実施の形態４によるサンプルホールド回路の駆動回路の構成を示す回路図である。
図２１は、実施の形態４の変更例を示す回路図である。
図２２は、実施の形態４の他の変更例を示す回路図である。
図２３は、実施の形態４のさらに他の変更例を示す回路図である。
図２４は、実施の形態４のさらに他の変更例を示す回路図である。
図２５は、実施の形態４のさらに他の変更例を示す回路図である。
図２６は、この発明の実施の形態５によるサンプルホールド回路の駆動回路の構成を示す回路図である。
図２７は、図２６に示した駆動回路の動作を示すタイムチャートである。
図２８は、実施の形態５の変更例を示す回路図である。
図２９は、この発明の実施の形態６によるサンプルホールド回路の駆動回路の構成を示す回路図である。
図３０は、実施の形態６の変更例を示す回路図である。
図３１は、この発明の実施の形態７によるサンプルホールド回路の駆動回路の構成を示す回路図である。
図３２は、図３１に示した駆動回路の構成を示す回路図である。
図３３は、この発明の実施の形態８によるサンプルホールド回路のオフセット補償機能付駆動回路の構成を示す回路ブロック図である。
図３４は、図３３に示したオフセット補償機能付駆動回路の動作を示すタイムチャートである。
図３５は、この発明の実施の形態９によるサンプルホールド回路のオフセット補償機能付駆動回路の構成を示す回路ブロック図である。
図３６は、図３５に示したオフセット補償機能付駆動回路の動作を示すタイムチャートである。
図３７は、図３５に示したオフセット補償機能付駆動回路の動作を示す他のタイムチャートである。
図３８は、実施の形態９の変更例を示す回路図である。
図３９は、実施の形態９の他の変更例を示す回路図である。
図４０は、実施の形態９のさらに他の変更例を示す回路図である。
図４１は、実施の形態９のさらに他の変更例を示す回路図である。
図４２は、実施の形態９のさらに他の変更例を示す回路図である。
図４３は、実施の形態９のさらに他の変更例を示す回路図である。
図４４は、実施の形態９のさらに他の変更例を示す回路図である。
図４５は、実施の形態９のさらに他の変更例を示す回路図である。
図４６は、実施の形態９のさらに他の変更例を示す回路図である。
図４７は、実施の形態９のさらに他の変更例を示す回路図である。
図４８は、実施の形態９のさらに他の変更例を示す回路図である。
図４９は、実施の形態９のさらに他の変更例を示す回路図である。
図５０は、この発明の実施の形態１０によるサンプルホールド回路のオフセット補償機能付駆動回路の構成を示す回路ブロック図である。
図５１は、図５０に示したオフセット補償機能付駆動回路の動作を示すタイムチャートである。
図５２は、図５０に示したオフセット補償機能付駆動回路の動作を示す他のタイムチャートである。
図５３は、この発明の実施の形態１１によるサンプルホールド回路のオフセット補償機能付駆動回路の構成を示す回路ブロック図である。
図５４は、図５３に示したオフセット補償機能付駆動回路の動作を示すタイムチャートである。
図５５は、この発明の実施の形態１２によるサンプルホールド回路のプッシュ型駆動回路の構成を示す回路図である。
図５６は、図５５に示したプッシュ型駆動回路の構成をより詳細に示す回路図である。
図５７は、実施の形態１２の変更例を示す回路図である。
図５８は、実施の形態１２の他の変更例を示す回路図である。
図５９は、この発明の実施の形態１３によるサンプルホールド回路のプル型駆動回路の構成を示す回路図である。
図６０は、実施の形態１３の変更例を示す回路図である。
図６１は、この発明の実施の形態１４によるサンプルホールド回路の駆動回路の構成を示す回路ブロック図である。
図６２は、実施の形態１４の変更例を示す回路図である。
図６３は、実施の形態１４の他の変更例を示す回路図である。
図６４は、実施の形態１４のさらに他の変更例を示す回路図である。
図６５は、図６４に示した駆動回路の構成をより詳細に示す回路図である。
図６６は、この発明の実施の形態１５によるカラー液晶表示装置の要部を示す回路図である。
図６７は、この発明の実施の形態１６によるカラー液晶表示装置の要部を示す回路図である。
図６８は、図６７に示した駆動回路の構成を示す回路図である。
図６９は、図６８に示した駆動回路の動作を示すタイムチャートである。
図７０は、実施の形態１６の変更例を示す回路図である。
図７１は、実施の形態１６の他の変更例を示す回路図である。
図７２は、実施の形態１６のさらに他の変更例を示す回路図である。
図７３は、実施の形態１６のさらに他の変更例を示す回路図である。
図７４は、この発明の実施の形態１７による画像表示装置の要部を示す回路ブロック図である。
図７５は、この発明の実施の形態１８による画像表示装置の要部を示す回路ブロック図である。
図７６は、従来の液晶表示装置の要部を示す回路図である。
［実施の形態１］
図１は、この発明の実施の形態１によるカラー液晶表示装置の構成を示すブロック図である。図１において、このカラー液晶表示装置は、液晶パネル１、垂直走査回路７および水平走査回路８を備え、たとえば携帯電話機に設けられる。
液晶パネル１は、複数行複数列に配列された複数の液晶セル２と、各行に対応して設けられた走査線４および共通電位線５と、各列に対応して設けられたデータ線６とを含む。
液晶セル２は、各行において３つずつ予めグループ化されている。各グループの３つの液晶セル２には、それぞれＲ，Ｇ，Ｂのカラーフィルタが設けられている。各グループの３つの液晶セル２は、１つの画素３を構成している。
垂直走査回路７は、画像信号に従って、複数の走査線４を所定時間ずつ順次選択し、選択した走査線４を選択レベルの「Ｈ」レベルにする。走査線４が選択レベルの「Ｈ」レベルにされると、その走査線４に対応する各液晶セル２とその液晶セル２に対応するデータ線６とが結合される。
水平走査回路８は、画像信号に従って、垂直走査回路７によって１本の走査線４が選択されている間に複数のデータ線６をたとえば１２本ずつ順次選択し、選択した各データ線６に階調電位ＶＧを与える。液晶セル２の光透過率は、階調電位ＶＧのレベルに応じて変化する。
垂直走査回路７および水平走査回路８によって液晶パネル１の全液晶セル２が走査されると、液晶パネル１には１つの画像が表示される。
図２は、図１に示した水平走査回路８の要部を示す回路ブロック図である。図２において、水平走査回路８は、階調電位発生回路１０および駆動回路１３を含む。階調電位発生回路１０および駆動回路１３は、水平走査回路８によって同時に選択されるデータ線６の数（この場合は１２）だけ設けられている。
階調電位発生回路１０は、第１電源電位Ｖ１（５Ｖ）のノードと第２電源電位Ｖ２（０Ｖ）のノードとの間に直列接続されたｎ＋１個（ただし、ｎは自然数である）の抵抗素子１１．１〜１１．ｎ＋１と、ｎ＋１個の抵抗素子１１．１〜１１．ｎ＋１の間のｎ個のノードと出力ノード１０ａとの間にそれぞれ接続されたｎ個のスイッチ１２．１〜１２．ｎとを含む。
ｎ＋１個の抵抗素子１１．１〜１１．ｎ＋１の間のｎ個のノードには、それぞれｎ段階の電位が現われる。スイッチ１２．１〜１２．ｎは、画像濃度信号φＰによって制御され、それらのうちのいずれか１つのみが導通状態にされる。出力ノード１０ａには、ｎ段階の電位のうちのいずれか１つの段階の電位が階調電位ＶＧとして出力される。駆動回路１３は、選択されたデータ線６が階調電位ＶＧになるようにデータ線６に電流を供給する。
図３は、各液晶セル２に対応して設けられたサンプルホールド回路１４の構成を示す回路図である。図３において、このサンプルホールド回路１４は、スイッチ１５，１６、キャパシタ１９および駆動回路２０を含む。スイッチ１５，１６は、対応のデータ線６と駆動回路２０の入力ノードＮ２０との間に直列接続される。スイッチ１５，１６は、ともに、対応の走査線４が選択レベルの「Ｈ」レベルの場合に導通し、対応の走査線４が非選択レベルの「Ｌ」レベルの場合に非導通になる。
スイッチ１５，１６の各々の端子間には寄生抵抗が存在する。図３では、スイッチ１５，１６の寄生抵抗は、それぞれ抵抗素子１７，１８で示されている。抵抗素子１７，１８は、それぞれスイッチ１５，１６に並列接続されている。スイッチ１５，１６の各々は、たとえば、Ｎ型トランジスタ、またはＰ型トランジスタ、または並列接続されたＮ型トランジスタおよびＰ型トランジスタで構成される。走査線４は、スイッチ１５，１６に含まれるＮ型トランジスタのゲートに直接接続される。また走査線４は、スイッチ１５，１６に含まれるＰ型トランジスタのゲートにインバータを介して接続される。
キャパシタ１９の一方電極はノードＮ２０に接続され、キャパシタ１９の他方電極は共通電位線５から共通電位ＶＣＯＭを受ける。駆動回路２０は、入力ノードＮ２０の電位に等しい電位を出力ノードＮ３０に出力する。駆動回路２０の出力ノードＮ３０は、スイッチ１５と１６の間のノードＮ１０に接続されるとともに、液晶セル２の一方電極に接続される。液晶セル２の他方電極には共通電位ＶＣＯＭが与えられる。
次に、このサンプルホールド回路１４の動作について説明する。走査線４が選択レベルの「Ｈ」レベルにされると、スイッチ１５，１６が導通し、ノードＮ１０，Ｎ２０，Ｎ３０の電位がデータ線６の電位と同じになる。走査線４が非選択レベルの「Ｌ」レベルにされると、ノードＮ２０の電位はキャパシタ１９によって保持される。ノードＮ１０の電位は、駆動回路２０によってノードＮ２０と同じ電位に保持される。ノードＮ２０の電位は、抵抗素子１７，１８を介してデータ線６の電位変化に影響を受けて変化しようとするが、ノードＮ１０の電位を駆動回路２０によって保持するので、データ線６の電位変化がノードＮ１０の電位に対して及ぼす影響は従来に比べて小さい。
図４は、駆動回路２０の構成を示す回路図である。図４において、駆動回路２０は、レベルシフト回路２１，２５、キャパシタ２９、プルアップ回路３０およびプルダウン回路３３を含む。
レベルシフト回路２１は、第３電源電位Ｖ３（１５Ｖ）のノードと接地電位ＧＮＤのノードとの間に直列接続された抵抗素子２２、Ｎ型電界効果トランジスタ（以下、Ｎ型トランジスタと称す）２３およびＰ型電界効果トランジスタ（以下、Ｐ型トランジスタと称す）２４を含む。Ｎ型トランジスタ２３のゲートは、そのドレイン（ノードＮ２２）に接続されている。Ｎ型トランジスタ２３は、ダイオード素子を構成する。Ｐ型トランジスタ２４のゲートは、入力ノードＮ２０に接続される。抵抗素子２２の抵抗値は、トランジスタ２３，２４の導通抵抗値よりも十分大きな値に設定されている。
入力ノードＮ２０の電位（階調電位）をＶＩとし、Ｐ型トランジスタのしきい値電圧をＶＴＰとし、Ｎ型トランジスタのしきい値電圧をＶＴＮとすると、Ｐ型トランジスタ２４のソース（ノードＮ２３）の電位Ｖ２３およびＮ型トランジスタ２３のドレイン（ノードＮ２２）の電位Ｖ２２はそれぞれ次式（１）（２）で表わされる。
Ｖ２３＝ＶＩ＋｜ＶＴＰ｜ …（１）
Ｖ２２＝ＶＩ＋｜ＶＴＰ｜＋ＶＴＮ …（２）
したがって、レベルシフト回路２１は、入力電位ＶＩを｜ＶＴＰ｜＋ＶＴＮだけレベルシフトさせた電位Ｖ２２を出力する。
レベルシフト回路２５は、第４電源電位Ｖ４（５Ｖ）のノードと第５電源電位Ｖ５（−１０Ｖ）との間に直列接続されたＮ型トランジスタ２６、Ｐ型トランジスタ２７および抵抗素子２８を含む。Ｎ型トランジスタ２６のゲートは、入力ノードＮ２０に接続される。Ｐ型トランジスタ２７のゲートは、そのドレイン（ノードＮ２７）に接続される。Ｐ型トランジスタ２７は、ダイオード素子を構成する。抵抗素子２８の抵抗値は、トランジスタ２６，２７の導通抵抗値よりも十分大きな値に設定されている。
Ｎ型トランジスタ２６のソース（ノードＮ２６）の電位Ｖ２６およびＰ型トランジスタ２７のドレイン（ノードＮ２７）の電位Ｖ２７は、それぞれ次式（３）（４）で表わされる。
Ｖ２６＝ＶＩ−ＶＴＮ …（３）
Ｖ２７＝ＶＩ−ＶＴＮ−｜ＶＴＰ｜ …（４）
したがって、レベルシフト回路２５は、入力電位ＶＩを−ＶＴＮ−｜ＶＴＰ｜だけレベルシフトさせた電位Ｖ２７を出力する。
キャパシタ２９は、レベルシフト回路２１の出力ノードＮ２２とレベルシフト回路２５の出力ノードＮ２７との間に接続される。キャパシタ２６は、ノードＮ２２の電位変化をノードＮ２７に伝達するとともに、ノードＮ２７の電位変化をノードＮ２７に伝達する。
プルアップ回路３０は、第６電源電位Ｖ６（１５Ｖ）のノードと出力ノードＮ３０との間に直列接続されたＮ型トランジスタ３１およびＰ型トランジスタ３２を含む。出力ノードＮ３０には、負荷容量（液晶セル２およびスイッチ１５，１６の寄生容量）３６が接続されている。Ｎ型トランジスタ３１のゲートは、レベルシフト回路２１の出力電位Ｖ２２を受ける。Ｐ型トランジスタ３２のゲートは、そのドレインに接続されている。Ｐ型トランジスタ３０は、ダイオード素子を構成する。Ｎ型トランジスタ３１は飽和領域で動作するように第６電源電位Ｖ６が設定されているので、Ｎ型トランジスタ３１はいわゆるソースフォロア動作を行なう。
今、説明の都合上、図５に示すように、Ｐ型トランジスタ３２のドレイン（ノードＮ３０′）と出力ノードＮ３０との間が非導通状態にあると仮定する。Ｎ型トランジスタ３１のソース（ノードＮ３１）の電位Ｖ３１およびＰ型トランジスタ３２のドレイン（ノードＮ３０′）の電位Ｖ３０′は、それぞれ次式（５）（６）で表わされる。
Ｖ３１＝Ｖ２２−ＶＴＮ＝ＶＩ＋｜ＶＴＰ｜ …（５）
Ｖ３０′＝Ｖ３１−｜ＶＴＰ｜＝ＶＩ …（６）
図４に戻って、プルダウン回路３３は、第７電源電位Ｖ７（−１０Ｖ）のノードと出力ノードＮ３０との間に直列接続されたＰ型トランジスタ３５およびＮ型トランジスタ３４を含む。Ｐ型トランジスタ３５のゲートは、レベルシフト回路２５の出力電位Ｖ２７を受ける。Ｎ型トランジスタ３４のゲートは、そのドレインに接続されている。Ｎ型トランジスタ３４は、ダイオード素子を構成する。Ｐ型トランジスタ３５は飽和領域で動作するように第７電源電位Ｖ７が設定されているので、Ｐ型トランジスタ３５はいわゆるソースフォロア動作を行なう。
今、説明の都合上、図５に示すように、Ｎ型トランジスタ３４のドレイン（ノードＮ３０″）と出力ノードＮ３０との間が非導通状態にあると仮定する。Ｐ型トランジスタ３５のソース（ノードＮ３４）の電位Ｖ３４およびＮ型トランジスタ３４のドレイン（ノードＮ３０″）の電位Ｖ３０″は、それぞれ次式（７）（８）で表わされる。
Ｖ３４＝Ｖ２７＋｜ＶＴＰ｜＝ＶＩ−ＶＴＮ …（７）
Ｖ３０″＝Ｖ３４＋ＶＴＮ＝ＶＩ …（８）
数式（７）（８）は、Ｐ型トランジスタ３２のドレイン（ノードＮ３０′）とＮ型トランジスタ３４のドレイン（ノードＮ３０″）とを接続しても第６電源電位Ｖ６のノードと第７電源電位Ｖ７のノードとの間には電流は流れず、出力ノードＮ３０の電位ＶＯが入力ノードＮ２０の電位ＶＩと同じになることを示している。したがって、抵抗素子２２，２８の抵抗値を十分に大きくしておけば、ＶＯ＝ＶＩとなった定常状態では、貫通電流は極めて小さくなる。
図６は、この駆動回路２０の交流動作（遷移状態での動作）を説明するためのタイムチャートである。図６において、初期状態では、ＶＩ＝ＶＬとされているものとする。これにより、Ｖ２２，Ｖ２７，ＶＯは、それぞれ以下のようになっている。
Ｖ２２＝ＶＬ＋｜ＶＴＰ｜＋ＶＴＮ
Ｖ２７＝ＶＬ−｜ＶＴＰ｜−ＶＴＮ
ＶＯ＝ＶＬ
時刻ｔ１においてＶＩがＶＬからＶＨに立上げられると、Ｖ２２，Ｖ２７，ＶＯは所定時間の経過後にそれぞれ以下のようになる。
Ｖ２２＝ＶＨ＋｜ＶＴＰ｜＋ＶＴＮ
Ｖ２７＝ＶＨ−｜ＶＴＰ｜−ＶＴＮ
ＶＯ＝ＶＨ
このレベル変化の過程で、以下の動作が行なわれる。レベルシフト回路２５では、時刻ｔ１において入力電位ＶＩがＶＬからＶＨに立上げられると、Ｎ型トランジスタ２６の駆動能力が高くなり、ノードＮ２６の電位Ｖ２６が急速に上昇する。これにより、Ｐ型トランジスタ２７のソース−ゲート間電圧が大きくなってＰ型トランジスタ２７の駆動能力も高くなり、ノードＮ２７の電位Ｖ２７が急速に上昇する。
ノードＮ２７の電位Ｖ２７が急速に上昇すると、容量結合によってキャパシタ２９を介してノードＮ２２の電位Ｖ２２がＶＨ−ＶＬ分だけ急速に上昇する。これに応じて出力ノードＮ３０の電位ＶＯもＶＬからＶＨに急速に立上げられる。
また時刻ｔ２において入力電位ＶＩがＶＨからＶＬに立下げられると、Ｐ型トランジスタ２４の駆動能力が高くなり、ノードＮ２３の電位Ｖ２３が急速に低下する。これにより、Ｎ型トランジスタ２３のゲート−ソース間電圧が大きくなってＮ型トランジスタ２３の駆動能力も高くなり、ノードＮ２２の電位Ｖ２２が急速に低下する。
ノードＮ２２の電位Ｖ２２が急速に低下すると、容量結合によってキャパシタ２６を介してノードＮ２７の電位Ｖ２７がＶＨ−ＶＬ分だけ急速に低下する。これに応じて出力ノードＮ３０の電位ＶＯもＶＨからＶＬに急速に立下げられる。
また駆動回路２０では、定常状態ではプルアップ回路３０およびプルダウン回路３３に貫通電流は流れず、抵抗素子２２，２６の抵抗値をトランジスタ２３，２４，２６，２７の導通抵抗値よりも十分高くすることによりレベルシフト回路２１，２５の貫通電流も小さくすることができるので、直流電流の低減化を図ることができる。また、キャパシタ２６を設けたので、入力電位ＶＩの変化に対しても迅速に応答することができる。
この実施の形態１では、サンプルホールド回路１４において、データ線６と駆動回路２０の入力ノードＮ２０との間に２つのスイッチ１５，１６を直列接続し、駆動回路２０によってスイッチ１５，１６間のノードＮ１０の電位をノードＮ２０の電位に保持するので、データ線６の電位が変化した場合でもノードＮ１０，Ｎ２０，Ｎ３０の電位変化を小さく抑えることができる。したがって、ノードＮ１０，Ｎ２０，Ｎ３０の電位をリフレッシュする頻度を少なくすることができ、消費電力の低減化を図ることができる。
なお、液晶セル２の駆動電圧の極性を所定周期で切換えることにより、液晶表示装置の低消費電力化を図ることも可能である。液晶セル２の駆動電圧の極性を所定周期で切換える方法としては、たとえば、図２の第１電源電位Ｖ１を所定周期で５Ｖおよび０Ｖに交互に切換え、第２電源電位Ｖ２を０Ｖおよび５Ｖに所定周期で交互に切換え、図３の共通電位ＶＣＯＭを所定周期で０Ｖおよび５Ｖに交互に切換える方法がある。
また、サンプルホールド回路１４は、液晶表示装置のような画像表示装置において階調電位をサンプルリングおよびホールドすることに用いられるだけでなく、アナログ電位をサンプリングおよびホールドして負荷回路に与える回路としてどのような用途にも使用可能であることは言うまでもない。
また、駆動回路２０は、液晶表示装置のような画像表示装置において階調電位を伝達することに用いられるだけでなく、入力されたアナログ電位と同電位になるように出力ノードの電位を制御するアナログバッファとしてどのような用途にも使用可能であることは言うまでもない。
また、駆動回路２０の電界効果トランジスタは、ＭＯＳトランジスタでもよいし、ＴＦＴ（薄膜トランジスタ）でもよい。また、抵抗素子は高誘電金属で形成してもよいし、不純物拡散層で形成してもよいし、占有面積低減化のために電界効果トランジスタで形成してもよい。
また、電界効果トランジスタをＴＦＴで構成する場合は、抵抗素子を真性ａ−Ｓｉ薄膜で構成するとよい。すなわち、ＴＦＴは、ガラス基板上に形成された真性ａ−Ｓｉ薄膜の表面にゲート電極を形成し、ゲート電極の上方から所定領域に不純物を注入してゲート電極の一方側および他方側にそれぞれソースおよびドレインを形成したものである。ゲート電極によってマスクされて不純物が注入されていない部分がチャネル領域となる。チャネルができないときのチャネル領域の抵抗値、すなわち非導通時のＴＦＴの抵抗値は、１０１２Ωオーダになる。
抵抗素子をトランジスタと同じサイズにすると、抵抗素子の抵抗値が非導通時のトランジスタの抵抗値と同程度になり、レベルシフト回路２１，２５の電源電圧Ｖ３，Ｖ４−Ｖ５が抵抗素子とトランジスタで分圧されて出力レベルＶ２２，Ｖ２７が低下し、所望の電位が得られなくなる。これを防止するためには、抵抗素子の抵抗値をトランジスタのオフ抵抗値よりも小さくする必要がある。たとえば、抵抗素子の幅をトランジスタの幅の１０〜１００倍にして抵抗素子の抵抗値をトランジスタの抵抗値の１／１０〜１／１００倍にするとよい。あるいは、不純物を注入したａ−Ｓｉ膜で抵抗素子を構成すれば、抵抗素子の面積を大きくすることなく、抵抗素子の抵抗値を小さくすることができる。
以下、種々の変更例について説明する。図７の駆動回路４０は、図４の駆動回路２０からキャパシタ２９を除去したものである。負荷容量３６の容量値が比較的小さい場合は、トランジスタ２３，２４，２６，２７，３１，３２，３４，３５の寸法を小さくすることができる。トランジスタ２３，２７，３１，３５の寸法を小さくするとトランジスタ２３，２７，３１，３５のゲート容量が小さくなり、ノードＮ２２，Ｎ２７の寄生容量が小さくなる。したがって、キャパシタ２９がなくても抵抗素子２２，２８を介して行われる充放電によってノードＮ２２，Ｎ２７の電位Ｖ２２，Ｖ２７の立上げおよび立下げが可能となる。この変更例では、キャパシタ２９を除去したので、回路の占有面積が小さくてすむ。
図８の駆動回路４１は、図４の駆動回路２０からダイオード接続されたトランジスタ２３，２７，３２，３４を除去したものである。出力電位ＶＯは、ＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮとなる。ただし、｜ＶＴＰ｜≒ＶＴＮと設定すれば、ＶＯ≒ＶＩとなる。あるいは、｜ＶＴＰ｜−ＶＴＮの値をオフセット値として使用上考慮しておけば図４の駆動回路２０と同様に使用することができる。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、回路の占有面積を小さくすることができる。
図９の駆動回路４２は、図８の駆動回路３７からさらにキャパシタ２９を除去したものである。負荷容量３６の容量値が比較的小さい場合は、トランジスタ２４，２６，３１，３５の寸法を小さくすることができ、ノードＮ２２，Ｎ２７の寄生容量を小さくすることができる。したがって、キャパシタ２９がなくても抵抗素子２２，２８を介して行われる充放電によってノードＮ２２，Ｎ２７の電位Ｖ２２，Ｖ２７の立上げおよび立下げが可能となる。この変更例では、キャパシタ２９を除去したので、回路の占有面積をさらに小さくすることができる。
図１０のカラー液晶表示装置では、各行に対応して２本の走査線４ａ，４ｂが設けられる。スイッチ１５，１６は、それぞれ走査線４ａ，４ｂが選択レベルの「Ｈ」レベルの場合に導通する。スイッチ１５，１６が同時にオンされ、スイッチ１６がオフされた後にスイッチ１５がオフされる。この場合は、駆動回路２０の動作の安定化を図ることができる。
図１１の画像表示装置は、実施の形態１のカラー液晶表示装置において液晶セル２をＰ型トランジスタ５０および有機ＥＬ（エレクトロルミネッセンス）素子５１で置換したものである。Ｐ型トランジスタ５０および有機ＥＬ素子５１は、電源電位ＶＣＣのラインと接地電位ＧＮＤのラインとの間に直列接続される。Ｐ型トランジスタ５０のゲートは、駆動回路２０の出力ノードＮ３０に接続される。駆動回路２０の出力電位に応じてＰ型トランジスタ５０の導通抵抗値が変化し、有機ＥＬ素子５１に流れる電流値が変化する。これにより、有機ＥＬ素子５１の明るさが変化する。有機ＥＬ素子５１は、複数行複数列に配置されて１枚のパネルを構成し、そのパネルには１つの画像が表示される。
［実施の形態２］
図１２は、この発明の実施の形態２によるサンプルホールド回路の駆動回路６０の構成を示す回路図である。図１２を参照して、この駆動回路６０が図４の駆動回路２０と異なる点は、レベルシフト回路２１，２５がそれぞれレベルシフト回路６１，６３で置換されている点である。レベルシフト回路６１はレベルシフト回路２１の抵抗素子２２を定電流源６２で置換し、レベルシフト回路６３はレベルシフト回路２５の抵抗素子２８を定電流源６４で置換したものである。
定電流源６２は、図１３に示すように、Ｐ型トランジスタ６５，６６および抵抗素子６７を含む。Ｐ型トランジスタ６５は第３電源電位Ｖ３のラインとノードＮ２２との間に接続され、Ｐ型トランジスタ６６および抵抗素子６７は第３電源電位Ｖ３のラインと接地電位ＧＮＤのラインとの間に直列接続される。Ｐ型トランジスタ６５，６６のゲートは、ともにＰ型トランジスタ６６のドレインに接続される。Ｐ型トランジスタ６５，６６は、カレントミラー回路を構成する。Ｐ型トランジスタ６６および抵抗素子６７には抵抗素子６７の抵抗値に応じた値の定電流が流れ、Ｐ型トランジスタ６５にはＰ型トランジスタ６６に流れる定電流の値に応じた値の定電流が流れる。なお、抵抗素子６７の一方電極は接地電位ＧＮＤのラインに接続されているが、第３電源電位Ｖ３からＰ型トランジスタ６６のしきい値電圧の絶対値｜ＶＴＰ｜を減算した電位よりも低い他の電源電位のラインに抵抗素子６７の一方電極を接続してもよい。また、定電流源としてトランジスタ６５，６６および抵抗素子６７の代りに、ゲートとソースを互いに接続したデプレッション型のトランジスタを第３電源電位Ｖ３のラインとノードＮ２２との間に設けてもよい。
また定電流源６４は、抵抗素子６８およびＮ型トランジスタ６９，７０を含む。抵抗素子６８およびＮ型トランジスタ６９は第４電源電位Ｖ４のラインと第５電源電位Ｖ５のラインとの間に直列接続され、Ｎ型トランジスタ７０はノードＮ２７と第５電源電位Ｖ５のラインとの間に接続される。Ｎ型トランジスタ６９，７４のゲートは、ともにＮ型トランジスタ６９のドレインに接続される。Ｎ型トランジスタ６９，７０は、カレントミラー回路を構成する。抵抗素子６８およびＮ型トランジスタ６９には抵抗素子６８の抵抗値に応じた値の定電流が流れ、Ｎ型トランジスタ７０にはＮ型トランジスタ６９に流れる定電流の値に応じた値の定電流が流れる。なお、抵抗素子６８の一方電極は第４電源電位Ｖ４に接続されているが、第５電源電位Ｖ５にＮ型トランジスタ６９のしきい値電圧ＶＴＮを加算した電位よりも高い他の電源電位のラインに抵抗素子６８の一方電極を接続してもよい。また、定電流源としてトランジスタ６９，７０および抵抗素子６８の代りに、ゲートとソースを互いに接続したデプレッション型のトランジスタを第５電源電位Ｖ５のラインとノードＮ２７との間に設けてもよい。他の構成および動作は、図４の駆動回路２０と同じであるので、その説明は繰返さない。
この実施の形態２では、図４の駆動回路２０の抵抗素子２２，２８をそれぞれ定電流源６２，６４で置換したので入力電位ＶＩの値に関係なく、入力電位ＶＩに等しい出力電位ＶＯを得ることができる。
以下、この実施の形態２の種々の変更例について説明する。図１４の駆動回路７１は、図１２の駆動回路６０からキャパシタ２９を除去したものである。この変更例は、負荷容量３６の容量値が比較的小さい場合に有効となる。この変更例では、キャパシタ２９を除去したので、回路の占有面積が小さくてすむ。
図１５の駆動回路７２は、図１３の駆動回路６０からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、回路の占有面積を小さくすることができる。ただし、出力電位ＶＯは、ＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮとなる。
図１６の駆動回路７３は、図１５の駆動回路７２からキャパシタ２９を除去したものである。この変更例は、負荷容量３６の容量値が比較的小さい場合に有効となる。この変更例では、キャパシタ２９を除去したので、回路の占有面積が小さくてすむ。
［実施の形態３］
たとえば図４の駆動回路２０において、負荷容量３６を充放電する際、トランジスタ３１，３２，３４，３５の各々はいわゆるソースフォロア動作を行なう。その際、出力電位ＶＯが入力電位ＶＩに近づくにつれてトランジスタ３１，３２，３４，３５の各々のゲート−ソース間電圧が小さくなり、トランジスタ３１，３２，３４，３５の電流駆動能力が低下する。トランジスタ３２，３４についてはそれらのゲート電極幅を広くすることによって駆動能力の低下を防ぐことが可能になるが、トランジスタ３１，３５のゲート電極幅を広くするとゲート容量が増大し、駆動回路２０の動作速度が低下してしまう。この実施の形態７では、この問題の解決が図られる。
図１７は、この発明の実施の形態３によるサンプルホールド回路の駆動回路７５の構成を示す回路図である。図１７を参照して、この駆動回路７５は、図１４の駆動回路７１にキャパシタ７６，７７を追加したものである。キャパシタ７６の一方電極は昇圧信号φＢを受け、その他方電極はノードＮ２２に接続される。キャパシタ７７の一方電極は昇圧信号φＢの相補信号／φＢを受け、その他方電極はノードＮ２７に接続される。
図１８は、図１７に示した駆動回路７５の動作を示すタイムチャートである。図１８では、理解を容易にするため、ノードＮ２２，Ｎ２７の電位Ｖ２２，Ｖ２７および出力電位ＶＯの遷移時間が実際よりも長く示されている。時刻ｔ１において、入力電位ＶＩが「Ｌ」レベルＶＬから「Ｈ」レベルＶＨに立上げられると、電位Ｖ２２，Ｖ２７，ＶＯの各々が徐々に上昇する。上述のとおり、電位Ｖ２２，Ｖ２７，ＶＯの各々は、電位変化の周期は比較的速く立上がるが、最終レベルに近づくにつれて上昇速度が遅くなる。
時刻ｔ１から所定時間経過後の時刻ｔ２において、昇圧信号φＢが「Ｈ」レベルに立上げられるとともに信号／φＢが「Ｌ」レベルに立下げられる。信号φＢが「Ｈ」レベルに立上げられると、キャパシタ７６を介して容量結合により、ノードＮ２２の電位Ｖ２２が所定電圧ΔＶ１だけ上昇する。信号／φＢが「Ｌ」レベルに立下げられると、キャパシタ７７を介して容量結合により、ノードＮ２７の電位Ｖ２７が所定電位ΔＶ２だけ低下する。このとき、出力ノードＮ３０に「Ｈ」レベルＶＨを出力する動作を行なっており、Ｎ型トランジスタ３１の導通抵抗値の方がＰ型トランジスタ３５の導通抵抗値よりも低くなっているので、Ｖ２２によるレベル上昇作用の方がＶ２７によるレベル降下作用よりも強く働き、出力電位ＶＯは時刻ｔ２から急速に上昇する（Ｖ２２を昇圧しない場合は破線で示すようになる）。
昇圧された電位Ｖ２２は、ノードＮ２２からトランジスタ２３，２４を介して接地電位ＧＮＤのラインに電流が流出することにより、ＶＩ＋｜ＶＴＰ｜＋ＶＴＮまで低下する。また降圧された電位Ｖ２７は、第４電源電位Ｖ４のラインからトランジスタ２６，２７を介してノードＮ２７に電流が流入することにより、ＶＩ−｜ＶＴＰ｜−ＶＴＮまで上昇する。
時刻ｔ３において、昇圧信号φＢが「Ｌ」レベルに立下げられるとともに信号／φＢが「Ｈ」レベルに立上げられる。信号φＢが「Ｌ」レベルに立下げられると、キャパシタ７６を介して容量結合により、ノードＮ２２の電位Ｖ２２が所定電圧ΔＶ１だけ低下する。また信号／φＢが「Ｈ」レベルに立上げられると、キャパシタ７７を介して容量結合により、ノードＮ２７の電位Ｖ２７が所定電圧ΔＶ２だけ上昇する。Ｖ２２がΔＶ１だけ低下してもプルアップ回路３０には出力電位ＶＯを低下させる能力がなく、Ｖ２７がΔＶ２だけ上昇してもプルダウン回路３３には出力電位ＶＯを上昇させる能力がないので、出力電位ＶＯは変化しない。
降圧された電位Ｖ２２は、第３電源電位Ｖ３のラインからＰ型トランジスタ６５を介してノードＮ２２に電流が流入することにより、ＶＩ＋｜ＶＴＰ｜＋ＶＴＮまで上昇する。ただし、低消費電力化のためＰ型トランジスタ６５の電流駆動能力が小さく設定されているので、ノードＮ２２の電位Ｖ２２が本来のレベルＶＩ＋｜ＶＴＰ｜＋ＶＴＮに上昇するのに必要な時間は、Ｖ２２がそのレベルＶＩ＋｜ＶＴＰ｜＋ＶＴＮに低下するのに必要な時間よりも長くなる。
また昇圧された電位Ｖ２７は、ノードＮ２７からＮ型トランジスタ７０を介して第５電源電位Ｖ５のラインに電流が流出することにより、ＶＩ−ＶＴＮ−｜ＶＴＰ｜まで低下する。ただし、低消費電力化のためＮ型トランジスタの電流駆動能力は小さく設定されているので、ノードＮ２７の電位Ｖ２７が本来のレベルＶＩ−ＶＴＮ−｜ＶＴＰ｜に低下するのに必要な時間は、Ｖ２２がそのレベルＶＩ−ＶＴＮ−｜ＶＴＰ｜に上昇するのに必要な時間よりも長くなる。
次に時刻ｔ４において、入力電位ＶＩが「Ｈ」レベルＶＨから「Ｌ」レベルＶＬに立下げられると、電位Ｖ２２，Ｖ２７，Ｖ４の各々が徐々に低下する。電位Ｖ２２，Ｖ２７，Ｖ４の各々は、電位変化の初期は比較的速く立下がるが、最終レベルに近づくにつれて下降速度が遅くなる。
時刻ｔ４から所定時間経過後の時刻ｔ５において、昇圧信号φＢが「Ｈ」レベルに立上げられるとともに信号／φＢが「Ｌ」レベルに立下げられる。信号φＢが「Ｈ」レベルに立上げられると、キャパシタ７６を介して容量結合により、ノードＮ２２の電位Ｖ２２が所定電圧ΔＶ１だけ上昇する。信号／φＢが「Ｌ」レベルに立下げられると、キャパシタ７７を介して容量結合により、ノードＮ２７の電位Ｖ２７が所定電位ΔＶ２だけ低下する。このとき、出力ノードＮ３０に「Ｌ」レベルＶＬを出力する動作を行なっており、Ｐ型トランジスタ３５の導通抵抗値の方がＮ型トランジスタ３１の導通抵抗値よりも低くなっているので、Ｖ２７によるレベル下降作用の方がＶ２２によるレベル上昇作用よりも強く働き、出力電位ＶＯは時刻ｔ５から急速に低下する（Ｖ２７を降圧しない場合は破線で示すようになる）。
昇圧された電位Ｖ２２は、ノードＮ２２からトランジスタ２３，２４を介して接地電位ＧＮＤのラインに電流が流出することにより、ＶＩ＋｜ＶＴＰ｜＋ＶＴＮまで低下する。また降圧された電位Ｖ２７は、第４電源電位Ｖ４のラインからトランジスタ２６，２７を介してノードＮ２７に電流が流入することにより、ＶＩ−｜ＶＴＰ｜−ＶＴＮまで上昇する。
時刻ｔ６において、昇圧信号φＢが「Ｌ」レベルに立下げられるとともに信号／φＢが「Ｈ」レベルに立上げられる。信号φＢが「Ｌ」レベルに立下げられると、キャパシタ７６を介して容量結合により、ノードＮ２２の電位Ｖ２２が所定電圧ΔＶ１だけ低下する。また信号／φＢが「Ｈ」レベルに立上げられると、キャパシタ７７を介して容量結合により、ノードＮ２７の電位Ｖ２７が所定電圧ΔＶ２だけ上昇する。ΔＶ１が低下してもプルアップ回路３０には出力電位ＶＯを低下させる能力がなく、ΔＶ２が上昇してもプルダウン回路３３には出力電位ＶＯを上昇させる能力がないので、出力電位ＶＯは変化しない。
降圧された電位Ｖ２２は、第３電源電位Ｖ３のラインからＰ型トランジスタ６５を介してノードＮ２２に電流が流入することにより、ＶＩ＋｜ＶＴＰ｜＋ＶＴＮまで上昇する。ただし、低消費電力化のためＰ型トランジスタ６５の電流駆動能力は小さく設定されているので、ノードＮ２２の電位Ｖ２２が本来のレベルＶＩ＋｜ＶＴＰ｜＋ＶＴＮに上昇するのに必要な時間は、Ｖ２２がそのレベルＶＩ＋｜ＶＴＰ｜＋ＶＴＮに低下するのに必要な時間よりも長くなる。
また昇圧された電位Ｖ２７は、ノードＮ２７からＮ型トランジスタ７０を介して第５電源電位ＶＯのラインに電流が流出することにより、ＶＩ−ＶＴＮ−｜ＶＴＰ｜まで低下する。ただし、低消費電力化のためＮ型トランジスタ７０の電流駆動能力は小さく設定されているので、ノードＮ２７の電位Ｖ２７が本来のレベルＶＩ−ＶＴＮ−｜ＶＴＰ｜に低下するのに必要な時間は、Ｖ２２がそのレベルＶＩ−ＶＴＮ−｜ＶＴＰ｜に上昇するのに必要な時間よりも長くなる。
この実施の形態３では、入力電位ＶＩが「Ｌ」レベルＶＬから「Ｈ」レベルＶＨに立上げられたことに応じてノードＮ２２の電位Ｖ２２を本来到達すべき電位ＶＩ＋｜ＶＴＰ｜＋ＶＴＮよりも高い電位に昇圧するので、出力電位ＶＯの上昇速度を速くすることができる。また、入力電位ＶＩが「Ｈ」レベルＶＨから「Ｌ」レベルＶＬに立下げられたことに応じてノードＮ２７の電位Ｖ２７も本来到達すべき電位ＶＩ−｜ＶＴＰ｜−ＶＴＮよりも低い電位に降圧するので、出力電位ＶＯの下降速度を速くすることができる。したがって、駆動回路７５の応答速度の高速化を図ることができる。
図１９は、この実施の形態３の変更例による駆動回路７８の構成を示す回路図である。この駆動回路７８は、図１７の駆動回路７５のトランジスタ２３，２７，３２，３４を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、出力電位ＶＯはＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮになるが、回路の占有面積が小さくてすむ。
［実施の形態４］
図２０は、この発明の実施の形態４によるサンプルホールド回路の駆動回路８０の構成を示す回路図である。図２０を参照して、この駆動回路８０は、図１４の駆動回路７１にＰ型トランジスタ８１およびＮ型トランジスタ８２を追加したものである。Ｐ型トランジスタ８１は、第３電源電位Ｖ３のラインとノードＮ２２との間に接続され、そのゲートはプルアップ信号／φＰを受ける。Ｎ型トランジスタ８２は、ノードＮ２７と第５電源電位Ｖ５のラインとの間に接続され、そのゲートはプルアップ信号／φＰの相補信号φＰを受ける。
信号φＰ，／φＰは、実施の形態３で示した信号φＢ，／φＢと同様のタイミングでレベル変化される。すなわち、入力信号ＶＩが「Ｌ」レベルＶＬから「Ｈ」レベルＶＨに立上げられてから所定時間経過後に、信号／φＰ，φＰがそれぞれパルス的に「Ｌ」レベルおよび「Ｈ」レベルにされて、Ｐ型トランジスタ８１およびＮ型トランジスタ８２がパルス的に導通する。これにより、ノードＮ２２の電位Ｖ２２は、第３電源電位Ｖ３をトランジスタ８１とトランジスタ２３，２４とで分圧した電位に昇圧された後、所定値ＶＩ＋｜ＶＴＰ｜＋ＶＴＮになる。また、ノードＮ２７の電位Ｖ２７は、第４電源電位Ｖ４と第５電源電位Ｖ５の間の電圧Ｖ４−Ｖ５をトランジスタ２６，２７とトランジスタ８２とで分圧した電位に降圧された後、所定値ＶＩ−ＶＴＮ−｜ＶＴＰ｜になる。このとき、実施の形態３でも述べたように、Ｎ型トランジスタ３１による充電作用の方がＰ型トランジスタ３５による放電作用よりも強く働き、出力電位ＶＯは急速に入力電位ＶＩに等しくなる。入力電位ＶＩが「Ｈ」レベルＶＨから「Ｌ」レベルＶＬに立下げられた場合は、Ｐ型トランジスタ３５による放電作用の方がＮ型トランジスタ３１による充電作用よりも強く働き、出力電位ＶＯは急速に入力電位ＶＩに等しくなる。
この実施の形態４でも、実施の形態３と同じ効果が得られる。
以下、この実施の形態４の種々の変更例について説明する。図２１の駆動回路８３は、図２０の駆動回路８０からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、出力電位ＶＯはＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮになるが、回路の占有面積が小さくてすむ。
図２２の駆動回路８５は、図２０の駆動回路８０にＮ型トランジスタ８６およびＰ型トランジスタ８７を追加したものである。Ｎ型トランジスタ８６は、Ｐ型トランジスタ２４のソースと接地電位ＧＮＤのラインとの間に接続され、そのゲートはプルアップ信号／φＰを受ける。Ｐ型トランジスタ８７は、第４電源電位Ｖ４のラインとＮ型トランジスタ２６のドレインとの間に接続され、そのゲートはプルアップ信号／φＰの相補信号φＰを受ける。この変更例では、Ｐ型トランジスタ８１の導通時にＮ型トランジスタ８６が非導通になるので、第３電源電位Ｖ３のラインからトランジスタ８１，２３，２４，８６を介して接地電位ＧＮＤのラインに貫通電流が流れるのを防止することができる。また、Ｎ型トランジスタ８２の導通時にＰ型トランジスタ８７が非導通になるので、第４電源電位Ｖ４のラインからトランジスタ８７，２６，２７，８２を介して第５電源電位Ｖ５のラインに貫通電流が流れるのを防止することができる。したがって、回路６１，６３の消費電流が小さくてすむ。
図２３の駆動回路８８は、図２２の駆動回路８５からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、出力電位ＶＯがＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮになるが、回路の占有面積が小さくてすむ。
図２４の駆動回路９０は、図２０の駆動回路８０のＰ型トランジスタ２４のソースに接地電位ＧＮＤの代わりに信号φＰを与えるとともにＮ型トランジスタのドレインに第４電源電位ＶＯの代わりに信号／φＰを与えたものである。この変更例では、Ｐ型トランジスタ８１の導通時にＰ型トランジスタ２４のドレインを「Ｈ」レベルにするので、トランジスタ８１，２３，２４に貫通電流が流れるのを防止することができる。また、Ｎ型トランジスタ８２の導通時にＮ型トランジスタ２６のドレインを「Ｌ」レベルにするので、トランジスタ２６，２７，８２に貫通電流が流れるのを防止することができる。したがって、回路６１，６３の消費電流の低減化を図ることができる。
図２５の駆動回路９１は、図２４の駆動回路９０からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、出力電位ＶＯはＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮになるが、回路の占有面積が小さくてすむ。
［実施の形態５］
図２６は、この発明の実施の形態５によるサンプルホールド回路の駆動回路９５の構成を示す回路図である。図２６を参照して、この駆動回路９５が図１７の駆動回路７５と異なる点は、レベルシフト回路６１，６３がそれぞれレベルシフト回路９６，１０２で置換されている点である。
レベルシフト回路９６は、レベルシフト回路６１にＰ型トランジスタ９７，９８およびＮ型トランジスタ９９〜１０１を追加したものである。Ｐ型トランジスタ９７は、Ｎ型トランジスタ９９，１００およびＰ型トランジスタ９８は第３電源電位Ｖ３のラインと接地電位ＧＮＤのラインとの間に直列接続され、Ｎ型トランジスタ１０１は第３電源電位Ｖ３のラインとノードＮ２２との間に接続される。Ｐ型トランジスタ９７のゲートは、Ｐ型トランジスタ６６のゲートに接続される。したがって、トランジスタ９７，９９，１００，９８には、Ｐ型トランジスタ６６に流れる定電流の値に応じた値の定電流が流れる。Ｎ型トランジスタ９９，１００のゲートは、それぞれそれらのドレインに接続される。Ｎ型トランジスタ９９，１００の各々はダイオードを構成する。Ｐ型トランジスタ９８のゲートは、入力電位ＶＩを受ける。トランジスタ９７，９９の間のノードの電位Ｖ９９は、Ｖ９９＝ＶＩ＋｜ＶＴＰ｜＋２ＶＴＮとなる。Ｖ９９は、Ｎ型トランジスタ１０１のゲートに与えられる。Ｎ型トランジスタ１０１は、ノードＮ２２をＶ９９−ＶＴＮ＝ＶＩ＋｜ＶＴＰ｜＋ＶＴＮに充電する。
レベルシフト回路１０２は、レベルシフト回路６３にＮ型トランジスタ１０３，１０４およびＰ型トランジスタ１０５〜１０７を追加したものである。Ｎ型トランジスタ１０３、Ｐ型トランジスタ１０５，１０６およびＮ型トランジスタ１０４は、第４電源電位Ｖ４のラインと第５電源電位Ｖ５のラインとの間に直列接続され、Ｐ型トランジスタ１０７はノードＮ２７と第５電源電位Ｖ５のラインとの間に接続される。Ｎ型トランジスタ１０３のゲートは、入力電位ＶＩを受ける。Ｐ型トランジスタ１０５，１０６のゲートは、それぞれそれらのドレインに接続される。Ｐ型トランジスタ１０５，１０６の各々は、ダイオードを構成する。Ｎ型トランジスタ１０４のゲートは、Ｎ型トランジスタ６９のゲートに接続される。Ｎ型トランジスタ１０４には、Ｎ型トランジスタ６９に流れる定電流の値に応じた値の定電流が流れる。ＭＯＳトランジスタ１０６と１０４の間のノードの電位Ｖ１０６は、Ｖ１０６＝ＶＩ−ＶＴＮ−２｜ＶＴＰ｜となる。Ｖ１０６は、Ｐ型トランジスタ１０７のゲートに与えられる。Ｐ型トランジスタ１０７は、ノードＮ２７をＶ１０６−｜ＶＴＰ｜＝ＶＩ−ＶＴＮ−｜ＶＴＰ｜に放電する。他の構成および動作は、図１７の駆動回路７５と同じであるので、その説明は繰返さない。
図２７は、図２６に示した駆動回路９５の動作を示すタイムチャートであって、図１８と対比される図である。図２７を参照して、この駆動回路９５では、トランジスタ９７〜１０１によってノードＮ２２をＶＩ＋｜ＶＴＰ｜＋ＶＴＮに充電するので、ノードＮ２２の電位Ｖ２２が所定値ＶＩ＋｜ＶＴＰ｜＋ＶＴＮよりも低下したとき（時刻ｔ３，ｔ６）、ノードＮ２２の電位Ｖ２２を急速に所定値ＶＩ＋｜ＶＴＰ｜＋ＶＴＮに戻すことができる。また、トランジスタ１０３〜１０７によってノードＮ２７をＶＩ−ＶＴＮ−｜ＶＴＰ｜に放電するので、ノードＮ２７の電位Ｖ２７が所定値ＶＩ−ＶＴＮ−｜ＶＴＰ｜よりも上昇したとき（時刻ｔ３，ｔ６）、ノードＮ２７の電位Ｖ２７を急速に所定値ＶＩ−ＶＴＮ−｜ＶＴＰ｜に戻すことができる。したがって、回路の応答速度の高速化を図ることができる。
図２８は、この実施の形態５の変更例を示す回路図である。この駆動回路１０８は、図２６の駆動回路９５からＮ型トランジスタ２３，３４，１００およびＰ型トランジスタ２７，３２，１０５を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４，１００，１０５を除去したので、出力電位ＶＯはＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮになるが、回路の占有面積が小さくてすむ。
［実施の形態６］
図２９は、この発明の実施の形態６によるサンプルホールド回路の駆動回路１１０の構成を示す回路図である。図２９において、この駆動回路１１０が図２６の駆動回路９５と異なる点は、レベルシフト回路９６，１０２がレベルシフト回路１１１，１１２で置換されている点である。
レベルシフト回路１１１は、レベルシフト回路９６からＰ型トランジスタ９７，９８およびＮ型トランジスタ１００を除去し、Ｎ型トランジスタ９９をＰ型トランジスタ６５のソースとノードＮ２２との間に接続したものである。Ｎ型トランジスタ９９のゲートは、Ｎ型トランジスタ９９のドレインおよびＮ型トランジスタ１０１のゲートに接続される。Ｎ型トランジスタ９９，１０１のゲートの電位Ｖ９９は、Ｖ９９＝ＶＩ＋｜ＶＴＰ｜＋２ＶＴＮとなる。Ｎ型トランジスタ１０１は、ノードＮ２２をＶ９９−ＶＴＮ＝ＶＯ＋｜ＶＴＰ｜＋ＶＴＮに充電する。
レベルシフト回路１１２は、レベルシフト回路１０２からＮ型トランジスタ１０３，１０４およびＰ型トランジスタ１０５を除去し、Ｐ型トランジスタ１０６をノードＮ２７とＮ型トランジスタ７０のドレインとの間に接続したものである。Ｐ型トランジスタ１０６のゲートは、そのドレインおよびＰ型トランジスタ１０７のゲートに接続される。Ｐ型トランジスタ１０６，１０７のゲートの電位Ｖ１０６は、Ｖ１０６＝ＶＩ−ＶＴＮ−２｜ＶＴＰ｜となる。Ｐ型トランジスタ１０７は、ノードＮ２７をＶ１０６＋｜ＶＴＰ｜＝ＶＩ−ＶＴＮ−｜ＶＴＰ｜に放電する。他の構成および動作は、図２６の駆動回路９５と同じであるので、その説明は繰返さない。
この実施の形態６では、実施の形態５と同じ効果が得られる他、第３電源電位Ｖ３のラインからトランジスタ９７，９９，１００，９８を介して接地電位ＧＮＤのラインに流れる電流、および第４の電源電位ＶＯのラインからトランジスタ１０３，１０５，１０６，１０４を介して第５電源電位Ｖ５のラインに流れる電流を削減できるので、消費電流が小さくてすむ。また、トランジスタ９７，９８，１００，１０３〜１０５を除去したので、回路の占有面積が小さくてすむ。
図３０は、この実施の形態６の変更例を示す回路図である。この駆動回路１１３は、図２９の駆動回路１１０からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、出力電位ＶＯはＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮになるが、回路の占有面積が小さくてすむ。
［実施の形態７］
図３１は、この発明の実施の形態７による半導体集積回路装置の要部を示す回路ブロック図である。図３１において、この半導体集積回路装置は、ｊ個（ただし、ｊは２以上の整数である）の駆動回路１１５．１〜１１５．ｊを備える。
駆動回路１１５．１は、図３２に示すように、図１３の駆動回路６０のレベルシフト回路６１，６３をそれぞれレベルシフト回路１１６，１１７で置換したものである。レベルシフト回路１１６はレベルシフト回路６１からＰ型トランジスタ６６および抵抗素子６７を除去したものであり、レベルシフト回路１１７はレベルシフト回路６３から抵抗素子６８およびＮ型トランジスタ６９を除去したものである。トランジスタ６５，７０のゲートは、それぞれバイアス電位ＶＢＰ，ＶＢＮを受ける。他の駆動回路１１５．２〜１１５．ｊの各々も駆動回路１１５．１と同じ構成である。
図３１に戻って、この半導体集積回路装置では、バイアス電位ＶＢＰを生成するためのＰ型トランジスタ６６および抵抗素子６７とバイアス電位ＶＢＮを生成するための抵抗素子６８およびＮ型トランジスタ６９とが駆動回路１１５．１〜１１５．ｊに共通に設けられる。
Ｐ型トランジスタ６６および抵抗素子６７は第３電源電位Ｖ３のラインと接地電位ＧＮＤのラインとの間に直列接続され、Ｐ型トランジスタ６６のゲートはそのドレイン（ノードＮ６６）に接続される。ノードＮ６６には、バイアス電位ＶＢＰが現れる。ノードＮ６６と接地電位ＧＮＤのラインとの間には、バイアス電位ＶＢＰを安定化させるためのキャパシタ１１８が接続される。駆動回路１１５．１〜１１５．ｊの各々のＰ型トランジスタ６５には、Ｐ型トランジスタ６６に流れる定電流に応じた値の定電流が流れる。
抵抗素子６８およびＮ型トランジスタ６９は第４電源電位Ｖ４のラインと第５電源電位Ｖ５のラインとの間に接続され、Ｎ型トランジスタ６９のゲートはそのドレイン（ノードＮ６８）に接続される。ノードＮ６８には、バイアス電位ＶＢＮが現れる。ノードＮ６８と接地電位ＧＮＤのラインとの間には、バイアス電位ＶＢＮを安定化させるためのキャパシタ１１９が接続される。駆動電位１１５．１〜１１５．ｊの各々のＮ型トランジスタ７０は、Ｎ型トランジスタ６９に流れる定電流に応じた値の定電流が流れる。
この実施の形態７では、実施の形態２と同じ効果が得られる他、バイアス電位ＶＢＰ，ＶＢＮを生成するための回路を駆動回路１１５．１〜１１５．ｊに共通に設けたので、駆動回路１１５．１〜１１５．ｊ１つ当りの占有面積が小さくてすむ。
［実施の形態８］
図３３は、この発明の実施の形態８によるサンプルホールド回路のオフセット補償機能付駆動回路１２０の構成を示す回路ブロック図である。図３３において、このオフセット補償機能付駆動回路１２０は、駆動回路１２１、キャパシタ１２２およびスイッチＳ１〜Ｓ４を含む。駆動回路１２１は、実施の形態１〜１１で示した駆動回路のうちのいずれかの駆動回路である。キャパシタ１２２およびスイッチＳ１〜Ｓ４は、駆動回路１２１のトランジスタのしきい値電圧のばらつきなどにより駆動回路１２１の入力電位と出力電位の間に電位差すなわちオフセット電圧ＶＯＦが生じた場合に、このオフセット電圧ＶＯＦを補償するためのオフセット補償回路を構成する。
すなわち、スイッチＳ１は入力ノードＮ１２０と駆動回路１２１の入力ノードＮ２０との間に接続され、スイッチＳ４は出力ノードＮ１２１と駆動回路１２１の出力ノードＮ３０との間に接続される。キャパシタ１２２およびスイッチＳ２は、駆動回路１２１の入力ノードＮ２０と出力ノードＮ３０との間に直列接続される。スイッチＳ３は、入力ノードＮ１２０とキャパシタ１２２およびスイッチＳ２間のノードＮ１２２との間に接続される。スイッチＳ１〜Ｓ４の各々は、Ｐ型トランジスタでもよいし、Ｎ型トランジスタでもよいし、Ｐ型トランジスタおよびＮ型トランジスタを並列接続したものでもよい。スイッチＳ１〜Ｓ４の各々は、制御信号（図示せず）によってオン／オフ制御される。
今、駆動回路１２１の出力電位が入力電位よりもオフセット電圧ＶＯＦだけ低い場合について説明する。図３４に示すように、初期状態では、すべてのスイッチＳ１〜Ｓ４はオフ状態にされている。ある時刻ｔ１においてスイッチＳ１，Ｓ２がオン状態にされると、駆動回路１２１の入力ノードＮ２０の電位Ｖ２０はＶ２０＝ＶＩになり、駆動回路１２１の出力電位Ｖ３０およびノードＮ１２２の電位Ｖ１２２はＶ３０＝Ｖ１２２＝ＶＩ−ＶＯＦとなり、キャパシタ１２２はオフセット電圧ＶＯＦに充電される。
次に時刻ｔ２においてスイッチＳ１，Ｓ２がオフ状態にされると、オフセット電圧ＶＯＦはキャパシタ１２２に保持される。次いで時刻ｔ３においてスイッチＳ３がオン状態にされると、ノードＮ１２２の電位Ｖ１２２はＶ１２２＝ＶＩになり、駆動回路１２１の入力電位Ｖ２０はＶ２０＝ＶＩ＋ＶＯＦとなる。この結果、駆動回路１２１の出力電位Ｖ３０はＶ３０＝Ｖ２０−ＶＯＦ＝ＶＩとなり、駆動回路１２１のオフセット電圧ＶＯＦは打消されたことになる。次に時刻ｔ４においてスイッチＳ４がオン状態にされると、出力電位ＶＯがＶＯ＝ＶＩとなり負荷に供給される。
この実施の形態８では、駆動回路１２１のオフセット電圧ＶＯＦを打消すことができ、出力電位ＶＯと入力電位ＶＩを一致させることができる。
なお、スイッチＳ４は必ずしも必要でない。ただし、スイッチＳ４を設けないと、負荷容量３６の容量値が大きい場合は時刻ｔ１においてスイッチＳ１，Ｓ２をオン状態にしてからキャパシタ１２２の端子間電圧ＶＯＦが安定するまでの時間が長くなる。
［実施の形態９］
図３５は、この発明の実施の形態９によるサンプルホールド回路のオフセット補償機能付駆動回路１２５の構成を示す回路ブロック図である。図３５において、このオフセット補償機能付駆動回路１２５は、図１２の駆動回路６０にキャパシタ１２２ａ，１２２ｂ，１２６ａ，１２６ｂおよびスイッチＳ１ａ〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂを追加したものである。
スイッチＳ１ａ，Ｓ１ｂは、それぞれ入力ノードＮ１２０とトランジスタ２４，２６のゲート（ノードＮ２０ａ，Ｎ２０ｂ）との間に接続される。スイッチＳ４ａ，Ｓ４ｂは、それぞれ出力ノードＮ１２１とトランジスタ３２，３４のドレイン（ノードＮ３０ａ，Ｎ３０ｂ）との間に接続される。キャパシタ１２２ａおよびスイッチＳ２ａは、ノードＮ２０ａとＮ３０ａの間に直列接続される。キャパシタ１２２ｂおよびスイッチＳ２ｂは、ノードＮ２０ｂとＮ３０ｂの間に直列接続される。スイッチＳ３ａは、入力ノードＮ１２０とキャパシタ１２２ａおよびスイッチＳ２ａ間のノードＮ１２２ａとの間に接続される。スイッチ３ｂは、入力ノードＮ１２０とキャパシタ１２２ｂおよびスイッチＳ２ｂ間のノードＮ１２２ｂとの間に接続される。キャパシタ１２６ａ，１２６ｂの一方電極はそれぞれノードＮ３０ａ，Ｎ３０ｂに接続され、それらの他方電極はそれぞれリセット信号／φＲおよびその相補信号φＲを受ける。
図３６は、図３５に示したオフセット補償機能付駆動回路１２５の動作を示すタイムチャートである。定電流源６２およびトランジスタ２３，２４，３１，３２からなる充電回路と、定電流源６４およびトランジスタ２６，２７，３４，３５からなる放電回路とは、充電と放電の違いはあるが同様の動作をするので、図３６では充電回路の動作のみについて説明する。今、Ｎ型トランジスタ３１のしきい値電圧ＶＴＮがＮ型トランジスタのしきい値電圧ＶＴＮよりもＶＯＦａだけ大きいために充電回路側にオフセット電圧ＶＯＦａがあり、放電回路側にオフセット電圧ＶＯＦｂはないものとする。
初期状態では、スイッチＳ１ａ〜Ｓ３ａがオフ状態にされるとともにスイッチＳ４ａがオン状態にされ、ノードＮ２０ａ，Ｎ１２２ａ，Ｎ３０ａ，Ｎ１２１には前回の電位ＶＩ′が保持されている。時刻ｔ１においてスイッチＳ１ａ，Ｓ２ａがオン状態にされると、ノードＮ２０ａ，Ｎ１２２ａ，Ｎ３０ａ，Ｎ１２１の電位Ｖ２０ａ，Ｖ１２２ａ，Ｖ３０ａ，ＶＯはともに入力電位ＶＩに等しい電位になる。また、ノードＮ２２の電位Ｖ２２は、Ｖ２２＝ＶＩ＋｜ＶＴＰ｜＋ＶＴＮとなる。Ｎ型トランジスタ３１のしきい値電圧ＶＴＮ′がＮ型トランジスタ２３のしきい値電圧ＶＴＮよりもＶＯＦａだけ高いにもかかわらずＶ２０ａ，Ｖ１２２ａ，Ｖ３０ａ，ＶＯがともにＶＩに等しい電位になるのは、出力ノードＮ１２１は放電回路によって入力電位ＶＩまで放電されるが、それ以下には放電されないからである。
次に、時刻ｔ２においてスイッチＳ４ａがオフ状態にされて、充電回路の出力ノードＮ３０ａと放電回路の出力ノードＮ３０ｂとが電気的に切離される。次いで時刻ｔ３においてリセット信号／φＲが「Ｈ」レベルから「Ｌ」レベルに立下げられると、キャパシタ１２６ａを介して容量結合により、ノードＮ３０ａ，Ｎ１２２ａの電位Ｖ３０ａ，Ｖ１２２ａが所定電圧だけ降圧される。これにより、トランジスタ３１，３２が導通してノードＮ３０ａ，Ｎ１２２ａの電位Ｖ３０ａ，Ｖ１２２ａがＶＩ−ＶＯＦａまで上昇し、キャパシタ１２２ａがＶＯＦａに充電される。
ノードＮ３０ａ，Ｎ１２２ａの電位Ｖ３０ａ，Ｖ１２２ａが安定した後、時刻ｔ４においてスイッチＳ１ａ，Ｓ２ａがオフ状態にされ、さらに時刻ｔ５においてスイッチＳ３ａがオン状態にされると、入力電位ＶＩにオフセット電圧ＶＯＦａを加算した電位ＶＩ＋ＶＯＦａがノードＮ２０ａに与えられる。これにより、ノードＮ２２の電位Ｖ２２はＶ２２＝ＶＩ＋｜ＶＴＰ｜＋ＶＴＮ＋ＶＯＦａとなり、ノードＮ３０ａ，Ｎ１２２ａの電位Ｖ３０ａ，Ｖ１２２ａは入力電位ＶＩと同じレベルになる。
充電回路の出力電位Ｖ３０ａは時刻ｔ１からＶ３０ａ＝ＶＩになるが、時刻ｔ１〜ｔ２の期間は配線容量などによって保持された電位にすぎず、負極性のノイズがあった場合はＶ３０ａはＶＩ−ＶＯＦまで低下してしまう。これに対して時刻ｔ５以降は、負極性のノイズがあってもトランジスタ３１，３２によって充電されるので、Ｖ３０ａはＶＩに維持される。
次に時刻ｔ６においてスイッチＳ３ａがオフ状態にされ、さらに時刻ｔ７においてスイッチＳ４ａがオン状態にされると、負荷容量３６が駆動回路によって駆動される。時刻ｔ８においてリセット信号／φＲが「Ｈ」レベルに立上げられると、初期状態に戻る。この時刻ｔ８では、出力インピーダンスが十分に低くなっているので、リセット信号／φＲが「Ｈ」レベルに立上げられても出力電位ＶＯはほとんど変化しない。放電回路側でも同様の動作が行なわれ、出力電位ＶＯはＶＩに維持される。
図３７は、図３５に示したオフセット補償機能付駆動回路１２５の動作を示す他のタイムチャートである。定電流源６２およびトランジスタ２３，２４，３１，３２からなる充電回路と、定電流源６４およびトランジスタ２６，２７，３４，３５からなる放電回路とは、充電と放電の違いはあるが同様の動作をするので、図３７では放電回路の動作のみについて説明する。今、Ｐ型トランジスタ３５のしきい値電圧の絶対値｜ＶＴＰ′｜がＰ型トランジスタ２７のしきい値電圧の絶対値｜ＶＴＰ｜よりもＶＯＦｂだけ大きいために放電回路側にオフセット電圧ＶＯＦｂがあり、充電回路側にはオフセット電圧ＶＯＦａはないものとする。
初期状態では、スイッチＳ１ｂ〜Ｓ３ｂがオフ状態にされるとともにスイッチＳ４ｂがオン状態にされ、ノードＮ２０ｂ，Ｎ１２２ｂ，Ｎ３０ｂ，Ｎ１２１には前回の電位ＶＩ′が保持されている。時刻ｔ１においてスイッチＳ１ｂ，Ｓ２ｂがオン状態にされると、ノードＮ２０ｂ，Ｎ１２２ｂ，Ｎ３０ｂ，Ｎ１２１の電位Ｖ２０ｂ，Ｖ１２２ｂ，Ｖ３０ｂ，ＶＯはともに入力電位ＶＩに等しい電位になる。また、ノードＮ２７の電位Ｖ２７は、Ｖ２７＝ＶＩ−｜ＶＴＰ｜−ＶＴＮとなる。Ｐ型トランジスタ３５のしきい値電圧の絶対値｜ＶＴＰ′｜がＶ型トランジスタ２７のしきい値電圧の絶対値｜ＶＴＰ｜よりもＶＯＦｂだけ高いにもかかわらずＶ２０ｂ，Ｖ１２２ｂ，Ｖ３０ｂ，ＶＯはともにＶＩに等しい電位になるのは、出力ノードＮ１２１が充電回路によって入力電位ＶＩまで充電されるが、それ以上には充電されないからである。
次に、時刻ｔ２においてスイッチＳ４ｂがオフ状態にされて、充電回路の出力ノードＮ３０ａと放電回路の出力ノードＮ３０ｂとが電気的に切離される。次いで時刻ｔ３において信号φＲが「Ｌ」レベルから「Ｈ」レベルに立上げられると、キャパシタ１２６ｂを介して容量結合により、ノードＮ３０ｂ，Ｎ１２２ｂの電位Ｖ３０ｂ，Ｖ１２２ｂが所定電圧だけ昇圧される。これにより、トランジスタ３４，３５が導通してノードＮ３０ｂ，Ｎ１２２ｂの電位Ｖ３０ｂ，Ｖ１２２ｂがＶＩ＋ＶＯＦｂまで低下し、キャパシタ１２２ｂがＶＯＦｂに充電される。
ノードＮ３０ｂ，Ｎ１２２ｂの電位Ｖ３０ｂ，Ｖ１２２ｂが安定した後、時刻ｔ４においてスイッチＳ１ｂ，Ｓ２ｂがオフ状態にされ、さらに時刻ｔ５においてスイッチＳ３ｂがオン状態にされると、入力電位ＶＩからオフセット電圧ＶＯＦｂを減算した電位ＶＩ−ＶＯＦがノードＮ２０ｂに与えられる。これにより、ノードＮ２７の電位Ｖ２７がＶ２７＝ＶＩ−ＶＴＮ−｜ＶＴＰ｜−ＶＯＦｂとなり、ノードＮ３０ｂ，Ｖ１２２ｂの電位Ｖ３０ｂ，Ｖ１２２ｂは入力電位ＶＩと同レベルになる。
放電回路の出力電位Ｖ３０ｂは時刻ｔ１からＶ３０ｂ＝ＶＩになるが、時刻ｔ１〜ｔ２の期間は配線容量などによって保持された電位にすぎず、正極性のノイズがあった場合はＶ３０ｂはＶＩ＋ＶＯＦｂまで上昇してしまう。これに対して時刻ｔ５以降は、正極性のノイズがあってもトランジスタ３４，３５によって放電されるので、Ｖ３０ｂはＶＩに維持される。
次に時刻ｔ６においてスイッチＳ３ｂがオフ状態にされ、さらに時刻ｔ７においてスイッチＳ４ｂがオン状態にされると、負荷容量３６が駆動回路によって駆動される。時刻ｔ８において信号φＲが「Ｌ」レベルに立下げられると、初期状態に戻る。この時刻ｔ８では、出力インピーダンスが低くなっているので、信号φＲが「Ｌ」レベルに立上げられても出力電位Ｖはほとんど変化しない。放電回路側でも同様の動作が行なわれ、出力電位ＶＯはＶＩに維持される。
以下、この実施の形態９の種々の変更例について説明する。図３８のオフセット補償機能付駆動回路１２７は、図３５のオフセット補償機能付駆動回路１２５からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、回路の占有面積が小さくてすむ。
図３９のオフセット補償機能付駆動回路１３０は、図３５のオフセット補償機能付駆動回路１２５のキャパシタ１２６ａ，１２６ｂをそれぞれＮ型トランジスタ１３１ａおよびＰ型トランジスタ１３１ｂで置換したものである。Ｎ型トランジスタ１３１ａは、第８電源電位Ｖ８のラインとノードＮ３０ａとの間に接続され、そのゲートはリセット信号φＲ′を受ける。Ｐ型トランジスタ１３１ｂは、ノードＮ３０ｂと第９電源電位Ｖ９のラインとの間に接続され、そのゲートはリセット信号φＲ′の相補信号／φＲ′を受ける。
通常時は信号φＲ′，／φＲ′がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされており、Ｎ型トランジスタ１３１ａおよびＰ型トランジスタ１３１ｂはともに非導通にされている。図３６および図３７の時刻ｔ３において、信号φＲ′が所定時間だけパルス的に「Ｈ」レベルにされるとともに信号／φＲ′が所定時間だけパルス的に「Ｌ」レベルにされる。これにより、Ｎ型トランジスタ１３１ａがパルス的に導通してノードＮ３０ａの電位Ｖ３０ａが第８電源電位Ｖ８に低下されるとともに、Ｐ型トランジスタ１３１ｂがパルス的に導通してノードＮ３０ｂの電位Ｖ３０ｂが第９電源電位Ｖ９に上昇される。この後、図３６で説明した場合ではノードＮ３０ａがＶＩ−ＶＯＦに充電され、図３７で説明した場合ではノードＮ３０ｂがＶＯ＋ＶＯＦに放電される。この変更例では、図３６および図３７の時刻ｔ８においても、出力電位ＶＯにノイズが発生することはない。なお、信号φＲ′，／φＲ′のパルス幅は必要最小限の値に設定される。
図４０のオフセット補償機能付駆動回路１３２は、図２０の駆動回路８０にキャパシタ１２２ａ，１２２ｂ，１２６ａ，１２６ｂおよびスイッチＳ１ａ〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂからなるオフセット補償回路を付加したものである。図３６および図３７の時刻ｔ１〜ｔ２の期間において信号／φＰはパルス的に「Ｌ」レベルにされるとともに信号φＰがパルス的に「Ｈ」レベルにされる。この変更例では、ノードＮ２２，Ｎ２７の電位Ｖ２２，Ｖ２７が所定値に迅速に到達するので、動作速度の高速化を図ることができる。
図４１のオフセット補償機能付駆動回路１３３は、図４０のオフセット補償機能付駆動回路１３２からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、回路の占有面積が小さくてすむ。
図４２のオフセット補償機能付駆動回路１３５は、図２２のオフセット補償機能付駆動回路８５にキャパシタ１２２ａ，１２２ｂ，１２６ａ，１２６ｂおよびスイッチＳ１ａ〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂからなるオフセット補償回路を付加したものである。この変更例では、信号／φＰ，φＰがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになってトランジスタ８１，８２が導通したときに、同時にトランジスタ８６，８７が非導通になるので、貫通電流が流れるのを防止することができ、消費電流が小さくてすむ。
図４３のオフセット補償機能付駆動回路１３６は、図４２のオフセット補償機能付駆動回路１３５からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、回路の占有面積は小さくてすむ。
図４４のオフセット補償機能付駆動回路１４０は、図２４の駆動回路９０にキャパシタ１２２ａ，１２２ｂ，１２６ａ，１２６ｂおよびスイッチＳ１〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂからなるオフセット補償回路を付加したものである。この変更例では、信号／φＰが「Ｌ」レベルにされてＰ型トランジスタ８１が導通したときにＰ型トランジスタ２４のドレインが「Ｈ」レベルにされ、信号φＰが「Ｈ」レベルにされてＮ型トランジスタ８２が導通したときにＮ型トランジスタ２６のドレインが「Ｌ」レベルにされるので、貫通電流が流れることを防止することができ、消費電力が小さくてすむ。
図４５のオフセット補償機能付駆動回路１４１は、図４４のオフセット補償機能付駆動回路１４０からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、回路の占有面積が小さくてすむ。
図４６のオフセット補償機能付駆動回路１４５は、図２６のオフセット補償機能付駆動回路９５にキャパシタ１２２ａ，１２２ｂ，１２６ａ，１２６ｂおよびスイッチＳ１ａ〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂからなるオフセット補償回路を付加したものである。図３６および図３７の時刻ｔ１〜ｔ２の期間において信号φＢがパルス的に「Ｈ」レベルにされるとともに信号／φＢがパルス的に「Ｌ」レベルにされる。この変更例では、ノードＮ２２，Ｎ２７の電位Ｖ２２，Ｖ２７が所定値に迅速に到達するので、動作速度の高速化を図ることができる。
図４７のオフセット補償機能付駆動回路１４６は、図４６のオフセット補償機能付駆動回路１４５からＮ型トランジスタ２３，３４，１００およびＰ型トランジスタ２７，３２，１０５を除去したものである。この変更例では、回路の占有面積が小さくてすむ。
図４８のオフセット補償機能付駆動回路１５０は、図２９の駆動回路１１０にキャパシタ１２２ａ，１２２ｂ，１２６ａ，１２６ｂおよびスイッチＳ１〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂからなるオフセット補償回路を付加したものである。図３６および図３７の時刻ｔ１〜ｔ２の期間において信号φＢがパルス的に「Ｈ」レベルにされるとともに信号／φＢがパルス的に「Ｌ」レベルにされる。この変更例では、ノードＮ２２，Ｎ２７の電位Ｖ２２，Ｖ２７が所定値に迅速に到達するので、動作速度の高速化を図ることができる。
図４９のオフセット補償機能付駆動回路１５１は、図４８のオフセット補償機能付駆動回路１５０からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、回路の占有面積が小さくてすむ。
［実施の形態１０］
図５０は、この発明の実施の形態１０によるサンプルホールド回路のオフセット補償機能付駆動回路１５５の構成を示す回路図である。図５０において、このオフセット補償機能付駆動回路１５５が図４６のオフセット補償機能付駆動回路１４５と異なる点は、スイッチＳ５およびキャパシタ１５６が追加されている点と、昇圧信号φＢ，／φＢがそれぞれ昇圧信号φＢ１，／φＢ１で置換されている点である。
スイッチＳ５は、スイッチＳ４ａ，Ｓ４ｂ間のノードと出力ノードＮ１２１との間に接続される。キャパシタ１５６は、スイッチＳ４ａ，Ｓ４ｂ間のノードと接地電位ＧＮＤのラインとの間に接続される。キャパシタ１５６の容量値は、負荷容量３６の容量値よりも小さく設定されている。
図５１は、図５０に示したオフセット補償機能付駆動回路１５５の動作を示すタイムチャートであって、図３６と対比される図である。ここでも充電回路側の動作のみについて説明する。図５１を参照して、時刻ｔ９まではスイッチＳ５がオフ状態にされており、負荷容量３６が電気的に切離されているので、たとえば時刻ｔ１〜ｔ２において電位Ｖ２２，Ｖ３０ａ，Ｖ１２２ａが迅速に入力電位ＶＩに到達する。
時刻ｔ９においてスイッチＳ５がオン状態にされると、出力ノードＮ１２１に接続されたデータ線の電位ＶＯに応じてスイッチＳ４ａ，Ｓ４ｂ間の電位Ｖ１５６が変化する。図５１では、データ線の電位ＶＯがＶ１５６よりも低かった場合が示されており、時刻ｔ９において電位Ｖ１５６が低下した後、トランジスタ３１，３２によって電流が供給されて電位Ｖ１５６が徐々に上昇する。次いで時刻ｔ１０において信号φＢ１が「Ｌ」レベルから「Ｈ」レベルに立上げられてノードＮ２２の電位Ｖ２２がパルス的に上昇し、Ｎ型トランジスタ３１を流れる電流が増加して電位Ｖ１５６＝ＶＯが急速に入力電位ＶＩに到達する。
図５２は、図５０に示したオフセット補償機能付駆動回路１５５の動作を示す他のタイムチャートであって、図３７と対比される図である。ここでも、放電回路側の動作のみについて説明する。図５２を参照して、時刻ｔ９まではスイッチＳ５がオフ状態にされており、負荷容量３６が電気的に切離されているので、たとえば時刻ｔ１〜ｔ２において電位Ｖ２７，Ｖ３０ｂ，Ｖ１２２ｂが迅速に入力電位ＶＩに到達する。
時刻ｔ９においてスイッチＳ５がオン状態にされると、出力ノードＮ１２１に接続されたデータ線の電位ＶＯに応じてスイッチＳ４ａ，Ｓ４ｂ間の電位Ｖ１５６が変化する。図５２では、データ線の電位ＶＯがＶ１５６よりも高かった場合が示されており、時刻ｔ９において電位Ｖ１５６が上昇した後、トランジスタ３４，３５によって電流が排出されて電位Ｖ１５６が徐々に低下する。
次いで時刻ｔ１０において信号／φＢ１が「Ｈ」レベルから「Ｌ」レベルに立下げられてノードＮ２７の電位Ｖ２７がパルス的に低下し、Ｐ型トランジスタ３５に流れる電流が増加して電位Ｖ１５６＝ＶＯは急速に入力電位ＶＩに到達する。
この実施の形態１０では、負荷容量３６の容量値が大きい場合でも、速い動作速度を得ることができる。
［実施の形態１１］
図５３は、この発明の実施の形態１１によるオフセット補償機能付駆動回路１５７の構成を示す回路図である。図５３を参照して、このオフセット補償機能付駆動回路１５７が図５０のオフセット補償機能付駆動回路１５５と異なる点は、キャパシタ１５６が除去されている点と、スイッチＳ５のオン／オフのタイミングおよび信号φＢ１，／φＢ１のレベル変化のタイミングである。
図５４は、図５３に示したオフセット補償機能付駆動回路１５７の動作を示すタイムチャートである。ここでは、Ｎ型トランジスタ３１のしきい値電圧ＶＴＮ′がＮ型トランジスタ２３のしきい値電圧ＶＴＮよりもＶＯＦだけ大きいものとする。初期状態では、スイッチＳ１ａ〜Ｓ３ａ，Ｓ１ｂ〜Ｓ３ｂはオフ状態にされるとともにスイッチＳ４ａ，Ｓ４ｂ，Ｓ５がオン状態にされ、ノードＮ３０ａ，Ｎ３０ｂ，Ｎ２０ａの電位Ｖ３０ａ，Ｖ３０ｂ，Ｖ２０ａはともに前回の入力電位（図ではＶＨ）になっている。
時刻ｔ１においてスイッチＳ５がオフ状態にされてスイッチＳ３０ａ，Ｓ３０ｂの間のノードと負荷容量３６とが電気的に切離される。時刻ｔ２においてスイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２ｂがオン状態にされるとともに、入力電位ＶＩが今回の電位（図ではＶＬ）に設定される。このように、ノードＮ３０ａ，Ｎ３０ｂ，Ｎ２０ｂの電位Ｖ３０ａ，Ｖ３０ｂ，Ｖ２０ｂはともにＶＩ＝ＶＬになる。Ｎ型トランジスタ３１のしきい値電圧ＶＴＮ′が他のＮ型トランジスタのしきい値電圧ＶＴＮよりもＶＯＦだけ高いにもかかわらずＶ３０ａ，Ｖ３０ｂがＶＩ＝ＶＬになるのは、放電回路がノードＮ３０ａ，Ｎ３０ｂをＶＩ＝ＶＬまで放電するが、それ以下には放電しないからである。
時刻ｔ３においてスイッチＳ４ａ，Ｓ４ｂがオフ状態にされて、充電回路と放電回路は電気的に切離される。時刻ｔ４においてリセット信号／φＲが「Ｈ」レベルから「Ｌ」レベルに立下げられるとともに信号φＲが「Ｌ」レベルから「Ｈ」レベルに立上げられる。これにより、ノードＮ３０ａの電位Ｖ３０ａがＶＬからパルス的に降圧された後ＶＬ−ＶＯＦになるととももに、ノードＮ３０ｂの電位Ｖ３０ｂがＶＬからパルス的に昇圧された後ＶＬになる。
時刻ｔ５においてスイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，ｓ２ｂがオフ状態にされ、次いで時刻ｔ６においてスイッチＳ３ａ，Ｓ３ｂがオン状態にされると、ノードＮ２０ａの電位Ｖ２０ａがＶＬ＋ＶＯＦになり、オフセット電圧ＶＯＦが打消されてノードＮ３０ａの電位Ｖ３０ａはＶＩ＝ＶＬになる。
時刻ｔ７においてスイッチＳ３ａ，Ｓ３ｂがオフ状態にされ、次いで時刻ｔ８においてスイッチＳ４ａ，Ｓ４ｂ，Ｓ５がオン状態にされると、負荷容量３６が前回の電位であるＶＨに充電されているので、ノードＮ３０ａ，Ｎ３０ｂの電位Ｖ３０ａ，Ｖ３０ｂは一旦上昇した後、徐々に低下する。時刻ｔ９において、信号φＢ１が「Ｌ」レベルから「Ｈ」レベルに立上げられるとともに、信号／φＢ１が「Ｈ」レベルから「Ｌ」レベルに立下げられる。
このように、キャパシタ７６を介してノードＮ２２の電位Ｖ２２が昇圧されるとともに、キャパシタ７７を介してノードＮ２７の電位Ｖ２７が降圧される。このとき、出力ノードＮ１２１に「Ｌ」レベルＶＬを出力する動作を行なっており、Ｐ型トランジスタ３５の導通抵抗値はＮ型トランジスタ３１の導通抵抗値よりも低くなっているので、Ｖ２７によるレベル降下作用の方がＶ２２によるレベル上昇作用よりも強く働き、ノードＮ３０ａ，Ｎ３０ｂ，Ｎ１２１の電位Ｖ３０ａ，Ｖ３０ｂ，ＶＯは急速に低下してＶＬに到達する。
この実施の形態１１では、動作速度の高速化を図ることができる。
［実施の形態１２］
図５５は、この発明の実施の形態１２によるサンプルホールド回路のプッシュ型駆動回路１６０の構成を示す回路図である。図５５において、このプッシュ型駆動回路１６０は、レベルシフト回路６１、プルアップ回路３０、および定電流源１６１を備える。レベルシフト回路６１およびプルアップ回路３０は、図１２で示したものと同じである。
すなわち、レベルシフト回路６１は、第３電源電位Ｖ３（１５Ｖ）のノードと接地電位ＧＮＤのノードとの間に直列接続された定電流源６２、Ｎ型トランジスタ２３およびＰ型トランジスタ２４を含む。定電流源６２は、図５６に示すように、Ｐ型トランジスタ６５，６６および抵抗素子６７を含む。Ｐ型トランジスタ６５は第３電源電位Ｖ３のノードとＮ型トランジスタ２３のドレイン（ノードＮ２２）との間に接続され、Ｐ型トランジスタ６６および抵抗素子６７は第３電源電位Ｖ３のノードと接地電位ＧＮＤのノードとの間に直列接続される。Ｐ型トランジスタ６５，６６のゲートは、ともにＰ型トランジスタ６６のドレインに接続される。Ｐ型トランジスタ６５，６６は、カレントミラー回路を構成する。Ｐ型トランジスタ６６および抵抗素子６７には抵抗素子６７の抵抗値に応じた値の定電流が流れ、Ｐ型トランジスタ６５にはＰ型トランジスタ６６に流れる定電流の値に応じた値の定電流が流れる。Ｎ型トランジスタ２３のゲートは、そのドレイン（ノードＮ２２）に接続されている。Ｎ型トランジスタ２３は、ダイオード素子を構成する。Ｐ型トランジスタ２４のゲートは、入力ノードＮ２０に接続される。定電流源６２の電流値は、トランジスタ２３，２４の各々に所定のしきい値電圧を発生させるために必要な最小限の値に設定されている。
入力ノードＮ２０の電位（階調電位）をＶＩとし、Ｐ型トランジスタのしきい値電圧をＶＴＰとし、Ｎ型トランジスタのしきい値電圧をＶＴＮとすると、Ｐ型トランジスタ２４のソース（ノードＮ２３）の電位Ｖ２３およびＮ型トランジスタ２３のドレイン（ノードＮ２２）の電位Ｖ２２はそれぞれＶ２３＝ＶＩ＋｜ＶＴＰ｜，Ｖ２２＝ＶＩ＋｜ＶＴＰ｜＋ＶＴＮとなる。したがって、レベルシフト回路６１は、入力電位ＶＩを｜ＶＴＰ｜＋ＶＴＮだけレベルシフトさせた電位Ｖ２２を出力する。
プルアップ回路３０は、第６電源電位Ｖ６（１５Ｖ）のノードと出力ノードＮ３０との間に直列接続されたＮ型トランジスタ３１およびＰ型トランジスタ３２を含む。Ｎ型トランジスタ３１のゲートは、レベルシフト回路６１の出力電位Ｖ２２を受ける。Ｐ型トランジスタ３２のゲートは、そのドレインに接続されている。Ｐ型トランジスタ３２は、ダイオード素子を構成する。Ｎ型トランジスタ３１は飽和領域で動作するように第６電源電位Ｖ６が設定されているので、Ｎ型トランジスタ３１はいわゆるソースフォロア動作を行なう。
定電流源１６１は、出力ノードＮ３０と接地電位ＧＮＤのノードとの間に接続される。定電流源１６１は、図５６に示すように、Ｎ型トランジスタ１６２，１６３および抵抗素子１６４を含む。Ｎ型トランジスタ１６２は出力ノードＮ３０と接地電位ＧＮＤのノードとの間に接続され、抵抗素子１６４およびＮ型トランジスタ１６３は第６電源電位Ｖ６のノードと接地電位ＧＮＤのノードとの間に直列接続される。Ｎ型トランジスタ１６２，１６３のゲートは、ともにＮ型トランジスタ１６３のドレインに接続される。Ｎ型トランジスタ１６２，１６３は、カレントミラー回路を構成する。抵抗素子１６４およびＮ型トランジスタ１６３には抵抗素子１６４の抵抗値に応じた値の定電流が流れ、Ｎ型トランジスタ１６２にはＮ型トランジスタ１６３に流れる定電流の値に応じた値の定電流が流れる。定電流源１６１の電流値は、トランジスタ３１，３２の各々に所定のしきい値電圧を発生させるために必要な最小限の値に設定されている。
Ｎ型トランジスタ３１のソース（ノードＮ３１）の電位Ｖ３１はＶ３１＝Ｖ２２−ＶＴＮ＝ＶＩ＋｜ＶＴＰ｜となり、出力ノードＮ３０の電位ＶＯはＶＯ＝Ｖ３１−｜ＶＴＰ｜＝ＶＩとなる。
この実施の形態１２では、トランジスタ２３，２４，３１，３２の各々に所定のしきい値電圧を発生させるために必要な最小限の値の貫通電流を流せば足りるので、消費電流が小さくて済む。
また、図５７は、この実施の形態１２の変更例によるプッシュ型駆動回路１６５の構成を示す回路図である。図５７を参照して、この駆動回路１６５が図５６の駆動回路１６０と異なる点は、抵抗素子１６４が除去され、抵抗素子６７が２つの定電流源６２と１６１で共用されている点である。抵抗素子６７およびＮ型トランジスタ１６３は、Ｐ型トランジスタ６６のソースと接地電位ＧＮＤのノードとの間に直列接続される。Ｎ型トランジスタ１６３のゲートはそのドレインに接続される。この変更例では、抵抗素子６７と１６４の抵抗値のバラツキによってオフセット電圧が発生することを防止することができる。
また、図５８のプッシュ型駆動回路１６６は、図５５のプッシュ型駆動回路１６０からダイオード接続されたトランジスタ２３，３２を除去したものである。出力電位ＶＯは、ＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮとなる。ただし、｜ＶＴＰ｜≒ＶＴＮと設定すれば、ＶＯ≒ＶＩとなる。あるいは、｜ＶＴＰ｜−ＶＴＮの値をオフセット値として使用上考慮しておけば図５５の駆動回路１６０と同様に使用することができる。この変更例では、トランジスタ２３，３２を除去したので、回路の占有面積を小さくすることができる。
また、定電流源６２，１６１の各々を抵抗素子で置換してもよい。この場合は、回路構成の簡単化を図ることができる。
［実施の形態１３］
図５９は、この発明の実施の形態１３によるプル型駆動回路１７０の構成を示す回路図である。図５９において、この駆動回路１７０は、レベルシフト回路６３、定電流源１７１およびプルダウン回路３３を含む。レベルシフト回路６３およびプルダウン回路３３は、図１２で示したものと同じである。
すなわち、レベルシフト回路６３は、第４電源電位Ｖ４（５Ｖ）のノードと第５電源電位Ｖ５（−１０Ｖ）のノードとの間に直列接続されたＮ型トランジスタ２６、Ｐ型トランジスタ２７および定電流源６４を含む。Ｎ型トランジスタ２６のゲートは、入力ノードＮ２０の電位ＶＩを受ける。Ｐ型トランジスタ２７のゲートは、そのドレイン（ノードＮ２７）に接続される。Ｐ型トランジスタ２７は、ダイオード素子を構成する。定電流源６４の電流値は、トランジスタ２６，２７の各々に所定のしきい値電圧を発生させるために必要な最小限の値に設定されている。
Ｎ型トランジスタ２６のソース（ノードＮ２６）の電位Ｖ２６はＶ２６＝ＶＩ−ＶＴＮとなる。Ｐ型トランジスタ２７のドレイン（ノードＮ２７）の電位Ｖ１２７は、Ｖ２７＝ＶＩ−ＶＴＮ−｜ＶＴＰ｜となる。したがって、レベルシフト回路６３は、入力電位ＶＩを−ＶＴＮ−｜ＶＴＰ｜だけレベルシフトさせた電位Ｖ２７を出力する。
定電流源１７１は、第４電源電位Ｖ４のノードと出力ノードＮ３０との間に接続される。プルダウン回路３３は、第７電源電位Ｖ７（−１０Ｖ）のノードと出力ノードＮ３０との間に直列接続されたＰ型トランジスタ３５およびＮ型トランジスタ３４を含む。Ｐ型トランジスタ３５のゲートは、レベルシフト回路６３の出力電位Ｖ２７を受ける。Ｎ型トランジスタ３４のゲートは、そのドレインに接続されている。Ｎ型トランジスタ３４は、ダイオード素子を構成する。Ｐ型トランジスタ３５は飽和領域で動作するように第７電源電位Ｖ７が設定されているので、Ｐ型トランジスタ３５はいわゆるソースフォロア動作を行なう。定電流源７１の電流値は、トランジスタ３４，３５の各々に所定のしきい値電圧を発生させるために必要な最小限の値に設定されている。
Ｐ型トランジスタ３５のソース（ノードＮ３４）の電位Ｖ３４は、Ｖ３４＝Ｖ２７＋｜ＶＴＰ｜＝ＶＩ−ＶＴＮとなる。出力ノードＮ３０の電位ＶＯは、ＶＯ＝Ｖ３４＋ＶＴＮ＝ＶＩとなる。
この実施の形態１３では、トランジスタ２６，２７，３４，３５の各々に所定のしきい値電圧を発生させるために必要な最小限の値の貫通電流を流せば足りるので、消費電流が小さくて済む。
また、図６０は、この実施の形態１３の変更例によるプル型駆動回路１７２の構成を示す回路図である。図６０を参照して、このプル型駆動回路１７２は、図５９のプル型駆動回路１７０からダイオード接続されたトランジスタ２７，３４を除去したものである。出力電位ＶＯは、ＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮとなる。ただし、｜ＶＴＰ｜≒ＶＴＮと設定すれば、ＶＯ≒ＶＩとなる。あるいは、｜ＶＴＰ｜−ＶＴＮの値をオフセット値として使用上考慮しておけば図５９の駆動回路１７０と同様に使用することができる。この変更例では、トランジスタ２７，３４を除去したので、回路の占有面積を小さくすることができる。
また、定電流源１６４，１７１の各々を抵抗素子で置換してもよい。この場合は、回路構成の簡単化を図ることができる。
［実施の形態１４］
図６１は、この発明の実施の形態１４による駆動回路１７５の構成を示す回路図である。図６１において、この駆動回路１７５は、図５５のプッシュ型駆動回路１６０と、図５９のプル型駆動回路１７０とを組合せたものである。レベルシフト回路６１のＰ型トランジスタ２４のゲートおよびレベルシフト回路６３のＮ型トランジスタ２６のゲートは、入力ノードＮ２０の電位ＶＩを受ける。プルアップ回路３０のＰ型トランジスタ３２のドレインおよびプルダウン回路３３のＮ型トランジスタ３４のドレインは、ともに出力ノードＮ３０に接続される。
出力電位ＶＯが入力電位ＶＩよりも高い場合は、プルアップ回路３０のトランジスタ３１，３２が非導通になるとともに、プルダウン回路３３のトランジスタ３４，３５が導通し、出力電位ＶＯが低下する。出力電位ＶＯが入力電位ＶＩよりも低い場合は、プルダウン回路３３のトランジスタ３４，３５が非導通になるとともに、プルアップ回路３０のトランジスタ３１，３２が導通し、出力電位ＶＯが上昇する。したがって、ＶＯ＝ＶＩとなる。
この駆動回路１７５は、プッシュ型駆動回路、プル型駆動回路、またはプッシュプル型駆動回路として用いられる。駆動回路１７５がプッシュ型駆動回路として用いられる場合は、プルダウン回路３３のトランジスタ３４，３５の電流駆動能力がプルアップ回路３０のトランジスタ３１，３２の電流駆動能力に比べて十分に小さなレベルに設定される。駆動回路１７５がプル型駆動回路として用いられる場合は、プルアップ回路３０のトランジスタ３１，３２の電流駆動能力がプルダウン回路３３のトランジスタ３４，３５の電流駆動能力に比べて十分に小さなレベルに設定される。駆動回路１７５がプッシュプル型駆動回路として用いられる場合は、プルアップ回路３０のトランジスタ３１，３２の電流駆動能力とプルダウン回路３３のトランジスタ３４，３５の電流駆動能力とは同じレベルに設定される。
この実施の形態１４でも、貫通電流が小さな駆動回路１７５を得ることができ、消費電力の低減化を図ることができる。
また、図６２は、この実施の形態１４の変更例による駆動回路１７６の構成を示す回路図である。図６２を参照して、この駆動回路１７６は、図６１の駆動回路１７０からダイオード接続されたトランジスタ２３，２７，３２，３４を除去したものである。出力電位ＶＯは、ＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮとなる。ただし、｜ＶＴＰ｜≒ＶＴＮと設定すれば、ＶＯ≒ＶＩとなる。あるいは、｜ＶＴＰ｜−ＶＴＮの値をオフセット値として使用上考慮しておけば図６１の駆動回路１７５と同様に使用することができる。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、回路の占有面積を小さくすることができる。
また、図６３は、この実施の形態１４の他の変更例による駆動回路１８０の構成を示す回路図である。図６３において、この駆動回路１８０は、図６１の駆動回路１７５のレベルシフト回路６１，６３をそれぞれレベルシフト回路１８１，１８３で置換したものである。レベルシフト回路１８１は、レベルシフト回路６１の定電流源６２を抵抗素子１８２で置換したものである。レベルシフト回路１８３は、レベルシフト回路６３の定電流源６４を抵抗素子１８４で置換したものである。抵抗素子１８２，１８４の抵抗値は、抵抗素子１８２，１８４が定電流源６２，６４と同程度の電流を流すような値に設定されている。この変更例でも、図６１の駆動回路１７５と同じ効果が得られる。
また、図６４は、この実施の形態１４のさらに他の変更例による駆動回路１８５の構成を示す回路図である。図６４を参照して、この駆動回路１８５が図６１の駆動回路１７５と異なる点は、定電流源１６１が出力ノードＮ３０と第５電源電位Ｖ５のノードとの間に接続され、定電流源１７１が第３電源電位Ｖ３のノードと出力ノードＮ３０との間に接続されている点である。
定電流源６２，６４，１６１，１７１は、図６５に示すように、抵抗素子６７、Ｐ型トランジスタ６５，６６，１８９、およびＮ型トランジスタ１８６〜１８８で構成される。Ｐ型トランジスタ６６、抵抗素子６７およびＮ型トランジスタ１８６は、第３電源電位Ｖ３のノードと第５電源電位Ｖ５のノードとの間に直列接続される。Ｐ型トランジスタ６６のゲートはそのドレインに接続され、Ｎ型トランジスタ１８６のゲートはそのドレインに接続される。トランジスタ６６，１８６の各々は、ダイオード素子を構成する。
Ｐ型トランジスタ６５は、第３電源電位Ｖ３のノードとノードＮ２２との間に接続され、そのゲートはＰ型トランジスタ６６のゲートに接続される。Ｐ型トランジスタ１８９は、第３電源電位Ｖ３のノードと出力ノードＮ３０との間に接続され、そのゲートはＰ型トランジスタ６６のゲートに接続される。Ｐ型トランジスタ６６，６５，１８９は、カレントミラー回路を構成する。Ｐ型トランジスタ６５，１８９の各々には、Ｐ型トランジスタ６６に流れる電流に応じた値の電流が流れる。Ｐ型トランジスタ６５，１８９は、それぞれ定電流源６２，１７１を構成する。
Ｎ型トランジスタ１８７は、第５電源電位Ｖ５のノードとノードＮ２７との間に接続され、そのゲートはＮ型トランジスタ１８６のゲートに接続される。Ｎ型トランジスタ１８８は、第５電源電位Ｖ５のノードと出力ノードＮ３０との間に接続され、そのゲートはＮ型トランジスタ１８６のゲートに接続される。Ｎ型トランジスタ１８６〜１８８は、カレントミラー回路を構成する。Ｎ型トランジスタ１８７，１８８の各々には、Ｎ型トランジスタ１８６に流れる電流に応じた値の電流が流れる。Ｎ型トランジスタ１８７，１８８は、それぞれ定電流源６４，１６１を構成する。他の構成および動作は、図６１の駆動回路１７５と同じであるので、その説明は繰り返さない。この変更例でも、図６１の駆動回路１７５と同じ効果が得られる。
［実施の形態１５］
図６６は、この発明の実施の形態１５によるカラー液晶表示装置の要部を示す回路図であって、図３と対比される図である。図６６を参照して、このカラー液晶表示装置が実施の形態１のカラー液晶表示装置と異なる点は、液晶セル２の一方電極が駆動回路２０の出力ノードＮ３０の代わりに入力ノードＮ２０に接続されている点である。
ノードＮ３０とＮ２０の電位差が大きい場合は、スイッチ１６の寄生抵抗（抵抗素子１８）を介してノードＮ３０とＮ２０の間にリーク電流が流れ、ノードＮ２０の電位が変化する。しかし、ノードＮ３０とＮ２０の電位差が駆動回路２０の通常のオフセット電圧程度であれば、ノードＮ３０とＮ２０の間のリーク電流は無視できる程度に小さくなり、ノードＮ２０の電位は変化しない。したがって、データ線６の諧調電位ＶＧが液晶セル２の一方電極に正確に与えられ、正確な光透過率が得られる。
なお、駆動回路２０を実施の形態１〜１４で示した他の駆動回路で置換しても同じ効果が得られることは言うまでもない。駆動回路は、オフセット補償機能を持たない簡易な構成のもので差し支えない。
［実施の形態１６］
図６７は、この発明の実施の形態１６によるカラー液晶表示装置の要部を示す回路図であって、図６６と対比される図である。図６７を参照して、このカラー液晶表示装置が実施の形態１５のカラー液晶表示装置と異なる点は、サンプルホールド回路１４がサンプルホールド回路１９０で置換されている点である。
サンプルホールド回路１９０は、サンプルホールド回路１４の駆動回路２０をプッシュ型駆動回路１９１で置換し、キャパシタ１９２を追加したものである。キャパシタ１９２の一方電極はプッシュ型駆動回路１９１の出力ノードＮ３０に接続され、その他方電極は共通電位ＶＣＯＭを受ける。プッシュ型駆動回路１９１は、図６８に示すように、レベルシフト回路２１、プルアップ回路３０、スイッチ２０１〜２０３および抵抗素子２０４を含む。レベルシフト回路２１およびプルアップ回路３０の構成および動作は、図４および図５で説明したとおりである。
スイッチ２０１の一方電極は第３電源電位Ｖ３を受け、その他方電極は抵抗素子２２を介してノードＮ２２に接続される。スイッチ２０２の一方電極は第６電源電位Ｖ６を受け、その他方電極はＮ型トランジスタ３１のドレインに接続される。スイッチ２０３は、Ｐ型トランジスタ３２のドレインと出力ノードＮ３０との間に接続される。抵抗素子２０４は、Ｐ型トランジスタ３２のドレインと接地電位ＧＮＤのラインとの間に接続される。
図６９は、このプッシュ型駆動回路１９１の動作を示すタイムチャートである。スイッチ２０１〜２０３は、所定周期（ｔ３−ｔ１）で所定時間（ｔ２−ｔ１）だけオンされる。スイッチ２０１〜２０３がオンされると、抵抗素子２２，２０４にそれぞれ電流Ｉ１，Ｉ２が流れ、キャパシタ１９２が充電されてＶＯ＝ＶＩとなる。スイッチ２０１〜２０３がオフされると、キャパシタ１９２の電荷がたとえばデータ線にリークしてＶＯが徐々に低下する。ＶＯの低下分ΔＶが許容範囲内になるようにスイッチ２０１〜２０３のオン時間とオフ時間の比が設定されている。
この実施の形態１６では、実施の形態１５と同じ効果が得られる他、駆動回路１９１の電源を間欠的にオン／オフするので、消費電流の低減化を図ることができる。
なお、スイッチ２０１は、抵抗素子２２、Ｎ型トランジスタ２３およびＰ型トランジスタ２４と直列に接続されていれば、どの位置に設けてもよい。たとえばスイッチ２０１と抵抗素子２２の位置を逆にしてもよい。またスイッチ２０２は、Ｎ型トランジスタ３１、Ｐ型トランジスタ３２および抵抗素子２０４と直列に接続されていれば、どの位置に設けてもよい。
以下、この実施の形態１６の種々の変更例について説明する。図７０のプル型駆動回路２０５は、レベルシフト回路２５、プルダウン回路３３、スイッチ２０６〜２０８および抵抗素子２０９を含む。レベルシフト回路２５およびプルダウン回路３３の構成および動作は、図４および図５で説明したとおりである。スイッチ２０６の一方電極は第５電源電位Ｖ５を受け、その他方電極は抵抗素子２８を介してノードＮ２７に接続される。スイッチ２０７の一方電極は第７電源電位Ｖ７を受け、その他方電極はＰ型トランジスタ３５のドレインに接続される。スイッチ２０８は、Ｎ型トランジスタ３４のドレインと出力ノードＮ３０との間に接続される。抵抗素子２０９は、Ｎ型トランジスタ３４のドレインと第４の電源電位Ｖ４のラインとの間に接続される。スイッチ２０６〜２０８は、図６８および図６９で示したスイッチ２０１〜２０３と同様にオン／オフされる。この変更例でも、消費電力の低減化を図ることができる。
図７１のプッシュプル型駆動回路２１０は、図６８のプッシュ型駆動回路１９１と図７０のプル型駆動回路２０５とを組合せたものである。但し、スイッチ２０８は除去され、Ｐ型トランジスタ３２のドレインおよびＮ型トランジスタ３４のドレインは、共にスイッチ２０３を介して出力ノードＮ３０に接続される。スイッチ２０１〜２０３，２０６，２０７は同時にオン／オフされる。この変更例でも、消費電力の低減化を図ることができる。
図７２のプッシュプル型駆動回路２１５は、図７１のプッシュプル型駆動回路２１０からスイッチ２０６，２０７を除去し、スイッチ２０１，２０２をプッシュ側とプル側で共用するものである。Ｎ型トランジスタ２６のドレインは、スイッチ２０１と抵抗素子２２の間のノードに接続される。Ｎ型トランジスタ３４のドレインは、抵抗素子２０９を介してＮ型トランジスタ３１のドレインに接続される。この変更例では、スイッチの数が少なくて済む。
図７３のカラー液晶表示装置では、液晶セル２の一方電極はプッシュ型駆動回路１９１の出力ノードＮ３０に接続される。この変更例でも、消費電力の低減化が図られる。
［実施の形態１７］
図７４は、この発明の実施の形態１７による画像表示装置の要部を示す回路図である。この画像表示装置の全体構成は図１のカラー液晶表示装置と同様であり、走査線４とデータ線６の各交差部にＥＬ素子２２０およびサンプルホールド回路２２１が設けられている。水平走査回路８の階調電位発生回路１０および駆動回路１３は、画像信号に応じたレベルの階調電流ＩＧをデータ線６に流す電流源２３０で置換されている。
サンプルホールド回路２２１は、Ｐ型トランジスタ２２２、キャパシタ２２３、駆動回路２２４およびスイッチ２２５〜２２９を含む。Ｐ型トランジスタ２２２、スイッチ２２８およびＥＬ素子２２０は、電源電位ＶＣＣのラインと接地電位ＧＮＤのラインとの間に直列接続される。キャパシタ２２３は、Ｐ型トランジスタ２２２のソースおよびゲート間に接続されている。スイッチ２２５，２２６は、Ｐ型トランジスタ２２２のゲートおよびドレイン間に直列接続される。スイッチ２２７は、データ線６とＰ型トランジスタ２２２のドレインとの間に接続される。駆動回路２２４およびスイッチ２２９は、Ｐ型トランジスタ２２２のゲートとスイッチ２２５，２２６間のノードとの間に接続される。スイッチ２２５〜２２９は、走査線４によってオン／オフ制御される。
走査線４が選択レベルの「Ｈ」レベルにされた場合は、スイッチ２２５〜２２７がオンされるとともにスイッチ２２８，２２９がオフされる。これにより、Ｐ型トランジスタ２２２がスイッチ２２５，２２６によってダイオード接続され、電源電位ＶＣＣのラインからＰ型トランジスタ２２２、スイッチ２２７およびデータ線６を介して電流源２３０に画像信号に応じたレベルの階調電流ＩＧが流れる。このとき、Ｐ型トランジスタ２２２のゲートは階調電流ＩＧに応じたレベルの電位になっており、キャパシタ２２３はＰ型トランジスタ２２２のソース−ゲート間電圧に充電される。
走査線４が非選択レベルの「Ｌ」レベルに立下げられると、スイッチ２２５〜２２７がオフされるとともにスイッチ２２８，２２９がオンされる。Ｐ型トランジスタ２２２のゲート電位はキャパシタ２２３によって保持されているので、電源電圧ＶＣＣのラインからＰ型トランジスタ２２２、スイッチ２２８およびＥＬ素子２０を介して接地電位ＧＮＤのラインに階調電流ＩＧが流れ、ＥＬ素子２２０は階調電流ＩＧに応じた輝度で発光する。
このとき、駆動回路２２４によってスイッチ２２５，２２６間のノードの電位がＰ型トランジスタ２２２のゲート電位に保持されるので、Ｐ型トランジスタ２２２のゲート電位が一定に保持され、ＥＬ素子２２０は一定の輝度で発光し続ける。
なお、駆動回路２２４およびスイッチ２２６，２２９がない場合は、スイッチ２２５，２２７の寄生抵抗を介してＰ型トランジスタ２２２のゲートとデータ線６の間にリーク電流が流れ、Ｐ型トランジスタ２２２のゲート電位が変化してＥＬ素子２２０の輝度が変化する。
［実施の形態１８］
図７５は、この発明の実施の形態１８による画像表示装置の要部を示す回路図である。この画像表示装置の全体構成は図１のカラー液晶表示装置と同様であり、走査線４とデータ線６の各交差部にＥＬ素子２２０およびサンプルホールド回路２３１が設けられている。水平走査回路８の階調電位発生回路１０および駆動回路１３は、画像信号に応じたレベルの階調電流ＩＧをデータ線６に流す電流源２４０で置換されている。
サンプルホールド回路２３１は、Ｎ型トランジスタ２３２、キャパシタ２３３、駆動回路２３４およびスイッチ２３５〜２３９を含む。ＥＬ素子２２０、スイッチ２３８およびＮ型トランジスタ２３２は、電源電位ＶＣＣのラインと接地電位ＧＮＤのラインとの間に直列接続される。スイッチ２３５は、データ線６とＮ型トランジスタ２３２のドレインとの間に接続される。スイッチ２３６，２３７は、Ｎ型トランジスタ２３２のドレインおよびゲート間に直列接続される。キャパシタ２３３は、Ｎ型トランジスタ２３２のゲートおよびソース間に接続される。駆動回路２３４およびスイッチ２３９は、Ｎ型トランジスタ２３２のゲートとスイッチ２３６，２３７間のノードとの間に直列接続される。スイッチ２３５〜２３９は、走査線４によってオン／オフ制御される。
走査線４が選択レベルの「Ｈ」レベルにされた場合は、スイッチ２３５〜２３７がオンされるとともにスイッチ２３８，２３９がオフされる。これにより、Ｎ型トランジスタ２３２がスイッチ２３６，２３７によってダイオード接続され、電流源２４０からデータ線６、スイッチ２３５およびＮ型トランジスタ２３２を介して接地電位ＧＮＤのラインに画像信号に応じたレベルの階調電流ＩＧが流れる。このときＮ型トランジスタ２３２のゲートは階調電流ＩＧに応じたレベルの電位になっており、キャパシタ２３３はＮ型トランジスタ２３０のゲート−ソース間電圧に充電される。
走査線４が選択レベルの「Ｌ」レベルに立下げられると、スイッチ２３５〜２３７がオフされるとともにスイッチ２３８，２３９がオンされる。Ｎ型トランジスタ２３２のゲート電位はキャパシタ２３３に保持されているので、電源電位ＶＣＣのラインからＥＬ素子２２０、スイッチ２３８およびＮ型トランジスタ２３２を介して接地電位ＧＮＤのラインに階調電流ＩＧが流れ、ＥＬ素子２２０は階調電流ＩＧに応じた輝度で発光する。
このとき、駆動回路２３４によってスイッチ２３６，２３７間のノードの電位がＮ型トランジスタ２３２のゲート電位に保持されるので、Ｎ型トランジスタ２３２のゲート電位が一定に保持され、ＥＬ素子２２０は一定の輝度で発光し続ける。
なお、駆動回路２３４およびスイッチ２３６，２３９がない場合は、スイッチ２３５，２３７の寄生抵抗を介してＮ型トランジスタ２３２のゲートとデータ線６の間にリーク電流が流れ、Ｎ型トランジスタ２３２のゲート電位が変化してＥＬ素子２２０の輝度が変化する。
なお、以上の実施の形態１〜１８では、液晶セル２、ＥＬ素子５１，２２０を用いたアクティブマトリックス型表示装置について説明したが、この発明は他のどのような電気−光変換素子を用いたアクティブマトリックス型表示装置にも適用可能であることは言うまでもない。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
図１は、この発明の実施の形態１によるカラー液晶表示装置の構成を示すブロック図である。図１において、このカラー液晶表示装置は、液晶パネル１、垂直走査回路７および水平走査回路８を備え、たとえば携帯電話機に設けられる。
液晶パネル１は、複数行複数列に配列された複数の液晶セル２と、各行に対応して設けられた走査線４および共通電位線５と、各列に対応して設けられたデータ線６とを含む。
液晶セル２は、各行において３つずつ予めグループ化されている。各グループの３つの液晶セル２には、それぞれＲ，Ｇ，Ｂのカラーフィルタが設けられている。各グループの３つの液晶セル２は、１つの画素３を構成している。
垂直走査回路７は、画像信号に従って、複数の走査線４を所定時間ずつ順次選択し、選択した走査線４を選択レベルの「Ｈ」レベルにする。走査線４が選択レベルの「Ｈ」レベルにされると、その走査線４に対応する各液晶セル２とその液晶セル２に対応するデータ線６とが結合される。
水平走査回路８は、画像信号に従って、垂直走査回路７によって１本の走査線４が選択されている間に複数のデータ線６をたとえば１２本ずつ順次選択し、選択した各データ線６に階調電位ＶＧを与える。液晶セル２の光透過率は、階調電位ＶＧのレベルに応じて変化する。
垂直走査回路７および水平走査回路８によって液晶パネル１の全液晶セル２が走査されると、液晶パネル１には１つの画像が表示される。
図２は、図１に示した水平走査回路８の要部を示す回路ブロック図である。図２において、水平走査回路８は、階調電位発生回路１０および駆動回路１３を含む。階調電位発生回路１０および駆動回路１３は、水平走査回路８によって同時に選択されるデータ線６の数（この場合は１２）だけ設けられている。
階調電位発生回路１０は、第１電源電位Ｖ１（５Ｖ）のノードと第２電源電位Ｖ２（０Ｖ）のノードとの間に直列接続されたｎ＋１個（ただし、ｎは自然数である）の抵抗素子１１．１〜１１．ｎ＋１と、ｎ＋１個の抵抗素子１１．１〜１１．ｎ＋１の間のｎ個のノードと出力ノード１０ａとの間にそれぞれ接続されたｎ個のスイッチ１２．１〜１２．ｎとを含む。
ｎ＋１個の抵抗素子１１．１〜１１．ｎ＋１の間のｎ個のノードには、それぞれｎ段階の電位が現われる。スイッチ１２．１〜１２．ｎは、画像濃度信号φＰによって制御され、それらのうちのいずれか１つのみが導通状態にされる。出力ノード１０ａには、ｎ段階の電位のうちのいずれか１つの段階の電位が階調電位ＶＧとして出力される。駆動回路１３は、選択されたデータ線６が階調電位ＶＧになるようにデータ線６に電流を供給する。
図３は、各液晶セル２に対応して設けられたサンプルホールド回路１４の構成を示す回路図である。図３において、このサンプルホールド回路１４は、スイッチ１５，１６、キャパシタ１９および駆動回路２０を含む。スイッチ１５，１６は、対応のデータ線６と駆動回路２０の入力ノードＮ２０との間に直列接続される。スイッチ１５，１６は、ともに、対応の走査線４が選択レベルの「Ｈ」レベルの場合に導通し、対応の走査線４が非選択レベルの「Ｌ」レベルの場合に非導通になる。
スイッチ１５，１６の各々の端子間には寄生抵抗が存在する。図３では、スイッチ１５，１６の寄生抵抗は、それぞれ抵抗素子１７，１８で示されている。抵抗素子１７，１８は、それぞれスイッチ１５，１６に並列接続されている。スイッチ１５，１６の各々は、たとえば、Ｎ型トランジスタ、またはＰ型トランジスタ、または並列接続されたＮ型トランジスタおよびＰ型トランジスタで構成される。走査線４は、スイッチ１５，１６に含まれるＮ型トランジスタのゲートに直接接続される。また走査線４は、スイッチ１５，１６に含まれるＰ型トランジスタのゲートにインバータを介して接続される。
キャパシタ１９の一方電極はノードＮ２０に接続され、キャパシタ１９の他方電極は共通電位線５から共通電位ＶＣＯＭを受ける。駆動回路２０は、入力ノードＮ２０の電位に等しい電位を出力ノードＮ３０に出力する。駆動回路２０の出力ノードＮ３０は、スイッチ１５と１６の間のノードＮ１０に接続されるとともに、液晶セル２の一方電極に接続される。液晶セル２の他方電極には共通電位ＶＣＯＭが与えられる。
次に、このサンプルホールド回路１４の動作について説明する。走査線４が選択レベルの「Ｈ」レベルにされると、スイッチ１５，１６が導通し、ノードＮ１０，Ｎ２０，Ｎ３０の電位がデータ線６の電位と同じになる。走査線４が非選択レベルの「Ｌ」レベルにされると、ノードＮ２０の電位はキャパシタ１９によって保持される。ノードＮ１０の電位は、駆動回路２０によってノードＮ２０と同じ電位に保持される。ノードＮ２０の電位は、抵抗素子１７，１８を介してデータ線６の電位変化に影響を受けて変化しようとするが、ノードＮ１０の電位を駆動回路２０によって保持するので、データ線６の電位変化がノードＮ１０の電位に対して及ぼす影響は従来に比べて小さい。
図４は、駆動回路２０の構成を示す回路図である。図４において、駆動回路２０は、レベルシフト回路２１，２５、キャパシタ２９、プルアップ回路３０およびプルダウン回路３３を含む。
レベルシフト回路２１は、第３電源電位Ｖ３（１５Ｖ）のノードと接地電位ＧＮＤのノードとの間に直列接続された抵抗素子２２、Ｎ型電界効果トランジスタ（以下、Ｎ型トランジスタと称す）２３およびＰ型電界効果トランジスタ（以下、Ｐ型トランジスタと称す）２４を含む。Ｎ型トランジスタ２３のゲートは、そのドレイン（ノードＮ２２）に接続されている。Ｎ型トランジスタ２３は、ダイオード素子を構成する。Ｐ型トランジスタ２４のゲートは、入力ノードＮ２０に接続される。抵抗素子２２の抵抗値は、トランジスタ２３，２４の導通抵抗値よりも十分大きな値に設定されている。
入力ノードＮ２０の電位（階調電位）をＶＩとし、Ｐ型トランジスタのしきい値電圧をＶＴＰとし、Ｎ型トランジスタのしきい値電圧をＶＴＮとすると、Ｐ型トランジスタ２４のソース（ノードＮ２３）の電位Ｖ２３およびＮ型トランジスタ２３のドレイン（ノードＮ２２）の電位Ｖ２２はそれぞれ次式（１）（２）で表わされる。
Ｖ２３＝ＶＩ＋｜ＶＴＰ｜ …（１）
Ｖ２２＝ＶＩ＋｜ＶＴＰ｜＋ＶＴＮ …（２）
したがって、レベルシフト回路２１は、入力電位ＶＩを｜ＶＴＰ｜＋ＶＴＮだけレベルシフトさせた電位Ｖ２２を出力する。
レベルシフト回路２５は、第４電源電位Ｖ４（５Ｖ）のノードと第５電源電位Ｖ５（−１０Ｖ）との間に直列接続されたＮ型トランジスタ２６、Ｐ型トランジスタ２７および抵抗素子２８を含む。Ｎ型トランジスタ２６のゲートは、入力ノードＮ２０に接続される。Ｐ型トランジスタ２７のゲートは、そのドレイン（ノードＮ２７）に接続される。Ｐ型トランジスタ２７は、ダイオード素子を構成する。抵抗素子２８の抵抗値は、トランジスタ２６，２７の導通抵抗値よりも十分大きな値に設定されている。
Ｎ型トランジスタ２６のソース（ノードＮ２６）の電位Ｖ２６およびＰ型トランジスタ２７のドレイン（ノードＮ２７）の電位Ｖ２７は、それぞれ次式（３）（４）で表わされる。
Ｖ２６＝ＶＩ−ＶＴＮ …（３）
Ｖ２７＝ＶＩ−ＶＴＮ−｜ＶＴＰ｜ …（４）
したがって、レベルシフト回路２５は、入力電位ＶＩを−ＶＴＮ−｜ＶＴＰ｜だけレベルシフトさせた電位Ｖ２７を出力する。
キャパシタ２９は、レベルシフト回路２１の出力ノードＮ２２とレベルシフト回路２５の出力ノードＮ２７との間に接続される。キャパシタ２６は、ノードＮ２２の電位変化をノードＮ２７に伝達するとともに、ノードＮ２７の電位変化をノードＮ２７に伝達する。
プルアップ回路３０は、第６電源電位Ｖ６（１５Ｖ）のノードと出力ノードＮ３０との間に直列接続されたＮ型トランジスタ３１およびＰ型トランジスタ３２を含む。出力ノードＮ３０には、負荷容量（液晶セル２およびスイッチ１５，１６の寄生容量）３６が接続されている。Ｎ型トランジスタ３１のゲートは、レベルシフト回路２１の出力電位Ｖ２２を受ける。Ｐ型トランジスタ３２のゲートは、そのドレインに接続されている。Ｐ型トランジスタ３０は、ダイオード素子を構成する。Ｎ型トランジスタ３１は飽和領域で動作するように第６電源電位Ｖ６が設定されているので、Ｎ型トランジスタ３１はいわゆるソースフォロア動作を行なう。
今、説明の都合上、図５に示すように、Ｐ型トランジスタ３２のドレイン（ノードＮ３０′）と出力ノードＮ３０との間が非導通状態にあると仮定する。Ｎ型トランジスタ３１のソース（ノードＮ３１）の電位Ｖ３１およびＰ型トランジスタ３２のドレイン（ノードＮ３０′）の電位Ｖ３０′は、それぞれ次式（５）（６）で表わされる。
Ｖ３１＝Ｖ２２−ＶＴＮ＝ＶＩ＋｜ＶＴＰ｜ …（５）
Ｖ３０′＝Ｖ３１−｜ＶＴＰ｜＝ＶＩ …（６）
図４に戻って、プルダウン回路３３は、第７電源電位Ｖ７（−１０Ｖ）のノードと出力ノードＮ３０との間に直列接続されたＰ型トランジスタ３５およびＮ型トランジスタ３４を含む。Ｐ型トランジスタ３５のゲートは、レベルシフト回路２５の出力電位Ｖ２７を受ける。Ｎ型トランジスタ３４のゲートは、そのドレインに接続されている。Ｎ型トランジスタ３４は、ダイオード素子を構成する。Ｐ型トランジスタ３５は飽和領域で動作するように第７電源電位Ｖ７が設定されているので、Ｐ型トランジスタ３５はいわゆるソースフォロア動作を行なう。
今、説明の都合上、図５に示すように、Ｎ型トランジスタ３４のドレイン（ノードＮ３０″）と出力ノードＮ３０との間が非導通状態にあると仮定する。Ｐ型トランジスタ３５のソース（ノードＮ３４）の電位Ｖ３４およびＮ型トランジスタ３４のドレイン（ノードＮ３０″）の電位Ｖ３０″は、それぞれ次式（７）（８）で表わされる。
Ｖ３４＝Ｖ２７＋｜ＶＴＰ｜＝ＶＩ−ＶＴＮ …（７）
Ｖ３０″＝Ｖ３４＋ＶＴＮ＝ＶＩ …（８）
数式（７）（８）は、Ｐ型トランジスタ３２のドレイン（ノードＮ３０′）とＮ型トランジスタ３４のドレイン（ノードＮ３０″）とを接続しても第６電源電位Ｖ６のノードと第７電源電位Ｖ７のノードとの間には電流は流れず、出力ノードＮ３０の電位ＶＯが入力ノードＮ２０の電位ＶＩと同じになることを示している。したがって、抵抗素子２２，２８の抵抗値を十分に大きくしておけば、ＶＯ＝ＶＩとなった定常状態では、貫通電流は極めて小さくなる。
図６は、この駆動回路２０の交流動作（遷移状態での動作）を説明するためのタイムチャートである。図６において、初期状態では、ＶＩ＝ＶＬとされているものとする。これにより、Ｖ２２，Ｖ２７，ＶＯは、それぞれ以下のようになっている。
Ｖ２２＝ＶＬ＋｜ＶＴＰ｜＋ＶＴＮ
Ｖ２７＝ＶＬ−｜ＶＴＰ｜−ＶＴＮ
ＶＯ＝ＶＬ
時刻ｔ１においてＶＩがＶＬからＶＨに立上げられると、Ｖ２２，Ｖ２７，ＶＯは所定時間の経過後にそれぞれ以下のようになる。
Ｖ２２＝ＶＨ＋｜ＶＴＰ｜＋ＶＴＮ
Ｖ２７＝ＶＨ−｜ＶＴＰ｜−ＶＴＮ
ＶＯ＝ＶＨ
このレベル変化の過程で、以下の動作が行なわれる。レベルシフト回路２５では、時刻ｔ１において入力電位ＶＩがＶＬからＶＨに立上げられると、Ｎ型トランジスタ２６の駆動能力が高くなり、ノードＮ２６の電位Ｖ２６が急速に上昇する。これにより、Ｐ型トランジスタ２７のソース−ゲート間電圧が大きくなってＰ型トランジスタ２７の駆動能力も高くなり、ノードＮ２７の電位Ｖ２７が急速に上昇する。
ノードＮ２７の電位Ｖ２７が急速に上昇すると、容量結合によってキャパシタ２９を介してノードＮ２２の電位Ｖ２２がＶＨ−ＶＬ分だけ急速に上昇する。これに応じて出力ノードＮ３０の電位ＶＯもＶＬからＶＨに急速に立上げられる。
また時刻ｔ２において入力電位ＶＩがＶＨからＶＬに立下げられると、Ｐ型トランジスタ２４の駆動能力が高くなり、ノードＮ２３の電位Ｖ２３が急速に低下する。これにより、Ｎ型トランジスタ２３のゲート−ソース間電圧が大きくなってＮ型トランジスタ２３の駆動能力も高くなり、ノードＮ２２の電位Ｖ２２が急速に低下する。
ノードＮ２２の電位Ｖ２２が急速に低下すると、容量結合によってキャパシタ２６を介してノードＮ２７の電位Ｖ２７がＶＨ−ＶＬ分だけ急速に低下する。これに応じて出力ノードＮ３０の電位ＶＯもＶＨからＶＬに急速に立下げられる。
また駆動回路２０では、定常状態ではプルアップ回路３０およびプルダウン回路３３に貫通電流は流れず、抵抗素子２２，２６の抵抗値をトランジスタ２３，２４，２６，２７の導通抵抗値よりも十分高くすることによりレベルシフト回路２１，２５の貫通電流も小さくすることができるので、直流電流の低減化を図ることができる。また、キャパシタ２６を設けたので、入力電位ＶＩの変化に対しても迅速に応答することができる。
この実施の形態１では、サンプルホールド回路１４において、データ線６と駆動回路２０の入力ノードＮ２０との間に２つのスイッチ１５，１６を直列接続し、駆動回路２０によってスイッチ１５，１６間のノードＮ１０の電位をノードＮ２０の電位に保持するので、データ線６の電位が変化した場合でもノードＮ１０，Ｎ２０，Ｎ３０の電位変化を小さく抑えることができる。したがって、ノードＮ１０，Ｎ２０，Ｎ３０の電位をリフレッシュする頻度を少なくすることができ、消費電力の低減化を図ることができる。
なお、液晶セル２の駆動電圧の極性を所定周期で切換えることにより、液晶表示装置の低消費電力化を図ることも可能である。液晶セル２の駆動電圧の極性を所定周期で切換える方法としては、たとえば、図２の第１電源電位Ｖ１を所定周期で５Ｖおよび０Ｖに交互に切換え、第２電源電位Ｖ２を０Ｖおよび５Ｖに所定周期で交互に切換え、図３の共通電位ＶＣＯＭを所定周期で０Ｖおよび５Ｖに交互に切換える方法がある。
また、サンプルホールド回路１４は、液晶表示装置のような画像表示装置において階調電位をサンプルリングおよびホールドすることに用いられるだけでなく、アナログ電位をサンプリングおよびホールドして負荷回路に与える回路としてどのような用途にも使用可能であることは言うまでもない。
また、駆動回路２０は、液晶表示装置のような画像表示装置において階調電位を伝達することに用いられるだけでなく、入力されたアナログ電位と同電位になるように出力ノードの電位を制御するアナログバッファとしてどのような用途にも使用可能であることは言うまでもない。
また、駆動回路２０の電界効果トランジスタは、ＭＯＳトランジスタでもよいし、ＴＦＴ（薄膜トランジスタ）でもよい。また、抵抗素子は高誘電金属で形成してもよいし、不純物拡散層で形成してもよいし、占有面積低減化のために電界効果トランジスタで形成してもよい。
また、電界効果トランジスタをＴＦＴで構成する場合は、抵抗素子を真性ａ−Ｓｉ薄膜で構成するとよい。すなわち、ＴＦＴは、ガラス基板上に形成された真性ａ−Ｓｉ薄膜の表面にゲート電極を形成し、ゲート電極の上方から所定領域に不純物を注入してゲート電極の一方側および他方側にそれぞれソースおよびドレインを形成したものである。ゲート電極によってマスクされて不純物が注入されていない部分がチャネル領域となる。チャネルができないときのチャネル領域の抵抗値、すなわち非導通時のＴＦＴの抵抗値は、１０１２Ωオーダになる。
抵抗素子をトランジスタと同じサイズにすると、抵抗素子の抵抗値が非導通時のトランジスタの抵抗値と同程度になり、レベルシフト回路２１，２５の電源電圧Ｖ３，Ｖ４−Ｖ５が抵抗素子とトランジスタで分圧されて出力レベルＶ２２，Ｖ２７が低下し、所望の電位が得られなくなる。これを防止するためには、抵抗素子の抵抗値をトランジスタのオフ抵抗値よりも小さくする必要がある。たとえば、抵抗素子の幅をトランジスタの幅の１０〜１００倍にして抵抗素子の抵抗値をトランジスタの抵抗値の１／１０〜１／１００倍にするとよい。あるいは、不純物を注入したａ−Ｓｉ膜で抵抗素子を構成すれば、抵抗素子の面積を大きくすることなく、抵抗素子の抵抗値を小さくすることができる。
以下、種々の変更例について説明する。図７の駆動回路４０は、図４の駆動回路２０からキャパシタ２９を除去したものである。負荷容量３６の容量値が比較的小さい場合は、トランジスタ２３，２４，２６，２７，３１，３２，３４，３５の寸法を小さくすることができる。トランジスタ２３，２７，３１，３５の寸法を小さくするとトランジスタ２３，２７，３１，３５のゲート容量が小さくなり、ノードＮ２２，Ｎ２７の寄生容量が小さくなる。したがって、キャパシタ２９がなくても抵抗素子２２，２８を介して行われる充放電によってノードＮ２２，Ｎ２７の電位Ｖ２２，Ｖ２７の立上げおよび立下げが可能となる。この変更例では、キャパシタ２９を除去したので、回路の占有面積が小さくてすむ。
図８の駆動回路４１は、図４の駆動回路２０からダイオード接続されたトランジスタ２３，２７，３２，３４を除去したものである。出力電位ＶＯは、ＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮとなる。ただし、｜ＶＴＰ｜≒ＶＴＮと設定すれば、ＶＯ≒ＶＩとなる。あるいは、｜ＶＴＰ｜−ＶＴＮの値をオフセット値として使用上考慮しておけば図４の駆動回路２０と同様に使用することができる。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、回路の占有面積を小さくすることができる。
図９の駆動回路４２は、図８の駆動回路３７からさらにキャパシタ２９を除去したものである。負荷容量３６の容量値が比較的小さい場合は、トランジスタ２４，２６，３１，３５の寸法を小さくすることができ、ノードＮ２２，Ｎ２７の寄生容量を小さくすることができる。したがって、キャパシタ２９がなくても抵抗素子２２，２８を介して行われる充放電によってノードＮ２２，Ｎ２７の電位Ｖ２２，Ｖ２７の立上げおよび立下げが可能となる。この変更例では、キャパシタ２９を除去したので、回路の占有面積をさらに小さくすることができる。
図１０のカラー液晶表示装置では、各行に対応して２本の走査線４ａ，４ｂが設けられる。スイッチ１５，１６は、それぞれ走査線４ａ，４ｂが選択レベルの「Ｈ」レベルの場合に導通する。スイッチ１５，１６が同時にオンされ、スイッチ１６がオフされた後にスイッチ１５がオフされる。この場合は、駆動回路２０の動作の安定化を図ることができる。
図１１の画像表示装置は、実施の形態１のカラー液晶表示装置において液晶セル２をＰ型トランジスタ５０および有機ＥＬ（エレクトロルミネッセンス）素子５１で置換したものである。Ｐ型トランジスタ５０および有機ＥＬ素子５１は、電源電位ＶＣＣのラインと接地電位ＧＮＤのラインとの間に直列接続される。Ｐ型トランジスタ５０のゲートは、駆動回路２０の出力ノードＮ３０に接続される。駆動回路２０の出力電位に応じてＰ型トランジスタ５０の導通抵抗値が変化し、有機ＥＬ素子５１に流れる電流値が変化する。これにより、有機ＥＬ素子５１の明るさが変化する。有機ＥＬ素子５１は、複数行複数列に配置されて１枚のパネルを構成し、そのパネルには１つの画像が表示される。
［実施の形態２］
図１２は、この発明の実施の形態２によるサンプルホールド回路の駆動回路６０の構成を示す回路図である。図１２を参照して、この駆動回路６０が図４の駆動回路２０と異なる点は、レベルシフト回路２１，２５がそれぞれレベルシフト回路６１，６３で置換されている点である。レベルシフト回路６１はレベルシフト回路２１の抵抗素子２２を定電流源６２で置換し、レベルシフト回路６３はレベルシフト回路２５の抵抗素子２８を定電流源６４で置換したものである。
定電流源６２は、図１３に示すように、Ｐ型トランジスタ６５，６６および抵抗素子６７を含む。Ｐ型トランジスタ６５は第３電源電位Ｖ３のラインとノードＮ２２との間に接続され、Ｐ型トランジスタ６６および抵抗素子６７は第３電源電位Ｖ３のラインと接地電位ＧＮＤのラインとの間に直列接続される。Ｐ型トランジスタ６５，６６のゲートは、ともにＰ型トランジスタ６６のドレインに接続される。Ｐ型トランジスタ６５，６６は、カレントミラー回路を構成する。Ｐ型トランジスタ６６および抵抗素子６７には抵抗素子６７の抵抗値に応じた値の定電流が流れ、Ｐ型トランジスタ６５にはＰ型トランジスタ６６に流れる定電流の値に応じた値の定電流が流れる。なお、抵抗素子６７の一方電極は接地電位ＧＮＤのラインに接続されているが、第３電源電位Ｖ３からＰ型トランジスタ６６のしきい値電圧の絶対値｜ＶＴＰ｜を減算した電位よりも低い他の電源電位のラインに抵抗素子６７の一方電極を接続してもよい。また、定電流源としてトランジスタ６５，６６および抵抗素子６７の代りに、ゲートとソースを互いに接続したデプレッション型のトランジスタを第３電源電位Ｖ３のラインとノードＮ２２との間に設けてもよい。
また定電流源６４は、抵抗素子６８およびＮ型トランジスタ６９，７０を含む。抵抗素子６８およびＮ型トランジスタ６９は第４電源電位Ｖ４のラインと第５電源電位Ｖ５のラインとの間に直列接続され、Ｎ型トランジスタ７０はノードＮ２７と第５電源電位Ｖ５のラインとの間に接続される。Ｎ型トランジスタ６９，７４のゲートは、ともにＮ型トランジスタ６９のドレインに接続される。Ｎ型トランジスタ６９，７０は、カレントミラー回路を構成する。抵抗素子６８およびＮ型トランジスタ６９には抵抗素子６８の抵抗値に応じた値の定電流が流れ、Ｎ型トランジスタ７０にはＮ型トランジスタ６９に流れる定電流の値に応じた値の定電流が流れる。なお、抵抗素子６８の一方電極は第４電源電位Ｖ４に接続されているが、第５電源電位Ｖ５にＮ型トランジスタ６９のしきい値電圧ＶＴＮを加算した電位よりも高い他の電源電位のラインに抵抗素子６８の一方電極を接続してもよい。また、定電流源としてトランジスタ６９，７０および抵抗素子６８の代りに、ゲートとソースを互いに接続したデプレッション型のトランジスタを第５電源電位Ｖ５のラインとノードＮ２７との間に設けてもよい。他の構成および動作は、図４の駆動回路２０と同じであるので、その説明は繰返さない。
この実施の形態２では、図４の駆動回路２０の抵抗素子２２，２８をそれぞれ定電流源６２，６４で置換したので入力電位ＶＩの値に関係なく、入力電位ＶＩに等しい出力電位ＶＯを得ることができる。
以下、この実施の形態２の種々の変更例について説明する。図１４の駆動回路７１は、図１２の駆動回路６０からキャパシタ２９を除去したものである。この変更例は、負荷容量３６の容量値が比較的小さい場合に有効となる。この変更例では、キャパシタ２９を除去したので、回路の占有面積が小さくてすむ。
図１５の駆動回路７２は、図１３の駆動回路６０からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、回路の占有面積を小さくすることができる。ただし、出力電位ＶＯは、ＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮとなる。
図１６の駆動回路７３は、図１５の駆動回路７２からキャパシタ２９を除去したものである。この変更例は、負荷容量３６の容量値が比較的小さい場合に有効となる。この変更例では、キャパシタ２９を除去したので、回路の占有面積が小さくてすむ。
［実施の形態３］
たとえば図４の駆動回路２０において、負荷容量３６を充放電する際、トランジスタ３１，３２，３４，３５の各々はいわゆるソースフォロア動作を行なう。その際、出力電位ＶＯが入力電位ＶＩに近づくにつれてトランジスタ３１，３２，３４，３５の各々のゲート−ソース間電圧が小さくなり、トランジスタ３１，３２，３４，３５の電流駆動能力が低下する。トランジスタ３２，３４についてはそれらのゲート電極幅を広くすることによって駆動能力の低下を防ぐことが可能になるが、トランジスタ３１，３５のゲート電極幅を広くするとゲート容量が増大し、駆動回路２０の動作速度が低下してしまう。この実施の形態７では、この問題の解決が図られる。
図１７は、この発明の実施の形態３によるサンプルホールド回路の駆動回路７５の構成を示す回路図である。図１７を参照して、この駆動回路７５は、図１４の駆動回路７１にキャパシタ７６，７７を追加したものである。キャパシタ７６の一方電極は昇圧信号φＢを受け、その他方電極はノードＮ２２に接続される。キャパシタ７７の一方電極は昇圧信号φＢの相補信号／φＢを受け、その他方電極はノードＮ２７に接続される。
図１８は、図１７に示した駆動回路７５の動作を示すタイムチャートである。図１８では、理解を容易にするため、ノードＮ２２，Ｎ２７の電位Ｖ２２，Ｖ２７および出力電位ＶＯの遷移時間が実際よりも長く示されている。時刻ｔ１において、入力電位ＶＩが「Ｌ」レベルＶＬから「Ｈ」レベルＶＨに立上げられると、電位Ｖ２２，Ｖ２７，ＶＯの各々が徐々に上昇する。上述のとおり、電位Ｖ２２，Ｖ２７，ＶＯの各々は、電位変化の周期は比較的速く立上がるが、最終レベルに近づくにつれて上昇速度が遅くなる。
時刻ｔ１から所定時間経過後の時刻ｔ２において、昇圧信号φＢが「Ｈ」レベルに立上げられるとともに信号／φＢが「Ｌ」レベルに立下げられる。信号φＢが「Ｈ」レベルに立上げられると、キャパシタ７６を介して容量結合により、ノードＮ２２の電位Ｖ２２が所定電圧ΔＶ１だけ上昇する。信号／φＢが「Ｌ」レベルに立下げられると、キャパシタ７７を介して容量結合により、ノードＮ２７の電位Ｖ２７が所定電位ΔＶ２だけ低下する。このとき、出力ノードＮ３０に「Ｈ」レベルＶＨを出力する動作を行なっており、Ｎ型トランジスタ３１の導通抵抗値の方がＰ型トランジスタ３５の導通抵抗値よりも低くなっているので、Ｖ２２によるレベル上昇作用の方がＶ２７によるレベル降下作用よりも強く働き、出力電位ＶＯは時刻ｔ２から急速に上昇する（Ｖ２２を昇圧しない場合は破線で示すようになる）。
昇圧された電位Ｖ２２は、ノードＮ２２からトランジスタ２３，２４を介して接地電位ＧＮＤのラインに電流が流出することにより、ＶＩ＋｜ＶＴＰ｜＋ＶＴＮまで低下する。また降圧された電位Ｖ２７は、第４電源電位Ｖ４のラインからトランジスタ２６，２７を介してノードＮ２７に電流が流入することにより、ＶＩ−｜ＶＴＰ｜−ＶＴＮまで上昇する。
時刻ｔ３において、昇圧信号φＢが「Ｌ」レベルに立下げられるとともに信号／φＢが「Ｈ」レベルに立上げられる。信号φＢが「Ｌ」レベルに立下げられると、キャパシタ７６を介して容量結合により、ノードＮ２２の電位Ｖ２２が所定電圧ΔＶ１だけ低下する。また信号／φＢが「Ｈ」レベルに立上げられると、キャパシタ７７を介して容量結合により、ノードＮ２７の電位Ｖ２７が所定電圧ΔＶ２だけ上昇する。Ｖ２２がΔＶ１だけ低下してもプルアップ回路３０には出力電位ＶＯを低下させる能力がなく、Ｖ２７がΔＶ２だけ上昇してもプルダウン回路３３には出力電位ＶＯを上昇させる能力がないので、出力電位ＶＯは変化しない。
降圧された電位Ｖ２２は、第３電源電位Ｖ３のラインからＰ型トランジスタ６５を介してノードＮ２２に電流が流入することにより、ＶＩ＋｜ＶＴＰ｜＋ＶＴＮまで上昇する。ただし、低消費電力化のためＰ型トランジスタ６５の電流駆動能力が小さく設定されているので、ノードＮ２２の電位Ｖ２２が本来のレベルＶＩ＋｜ＶＴＰ｜＋ＶＴＮに上昇するのに必要な時間は、Ｖ２２がそのレベルＶＩ＋｜ＶＴＰ｜＋ＶＴＮに低下するのに必要な時間よりも長くなる。
また昇圧された電位Ｖ２７は、ノードＮ２７からＮ型トランジスタ７０を介して第５電源電位Ｖ５のラインに電流が流出することにより、ＶＩ−ＶＴＮ−｜ＶＴＰ｜まで低下する。ただし、低消費電力化のためＮ型トランジスタの電流駆動能力は小さく設定されているので、ノードＮ２７の電位Ｖ２７が本来のレベルＶＩ−ＶＴＮ−｜ＶＴＰ｜に低下するのに必要な時間は、Ｖ２２がそのレベルＶＩ−ＶＴＮ−｜ＶＴＰ｜に上昇するのに必要な時間よりも長くなる。
次に時刻ｔ４において、入力電位ＶＩが「Ｈ」レベルＶＨから「Ｌ」レベルＶＬに立下げられると、電位Ｖ２２，Ｖ２７，Ｖ４の各々が徐々に低下する。電位Ｖ２２，Ｖ２７，Ｖ４の各々は、電位変化の初期は比較的速く立下がるが、最終レベルに近づくにつれて下降速度が遅くなる。
時刻ｔ４から所定時間経過後の時刻ｔ５において、昇圧信号φＢが「Ｈ」レベルに立上げられるとともに信号／φＢが「Ｌ」レベルに立下げられる。信号φＢが「Ｈ」レベルに立上げられると、キャパシタ７６を介して容量結合により、ノードＮ２２の電位Ｖ２２が所定電圧ΔＶ１だけ上昇する。信号／φＢが「Ｌ」レベルに立下げられると、キャパシタ７７を介して容量結合により、ノードＮ２７の電位Ｖ２７が所定電位ΔＶ２だけ低下する。このとき、出力ノードＮ３０に「Ｌ」レベルＶＬを出力する動作を行なっており、Ｐ型トランジスタ３５の導通抵抗値の方がＮ型トランジスタ３１の導通抵抗値よりも低くなっているので、Ｖ２７によるレベル下降作用の方がＶ２２によるレベル上昇作用よりも強く働き、出力電位ＶＯは時刻ｔ５から急速に低下する（Ｖ２７を降圧しない場合は破線で示すようになる）。
昇圧された電位Ｖ２２は、ノードＮ２２からトランジスタ２３，２４を介して接地電位ＧＮＤのラインに電流が流出することにより、ＶＩ＋｜ＶＴＰ｜＋ＶＴＮまで低下する。また降圧された電位Ｖ２７は、第４電源電位Ｖ４のラインからトランジスタ２６，２７を介してノードＮ２７に電流が流入することにより、ＶＩ−｜ＶＴＰ｜−ＶＴＮまで上昇する。
時刻ｔ６において、昇圧信号φＢが「Ｌ」レベルに立下げられるとともに信号／φＢが「Ｈ」レベルに立上げられる。信号φＢが「Ｌ」レベルに立下げられると、キャパシタ７６を介して容量結合により、ノードＮ２２の電位Ｖ２２が所定電圧ΔＶ１だけ低下する。また信号／φＢが「Ｈ」レベルに立上げられると、キャパシタ７７を介して容量結合により、ノードＮ２７の電位Ｖ２７が所定電圧ΔＶ２だけ上昇する。ΔＶ１が低下してもプルアップ回路３０には出力電位ＶＯを低下させる能力がなく、ΔＶ２が上昇してもプルダウン回路３３には出力電位ＶＯを上昇させる能力がないので、出力電位ＶＯは変化しない。
降圧された電位Ｖ２２は、第３電源電位Ｖ３のラインからＰ型トランジスタ６５を介してノードＮ２２に電流が流入することにより、ＶＩ＋｜ＶＴＰ｜＋ＶＴＮまで上昇する。ただし、低消費電力化のためＰ型トランジスタ６５の電流駆動能力は小さく設定されているので、ノードＮ２２の電位Ｖ２２が本来のレベルＶＩ＋｜ＶＴＰ｜＋ＶＴＮに上昇するのに必要な時間は、Ｖ２２がそのレベルＶＩ＋｜ＶＴＰ｜＋ＶＴＮに低下するのに必要な時間よりも長くなる。
また昇圧された電位Ｖ２７は、ノードＮ２７からＮ型トランジスタ７０を介して第５電源電位ＶＯのラインに電流が流出することにより、ＶＩ−ＶＴＮ−｜ＶＴＰ｜まで低下する。ただし、低消費電力化のためＮ型トランジスタ７０の電流駆動能力は小さく設定されているので、ノードＮ２７の電位Ｖ２７が本来のレベルＶＩ−ＶＴＮ−｜ＶＴＰ｜に低下するのに必要な時間は、Ｖ２２がそのレベルＶＩ−ＶＴＮ−｜ＶＴＰ｜に上昇するのに必要な時間よりも長くなる。
この実施の形態３では、入力電位ＶＩが「Ｌ」レベルＶＬから「Ｈ」レベルＶＨに立上げられたことに応じてノードＮ２２の電位Ｖ２２を本来到達すべき電位ＶＩ＋｜ＶＴＰ｜＋ＶＴＮよりも高い電位に昇圧するので、出力電位ＶＯの上昇速度を速くすることができる。また、入力電位ＶＩが「Ｈ」レベルＶＨから「Ｌ」レベルＶＬに立下げられたことに応じてノードＮ２７の電位Ｖ２７も本来到達すべき電位ＶＩ−｜ＶＴＰ｜−ＶＴＮよりも低い電位に降圧するので、出力電位ＶＯの下降速度を速くすることができる。したがって、駆動回路７５の応答速度の高速化を図ることができる。
図１９は、この実施の形態３の変更例による駆動回路７８の構成を示す回路図である。この駆動回路７８は、図１７の駆動回路７５のトランジスタ２３，２７，３２，３４を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、出力電位ＶＯはＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮになるが、回路の占有面積が小さくてすむ。
［実施の形態４］
図２０は、この発明の実施の形態４によるサンプルホールド回路の駆動回路８０の構成を示す回路図である。図２０を参照して、この駆動回路８０は、図１４の駆動回路７１にＰ型トランジスタ８１およびＮ型トランジスタ８２を追加したものである。Ｐ型トランジスタ８１は、第３電源電位Ｖ３のラインとノードＮ２２との間に接続され、そのゲートはプルアップ信号／φＰを受ける。Ｎ型トランジスタ８２は、ノードＮ２７と第５電源電位Ｖ５のラインとの間に接続され、そのゲートはプルアップ信号／φＰの相補信号φＰを受ける。
信号φＰ，／φＰは、実施の形態３で示した信号φＢ，／φＢと同様のタイミングでレベル変化される。すなわち、入力信号ＶＩが「Ｌ」レベルＶＬから「Ｈ」レベルＶＨに立上げられてから所定時間経過後に、信号／φＰ，φＰがそれぞれパルス的に「Ｌ」レベルおよび「Ｈ」レベルにされて、Ｐ型トランジスタ８１およびＮ型トランジスタ８２がパルス的に導通する。これにより、ノードＮ２２の電位Ｖ２２は、第３電源電位Ｖ３をトランジスタ８１とトランジスタ２３，２４とで分圧した電位に昇圧された後、所定値ＶＩ＋｜ＶＴＰ｜＋ＶＴＮになる。また、ノードＮ２７の電位Ｖ２７は、第４電源電位Ｖ４と第５電源電位Ｖ５の間の電圧Ｖ４−Ｖ５をトランジスタ２６，２７とトランジスタ８２とで分圧した電位に降圧された後、所定値ＶＩ−ＶＴＮ−｜ＶＴＰ｜になる。このとき、実施の形態３でも述べたように、Ｎ型トランジスタ３１による充電作用の方がＰ型トランジスタ３５による放電作用よりも強く働き、出力電位ＶＯは急速に入力電位ＶＩに等しくなる。入力電位ＶＩが「Ｈ」レベルＶＨから「Ｌ」レベルＶＬに立下げられた場合は、Ｐ型トランジスタ３５による放電作用の方がＮ型トランジスタ３１による充電作用よりも強く働き、出力電位ＶＯは急速に入力電位ＶＩに等しくなる。
この実施の形態４でも、実施の形態３と同じ効果が得られる。
以下、この実施の形態４の種々の変更例について説明する。図２１の駆動回路８３は、図２０の駆動回路８０からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、出力電位ＶＯはＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮになるが、回路の占有面積が小さくてすむ。
図２２の駆動回路８５は、図２０の駆動回路８０にＮ型トランジスタ８６およびＰ型トランジスタ８７を追加したものである。Ｎ型トランジスタ８６は、Ｐ型トランジスタ２４のソースと接地電位ＧＮＤのラインとの間に接続され、そのゲートはプルアップ信号／φＰを受ける。Ｐ型トランジスタ８７は、第４電源電位Ｖ４のラインとＮ型トランジスタ２６のドレインとの間に接続され、そのゲートはプルアップ信号／φＰの相補信号φＰを受ける。この変更例では、Ｐ型トランジスタ８１の導通時にＮ型トランジスタ８６が非導通になるので、第３電源電位Ｖ３のラインからトランジスタ８１，２３，２４，８６を介して接地電位ＧＮＤのラインに貫通電流が流れるのを防止することができる。また、Ｎ型トランジスタ８２の導通時にＰ型トランジスタ８７が非導通になるので、第４電源電位Ｖ４のラインからトランジスタ８７，２６，２７，８２を介して第５電源電位Ｖ５のラインに貫通電流が流れるのを防止することができる。したがって、回路６１，６３の消費電流が小さくてすむ。
図２３の駆動回路８８は、図２２の駆動回路８５からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、出力電位ＶＯがＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮになるが、回路の占有面積が小さくてすむ。
図２４の駆動回路９０は、図２０の駆動回路８０のＰ型トランジスタ２４のソースに接地電位ＧＮＤの代わりに信号φＰを与えるとともにＮ型トランジスタのドレインに第４電源電位ＶＯの代わりに信号／φＰを与えたものである。この変更例では、Ｐ型トランジスタ８１の導通時にＰ型トランジスタ２４のドレインを「Ｈ」レベルにするので、トランジスタ８１，２３，２４に貫通電流が流れるのを防止することができる。また、Ｎ型トランジスタ８２の導通時にＮ型トランジスタ２６のドレインを「Ｌ」レベルにするので、トランジスタ２６，２７，８２に貫通電流が流れるのを防止することができる。したがって、回路６１，６３の消費電流の低減化を図ることができる。
図２５の駆動回路９１は、図２４の駆動回路９０からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、出力電位ＶＯはＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮになるが、回路の占有面積が小さくてすむ。
［実施の形態５］
図２６は、この発明の実施の形態５によるサンプルホールド回路の駆動回路９５の構成を示す回路図である。図２６を参照して、この駆動回路９５が図１７の駆動回路７５と異なる点は、レベルシフト回路６１，６３がそれぞれレベルシフト回路９６，１０２で置換されている点である。
レベルシフト回路９６は、レベルシフト回路６１にＰ型トランジスタ９７，９８およびＮ型トランジスタ９９〜１０１を追加したものである。Ｐ型トランジスタ９７は、Ｎ型トランジスタ９９，１００およびＰ型トランジスタ９８は第３電源電位Ｖ３のラインと接地電位ＧＮＤのラインとの間に直列接続され、Ｎ型トランジスタ１０１は第３電源電位Ｖ３のラインとノードＮ２２との間に接続される。Ｐ型トランジスタ９７のゲートは、Ｐ型トランジスタ６６のゲートに接続される。したがって、トランジスタ９７，９９，１００，９８には、Ｐ型トランジスタ６６に流れる定電流の値に応じた値の定電流が流れる。Ｎ型トランジスタ９９，１００のゲートは、それぞれそれらのドレインに接続される。Ｎ型トランジスタ９９，１００の各々はダイオードを構成する。Ｐ型トランジスタ９８のゲートは、入力電位ＶＩを受ける。トランジスタ９７，９９の間のノードの電位Ｖ９９は、Ｖ９９＝ＶＩ＋｜ＶＴＰ｜＋２ＶＴＮとなる。Ｖ９９は、Ｎ型トランジスタ１０１のゲートに与えられる。Ｎ型トランジスタ１０１は、ノードＮ２２をＶ９９−ＶＴＮ＝ＶＩ＋｜ＶＴＰ｜＋ＶＴＮに充電する。
レベルシフト回路１０２は、レベルシフト回路６３にＮ型トランジスタ１０３，１０４およびＰ型トランジスタ１０５〜１０７を追加したものである。Ｎ型トランジスタ１０３、Ｐ型トランジスタ１０５，１０６およびＮ型トランジスタ１０４は、第４電源電位Ｖ４のラインと第５電源電位Ｖ５のラインとの間に直列接続され、Ｐ型トランジスタ１０７はノードＮ２７と第５電源電位Ｖ５のラインとの間に接続される。Ｎ型トランジスタ１０３のゲートは、入力電位ＶＩを受ける。Ｐ型トランジスタ１０５，１０６のゲートは、それぞれそれらのドレインに接続される。Ｐ型トランジスタ１０５，１０６の各々は、ダイオードを構成する。Ｎ型トランジスタ１０４のゲートは、Ｎ型トランジスタ６９のゲートに接続される。Ｎ型トランジスタ１０４には、Ｎ型トランジスタ６９に流れる定電流の値に応じた値の定電流が流れる。ＭＯＳトランジスタ１０６と１０４の間のノードの電位Ｖ１０６は、Ｖ１０６＝ＶＩ−ＶＴＮ−２｜ＶＴＰ｜となる。Ｖ１０６は、Ｐ型トランジスタ１０７のゲートに与えられる。Ｐ型トランジスタ１０７は、ノードＮ２７をＶ１０６−｜ＶＴＰ｜＝ＶＩ−ＶＴＮ−｜ＶＴＰ｜に放電する。他の構成および動作は、図１７の駆動回路７５と同じであるので、その説明は繰返さない。
図２７は、図２６に示した駆動回路９５の動作を示すタイムチャートであって、図１８と対比される図である。図２７を参照して、この駆動回路９５では、トランジスタ９７〜１０１によってノードＮ２２をＶＩ＋｜ＶＴＰ｜＋ＶＴＮに充電するので、ノードＮ２２の電位Ｖ２２が所定値ＶＩ＋｜ＶＴＰ｜＋ＶＴＮよりも低下したとき（時刻ｔ３，ｔ６）、ノードＮ２２の電位Ｖ２２を急速に所定値ＶＩ＋｜ＶＴＰ｜＋ＶＴＮに戻すことができる。また、トランジスタ１０３〜１０７によってノードＮ２７をＶＩ−ＶＴＮ−｜ＶＴＰ｜に放電するので、ノードＮ２７の電位Ｖ２７が所定値ＶＩ−ＶＴＮ−｜ＶＴＰ｜よりも上昇したとき（時刻ｔ３，ｔ６）、ノードＮ２７の電位Ｖ２７を急速に所定値ＶＩ−ＶＴＮ−｜ＶＴＰ｜に戻すことができる。したがって、回路の応答速度の高速化を図ることができる。
図２８は、この実施の形態５の変更例を示す回路図である。この駆動回路１０８は、図２６の駆動回路９５からＮ型トランジスタ２３，３４，１００およびＰ型トランジスタ２７，３２，１０５を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４，１００，１０５を除去したので、出力電位ＶＯはＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮになるが、回路の占有面積が小さくてすむ。
［実施の形態６］
図２９は、この発明の実施の形態６によるサンプルホールド回路の駆動回路１１０の構成を示す回路図である。図２９において、この駆動回路１１０が図２６の駆動回路９５と異なる点は、レベルシフト回路９６，１０２がレベルシフト回路１１１，１１２で置換されている点である。
レベルシフト回路１１１は、レベルシフト回路９６からＰ型トランジスタ９７，９８およびＮ型トランジスタ１００を除去し、Ｎ型トランジスタ９９をＰ型トランジスタ６５のソースとノードＮ２２との間に接続したものである。Ｎ型トランジスタ９９のゲートは、Ｎ型トランジスタ９９のドレインおよびＮ型トランジスタ１０１のゲートに接続される。Ｎ型トランジスタ９９，１０１のゲートの電位Ｖ９９は、Ｖ９９＝ＶＩ＋｜ＶＴＰ｜＋２ＶＴＮとなる。Ｎ型トランジスタ１０１は、ノードＮ２２をＶ９９−ＶＴＮ＝ＶＯ＋｜ＶＴＰ｜＋ＶＴＮに充電する。
レベルシフト回路１１２は、レベルシフト回路１０２からＮ型トランジスタ１０３，１０４およびＰ型トランジスタ１０５を除去し、Ｐ型トランジスタ１０６をノードＮ２７とＮ型トランジスタ７０のドレインとの間に接続したものである。Ｐ型トランジスタ１０６のゲートは、そのドレインおよびＰ型トランジスタ１０７のゲートに接続される。Ｐ型トランジスタ１０６，１０７のゲートの電位Ｖ１０６は、Ｖ１０６＝ＶＩ−ＶＴＮ−２｜ＶＴＰ｜となる。Ｐ型トランジスタ１０７は、ノードＮ２７をＶ１０６＋｜ＶＴＰ｜＝ＶＩ−ＶＴＮ−｜ＶＴＰ｜に放電する。他の構成および動作は、図２６の駆動回路９５と同じであるので、その説明は繰返さない。
この実施の形態６では、実施の形態５と同じ効果が得られる他、第３電源電位Ｖ３のラインからトランジスタ９７，９９，１００，９８を介して接地電位ＧＮＤのラインに流れる電流、および第４の電源電位ＶＯのラインからトランジスタ１０３，１０５，１０６，１０４を介して第５電源電位Ｖ５のラインに流れる電流を削減できるので、消費電流が小さくてすむ。また、トランジスタ９７，９８，１００，１０３〜１０５を除去したので、回路の占有面積が小さくてすむ。
図３０は、この実施の形態６の変更例を示す回路図である。この駆動回路１１３は、図２９の駆動回路１１０からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、出力電位ＶＯはＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮになるが、回路の占有面積が小さくてすむ。
［実施の形態７］
図３１は、この発明の実施の形態７による半導体集積回路装置の要部を示す回路ブロック図である。図３１において、この半導体集積回路装置は、ｊ個（ただし、ｊは２以上の整数である）の駆動回路１１５．１〜１１５．ｊを備える。
駆動回路１１５．１は、図３２に示すように、図１３の駆動回路６０のレベルシフト回路６１，６３をそれぞれレベルシフト回路１１６，１１７で置換したものである。レベルシフト回路１１６はレベルシフト回路６１からＰ型トランジスタ６６および抵抗素子６７を除去したものであり、レベルシフト回路１１７はレベルシフト回路６３から抵抗素子６８およびＮ型トランジスタ６９を除去したものである。トランジスタ６５，７０のゲートは、それぞれバイアス電位ＶＢＰ，ＶＢＮを受ける。他の駆動回路１１５．２〜１１５．ｊの各々も駆動回路１１５．１と同じ構成である。
図３１に戻って、この半導体集積回路装置では、バイアス電位ＶＢＰを生成するためのＰ型トランジスタ６６および抵抗素子６７とバイアス電位ＶＢＮを生成するための抵抗素子６８およびＮ型トランジスタ６９とが駆動回路１１５．１〜１１５．ｊに共通に設けられる。
Ｐ型トランジスタ６６および抵抗素子６７は第３電源電位Ｖ３のラインと接地電位ＧＮＤのラインとの間に直列接続され、Ｐ型トランジスタ６６のゲートはそのドレイン（ノードＮ６６）に接続される。ノードＮ６６には、バイアス電位ＶＢＰが現れる。ノードＮ６６と接地電位ＧＮＤのラインとの間には、バイアス電位ＶＢＰを安定化させるためのキャパシタ１１８が接続される。駆動回路１１５．１〜１１５．ｊの各々のＰ型トランジスタ６５には、Ｐ型トランジスタ６６に流れる定電流に応じた値の定電流が流れる。
抵抗素子６８およびＮ型トランジスタ６９は第４電源電位Ｖ４のラインと第５電源電位Ｖ５のラインとの間に接続され、Ｎ型トランジスタ６９のゲートはそのドレイン（ノードＮ６８）に接続される。ノードＮ６８には、バイアス電位ＶＢＮが現れる。ノードＮ６８と接地電位ＧＮＤのラインとの間には、バイアス電位ＶＢＮを安定化させるためのキャパシタ１１９が接続される。駆動電位１１５．１〜１１５．ｊの各々のＮ型トランジスタ７０は、Ｎ型トランジスタ６９に流れる定電流に応じた値の定電流が流れる。
この実施の形態７では、実施の形態２と同じ効果が得られる他、バイアス電位ＶＢＰ，ＶＢＮを生成するための回路を駆動回路１１５．１〜１１５．ｊに共通に設けたので、駆動回路１１５．１〜１１５．ｊ１つ当りの占有面積が小さくてすむ。
［実施の形態８］
図３３は、この発明の実施の形態８によるサンプルホールド回路のオフセット補償機能付駆動回路１２０の構成を示す回路ブロック図である。図３３において、このオフセット補償機能付駆動回路１２０は、駆動回路１２１、キャパシタ１２２およびスイッチＳ１〜Ｓ４を含む。駆動回路１２１は、実施の形態１〜１１で示した駆動回路のうちのいずれかの駆動回路である。キャパシタ１２２およびスイッチＳ１〜Ｓ４は、駆動回路１２１のトランジスタのしきい値電圧のばらつきなどにより駆動回路１２１の入力電位と出力電位の間に電位差すなわちオフセット電圧ＶＯＦが生じた場合に、このオフセット電圧ＶＯＦを補償するためのオフセット補償回路を構成する。
すなわち、スイッチＳ１は入力ノードＮ１２０と駆動回路１２１の入力ノードＮ２０との間に接続され、スイッチＳ４は出力ノードＮ１２１と駆動回路１２１の出力ノードＮ３０との間に接続される。キャパシタ１２２およびスイッチＳ２は、駆動回路１２１の入力ノードＮ２０と出力ノードＮ３０との間に直列接続される。スイッチＳ３は、入力ノードＮ１２０とキャパシタ１２２およびスイッチＳ２間のノードＮ１２２との間に接続される。スイッチＳ１〜Ｓ４の各々は、Ｐ型トランジスタでもよいし、Ｎ型トランジスタでもよいし、Ｐ型トランジスタおよびＮ型トランジスタを並列接続したものでもよい。スイッチＳ１〜Ｓ４の各々は、制御信号（図示せず）によってオン／オフ制御される。
今、駆動回路１２１の出力電位が入力電位よりもオフセット電圧ＶＯＦだけ低い場合について説明する。図３４に示すように、初期状態では、すべてのスイッチＳ１〜Ｓ４はオフ状態にされている。ある時刻ｔ１においてスイッチＳ１，Ｓ２がオン状態にされると、駆動回路１２１の入力ノードＮ２０の電位Ｖ２０はＶ２０＝ＶＩになり、駆動回路１２１の出力電位Ｖ３０およびノードＮ１２２の電位Ｖ１２２はＶ３０＝Ｖ１２２＝ＶＩ−ＶＯＦとなり、キャパシタ１２２はオフセット電圧ＶＯＦに充電される。
次に時刻ｔ２においてスイッチＳ１，Ｓ２がオフ状態にされると、オフセット電圧ＶＯＦはキャパシタ１２２に保持される。次いで時刻ｔ３においてスイッチＳ３がオン状態にされると、ノードＮ１２２の電位Ｖ１２２はＶ１２２＝ＶＩになり、駆動回路１２１の入力電位Ｖ２０はＶ２０＝ＶＩ＋ＶＯＦとなる。この結果、駆動回路１２１の出力電位Ｖ３０はＶ３０＝Ｖ２０−ＶＯＦ＝ＶＩとなり、駆動回路１２１のオフセット電圧ＶＯＦは打消されたことになる。次に時刻ｔ４においてスイッチＳ４がオン状態にされると、出力電位ＶＯがＶＯ＝ＶＩとなり負荷に供給される。
この実施の形態８では、駆動回路１２１のオフセット電圧ＶＯＦを打消すことができ、出力電位ＶＯと入力電位ＶＩを一致させることができる。
なお、スイッチＳ４は必ずしも必要でない。ただし、スイッチＳ４を設けないと、負荷容量３６の容量値が大きい場合は時刻ｔ１においてスイッチＳ１，Ｓ２をオン状態にしてからキャパシタ１２２の端子間電圧ＶＯＦが安定するまでの時間が長くなる。
［実施の形態９］
図３５は、この発明の実施の形態９によるサンプルホールド回路のオフセット補償機能付駆動回路１２５の構成を示す回路ブロック図である。図３５において、このオフセット補償機能付駆動回路１２５は、図１２の駆動回路６０にキャパシタ１２２ａ，１２２ｂ，１２６ａ，１２６ｂおよびスイッチＳ１ａ〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂを追加したものである。
スイッチＳ１ａ，Ｓ１ｂは、それぞれ入力ノードＮ１２０とトランジスタ２４，２６のゲート（ノードＮ２０ａ，Ｎ２０ｂ）との間に接続される。スイッチＳ４ａ，Ｓ４ｂは、それぞれ出力ノードＮ１２１とトランジスタ３２，３４のドレイン（ノードＮ３０ａ，Ｎ３０ｂ）との間に接続される。キャパシタ１２２ａおよびスイッチＳ２ａは、ノードＮ２０ａとＮ３０ａの間に直列接続される。キャパシタ１２２ｂおよびスイッチＳ２ｂは、ノードＮ２０ｂとＮ３０ｂの間に直列接続される。スイッチＳ３ａは、入力ノードＮ１２０とキャパシタ１２２ａおよびスイッチＳ２ａ間のノードＮ１２２ａとの間に接続される。スイッチ３ｂは、入力ノードＮ１２０とキャパシタ１２２ｂおよびスイッチＳ２ｂ間のノードＮ１２２ｂとの間に接続される。キャパシタ１２６ａ，１２６ｂの一方電極はそれぞれノードＮ３０ａ，Ｎ３０ｂに接続され、それらの他方電極はそれぞれリセット信号／φＲおよびその相補信号φＲを受ける。
図３６は、図３５に示したオフセット補償機能付駆動回路１２５の動作を示すタイムチャートである。定電流源６２およびトランジスタ２３，２４，３１，３２からなる充電回路と、定電流源６４およびトランジスタ２６，２７，３４，３５からなる放電回路とは、充電と放電の違いはあるが同様の動作をするので、図３６では充電回路の動作のみについて説明する。今、Ｎ型トランジスタ３１のしきい値電圧ＶＴＮがＮ型トランジスタのしきい値電圧ＶＴＮよりもＶＯＦａだけ大きいために充電回路側にオフセット電圧ＶＯＦａがあり、放電回路側にオフセット電圧ＶＯＦｂはないものとする。
初期状態では、スイッチＳ１ａ〜Ｓ３ａがオフ状態にされるとともにスイッチＳ４ａがオン状態にされ、ノードＮ２０ａ，Ｎ１２２ａ，Ｎ３０ａ，Ｎ１２１には前回の電位ＶＩ′が保持されている。時刻ｔ１においてスイッチＳ１ａ，Ｓ２ａがオン状態にされると、ノードＮ２０ａ，Ｎ１２２ａ，Ｎ３０ａ，Ｎ１２１の電位Ｖ２０ａ，Ｖ１２２ａ，Ｖ３０ａ，ＶＯはともに入力電位ＶＩに等しい電位になる。また、ノードＮ２２の電位Ｖ２２は、Ｖ２２＝ＶＩ＋｜ＶＴＰ｜＋ＶＴＮとなる。Ｎ型トランジスタ３１のしきい値電圧ＶＴＮ′がＮ型トランジスタ２３のしきい値電圧ＶＴＮよりもＶＯＦａだけ高いにもかかわらずＶ２０ａ，Ｖ１２２ａ，Ｖ３０ａ，ＶＯがともにＶＩに等しい電位になるのは、出力ノードＮ１２１は放電回路によって入力電位ＶＩまで放電されるが、それ以下には放電されないからである。
次に、時刻ｔ２においてスイッチＳ４ａがオフ状態にされて、充電回路の出力ノードＮ３０ａと放電回路の出力ノードＮ３０ｂとが電気的に切離される。次いで時刻ｔ３においてリセット信号／φＲが「Ｈ」レベルから「Ｌ」レベルに立下げられると、キャパシタ１２６ａを介して容量結合により、ノードＮ３０ａ，Ｎ１２２ａの電位Ｖ３０ａ，Ｖ１２２ａが所定電圧だけ降圧される。これにより、トランジスタ３１，３２が導通してノードＮ３０ａ，Ｎ１２２ａの電位Ｖ３０ａ，Ｖ１２２ａがＶＩ−ＶＯＦａまで上昇し、キャパシタ１２２ａがＶＯＦａに充電される。
ノードＮ３０ａ，Ｎ１２２ａの電位Ｖ３０ａ，Ｖ１２２ａが安定した後、時刻ｔ４においてスイッチＳ１ａ，Ｓ２ａがオフ状態にされ、さらに時刻ｔ５においてスイッチＳ３ａがオン状態にされると、入力電位ＶＩにオフセット電圧ＶＯＦａを加算した電位ＶＩ＋ＶＯＦａがノードＮ２０ａに与えられる。これにより、ノードＮ２２の電位Ｖ２２はＶ２２＝ＶＩ＋｜ＶＴＰ｜＋ＶＴＮ＋ＶＯＦａとなり、ノードＮ３０ａ，Ｎ１２２ａの電位Ｖ３０ａ，Ｖ１２２ａは入力電位ＶＩと同じレベルになる。
充電回路の出力電位Ｖ３０ａは時刻ｔ１からＶ３０ａ＝ＶＩになるが、時刻ｔ１〜ｔ２の期間は配線容量などによって保持された電位にすぎず、負極性のノイズがあった場合はＶ３０ａはＶＩ−ＶＯＦまで低下してしまう。これに対して時刻ｔ５以降は、負極性のノイズがあってもトランジスタ３１，３２によって充電されるので、Ｖ３０ａはＶＩに維持される。
次に時刻ｔ６においてスイッチＳ３ａがオフ状態にされ、さらに時刻ｔ７においてスイッチＳ４ａがオン状態にされると、負荷容量３６が駆動回路によって駆動される。時刻ｔ８においてリセット信号／φＲが「Ｈ」レベルに立上げられると、初期状態に戻る。この時刻ｔ８では、出力インピーダンスが十分に低くなっているので、リセット信号／φＲが「Ｈ」レベルに立上げられても出力電位ＶＯはほとんど変化しない。放電回路側でも同様の動作が行なわれ、出力電位ＶＯはＶＩに維持される。
図３７は、図３５に示したオフセット補償機能付駆動回路１２５の動作を示す他のタイムチャートである。定電流源６２およびトランジスタ２３，２４，３１，３２からなる充電回路と、定電流源６４およびトランジスタ２６，２７，３４，３５からなる放電回路とは、充電と放電の違いはあるが同様の動作をするので、図３７では放電回路の動作のみについて説明する。今、Ｐ型トランジスタ３５のしきい値電圧の絶対値｜ＶＴＰ′｜がＰ型トランジスタ２７のしきい値電圧の絶対値｜ＶＴＰ｜よりもＶＯＦｂだけ大きいために放電回路側にオフセット電圧ＶＯＦｂがあり、充電回路側にはオフセット電圧ＶＯＦａはないものとする。
初期状態では、スイッチＳ１ｂ〜Ｓ３ｂがオフ状態にされるとともにスイッチＳ４ｂがオン状態にされ、ノードＮ２０ｂ，Ｎ１２２ｂ，Ｎ３０ｂ，Ｎ１２１には前回の電位ＶＩ′が保持されている。時刻ｔ１においてスイッチＳ１ｂ，Ｓ２ｂがオン状態にされると、ノードＮ２０ｂ，Ｎ１２２ｂ，Ｎ３０ｂ，Ｎ１２１の電位Ｖ２０ｂ，Ｖ１２２ｂ，Ｖ３０ｂ，ＶＯはともに入力電位ＶＩに等しい電位になる。また、ノードＮ２７の電位Ｖ２７は、Ｖ２７＝ＶＩ−｜ＶＴＰ｜−ＶＴＮとなる。Ｐ型トランジスタ３５のしきい値電圧の絶対値｜ＶＴＰ′｜がＶ型トランジスタ２７のしきい値電圧の絶対値｜ＶＴＰ｜よりもＶＯＦｂだけ高いにもかかわらずＶ２０ｂ，Ｖ１２２ｂ，Ｖ３０ｂ，ＶＯはともにＶＩに等しい電位になるのは、出力ノードＮ１２１が充電回路によって入力電位ＶＩまで充電されるが、それ以上には充電されないからである。
次に、時刻ｔ２においてスイッチＳ４ｂがオフ状態にされて、充電回路の出力ノードＮ３０ａと放電回路の出力ノードＮ３０ｂとが電気的に切離される。次いで時刻ｔ３において信号φＲが「Ｌ」レベルから「Ｈ」レベルに立上げられると、キャパシタ１２６ｂを介して容量結合により、ノードＮ３０ｂ，Ｎ１２２ｂの電位Ｖ３０ｂ，Ｖ１２２ｂが所定電圧だけ昇圧される。これにより、トランジスタ３４，３５が導通してノードＮ３０ｂ，Ｎ１２２ｂの電位Ｖ３０ｂ，Ｖ１２２ｂがＶＩ＋ＶＯＦｂまで低下し、キャパシタ１２２ｂがＶＯＦｂに充電される。
ノードＮ３０ｂ，Ｎ１２２ｂの電位Ｖ３０ｂ，Ｖ１２２ｂが安定した後、時刻ｔ４においてスイッチＳ１ｂ，Ｓ２ｂがオフ状態にされ、さらに時刻ｔ５においてスイッチＳ３ｂがオン状態にされると、入力電位ＶＩからオフセット電圧ＶＯＦｂを減算した電位ＶＩ−ＶＯＦがノードＮ２０ｂに与えられる。これにより、ノードＮ２７の電位Ｖ２７がＶ２７＝ＶＩ−ＶＴＮ−｜ＶＴＰ｜−ＶＯＦｂとなり、ノードＮ３０ｂ，Ｖ１２２ｂの電位Ｖ３０ｂ，Ｖ１２２ｂは入力電位ＶＩと同レベルになる。
放電回路の出力電位Ｖ３０ｂは時刻ｔ１からＶ３０ｂ＝ＶＩになるが、時刻ｔ１〜ｔ２の期間は配線容量などによって保持された電位にすぎず、正極性のノイズがあった場合はＶ３０ｂはＶＩ＋ＶＯＦｂまで上昇してしまう。これに対して時刻ｔ５以降は、正極性のノイズがあってもトランジスタ３４，３５によって放電されるので、Ｖ３０ｂはＶＩに維持される。
次に時刻ｔ６においてスイッチＳ３ｂがオフ状態にされ、さらに時刻ｔ７においてスイッチＳ４ｂがオン状態にされると、負荷容量３６が駆動回路によって駆動される。時刻ｔ８において信号φＲが「Ｌ」レベルに立下げられると、初期状態に戻る。この時刻ｔ８では、出力インピーダンスが低くなっているので、信号φＲが「Ｌ」レベルに立上げられても出力電位Ｖはほとんど変化しない。放電回路側でも同様の動作が行なわれ、出力電位ＶＯはＶＩに維持される。
以下、この実施の形態９の種々の変更例について説明する。図３８のオフセット補償機能付駆動回路１２７は、図３５のオフセット補償機能付駆動回路１２５からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、回路の占有面積が小さくてすむ。
図３９のオフセット補償機能付駆動回路１３０は、図３５のオフセット補償機能付駆動回路１２５のキャパシタ１２６ａ，１２６ｂをそれぞれＮ型トランジスタ１３１ａおよびＰ型トランジスタ１３１ｂで置換したものである。Ｎ型トランジスタ１３１ａは、第８電源電位Ｖ８のラインとノードＮ３０ａとの間に接続され、そのゲートはリセット信号φＲ′を受ける。Ｐ型トランジスタ１３１ｂは、ノードＮ３０ｂと第９電源電位Ｖ９のラインとの間に接続され、そのゲートはリセット信号φＲ′の相補信号／φＲ′を受ける。
通常時は信号φＲ′，／φＲ′がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされており、Ｎ型トランジスタ１３１ａおよびＰ型トランジスタ１３１ｂはともに非導通にされている。図３６および図３７の時刻ｔ３において、信号φＲ′が所定時間だけパルス的に「Ｈ」レベルにされるとともに信号／φＲ′が所定時間だけパルス的に「Ｌ」レベルにされる。これにより、Ｎ型トランジスタ１３１ａがパルス的に導通してノードＮ３０ａの電位Ｖ３０ａが第８電源電位Ｖ８に低下されるとともに、Ｐ型トランジスタ１３１ｂがパルス的に導通してノードＮ３０ｂの電位Ｖ３０ｂが第９電源電位Ｖ９に上昇される。この後、図３６で説明した場合ではノードＮ３０ａがＶＩ−ＶＯＦに充電され、図３７で説明した場合ではノードＮ３０ｂがＶＯ＋ＶＯＦに放電される。この変更例では、図３６および図３７の時刻ｔ８においても、出力電位ＶＯにノイズが発生することはない。なお、信号φＲ′，／φＲ′のパルス幅は必要最小限の値に設定される。
図４０のオフセット補償機能付駆動回路１３２は、図２０の駆動回路８０にキャパシタ１２２ａ，１２２ｂ，１２６ａ，１２６ｂおよびスイッチＳ１ａ〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂからなるオフセット補償回路を付加したものである。図３６および図３７の時刻ｔ１〜ｔ２の期間において信号／φＰはパルス的に「Ｌ」レベルにされるとともに信号φＰがパルス的に「Ｈ」レベルにされる。この変更例では、ノードＮ２２，Ｎ２７の電位Ｖ２２，Ｖ２７が所定値に迅速に到達するので、動作速度の高速化を図ることができる。
図４１のオフセット補償機能付駆動回路１３３は、図４０のオフセット補償機能付駆動回路１３２からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、回路の占有面積が小さくてすむ。
図４２のオフセット補償機能付駆動回路１３５は、図２２のオフセット補償機能付駆動回路８５にキャパシタ１２２ａ，１２２ｂ，１２６ａ，１２６ｂおよびスイッチＳ１ａ〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂからなるオフセット補償回路を付加したものである。この変更例では、信号／φＰ，φＰがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになってトランジスタ８１，８２が導通したときに、同時にトランジスタ８６，８７が非導通になるので、貫通電流が流れるのを防止することができ、消費電流が小さくてすむ。
図４３のオフセット補償機能付駆動回路１３６は、図４２のオフセット補償機能付駆動回路１３５からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、回路の占有面積は小さくてすむ。
図４４のオフセット補償機能付駆動回路１４０は、図２４の駆動回路９０にキャパシタ１２２ａ，１２２ｂ，１２６ａ，１２６ｂおよびスイッチＳ１〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂからなるオフセット補償回路を付加したものである。この変更例では、信号／φＰが「Ｌ」レベルにされてＰ型トランジスタ８１が導通したときにＰ型トランジスタ２４のドレインが「Ｈ」レベルにされ、信号φＰが「Ｈ」レベルにされてＮ型トランジスタ８２が導通したときにＮ型トランジスタ２６のドレインが「Ｌ」レベルにされるので、貫通電流が流れることを防止することができ、消費電力が小さくてすむ。
図４５のオフセット補償機能付駆動回路１４１は、図４４のオフセット補償機能付駆動回路１４０からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、回路の占有面積が小さくてすむ。
図４６のオフセット補償機能付駆動回路１４５は、図２６のオフセット補償機能付駆動回路９５にキャパシタ１２２ａ，１２２ｂ，１２６ａ，１２６ｂおよびスイッチＳ１ａ〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂからなるオフセット補償回路を付加したものである。図３６および図３７の時刻ｔ１〜ｔ２の期間において信号φＢがパルス的に「Ｈ」レベルにされるとともに信号／φＢがパルス的に「Ｌ」レベルにされる。この変更例では、ノードＮ２２，Ｎ２７の電位Ｖ２２，Ｖ２７が所定値に迅速に到達するので、動作速度の高速化を図ることができる。
図４７のオフセット補償機能付駆動回路１４６は、図４６のオフセット補償機能付駆動回路１４５からＮ型トランジスタ２３，３４，１００およびＰ型トランジスタ２７，３２，１０５を除去したものである。この変更例では、回路の占有面積が小さくてすむ。
図４８のオフセット補償機能付駆動回路１５０は、図２９の駆動回路１１０にキャパシタ１２２ａ，１２２ｂ，１２６ａ，１２６ｂおよびスイッチＳ１〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂからなるオフセット補償回路を付加したものである。図３６および図３７の時刻ｔ１〜ｔ２の期間において信号φＢがパルス的に「Ｈ」レベルにされるとともに信号／φＢがパルス的に「Ｌ」レベルにされる。この変更例では、ノードＮ２２，Ｎ２７の電位Ｖ２２，Ｖ２７が所定値に迅速に到達するので、動作速度の高速化を図ることができる。
図４９のオフセット補償機能付駆動回路１５１は、図４８のオフセット補償機能付駆動回路１５０からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、回路の占有面積が小さくてすむ。
［実施の形態１０］
図５０は、この発明の実施の形態１０によるサンプルホールド回路のオフセット補償機能付駆動回路１５５の構成を示す回路図である。図５０において、このオフセット補償機能付駆動回路１５５が図４６のオフセット補償機能付駆動回路１４５と異なる点は、スイッチＳ５およびキャパシタ１５６が追加されている点と、昇圧信号φＢ，／φＢがそれぞれ昇圧信号φＢ１，／φＢ１で置換されている点である。
スイッチＳ５は、スイッチＳ４ａ，Ｓ４ｂ間のノードと出力ノードＮ１２１との間に接続される。キャパシタ１５６は、スイッチＳ４ａ，Ｓ４ｂ間のノードと接地電位ＧＮＤのラインとの間に接続される。キャパシタ１５６の容量値は、負荷容量３６の容量値よりも小さく設定されている。
図５１は、図５０に示したオフセット補償機能付駆動回路１５５の動作を示すタイムチャートであって、図３６と対比される図である。ここでも充電回路側の動作のみについて説明する。図５１を参照して、時刻ｔ９まではスイッチＳ５がオフ状態にされており、負荷容量３６が電気的に切離されているので、たとえば時刻ｔ１〜ｔ２において電位Ｖ２２，Ｖ３０ａ，Ｖ１２２ａが迅速に入力電位ＶＩに到達する。
時刻ｔ９においてスイッチＳ５がオン状態にされると、出力ノードＮ１２１に接続されたデータ線の電位ＶＯに応じてスイッチＳ４ａ，Ｓ４ｂ間の電位Ｖ１５６が変化する。図５１では、データ線の電位ＶＯがＶ１５６よりも低かった場合が示されており、時刻ｔ９において電位Ｖ１５６が低下した後、トランジスタ３１，３２によって電流が供給されて電位Ｖ１５６が徐々に上昇する。次いで時刻ｔ１０において信号φＢ１が「Ｌ」レベルから「Ｈ」レベルに立上げられてノードＮ２２の電位Ｖ２２がパルス的に上昇し、Ｎ型トランジスタ３１を流れる電流が増加して電位Ｖ１５６＝ＶＯが急速に入力電位ＶＩに到達する。
図５２は、図５０に示したオフセット補償機能付駆動回路１５５の動作を示す他のタイムチャートであって、図３７と対比される図である。ここでも、放電回路側の動作のみについて説明する。図５２を参照して、時刻ｔ９まではスイッチＳ５がオフ状態にされており、負荷容量３６が電気的に切離されているので、たとえば時刻ｔ１〜ｔ２において電位Ｖ２７，Ｖ３０ｂ，Ｖ１２２ｂが迅速に入力電位ＶＩに到達する。
時刻ｔ９においてスイッチＳ５がオン状態にされると、出力ノードＮ１２１に接続されたデータ線の電位ＶＯに応じてスイッチＳ４ａ，Ｓ４ｂ間の電位Ｖ１５６が変化する。図５２では、データ線の電位ＶＯがＶ１５６よりも高かった場合が示されており、時刻ｔ９において電位Ｖ１５６が上昇した後、トランジスタ３４，３５によって電流が排出されて電位Ｖ１５６が徐々に低下する。
次いで時刻ｔ１０において信号／φＢ１が「Ｈ」レベルから「Ｌ」レベルに立下げられてノードＮ２７の電位Ｖ２７がパルス的に低下し、Ｐ型トランジスタ３５に流れる電流が増加して電位Ｖ１５６＝ＶＯは急速に入力電位ＶＩに到達する。
この実施の形態１０では、負荷容量３６の容量値が大きい場合でも、速い動作速度を得ることができる。
［実施の形態１１］
図５３は、この発明の実施の形態１１によるオフセット補償機能付駆動回路１５７の構成を示す回路図である。図５３を参照して、このオフセット補償機能付駆動回路１５７が図５０のオフセット補償機能付駆動回路１５５と異なる点は、キャパシタ１５６が除去されている点と、スイッチＳ５のオン／オフのタイミングおよび信号φＢ１，／φＢ１のレベル変化のタイミングである。
図５４は、図５３に示したオフセット補償機能付駆動回路１５７の動作を示すタイムチャートである。ここでは、Ｎ型トランジスタ３１のしきい値電圧ＶＴＮ′がＮ型トランジスタ２３のしきい値電圧ＶＴＮよりもＶＯＦだけ大きいものとする。初期状態では、スイッチＳ１ａ〜Ｓ３ａ，Ｓ１ｂ〜Ｓ３ｂはオフ状態にされるとともにスイッチＳ４ａ，Ｓ４ｂ，Ｓ５がオン状態にされ、ノードＮ３０ａ，Ｎ３０ｂ，Ｎ２０ａの電位Ｖ３０ａ，Ｖ３０ｂ，Ｖ２０ａはともに前回の入力電位（図ではＶＨ）になっている。
時刻ｔ１においてスイッチＳ５がオフ状態にされてスイッチＳ３０ａ，Ｓ３０ｂの間のノードと負荷容量３６とが電気的に切離される。時刻ｔ２においてスイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２ｂがオン状態にされるとともに、入力電位ＶＩが今回の電位（図ではＶＬ）に設定される。このように、ノードＮ３０ａ，Ｎ３０ｂ，Ｎ２０ｂの電位Ｖ３０ａ，Ｖ３０ｂ，Ｖ２０ｂはともにＶＩ＝ＶＬになる。Ｎ型トランジスタ３１のしきい値電圧ＶＴＮ′が他のＮ型トランジスタのしきい値電圧ＶＴＮよりもＶＯＦだけ高いにもかかわらずＶ３０ａ，Ｖ３０ｂがＶＩ＝ＶＬになるのは、放電回路がノードＮ３０ａ，Ｎ３０ｂをＶＩ＝ＶＬまで放電するが、それ以下には放電しないからである。
時刻ｔ３においてスイッチＳ４ａ，Ｓ４ｂがオフ状態にされて、充電回路と放電回路は電気的に切離される。時刻ｔ４においてリセット信号／φＲが「Ｈ」レベルから「Ｌ」レベルに立下げられるとともに信号φＲが「Ｌ」レベルから「Ｈ」レベルに立上げられる。これにより、ノードＮ３０ａの電位Ｖ３０ａがＶＬからパルス的に降圧された後ＶＬ−ＶＯＦになるととももに、ノードＮ３０ｂの電位Ｖ３０ｂがＶＬからパルス的に昇圧された後ＶＬになる。
時刻ｔ５においてスイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，ｓ２ｂがオフ状態にされ、次いで時刻ｔ６においてスイッチＳ３ａ，Ｓ３ｂがオン状態にされると、ノードＮ２０ａの電位Ｖ２０ａがＶＬ＋ＶＯＦになり、オフセット電圧ＶＯＦが打消されてノードＮ３０ａの電位Ｖ３０ａはＶＩ＝ＶＬになる。
時刻ｔ７においてスイッチＳ３ａ，Ｓ３ｂがオフ状態にされ、次いで時刻ｔ８においてスイッチＳ４ａ，Ｓ４ｂ，Ｓ５がオン状態にされると、負荷容量３６が前回の電位であるＶＨに充電されているので、ノードＮ３０ａ，Ｎ３０ｂの電位Ｖ３０ａ，Ｖ３０ｂは一旦上昇した後、徐々に低下する。時刻ｔ９において、信号φＢ１が「Ｌ」レベルから「Ｈ」レベルに立上げられるとともに、信号／φＢ１が「Ｈ」レベルから「Ｌ」レベルに立下げられる。
このように、キャパシタ７６を介してノードＮ２２の電位Ｖ２２が昇圧されるとともに、キャパシタ７７を介してノードＮ２７の電位Ｖ２７が降圧される。このとき、出力ノードＮ１２１に「Ｌ」レベルＶＬを出力する動作を行なっており、Ｐ型トランジスタ３５の導通抵抗値はＮ型トランジスタ３１の導通抵抗値よりも低くなっているので、Ｖ２７によるレベル降下作用の方がＶ２２によるレベル上昇作用よりも強く働き、ノードＮ３０ａ，Ｎ３０ｂ，Ｎ１２１の電位Ｖ３０ａ，Ｖ３０ｂ，ＶＯは急速に低下してＶＬに到達する。
この実施の形態１１では、動作速度の高速化を図ることができる。
［実施の形態１２］
図５５は、この発明の実施の形態１２によるサンプルホールド回路のプッシュ型駆動回路１６０の構成を示す回路図である。図５５において、このプッシュ型駆動回路１６０は、レベルシフト回路６１、プルアップ回路３０、および定電流源１６１を備える。レベルシフト回路６１およびプルアップ回路３０は、図１２で示したものと同じである。
すなわち、レベルシフト回路６１は、第３電源電位Ｖ３（１５Ｖ）のノードと接地電位ＧＮＤのノードとの間に直列接続された定電流源６２、Ｎ型トランジスタ２３およびＰ型トランジスタ２４を含む。定電流源６２は、図５６に示すように、Ｐ型トランジスタ６５，６６および抵抗素子６７を含む。Ｐ型トランジスタ６５は第３電源電位Ｖ３のノードとＮ型トランジスタ２３のドレイン（ノードＮ２２）との間に接続され、Ｐ型トランジスタ６６および抵抗素子６７は第３電源電位Ｖ３のノードと接地電位ＧＮＤのノードとの間に直列接続される。Ｐ型トランジスタ６５，６６のゲートは、ともにＰ型トランジスタ６６のドレインに接続される。Ｐ型トランジスタ６５，６６は、カレントミラー回路を構成する。Ｐ型トランジスタ６６および抵抗素子６７には抵抗素子６７の抵抗値に応じた値の定電流が流れ、Ｐ型トランジスタ６５にはＰ型トランジスタ６６に流れる定電流の値に応じた値の定電流が流れる。Ｎ型トランジスタ２３のゲートは、そのドレイン（ノードＮ２２）に接続されている。Ｎ型トランジスタ２３は、ダイオード素子を構成する。Ｐ型トランジスタ２４のゲートは、入力ノードＮ２０に接続される。定電流源６２の電流値は、トランジスタ２３，２４の各々に所定のしきい値電圧を発生させるために必要な最小限の値に設定されている。
入力ノードＮ２０の電位（階調電位）をＶＩとし、Ｐ型トランジスタのしきい値電圧をＶＴＰとし、Ｎ型トランジスタのしきい値電圧をＶＴＮとすると、Ｐ型トランジスタ２４のソース（ノードＮ２３）の電位Ｖ２３およびＮ型トランジスタ２３のドレイン（ノードＮ２２）の電位Ｖ２２はそれぞれＶ２３＝ＶＩ＋｜ＶＴＰ｜，Ｖ２２＝ＶＩ＋｜ＶＴＰ｜＋ＶＴＮとなる。したがって、レベルシフト回路６１は、入力電位ＶＩを｜ＶＴＰ｜＋ＶＴＮだけレベルシフトさせた電位Ｖ２２を出力する。
プルアップ回路３０は、第６電源電位Ｖ６（１５Ｖ）のノードと出力ノードＮ３０との間に直列接続されたＮ型トランジスタ３１およびＰ型トランジスタ３２を含む。Ｎ型トランジスタ３１のゲートは、レベルシフト回路６１の出力電位Ｖ２２を受ける。Ｐ型トランジスタ３２のゲートは、そのドレインに接続されている。Ｐ型トランジスタ３２は、ダイオード素子を構成する。Ｎ型トランジスタ３１は飽和領域で動作するように第６電源電位Ｖ６が設定されているので、Ｎ型トランジスタ３１はいわゆるソースフォロア動作を行なう。
定電流源１６１は、出力ノードＮ３０と接地電位ＧＮＤのノードとの間に接続される。定電流源１６１は、図５６に示すように、Ｎ型トランジスタ１６２，１６３および抵抗素子１６４を含む。Ｎ型トランジスタ１６２は出力ノードＮ３０と接地電位ＧＮＤのノードとの間に接続され、抵抗素子１６４およびＮ型トランジスタ１６３は第６電源電位Ｖ６のノードと接地電位ＧＮＤのノードとの間に直列接続される。Ｎ型トランジスタ１６２，１６３のゲートは、ともにＮ型トランジスタ１６３のドレインに接続される。Ｎ型トランジスタ１６２，１６３は、カレントミラー回路を構成する。抵抗素子１６４およびＮ型トランジスタ１６３には抵抗素子１６４の抵抗値に応じた値の定電流が流れ、Ｎ型トランジスタ１６２にはＮ型トランジスタ１６３に流れる定電流の値に応じた値の定電流が流れる。定電流源１６１の電流値は、トランジスタ３１，３２の各々に所定のしきい値電圧を発生させるために必要な最小限の値に設定されている。
Ｎ型トランジスタ３１のソース（ノードＮ３１）の電位Ｖ３１はＶ３１＝Ｖ２２−ＶＴＮ＝ＶＩ＋｜ＶＴＰ｜となり、出力ノードＮ３０の電位ＶＯはＶＯ＝Ｖ３１−｜ＶＴＰ｜＝ＶＩとなる。
この実施の形態１２では、トランジスタ２３，２４，３１，３２の各々に所定のしきい値電圧を発生させるために必要な最小限の値の貫通電流を流せば足りるので、消費電流が小さくて済む。
また、図５７は、この実施の形態１２の変更例によるプッシュ型駆動回路１６５の構成を示す回路図である。図５７を参照して、この駆動回路１６５が図５６の駆動回路１６０と異なる点は、抵抗素子１６４が除去され、抵抗素子６７が２つの定電流源６２と１６１で共用されている点である。抵抗素子６７およびＮ型トランジスタ１６３は、Ｐ型トランジスタ６６のソースと接地電位ＧＮＤのノードとの間に直列接続される。Ｎ型トランジスタ１６３のゲートはそのドレインに接続される。この変更例では、抵抗素子６７と１６４の抵抗値のバラツキによってオフセット電圧が発生することを防止することができる。
また、図５８のプッシュ型駆動回路１６６は、図５５のプッシュ型駆動回路１６０からダイオード接続されたトランジスタ２３，３２を除去したものである。出力電位ＶＯは、ＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮとなる。ただし、｜ＶＴＰ｜≒ＶＴＮと設定すれば、ＶＯ≒ＶＩとなる。あるいは、｜ＶＴＰ｜−ＶＴＮの値をオフセット値として使用上考慮しておけば図５５の駆動回路１６０と同様に使用することができる。この変更例では、トランジスタ２３，３２を除去したので、回路の占有面積を小さくすることができる。
また、定電流源６２，１６１の各々を抵抗素子で置換してもよい。この場合は、回路構成の簡単化を図ることができる。
［実施の形態１３］
図５９は、この発明の実施の形態１３によるプル型駆動回路１７０の構成を示す回路図である。図５９において、この駆動回路１７０は、レベルシフト回路６３、定電流源１７１およびプルダウン回路３３を含む。レベルシフト回路６３およびプルダウン回路３３は、図１２で示したものと同じである。
すなわち、レベルシフト回路６３は、第４電源電位Ｖ４（５Ｖ）のノードと第５電源電位Ｖ５（−１０Ｖ）のノードとの間に直列接続されたＮ型トランジスタ２６、Ｐ型トランジスタ２７および定電流源６４を含む。Ｎ型トランジスタ２６のゲートは、入力ノードＮ２０の電位ＶＩを受ける。Ｐ型トランジスタ２７のゲートは、そのドレイン（ノードＮ２７）に接続される。Ｐ型トランジスタ２７は、ダイオード素子を構成する。定電流源６４の電流値は、トランジスタ２６，２７の各々に所定のしきい値電圧を発生させるために必要な最小限の値に設定されている。
Ｎ型トランジスタ２６のソース（ノードＮ２６）の電位Ｖ２６はＶ２６＝ＶＩ−ＶＴＮとなる。Ｐ型トランジスタ２７のドレイン（ノードＮ２７）の電位Ｖ１２７は、Ｖ２７＝ＶＩ−ＶＴＮ−｜ＶＴＰ｜となる。したがって、レベルシフト回路６３は、入力電位ＶＩを−ＶＴＮ−｜ＶＴＰ｜だけレベルシフトさせた電位Ｖ２７を出力する。
定電流源１７１は、第４電源電位Ｖ４のノードと出力ノードＮ３０との間に接続される。プルダウン回路３３は、第７電源電位Ｖ７（−１０Ｖ）のノードと出力ノードＮ３０との間に直列接続されたＰ型トランジスタ３５およびＮ型トランジスタ３４を含む。Ｐ型トランジスタ３５のゲートは、レベルシフト回路６３の出力電位Ｖ２７を受ける。Ｎ型トランジスタ３４のゲートは、そのドレインに接続されている。Ｎ型トランジスタ３４は、ダイオード素子を構成する。Ｐ型トランジスタ３５は飽和領域で動作するように第７電源電位Ｖ７が設定されているので、Ｐ型トランジスタ３５はいわゆるソースフォロア動作を行なう。定電流源７１の電流値は、トランジスタ３４，３５の各々に所定のしきい値電圧を発生させるために必要な最小限の値に設定されている。
Ｐ型トランジスタ３５のソース（ノードＮ３４）の電位Ｖ３４は、Ｖ３４＝Ｖ２７＋｜ＶＴＰ｜＝ＶＩ−ＶＴＮとなる。出力ノードＮ３０の電位ＶＯは、ＶＯ＝Ｖ３４＋ＶＴＮ＝ＶＩとなる。
この実施の形態１３では、トランジスタ２６，２７，３４，３５の各々に所定のしきい値電圧を発生させるために必要な最小限の値の貫通電流を流せば足りるので、消費電流が小さくて済む。
また、図６０は、この実施の形態１３の変更例によるプル型駆動回路１７２の構成を示す回路図である。図６０を参照して、このプル型駆動回路１７２は、図５９のプル型駆動回路１７０からダイオード接続されたトランジスタ２７，３４を除去したものである。出力電位ＶＯは、ＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮとなる。ただし、｜ＶＴＰ｜≒ＶＴＮと設定すれば、ＶＯ≒ＶＩとなる。あるいは、｜ＶＴＰ｜−ＶＴＮの値をオフセット値として使用上考慮しておけば図５９の駆動回路１７０と同様に使用することができる。この変更例では、トランジスタ２７，３４を除去したので、回路の占有面積を小さくすることができる。
また、定電流源１６４，１７１の各々を抵抗素子で置換してもよい。この場合は、回路構成の簡単化を図ることができる。
［実施の形態１４］
図６１は、この発明の実施の形態１４による駆動回路１７５の構成を示す回路図である。図６１において、この駆動回路１７５は、図５５のプッシュ型駆動回路１６０と、図５９のプル型駆動回路１７０とを組合せたものである。レベルシフト回路６１のＰ型トランジスタ２４のゲートおよびレベルシフト回路６３のＮ型トランジスタ２６のゲートは、入力ノードＮ２０の電位ＶＩを受ける。プルアップ回路３０のＰ型トランジスタ３２のドレインおよびプルダウン回路３３のＮ型トランジスタ３４のドレインは、ともに出力ノードＮ３０に接続される。
出力電位ＶＯが入力電位ＶＩよりも高い場合は、プルアップ回路３０のトランジスタ３１，３２が非導通になるとともに、プルダウン回路３３のトランジスタ３４，３５が導通し、出力電位ＶＯが低下する。出力電位ＶＯが入力電位ＶＩよりも低い場合は、プルダウン回路３３のトランジスタ３４，３５が非導通になるとともに、プルアップ回路３０のトランジスタ３１，３２が導通し、出力電位ＶＯが上昇する。したがって、ＶＯ＝ＶＩとなる。
この駆動回路１７５は、プッシュ型駆動回路、プル型駆動回路、またはプッシュプル型駆動回路として用いられる。駆動回路１７５がプッシュ型駆動回路として用いられる場合は、プルダウン回路３３のトランジスタ３４，３５の電流駆動能力がプルアップ回路３０のトランジスタ３１，３２の電流駆動能力に比べて十分に小さなレベルに設定される。駆動回路１７５がプル型駆動回路として用いられる場合は、プルアップ回路３０のトランジスタ３１，３２の電流駆動能力がプルダウン回路３３のトランジスタ３４，３５の電流駆動能力に比べて十分に小さなレベルに設定される。駆動回路１７５がプッシュプル型駆動回路として用いられる場合は、プルアップ回路３０のトランジスタ３１，３２の電流駆動能力とプルダウン回路３３のトランジスタ３４，３５の電流駆動能力とは同じレベルに設定される。
この実施の形態１４でも、貫通電流が小さな駆動回路１７５を得ることができ、消費電力の低減化を図ることができる。
また、図６２は、この実施の形態１４の変更例による駆動回路１７６の構成を示す回路図である。図６２を参照して、この駆動回路１７６は、図６１の駆動回路１７０からダイオード接続されたトランジスタ２３，２７，３２，３４を除去したものである。出力電位ＶＯは、ＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮとなる。ただし、｜ＶＴＰ｜≒ＶＴＮと設定すれば、ＶＯ≒ＶＩとなる。あるいは、｜ＶＴＰ｜−ＶＴＮの値をオフセット値として使用上考慮しておけば図６１の駆動回路１７５と同様に使用することができる。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、回路の占有面積を小さくすることができる。
また、図６３は、この実施の形態１４の他の変更例による駆動回路１８０の構成を示す回路図である。図６３において、この駆動回路１８０は、図６１の駆動回路１７５のレベルシフト回路６１，６３をそれぞれレベルシフト回路１８１，１８３で置換したものである。レベルシフト回路１８１は、レベルシフト回路６１の定電流源６２を抵抗素子１８２で置換したものである。レベルシフト回路１８３は、レベルシフト回路６３の定電流源６４を抵抗素子１８４で置換したものである。抵抗素子１８２，１８４の抵抗値は、抵抗素子１８２，１８４が定電流源６２，６４と同程度の電流を流すような値に設定されている。この変更例でも、図６１の駆動回路１７５と同じ効果が得られる。
また、図６４は、この実施の形態１４のさらに他の変更例による駆動回路１８５の構成を示す回路図である。図６４を参照して、この駆動回路１８５が図６１の駆動回路１７５と異なる点は、定電流源１６１が出力ノードＮ３０と第５電源電位Ｖ５のノードとの間に接続され、定電流源１７１が第３電源電位Ｖ３のノードと出力ノードＮ３０との間に接続されている点である。
定電流源６２，６４，１６１，１７１は、図６５に示すように、抵抗素子６７、Ｐ型トランジスタ６５，６６，１８９、およびＮ型トランジスタ１８６〜１８８で構成される。Ｐ型トランジスタ６６、抵抗素子６７およびＮ型トランジスタ１８６は、第３電源電位Ｖ３のノードと第５電源電位Ｖ５のノードとの間に直列接続される。Ｐ型トランジスタ６６のゲートはそのドレインに接続され、Ｎ型トランジスタ１８６のゲートはそのドレインに接続される。トランジスタ６６，１８６の各々は、ダイオード素子を構成する。
Ｐ型トランジスタ６５は、第３電源電位Ｖ３のノードとノードＮ２２との間に接続され、そのゲートはＰ型トランジスタ６６のゲートに接続される。Ｐ型トランジスタ１８９は、第３電源電位Ｖ３のノードと出力ノードＮ３０との間に接続され、そのゲートはＰ型トランジスタ６６のゲートに接続される。Ｐ型トランジスタ６６，６５，１８９は、カレントミラー回路を構成する。Ｐ型トランジスタ６５，１８９の各々には、Ｐ型トランジスタ６６に流れる電流に応じた値の電流が流れる。Ｐ型トランジスタ６５，１８９は、それぞれ定電流源６２，１７１を構成する。
Ｎ型トランジスタ１８７は、第５電源電位Ｖ５のノードとノードＮ２７との間に接続され、そのゲートはＮ型トランジスタ１８６のゲートに接続される。Ｎ型トランジスタ１８８は、第５電源電位Ｖ５のノードと出力ノードＮ３０との間に接続され、そのゲートはＮ型トランジスタ１８６のゲートに接続される。Ｎ型トランジスタ１８６〜１８８は、カレントミラー回路を構成する。Ｎ型トランジスタ１８７，１８８の各々には、Ｎ型トランジスタ１８６に流れる電流に応じた値の電流が流れる。Ｎ型トランジスタ１８７，１８８は、それぞれ定電流源６４，１６１を構成する。他の構成および動作は、図６１の駆動回路１７５と同じであるので、その説明は繰り返さない。この変更例でも、図６１の駆動回路１７５と同じ効果が得られる。
［実施の形態１５］
図６６は、この発明の実施の形態１５によるカラー液晶表示装置の要部を示す回路図であって、図３と対比される図である。図６６を参照して、このカラー液晶表示装置が実施の形態１のカラー液晶表示装置と異なる点は、液晶セル２の一方電極が駆動回路２０の出力ノードＮ３０の代わりに入力ノードＮ２０に接続されている点である。
ノードＮ３０とＮ２０の電位差が大きい場合は、スイッチ１６の寄生抵抗（抵抗素子１８）を介してノードＮ３０とＮ２０の間にリーク電流が流れ、ノードＮ２０の電位が変化する。しかし、ノードＮ３０とＮ２０の電位差が駆動回路２０の通常のオフセット電圧程度であれば、ノードＮ３０とＮ２０の間のリーク電流は無視できる程度に小さくなり、ノードＮ２０の電位は変化しない。したがって、データ線６の諧調電位ＶＧが液晶セル２の一方電極に正確に与えられ、正確な光透過率が得られる。
なお、駆動回路２０を実施の形態１〜１４で示した他の駆動回路で置換しても同じ効果が得られることは言うまでもない。駆動回路は、オフセット補償機能を持たない簡易な構成のもので差し支えない。
［実施の形態１６］
図６７は、この発明の実施の形態１６によるカラー液晶表示装置の要部を示す回路図であって、図６６と対比される図である。図６７を参照して、このカラー液晶表示装置が実施の形態１５のカラー液晶表示装置と異なる点は、サンプルホールド回路１４がサンプルホールド回路１９０で置換されている点である。
サンプルホールド回路１９０は、サンプルホールド回路１４の駆動回路２０をプッシュ型駆動回路１９１で置換し、キャパシタ１９２を追加したものである。キャパシタ１９２の一方電極はプッシュ型駆動回路１９１の出力ノードＮ３０に接続され、その他方電極は共通電位ＶＣＯＭを受ける。プッシュ型駆動回路１９１は、図６８に示すように、レベルシフト回路２１、プルアップ回路３０、スイッチ２０１〜２０３および抵抗素子２０４を含む。レベルシフト回路２１およびプルアップ回路３０の構成および動作は、図４および図５で説明したとおりである。
スイッチ２０１の一方電極は第３電源電位Ｖ３を受け、その他方電極は抵抗素子２２を介してノードＮ２２に接続される。スイッチ２０２の一方電極は第６電源電位Ｖ６を受け、その他方電極はＮ型トランジスタ３１のドレインに接続される。スイッチ２０３は、Ｐ型トランジスタ３２のドレインと出力ノードＮ３０との間に接続される。抵抗素子２０４は、Ｐ型トランジスタ３２のドレインと接地電位ＧＮＤのラインとの間に接続される。
図６９は、このプッシュ型駆動回路１９１の動作を示すタイムチャートである。スイッチ２０１〜２０３は、所定周期（ｔ３−ｔ１）で所定時間（ｔ２−ｔ１）だけオンされる。スイッチ２０１〜２０３がオンされると、抵抗素子２２，２０４にそれぞれ電流Ｉ１，Ｉ２が流れ、キャパシタ１９２が充電されてＶＯ＝ＶＩとなる。スイッチ２０１〜２０３がオフされると、キャパシタ１９２の電荷がたとえばデータ線にリークしてＶＯが徐々に低下する。ＶＯの低下分ΔＶが許容範囲内になるようにスイッチ２０１〜２０３のオン時間とオフ時間の比が設定されている。
この実施の形態１６では、実施の形態１５と同じ効果が得られる他、駆動回路１９１の電源を間欠的にオン／オフするので、消費電流の低減化を図ることができる。
なお、スイッチ２０１は、抵抗素子２２、Ｎ型トランジスタ２３およびＰ型トランジスタ２４と直列に接続されていれば、どの位置に設けてもよい。たとえばスイッチ２０１と抵抗素子２２の位置を逆にしてもよい。またスイッチ２０２は、Ｎ型トランジスタ３１、Ｐ型トランジスタ３２および抵抗素子２０４と直列に接続されていれば、どの位置に設けてもよい。
以下、この実施の形態１６の種々の変更例について説明する。図７０のプル型駆動回路２０５は、レベルシフト回路２５、プルダウン回路３３、スイッチ２０６〜２０８および抵抗素子２０９を含む。レベルシフト回路２５およびプルダウン回路３３の構成および動作は、図４および図５で説明したとおりである。スイッチ２０６の一方電極は第５電源電位Ｖ５を受け、その他方電極は抵抗素子２８を介してノードＮ２７に接続される。スイッチ２０７の一方電極は第７電源電位Ｖ７を受け、その他方電極はＰ型トランジスタ３５のドレインに接続される。スイッチ２０８は、Ｎ型トランジスタ３４のドレインと出力ノードＮ３０との間に接続される。抵抗素子２０９は、Ｎ型トランジスタ３４のドレインと第４の電源電位Ｖ４のラインとの間に接続される。スイッチ２０６〜２０８は、図６８および図６９で示したスイッチ２０１〜２０３と同様にオン／オフされる。この変更例でも、消費電力の低減化を図ることができる。
図７１のプッシュプル型駆動回路２１０は、図６８のプッシュ型駆動回路１９１と図７０のプル型駆動回路２０５とを組合せたものである。但し、スイッチ２０８は除去され、Ｐ型トランジスタ３２のドレインおよびＮ型トランジスタ３４のドレインは、共にスイッチ２０３を介して出力ノードＮ３０に接続される。スイッチ２０１〜２０３，２０６，２０７は同時にオン／オフされる。この変更例でも、消費電力の低減化を図ることができる。
図７２のプッシュプル型駆動回路２１５は、図７１のプッシュプル型駆動回路２１０からスイッチ２０６，２０７を除去し、スイッチ２０１，２０２をプッシュ側とプル側で共用するものである。Ｎ型トランジスタ２６のドレインは、スイッチ２０１と抵抗素子２２の間のノードに接続される。Ｎ型トランジスタ３４のドレインは、抵抗素子２０９を介してＮ型トランジスタ３１のドレインに接続される。この変更例では、スイッチの数が少なくて済む。
図７３のカラー液晶表示装置では、液晶セル２の一方電極はプッシュ型駆動回路１９１の出力ノードＮ３０に接続される。この変更例でも、消費電力の低減化が図られる。
［実施の形態１７］
図７４は、この発明の実施の形態１７による画像表示装置の要部を示す回路図である。この画像表示装置の全体構成は図１のカラー液晶表示装置と同様であり、走査線４とデータ線６の各交差部にＥＬ素子２２０およびサンプルホールド回路２２１が設けられている。水平走査回路８の階調電位発生回路１０および駆動回路１３は、画像信号に応じたレベルの階調電流ＩＧをデータ線６に流す電流源２３０で置換されている。
サンプルホールド回路２２１は、Ｐ型トランジスタ２２２、キャパシタ２２３、駆動回路２２４およびスイッチ２２５〜２２９を含む。Ｐ型トランジスタ２２２、スイッチ２２８およびＥＬ素子２２０は、電源電位ＶＣＣのラインと接地電位ＧＮＤのラインとの間に直列接続される。キャパシタ２２３は、Ｐ型トランジスタ２２２のソースおよびゲート間に接続されている。スイッチ２２５，２２６は、Ｐ型トランジスタ２２２のゲートおよびドレイン間に直列接続される。スイッチ２２７は、データ線６とＰ型トランジスタ２２２のドレインとの間に接続される。駆動回路２２４およびスイッチ２２９は、Ｐ型トランジスタ２２２のゲートとスイッチ２２５，２２６間のノードとの間に接続される。スイッチ２２５〜２２９は、走査線４によってオン／オフ制御される。
走査線４が選択レベルの「Ｈ」レベルにされた場合は、スイッチ２２５〜２２７がオンされるとともにスイッチ２２８，２２９がオフされる。これにより、Ｐ型トランジスタ２２２がスイッチ２２５，２２６によってダイオード接続され、電源電位ＶＣＣのラインからＰ型トランジスタ２２２、スイッチ２２７およびデータ線６を介して電流源２３０に画像信号に応じたレベルの階調電流ＩＧが流れる。このとき、Ｐ型トランジスタ２２２のゲートは階調電流ＩＧに応じたレベルの電位になっており、キャパシタ２２３はＰ型トランジスタ２２２のソース−ゲート間電圧に充電される。
走査線４が非選択レベルの「Ｌ」レベルに立下げられると、スイッチ２２５〜２２７がオフされるとともにスイッチ２２８，２２９がオンされる。Ｐ型トランジスタ２２２のゲート電位はキャパシタ２２３によって保持されているので、電源電圧ＶＣＣのラインからＰ型トランジスタ２２２、スイッチ２２８およびＥＬ素子２０を介して接地電位ＧＮＤのラインに階調電流ＩＧが流れ、ＥＬ素子２２０は階調電流ＩＧに応じた輝度で発光する。
このとき、駆動回路２２４によってスイッチ２２５，２２６間のノードの電位がＰ型トランジスタ２２２のゲート電位に保持されるので、Ｐ型トランジスタ２２２のゲート電位が一定に保持され、ＥＬ素子２２０は一定の輝度で発光し続ける。
なお、駆動回路２２４およびスイッチ２２６，２２９がない場合は、スイッチ２２５，２２７の寄生抵抗を介してＰ型トランジスタ２２２のゲートとデータ線６の間にリーク電流が流れ、Ｐ型トランジスタ２２２のゲート電位が変化してＥＬ素子２２０の輝度が変化する。
［実施の形態１８］
図７５は、この発明の実施の形態１８による画像表示装置の要部を示す回路図である。この画像表示装置の全体構成は図１のカラー液晶表示装置と同様であり、走査線４とデータ線６の各交差部にＥＬ素子２２０およびサンプルホールド回路２３１が設けられている。水平走査回路８の階調電位発生回路１０および駆動回路１３は、画像信号に応じたレベルの階調電流ＩＧをデータ線６に流す電流源２４０で置換されている。
サンプルホールド回路２３１は、Ｎ型トランジスタ２３２、キャパシタ２３３、駆動回路２３４およびスイッチ２３５〜２３９を含む。ＥＬ素子２２０、スイッチ２３８およびＮ型トランジスタ２３２は、電源電位ＶＣＣのラインと接地電位ＧＮＤのラインとの間に直列接続される。スイッチ２３５は、データ線６とＮ型トランジスタ２３２のドレインとの間に接続される。スイッチ２３６，２３７は、Ｎ型トランジスタ２３２のドレインおよびゲート間に直列接続される。キャパシタ２３３は、Ｎ型トランジスタ２３２のゲートおよびソース間に接続される。駆動回路２３４およびスイッチ２３９は、Ｎ型トランジスタ２３２のゲートとスイッチ２３６，２３７間のノードとの間に直列接続される。スイッチ２３５〜２３９は、走査線４によってオン／オフ制御される。
走査線４が選択レベルの「Ｈ」レベルにされた場合は、スイッチ２３５〜２３７がオンされるとともにスイッチ２３８，２３９がオフされる。これにより、Ｎ型トランジスタ２３２がスイッチ２３６，２３７によってダイオード接続され、電流源２４０からデータ線６、スイッチ２３５およびＮ型トランジスタ２３２を介して接地電位ＧＮＤのラインに画像信号に応じたレベルの階調電流ＩＧが流れる。このときＮ型トランジスタ２３２のゲートは階調電流ＩＧに応じたレベルの電位になっており、キャパシタ２３３はＮ型トランジスタ２３０のゲート−ソース間電圧に充電される。
走査線４が選択レベルの「Ｌ」レベルに立下げられると、スイッチ２３５〜２３７がオフされるとともにスイッチ２３８，２３９がオンされる。Ｎ型トランジスタ２３２のゲート電位はキャパシタ２３３に保持されているので、電源電位ＶＣＣのラインからＥＬ素子２２０、スイッチ２３８およびＮ型トランジスタ２３２を介して接地電位ＧＮＤのラインに階調電流ＩＧが流れ、ＥＬ素子２２０は階調電流ＩＧに応じた輝度で発光する。
このとき、駆動回路２３４によってスイッチ２３６，２３７間のノードの電位がＮ型トランジスタ２３２のゲート電位に保持されるので、Ｎ型トランジスタ２３２のゲート電位が一定に保持され、ＥＬ素子２２０は一定の輝度で発光し続ける。
なお、駆動回路２３４およびスイッチ２３６，２３９がない場合は、スイッチ２３５，２３７の寄生抵抗を介してＮ型トランジスタ２３２のゲートとデータ線６の間にリーク電流が流れ、Ｎ型トランジスタ２３２のゲート電位が変化してＥＬ素子２２０の輝度が変化する。
なお、以上の実施の形態１〜１８では、液晶セル２、ＥＬ素子５１，２２０を用いたアクティブマトリックス型表示装置について説明したが、この発明は他のどのような電気−光変換素子を用いたアクティブマトリックス型表示装置にも適用可能であることは言うまでもない。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【書類名】 明細書
【特許請求の範囲】
【請求項１】 入力電位をサンプリングし、サンプリングした電位を保持および出力するサンプルホールド回路であって、
その一方電極が前記入力電位を受け、第１の期間に導通する第１のスイッチング素子、
その一方電極が前記第１のスイッチング素子の他方電極に接続され、第２の期間に導通する第２のスイッチング素子、
その一方電極が前記第２のスイッチング素子の他方電極に接続され、その他方電極が所定の電位を受ける第１のキャパシタ、および
その入力ノードが前記第２のスイッチング素子の他方電極に接続され、その出力ノードが前記第１のスイッチング素子の他方電極に接続され、前記入力ノードの電位に応じた電位を出力ノードに出力する駆動回路を備え、
前記駆動回路の電源電圧は、間欠的に供給される、サンプルホールド回路。
【請求項２】 前記第１および第２の期間は同じ期間である、請求項１に記載のサンプルホールド回路。
【請求項３】 前記第２の期間は前記第１の期間内の期間である、請求項１に記載のサンプルホールド回路。
【請求項４】 前記駆動回路は、
前記入力ノードの電位を予め定められた第１の電圧だけある電位方向にレベルシフトさせた電位を出力する第１のレベルシフト回路、
前記第１のレベルシフト回路の出力電位を前記ある電位方向と逆の電位方向に予め定められた第２の電圧だけレベルシフトさせた電位を前記出力ノードに出力する第２のレベルシフト回路を含む、請求項１に記載のサンプルホールド回路。
【請求項５】 前記駆動回路は、
その一方電極が第１の電源電位を受ける第１の電流制限素子、
その第１の電極が前記第１の電流制限素子の他方電極に接続され、その第２の電極が第２の電源電位を受け、その入力電極が前記入力ノードの電位を受ける第１の導電形式の第１のトランジスタ、および
その第１の電極が第３の電源電位を受け、その第２の電極が前記出力ノードに接続され、その入力電極が前記第１の電流制限素子の他方電極に接続された第２の導電形式の第２のトランジスタを含む、請求項１に記載のサンプルホールド回路。
【請求項６】 前記駆動回路は、
さらに、その第１の電極および入力電極が前記第１の電流制限素子の他方電極に接続され、その第２の電極が前記第１のトランジスタの第１の電極に接続された第２の導電形式の第３のトランジスタ、および
その第１の電極が前記第２のトランジスタの第２の電極に接続され、その第２の電極および入力電極が前記出力ノードに接続された第１の導電形式の第４のトランジスタを含む、請求項５に記載のサンプルホールド回路。
【請求項７】 前記駆動回路は、さらに、前記出力ノードと第４の電源電位のラインとの間に接続された第２の電流制限素子を含む、請求項５に記載のサンプルホールド回路。
【請求項８】 前記第１および第３の電源電位は同電位であり、
前記第２および第４の電源電位は同電位である、請求項７に記載のサンプルホールド回路。
【請求項９】 前記第１および第２の電流制限素子は、それぞれ第１および第２の抵抗素子を含む、請求項７に記載のサンプルホールド回路。
【請求項１０】 前記第１の電流制限素子は、その入力電極が第１の定電圧を受ける第１の導電形式の第３のトランジスタを含み、
前記第２の電流制限素子は、その入力電極が第２の定電圧を受ける第２の導電形式の第４のトランジスタを含む、請求項７に記載のサンプルホールド回路。
【請求項１１】 前記駆動回路は、さらに、前記入力ノードの電位が前記ある電位方向に変化されたことに応じて前記第１および第２のレベルシフト回路間の所定のノードの電位を前記ある電位方向にパルス的に変化させるパルス発生回路を含む、請求項４に記載のサンプルホールド回路。
【請求項１２】 前記パルス発生回路は、その一方電極が前記第１のノードに接続され、その他方電極の電位が前記入力ノードの電位が前記ある電位方向に変化されたことに応じて前記ある電位方向にパルス的に変化される第２のキャパシタを含む、請求項１１に記載のサンプルホールド回路。
【請求項１３】 前記パルス発生回路は、その一方電極が第１の電源電位を受け、その他方電極が前記所定のノードに接続され、前記入力ノードの電位が前記ある電位方向に変化されたことに応じてパルス的に導通する第３のスイッチング素子を含む、請求項１１に記載のサンプルホールド回路。
【請求項１４】 前記駆動回路は、さらに、オフセット電圧を打消すオフセット補償回路を含む、請求項４に記載のサンプルホールド回路。
【請求項１５】 前記第２のレベルシフト回路の出力電位は、前記出力ノードの代りに第２のノードに接続され、
前記オフセット補償回路は、
第２のキャパシタ、
前記第２のキャパシタの一方電極および前記第１のレベルシフト回路に前記入力ノードの電位を与えるとともに前記第２のキャパシタの他方電極を前記所定のノードに接続する第１の切換回路、および
前記第２のキャパシタの他方電極に前記入力ノードの電位を与えるとともに前記第２のキャパシタの一方電極の電位を前記入力ノードの電位の代りに前記第１のレベルシフト回路に与える第２の切換回路、および
前記第２のノードの電位を前記出力ノードに与える第３の切換回路を含む、請求項１４に記載のサンプルホールド回路。
【請求項１６】 前記オフセット補償回路は、さらに、前記第１の切換回路によって前記第２のキャパシタの一方電極に前記入力電位が与えられるとともに前記第２のキャパシタの他方電極が前記所定のノードに接続されている期間において、前記所定のノードの電位を前記ある電位方向と逆の電位方向にパルス的に変化させるパルス発生回路を含む、請求項１５に記載のサンプルホールド回路。
【請求項１７】 請求項１のサンプルホールド回路と、その一方電極が前記駆動回路の出力ノードに接続され、その他方電極が共通電位を受ける液晶セルとを備える、画像表示装置。
【請求項１８】 請求項１のサンプルホールド回路と、その一方電極が前記駆動回路の入力ノードに接続され、その他方電極が共通電位を受ける液晶セルとを備える、画像表示装置。
【請求項１９】 請求項１のサンプルホールド回路、
その第１の電極が前記第１のスイッチング素子の一方電極に接続され、その入力電極が前記第２のスイッチング素子の他方電極に接続され、その第２の電極が前記第１のキャパシタの他方電極に接続されたトランジスタ、
前記第１および第２のスイッチング素子が共に導通している前記第１および第２の期間に前記トランジスタの第１の電極に接続されて前記トランジスタに階調電流を流す電流源、および
前記第１および第２の期間の経過後に前記トランジスタの第１の電極と電源電位のラインとの間に接続され、前記トランジスタに流れる電流に応じた輝度で発光する発光素子を備える、画像表示装置。
【請求項２０】 入力電位をサンプリングし、サンプリングした電位を保持および出力するサンプルホールド回路であって、
その一方電極が前記入力電位を受け、第１の期間に導通する第１のスイッチング素子、
その一方電極が前記第１のスイッチング素子の他方電極に接続され、第２の期間に導通する第２のスイッチング素子、
その一方電極が前記第２のスイッチング素子の他方電極に接続され、その他方電極が所定の電位を受けるキャパシタ、および
その入力ノードが前記第２のスイッチング素子の他方電極に接続され、その出力ノードが前記第１のスイッチング素子の他方電極に接続され、前記入力ノードの電位に応じた電位を出力ノードに出力する駆動回路を備え、
前記駆動回路は、
その一方電極が第１の電源電位を受ける第１の電流制限素子、
その第１の電極および入力電極が前記第１の電流制限素子の他方電極に接続された第１の導電形式の第１のトランジスタ、
その第１の電極が前記第１のトランジスタの第２の電極に接続され、その第２の電極が第２の電源電位を受け、その入力電極が前記入力ノードの電位を受ける第２の導電形式の第２のトランジスタ、
その第１の電極が第３の電源電位を受け、その入力電極が前記第１の電流制限素子の他方電極に接続された第１の導電形式の第３のトランジスタ、および
その第１の電極が前記第３のトランジスタの第２の電極に接続され、その第２の電極および入力電極が前記出力ノードに接続された第２の導電形式の第４のトランジスタを含む、サンプルホールド回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はサンプルホールド回路およびそれを用いた画像表示装置に関し、特に、入力電位をサンプリングし、サンプリングした電位を保持および出力するサンプルホールド回路と、それを用いた画像表示装置とに関する。
【０００２】
【従来の技術】
図７６は、従来の液晶表示装置の要部を示す回路図である。図７６において、この液晶表示装置では、走査線３０１とデータ線３０２の交差部に液晶セル３０３およびサンプルホールド回路３０４が配置されている。サンプルホールド回路３０４は、スイッチ３０５およびキャパシタ３０７を含む。スイッチ３０５は、データ線３０２とノードＮ３００との間に接続され、走査線３０１が選択レベルの「Ｈ」レベルの期間に導通する。スイッチ３０５は、寄生抵抗を有する。図７６では、寄生抵抗は、スイッチ３０５に並列接続された抵抗素子３０６で示されている。キャパシタ３０７は、ノードＮ３００と共通電位ＶＣＯＭのラインとの間に接続される。液晶セル３０３は、ノードＮ３００と共通電位ＶＣＯＭのラインとの間に接続される。
【０００３】
走査線３０１が選択レベルの「Ｈ」レベルに立上げられると、スイッチ３０５が導通し、ノードＮ３００はデータ線３０２の電位に充電される。走査線３０１が非選択レベルの「Ｌ」レベルに立下げられると、スイッチ３０５が非導通になり、ノードＮ３００の電位はキャパシタ３０７によって保持される。液晶セル３０３は、ノードＮ３００の電位に応じた光透過率を示す。
【０００４】
【発明が解決しようとする課題】
しかし、従来の液晶表示装置では、走査線３０１が「Ｌ」レベルにされた状態でデータ線３０２の電位が変化したときに、抵抗素子３０６を介してノードＮ３００とデータ線３０２との間にリーク電流が流れ、ノードＮ３００の電位が変化してしまう。このため所定周期でノードＮ３００の電位をリフレッシュ（再書込）する必要があり、比較的大きな電力が消費されていた。
【０００５】
それゆえに、この発明の主たる目的は、保持電位の変化が小さいサンプルホールド回路と、それを用いた画像表示装置とを提供することである。
【０００６】
【課題を解決するための手段および発明の効果】
この発明に係るサンプルホールド回路では、その一方電極が入力電位を受け、第１の期間に導通する第１のスイッチング素子と、その一方電極が第１のスイッチング素子の他方電極に接続され、第２の期間に導通する第２のスイッチング素子と、その一方電極が第２のスイッチング素子の他方電極に接続され、その他方電極が所定の電位を受ける第１のキャパシタと、その入力ノードが第２のスイッチング素子の他方電極に接続され、その出力ノードが第１のスイッチング素子の他方電極に接続され、入力ノードの電位に応じた電位を出力ノードに出力する駆動回路とが設けられ、駆動回路の電源電圧は、間欠的に供給される。したがって、第１および第２のスイッチング素子を第１および第２の期間に導通させて入力電位をサンプリングした後に、入力電位が変化したときでも、第１のスイッチング素子の他方電極の電位を駆動回路によって保持するので、サンプリングした電位の変化が小さくて済む。また、駆動回路の電源電圧は間欠的に供給されるので、消費電力が小さくて済む。
【０００７】
また、この発明に係る画像表示装置では、上記サンプルホールド回路と、その出力電位によって駆動される液晶セルまたは発光素子とが設けられる。この場合は、階調電位または階調電流のリフレッシュの頻度が少なくて済み、消費電力の低減化を図ることができる。
【０００８】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１によるカラー液晶表示装置の構成を示すブロック図である。図１において、このカラー液晶表示装置は、液晶パネル１、垂直走査回路７および水平走査回路８を備え、たとえば携帯電話機に設けられる。
【０００９】
液晶パネル１は、複数行複数列に配列された複数の液晶セル２と、各行に対応して設けられた走査線４および共通電位線５と、各列に対応して設けられたデータ線６とを含む。
【００１０】
液晶セル２は、各行において３つずつ予めグループ化されている。各グループの３つの液晶セル２には、それぞれＲ，Ｇ，Ｂのカラーフィルタが設けられている。各グループの３つの液晶セル２は、１つの画素３を構成している。
【００１１】
垂直走査回路７は、画像信号に従って、複数の走査線４を所定時間ずつ順次選択し、選択した走査線４を選択レベルの「Ｈ」レベルにする。走査線４が選択レベルの「Ｈ」レベルにされると、その走査線４に対応する各液晶セル２とその液晶セル２に対応するデータ線６とが結合される。
【００１２】
水平走査回路８は、画像信号に従って、垂直走査回路７によって１本の走査線４が選択されている間に複数のデータ線６をたとえば１２本ずつ順次選択し、選択した各データ線６に階調電位ＶＧを与える。液晶セル２の光透過率は、階調電位ＶＧのレベルに応じて変化する。
【００１３】
垂直走査回路７および水平走査回路８によって液晶パネル１の全液晶セル２が走査されると、液晶パネル１には１つの画像が表示される。
【００１４】
図２は、図１に示した水平走査回路８の要部を示す回路ブロック図である。図２において、水平走査回路８は、階調電位発生回路１０および駆動回路１３を含む。階調電位発生回路１０および駆動回路１３は、水平走査回路８によって同時に選択されるデータ線６の数（この場合は１２）だけ設けられている。
【００１５】
階調電位発生回路１０は、第１電源電位Ｖ１（５Ｖ）のノードと第２電源電位Ｖ２（０Ｖ）のノードとの間に直列接続されたｎ＋１個（ただし、ｎは自然数である）の抵抗素子１１．１〜１１．ｎ＋１と、ｎ＋１個の抵抗素子１１．１〜１１．ｎ＋１の間のｎ個のノードと出力ノード１０ａとの間にそれぞれ接続されたｎ個のスイッチ１２．１〜１２．ｎとを含む。
【００１６】
ｎ＋１個の抵抗素子１１．１〜１１．ｎ＋１の間のｎ個のノードには、それぞれｎ段階の電位が現われる。スイッチ１２．１〜１２．ｎは、画像濃度信号φＰによって制御され、それらのうちのいずれか１つのみが導通状態にされる。出力ノード１０ａには、ｎ段階の電位のうちのいずれか１つの段階の電位が階調電位ＶＧとして出力される。駆動回路１３は、選択されたデータ線６が階調電位ＶＧになるようにデータ線６に電流を供給する。
【００１７】
図３は、各液晶セル２に対応して設けられたサンプルホールド回路１４の構成を示す回路図である。図３において、このサンプルホールド回路１４は、スイッチ１５，１６、キャパシタ１９および駆動回路２０を含む。スイッチ１５，１６は、対応のデータ線６と駆動回路２０の入力ノードＮ２０との間に直列接続される。スイッチ１５，１６は、ともに、対応の走査線４が選択レベルの「Ｈ」レベルの場合に導通し、対応の走査線４が非選択レベルの「Ｌ」レベルの場合に非導通になる。
【００１８】
スイッチ１５，１６の各々の端子間には寄生抵抗が存在する。図３では、スイッチ１５，１６の寄生抵抗は、それぞれ抵抗素子１７，１８で示されている。抵抗素子１７，１８は、それぞれスイッチ１５，１６に並列接続されている。スイッチ１５，１６の各々は、たとえば、Ｎ型トランジスタ、またはＰ型トランジスタ、または並列接続されたＮ型トランジスタおよびＰ型トランジスタで構成される。走査線４は、スイッチ１５，１６に含まれるＮ型トランジスタのゲートに直接接続される。また走査線４は、スイッチ１５，１６に含まれるＰ型トランジスタのゲートにインバータを介して接続される。
【００１９】
キャパシタ１９の一方電極はノードＮ２０に接続され、キャパシタ１９の他方電極は共通電位線５から共通電位ＶＣＯＭを受ける。駆動回路２０は、入力ノードＮ２０の電位に等しい電位を出力ノードＮ３０に出力する。駆動回路２０の出力ノードＮ３０は、スイッチ１５と１６の間のノードＮ１０に接続されるとともに、液晶セル２の一方電極に接続される。液晶セル２の他方電極には共通電位ＶＣＯＭが与えられる。
【００２０】
次に、このサンプルホールド回路１４の動作について説明する。走査線４が選択レベルの「Ｈ」レベルにされると、スイッチ１５，１６が導通し、ノードＮ１０，Ｎ２０，Ｎ３０の電位がデータ線６の電位と同じになる。走査線４が非選択レベルの「Ｌ」レベルにされると、ノードＮ２０の電位はキャパシタ１９によって保持される。ノードＮ１０の電位は、駆動回路２０によってノードＮ２０と同じ電位に保持される。ノードＮ２０の電位は、抵抗素子１７，１８を介してデータ線６の電位変化に影響を受けて変化しようとするが、ノードＮ１０の電位を駆動回路２０によって保持するので、データ線６の電位変化がノードＮ１０の電位に対して及ぼす影響は従来に比べて小さい。
【００２１】
図４は、駆動回路２０の構成を示す回路図である。図４において、駆動回路２０は、レベルシフト回路２１，２５、キャパシタ２９、プルアップ回路３０およびプルダウン回路３３を含む。
【００２２】
レベルシフト回路２１は、第３電源電位Ｖ３（１５Ｖ）のノードと接地電位ＧＮＤのノードとの間に直列接続された抵抗素子２２、Ｎ型電界効果トランジスタ（以下、Ｎ型トランジスタと称す）２３およびＰ型電界効果トランジスタ（以下、Ｐ型トランジスタと称す）２４を含む。Ｎ型トランジスタ２３のゲートは、そのドレイン（ノードＮ２２）に接続されている。Ｎ型トランジスタ２３は、ダイオード素子を構成する。Ｐ型トランジスタ２４のゲートは、入力ノードＮ２０に接続される。抵抗素子２２の抵抗値は、トランジスタ２３，２４の導通抵抗値よりも十分大きな値に設定されている。
【００２３】
入力ノードＮ２０の電位（階調電位）をＶＩとし、Ｐ型トランジスタのしきい値電圧をＶＴＰとし、Ｎ型トランジスタのしきい値電圧をＶＴＮとすると、Ｐ型トランジスタ２４のソース（ノードＮ２３）の電位Ｖ２３およびＮ型トランジスタ２３のドレイン（ノードＮ２２）の電位Ｖ２２はそれぞれ次式（１）（２）で表わされる。
Ｖ２３＝ＶＩ＋｜ＶＴＰ｜ …（１）
Ｖ２２＝ＶＩ＋｜ＶＴＰ｜＋ＶＴＮ …（２）
したがって、レベルシフト回路２１は、入力電位ＶＩを｜ＶＴＰ｜＋ＶＴＮだけレベルシフトさせた電位Ｖ２２を出力する。
【００２４】
レベルシフト回路２５は、第４電源電位Ｖ４（５Ｖ）のノードと第５電源電位Ｖ５（−１０Ｖ）との間に直列接続されたＮ型トランジスタ２６、Ｐ型トランジスタ２７および抵抗素子２８を含む。Ｎ型トランジスタ２６のゲートは、入力ノードＮ２０に接続される。Ｐ型トランジスタ２７のゲートは、そのドレイン（ノードＮ２７）に接続される。Ｐ型トランジスタ２７は、ダイオード素子を構成する。抵抗素子２８の抵抗値は、トランジスタ２６，２７の導通抵抗値よりも十分大きな値に設定されている。
【００２５】
Ｎ型トランジスタ２６のソース（ノードＮ２６）の電位Ｖ２６およびＰ型トランジスタ２７のドレイン（ノードＮ２７）の電位Ｖ２７は、それぞれ次式（３）（４）で表わされる。
Ｖ２６＝ＶＩ−ＶＴＮ …（３）
Ｖ２７＝ＶＩ−ＶＴＮ−｜ＶＴＰ｜ …（４）
したがって、レベルシフト回路２５は、入力電位ＶＩを−ＶＴＮ−｜ＶＴＰ｜だけレベルシフトさせた電位Ｖ２７を出力する。
【００２６】
キャパシタ２９は、レベルシフト回路２１の出力ノードＮ２２とレベルシフト回路２５の出力ノードＮ２７との間に接続される。キャパシタ２９は、ノードＮ２２の電位変化をノードＮ２７に伝達するとともに、ノードＮ２７の電位変化をノードＮ２７に伝達する。
【００２７】
プルアップ回路３０は、第６電源電位Ｖ６（１５Ｖ）のノードと出力ノードＮ３０との間に直列接続されたＮ型トランジスタ３１およびＰ型トランジスタ３２を含む。出力ノードＮ３０には、負荷容量（液晶セル２およびスイッチ１５,１６の寄生容量）３６が接続されている。Ｎ型トランジスタ３１のゲートは、レベルシフト回路２１の出力電位Ｖ２２を受ける。Ｐ型トランジスタ３２のゲートは、そのドレインに接続されている。Ｐ型トランジスタ３２は、ダイオード素子を構成する。Ｎ型トランジスタ３１は飽和領域で動作するように第６電源電位Ｖ６が設定されているので、Ｎ型トランジスタ３１はいわゆるソースフォロア動作を行なう。
【００２８】
今、説明の都合上、図５に示すように、Ｐ型トランジスタ３２のドレイン（ノードＮ３０′）と出力ノードＮ３０との間が非導通状態にあると仮定する。Ｎ型トランジスタ３１のソース（ノードＮ３１）の電位Ｖ３１およびＰ型トランジスタ３２のドレイン（ノードＮ３０′）の電位Ｖ３０′は、それぞれ次式（５）（６）で表わされる。
Ｖ３１＝Ｖ２２−ＶＴＮ＝ＶＩ＋｜ＶＴＰ｜ …（５）
Ｖ３０′＝Ｖ３１−｜ＶＴＰ｜＝ＶＩ …（６）
図４に戻って、プルダウン回路３３は、第７電源電位Ｖ７（−１０Ｖ）のノードと出力ノードＮ３０との間に直列接続されたＰ型トランジスタ３５およびＮ型トランジスタ３４を含む。Ｐ型トランジスタ３５のゲートは、レベルシフト回路２５の出力電位Ｖ２７を受ける。Ｎ型トランジスタ３４のゲートは、そのドレインに接続されている。Ｎ型トランジスタ３４は、ダイオード素子を構成する。Ｐ型トランジスタ３５は飽和領域で動作するように第７電源電位Ｖ７が設定されているので、Ｐ型トランジスタ３５はいわゆるソースフォロア動作を行なう。
【００２９】
今、説明の都合上、図５に示すように、Ｎ型トランジスタ３４のドレイン（ノードＮ３０″）と出力ノードＮ３０との間が非導通状態にあると仮定する。Ｐ型トランジスタ３５のソース（ノードＮ３４）の電位Ｖ３４およびＮ型トランジスタ３４のドレイン（ノードＮ３０″）の電位Ｖ３０″は、それぞれ次式（７）（８）で表わされる。
Ｖ３４＝Ｖ２７＋｜ＶＴＰ｜＝ＶＩ−ＶＴＮ …（７）
Ｖ３０″＝Ｖ３４＋ＶＴＮ＝ＶＩ …（８）
数式（７）（８）は、Ｐ型トランジスタ３２のドレイン（ノードＮ３０′）とＮ型トランジスタ３４のドレイン（ノードＮ３０″）とを接続しても第６電源電位Ｖ６のノードと第７電源電位Ｖ７のノードとの間には電流は流れず、出力ノードＮ３０の電位ＶＯが入力ノードＮ２０の電位ＶＩと同じになることを示している。したがって、抵抗素子２２，２８の抵抗値を十分に大きくしておけば、ＶＯ＝ＶＩとなった定常状態では、貫通電流は極めて小さくなる。
【００３０】
図６は、この駆動回路２０の交流動作（遷移状態での動作）を説明するためのタイムチャートである。図６において、初期状態では、ＶＩ＝ＶＬとされているものとする。これにより、Ｖ２２，Ｖ２７，ＶＯは、それぞれ以下のようになっている。
Ｖ２２＝ＶＬ＋｜ＶＴＰ｜＋ＶＴＮ
Ｖ２７＝ＶＬ−｜ＶＴＰ｜−ＶＴＮ
ＶＯ＝ＶＬ
時刻ｔ１においてＶＩがＶＬからＶＨに立上げられると、Ｖ２２，Ｖ２７，ＶＯは所定時間の経過後にそれぞれ以下のようになる。
Ｖ２２＝ＶＨ＋｜ＶＴＰ｜＋ＶＴＮ
Ｖ２７＝ＶＨ−｜ＶＴＰ｜−ＶＴＮ
ＶＯ＝ＶＨ
このレベル変化の過程で、以下の動作が行なわれる。レベルシフト回路２５では、時刻ｔ１において入力電位ＶＩがＶＬからＶＨに立上げられると、Ｎ型トランジスタ２６の駆動能力が高くなり、ノードＮ２６の電位Ｖ２６が急速に上昇する。これにより、Ｐ型トランジスタ２７のソース−ゲート間電圧が大きくなってＰ型トランジスタ２７の駆動能力も高くなり、ノードＮ２７の電位Ｖ２７が急速に上昇する。
【００３１】
ノードＮ２７の電位Ｖ２７が急速に上昇すると、容量結合によってキャパシタ２９を介してノードＮ２２の電位Ｖ２２がＶＨ−ＶＬ分だけ急速に上昇する。これに応じて出力ノードＮ３０の電位ＶＯもＶＬからＶＨに急速に立上げられる。
【００３２】
また時刻ｔ２において入力電位ＶＩがＶＨからＶＬに立下げられると、Ｐ型トランジスタ２４の駆動能力が高くなり、ノードＮ２３の電位Ｖ２３が急速に低下する。これにより、Ｎ型トランジスタ２３のゲート−ソース間電圧が大きくなってＮ型トランジスタ２３の駆動能力も高くなり、ノードＮ２２の電位Ｖ２２が急速に低下する。
【００３３】
ノードＮ２２の電位Ｖ２２が急速に低下すると、容量結合によってキャパシタ２９を介してノードＮ２７の電位Ｖ２７がＶＨ−ＶＬ分だけ急速に低下する。これに応じて出力ノードＮ３０の電位ＶＯもＶＨからＶＬに急速に立下げられる。
【００３４】
また駆動回路２０では、定常状態ではプルアップ回路３０およびプルダウン回路３３に貫通電流は流れず、抵抗素子２２，２６の抵抗値をトランジスタ２３，２４，２６，２７の導通抵抗値よりも十分高くすることによりレベルシフト回路２１，２５の貫通電流も小さくすることができるので、直流電流の低減化を図ることができる。また、キャパシタ２６を設けたので、入力電位ＶＩの変化に対しても迅速に応答することができる。
【００３５】
この実施の形態１では、サンプルホールド回路１４において、データ線６と駆動回路２０の入力ノードＮ２０との間に２つのスイッチ１５,１６を直列接続し、駆動回路２０によってスイッチ１５,１６間のノードＮ１０の電位をノードＮ２０の電位に保持するので、データ線６の電位が変化した場合でもノードＮ１０，Ｎ２０，Ｎ３０の電位変化を小さく抑えることができる。したがって、ノードＮ１０，Ｎ２０，Ｎ３０の電位をリフレッシュする頻度を少なくすることができ、消費電力の低減化を図ることができる。
【００３６】
なお、液晶セル２の駆動電圧の極性を所定周期で切換えることにより、液晶表示装置の低消費電力化を図ることも可能である。液晶セル２の駆動電圧の極性を所定周期で切換える方法としては、たとえば、図２の第１電源電位Ｖ１を所定周期で５Ｖおよび０Ｖに交互に切換え、第２電源電位Ｖ２を０Ｖおよび５Ｖに所定周期で交互に切換え、図３の共通電位ＶＣＯＭを所定周期で０Ｖおよび５Ｖに交互に切換える方法がある。
【００３７】
また、サンプルホールド回路１４は、液晶表示装置のような画像表示装置において階調電位をサンプルリングおよびホールドすることに用いられるだけでなく、アナログ電位をサンプリングおよびホールドして負荷回路に与える回路としてどのような用途にも使用可能であることは言うまでもない。
【００３８】
また、駆動回路２０は、液晶表示装置のような画像表示装置において階調電位を伝達することに用いられるだけでなく、入力されたアナログ電位と同電位になるように出力ノードの電位を制御するアナログバッファとしてどのような用途にも使用可能であることは言うまでもない。
【００３９】
また、駆動回路２０の電界効果トランジスタは、ＭＯＳトランジスタでもよいし、ＴＦＴ（薄膜トランジスタ）でもよい。また、抵抗素子は高誘電金属で形成してもよいし、不純物拡散層で形成してもよいし、占有面積低減化のために電界効果トランジスタで形成してもよい。
【００４０】
また、電界効果トランジスタをＴＦＴで構成する場合は、抵抗素子を真性ａ−Ｓｉ薄膜で構成するとよい。すなわち、ＴＦＴは、ガラス基板上に形成された真性ａ−Ｓｉ薄膜の表面にゲート電極を形成し、ゲート電極の上方から所定領域に不純物を注入してゲート電極の一方側および他方側にそれぞれソースおよびドレインを形成したものである。ゲート電極によってマスクされて不純物が注入されていない部分がチャネル領域となる。チャネルができないときのチャネル領域の抵抗値、すなわち非導通時のＴＦＴの抵抗値は、１０12Ωオーダになる。
【００４１】
抵抗素子をトランジスタと同じサイズにすると、抵抗素子の抵抗値が非導通時のトランジスタの抵抗値と同程度になり、レベルシフト回路２１，２５の電源電圧Ｖ３，Ｖ４−Ｖ５が抵抗素子とトランジスタで分圧されて出力レベルＶ２２，Ｖ２７が低下し、所望の電位が得られなくなる。これを防止するためには、抵抗素子の抵抗値をトランジスタのオフ抵抗値よりも小さくする必要がある。たとえば、抵抗素子の幅をトランジスタの幅の１０〜１００倍にして抵抗素子の抵抗値をトランジスタの抵抗値の１／１０〜１／１００倍にするとよい。あるいは、不純物を注入したａ−Ｓｉ膜で抵抗素子を構成すれば、抵抗素子の面積を大きくすることなく、抵抗素子の抵抗値を小さくすることができる。
【００４２】
以下、種々の変更例について説明する。図７の駆動回路４０は、図４の駆動回路２０からキャパシタ２９を除去したものである。負荷容量３６の容量値が比較的小さい場合は、トランジスタ２３，２４，２６，２７，３１，３２，３４，３５の寸法を小さくすることができる。トランジスタ２３，２７，３１，３５の寸法を小さくするとトランジスタ２３，２７，３１，３５のゲート容量が小さくなり、ノードＮ２２，Ｎ２７の寄生容量が小さくなる。したがって、キャパシタ２９がなくても抵抗素子２２，２８を介して行われる充放電によってノードＮ２２，Ｎ２７の電位Ｖ２２，Ｖ２７の立上げおよび立下げが可能となる。この変更例では、キャパシタ２９を除去したので、回路の占有面積が小さくてすむ。
【００４３】
図８の駆動回路４１は、図４の駆動回路２０からダイオード接続されたトランジスタ２３，２７，３２，３４を除去したものである。出力電位ＶＯは、ＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮとなる。ただし、｜ＶＴＰ｜≒ＶＴＮと設定すれば、ＶＯ≒ＶＩとなる。あるいは、｜ＶＴＰ｜−ＶＴＮの値をオフセット値として使用上考慮しておけば図４の駆動回路２０と同様に使用することができる。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、回路の占有面積を小さくすることができる。
【００４４】
図９の駆動回路４２は、図８の駆動回路４１からさらにキャパシタ２９を除去したものである。負荷容量３６の容量値が比較的小さい場合は、トランジスタ２４，２６，３１，３５の寸法を小さくすることができ、ノードＮ２２，Ｎ２７の寄生容量を小さくすることができる。したがって、キャパシタ２９がなくても抵抗素子２２，２８を介して行われる充放電によってノードＮ２２，Ｎ２７の電位Ｖ２２，Ｖ２７の立上げおよび立下げが可能となる。この変更例では、キャパシタ２９を除去したので、回路の占有面積をさらに小さくすることができる。
【００４５】
図１０のカラー液晶表示装置では、各行に対応して２本の走査線４ａ，４ｂが設けられる。スイッチ１５，１６は、それぞれ走査線４ａ，４ｂが選択レベルの「Ｈ」レベルの場合に導通する。スイッチ１５，１６が同時にオンされ、スイッチ１６がオフされた後にスイッチ１５がオフされる。この場合は、駆動回路２０の動作の安定化を図ることができる。
【００４６】
図１１の画像表示装置は、実施の形態１のカラー液晶表示装置において液晶セル２をＰ型トランジスタ５０および有機ＥＬ（エレクトロルミネッセンス）素子５１で置換したものである。Ｐ型トランジスタ５０および有機ＥＬ素子５１は、電源電位ＶＣＣのラインと接地電位ＧＮＤのラインとの間に直列接続される。Ｐ型トランジスタ５０のゲートは、駆動回路２０の出力ノードＮ３０に接続される。駆動回路２０の出力電位に応じてＰ型トランジスタ５０の導通抵抗値が変化し、有機ＥＬ素子５１に流れる電流値が変化する。これにより、有機ＥＬ素子５１の明るさが変化する。有機ＥＬ素子５１は、複数行複数列に配置されて１枚のパネルを構成し、そのパネルには１つの画像が表示される。
【００４７】
［実施の形態２］
図１２は、この発明の実施の形態２によるサンプルホールド回路の駆動回路６０の構成を示す回路図である。図１２を参照して、この駆動回路６０が図４の駆動回路２０と異なる点は、レベルシフト回路２１，２５がそれぞれレベルシフト回路６１，６３で置換されている点である。レベルシフト回路６１はレベルシフト回路２１の抵抗素子２２を定電流源６２で置換し、レベルシフト回路６３はレベルシフト回路２５の抵抗素子２８を定電流源６４で置換したものである。
【００４８】
定電流源６２は、図１３に示すように、Ｐ型トランジスタ６５，６６および抵抗素子６７を含む。Ｐ型トランジスタ６５は第３電源電位Ｖ３のラインとノードＮ２２との間に接続され、Ｐ型トランジスタ６６および抵抗素子６７は第３電源電位Ｖ３のラインと接地電位ＧＮＤのラインとの間に直列接続される。Ｐ型トランジスタ６５，６６のゲートは、ともにＰ型トランジスタ６６のドレインに接続される。Ｐ型トランジスタ６５，６６は、カレントミラー回路を構成する。Ｐ型トランジスタ６６および抵抗素子６７には抵抗素子６７の抵抗値に応じた値の定電流が流れ、Ｐ型トランジスタ６５にはＰ型トランジスタ６６に流れる定電流の値に応じた値の定電流が流れる。なお、抵抗素子６７の一方電極は接地電位ＧＮＤのラインに接続されているが、第３電源電位Ｖ３からＰ型トランジスタ６６のしきい値電圧の絶対値｜ＶＴＰ｜を減算した電位よりも低い他の電源電位のラインに抵抗素子６７の一方電極を接続してもよい。また、定電流源としてトランジスタ６５，６６および抵抗素子６７の代りに、ゲートとソースを互いに接続したデプレッション型のトランジスタを第３電源電位Ｖ３のラインとノードＮ２２との間に設けてもよい。
【００４９】
また定電流源６４は、抵抗素子６８およびＮ型トランジスタ６９，７０を含む。抵抗素子６８およびＮ型トランジスタ６９は第４電源電位Ｖ４のラインと第５電源電位Ｖ５のラインとの間に直列接続され、Ｎ型トランジスタ７０はノードＮ２７と第５電源電位Ｖ５のラインとの間に接続される。Ｎ型トランジスタ６９，７４のゲートは、ともにＮ型トランジスタ６９のドレインに接続される。Ｎ型トランジスタ６９，７０は、カレントミラー回路を構成する。抵抗素子６８およびＮ型トランジスタ６９には抵抗素子６８の抵抗値に応じた値の定電流が流れ、Ｎ型トランジスタ７０にはＮ型トランジスタ６９に流れる定電流の値に応じた値の定電流が流れる。なお、抵抗素子６８の一方電極は第４電源電位Ｖ４に接続されているが、第５電源電位Ｖ５にＮ型トランジスタ６９のしきい値電圧ＶＴＮを加算した電位よりも高い他の電源電位のラインに抵抗素子６８の一方電極を接続してもよい。また、定電流源としてトランジスタ６９，７０および抵抗素子６８の代りに、ゲートとソースを互いに接続したデプレッション型のトランジスタを第５電源電位Ｖ５のラインとノードＮ２７との間に設けてもよい。他の構成および動作は、図４の駆動回路２０と同じであるので、その説明は繰返さない。
【００５０】
この実施の形態２では、図４の駆動回路２０の抵抗素子２２，２８をそれぞれ定電流源６２，６４で置換したので入力電位ＶＩの値に関係なく、入力電位ＶＩに等しい出力電位ＶＯを得ることができる。
【００５１】
以下、この実施の形態２の種々の変更例について説明する。図１４の駆動回路７１は、図１２の駆動回路６０からキャパシタ２９を除去したものである。この変更例は、負荷容量３６の容量値が比較的小さい場合に有効となる。この変更例では、キャパシタ２９を除去したので、回路の占有面積が小さくてすむ。
【００５２】
図１５の駆動回路７２は、図１３の駆動回路６０からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、回路の占有面積を小さくすることができる。ただし、出力電位ＶＯは、ＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮとなる。
【００５３】
図１６の駆動回路７３は、図１５の駆動回路７２からキャパシタ２９を除去したものである。この変更例は、負荷容量３６の容量値が比較的小さい場合に有効となる。この変更例では、キャパシタ２９を除去したので、回路の占有面積が小さくてすむ。
【００５４】
［実施の形態３］
たとえば図４の駆動回路２０において、負荷容量３６を充放電する際、トランジスタ３１，３２，３４，３５の各々はいわゆるソースフォロア動作を行なう。その際、出力電位ＶＯが入力電位ＶＩに近づくにつれてトランジスタ３１，３２，３４，３５の各々のゲート−ソース間電圧が小さくなり、トランジスタ３１，３２，３４，３５の電流駆動能力が低下する。トランジスタ３２，３４についてはそれらのゲート電極幅を広くすることによって駆動能力の低下を防ぐことが可能になるが、トランジスタ３１，３５のゲート電極幅を広くするとゲート容量が増大し、駆動回路２０の動作速度が低下してしまう。この実施の形態３では、この問題の解決が図られる。
【００５５】
図１７は、この発明の実施の形態３によるサンプルホールド回路の駆動回路７５の構成を示す回路図である。図１７を参照して、この駆動回路７５は、図１４の駆動回路７１にキャパシタ７６，７７を追加したものである。キャパシタ７６の一方電極は昇圧信号φＢを受け、その他方電極はノードＮ２２に接続される。キャパシタ７７の一方電極は昇圧信号φＢの相補信号／φＢを受け、その他方電極はノードＮ２７に接続される。
【００５６】
図１８は、図１７に示した駆動回路７５の動作を示すタイムチャートである。図１８では、理解を容易にするため、ノードＮ２２，Ｎ２７の電位Ｖ２２，Ｖ２７および出力電位ＶＯの遷移時間が実際よりも長く示されている。時刻ｔ１において、入力電位ＶＩが「Ｌ」レベルＶＬから「Ｈ」レベルＶＨに立上げられると、電位Ｖ２２，Ｖ２７，ＶＯの各々が徐々に上昇する。上述のとおり、電位Ｖ２２，Ｖ２７，ＶＯの各々は、電位変化の周期は比較的速く立上がるが、最終レベルに近づくにつれて上昇速度が遅くなる。
【００５７】
時刻ｔ１から所定時間経過後の時刻ｔ２において、昇圧信号φＢが「Ｈ」レベルに立上げられるとともに信号／φＢが「Ｌ」レベルに立下げられる。信号φＢが「Ｈ」レベルに立上げられると、キャパシタ７６を介して容量結合により、ノードＮ２２の電位Ｖ２２が所定電圧ΔＶ１だけ上昇する。信号／φＢが「Ｌ」レベルに立下げられると、キャパシタ７７を介して容量結合により、ノードＮ２７の電位Ｖ２７が所定電位ΔＶ２だけ低下する。このとき、出力ノードＮ３０に「Ｈ」レベルＶＨを出力する動作を行なっており、Ｎ型トランジスタ３１の導通抵抗値の方がＰ型トランジスタ３５の導通抵抗値よりも低くなっているので、Ｖ２２によるレベル上昇作用の方がＶ２７によるレベル降下作用よりも強く働き、出力電位ＶＯは時刻ｔ２から急速に上昇する（Ｖ２２を昇圧しない場合は破線で示すようになる）。
【００５８】
昇圧された電位Ｖ２２は、ノードＮ２２からトランジスタ２３，２４を介して接地電位ＧＮＤのラインに電流が流出することにより、ＶＩ＋｜ＶＴＰ｜＋ＶＴＮまで低下する。また降圧された電位Ｖ２７は、第４電源電位Ｖ４のラインからトランジスタ２６，２７を介してノードＮ２７に電流が流入することにより、ＶＩ−｜ＶＴＰ｜−ＶＴＮまで上昇する。
【００５９】
時刻ｔ３において、昇圧信号φＢが「Ｌ」レベルに立下げられるとともに信号／φＢが「Ｈ」レベルに立上げられる。信号φＢが「Ｌ」レベルに立下げられると、キャパシタ７６を介して容量結合により、ノードＮ２２の電位Ｖ２２が所定電圧ΔＶ１だけ低下する。また信号／φＢが「Ｈ」レベルに立上げられると、キャパシタ７７を介して容量結合により、ノードＮ２７の電位Ｖ２７が所定電圧ΔＶ２だけ上昇する。Ｖ２２がΔＶ１だけ低下してもプルアップ回路３０には出力電位ＶＯを低下させる能力がなく、Ｖ２７がΔＶ２だけ上昇してもプルダウン回路３３には出力電位ＶＯを上昇させる能力がないので、出力電位ＶＯは変化しない。
【００６０】
降圧された電位Ｖ２２は、第３電源電位Ｖ３のラインからＰ型トランジスタ６５を介してノードＮ２２に電流が流入することにより、ＶＩ＋｜ＶＴＰ｜＋ＶＴＮまで上昇する。ただし、低消費電力化のためＰ型トランジスタ６５の電流駆動能力が小さく設定されているので、ノードＮ２２の電位Ｖ２２が本来のレベルＶＩ＋｜ＶＴＰ｜＋ＶＴＮに上昇するのに必要な時間は、Ｖ２２がそのレベルＶＩ＋｜ＶＴＰ｜＋ＶＴＮに低下するのに必要な時間よりも長くなる。
【００６１】
また昇圧された電位Ｖ２７は、ノードＮ２７からＮ型トランジスタ７０を介して第５電源電位Ｖ５のラインに電流が流出することにより、ＶＩ−ＶＴＮ−｜ＶＴＰ｜まで低下する。ただし、低消費電力化のためＮ型トランジスタの電流駆動能力は小さく設定されているので、ノードＮ２７の電位Ｖ２７が本来のレベルＶＩ−ＶＴＮ−｜ＶＴＰ｜に低下するのに必要な時間は、Ｖ２７がそのレベルＶＩ−ＶＴＮ−｜ＶＴＰ｜に上昇するのに必要な時間よりも長くなる。
【００６２】
次に時刻ｔ４において、入力電位ＶＩが「Ｈ」レベルＶＨから「Ｌ」レベルＶＬに立下げられると、電位Ｖ２２，Ｖ２７，Ｖ４の各々が徐々に低下する。電位Ｖ２２，Ｖ２７，Ｖ４の各々は、電位変化の初期は比較的速く立下がるが、最終レベルに近づくにつれて下降速度が遅くなる。
【００６３】
時刻ｔ４から所定時間経過後の時刻ｔ５において、昇圧信号φＢが「Ｈ」レベルに立上げられるとともに信号／φＢが「Ｌ」レベルに立下げられる。信号φＢが「Ｈ」レベルに立上げられると、キャパシタ７６を介して容量結合により、ノードＮ２２の電位Ｖ２２が所定電圧ΔＶ１だけ上昇する。信号／φＢが「Ｌ」レベルに立下げられると、キャパシタ７７を介して容量結合により、ノードＮ２７の電位Ｖ２７が所定電位ΔＶ２だけ低下する。このとき、出力ノードＮ３０に「Ｌ」レベルＶＬを出力する動作を行なっており、Ｐ型トランジスタ３５の導通抵抗値の方がＮ型トランジスタ３１の導通抵抗値よりも低くなっているので、Ｖ２７によるレベル下降作用の方がＶ２２によるレベル上昇作用よりも強く働き、出力電位ＶＯは時刻ｔ５から急速に低下する（Ｖ２７を降圧しない場合は破線で示すようになる）。
【００６４】
昇圧された電位Ｖ２２は、ノードＮ２２からトランジスタ２３，２４を介して接地電位ＧＮＤのラインに電流が流出することにより、ＶＩ＋｜ＶＴＰ｜＋ＶＴＮまで低下する。また降圧された電位Ｖ２７は、第４電源電位Ｖ４のラインからトランジスタ２６，２７を介してノードＮ２７に電流が流入することにより、ＶＩ−｜ＶＴＰ｜−ＶＴＮまで上昇する。
【００６５】
時刻ｔ６において、昇圧信号φＢが「Ｌ」レベルに立下げられるとともに信号／φＢが「Ｈ」レベルに立上げられる。信号φＢが「Ｌ」レベルに立下げられると、キャパシタ７６を介して容量結合により、ノードＮ２２の電位Ｖ２２が所定電圧ΔＶ１だけ低下する。また信号／φＢが「Ｈ」レベルに立上げられると、キャパシタ７７を介して容量結合により、ノードＮ２７の電位Ｖ２７が所定電圧ΔＶ２だけ上昇する。ΔＶ１が低下してもプルアップ回路３０には出力電位ＶＯを低下させる能力がなく、ΔＶ２が上昇してもプルダウン回路３３には出力電位ＶＯを上昇させる能力がないので、出力電位ＶＯは変化しない。
【００６６】
降圧された電位Ｖ２２は、第３電源電位Ｖ３のラインからＰ型トランジスタ６５を介してノードＮ２２に電流が流入することにより、ＶＩ＋｜ＶＴＰ｜＋ＶＴＮまで上昇する。ただし、低消費電力化のためＰ型トランジスタ６５の電流駆動能力は小さく設定されているので、ノードＮ２２の電位Ｖ２２が本来のレベルＶＩ＋｜ＶＴＰ｜＋ＶＴＮに上昇するのに必要な時間は、Ｖ２２がそのレベルＶＩ＋｜ＶＴＰ｜＋ＶＴＮに低下するのに必要な時間よりも長くなる。
【００６７】
また昇圧された電位Ｖ２７は、ノードＮ２７からＮ型トランジスタ７０を介して第５電源電位Ｖ５のラインに電流が流出することにより、ＶＩ−ＶＴＮ−｜ＶＴＰ｜まで低下する。ただし、低消費電力化のためＮ型トランジスタ７０の電流駆動能力は小さく設定されているので、ノードＮ２７の電位Ｖ２７が本来のレベルＶＩ−ＶＴＮ−｜ＶＴＰ｜に低下するのに必要な時間は、Ｖ２７がそのレベルＶＩ−ＶＴＮ−｜ＶＴＰ｜に上昇するのに必要な時間よりも長くなる。
【００６８】
この実施の形態３では、入力電位ＶＩが「Ｌ」レベルＶＬから「Ｈ」レベルＶＨに立上げられたことに応じてノードＮ２２の電位Ｖ２２を本来到達すべき電位ＶＩ＋｜ＶＴＰ｜＋ＶＴＮよりも高い電位に昇圧するので、出力電位ＶＯの上昇速度を速くすることができる。また、入力電位ＶＩが「Ｈ」レベルＶＨから「Ｌ」レベルＶＬに立下げられたことに応じてノードＮ２７の電位Ｖ２７も本来到達すべき電位ＶＩ−｜ＶＴＰ｜−ＶＴＮよりも低い電位に降圧するので、出力電位ＶＯの下降速度を速くすることができる。したがって、駆動回路７５の応答速度の高速化を図ることができる。
【００６９】
図１９は、この実施の形態３の変更例による駆動回路７８の構成を示す回路図である。この駆動回路７８は、図１７の駆動回路７５のトランジスタ２３，２７，３２，３４を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、出力電位ＶＯはＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮになるが、回路の占有面積が小さくてすむ。
【００７０】
［実施の形態４］
図２０は、この発明の実施の形態４によるサンプルホールド回路の駆動回路８０の構成を示す回路図である。図２０を参照して、この駆動回路８０は、図１４の駆動回路７１にＰ型トランジスタ８１およびＮ型トランジスタ８２を追加したものである。Ｐ型トランジスタ８１は、第３電源電位Ｖ３のラインとノードＮ２２との間に接続され、そのゲートはプルアップ信号／φＰを受ける。Ｎ型トランジスタ８２は、ノードＮ２７と第５電源電位Ｖ５のラインとの間に接続され、そのゲートはプルアップ信号／φＰの相補信号φＰを受ける。
【００７１】
信号φＰ，／φＰは、実施の形態３で示した信号φＢ，／φＢと同様のタイミングでレベル変化される。すなわち、入力信号ＶＩが「Ｌ」レベルＶＬから「Ｈ」レベルＶＨに立上げられてから所定時間経過後に、信号／φＰ，φＰがそれぞれパルス的に「Ｌ」レベルおよび「Ｈ」レベルにされて、Ｐ型トランジスタ８１およびＮ型トランジスタ８２がパルス的に導通する。これにより、ノードＮ２２の電位Ｖ２２は、第３電源電位Ｖ３をトランジスタ８１とトランジスタ２３，２４とで分圧した電位に昇圧された後、所定値ＶＩ＋｜ＶＴＰ｜＋ＶＴＮになる。また、ノードＮ２７の電位Ｖ２７は、第４電源電位Ｖ４と第５電源電位Ｖ５の間の電圧Ｖ４−Ｖ５をトランジスタ２６，２７とトランジスタ８２とで分圧した電位に降圧された後、所定値ＶＩ−ＶＴＮ−｜ＶＴＰ｜になる。このとき、実施の形態３でも述べたように、Ｎ型トランジスタ３１による充電作用の方がＰ型トランジスタ３５による放電作用よりも強く働き、出力電位ＶＯは急速に入力電位ＶＩに等しくなる。入力電位ＶＩが「Ｈ」レベルＶＨから「Ｌ」レベルＶＬに立下げられた場合は、Ｐ型トランジスタ３５による放電作用の方がＮ型トランジスタ３１による充電作用よりも強く働き、出力電位ＶＯは急速に入力電位ＶＩに等しくなる。
【００７２】
この実施の形態４でも、実施の形態３と同じ効果が得られる。
【００７３】
以下、この実施の形態４の種々の変更例について説明する。図２１の駆動回路８３は、図２０の駆動回路８０からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、出力電位ＶＯはＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮになるが、回路の占有面積が小さくてすむ。
【００７４】
図２２の駆動回路８５は、図２０の駆動回路８０にＮ型トランジスタ８６およびＰ型トランジスタ８７を追加したものである。Ｎ型トランジスタ８６は、Ｐ型トランジスタ２４のソースと接地電位ＧＮＤのラインとの間に接続され、そのゲートはプルアップ信号／φＰを受ける。Ｐ型トランジスタ８７は、第４電源電位Ｖ４のラインとＮ型トランジスタ２６のドレインとの間に接続され、そのゲートはプルアップ信号／φＰの相補信号φＰを受ける。この変更例では、Ｐ型トランジスタ８１の導通時にＮ型トランジスタ８６が非導通になるので、第３電源電位Ｖ３のラインからトランジスタ８１，２３，２４，８６を介して接地電位ＧＮＤのラインに貫通電流が流れるのを防止することができる。また、Ｎ型トランジスタ８２の導通時にＰ型トランジスタ８７が非導通になるので、第４電源電位Ｖ４のラインからトランジスタ８７，２６，２７，８２を介して第５電源電位Ｖ５のラインに貫通電流が流れるのを防止することができる。したがって、回路６１，６３の消費電流が小さくてすむ。
【００７５】
図２３の駆動回路８８は、図２２の駆動回路８５からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、出力電位ＶＯがＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮになるが、回路の占有面積が小さくてすむ。
【００７６】
図２４の駆動回路９０は、図２０の駆動回路８０のＰ型トランジスタ２４のソースに接地電位ＧＮＤの代わりに信号φＰを与えるとともにＮ型トランジスタ２６のドレインに第４電源電位Ｖ４の代わりに信号／φＰを与えたものである。この変更例では、Ｐ型トランジスタ８１の導通時にＰ型トランジスタ２４のドレインを「Ｈ」レベルにするので、トランジスタ８１，２３，２４に貫通電流が流れるのを防止することができる。また、Ｎ型トランジスタ８２の導通時にＮ型トランジスタ２６のドレインを「Ｌ」レベルにするので、トランジスタ２６，２７，８２に貫通電流が流れるのを防止することができる。したがって、回路６１，６３の消費電流の低減化を図ることができる。
【００７７】
図２５の駆動回路９１は、図２４の駆動回路９０からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、出力電位ＶＯはＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮになるが、回路の占有面積が小さくてすむ。
【００７８】
［実施の形態５］
図２６は、この発明の実施の形態５によるサンプルホールド回路の駆動回路９５の構成を示す回路図である。図２６を参照して、この駆動回路９５が図１７の駆動回路７５と異なる点は、レベルシフト回路６１，６３がそれぞれレベルシフト回路９６，１０２で置換されている点である。
【００７９】
レベルシフト回路９６は、レベルシフト回路６１にＰ型トランジスタ９７，９８およびＮ型トランジスタ９９〜１０１を追加したものである。Ｐ型トランジスタ９７は、Ｎ型トランジスタ９９，１００およびＰ型トランジスタ９８は第３電源電位Ｖ３のラインと接地電位ＧＮＤのラインとの間に直列接続され、Ｎ型トランジスタ１０１は第３電源電位Ｖ３のラインとノードＮ２２との間に接続される。Ｐ型トランジスタ９７のゲートは、Ｐ型トランジスタ６６のゲートに接続される。したがって、トランジスタ９７，９９，１００，９８には、Ｐ型トランジスタ６６に流れる定電流の値に応じた値の定電流が流れる。Ｎ型トランジスタ９９，１００のゲートは、それぞれそれらのドレインに接続される。Ｎ型トランジスタ９９，１００の各々はダイオードを構成する。Ｐ型トランジスタ９８のゲートは、入力電位ＶＩを受ける。トランジスタ９７，９９の間のノードの電位Ｖ９９は、Ｖ９９＝ＶＩ＋｜ＶＴＰ｜＋２ＶＴＮとなる。Ｖ９９は、Ｎ型トランジスタ１０１のゲートに与えられる。Ｎ型トランジスタ１０１は、ノードＮ２２をＶ９９−ＶＴＮ＝ＶＩ＋｜ＶＴＰ｜＋ＶＴＮに充電する。
【００８０】
レベルシフト回路１０２は、レベルシフト回路６３にＮ型トランジスタ１０３，１０４およびＰ型トランジスタ１０５〜１０７を追加したものである。Ｎ型トランジスタ１０３、Ｐ型トランジスタ１０５，１０６およびＮ型トランジスタ１０４は、第４電源電位Ｖ４のラインと第５電源電位Ｖ５のラインとの間に直列接続され、Ｐ型トランジスタ１０７はノードＮ２７と第５電源電位Ｖ５のラインとの間に接続される。Ｎ型トランジスタ１０３のゲートは、入力電位ＶＩを受ける。Ｐ型トランジスタ１０５，１０６のゲートは、それぞれそれらのドレインに接続される。Ｐ型トランジスタ１０５，１０６の各々は、ダイオードを構成する。Ｎ型トランジスタ１０４のゲートは、Ｎ型トランジスタ６９のゲートに接続される。Ｎ型トランジスタ１０４には、Ｎ型トランジスタ６９に流れる定電流の値に応じた値の定電流が流れる。ＭＯＳトランジスタ１０６と１０４の間のノードの電位Ｖ１０６は、Ｖ１０６＝ＶＩ−ＶＴＮ−２｜ＶＴＰ｜となる。Ｖ１０６は、Ｐ型トランジスタ１０７のゲートに与えられる。Ｐ型トランジスタ１０７は、ノードＮ２７をＶ１０６−｜ＶＴＰ｜＝ＶＩ−ＶＴＮ−｜ＶＴＰ｜に放電する。他の構成および動作は、図１７の駆動回路７５と同じであるので、その説明は繰返さない。
【００８１】
図２７は、図２６に示した駆動回路９５の動作を示すタイムチャートであって、図１８と対比される図である。図２７を参照して、この駆動回路９５では、トランジスタ９７〜１０１によってノードＮ２２をＶＩ＋｜ＶＴＰ｜＋ＶＴＮに充電するので、ノードＮ２２の電位Ｖ２２が所定値ＶＩ＋｜ＶＴＰ｜＋ＶＴＮよりも低下したとき（時刻ｔ３，ｔ６）、ノードＮ２２の電位Ｖ２２を急速に所定値ＶＩ＋｜ＶＴＰ｜＋ＶＴＮに戻すことができる。また、トランジスタ１０３〜１０７によってノードＮ２７をＶＩ−ＶＴＮ−｜ＶＴＰ｜に放電するので、ノードＮ２７の電位Ｖ２７が所定値ＶＩ−ＶＴＮ−｜ＶＴＰ｜よりも上昇したとき（時刻ｔ３，ｔ６）、ノードＮ２７の電位Ｖ２７を急速に所定値ＶＩ−ＶＴＮ−｜ＶＴＰ｜に戻すことができる。したがって、回路の応答速度の高速化を図ることができる。
【００８２】
図２８は、この実施の形態５の変更例を示す回路図である。この駆動回路１０８は、図２６の駆動回路９５からＮ型トランジスタ２３，３４，１００およびＰ型トランジスタ２７，３２，１０５を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４，１００，１０５を除去したので、出力電位ＶＯはＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮになるが、回路の占有面積が小さくてすむ。
【００８３】
［実施の形態６］
図２９は、この発明の実施の形態６によるサンプルホールド回路の駆動回路１１０の構成を示す回路図である。図２９において、この駆動回路１１０が図２６の駆動回路９５と異なる点は、レベルシフト回路９６，１０２がレベルシフト回路１１１，１１２で置換されている点である。
【００８４】
レベルシフト回路１１１は、レベルシフト回路９６からＰ型トランジスタ９７，９８およびＮ型トランジスタ１００を除去し、Ｎ型トランジスタ９９をＰ型トランジスタ６５のソースとノードＮ２２との間に接続したものである。Ｎ型トランジスタ９９のゲートは、Ｎ型トランジスタ９９のドレインおよびＮ型トランジスタ１０１のゲートに接続される。Ｎ型トランジスタ９９，１０１のゲートの電位Ｖ９９は、Ｖ９９＝ＶＩ＋｜ＶＴＰ｜＋２ＶＴＮとなる。Ｎ型トランジスタ１０１は、ノードＮ２２をＶ９９−ＶＴＮ＝ＶＯ＋｜ＶＴＰ｜＋ＶＴＮに充電する。
【００８５】
レベルシフト回路１１２は、レベルシフト回路１０２からＮ型トランジスタ１０３，１０４およびＰ型トランジスタ１０５を除去し、Ｐ型トランジスタ１０６をノードＮ２７とＮ型トランジスタ７０のドレインとの間に接続したものである。Ｐ型トランジスタ１０６のゲートは、そのドレインおよびＰ型トランジスタ１０７のゲートに接続される。Ｐ型トランジスタ１０６，１０７のゲートの電位Ｖ１０６は、Ｖ１０６＝ＶＩ−ＶＴＮ−２｜ＶＴＰ｜となる。Ｐ型トランジスタ１０７は、ノードＮ２７をＶ１０６＋｜ＶＴＰ｜＝ＶＩ−ＶＴＮ−｜ＶＴＰ｜に放電する。他の構成および動作は、図２６の駆動回路９５と同じであるので、その説明は繰返さない。
【００８６】
この実施の形態６では、実施の形態５と同じ効果が得られる他、第３電源電位Ｖ３のラインからトランジスタ９７，９９，１００，９８を介して接地電位ＧＮＤのラインに流れる電流、および第４の電源電位Ｖ４のラインからトランジスタ１０３，１０５，１０６，１０４を介して第５電源電位Ｖ５のラインに流れる電流を削減できるので、消費電流が小さくてすむ。また、トランジスタ９７，９８，１００，１０３〜１０５を除去したので、回路の占有面積が小さくてすむ。
【００８７】
図３０は、この実施の形態６の変更例を示す回路図である。この駆動回路１１３は、図２９の駆動回路１１０からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、出力電位ＶＯはＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮになるが、回路の占有面積が小さくてすむ。
【００８８】
［実施の形態７］
図３１は、この発明の実施の形態７による半導体集積回路装置の要部を示す回路ブロック図である。図３１において、この半導体集積回路装置は、ｊ個（ただし、ｊは２以上の整数である）の駆動回路１１５．１〜１１５．ｊを備える。
【００８９】
駆動回路１１５．１は、図３２に示すように、図１３の駆動回路６０のレベルシフト回路６１，６３をそれぞれレベルシフト回路１１６，１１７で置換したものである。レベルシフト回路１１６はレベルシフト回路６１からＰ型トランジスタ６６および抵抗素子６７を除去したものであり、レベルシフト回路１１７はレベルシフト回路６３から抵抗素子６８およびＮ型トランジスタ６９を除去したものである。トランジスタ６５，７０のゲートは、それぞれバイアス電位ＶＢＰ，ＶＢＮを受ける。他の駆動回路１１５．２〜１１５．ｊの各々も駆動回路１１５．１と同じ構成である。
【００９０】
図３１に戻って、この半導体集積回路装置では、バイアス電位ＶＢＰを生成するためのＰ型トランジスタ６６および抵抗素子６７とバイアス電位ＶＢＮを生成するための抵抗素子６８およびＮ型トランジスタ６９とが駆動回路１１５．１〜１１５．ｊに共通に設けられる。
【００９１】
Ｐ型トランジスタ６６および抵抗素子６７は第３電源電位Ｖ３のラインと接地電位ＧＮＤのラインとの間に直列接続され、Ｐ型トランジスタ６６のゲートはそのドレイン（ノードＮ６６）に接続される。ノードＮ６６には、バイアス電位ＶＢＰが現れる。ノードＮ６６と接地電位ＧＮＤのラインとの間には、バイアス電位ＶＢＰを安定化させるためのキャパシタ１１８が接続される。駆動回路１１５．１〜１１５．ｊの各々のＰ型トランジスタ６５には、Ｐ型トランジスタ６６に流れる定電流に応じた値の定電流が流れる。
【００９２】
抵抗素子６８およびＮ型トランジスタ６９は第４電源電位Ｖ４のラインと第５電源電位Ｖ５のラインとの間に接続され、Ｎ型トランジスタ６９のゲートはそのドレイン（ノードＮ６８）に接続される。ノードＮ６８には、バイアス電位ＶＢＮが現れる。ノードＮ６８と接地電位ＧＮＤのラインとの間には、バイアス電位ＶＢＮを安定化させるためのキャパシタ１１９が接続される。駆動電位１１５．１〜１１５．ｊの各々のＮ型トランジスタ７０は、Ｎ型トランジスタ６９に流れる定電流に応じた値の定電流が流れる。
【００９３】
この実施の形態７では、実施の形態２と同じ効果が得られる他、バイアス電位ＶＢＰ，ＶＢＮを生成するための回路を駆動回路１１５．１〜１１５．ｊに共通に設けたので、駆動回路１１５．１〜１１５．ｊ１つ当りの占有面積が小さくてすむ。
【００９４】
［実施の形態８］
図３３は、この発明の実施の形態８によるサンプルホールド回路のオフセット補償機能付駆動回路１２０の構成を示す回路ブロック図である。図３３において、このオフセット補償機能付駆動回路１２０は、駆動回路１２１、キャパシタ１２２およびスイッチＳ１〜Ｓ４を含む。駆動回路１２１は、実施の形態１〜１１で示した駆動回路のうちのいずれかの駆動回路である。キャパシタ１２２およびスイッチＳ１〜Ｓ４は、駆動回路１２１のトランジスタのしきい値電圧のばらつきなどにより駆動回路１２１の入力電位と出力電位の間に電位差すなわちオフセット電圧ＶＯＦが生じた場合に、このオフセット電圧ＶＯＦを補償するためのオフセット補償回路を構成する。
【００９５】
すなわち、スイッチＳ１は入力ノードＮ１２０と駆動回路１２１の入力ノードＮ２０との間に接続され、スイッチＳ４は出力ノードＮ１２１と駆動回路１２１の出力ノードＮ３０との間に接続される。キャパシタ１２２およびスイッチＳ２は、駆動回路１２１の入力ノードＮ２０と出力ノードＮ３０との間に直列接続される。スイッチＳ３は、入力ノードＮ１２０とキャパシタ１２２およびスイッチＳ２間のノードＮ１２２との間に接続される。スイッチＳ１〜Ｓ４の各々は、Ｐ型トランジスタでもよいし、Ｎ型トランジスタでもよいし、Ｐ型トランジスタおよびＮ型トランジスタを並列接続したものでもよい。スイッチＳ１〜Ｓ４の各々は、制御信号（図示せず）によってオン／オフ制御される。
【００９６】
今、駆動回路１２１の出力電位が入力電位よりもオフセット電圧ＶＯＦだけ低い場合について説明する。図３４に示すように、初期状態では、すべてのスイッチＳ１〜Ｓ４はオフ状態にされている。ある時刻ｔ１においてスイッチＳ１，Ｓ２がオン状態にされると、駆動回路１２１の入力ノードＮ２０の電位Ｖ２０はＶ２０＝ＶＩになり、駆動回路１２１の出力電位Ｖ３０およびノードＮ１２２の電位Ｖ１２２はＶ３０＝Ｖ１２２＝ＶＩ−ＶＯＦとなり、キャパシタ１２２はオフセット電圧ＶＯＦに充電される。
【００９７】
次に時刻ｔ２においてスイッチＳ１，Ｓ２がオフ状態にされると、オフセット電圧ＶＯＦはキャパシタ１２２に保持される。次いで時刻ｔ３においてスイッチＳ３がオン状態にされると、ノードＮ１２２の電位Ｖ１２２はＶ１２２＝ＶＩになり、駆動回路１２１の入力電位Ｖ２０はＶ２０＝ＶＩ＋ＶＯＦとなる。この結果、駆動回路１２１の出力電位Ｖ３０はＶ３０＝Ｖ２０−ＶＯＦ＝ＶＩとなり、駆動回路１２１のオフセット電圧ＶＯＦは打消されたことになる。次に時刻ｔ４においてスイッチＳ４がオン状態にされると、出力電位ＶＯがＶＯ＝ＶＩとなり負荷に供給される。
【００９８】
この実施の形態８では、駆動回路１２１のオフセット電圧ＶＯＦを打消すことができ、出力電位ＶＯと入力電位ＶＩを一致させることができる。
【００９９】
なお、スイッチＳ４は必ずしも必要でない。ただし、スイッチＳ４を設けないと、負荷容量３６の容量値が大きい場合は時刻ｔ１においてスイッチＳ１，Ｓ２をオン状態にしてからキャパシタ１２２の端子間電圧ＶＯＦが安定するまでの時間が長くなる。
【０１００】
［実施の形態９］
図３５は、この発明の実施の形態９によるサンプルホールド回路のオフセット補償機能付駆動回路１２５の構成を示す回路ブロック図である。図３５において、このオフセット補償機能付駆動回路１２５は、図１２の駆動回路６０にキャパシタ１２２ａ，１２２ｂ，１２６ａ，１２６ｂおよびスイッチＳ１ａ〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂを追加したものである。
【０１０１】
スイッチＳ１ａ，Ｓ１ｂは、それぞれ入力ノードＮ１２０とトランジスタ２４，２６のゲート（ノードＮ２０ａ，Ｎ２０ｂ）との間に接続される。スイッチＳ４ａ，Ｓ４ｂは、それぞれ出力ノードＮ１２１とトランジスタ３２，３４のドレイン（ノードＮ３０ａ，Ｎ３０ｂ）との間に接続される。キャパシタ１２２ａおよびスイッチＳ２ａは、ノードＮ２０ａとＮ３０ａの間に直列接続される。キャパシタ１２２ｂおよびスイッチＳ２ｂは、ノードＮ２０ｂとＮ３０ｂの間に直列接続される。スイッチＳ３ａは、入力ノードＮ１２０とキャパシタ１２２ａおよびスイッチＳ２ａ間のノードＮ１２２ａとの間に接続される。スイッチ３ｂは、入力ノードＮ１２０とキャパシタ１２２ｂおよびスイッチＳ２ｂ間のノードＮ１２２ｂとの間に接続される。キャパシタ１２６ａ，１２６ｂの一方電極はそれぞれノードＮ３０ａ，Ｎ３０ｂに接続され、それらの他方電極はそれぞれリセット信号／φＲおよびその相補信号φＲを受ける。
【０１０２】
図３６は、図３５に示したオフセット補償機能付駆動回路１２５の動作を示すタイムチャートである。定電流源６２およびトランジスタ２３，２４，３１，３２からなる充電回路と、定電流源６４およびトランジスタ２６，２７，３４，３５からなる放電回路とは、充電と放電の違いはあるが同様の動作をするので、図３６では充電回路の動作のみについて説明する。今、Ｎ型トランジスタ３１のしきい値電圧ＶＴＮがＮ型トランジスタのしきい値電圧ＶＴＮよりもＶＯＦａだけ大きいために充電回路側にオフセット電圧ＶＯＦａがあり、放電回路側にオフセット電圧ＶＯＦｂはないものとする。
【０１０３】
初期状態では、スイッチＳ１ａ〜Ｓ３ａがオフ状態にされるとともにスイッチＳ４ａがオン状態にされ、ノードＮ２０ａ，Ｎ１２２ａ，Ｎ３０ａ，Ｎ１２１には前回の電位ＶＩ′が保持されている。時刻ｔ１においてスイッチＳ１ａ，Ｓ２ａがオン状態にされると、ノードＮ２０ａ，Ｎ１２２ａ，Ｎ３０ａ，Ｎ１２１の電位Ｖ２０ａ，Ｖ１２２ａ，Ｖ３０ａ，ＶＯはともに入力電位ＶＩに等しい電位になる。また、ノードＮ２２の電位Ｖ２２は、Ｖ２２＝ＶＩ＋｜ＶＴＰ｜＋ＶＴＮとなる。Ｎ型トランジスタ３１のしきい値電圧ＶＴＮ′がＮ型トランジスタ２３のしきい値電圧ＶＴＮよりもＶＯＦａだけ高いにもかかわらずＶ２０ａ，Ｖ１２２ａ，Ｖ３０ａ，ＶＯがともにＶＩに等しい電位になるのは、出力ノードＮ１２１は放電回路によって入力電位ＶＩまで放電されるが、それ以下には放電されないからである。
【０１０４】
次に、時刻ｔ２においてスイッチＳ４ａがオフ状態にされて、充電回路の出力ノードＮ３０ａと放電回路の出力ノードＮ３０ｂとが電気的に切離される。次いで時刻ｔ３においてリセット信号／φＲが「Ｈ」レベルから「Ｌ」レベルに立下げられると、キャパシタ１２６ａを介して容量結合により、ノードＮ３０ａ，Ｎ１２２ａの電位Ｖ３０ａ，Ｖ１２２ａが所定電圧だけ降圧される。これにより、トランジスタ３１，３２が導通してノードＮ３０ａ，Ｎ１２２ａの電位Ｖ３０ａ，Ｖ１２２ａがＶＩ−ＶＯＦａまで上昇し、キャパシタ１２２ａがＶＯＦａに充電される。
【０１０５】
ノードＮ３０ａ，Ｎ１２２ａの電位Ｖ３０ａ，Ｖ１２２ａが安定した後、時刻ｔ４においてスイッチＳ１ａ，Ｓ２ａがオフ状態にされ、さらに時刻ｔ５においてスイッチＳ３ａがオン状態にされると、入力電位ＶＩにオフセット電圧ＶＯＦａを加算した電位ＶＩ＋ＶＯＦａがノードＮ２０ａに与えられる。これにより、ノードＮ２２の電位Ｖ２２はＶ２２＝ＶＩ＋｜ＶＴＰ｜＋ＶＴＮ＋ＶＯＦａとなり、ノードＮ３０ａ，Ｎ１２２ａの電位Ｖ３０ａ，Ｖ１２２ａは入力電位ＶＩと同じレベルになる。
【０１０６】
充電回路の出力電位Ｖ３０ａは時刻ｔ１からＶ３０ａ＝ＶＩになるが、時刻ｔ１〜ｔ２の期間は配線容量などによって保持された電位にすぎず、負極性のノイズがあった場合はＶ３０ａはＶＩ−ＶＯＦまで低下してしまう。これに対して時刻ｔ５以降は、負極性のノイズがあってもトランジスタ３１，３２によって充電されるので、Ｖ３０ａはＶＩに維持される。
【０１０７】
次に時刻ｔ６においてスイッチＳ３ａがオフ状態にされ、さらに時刻ｔ７においてスイッチＳ４ａがオン状態にされると、負荷容量３６が駆動回路によって駆動される。時刻ｔ８においてリセット信号／φＲが「Ｈ」レベルに立上げられると、初期状態に戻る。この時刻ｔ８では、出力インピーダンスが十分に低くなっているので、リセット信号／φＲが「Ｈ」レベルに立上げられても出力電位ＶＯはほとんど変化しない。放電回路側でも同様の動作が行なわれ、出力電位ＶＯはＶＩに維持される。
【０１０８】
図３７は、図３５に示したオフセット補償機能付駆動回路１２５の動作を示す他のタイムチャートである。定電流源６２およびトランジスタ２３，２４，３１，３２からなる充電回路と、定電流源６４およびトランジスタ２６，２７，３４，３５からなる放電回路とは、充電と放電の違いはあるが同様の動作をするので、図３７では放電回路の動作のみについて説明する。今、Ｐ型トランジスタ３５のしきい値電圧の絶対値｜ＶＴＰ′｜がＰ型トランジスタ２７のしきい値電圧の絶対値｜ＶＴＰ｜よりもＶＯＦｂだけ大きいために放電回路側にオフセット電圧ＶＯＦｂがあり、充電回路側にはオフセット電圧ＶＯＦａはないものとする。
【０１０９】
初期状態では、スイッチＳ１ｂ〜Ｓ３ｂがオフ状態にされるとともにスイッチＳ４ｂがオン状態にされ、ノードＮ２０ｂ，Ｎ１２２ｂ，Ｎ３０ｂ，Ｎ１２１には前回の電位ＶＩ′が保持されている。時刻ｔ１においてスイッチＳ１ｂ，Ｓ２ｂがオン状態にされると、ノードＮ２０ｂ，Ｎ１２２ｂ，Ｎ３０ｂ，Ｎ１２１の電位Ｖ２０ｂ，Ｖ１２２ｂ，Ｖ３０ｂ，ＶＯはともに入力電位ＶＩに等しい電位になる。また、ノードＮ２７の電位Ｖ２７は、Ｖ２７＝ＶＩ−｜ＶＴＰ｜−ＶＴＮとなる。Ｐ型トランジスタ３５のしきい値電圧の絶対値｜ＶＴＰ′｜がＰ型トランジスタ２７のしきい値電圧の絶対値｜ＶＴＰ｜よりもＶＯＦｂだけ高いにもかかわらずＶ２０ｂ，Ｖ１２２ｂ，Ｖ３０ｂ，ＶＯはともにＶＩに等しい電位になるのは、出力ノードＮ１２１が充電回路によって入力電位ＶＩまで充電されるが、それ以上には充電されないからである。
【０１１０】
次に、時刻ｔ２においてスイッチＳ４ｂがオフ状態にされて、充電回路の出力ノードＮ３０ａと放電回路の出力ノードＮ３０ｂとが電気的に切離される。次いで時刻ｔ３において信号φＲが「Ｌ」レベルから「Ｈ」レベルに立上げられると、キャパシタ１２６ｂを介して容量結合により、ノードＮ３０ｂ，Ｎ１２２ｂの電位Ｖ３０ｂ，Ｖ１２２ｂが所定電圧だけ昇圧される。これにより、トランジスタ３４，３５が導通してノードＮ３０ｂ，Ｎ１２２ｂの電位Ｖ３０ｂ，Ｖ１２２ｂがＶＩ＋ＶＯＦｂまで低下し、キャパシタ１２２ｂがＶＯＦｂに充電される。
【０１１１】
ノードＮ３０ｂ，Ｎ１２２ｂの電位Ｖ３０ｂ，Ｖ１２２ｂが安定した後、時刻ｔ４においてスイッチＳ１ｂ，Ｓ２ｂがオフ状態にされ、さらに時刻ｔ５においてスイッチＳ３ｂがオン状態にされると、入力電位ＶＩからオフセット電圧ＶＯＦｂを減算した電位ＶＩ−ＶＯＦがノードＮ２０ｂに与えられる。これにより、ノードＮ２７の電位Ｖ２７がＶ２７＝ＶＩ−ＶＴＮ−｜ＶＴＰ｜−ＶＯＦｂとなり、ノードＮ３０ｂ，Ｖ１２２ｂの電位Ｖ３０ｂ，Ｖ１２２ｂは入力電位ＶＩと同レベルになる。
【０１１２】
放電回路の出力電位Ｖ３０ｂは時刻ｔ１からＶ３０ｂ＝ＶＩになるが、時刻ｔ１〜ｔ２の期間は配線容量などによって保持された電位にすぎず、正極性のノイズがあった場合はＶ３０ｂはＶＩ＋ＶＯＦｂまで上昇してしまう。これに対して時刻ｔ５以降は、正極性のノイズがあってもトランジスタ３４，３５によって放電されるので、Ｖ３０ｂはＶＩに維持される。
【０１１３】
次に時刻ｔ６においてスイッチＳ３ｂがオフ状態にされ、さらに時刻ｔ７においてスイッチＳ４ｂがオン状態にされると、負荷容量３６が駆動回路によって駆動される。時刻ｔ８において信号φＲが「Ｌ」レベルに立下げられると、初期状態に戻る。この時刻ｔ８では、出力インピーダンスが低くなっているので、信号φＲが「Ｌ」レベルに立上げられても出力電位Ｖはほとんど変化しない。放電回路側でも同様の動作が行なわれ、出力電位ＶＯはＶＩに維持される。
【０１１４】
以下、この実施の形態９の種々の変更例について説明する。図３８のオフセット補償機能付駆動回路１２７は、図３５のオフセット補償機能付駆動回路１２５からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、回路の占有面積が小さくてすむ。
【０１１５】
図３９のオフセット補償機能付駆動回路１３０は、図３５のオフセット補償機能付駆動回路１２５のキャパシタ１２６ａ，１２６ｂをそれぞれＮ型トランジスタ１３１ａおよびＰ型トランジスタ１３１ｂで置換したものである。Ｎ型トランジスタ１３１ａは、第８電源電位Ｖ８のラインとノードＮ３０ａとの間に接続され、そのゲートはリセット信号φＲ′を受ける。Ｐ型トランジスタ１３１ｂは、ノードＮ３０ｂと第９電源電位Ｖ９のラインとの間に接続され、そのゲートはリセット信号φＲ′の相補信号／φＲ′を受ける。
【０１１６】
通常時は信号φＲ′，／φＲ′がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされており、Ｎ型トランジスタ１３１ａおよびＰ型トランジスタ１３１ｂはともに非導通にされている。図３６および図３７の時刻ｔ３において、信号φＲ′が所定時間だけパルス的に「Ｈ」レベルにされるとともに信号／φＲ′が所定時間だけパルス的に「Ｌ」レベルにされる。これにより、Ｎ型トランジスタ１３１ａがパルス的に導通してノードＮ３０ａの電位Ｖ３０ａが第８電源電位Ｖ８に低下されるとともに、Ｐ型トランジスタ１３１ｂがパルス的に導通してノードＮ３０ｂの電位Ｖ３０ｂが第９電源電位Ｖ９に上昇される。この後、図３６で説明した場合ではノードＮ３０ａがＶＩ−ＶＯＦに充電され、図３７で説明した場合ではノードＮ３０ｂがＶＯ＋ＶＯＦに放電される。この変更例では、図３６および図３７の時刻ｔ８においても、出力電位ＶＯにノイズが発生することはない。なお、信号φＲ′，／φＲ′のパルス幅は必要最小限の値に設定される。
【０１１７】
図４０のオフセット補償機能付駆動回路１３２は、図２０の駆動回路８０にキャパシタ１２２ａ，１２２ｂ，１２６ａ，１２６ｂおよびスイッチＳ１ａ〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂからなるオフセット補償回路を付加したものである。図３６および図３７の時刻ｔ１〜ｔ２の期間において信号／φＰはパルス的に「Ｌ」レベルにされるとともに信号φＰがパルス的に「Ｈ」レベルにされる。この変更例では、ノードＮ２２，Ｎ２７の電位Ｖ２２，Ｖ２７が所定値に迅速に到達するので、動作速度の高速化を図ることができる。
【０１１８】
図４１のオフセット補償機能付駆動回路１３３は、図４０のオフセット補償機能付駆動回路１３２からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、回路の占有面積が小さくてすむ。
【０１１９】
図４２のオフセット補償機能付駆動回路１３５は、図２２の駆動回路８５にキャパシタ１２２ａ，１２２ｂ，１２６ａ，１２６ｂおよびスイッチＳ１ａ〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂからなるオフセット補償回路を付加したものである。この変更例では、信号／φＰ，φＰがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになってトランジスタ８１，８２が導通したときに、同時にトランジスタ８６，８７が非導通になるので、貫通電流が流れるのを防止することができ、消費電流が小さくてすむ。
【０１２０】
図４３のオフセット補償機能付駆動回路１３６は、図４２のオフセット補償機能付駆動回路１３５からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、回路の占有面積は小さくてすむ。
【０１２１】
図４４のオフセット補償機能付駆動回路１４０は、図２４の駆動回路９０にキャパシタ１２２ａ，１２２ｂ，１２６ａ，１２６ｂおよびスイッチＳ１〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂからなるオフセット補償回路を付加したものである。この変更例では、信号／φＰが「Ｌ」レベルにされてＰ型トランジスタ８１が導通したときにＰ型トランジスタ２４のドレインが「Ｈ」レベルにされ、信号φＰが「Ｈ」レベルにされてＮ型トランジスタ８２が導通したときにＮ型トランジスタ２６のドレインが「Ｌ」レベルにされるので、貫通電流が流れることを防止することができ、消費電力が小さくてすむ。
【０１２２】
図４５のオフセット補償機能付駆動回路１４１は、図４４のオフセット補償機能付駆動回路１４０からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、回路の占有面積が小さくてすむ。
【０１２３】
図４６のオフセット補償機能付駆動回路１４５は、図２６のオフセット補償機能付駆動回路９５にキャパシタ１２２ａ，１２２ｂ，１２６ａ，１２６ｂおよびスイッチＳ１ａ〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂからなるオフセット補償回路を付加したものである。図３６および図３７の時刻ｔ１〜ｔ２の期間において信号φＢがパルス的に「Ｈ」レベルにされるとともに信号／φＢがパルス的に「Ｌ」レベルにされる。この変更例では、ノードＮ２２，Ｎ２７の電位Ｖ２２，Ｖ２７が所定値に迅速に到達するので、動作速度の高速化を図ることができる。
【０１２４】
図４７のオフセット補償機能付駆動回路１４６は、図４６のオフセット補償機能付駆動回路１４５からＮ型トランジスタ２３，３４，１００およびＰ型トランジスタ２７，３２，１０５を除去したものである。この変更例では、回路の占有面積が小さくてすむ。
【０１２５】
図４８のオフセット補償機能付駆動回路１５０は、図２９の駆動回路１１０にキャパシタ１２２ａ，１２２ｂ，１２６ａ，１２６ｂおよびスイッチＳ１〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂからなるオフセット補償回路を付加したものである。図３６および図３７の時刻ｔ１〜ｔ２の期間において信号φＢがパルス的に「Ｈ」レベルにされるとともに信号／φＢがパルス的に「Ｌ」レベルにされる。この変更例では、ノードＮ２２，Ｎ２７の電位Ｖ２２，Ｖ２７が所定値に迅速に到達するので、動作速度の高速化を図ることができる。
【０１２６】
図４９のオフセット補償機能付駆動回路１５１は、図４８のオフセット補償機能付駆動回路１５０からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、回路の占有面積が小さくてすむ。
【０１２７】
［実施の形態１０］
図５０は、この発明の実施の形態１０によるサンプルホールド回路のオフセット補償機能付駆動回路１５５の構成を示す回路図である。図５０において、このオフセット補償機能付駆動回路１５５が図４６のオフセット補償機能付駆動回路１４５と異なる点は、スイッチＳ５およびキャパシタ１５６が追加されている点と、昇圧信号φＢ，／φＢがそれぞれ昇圧信号φＢ１，／φＢ１で置換されている点である。
【０１２８】
スイッチＳ５は、スイッチＳ４ａ，Ｓ４ｂ間のノードと出力ノードＮ１２１との間に接続される。キャパシタ１５６は、スイッチＳ４ａ，Ｓ４ｂ間のノードと接地電位ＧＮＤのラインとの間に接続される。キャパシタ１５６の容量値は、負荷容量３６の容量値よりも小さく設定されている。
【０１２９】
図５１は、図５０に示したオフセット補償機能付駆動回路１５５の動作を示すタイムチャートであって、図３６と対比される図である。ここでも充電回路側の動作のみについて説明する。図５１を参照して、時刻ｔ９まではスイッチＳ５がオフ状態にされており、負荷容量３６が電気的に切離されているので、たとえば時刻ｔ１〜ｔ２において電位Ｖ２２，Ｖ３０ａ，Ｖ１２２ａが迅速に入力電位ＶＩに到達する。
【０１３０】
時刻ｔ９においてスイッチＳ５がオン状態にされると、出力ノードＮ１２１に接続されたデータ線の電位ＶＯに応じてスイッチＳ４ａ，Ｓ４ｂ間の電位Ｖ１５６が変化する。図５１では、データ線の電位ＶＯがＶ１５６よりも低かった場合が示されており、時刻ｔ９において電位Ｖ１５６が低下した後、トランジスタ３１，３２によって電流が供給されて電位Ｖ１５６が徐々に上昇する。次いで時刻ｔ１０において信号φＢ１が「Ｌ」レベルから「Ｈ」レベルに立上げられてノードＮ２２の電位Ｖ２２がパルス的に上昇し、Ｎ型トランジスタ３１を流れる電流が増加して電位Ｖ１５６＝ＶＯが急速に入力電位ＶＩに到達する。
【０１３１】
図５２は、図５０に示したオフセット補償機能付駆動回路１５５の動作を示す他のタイムチャートであって、図３７と対比される図である。ここでも、放電回路側の動作のみについて説明する。図５２を参照して、時刻ｔ９まではスイッチＳ５がオフ状態にされており、負荷容量３６が電気的に切離されているので、たとえば時刻ｔ１〜ｔ２において電位Ｖ２７，Ｖ３０ｂ，Ｖ１２２ｂが迅速に入力電位ＶＩに到達する。
【０１３２】
時刻ｔ９においてスイッチＳ５がオン状態にされると、出力ノードＮ１２１に接続されたデータ線の電位ＶＯに応じてスイッチＳ４ａ，Ｓ４ｂ間の電位Ｖ１５６が変化する。図５２では、データ線の電位ＶＯがＶ１５６よりも高かった場合が示されており、時刻ｔ９において電位Ｖ１５６が上昇した後、トランジスタ３４，３５によって電流が排出されて電位Ｖ１５６が徐々に低下する。
【０１３３】
次いで時刻ｔ１０において信号／φＢ１が「Ｈ」レベルから「Ｌ」レベルに立下げられてノードＮ２７の電位Ｖ２７がパルス的に低下し、Ｐ型トランジスタ３５に流れる電流が増加して電位Ｖ１５６＝ＶＯは急速に入力電位ＶＩに到達する。
【０１３４】
この実施の形態１０では、負荷容量３６の容量値が大きい場合でも、速い動作速度を得ることができる。
【０１３５】
［実施の形態１１］
図５３は、この発明の実施の形態１１によるオフセット補償機能付駆動回路１５７の構成を示す回路図である。図５３を参照して、このオフセット補償機能付駆動回路１５７が図５０のオフセット補償機能付駆動回路１５５と異なる点は、キャパシタ１５６が除去されている点と、スイッチＳ５のオン／オフのタイミングおよび信号φＢ１，／φＢ１のレベル変化のタイミングである。
【０１３６】
図５４は、図５３に示したオフセット補償機能付駆動回路１５７の動作を示すタイムチャートである。ここでは、Ｎ型トランジスタ３１のしきい値電圧ＶＴＮ′がＮ型トランジスタ２３のしきい値電圧ＶＴＮよりもＶＯＦだけ大きいものとする。初期状態では、スイッチＳ１ａ〜Ｓ３ａ，Ｓ１ｂ〜Ｓ３ｂはオフ状態にされるとともにスイッチＳ４ａ，Ｓ４ｂ，Ｓ５がオン状態にされ、ノードＮ３０ａ，Ｎ３０ｂ，Ｎ２０ａの電位Ｖ３０ａ，Ｖ３０ｂ，Ｖ２０ａはともに前回の入力電位（図ではＶＨ）になっている。
【０１３７】
時刻ｔ１においてスイッチＳ５がオフ状態にされてスイッチＳ３０ａ，Ｓ３０ｂの間のノードと負荷容量３６とが電気的に切離される。時刻ｔ２においてスイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２ｂがオン状態にされるとともに、入力電位ＶＩが今回の電位（図ではＶＬ）に設定される。このように、ノードＮ３０ａ，Ｎ３０ｂ，Ｎ２０ｂの電位Ｖ３０ａ，Ｖ３０ｂ，Ｖ２０ｂはともにＶＩ＝ＶＬになる。Ｎ型トランジスタ３１のしきい値電圧ＶＴＮ′が他のＮ型トランジスタのしきい値電圧ＶＴＮよりもＶＯＦだけ高いにもかかわらずＶ３０ａ，Ｖ３０ｂがＶＩ＝ＶＬになるのは、放電回路がノードＮ３０ａ，Ｎ３０ｂをＶＩ＝ＶＬまで放電するが、それ以下には放電しないからである。
【０１３８】
時刻ｔ３においてスイッチＳ４ａ，Ｓ４ｂがオフ状態にされて、充電回路と放電回路は電気的に切離される。時刻ｔ４においてリセット信号／φＲが「Ｈ」レベルから「Ｌ」レベルに立下げられるとともに信号φＲが「Ｌ」レベルから「Ｈ」レベルに立上げられる。これにより、ノードＮ３０ａの電位Ｖ３０ａがＶＬからパルス的に降圧された後ＶＬ−ＶＯＦになるととももに、ノードＮ３０ｂの電位Ｖ３０ｂがＶＬからパルス的に昇圧された後ＶＬになる。
【０１３９】
時刻ｔ５においてスイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，ｓ２ｂがオフ状態にされ、次いで時刻ｔ６においてスイッチＳ３ａ，Ｓ３ｂがオン状態にされると、ノードＮ２０ａの電位Ｖ２０ａがＶＬ＋ＶＯＦになり、オフセット電圧ＶＯＦが打消されてノードＮ３０ａの電位Ｖ３０ａはＶＩ＝ＶＬになる。
【０１４０】
時刻ｔ７においてスイッチＳ３ａ，Ｓ３ｂがオフ状態にされ、次いで時刻ｔ８においてスイッチＳ４ａ，Ｓ４ｂ，Ｓ５がオン状態にされると、負荷容量３６が前回の電位であるＶＨに充電されているので、ノードＮ３０ａ，Ｎ３０ｂの電位Ｖ３０ａ，Ｖ３０ｂは一旦上昇した後、徐々に低下する。時刻ｔ９において、信号φＢ１が「Ｌ」レベルから「Ｈ」レベルに立上げられるとともに、信号／φＢ１が「Ｈ」レベルから「Ｌ」レベルに立下げられる。
【０１４１】
このように、キャパシタ７６を介してノードＮ２２の電位Ｖ２２が昇圧されるとともに、キャパシタ７７を介してノードＮ２７の電位Ｖ２７が降圧される。このとき、出力ノードＮ１２１に「Ｌ」レベルＶＬを出力する動作を行なっており、Ｐ型トランジスタ３５の導通抵抗値はＮ型トランジスタ３１の導通抵抗値よりも低くなっているので、Ｖ２７によるレベル降下作用の方がＶ２２によるレベル上昇作用よりも強く働き、ノードＮ３０ａ，Ｎ３０ｂ，Ｎ１２１の電位Ｖ３０ａ，Ｖ３０ｂ，ＶＯは急速に低下してＶＬに到達する。
【０１４２】
この実施の形態１１では、動作速度の高速化を図ることができる。
【０１４３】
[実施の形態１２]
図５５は、この発明の実施の形態１２によるサンプルホールド回路のプッシュ型駆動回路１６０の構成を示す回路図である。図５５において、このプッシュ型駆動回路１６０は、レベルシフト回路６１、プルアップ回路３０、および定電流源１６１を備える。レベルシフト回路６１およびプルアップ回路３０は、図１２で示したものと同じである。
【０１４４】
すなわち、レベルシフト回路６１は、第３電源電位Ｖ３（１５Ｖ）のノードと接地電位ＧＮＤのノードとの間に直列接続された定電流源６２、Ｎ型トランジスタ２３およびＰ型トランジスタ２４を含む。定電流源６２は、図５６に示すように、Ｐ型トランジスタ６５，６６および抵抗素子６７を含む。Ｐ型トランジスタ６５は第３電源電位Ｖ３のノードとＮ型トランジスタ２３のドレイン（ノードＮ２２）との間に接続され、Ｐ型トランジスタ６６および抵抗素子６７は第３電源電位Ｖ３のノードと接地電位ＧＮＤのノードとの間に直列接続される。Ｐ型トランジスタ６５，６６のゲートは、ともにＰ型トランジスタ６６のドレインに接続される。Ｐ型トランジスタ６５，６６は、カレントミラー回路を構成する。Ｐ型トランジスタ６６および抵抗素子６７には抵抗素子６７の抵抗値に応じた値の定電流が流れ、Ｐ型トランジスタ６５にはＰ型トランジスタ６６に流れる定電流の値に応じた値の定電流が流れる。Ｎ型トランジスタ２３のゲートは、そのドレイン（ノードＮ２２）に接続されている。Ｎ型トランジスタ２３は、ダイオード素子を構成する。Ｐ型トランジスタ２４のゲートは、入力ノードＮ２０に接続される。定電流源６２の電流値は、トランジスタ２３，２４の各々に所定のしきい値電圧を発生させるために必要な最小限の値に設定されている。
【０１４５】
入力ノードＮ２０の電位（階調電位）をＶＩとし、Ｐ型トランジスタのしきい値電圧をＶＴＰとし、Ｎ型トランジスタのしきい値電圧をＶＴＮとすると、Ｐ型トランジスタ２４のソース（ノードＮ２３）の電位Ｖ２３およびＮ型トランジスタ２３のドレイン（ノードＮ２２）の電位Ｖ２２はそれぞれＶ２３＝ＶＩ＋｜ＶＴＰ｜，Ｖ２２＝ＶＩ＋｜ＶＴＰ｜＋ＶＴＮとなる。したがって、レベルシフト回路６１は、入力電位ＶＩを｜ＶＴＰ｜＋ＶＴＮだけレベルシフトさせた電位Ｖ２２を出力する。
【０１４６】
プルアップ回路３０は、第６電源電位Ｖ６（１５Ｖ）のノードと出力ノードＮ３０との間に直列接続されたＮ型トランジスタ３１およびＰ型トランジスタ３２を含む。Ｎ型トランジスタ３１のゲートは、レベルシフト回路６１の出力電位Ｖ２２を受ける。Ｐ型トランジスタ３２のゲートは、そのドレインに接続されている。Ｐ型トランジスタ３２は、ダイオード素子を構成する。Ｎ型トランジスタ３１は飽和領域で動作するように第６電源電位Ｖ６が設定されているので、Ｎ型トランジスタ３１はいわゆるソースフォロア動作を行なう。
【０１４７】
定電流源１６１は、出力ノードＮ３０と接地電位ＧＮＤのノードとの間に接続される。定電流源１６１は、図５６に示すように、Ｎ型トランジスタ１６２，１６３および抵抗素子１６４を含む。Ｎ型トランジスタ１６２は出力ノードＮ３０と接地電位ＧＮＤのノードとの間に接続され、抵抗素子１６４およびＮ型トランジスタ１６３は第６電源電位Ｖ６のノードと接地電位ＧＮＤのノードとの間に直列接続される。Ｎ型トランジスタ１６２，１６３のゲートは、ともにＮ型トランジスタ１６３のドレインに接続される。Ｎ型トランジスタ１６２，１６３は、カレントミラー回路を構成する。抵抗素子１６４およびＮ型トランジスタ１６３には抵抗素子１６４の抵抗値に応じた値の定電流が流れ、Ｎ型トランジスタ１６２にはＮ型トランジスタ１６３に流れる定電流の値に応じた値の定電流が流れる。定電流源１６１の電流値は、トランジスタ３１，３２の各々に所定のしきい値電圧を発生させるために必要な最小限の値に設定されている。
【０１４８】
Ｎ型トランジスタ３１のソース（ノードＮ３１）の電位Ｖ３１はＶ３１＝Ｖ２２−ＶＴＮ＝ＶＩ＋｜ＶＴＰ｜となり、出力ノードＮ３０の電位ＶＯはＶＯ＝Ｖ３１−｜ＶＴＰ｜＝ＶＩとなる。
【０１４９】
この実施の形態１２では、トランジスタ２３，２４，３１，３２の各々に所定のしきい値電圧を発生させるために必要な最小限の値の貫通電流を流せば足りるので、消費電流が小さくて済む。
【０１５０】
また、図５７は、この実施の形態１２の変更例によるプッシュ型駆動回路１６５の構成を示す回路図である。図５７を参照して、この駆動回路１６５が図５６の駆動回路１６０と異なる点は、抵抗素子１６４が除去され、抵抗素子６７が２つの定電流源６２と１６１で共用されている点である。抵抗素子６７およびＮ型トランジスタ１６３は、Ｐ型トランジスタ６６のソースと接地電位ＧＮＤのノードとの間に直列接続される。Ｎ型トランジスタ１６３のゲートはそのドレインに接続される。この変更例では、抵抗素子６７と１６４の抵抗値のバラツキによってオフセット電圧が発生することを防止することができる。
【０１５１】
また、図５８のプッシュ型駆動回路１６６は、図５５のプッシュ型駆動回路１６０からダイオード接続されたトランジスタ２３，３２を除去したものである。出力電位ＶＯは、ＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮとなる。ただし、｜ＶＴＰ｜≒ＶＴＮと設定すれば、ＶＯ≒ＶＩとなる。あるいは、｜ＶＴＰ｜−ＶＴＮの値をオフセット値として使用上考慮しておけば図５５の駆動回路１６０と同様に使用することができる。この変更例では、トランジスタ２３，３２を除去したので、回路の占有面積を小さくすることができる。
【０１５２】
また、定電流源６２，１６１の各々を抵抗素子で置換してもよい。この場合は、回路構成の簡単化を図ることができる。
【０１５３】
［実施の形態１３］
図５９は、この発明の実施の形態１３によるプル型駆動回路１７０の構成を示す回路図である。図５９において、この駆動回路１７０は、レベルシフト回路６３、定電流源１７１およびプルダウン回路３３を含む。レベルシフト回路６３およびプルダウン回路３３は、図１２で示したものと同じである。
【０１５４】
すなわち、レベルシフト回路６３は、第４電源電位Ｖ４（５Ｖ）のノードと第５電源電位Ｖ５（−１０Ｖ）のノードとの間に直列接続されたＮ型トランジスタ２６、Ｐ型トランジスタ２７および定電流源６４を含む。Ｎ型トランジスタ２６のゲートは、入力ノードＮ２０の電位ＶＩを受ける。Ｐ型トランジスタ２７のゲートは、そのドレイン（ノードＮ２７）に接続される。Ｐ型トランジスタ２７は、ダイオード素子を構成する。定電流源６４の電流値は、トランジスタ２６，２７の各々に所定のしきい値電圧を発生させるために必要な最小限の値に設定されている。
【０１５５】
Ｎ型トランジスタ２６のソース（ノードＮ２６）の電位Ｖ２６はＶ２６＝ＶＩ−ＶＴＮとなる。Ｐ型トランジスタ２７のドレイン（ノードＮ２７）の電位Ｖ１２７は、Ｖ２７＝ＶＩ−ＶＴＮ−｜ＶＴＰ｜となる。したがって、レベルシフト回路６３は、入力電位ＶＩを−ＶＴＮ−｜ＶＴＰ｜だけレベルシフトさせた電位Ｖ２７を出力する。
【０１５６】
定電流源１７１は、第４電源電位Ｖ４のノードと出力ノードＮ３０との間に接続される。プルダウン回路３３は、第７電源電位Ｖ７（−１０Ｖ）のノードと出力ノードＮ３０との間に直列接続されたＰ型トランジスタ３５およびＮ型トランジスタ３４を含む。Ｐ型トランジスタ３５のゲートは、レベルシフト回路６３の出力電位Ｖ２７を受ける。Ｎ型トランジスタ３４のゲートは、そのドレインに接続されている。Ｎ型トランジスタ３４は、ダイオード素子を構成する。Ｐ型トランジスタ３５は飽和領域で動作するように第７電源電位Ｖ７が設定されているので、Ｐ型トランジスタ３５はいわゆるソースフォロア動作を行なう。定電流源１７１の電流値は、トランジスタ３４，３５の各々に所定のしきい値電圧を発生させるために必要な最小限の値に設定されている。
【０１５７】
Ｐ型トランジスタ３５のソース（ノードＮ３４）の電位Ｖ３４は、Ｖ３４＝Ｖ２７＋｜ＶＴＰ｜＝ＶＩ−ＶＴＮとなる。出力ノードＮ３０の電位ＶＯは、ＶＯ＝Ｖ３４＋ＶＴＮ＝ＶＩとなる。
【０１５８】
この実施の形態１３では、トランジスタ２６，２７，３４，３５の各々に所定のしきい値電圧を発生させるために必要な最小限の値の貫通電流を流せば足りるので、消費電流が小さくて済む。
【０１５９】
また、図６０は、この実施の形態１３の変更例によるプル型駆動回路１７２の構成を示す回路図である。図６０を参照して、このプル型駆動回路１７２は、図５９のプル型駆動回路１７０からダイオード接続されたトランジスタ２７，３４を除去したものである。出力電位ＶＯは、ＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮとなる。ただし、｜ＶＴＰ｜≒ＶＴＮと設定すれば、ＶＯ≒ＶＩとなる。あるいは、｜ＶＴＰ｜−ＶＴＮの値をオフセット値として使用上考慮しておけば図５９の駆動回路1７０と同様に使用することができる。この変更例では、トランジスタ２７，３４を除去したので、回路の占有面積を小さくすることができる。
【０１６０】
また、定電流源１６４，１７１の各々を抵抗素子で置換してもよい。この場合は、回路構成の簡単化を図ることができる。
【０１６１】
［実施の形態１４］
図６１は、この発明の実施の形態１４による駆動回路１７５の構成を示す回路図である。図６１において、この駆動回路１７５は、図５５のプッシュ型駆動回路１６０と、図５９のプル型駆動回路１７０とを組合せたものである。レベルシフト回路６１のＰ型トランジスタ２４のゲートおよびレベルシフト回路６３のＮ型トランジスタ２６のゲートは、入力ノードＮ２０の電位ＶＩを受ける。プルアップ回路３０のＰ型トランジスタ３２のドレインおよびプルダウン回路３３のＮ型トランジスタ３４のドレインは、ともに出力ノードＮ３０に接続される。
【０１６２】
出力電位ＶＯが入力電位ＶＩよりも高い場合は、プルアップ回路３０のトランジスタ３１，３２が非導通になるとともに、プルダウン回路３３のトランジスタ３４，３５が導通し、出力電位ＶＯが低下する。出力電位ＶＯが入力電位ＶＩよりも低い場合は、プルダウン回路３３のトランジスタ３４，３５が非導通になるとともに、プルアップ回路３０のトランジスタ３１，３２が導通し、出力電位ＶＯが上昇する。したがって、ＶＯ＝ＶＩとなる。
【０１６３】
この駆動回路１７５は、プッシュ型駆動回路、プル型駆動回路、またはプッシュプル型駆動回路として用いられる。駆動回路１７５がプッシュ型駆動回路として用いられる場合は、プルダウン回路３３のトランジスタ３４，３５の電流駆動能力がプルアップ回路３０のトランジスタ３１，３２の電流駆動能力に比べて十分に小さなレベルに設定される。駆動回路１７５がプル型駆動回路として用いられる場合は、プルアップ回路３０のトランジスタ３１，３２の電流駆動能力がプルダウン回路３３のトランジスタ３４，３５の電流駆動能力に比べて十分に小さなレベルに設定される。駆動回路１７５がプッシュプル型駆動回路として用いられる場合は、プルアップ回路３０のトランジスタ３１，３２の電流駆動能力とプルダウン回路３３のトランジスタ３４，３５の電流駆動能力とは同じレベルに設定される。
【０１６４】
この実施の形態１４でも、貫通電流が小さな駆動回路１７５を得ることができ、消費電力の低減化を図ることができる。
【０１６５】
また、図６２は、この実施の形態１４の変更例による駆動回路１７６の構成を示す回路図である。図６２を参照して、この駆動回路１７６は、図６１の駆動回路１７０からダイオード接続されたトランジスタ２３，２７，３２，３４を除去したものである。出力電位ＶＯは、ＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮとなる。ただし、｜ＶＴＰ｜≒ＶＴＮと設定すれば、ＶＯ≒ＶＩとなる。あるいは、｜ＶＴＰ｜−ＶＴＮの値をオフセット値として使用上考慮しておけば図６１の駆動回路1７５と同様に使用することができる。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、回路の占有面積を小さくすることができる。
【０１６６】
また、図６３は、この実施の形態１４の他の変更例による駆動回路１８０の構成を示す回路図である。図６３において、この駆動回路１８０は、図６１の駆動回路１７５のレベルシフト回路６１，６３をそれぞれレベルシフト回路１８１，１８３で置換したものである。レベルシフト回路１８１は、レベルシフト回路６１の定電流源６２を抵抗素子１８２で置換したものである。レベルシフト回路１８３は、レベルシフト回路６３の定電流源６４を抵抗素子１８４で置換したものである。抵抗素子１８２，１８４の抵抗値は、抵抗素子１８２，１８４が定電流源６２，６４と同程度の電流を流すような値に設定されている。この変更例でも、図６１の駆動回路１７５と同じ効果が得られる。
【０１６７】
また、図６４は、この実施の形態１４のさらに他の変更例による駆動回路１８５の構成を示す回路図である。図６４を参照して、この駆動回路１８５が図６１の駆動回路１７５と異なる点は、定電流源１６１が出力ノードＮ３０と第５電源電位Ｖ５のノードとの間に接続され、定電流源１７１が第３電源電位Ｖ３のノードと出力ノードＮ３０との間に接続されている点である。
【０１６８】
定電流源６２，６４，１６１，１７１は、図６５に示すように、抵抗素子６７、Ｐ型トランジスタ６５，６６，１８９、およびＮ型トランジスタ１８６〜１８８で構成される。Ｐ型トランジスタ６６、抵抗素子６７およびＮ型トランジスタ１８６は、第３電源電位Ｖ３のノードと第５電源電位Ｖ５のノードとの間に直列接続される。Ｐ型トランジスタ６６のゲートはそのドレインに接続され、Ｎ型トランジスタ１８６のゲートはそのドレインに接続される。トランジスタ６６，１８６の各々は、ダイオード素子を構成する。
【０１６９】
Ｐ型トランジスタ６５は、第３電源電位Ｖ３のノードとノードＮ２２との間に接続され、そのゲートはＰ型トランジスタ６６のゲートに接続される。Ｐ型トランジスタ１８９は、第３電源電位Ｖ３のノードと出力ノードＮ３０との間に接続され、そのゲートはＰ型トランジスタ６６のゲートに接続される。Ｐ型トランジスタ６６，６５，１８９は、カレントミラー回路を構成する。Ｐ型トランジスタ６５，１８９の各々には、Ｐ型トランジスタ６６に流れる電流に応じた値の電流が流れる。Ｐ型トランジスタ６５，１８９は、それぞれ定電流源６２，１７１を構成する。
【０１７０】
Ｎ型トランジスタ１８７は、第５電源電位Ｖ５のノードとノードＮ２７との間に接続され、そのゲートはＮ型トランジスタ１８６のゲートに接続される。Ｎ型トランジスタ１８８は、第５電源電位Ｖ５のノードと出力ノードＮ３０との間に接続され、そのゲートはＮ型トランジスタ１８６のゲートに接続される。Ｎ型トランジスタ１８６〜１８８は、カレントミラー回路を構成する。Ｎ型トランジスタ１８７，１８８の各々には、Ｎ型トランジスタ１８６に流れる電流に応じた値の電流が流れる。Ｎ型トランジスタ１８７，１８８は、それぞれ定電流源６４，１６１を構成する。他の構成および動作は、図６１の駆動回路１７５と同じであるので、その説明は繰り返さない。この変更例でも、図６１の駆動回路１７５と同じ効果が得られる。
【０１７１】
［実施の形態１５］
図６６は、この発明の実施の形態１５によるカラー液晶表示装置の要部を示す回路図であって、図３と対比される図である。図６６を参照して、このカラー液晶表示装置が実施の形態１のカラー液晶表示装置と異なる点は、液晶セル２の一方電極が駆動回路２０の出力ノードＮ３０の代わりに入力ノードＮ２０に接続されている点である。
【０１７２】
ノードＮ３０とＮ２０の電位差が大きい場合は、スイッチ１６の寄生抵抗（抵抗素子１８）を介してノードＮ３０とＮ２０の間にリーク電流が流れ、ノードＮ２０の電位が変化する。しかし、ノードＮ３０とＮ２０の電位差が駆動回路２０の通常のオフセット電圧程度であれば、ノードＮ３０とＮ２０の間のリーク電流は無視できる程度に小さくなり、ノードＮ２０の電位は変化しない。したがって、データ線６の諧調電位ＶＧが液晶セル２の一方電極に正確に与えられ、正確な光透過率が得られる。
【０１７３】
なお、駆動回路２０を実施の形態１〜１４で示した他の駆動回路で置換しても同じ効果が得られることは言うまでもない。駆動回路は、オフセット補償機能を持たない簡易な構成のもので差し支えない。
【０１７４】
［実施の形態１６］
図６７は、この発明の実施の形態１６によるカラー液晶表示装置の要部を示す回路図であって、図６６と対比される図である。図６７を参照して、このカラー液晶表示装置が実施の形態１５のカラー液晶表示装置と異なる点は、サンプルホールド回路１４がサンプルホールド回路１９０で置換されている点である。
【０１７５】
サンプルホールド回路１９０は、サンプルホールド回路１４の駆動回路２０をプッシュ型駆動回路１９１で置換し、キャパシタ１９２を追加したものである。キャパシタ１９２の一方電極はプッシュ型駆動回路１９１の出力ノードＮ３０に接続され、その他方電極は共通電位ＶＣＯＭを受ける。プッシュ型駆動回路１９１は、図６８に示すように、レベルシフト回路２１、プルアップ回路３０、スイッチ２０１〜２０３および抵抗素子２０４を含む。レベルシフト回路２１およびプルアップ回路３０の構成および動作は、図４および図５で説明したとおりである。
【０１７６】
スイッチ２０１の一方電極は第３電源電位Ｖ３を受け、その他方電極は抵抗素子２２を介してノードＮ２２に接続される。スイッチ２０２の一方電極は第６電源電位Ｖ６を受け、その他方電極はＮ型トランジスタ３１のドレインに接続される。スイッチ２０３は、Ｐ型トランジスタ３２のドレインと出力ノードＮ３０との間に接続される。抵抗素子２０４は、Ｐ型トランジスタ３２のドレインと接地電位ＧＮＤのラインとの間に接続される。
【０１７７】
図６９は、このプッシュ型駆動回路１９１の動作を示すタイムチャートである。スイッチ２０１〜２０３は、所定周期（ｔ３−ｔ１）で所定時間（ｔ２−ｔ１）だけオンされる。スイッチ２０１〜２０３がオンされると、抵抗素子２２，２０４にそれぞれ電流Ｉ１，Ｉ２が流れ、キャパシタ１９２が充電されてＶＯ＝ＶＩとなる。スイッチ２０１〜２０３がオフされると、キャパシタ１９２の電荷がたとえばデータ線にリークしてＶＯが徐々に低下する。ＶＯの低下分ΔＶが許容範囲内になるようにスイッチ２０１〜２０３のオン時間とオフ時間の比が設定されている。
【０１７８】
この実施の形態１６では、実施の形態１５と同じ効果が得られる他、駆動回路１９１の電源を間欠的にオン／オフするので、消費電流の低減化を図ることができる。
【０１７９】
なお、スイッチ２０１は、抵抗素子２２、Ｎ型トランジスタ２３およびＰ型トランジスタ２４と直列に接続されていれば、どの位置に設けてもよい。たとえばスイッチ２０１と抵抗素子２２の位置を逆にしてもよい。またスイッチ２０２は、Ｎ型トランジスタ３１、Ｐ型トランジスタ３２および抵抗素子２０４と直列に接続されていれば、どの位置に設けてもよい。
【０１８０】
以下、この実施の形態１６の種々の変更例について説明する。図７０のプル型駆動回路２０５は、レベルシフト回路２５、プルダウン回路３３、スイッチ２０６〜２０８および抵抗素子２０９を含む。レベルシフト回路２５およびプルダウン回路３３の構成および動作は、図４および図５で説明したとおりである。スイッチ２０６の一方電極は第５電源電位Ｖ５を受け、その他方電極は抵抗素子２８を介してノードＮ２７に接続される。スイッチ２０７の一方電極は第７電源電位Ｖ７を受け、その他方電極はＰ型トランジスタ３５のドレインに接続される。スイッチ２０８は、Ｎ型トランジスタ３４のドレインと出力ノードＮ３０との間に接続される。抵抗素子２０９は、Ｎ型トランジスタ３４のドレインと第４の電源電位Ｖ４のラインとの間に接続される。スイッチ２０６〜２０８は、図６８および図６９で示したスイッチ２０１〜２０３と同様にオン／オフされる。この変更例でも、消費電力の低減化を図ることができる。
【０１８１】
図７１のプッシュプル型駆動回路２１０は、図６８のプッシュ型駆動回路１９１と図７０のプル型駆動回路２０５とを組合せたものである。但し、スイッチ２０８は除去され、Ｐ型トランジスタ３２のドレインおよびＮ型トランジスタ３４のドレインは、共にスイッチ２０３を介して出力ノードＮ３０に接続される。スイッチ２０１〜２０３，２０６，２０７は同時にオン／オフされる。この変更例でも、消費電力の低減化を図ることができる。
【０１８２】
図７２のプッシュプル型駆動回路２１５は、図７１のプッシュプル型駆動回路２１０からスイッチ２０６，２０７を除去し、スイッチ２０１，２０２をプッシュ側とプル側で共用するものである。Ｎ型トランジスタ２６のドレインは、スイッチ２０１と抵抗素子２２の間のノードに接続される。Ｎ型トランジスタ３４のドレインは、抵抗素子２０９を介してＮ型トランジスタ３１のドレインに接続される。この変更例では、スイッチの数が少なくて済む。
【０１８３】
図７３のカラー液晶表示装置では、液晶セル２の一方電極はプッシュ型駆動回路１９１の出力ノードＮ３０に接続される。この変更例でも、消費電力の低減化が図られる。
【０１８４】
［実施の形態１７］
図７４は、この発明の実施の形態１７による画像表示装置の要部を示す回路図である。この画像表示装置の全体構成は図１のカラー液晶表示装置と同様であり、走査線４とデータ線６の各交差部にＥＬ素子２２０およびサンプルホールド回路２２１が設けられている。水平走査回路８の階調電位発生回路１０および駆動回路１３は、画像信号に応じたレベルの階調電流ＩＧをデータ線６に流す電流源２３０で置換されている。
【０１８５】
サンプルホールド回路２２１は、Ｐ型トランジスタ２２２、キャパシタ２２３、駆動回路２２４およびスイッチ２２５〜２２９を含む。Ｐ型トランジスタ２２２、スイッチ２２８およびＥＬ素子２２０は、電源電位ＶＣＣのラインと接地電位ＧＮＤのラインとの間に直列接続される。キャパシタ２２３は、Ｐ型トランジスタ２２２のソースおよびゲート間に接続されている。スイッチ２２５，２２６は、Ｐ型トランジスタ２２２のゲートおよびドレイン間に直列接続される。スイッチ２２７は、データ線６とＰ型トランジスタ２２２のドレインとの間に接続される。駆動回路２２４およびスイッチ２２９は、Ｐ型トランジスタ２２２のゲートとスイッチ２２５，２２６間のノードとの間に接続される。スイッチ２２５〜２２９は、走査線４によってオン／オフ制御される。
【０１８６】
走査線４が選択レベルの「Ｈ」レベルにされた場合は、スイッチ２２５〜２２７がオンされるとともにスイッチ２２８，２２９がオフされる。これにより、Ｐ型トランジスタ２２２がスイッチ２２５，２２６によってダイオード接続され、電源電位ＶＣＣのラインからＰ型トランジスタ２２２、スイッチ２２７およびデータ線６を介して電流源２３０に画像信号に応じたレベルの階調電流ＩＧが流れる。このとき、Ｐ型トランジスタ２２２のゲートは階調電流ＩＧに応じたレベルの電位になっており、キャパシタ２２３はＰ型トランジスタ２２２のソース−ゲート間電圧に充電される。
【０１８７】
走査線４が非選択レベルの「Ｌ」レベルに立下げられると、スイッチ２２５〜２２７がオフされるとともにスイッチ２２８，２２９がオンされる。Ｐ型トランジスタ２２２のゲート電位はキャパシタ２２３によって保持されているので、電源電圧ＶＣＣのラインからＰ型トランジスタ２２２、スイッチ２２８およびＥＬ素子２０を介して接地電位ＧＮＤのラインに階調電流ＩＧが流れ、ＥＬ素子２２０は階調電流ＩＧに応じた輝度で発光する。
【０１８８】
このとき、駆動回路２２４によってスイッチ２２５，２２６間のノードの電位がＰ型トランジスタ２２２のゲート電位に保持されるので、Ｐ型トランジスタ２２２のゲート電位が一定に保持され、ＥＬ素子２２０は一定の輝度で発光し続ける。
【０１８９】
なお、駆動回路２２４およびスイッチ２２６，２２９がない場合は、スイッチ２２５，２２７の寄生抵抗を介してＰ型トランジスタ２２２のゲートとデータ線６の間にリーク電流が流れ、Ｐ型トランジスタ２２２のゲート電位が変化してＥＬ素子２２０の輝度が変化する。
【０１９０】
［実施の形態１８］
図７５は、この発明の実施の形態１８による画像表示装置の要部を示す回路図である。この画像表示装置の全体構成は図１のカラー液晶表示装置と同様であり、走査線４とデータ線６の各交差部にＥＬ素子２２０およびサンプルホールド回路２３１が設けられている。水平走査回路８の階調電位発生回路１０および駆動回路１３は、画像信号に応じたレベルの階調電流ＩＧをデータ線６に流す電流源２４０で置換されている。
【０１９１】
サンプルホールド回路２３１は、Ｎ型トランジスタ２３２、キャパシタ２３３、駆動回路２３４およびスイッチ２３５〜２３９を含む。ＥＬ素子２２０、スイッチ２３８およびＮ型トランジスタ２３２は、電源電位ＶＣＣのラインと接地電位ＧＮＤのラインとの間に直列接続される。スイッチ２３５は、データ線６とＮ型トランジスタ２３２のドレインとの間に接続される。スイッチ２３６，２３７は、Ｎ型トランジスタ２３２のドレインおよびゲート間に直列接続される。キャパシタ２３３は、Ｎ型トランジスタ２３２のゲートおよびソース間に接続される。駆動回路２３４およびスイッチ２３９は、Ｎ型トランジスタ２３２のゲートとスイッチ２３６，２３７間のノードとの間に直列接続される。スイッチ２３５〜２３９は、走査線４によってオン／オフ制御される。
【０１９２】
走査線４が選択レベルの「Ｈ」レベルにされた場合は、スイッチ２３５〜２３７がオンされるとともにスイッチ２３８，２３９がオフされる。これにより、Ｎ型トランジスタ２３２がスイッチ２３６，２３７によってダイオード接続され、電流源２４０からデータ線６、スイッチ２３５およびＮ型トランジスタ２３２を介して接地電位ＧＮＤのラインに画像信号に応じたレベルの階調電流ＩＧが流れる。このときＮ型トランジスタ２３２のゲートは階調電流ＩＧに応じたレベルの電位になっており、キャパシタ２３３はＮ型トランジスタ２３２のゲート−ソース間電圧に充電される。
【０１９３】
走査線４が選択レベルの「Ｌ」レベルに立下げられると、スイッチ２３５〜２３７がオフされるとともにスイッチ２３８，２３９がオンされる。Ｎ型トランジスタ２３２のゲート電位はキャパシタ２３３に保持されているので、電源電位ＶＣＣのラインからＥＬ素子２２０、スイッチ２３８およびＮ型トランジスタ２３２を介して接地電位ＧＮＤのラインに階調電流ＩＧが流れ、ＥＬ素子２２０は階調電流ＩＧに応じた輝度で発光する。
【０１９４】
このとき、駆動回路２３４によってスイッチ２３６，２３７間のノードの電位がＮ型トランジスタ２３２のゲート電位に保持されるので、Ｎ型トランジスタ２３２のゲート電位が一定に保持され、ＥＬ素子２２０は一定の輝度で発光し続ける。
【０１９５】
なお、駆動回路２３４およびスイッチ２３６，２３９がない場合は、スイッチ２３５，２３７の寄生抵抗を介してＮ型トランジスタ２３２のゲートとデータ線６の間にリーク電流が流れ、Ｎ型トランジスタ２３２のゲート電位が変化してＥＬ素子２２０の輝度が変化する。
【０１９６】
なお、以上の実施の形態１〜１８では、液晶セル２、ＥＬ素子５１，２２０を用いたアクティブマトリックス型表示装置について説明したが、この発明は他のどのような電気−光変換素子を用いたアクティブマトリックス型表示装置にも適用可能であることは言うまでもない。
【０１９７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるカラー液晶表示装置の全体構成を示すブロック図である。
【図２】 図１に示した水平走査回路の要部を示す回路ブロック図である。
【図３】 図１に示した各液晶セルに対応して設けられたサンプルホールド回路の構成を示す回路図である。
【図４】 図３に示した駆動回路の構成を示す回路図である。
【図５】 図４に示した駆動回路の動作を説明するための回路図である。
【図６】 図４に示した駆動回路の動作を説明するためのタイムチャートである。
【図７】 実施の形態１の変更例を示す回路図である。
【図８】 実施の形態１の他の変更例を示す回路図である。
【図９】 実施の形態１のさらに他の変更例を示す回路図である。
【図１０】 実施の形態１のさらに他の変更例を示す回路図である。
【図１１】 実施の形態１のさらに他の変更例を示す回路図である。
【図１２】 この発明の実施の形態２によるサンプルホールド回路の駆動回路の構成を示す回路図である。
【図１３】 図１２に示した駆動回路の構成をより詳細に示す回路図である。
【図１４】 実施の形態２の変更例を示す回路図である。
【図１５】 実施の形態２の他の変更例を示す回路図である。
【図１６】 実施の形態２のさらに他の変更例を示す回路図である。
【図１７】 この発明の実施の形態３によるサンプルホールド回路の駆動回路の構成を示す回路図である。
【図１８】 図１７に示した駆動回路の動作を示すタイムチャートである。
【図１９】 実施の形態３の変更例を示す回路図である。
【図２０】 この発明の実施の形態４によるサンプルホールド回路の駆動回路の構成を示す回路図である。
【図２１】 実施の形態４の変更例を示す回路図である。
【図２２】 実施の形態４の他の変更例を示す回路図である。
【図２３】 実施の形態４のさらに他の変更例を示す回路図である。
【図２４】 実施の形態４のさらに他の変更例を示す回路図である。
【図２５】 実施の形態４のさらに他の変更例を示す回路図である。
【図２６】 この発明の実施の形態５によるサンプルホールド回路の駆動回路の構成を示す回路図である。
【図２７】 図２６に示した駆動回路の動作を示すタイムチャートである。
【図２８】 実施の形態５の変更例を示す回路図である。
【図２９】 この発明の実施の形態６によるサンプルホールド回路の駆動回路の構成を示す回路図である。
【図３０】 実施の形態６の変更例を示す回路図である。
【図３１】 この発明の実施の形態７によるサンプルホールド回路の駆動回路の構成を示す回路図である。
【図３２】 図３１に示した駆動回路の構成を示す回路図である。
【図３３】 この発明の実施の形態８によるサンプルホールド回路のオフセット補償機能付駆動回路の構成を示す回路ブロック図である。
【図３４】 図３３に示したオフセット補償機能付駆動回路の動作を示すタイムチャートである。
【図３５】 この発明の実施の形態９によるサンプルホールド回路のオフセット補償機能付駆動回路の構成を示す回路ブロック図である。
【図３６】 図３５に示したオフセット補償機能付駆動回路の動作を示すタイムチャートである。
【図３７】 図３５に示したオフセット補償機能付駆動回路の動作を示す他のタイムチャートである。
【図３８】 実施の形態９の変更例を示す回路図である。
【図３９】 実施の形態９の他の変更例を示す回路図である。
【図４０】 実施の形態９のさらに他の変更例を示す回路図である。
【図４１】 実施の形態９のさらに他の変更例を示す回路図である。
【図４２】 実施の形態９のさらに他の変更例を示す回路図である。
【図４３】 実施の形態９のさらに他の変更例を示す回路図である。
【図４４】 実施の形態９のさらに他の変更例を示す回路図である。
【図４５】 実施の形態９のさらに他の変更例を示す回路図である。
【図４６】 実施の形態９のさらに他の変更例を示す回路図である。
【図４７】 実施の形態９のさらに他の変更例を示す回路図である。
【図４８】 実施の形態９のさらに他の変更例を示す回路図である。
【図４９】 実施の形態９のさらに他の変更例を示す回路図である。
【図５０】 この発明の実施の形態１０によるサンプルホールド回路のオフセット補償機能付駆動回路の構成を示す回路ブロック図である。
【図５１】 図５０に示したオフセット補償機能付駆動回路の動作を示すタイムチャートである。
【図５２】 図５０に示したオフセット補償機能付駆動回路の動作を示す他のタイムチャートである。
【図５３】 この発明の実施の形態１１によるサンプルホールド回路のオフセット補償機能付駆動回路の構成を示す回路ブロック図である。
【図５４】 図５３に示したオフセット補償機能付駆動回路の動作を示すタイムチャートである。
【図５５】 この発明の実施の形態１２によるサンプルホールド回路のプッシュ型駆動回路の構成を示す回路図である。
【図５６】 図５５に示したプッシュ型駆動回路の構成をより詳細に示す回路図である。
【図５７】 実施の形態１２の変更例を示す回路図である。
【図５８】 実施の形態１２の他の変更例を示す回路図である。
【図５９】 この発明の実施の形態１３によるサンプルホールド回路のプル型駆動回路の構成を示す回路図である。
【図６０】 実施の形態１３の変更例を示す回路図である。
【図６１】 この発明の実施の形態１４によるサンプルホールド回路の駆動回路の構成を示す回路ブロック図である。
【図６２】 実施の形態１４の変更例を示す回路図である。
【図６３】 実施の形態１４の他の変更例を示す回路図である。
【図６４】 実施の形態１４のさらに他の変更例を示す回路図である。
【図６５】 図６４に示した駆動回路の構成をより詳細に示す回路図である。
【図６６】 この発明の実施の形態１５によるカラー液晶表示装置の要部を示す回路図である。
【図６７】 この発明の実施の形態１６によるカラー液晶表示装置の要部を示す回路図である。
【図６８】 図６７に示した駆動回路の構成を示す回路図である。
【図６９】 図６８に示した駆動回路の動作を示すタイムチャートである。
【図７０】 実施の形態１６の変更例を示す回路図である。
【図７１】 実施の形態１６の他の変更例を示す回路図である。
【図７２】 実施の形態１６のさらに他の変更例を示す回路図である。
【図７３】 実施の形態１６のさらに他の変更例を示す回路図である。
【図７４】 この発明の実施の形態１７による画像表示装置の要部を示す回路ブロック図である。
【図７５】 この発明の実施の形態１８による画像表示装置の要部を示す回路ブロック図である。
【図７６】 従来の液晶表示装置の要部を示す回路図である。
【特許請求の範囲】
【請求項１】 入力電位をサンプリングし、サンプリングした電位を保持および出力するサンプルホールド回路であって、
その一方電極が前記入力電位を受け、第１の期間に導通する第１のスイッチング素子、
その一方電極が前記第１のスイッチング素子の他方電極に接続され、第２の期間に導通する第２のスイッチング素子、
その一方電極が前記第２のスイッチング素子の他方電極に接続され、その他方電極が所定の電位を受ける第１のキャパシタ、および
その入力ノードが前記第２のスイッチング素子の他方電極に接続され、その出力ノードが前記第１のスイッチング素子の他方電極に接続され、前記入力ノードの電位に応じた電位を出力ノードに出力する駆動回路を備え、
前記駆動回路の電源電圧は、間欠的に供給される、サンプルホールド回路。
【請求項２】 前記第１および第２の期間は同じ期間である、請求項１に記載のサンプルホールド回路。
【請求項３】 前記第２の期間は前記第１の期間内の期間である、請求項１に記載のサンプルホールド回路。
【請求項４】 前記駆動回路は、
前記入力ノードの電位を予め定められた第１の電圧だけある電位方向にレベルシフトさせた電位を出力する第１のレベルシフト回路、
前記第１のレベルシフト回路の出力電位を前記ある電位方向と逆の電位方向に予め定められた第２の電圧だけレベルシフトさせた電位を前記出力ノードに出力する第２のレベルシフト回路を含む、請求項１に記載のサンプルホールド回路。
【請求項５】 前記駆動回路は、
その一方電極が第１の電源電位を受ける第１の電流制限素子、
その第１の電極が前記第１の電流制限素子の他方電極に接続され、その第２の電極が第２の電源電位を受け、その入力電極が前記入力ノードの電位を受ける第１の導電形式の第１のトランジスタ、および
その第１の電極が第３の電源電位を受け、その第２の電極が前記出力ノードに接続され、その入力電極が前記第１の電流制限素子の他方電極に接続された第２の導電形式の第２のトランジスタを含む、請求項１に記載のサンプルホールド回路。
【請求項６】 前記駆動回路は、
さらに、その第１の電極および入力電極が前記第１の電流制限素子の他方電極に接続され、その第２の電極が前記第１のトランジスタの第１の電極に接続された第２の導電形式の第３のトランジスタ、および
その第１の電極が前記第２のトランジスタの第２の電極に接続され、その第２の電極および入力電極が前記出力ノードに接続された第１の導電形式の第４のトランジスタを含む、請求項５に記載のサンプルホールド回路。
【請求項７】 前記駆動回路は、さらに、前記出力ノードと第４の電源電位のラインとの間に接続された第２の電流制限素子を含む、請求項５に記載のサンプルホールド回路。
【請求項８】 前記第１および第３の電源電位は同電位であり、
前記第２および第４の電源電位は同電位である、請求項７に記載のサンプルホールド回路。
【請求項９】 前記第１および第２の電流制限素子は、それぞれ第１および第２の抵抗素子を含む、請求項７に記載のサンプルホールド回路。
【請求項１０】 前記第１の電流制限素子は、その入力電極が第１の定電圧を受ける第１の導電形式の第３のトランジスタを含み、
前記第２の電流制限素子は、その入力電極が第２の定電圧を受ける第２の導電形式の第４のトランジスタを含む、請求項７に記載のサンプルホールド回路。
【請求項１１】 前記駆動回路は、さらに、前記入力ノードの電位が前記ある電位方向に変化されたことに応じて前記第１および第２のレベルシフト回路間の所定のノードの電位を前記ある電位方向にパルス的に変化させるパルス発生回路を含む、請求項４に記載のサンプルホールド回路。
【請求項１２】 前記パルス発生回路は、その一方電極が前記第１のノードに接続され、その他方電極の電位が前記入力ノードの電位が前記ある電位方向に変化されたことに応じて前記ある電位方向にパルス的に変化される第２のキャパシタを含む、請求項１１に記載のサンプルホールド回路。
【請求項１３】 前記パルス発生回路は、その一方電極が第１の電源電位を受け、その他方電極が前記所定のノードに接続され、前記入力ノードの電位が前記ある電位方向に変化されたことに応じてパルス的に導通する第３のスイッチング素子を含む、請求項１１に記載のサンプルホールド回路。
【請求項１４】 前記駆動回路は、さらに、オフセット電圧を打消すオフセット補償回路を含む、請求項４に記載のサンプルホールド回路。
【請求項１５】 前記第２のレベルシフト回路の出力電位は、前記出力ノードの代りに第２のノードに接続され、
前記オフセット補償回路は、
第２のキャパシタ、
前記第２のキャパシタの一方電極および前記第１のレベルシフト回路に前記入力ノードの電位を与えるとともに前記第２のキャパシタの他方電極を前記所定のノードに接続する第１の切換回路、および
前記第２のキャパシタの他方電極に前記入力ノードの電位を与えるとともに前記第２のキャパシタの一方電極の電位を前記入力ノードの電位の代りに前記第１のレベルシフト回路に与える第２の切換回路、および
前記第２のノードの電位を前記出力ノードに与える第３の切換回路を含む、請求項１４に記載のサンプルホールド回路。
【請求項１６】 前記オフセット補償回路は、さらに、前記第１の切換回路によって前記第２のキャパシタの一方電極に前記入力電位が与えられるとともに前記第２のキャパシタの他方電極が前記所定のノードに接続されている期間において、前記所定のノードの電位を前記ある電位方向と逆の電位方向にパルス的に変化させるパルス発生回路を含む、請求項１５に記載のサンプルホールド回路。
【請求項１７】 請求項１のサンプルホールド回路と、その一方電極が前記駆動回路の出力ノードに接続され、その他方電極が共通電位を受ける液晶セルとを備える、画像表示装置。
【請求項１８】 請求項１のサンプルホールド回路と、その一方電極が前記駆動回路の入力ノードに接続され、その他方電極が共通電位を受ける液晶セルとを備える、画像表示装置。
【請求項１９】 請求項１のサンプルホールド回路、
その第１の電極が前記第１のスイッチング素子の一方電極に接続され、その入力電極が前記第２のスイッチング素子の他方電極に接続され、その第２の電極が前記第１のキャパシタの他方電極に接続されたトランジスタ、
前記第１および第２のスイッチング素子が共に導通している前記第１および第２の期間に前記トランジスタの第１の電極に接続されて前記トランジスタに階調電流を流す電流源、および
前記第１および第２の期間の経過後に前記トランジスタの第１の電極と電源電位のラインとの間に接続され、前記トランジスタに流れる電流に応じた輝度で発光する発光素子を備える、画像表示装置。
【請求項２０】 入力電位をサンプリングし、サンプリングした電位を保持および出力するサンプルホールド回路であって、
その一方電極が前記入力電位を受け、第１の期間に導通する第１のスイッチング素子、
その一方電極が前記第１のスイッチング素子の他方電極に接続され、第２の期間に導通する第２のスイッチング素子、
その一方電極が前記第２のスイッチング素子の他方電極に接続され、その他方電極が所定の電位を受けるキャパシタ、および
その入力ノードが前記第２のスイッチング素子の他方電極に接続され、その出力ノードが前記第１のスイッチング素子の他方電極に接続され、前記入力ノードの電位に応じた電位を出力ノードに出力する駆動回路を備え、
前記駆動回路は、
その一方電極が第１の電源電位を受ける第１の電流制限素子、
その第１の電極および入力電極が前記第１の電流制限素子の他方電極に接続された第１の導電形式の第１のトランジスタ、
その第１の電極が前記第１のトランジスタの第２の電極に接続され、その第２の電極が第２の電源電位を受け、その入力電極が前記入力ノードの電位を受ける第２の導電形式の第２のトランジスタ、
その第１の電極が第３の電源電位を受け、その入力電極が前記第１の電流制限素子の他方電極に接続された第１の導電形式の第３のトランジスタ、および
その第１の電極が前記第３のトランジスタの第２の電極に接続され、その第２の電極および入力電極が前記出力ノードに接続された第２の導電形式の第４のトランジスタを含む、サンプルホールド回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はサンプルホールド回路およびそれを用いた画像表示装置に関し、特に、入力電位をサンプリングし、サンプリングした電位を保持および出力するサンプルホールド回路と、それを用いた画像表示装置とに関する。
【０００２】
【従来の技術】
図７６は、従来の液晶表示装置の要部を示す回路図である。図７６において、この液晶表示装置では、走査線３０１とデータ線３０２の交差部に液晶セル３０３およびサンプルホールド回路３０４が配置されている。サンプルホールド回路３０４は、スイッチ３０５およびキャパシタ３０７を含む。スイッチ３０５は、データ線３０２とノードＮ３００との間に接続され、走査線３０１が選択レベルの「Ｈ」レベルの期間に導通する。スイッチ３０５は、寄生抵抗を有する。図７６では、寄生抵抗は、スイッチ３０５に並列接続された抵抗素子３０６で示されている。キャパシタ３０７は、ノードＮ３００と共通電位ＶＣＯＭのラインとの間に接続される。液晶セル３０３は、ノードＮ３００と共通電位ＶＣＯＭのラインとの間に接続される。
【０００３】
走査線３０１が選択レベルの「Ｈ」レベルに立上げられると、スイッチ３０５が導通し、ノードＮ３００はデータ線３０２の電位に充電される。走査線３０１が非選択レベルの「Ｌ」レベルに立下げられると、スイッチ３０５が非導通になり、ノードＮ３００の電位はキャパシタ３０７によって保持される。液晶セル３０３は、ノードＮ３００の電位に応じた光透過率を示す。
【０００４】
【発明が解決しようとする課題】
しかし、従来の液晶表示装置では、走査線３０１が「Ｌ」レベルにされた状態でデータ線３０２の電位が変化したときに、抵抗素子３０６を介してノードＮ３００とデータ線３０２との間にリーク電流が流れ、ノードＮ３００の電位が変化してしまう。このため所定周期でノードＮ３００の電位をリフレッシュ（再書込）する必要があり、比較的大きな電力が消費されていた。
【０００５】
それゆえに、この発明の主たる目的は、保持電位の変化が小さいサンプルホールド回路と、それを用いた画像表示装置とを提供することである。
【０００６】
【課題を解決するための手段および発明の効果】
この発明に係るサンプルホールド回路では、その一方電極が入力電位を受け、第１の期間に導通する第１のスイッチング素子と、その一方電極が第１のスイッチング素子の他方電極に接続され、第２の期間に導通する第２のスイッチング素子と、その一方電極が第２のスイッチング素子の他方電極に接続され、その他方電極が所定の電位を受ける第１のキャパシタと、その入力ノードが第２のスイッチング素子の他方電極に接続され、その出力ノードが第１のスイッチング素子の他方電極に接続され、入力ノードの電位に応じた電位を出力ノードに出力する駆動回路とが設けられ、駆動回路の電源電圧は、間欠的に供給される。したがって、第１および第２のスイッチング素子を第１および第２の期間に導通させて入力電位をサンプリングした後に、入力電位が変化したときでも、第１のスイッチング素子の他方電極の電位を駆動回路によって保持するので、サンプリングした電位の変化が小さくて済む。また、駆動回路の電源電圧は間欠的に供給されるので、消費電力が小さくて済む。
【０００７】
また、この発明に係る画像表示装置では、上記サンプルホールド回路と、その出力電位によって駆動される液晶セルまたは発光素子とが設けられる。この場合は、階調電位または階調電流のリフレッシュの頻度が少なくて済み、消費電力の低減化を図ることができる。
【０００８】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１によるカラー液晶表示装置の構成を示すブロック図である。図１において、このカラー液晶表示装置は、液晶パネル１、垂直走査回路７および水平走査回路８を備え、たとえば携帯電話機に設けられる。
【０００９】
液晶パネル１は、複数行複数列に配列された複数の液晶セル２と、各行に対応して設けられた走査線４および共通電位線５と、各列に対応して設けられたデータ線６とを含む。
【００１０】
液晶セル２は、各行において３つずつ予めグループ化されている。各グループの３つの液晶セル２には、それぞれＲ，Ｇ，Ｂのカラーフィルタが設けられている。各グループの３つの液晶セル２は、１つの画素３を構成している。
【００１１】
垂直走査回路７は、画像信号に従って、複数の走査線４を所定時間ずつ順次選択し、選択した走査線４を選択レベルの「Ｈ」レベルにする。走査線４が選択レベルの「Ｈ」レベルにされると、その走査線４に対応する各液晶セル２とその液晶セル２に対応するデータ線６とが結合される。
【００１２】
水平走査回路８は、画像信号に従って、垂直走査回路７によって１本の走査線４が選択されている間に複数のデータ線６をたとえば１２本ずつ順次選択し、選択した各データ線６に階調電位ＶＧを与える。液晶セル２の光透過率は、階調電位ＶＧのレベルに応じて変化する。
【００１３】
垂直走査回路７および水平走査回路８によって液晶パネル１の全液晶セル２が走査されると、液晶パネル１には１つの画像が表示される。
【００１４】
図２は、図１に示した水平走査回路８の要部を示す回路ブロック図である。図２において、水平走査回路８は、階調電位発生回路１０および駆動回路１３を含む。階調電位発生回路１０および駆動回路１３は、水平走査回路８によって同時に選択されるデータ線６の数（この場合は１２）だけ設けられている。
【００１５】
階調電位発生回路１０は、第１電源電位Ｖ１（５Ｖ）のノードと第２電源電位Ｖ２（０Ｖ）のノードとの間に直列接続されたｎ＋１個（ただし、ｎは自然数である）の抵抗素子１１．１〜１１．ｎ＋１と、ｎ＋１個の抵抗素子１１．１〜１１．ｎ＋１の間のｎ個のノードと出力ノード１０ａとの間にそれぞれ接続されたｎ個のスイッチ１２．１〜１２．ｎとを含む。
【００１６】
ｎ＋１個の抵抗素子１１．１〜１１．ｎ＋１の間のｎ個のノードには、それぞれｎ段階の電位が現われる。スイッチ１２．１〜１２．ｎは、画像濃度信号φＰによって制御され、それらのうちのいずれか１つのみが導通状態にされる。出力ノード１０ａには、ｎ段階の電位のうちのいずれか１つの段階の電位が階調電位ＶＧとして出力される。駆動回路１３は、選択されたデータ線６が階調電位ＶＧになるようにデータ線６に電流を供給する。
【００１７】
図３は、各液晶セル２に対応して設けられたサンプルホールド回路１４の構成を示す回路図である。図３において、このサンプルホールド回路１４は、スイッチ１５，１６、キャパシタ１９および駆動回路２０を含む。スイッチ１５，１６は、対応のデータ線６と駆動回路２０の入力ノードＮ２０との間に直列接続される。スイッチ１５，１６は、ともに、対応の走査線４が選択レベルの「Ｈ」レベルの場合に導通し、対応の走査線４が非選択レベルの「Ｌ」レベルの場合に非導通になる。
【００１８】
スイッチ１５，１６の各々の端子間には寄生抵抗が存在する。図３では、スイッチ１５，１６の寄生抵抗は、それぞれ抵抗素子１７，１８で示されている。抵抗素子１７，１８は、それぞれスイッチ１５，１６に並列接続されている。スイッチ１５，１６の各々は、たとえば、Ｎ型トランジスタ、またはＰ型トランジスタ、または並列接続されたＮ型トランジスタおよびＰ型トランジスタで構成される。走査線４は、スイッチ１５，１６に含まれるＮ型トランジスタのゲートに直接接続される。また走査線４は、スイッチ１５，１６に含まれるＰ型トランジスタのゲートにインバータを介して接続される。
【００１９】
キャパシタ１９の一方電極はノードＮ２０に接続され、キャパシタ１９の他方電極は共通電位線５から共通電位ＶＣＯＭを受ける。駆動回路２０は、入力ノードＮ２０の電位に等しい電位を出力ノードＮ３０に出力する。駆動回路２０の出力ノードＮ３０は、スイッチ１５と１６の間のノードＮ１０に接続されるとともに、液晶セル２の一方電極に接続される。液晶セル２の他方電極には共通電位ＶＣＯＭが与えられる。
【００２０】
次に、このサンプルホールド回路１４の動作について説明する。走査線４が選択レベルの「Ｈ」レベルにされると、スイッチ１５，１６が導通し、ノードＮ１０，Ｎ２０，Ｎ３０の電位がデータ線６の電位と同じになる。走査線４が非選択レベルの「Ｌ」レベルにされると、ノードＮ２０の電位はキャパシタ１９によって保持される。ノードＮ１０の電位は、駆動回路２０によってノードＮ２０と同じ電位に保持される。ノードＮ２０の電位は、抵抗素子１７，１８を介してデータ線６の電位変化に影響を受けて変化しようとするが、ノードＮ１０の電位を駆動回路２０によって保持するので、データ線６の電位変化がノードＮ１０の電位に対して及ぼす影響は従来に比べて小さい。
【００２１】
図４は、駆動回路２０の構成を示す回路図である。図４において、駆動回路２０は、レベルシフト回路２１，２５、キャパシタ２９、プルアップ回路３０およびプルダウン回路３３を含む。
【００２２】
レベルシフト回路２１は、第３電源電位Ｖ３（１５Ｖ）のノードと接地電位ＧＮＤのノードとの間に直列接続された抵抗素子２２、Ｎ型電界効果トランジスタ（以下、Ｎ型トランジスタと称す）２３およびＰ型電界効果トランジスタ（以下、Ｐ型トランジスタと称す）２４を含む。Ｎ型トランジスタ２３のゲートは、そのドレイン（ノードＮ２２）に接続されている。Ｎ型トランジスタ２３は、ダイオード素子を構成する。Ｐ型トランジスタ２４のゲートは、入力ノードＮ２０に接続される。抵抗素子２２の抵抗値は、トランジスタ２３，２４の導通抵抗値よりも十分大きな値に設定されている。
【００２３】
入力ノードＮ２０の電位（階調電位）をＶＩとし、Ｐ型トランジスタのしきい値電圧をＶＴＰとし、Ｎ型トランジスタのしきい値電圧をＶＴＮとすると、Ｐ型トランジスタ２４のソース（ノードＮ２３）の電位Ｖ２３およびＮ型トランジスタ２３のドレイン（ノードＮ２２）の電位Ｖ２２はそれぞれ次式（１）（２）で表わされる。
Ｖ２３＝ＶＩ＋｜ＶＴＰ｜ …（１）
Ｖ２２＝ＶＩ＋｜ＶＴＰ｜＋ＶＴＮ …（２）
したがって、レベルシフト回路２１は、入力電位ＶＩを｜ＶＴＰ｜＋ＶＴＮだけレベルシフトさせた電位Ｖ２２を出力する。
【００２４】
レベルシフト回路２５は、第４電源電位Ｖ４（５Ｖ）のノードと第５電源電位Ｖ５（−１０Ｖ）との間に直列接続されたＮ型トランジスタ２６、Ｐ型トランジスタ２７および抵抗素子２８を含む。Ｎ型トランジスタ２６のゲートは、入力ノードＮ２０に接続される。Ｐ型トランジスタ２７のゲートは、そのドレイン（ノードＮ２７）に接続される。Ｐ型トランジスタ２７は、ダイオード素子を構成する。抵抗素子２８の抵抗値は、トランジスタ２６，２７の導通抵抗値よりも十分大きな値に設定されている。
【００２５】
Ｎ型トランジスタ２６のソース（ノードＮ２６）の電位Ｖ２６およびＰ型トランジスタ２７のドレイン（ノードＮ２７）の電位Ｖ２７は、それぞれ次式（３）（４）で表わされる。
Ｖ２６＝ＶＩ−ＶＴＮ …（３）
Ｖ２７＝ＶＩ−ＶＴＮ−｜ＶＴＰ｜ …（４）
したがって、レベルシフト回路２５は、入力電位ＶＩを−ＶＴＮ−｜ＶＴＰ｜だけレベルシフトさせた電位Ｖ２７を出力する。
【００２６】
キャパシタ２９は、レベルシフト回路２１の出力ノードＮ２２とレベルシフト回路２５の出力ノードＮ２７との間に接続される。キャパシタ２９は、ノードＮ２２の電位変化をノードＮ２７に伝達するとともに、ノードＮ２７の電位変化をノードＮ２７に伝達する。
【００２７】
プルアップ回路３０は、第６電源電位Ｖ６（１５Ｖ）のノードと出力ノードＮ３０との間に直列接続されたＮ型トランジスタ３１およびＰ型トランジスタ３２を含む。出力ノードＮ３０には、負荷容量（液晶セル２およびスイッチ１５,１６の寄生容量）３６が接続されている。Ｎ型トランジスタ３１のゲートは、レベルシフト回路２１の出力電位Ｖ２２を受ける。Ｐ型トランジスタ３２のゲートは、そのドレインに接続されている。Ｐ型トランジスタ３２は、ダイオード素子を構成する。Ｎ型トランジスタ３１は飽和領域で動作するように第６電源電位Ｖ６が設定されているので、Ｎ型トランジスタ３１はいわゆるソースフォロア動作を行なう。
【００２８】
今、説明の都合上、図５に示すように、Ｐ型トランジスタ３２のドレイン（ノードＮ３０′）と出力ノードＮ３０との間が非導通状態にあると仮定する。Ｎ型トランジスタ３１のソース（ノードＮ３１）の電位Ｖ３１およびＰ型トランジスタ３２のドレイン（ノードＮ３０′）の電位Ｖ３０′は、それぞれ次式（５）（６）で表わされる。
Ｖ３１＝Ｖ２２−ＶＴＮ＝ＶＩ＋｜ＶＴＰ｜ …（５）
Ｖ３０′＝Ｖ３１−｜ＶＴＰ｜＝ＶＩ …（６）
図４に戻って、プルダウン回路３３は、第７電源電位Ｖ７（−１０Ｖ）のノードと出力ノードＮ３０との間に直列接続されたＰ型トランジスタ３５およびＮ型トランジスタ３４を含む。Ｐ型トランジスタ３５のゲートは、レベルシフト回路２５の出力電位Ｖ２７を受ける。Ｎ型トランジスタ３４のゲートは、そのドレインに接続されている。Ｎ型トランジスタ３４は、ダイオード素子を構成する。Ｐ型トランジスタ３５は飽和領域で動作するように第７電源電位Ｖ７が設定されているので、Ｐ型トランジスタ３５はいわゆるソースフォロア動作を行なう。
【００２９】
今、説明の都合上、図５に示すように、Ｎ型トランジスタ３４のドレイン（ノードＮ３０″）と出力ノードＮ３０との間が非導通状態にあると仮定する。Ｐ型トランジスタ３５のソース（ノードＮ３４）の電位Ｖ３４およびＮ型トランジスタ３４のドレイン（ノードＮ３０″）の電位Ｖ３０″は、それぞれ次式（７）（８）で表わされる。
Ｖ３４＝Ｖ２７＋｜ＶＴＰ｜＝ＶＩ−ＶＴＮ …（７）
Ｖ３０″＝Ｖ３４＋ＶＴＮ＝ＶＩ …（８）
数式（７）（８）は、Ｐ型トランジスタ３２のドレイン（ノードＮ３０′）とＮ型トランジスタ３４のドレイン（ノードＮ３０″）とを接続しても第６電源電位Ｖ６のノードと第７電源電位Ｖ７のノードとの間には電流は流れず、出力ノードＮ３０の電位ＶＯが入力ノードＮ２０の電位ＶＩと同じになることを示している。したがって、抵抗素子２２，２８の抵抗値を十分に大きくしておけば、ＶＯ＝ＶＩとなった定常状態では、貫通電流は極めて小さくなる。
【００３０】
図６は、この駆動回路２０の交流動作（遷移状態での動作）を説明するためのタイムチャートである。図６において、初期状態では、ＶＩ＝ＶＬとされているものとする。これにより、Ｖ２２，Ｖ２７，ＶＯは、それぞれ以下のようになっている。
Ｖ２２＝ＶＬ＋｜ＶＴＰ｜＋ＶＴＮ
Ｖ２７＝ＶＬ−｜ＶＴＰ｜−ＶＴＮ
ＶＯ＝ＶＬ
時刻ｔ１においてＶＩがＶＬからＶＨに立上げられると、Ｖ２２，Ｖ２７，ＶＯは所定時間の経過後にそれぞれ以下のようになる。
Ｖ２２＝ＶＨ＋｜ＶＴＰ｜＋ＶＴＮ
Ｖ２７＝ＶＨ−｜ＶＴＰ｜−ＶＴＮ
ＶＯ＝ＶＨ
このレベル変化の過程で、以下の動作が行なわれる。レベルシフト回路２５では、時刻ｔ１において入力電位ＶＩがＶＬからＶＨに立上げられると、Ｎ型トランジスタ２６の駆動能力が高くなり、ノードＮ２６の電位Ｖ２６が急速に上昇する。これにより、Ｐ型トランジスタ２７のソース−ゲート間電圧が大きくなってＰ型トランジスタ２７の駆動能力も高くなり、ノードＮ２７の電位Ｖ２７が急速に上昇する。
【００３１】
ノードＮ２７の電位Ｖ２７が急速に上昇すると、容量結合によってキャパシタ２９を介してノードＮ２２の電位Ｖ２２がＶＨ−ＶＬ分だけ急速に上昇する。これに応じて出力ノードＮ３０の電位ＶＯもＶＬからＶＨに急速に立上げられる。
【００３２】
また時刻ｔ２において入力電位ＶＩがＶＨからＶＬに立下げられると、Ｐ型トランジスタ２４の駆動能力が高くなり、ノードＮ２３の電位Ｖ２３が急速に低下する。これにより、Ｎ型トランジスタ２３のゲート−ソース間電圧が大きくなってＮ型トランジスタ２３の駆動能力も高くなり、ノードＮ２２の電位Ｖ２２が急速に低下する。
【００３３】
ノードＮ２２の電位Ｖ２２が急速に低下すると、容量結合によってキャパシタ２９を介してノードＮ２７の電位Ｖ２７がＶＨ−ＶＬ分だけ急速に低下する。これに応じて出力ノードＮ３０の電位ＶＯもＶＨからＶＬに急速に立下げられる。
【００３４】
また駆動回路２０では、定常状態ではプルアップ回路３０およびプルダウン回路３３に貫通電流は流れず、抵抗素子２２，２６の抵抗値をトランジスタ２３，２４，２６，２７の導通抵抗値よりも十分高くすることによりレベルシフト回路２１，２５の貫通電流も小さくすることができるので、直流電流の低減化を図ることができる。また、キャパシタ２６を設けたので、入力電位ＶＩの変化に対しても迅速に応答することができる。
【００３５】
この実施の形態１では、サンプルホールド回路１４において、データ線６と駆動回路２０の入力ノードＮ２０との間に２つのスイッチ１５,１６を直列接続し、駆動回路２０によってスイッチ１５,１６間のノードＮ１０の電位をノードＮ２０の電位に保持するので、データ線６の電位が変化した場合でもノードＮ１０，Ｎ２０，Ｎ３０の電位変化を小さく抑えることができる。したがって、ノードＮ１０，Ｎ２０，Ｎ３０の電位をリフレッシュする頻度を少なくすることができ、消費電力の低減化を図ることができる。
【００３６】
なお、液晶セル２の駆動電圧の極性を所定周期で切換えることにより、液晶表示装置の低消費電力化を図ることも可能である。液晶セル２の駆動電圧の極性を所定周期で切換える方法としては、たとえば、図２の第１電源電位Ｖ１を所定周期で５Ｖおよび０Ｖに交互に切換え、第２電源電位Ｖ２を０Ｖおよび５Ｖに所定周期で交互に切換え、図３の共通電位ＶＣＯＭを所定周期で０Ｖおよび５Ｖに交互に切換える方法がある。
【００３７】
また、サンプルホールド回路１４は、液晶表示装置のような画像表示装置において階調電位をサンプルリングおよびホールドすることに用いられるだけでなく、アナログ電位をサンプリングおよびホールドして負荷回路に与える回路としてどのような用途にも使用可能であることは言うまでもない。
【００３８】
また、駆動回路２０は、液晶表示装置のような画像表示装置において階調電位を伝達することに用いられるだけでなく、入力されたアナログ電位と同電位になるように出力ノードの電位を制御するアナログバッファとしてどのような用途にも使用可能であることは言うまでもない。
【００３９】
また、駆動回路２０の電界効果トランジスタは、ＭＯＳトランジスタでもよいし、ＴＦＴ（薄膜トランジスタ）でもよい。また、抵抗素子は高誘電金属で形成してもよいし、不純物拡散層で形成してもよいし、占有面積低減化のために電界効果トランジスタで形成してもよい。
【００４０】
また、電界効果トランジスタをＴＦＴで構成する場合は、抵抗素子を真性ａ−Ｓｉ薄膜で構成するとよい。すなわち、ＴＦＴは、ガラス基板上に形成された真性ａ−Ｓｉ薄膜の表面にゲート電極を形成し、ゲート電極の上方から所定領域に不純物を注入してゲート電極の一方側および他方側にそれぞれソースおよびドレインを形成したものである。ゲート電極によってマスクされて不純物が注入されていない部分がチャネル領域となる。チャネルができないときのチャネル領域の抵抗値、すなわち非導通時のＴＦＴの抵抗値は、１０12Ωオーダになる。
【００４１】
抵抗素子をトランジスタと同じサイズにすると、抵抗素子の抵抗値が非導通時のトランジスタの抵抗値と同程度になり、レベルシフト回路２１，２５の電源電圧Ｖ３，Ｖ４−Ｖ５が抵抗素子とトランジスタで分圧されて出力レベルＶ２２，Ｖ２７が低下し、所望の電位が得られなくなる。これを防止するためには、抵抗素子の抵抗値をトランジスタのオフ抵抗値よりも小さくする必要がある。たとえば、抵抗素子の幅をトランジスタの幅の１０〜１００倍にして抵抗素子の抵抗値をトランジスタの抵抗値の１／１０〜１／１００倍にするとよい。あるいは、不純物を注入したａ−Ｓｉ膜で抵抗素子を構成すれば、抵抗素子の面積を大きくすることなく、抵抗素子の抵抗値を小さくすることができる。
【００４２】
以下、種々の変更例について説明する。図７の駆動回路４０は、図４の駆動回路２０からキャパシタ２９を除去したものである。負荷容量３６の容量値が比較的小さい場合は、トランジスタ２３，２４，２６，２７，３１，３２，３４，３５の寸法を小さくすることができる。トランジスタ２３，２７，３１，３５の寸法を小さくするとトランジスタ２３，２７，３１，３５のゲート容量が小さくなり、ノードＮ２２，Ｎ２７の寄生容量が小さくなる。したがって、キャパシタ２９がなくても抵抗素子２２，２８を介して行われる充放電によってノードＮ２２，Ｎ２７の電位Ｖ２２，Ｖ２７の立上げおよび立下げが可能となる。この変更例では、キャパシタ２９を除去したので、回路の占有面積が小さくてすむ。
【００４３】
図８の駆動回路４１は、図４の駆動回路２０からダイオード接続されたトランジスタ２３，２７，３２，３４を除去したものである。出力電位ＶＯは、ＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮとなる。ただし、｜ＶＴＰ｜≒ＶＴＮと設定すれば、ＶＯ≒ＶＩとなる。あるいは、｜ＶＴＰ｜−ＶＴＮの値をオフセット値として使用上考慮しておけば図４の駆動回路２０と同様に使用することができる。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、回路の占有面積を小さくすることができる。
【００４４】
図９の駆動回路４２は、図８の駆動回路４１からさらにキャパシタ２９を除去したものである。負荷容量３６の容量値が比較的小さい場合は、トランジスタ２４，２６，３１，３５の寸法を小さくすることができ、ノードＮ２２，Ｎ２７の寄生容量を小さくすることができる。したがって、キャパシタ２９がなくても抵抗素子２２，２８を介して行われる充放電によってノードＮ２２，Ｎ２７の電位Ｖ２２，Ｖ２７の立上げおよび立下げが可能となる。この変更例では、キャパシタ２９を除去したので、回路の占有面積をさらに小さくすることができる。
【００４５】
図１０のカラー液晶表示装置では、各行に対応して２本の走査線４ａ，４ｂが設けられる。スイッチ１５，１６は、それぞれ走査線４ａ，４ｂが選択レベルの「Ｈ」レベルの場合に導通する。スイッチ１５，１６が同時にオンされ、スイッチ１６がオフされた後にスイッチ１５がオフされる。この場合は、駆動回路２０の動作の安定化を図ることができる。
【００４６】
図１１の画像表示装置は、実施の形態１のカラー液晶表示装置において液晶セル２をＰ型トランジスタ５０および有機ＥＬ（エレクトロルミネッセンス）素子５１で置換したものである。Ｐ型トランジスタ５０および有機ＥＬ素子５１は、電源電位ＶＣＣのラインと接地電位ＧＮＤのラインとの間に直列接続される。Ｐ型トランジスタ５０のゲートは、駆動回路２０の出力ノードＮ３０に接続される。駆動回路２０の出力電位に応じてＰ型トランジスタ５０の導通抵抗値が変化し、有機ＥＬ素子５１に流れる電流値が変化する。これにより、有機ＥＬ素子５１の明るさが変化する。有機ＥＬ素子５１は、複数行複数列に配置されて１枚のパネルを構成し、そのパネルには１つの画像が表示される。
【００４７】
［実施の形態２］
図１２は、この発明の実施の形態２によるサンプルホールド回路の駆動回路６０の構成を示す回路図である。図１２を参照して、この駆動回路６０が図４の駆動回路２０と異なる点は、レベルシフト回路２１，２５がそれぞれレベルシフト回路６１，６３で置換されている点である。レベルシフト回路６１はレベルシフト回路２１の抵抗素子２２を定電流源６２で置換し、レベルシフト回路６３はレベルシフト回路２５の抵抗素子２８を定電流源６４で置換したものである。
【００４８】
定電流源６２は、図１３に示すように、Ｐ型トランジスタ６５，６６および抵抗素子６７を含む。Ｐ型トランジスタ６５は第３電源電位Ｖ３のラインとノードＮ２２との間に接続され、Ｐ型トランジスタ６６および抵抗素子６７は第３電源電位Ｖ３のラインと接地電位ＧＮＤのラインとの間に直列接続される。Ｐ型トランジスタ６５，６６のゲートは、ともにＰ型トランジスタ６６のドレインに接続される。Ｐ型トランジスタ６５，６６は、カレントミラー回路を構成する。Ｐ型トランジスタ６６および抵抗素子６７には抵抗素子６７の抵抗値に応じた値の定電流が流れ、Ｐ型トランジスタ６５にはＰ型トランジスタ６６に流れる定電流の値に応じた値の定電流が流れる。なお、抵抗素子６７の一方電極は接地電位ＧＮＤのラインに接続されているが、第３電源電位Ｖ３からＰ型トランジスタ６６のしきい値電圧の絶対値｜ＶＴＰ｜を減算した電位よりも低い他の電源電位のラインに抵抗素子６７の一方電極を接続してもよい。また、定電流源としてトランジスタ６５，６６および抵抗素子６７の代りに、ゲートとソースを互いに接続したデプレッション型のトランジスタを第３電源電位Ｖ３のラインとノードＮ２２との間に設けてもよい。
【００４９】
また定電流源６４は、抵抗素子６８およびＮ型トランジスタ６９，７０を含む。抵抗素子６８およびＮ型トランジスタ６９は第４電源電位Ｖ４のラインと第５電源電位Ｖ５のラインとの間に直列接続され、Ｎ型トランジスタ７０はノードＮ２７と第５電源電位Ｖ５のラインとの間に接続される。Ｎ型トランジスタ６９，７４のゲートは、ともにＮ型トランジスタ６９のドレインに接続される。Ｎ型トランジスタ６９，７０は、カレントミラー回路を構成する。抵抗素子６８およびＮ型トランジスタ６９には抵抗素子６８の抵抗値に応じた値の定電流が流れ、Ｎ型トランジスタ７０にはＮ型トランジスタ６９に流れる定電流の値に応じた値の定電流が流れる。なお、抵抗素子６８の一方電極は第４電源電位Ｖ４に接続されているが、第５電源電位Ｖ５にＮ型トランジスタ６９のしきい値電圧ＶＴＮを加算した電位よりも高い他の電源電位のラインに抵抗素子６８の一方電極を接続してもよい。また、定電流源としてトランジスタ６９，７０および抵抗素子６８の代りに、ゲートとソースを互いに接続したデプレッション型のトランジスタを第５電源電位Ｖ５のラインとノードＮ２７との間に設けてもよい。他の構成および動作は、図４の駆動回路２０と同じであるので、その説明は繰返さない。
【００５０】
この実施の形態２では、図４の駆動回路２０の抵抗素子２２，２８をそれぞれ定電流源６２，６４で置換したので入力電位ＶＩの値に関係なく、入力電位ＶＩに等しい出力電位ＶＯを得ることができる。
【００５１】
以下、この実施の形態２の種々の変更例について説明する。図１４の駆動回路７１は、図１２の駆動回路６０からキャパシタ２９を除去したものである。この変更例は、負荷容量３６の容量値が比較的小さい場合に有効となる。この変更例では、キャパシタ２９を除去したので、回路の占有面積が小さくてすむ。
【００５２】
図１５の駆動回路７２は、図１３の駆動回路６０からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、回路の占有面積を小さくすることができる。ただし、出力電位ＶＯは、ＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮとなる。
【００５３】
図１６の駆動回路７３は、図１５の駆動回路７２からキャパシタ２９を除去したものである。この変更例は、負荷容量３６の容量値が比較的小さい場合に有効となる。この変更例では、キャパシタ２９を除去したので、回路の占有面積が小さくてすむ。
【００５４】
［実施の形態３］
たとえば図４の駆動回路２０において、負荷容量３６を充放電する際、トランジスタ３１，３２，３４，３５の各々はいわゆるソースフォロア動作を行なう。その際、出力電位ＶＯが入力電位ＶＩに近づくにつれてトランジスタ３１，３２，３４，３５の各々のゲート−ソース間電圧が小さくなり、トランジスタ３１，３２，３４，３５の電流駆動能力が低下する。トランジスタ３２，３４についてはそれらのゲート電極幅を広くすることによって駆動能力の低下を防ぐことが可能になるが、トランジスタ３１，３５のゲート電極幅を広くするとゲート容量が増大し、駆動回路２０の動作速度が低下してしまう。この実施の形態３では、この問題の解決が図られる。
【００５５】
図１７は、この発明の実施の形態３によるサンプルホールド回路の駆動回路７５の構成を示す回路図である。図１７を参照して、この駆動回路７５は、図１４の駆動回路７１にキャパシタ７６，７７を追加したものである。キャパシタ７６の一方電極は昇圧信号φＢを受け、その他方電極はノードＮ２２に接続される。キャパシタ７７の一方電極は昇圧信号φＢの相補信号／φＢを受け、その他方電極はノードＮ２７に接続される。
【００５６】
図１８は、図１７に示した駆動回路７５の動作を示すタイムチャートである。図１８では、理解を容易にするため、ノードＮ２２，Ｎ２７の電位Ｖ２２，Ｖ２７および出力電位ＶＯの遷移時間が実際よりも長く示されている。時刻ｔ１において、入力電位ＶＩが「Ｌ」レベルＶＬから「Ｈ」レベルＶＨに立上げられると、電位Ｖ２２，Ｖ２７，ＶＯの各々が徐々に上昇する。上述のとおり、電位Ｖ２２，Ｖ２７，ＶＯの各々は、電位変化の周期は比較的速く立上がるが、最終レベルに近づくにつれて上昇速度が遅くなる。
【００５７】
時刻ｔ１から所定時間経過後の時刻ｔ２において、昇圧信号φＢが「Ｈ」レベルに立上げられるとともに信号／φＢが「Ｌ」レベルに立下げられる。信号φＢが「Ｈ」レベルに立上げられると、キャパシタ７６を介して容量結合により、ノードＮ２２の電位Ｖ２２が所定電圧ΔＶ１だけ上昇する。信号／φＢが「Ｌ」レベルに立下げられると、キャパシタ７７を介して容量結合により、ノードＮ２７の電位Ｖ２７が所定電位ΔＶ２だけ低下する。このとき、出力ノードＮ３０に「Ｈ」レベルＶＨを出力する動作を行なっており、Ｎ型トランジスタ３１の導通抵抗値の方がＰ型トランジスタ３５の導通抵抗値よりも低くなっているので、Ｖ２２によるレベル上昇作用の方がＶ２７によるレベル降下作用よりも強く働き、出力電位ＶＯは時刻ｔ２から急速に上昇する（Ｖ２２を昇圧しない場合は破線で示すようになる）。
【００５８】
昇圧された電位Ｖ２２は、ノードＮ２２からトランジスタ２３，２４を介して接地電位ＧＮＤのラインに電流が流出することにより、ＶＩ＋｜ＶＴＰ｜＋ＶＴＮまで低下する。また降圧された電位Ｖ２７は、第４電源電位Ｖ４のラインからトランジスタ２６，２７を介してノードＮ２７に電流が流入することにより、ＶＩ−｜ＶＴＰ｜−ＶＴＮまで上昇する。
【００５９】
時刻ｔ３において、昇圧信号φＢが「Ｌ」レベルに立下げられるとともに信号／φＢが「Ｈ」レベルに立上げられる。信号φＢが「Ｌ」レベルに立下げられると、キャパシタ７６を介して容量結合により、ノードＮ２２の電位Ｖ２２が所定電圧ΔＶ１だけ低下する。また信号／φＢが「Ｈ」レベルに立上げられると、キャパシタ７７を介して容量結合により、ノードＮ２７の電位Ｖ２７が所定電圧ΔＶ２だけ上昇する。Ｖ２２がΔＶ１だけ低下してもプルアップ回路３０には出力電位ＶＯを低下させる能力がなく、Ｖ２７がΔＶ２だけ上昇してもプルダウン回路３３には出力電位ＶＯを上昇させる能力がないので、出力電位ＶＯは変化しない。
【００６０】
降圧された電位Ｖ２２は、第３電源電位Ｖ３のラインからＰ型トランジスタ６５を介してノードＮ２２に電流が流入することにより、ＶＩ＋｜ＶＴＰ｜＋ＶＴＮまで上昇する。ただし、低消費電力化のためＰ型トランジスタ６５の電流駆動能力が小さく設定されているので、ノードＮ２２の電位Ｖ２２が本来のレベルＶＩ＋｜ＶＴＰ｜＋ＶＴＮに上昇するのに必要な時間は、Ｖ２２がそのレベルＶＩ＋｜ＶＴＰ｜＋ＶＴＮに低下するのに必要な時間よりも長くなる。
【００６１】
また昇圧された電位Ｖ２７は、ノードＮ２７からＮ型トランジスタ７０を介して第５電源電位Ｖ５のラインに電流が流出することにより、ＶＩ−ＶＴＮ−｜ＶＴＰ｜まで低下する。ただし、低消費電力化のためＮ型トランジスタの電流駆動能力は小さく設定されているので、ノードＮ２７の電位Ｖ２７が本来のレベルＶＩ−ＶＴＮ−｜ＶＴＰ｜に低下するのに必要な時間は、Ｖ２７がそのレベルＶＩ−ＶＴＮ−｜ＶＴＰ｜に上昇するのに必要な時間よりも長くなる。
【００６２】
次に時刻ｔ４において、入力電位ＶＩが「Ｈ」レベルＶＨから「Ｌ」レベルＶＬに立下げられると、電位Ｖ２２，Ｖ２７，Ｖ４の各々が徐々に低下する。電位Ｖ２２，Ｖ２７，Ｖ４の各々は、電位変化の初期は比較的速く立下がるが、最終レベルに近づくにつれて下降速度が遅くなる。
【００６３】
時刻ｔ４から所定時間経過後の時刻ｔ５において、昇圧信号φＢが「Ｈ」レベルに立上げられるとともに信号／φＢが「Ｌ」レベルに立下げられる。信号φＢが「Ｈ」レベルに立上げられると、キャパシタ７６を介して容量結合により、ノードＮ２２の電位Ｖ２２が所定電圧ΔＶ１だけ上昇する。信号／φＢが「Ｌ」レベルに立下げられると、キャパシタ７７を介して容量結合により、ノードＮ２７の電位Ｖ２７が所定電位ΔＶ２だけ低下する。このとき、出力ノードＮ３０に「Ｌ」レベルＶＬを出力する動作を行なっており、Ｐ型トランジスタ３５の導通抵抗値の方がＮ型トランジスタ３１の導通抵抗値よりも低くなっているので、Ｖ２７によるレベル下降作用の方がＶ２２によるレベル上昇作用よりも強く働き、出力電位ＶＯは時刻ｔ５から急速に低下する（Ｖ２７を降圧しない場合は破線で示すようになる）。
【００６４】
昇圧された電位Ｖ２２は、ノードＮ２２からトランジスタ２３，２４を介して接地電位ＧＮＤのラインに電流が流出することにより、ＶＩ＋｜ＶＴＰ｜＋ＶＴＮまで低下する。また降圧された電位Ｖ２７は、第４電源電位Ｖ４のラインからトランジスタ２６，２７を介してノードＮ２７に電流が流入することにより、ＶＩ−｜ＶＴＰ｜−ＶＴＮまで上昇する。
【００６５】
時刻ｔ６において、昇圧信号φＢが「Ｌ」レベルに立下げられるとともに信号／φＢが「Ｈ」レベルに立上げられる。信号φＢが「Ｌ」レベルに立下げられると、キャパシタ７６を介して容量結合により、ノードＮ２２の電位Ｖ２２が所定電圧ΔＶ１だけ低下する。また信号／φＢが「Ｈ」レベルに立上げられると、キャパシタ７７を介して容量結合により、ノードＮ２７の電位Ｖ２７が所定電圧ΔＶ２だけ上昇する。ΔＶ１が低下してもプルアップ回路３０には出力電位ＶＯを低下させる能力がなく、ΔＶ２が上昇してもプルダウン回路３３には出力電位ＶＯを上昇させる能力がないので、出力電位ＶＯは変化しない。
【００６６】
降圧された電位Ｖ２２は、第３電源電位Ｖ３のラインからＰ型トランジスタ６５を介してノードＮ２２に電流が流入することにより、ＶＩ＋｜ＶＴＰ｜＋ＶＴＮまで上昇する。ただし、低消費電力化のためＰ型トランジスタ６５の電流駆動能力は小さく設定されているので、ノードＮ２２の電位Ｖ２２が本来のレベルＶＩ＋｜ＶＴＰ｜＋ＶＴＮに上昇するのに必要な時間は、Ｖ２２がそのレベルＶＩ＋｜ＶＴＰ｜＋ＶＴＮに低下するのに必要な時間よりも長くなる。
【００６７】
また昇圧された電位Ｖ２７は、ノードＮ２７からＮ型トランジスタ７０を介して第５電源電位Ｖ５のラインに電流が流出することにより、ＶＩ−ＶＴＮ−｜ＶＴＰ｜まで低下する。ただし、低消費電力化のためＮ型トランジスタ７０の電流駆動能力は小さく設定されているので、ノードＮ２７の電位Ｖ２７が本来のレベルＶＩ−ＶＴＮ−｜ＶＴＰ｜に低下するのに必要な時間は、Ｖ２７がそのレベルＶＩ−ＶＴＮ−｜ＶＴＰ｜に上昇するのに必要な時間よりも長くなる。
【００６８】
この実施の形態３では、入力電位ＶＩが「Ｌ」レベルＶＬから「Ｈ」レベルＶＨに立上げられたことに応じてノードＮ２２の電位Ｖ２２を本来到達すべき電位ＶＩ＋｜ＶＴＰ｜＋ＶＴＮよりも高い電位に昇圧するので、出力電位ＶＯの上昇速度を速くすることができる。また、入力電位ＶＩが「Ｈ」レベルＶＨから「Ｌ」レベルＶＬに立下げられたことに応じてノードＮ２７の電位Ｖ２７も本来到達すべき電位ＶＩ−｜ＶＴＰ｜−ＶＴＮよりも低い電位に降圧するので、出力電位ＶＯの下降速度を速くすることができる。したがって、駆動回路７５の応答速度の高速化を図ることができる。
【００６９】
図１９は、この実施の形態３の変更例による駆動回路７８の構成を示す回路図である。この駆動回路７８は、図１７の駆動回路７５のトランジスタ２３，２７，３２，３４を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、出力電位ＶＯはＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮになるが、回路の占有面積が小さくてすむ。
【００７０】
［実施の形態４］
図２０は、この発明の実施の形態４によるサンプルホールド回路の駆動回路８０の構成を示す回路図である。図２０を参照して、この駆動回路８０は、図１４の駆動回路７１にＰ型トランジスタ８１およびＮ型トランジスタ８２を追加したものである。Ｐ型トランジスタ８１は、第３電源電位Ｖ３のラインとノードＮ２２との間に接続され、そのゲートはプルアップ信号／φＰを受ける。Ｎ型トランジスタ８２は、ノードＮ２７と第５電源電位Ｖ５のラインとの間に接続され、そのゲートはプルアップ信号／φＰの相補信号φＰを受ける。
【００７１】
信号φＰ，／φＰは、実施の形態３で示した信号φＢ，／φＢと同様のタイミングでレベル変化される。すなわち、入力信号ＶＩが「Ｌ」レベルＶＬから「Ｈ」レベルＶＨに立上げられてから所定時間経過後に、信号／φＰ，φＰがそれぞれパルス的に「Ｌ」レベルおよび「Ｈ」レベルにされて、Ｐ型トランジスタ８１およびＮ型トランジスタ８２がパルス的に導通する。これにより、ノードＮ２２の電位Ｖ２２は、第３電源電位Ｖ３をトランジスタ８１とトランジスタ２３，２４とで分圧した電位に昇圧された後、所定値ＶＩ＋｜ＶＴＰ｜＋ＶＴＮになる。また、ノードＮ２７の電位Ｖ２７は、第４電源電位Ｖ４と第５電源電位Ｖ５の間の電圧Ｖ４−Ｖ５をトランジスタ２６，２７とトランジスタ８２とで分圧した電位に降圧された後、所定値ＶＩ−ＶＴＮ−｜ＶＴＰ｜になる。このとき、実施の形態３でも述べたように、Ｎ型トランジスタ３１による充電作用の方がＰ型トランジスタ３５による放電作用よりも強く働き、出力電位ＶＯは急速に入力電位ＶＩに等しくなる。入力電位ＶＩが「Ｈ」レベルＶＨから「Ｌ」レベルＶＬに立下げられた場合は、Ｐ型トランジスタ３５による放電作用の方がＮ型トランジスタ３１による充電作用よりも強く働き、出力電位ＶＯは急速に入力電位ＶＩに等しくなる。
【００７２】
この実施の形態４でも、実施の形態３と同じ効果が得られる。
【００７３】
以下、この実施の形態４の種々の変更例について説明する。図２１の駆動回路８３は、図２０の駆動回路８０からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、出力電位ＶＯはＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮになるが、回路の占有面積が小さくてすむ。
【００７４】
図２２の駆動回路８５は、図２０の駆動回路８０にＮ型トランジスタ８６およびＰ型トランジスタ８７を追加したものである。Ｎ型トランジスタ８６は、Ｐ型トランジスタ２４のソースと接地電位ＧＮＤのラインとの間に接続され、そのゲートはプルアップ信号／φＰを受ける。Ｐ型トランジスタ８７は、第４電源電位Ｖ４のラインとＮ型トランジスタ２６のドレインとの間に接続され、そのゲートはプルアップ信号／φＰの相補信号φＰを受ける。この変更例では、Ｐ型トランジスタ８１の導通時にＮ型トランジスタ８６が非導通になるので、第３電源電位Ｖ３のラインからトランジスタ８１，２３，２４，８６を介して接地電位ＧＮＤのラインに貫通電流が流れるのを防止することができる。また、Ｎ型トランジスタ８２の導通時にＰ型トランジスタ８７が非導通になるので、第４電源電位Ｖ４のラインからトランジスタ８７，２６，２７，８２を介して第５電源電位Ｖ５のラインに貫通電流が流れるのを防止することができる。したがって、回路６１，６３の消費電流が小さくてすむ。
【００７５】
図２３の駆動回路８８は、図２２の駆動回路８５からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、出力電位ＶＯがＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮになるが、回路の占有面積が小さくてすむ。
【００７６】
図２４の駆動回路９０は、図２０の駆動回路８０のＰ型トランジスタ２４のソースに接地電位ＧＮＤの代わりに信号φＰを与えるとともにＮ型トランジスタ２６のドレインに第４電源電位Ｖ４の代わりに信号／φＰを与えたものである。この変更例では、Ｐ型トランジスタ８１の導通時にＰ型トランジスタ２４のドレインを「Ｈ」レベルにするので、トランジスタ８１，２３，２４に貫通電流が流れるのを防止することができる。また、Ｎ型トランジスタ８２の導通時にＮ型トランジスタ２６のドレインを「Ｌ」レベルにするので、トランジスタ２６，２７，８２に貫通電流が流れるのを防止することができる。したがって、回路６１，６３の消費電流の低減化を図ることができる。
【００７７】
図２５の駆動回路９１は、図２４の駆動回路９０からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、出力電位ＶＯはＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮになるが、回路の占有面積が小さくてすむ。
【００７８】
［実施の形態５］
図２６は、この発明の実施の形態５によるサンプルホールド回路の駆動回路９５の構成を示す回路図である。図２６を参照して、この駆動回路９５が図１７の駆動回路７５と異なる点は、レベルシフト回路６１，６３がそれぞれレベルシフト回路９６，１０２で置換されている点である。
【００７９】
レベルシフト回路９６は、レベルシフト回路６１にＰ型トランジスタ９７，９８およびＮ型トランジスタ９９〜１０１を追加したものである。Ｐ型トランジスタ９７は、Ｎ型トランジスタ９９，１００およびＰ型トランジスタ９８は第３電源電位Ｖ３のラインと接地電位ＧＮＤのラインとの間に直列接続され、Ｎ型トランジスタ１０１は第３電源電位Ｖ３のラインとノードＮ２２との間に接続される。Ｐ型トランジスタ９７のゲートは、Ｐ型トランジスタ６６のゲートに接続される。したがって、トランジスタ９７，９９，１００，９８には、Ｐ型トランジスタ６６に流れる定電流の値に応じた値の定電流が流れる。Ｎ型トランジスタ９９，１００のゲートは、それぞれそれらのドレインに接続される。Ｎ型トランジスタ９９，１００の各々はダイオードを構成する。Ｐ型トランジスタ９８のゲートは、入力電位ＶＩを受ける。トランジスタ９７，９９の間のノードの電位Ｖ９９は、Ｖ９９＝ＶＩ＋｜ＶＴＰ｜＋２ＶＴＮとなる。Ｖ９９は、Ｎ型トランジスタ１０１のゲートに与えられる。Ｎ型トランジスタ１０１は、ノードＮ２２をＶ９９−ＶＴＮ＝ＶＩ＋｜ＶＴＰ｜＋ＶＴＮに充電する。
【００８０】
レベルシフト回路１０２は、レベルシフト回路６３にＮ型トランジスタ１０３，１０４およびＰ型トランジスタ１０５〜１０７を追加したものである。Ｎ型トランジスタ１０３、Ｐ型トランジスタ１０５，１０６およびＮ型トランジスタ１０４は、第４電源電位Ｖ４のラインと第５電源電位Ｖ５のラインとの間に直列接続され、Ｐ型トランジスタ１０７はノードＮ２７と第５電源電位Ｖ５のラインとの間に接続される。Ｎ型トランジスタ１０３のゲートは、入力電位ＶＩを受ける。Ｐ型トランジスタ１０５，１０６のゲートは、それぞれそれらのドレインに接続される。Ｐ型トランジスタ１０５，１０６の各々は、ダイオードを構成する。Ｎ型トランジスタ１０４のゲートは、Ｎ型トランジスタ６９のゲートに接続される。Ｎ型トランジスタ１０４には、Ｎ型トランジスタ６９に流れる定電流の値に応じた値の定電流が流れる。ＭＯＳトランジスタ１０６と１０４の間のノードの電位Ｖ１０６は、Ｖ１０６＝ＶＩ−ＶＴＮ−２｜ＶＴＰ｜となる。Ｖ１０６は、Ｐ型トランジスタ１０７のゲートに与えられる。Ｐ型トランジスタ１０７は、ノードＮ２７をＶ１０６−｜ＶＴＰ｜＝ＶＩ−ＶＴＮ−｜ＶＴＰ｜に放電する。他の構成および動作は、図１７の駆動回路７５と同じであるので、その説明は繰返さない。
【００８１】
図２７は、図２６に示した駆動回路９５の動作を示すタイムチャートであって、図１８と対比される図である。図２７を参照して、この駆動回路９５では、トランジスタ９７〜１０１によってノードＮ２２をＶＩ＋｜ＶＴＰ｜＋ＶＴＮに充電するので、ノードＮ２２の電位Ｖ２２が所定値ＶＩ＋｜ＶＴＰ｜＋ＶＴＮよりも低下したとき（時刻ｔ３，ｔ６）、ノードＮ２２の電位Ｖ２２を急速に所定値ＶＩ＋｜ＶＴＰ｜＋ＶＴＮに戻すことができる。また、トランジスタ１０３〜１０７によってノードＮ２７をＶＩ−ＶＴＮ−｜ＶＴＰ｜に放電するので、ノードＮ２７の電位Ｖ２７が所定値ＶＩ−ＶＴＮ−｜ＶＴＰ｜よりも上昇したとき（時刻ｔ３，ｔ６）、ノードＮ２７の電位Ｖ２７を急速に所定値ＶＩ−ＶＴＮ−｜ＶＴＰ｜に戻すことができる。したがって、回路の応答速度の高速化を図ることができる。
【００８２】
図２８は、この実施の形態５の変更例を示す回路図である。この駆動回路１０８は、図２６の駆動回路９５からＮ型トランジスタ２３，３４，１００およびＰ型トランジスタ２７，３２，１０５を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４，１００，１０５を除去したので、出力電位ＶＯはＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮになるが、回路の占有面積が小さくてすむ。
【００８３】
［実施の形態６］
図２９は、この発明の実施の形態６によるサンプルホールド回路の駆動回路１１０の構成を示す回路図である。図２９において、この駆動回路１１０が図２６の駆動回路９５と異なる点は、レベルシフト回路９６，１０２がレベルシフト回路１１１，１１２で置換されている点である。
【００８４】
レベルシフト回路１１１は、レベルシフト回路９６からＰ型トランジスタ９７，９８およびＮ型トランジスタ１００を除去し、Ｎ型トランジスタ９９をＰ型トランジスタ６５のソースとノードＮ２２との間に接続したものである。Ｎ型トランジスタ９９のゲートは、Ｎ型トランジスタ９９のドレインおよびＮ型トランジスタ１０１のゲートに接続される。Ｎ型トランジスタ９９，１０１のゲートの電位Ｖ９９は、Ｖ９９＝ＶＩ＋｜ＶＴＰ｜＋２ＶＴＮとなる。Ｎ型トランジスタ１０１は、ノードＮ２２をＶ９９−ＶＴＮ＝ＶＯ＋｜ＶＴＰ｜＋ＶＴＮに充電する。
【００８５】
レベルシフト回路１１２は、レベルシフト回路１０２からＮ型トランジスタ１０３，１０４およびＰ型トランジスタ１０５を除去し、Ｐ型トランジスタ１０６をノードＮ２７とＮ型トランジスタ７０のドレインとの間に接続したものである。Ｐ型トランジスタ１０６のゲートは、そのドレインおよびＰ型トランジスタ１０７のゲートに接続される。Ｐ型トランジスタ１０６，１０７のゲートの電位Ｖ１０６は、Ｖ１０６＝ＶＩ−ＶＴＮ−２｜ＶＴＰ｜となる。Ｐ型トランジスタ１０７は、ノードＮ２７をＶ１０６＋｜ＶＴＰ｜＝ＶＩ−ＶＴＮ−｜ＶＴＰ｜に放電する。他の構成および動作は、図２６の駆動回路９５と同じであるので、その説明は繰返さない。
【００８６】
この実施の形態６では、実施の形態５と同じ効果が得られる他、第３電源電位Ｖ３のラインからトランジスタ９７，９９，１００，９８を介して接地電位ＧＮＤのラインに流れる電流、および第４の電源電位Ｖ４のラインからトランジスタ１０３，１０５，１０６，１０４を介して第５電源電位Ｖ５のラインに流れる電流を削減できるので、消費電流が小さくてすむ。また、トランジスタ９７，９８，１００，１０３〜１０５を除去したので、回路の占有面積が小さくてすむ。
【００８７】
図３０は、この実施の形態６の変更例を示す回路図である。この駆動回路１１３は、図２９の駆動回路１１０からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、出力電位ＶＯはＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮになるが、回路の占有面積が小さくてすむ。
【００８８】
［実施の形態７］
図３１は、この発明の実施の形態７による半導体集積回路装置の要部を示す回路ブロック図である。図３１において、この半導体集積回路装置は、ｊ個（ただし、ｊは２以上の整数である）の駆動回路１１５．１〜１１５．ｊを備える。
【００８９】
駆動回路１１５．１は、図３２に示すように、図１３の駆動回路６０のレベルシフト回路６１，６３をそれぞれレベルシフト回路１１６，１１７で置換したものである。レベルシフト回路１１６はレベルシフト回路６１からＰ型トランジスタ６６および抵抗素子６７を除去したものであり、レベルシフト回路１１７はレベルシフト回路６３から抵抗素子６８およびＮ型トランジスタ６９を除去したものである。トランジスタ６５，７０のゲートは、それぞれバイアス電位ＶＢＰ，ＶＢＮを受ける。他の駆動回路１１５．２〜１１５．ｊの各々も駆動回路１１５．１と同じ構成である。
【００９０】
図３１に戻って、この半導体集積回路装置では、バイアス電位ＶＢＰを生成するためのＰ型トランジスタ６６および抵抗素子６７とバイアス電位ＶＢＮを生成するための抵抗素子６８およびＮ型トランジスタ６９とが駆動回路１１５．１〜１１５．ｊに共通に設けられる。
【００９１】
Ｐ型トランジスタ６６および抵抗素子６７は第３電源電位Ｖ３のラインと接地電位ＧＮＤのラインとの間に直列接続され、Ｐ型トランジスタ６６のゲートはそのドレイン（ノードＮ６６）に接続される。ノードＮ６６には、バイアス電位ＶＢＰが現れる。ノードＮ６６と接地電位ＧＮＤのラインとの間には、バイアス電位ＶＢＰを安定化させるためのキャパシタ１１８が接続される。駆動回路１１５．１〜１１５．ｊの各々のＰ型トランジスタ６５には、Ｐ型トランジスタ６６に流れる定電流に応じた値の定電流が流れる。
【００９２】
抵抗素子６８およびＮ型トランジスタ６９は第４電源電位Ｖ４のラインと第５電源電位Ｖ５のラインとの間に接続され、Ｎ型トランジスタ６９のゲートはそのドレイン（ノードＮ６８）に接続される。ノードＮ６８には、バイアス電位ＶＢＮが現れる。ノードＮ６８と接地電位ＧＮＤのラインとの間には、バイアス電位ＶＢＮを安定化させるためのキャパシタ１１９が接続される。駆動電位１１５．１〜１１５．ｊの各々のＮ型トランジスタ７０は、Ｎ型トランジスタ６９に流れる定電流に応じた値の定電流が流れる。
【００９３】
この実施の形態７では、実施の形態２と同じ効果が得られる他、バイアス電位ＶＢＰ，ＶＢＮを生成するための回路を駆動回路１１５．１〜１１５．ｊに共通に設けたので、駆動回路１１５．１〜１１５．ｊ１つ当りの占有面積が小さくてすむ。
【００９４】
［実施の形態８］
図３３は、この発明の実施の形態８によるサンプルホールド回路のオフセット補償機能付駆動回路１２０の構成を示す回路ブロック図である。図３３において、このオフセット補償機能付駆動回路１２０は、駆動回路１２１、キャパシタ１２２およびスイッチＳ１〜Ｓ４を含む。駆動回路１２１は、実施の形態１〜１１で示した駆動回路のうちのいずれかの駆動回路である。キャパシタ１２２およびスイッチＳ１〜Ｓ４は、駆動回路１２１のトランジスタのしきい値電圧のばらつきなどにより駆動回路１２１の入力電位と出力電位の間に電位差すなわちオフセット電圧ＶＯＦが生じた場合に、このオフセット電圧ＶＯＦを補償するためのオフセット補償回路を構成する。
【００９５】
すなわち、スイッチＳ１は入力ノードＮ１２０と駆動回路１２１の入力ノードＮ２０との間に接続され、スイッチＳ４は出力ノードＮ１２１と駆動回路１２１の出力ノードＮ３０との間に接続される。キャパシタ１２２およびスイッチＳ２は、駆動回路１２１の入力ノードＮ２０と出力ノードＮ３０との間に直列接続される。スイッチＳ３は、入力ノードＮ１２０とキャパシタ１２２およびスイッチＳ２間のノードＮ１２２との間に接続される。スイッチＳ１〜Ｓ４の各々は、Ｐ型トランジスタでもよいし、Ｎ型トランジスタでもよいし、Ｐ型トランジスタおよびＮ型トランジスタを並列接続したものでもよい。スイッチＳ１〜Ｓ４の各々は、制御信号（図示せず）によってオン／オフ制御される。
【００９６】
今、駆動回路１２１の出力電位が入力電位よりもオフセット電圧ＶＯＦだけ低い場合について説明する。図３４に示すように、初期状態では、すべてのスイッチＳ１〜Ｓ４はオフ状態にされている。ある時刻ｔ１においてスイッチＳ１，Ｓ２がオン状態にされると、駆動回路１２１の入力ノードＮ２０の電位Ｖ２０はＶ２０＝ＶＩになり、駆動回路１２１の出力電位Ｖ３０およびノードＮ１２２の電位Ｖ１２２はＶ３０＝Ｖ１２２＝ＶＩ−ＶＯＦとなり、キャパシタ１２２はオフセット電圧ＶＯＦに充電される。
【００９７】
次に時刻ｔ２においてスイッチＳ１，Ｓ２がオフ状態にされると、オフセット電圧ＶＯＦはキャパシタ１２２に保持される。次いで時刻ｔ３においてスイッチＳ３がオン状態にされると、ノードＮ１２２の電位Ｖ１２２はＶ１２２＝ＶＩになり、駆動回路１２１の入力電位Ｖ２０はＶ２０＝ＶＩ＋ＶＯＦとなる。この結果、駆動回路１２１の出力電位Ｖ３０はＶ３０＝Ｖ２０−ＶＯＦ＝ＶＩとなり、駆動回路１２１のオフセット電圧ＶＯＦは打消されたことになる。次に時刻ｔ４においてスイッチＳ４がオン状態にされると、出力電位ＶＯがＶＯ＝ＶＩとなり負荷に供給される。
【００９８】
この実施の形態８では、駆動回路１２１のオフセット電圧ＶＯＦを打消すことができ、出力電位ＶＯと入力電位ＶＩを一致させることができる。
【００９９】
なお、スイッチＳ４は必ずしも必要でない。ただし、スイッチＳ４を設けないと、負荷容量３６の容量値が大きい場合は時刻ｔ１においてスイッチＳ１，Ｓ２をオン状態にしてからキャパシタ１２２の端子間電圧ＶＯＦが安定するまでの時間が長くなる。
【０１００】
［実施の形態９］
図３５は、この発明の実施の形態９によるサンプルホールド回路のオフセット補償機能付駆動回路１２５の構成を示す回路ブロック図である。図３５において、このオフセット補償機能付駆動回路１２５は、図１２の駆動回路６０にキャパシタ１２２ａ，１２２ｂ，１２６ａ，１２６ｂおよびスイッチＳ１ａ〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂを追加したものである。
【０１０１】
スイッチＳ１ａ，Ｓ１ｂは、それぞれ入力ノードＮ１２０とトランジスタ２４，２６のゲート（ノードＮ２０ａ，Ｎ２０ｂ）との間に接続される。スイッチＳ４ａ，Ｓ４ｂは、それぞれ出力ノードＮ１２１とトランジスタ３２，３４のドレイン（ノードＮ３０ａ，Ｎ３０ｂ）との間に接続される。キャパシタ１２２ａおよびスイッチＳ２ａは、ノードＮ２０ａとＮ３０ａの間に直列接続される。キャパシタ１２２ｂおよびスイッチＳ２ｂは、ノードＮ２０ｂとＮ３０ｂの間に直列接続される。スイッチＳ３ａは、入力ノードＮ１２０とキャパシタ１２２ａおよびスイッチＳ２ａ間のノードＮ１２２ａとの間に接続される。スイッチ３ｂは、入力ノードＮ１２０とキャパシタ１２２ｂおよびスイッチＳ２ｂ間のノードＮ１２２ｂとの間に接続される。キャパシタ１２６ａ，１２６ｂの一方電極はそれぞれノードＮ３０ａ，Ｎ３０ｂに接続され、それらの他方電極はそれぞれリセット信号／φＲおよびその相補信号φＲを受ける。
【０１０２】
図３６は、図３５に示したオフセット補償機能付駆動回路１２５の動作を示すタイムチャートである。定電流源６２およびトランジスタ２３，２４，３１，３２からなる充電回路と、定電流源６４およびトランジスタ２６，２７，３４，３５からなる放電回路とは、充電と放電の違いはあるが同様の動作をするので、図３６では充電回路の動作のみについて説明する。今、Ｎ型トランジスタ３１のしきい値電圧ＶＴＮがＮ型トランジスタのしきい値電圧ＶＴＮよりもＶＯＦａだけ大きいために充電回路側にオフセット電圧ＶＯＦａがあり、放電回路側にオフセット電圧ＶＯＦｂはないものとする。
【０１０３】
初期状態では、スイッチＳ１ａ〜Ｓ３ａがオフ状態にされるとともにスイッチＳ４ａがオン状態にされ、ノードＮ２０ａ，Ｎ１２２ａ，Ｎ３０ａ，Ｎ１２１には前回の電位ＶＩ′が保持されている。時刻ｔ１においてスイッチＳ１ａ，Ｓ２ａがオン状態にされると、ノードＮ２０ａ，Ｎ１２２ａ，Ｎ３０ａ，Ｎ１２１の電位Ｖ２０ａ，Ｖ１２２ａ，Ｖ３０ａ，ＶＯはともに入力電位ＶＩに等しい電位になる。また、ノードＮ２２の電位Ｖ２２は、Ｖ２２＝ＶＩ＋｜ＶＴＰ｜＋ＶＴＮとなる。Ｎ型トランジスタ３１のしきい値電圧ＶＴＮ′がＮ型トランジスタ２３のしきい値電圧ＶＴＮよりもＶＯＦａだけ高いにもかかわらずＶ２０ａ，Ｖ１２２ａ，Ｖ３０ａ，ＶＯがともにＶＩに等しい電位になるのは、出力ノードＮ１２１は放電回路によって入力電位ＶＩまで放電されるが、それ以下には放電されないからである。
【０１０４】
次に、時刻ｔ２においてスイッチＳ４ａがオフ状態にされて、充電回路の出力ノードＮ３０ａと放電回路の出力ノードＮ３０ｂとが電気的に切離される。次いで時刻ｔ３においてリセット信号／φＲが「Ｈ」レベルから「Ｌ」レベルに立下げられると、キャパシタ１２６ａを介して容量結合により、ノードＮ３０ａ，Ｎ１２２ａの電位Ｖ３０ａ，Ｖ１２２ａが所定電圧だけ降圧される。これにより、トランジスタ３１，３２が導通してノードＮ３０ａ，Ｎ１２２ａの電位Ｖ３０ａ，Ｖ１２２ａがＶＩ−ＶＯＦａまで上昇し、キャパシタ１２２ａがＶＯＦａに充電される。
【０１０５】
ノードＮ３０ａ，Ｎ１２２ａの電位Ｖ３０ａ，Ｖ１２２ａが安定した後、時刻ｔ４においてスイッチＳ１ａ，Ｓ２ａがオフ状態にされ、さらに時刻ｔ５においてスイッチＳ３ａがオン状態にされると、入力電位ＶＩにオフセット電圧ＶＯＦａを加算した電位ＶＩ＋ＶＯＦａがノードＮ２０ａに与えられる。これにより、ノードＮ２２の電位Ｖ２２はＶ２２＝ＶＩ＋｜ＶＴＰ｜＋ＶＴＮ＋ＶＯＦａとなり、ノードＮ３０ａ，Ｎ１２２ａの電位Ｖ３０ａ，Ｖ１２２ａは入力電位ＶＩと同じレベルになる。
【０１０６】
充電回路の出力電位Ｖ３０ａは時刻ｔ１からＶ３０ａ＝ＶＩになるが、時刻ｔ１〜ｔ２の期間は配線容量などによって保持された電位にすぎず、負極性のノイズがあった場合はＶ３０ａはＶＩ−ＶＯＦまで低下してしまう。これに対して時刻ｔ５以降は、負極性のノイズがあってもトランジスタ３１，３２によって充電されるので、Ｖ３０ａはＶＩに維持される。
【０１０７】
次に時刻ｔ６においてスイッチＳ３ａがオフ状態にされ、さらに時刻ｔ７においてスイッチＳ４ａがオン状態にされると、負荷容量３６が駆動回路によって駆動される。時刻ｔ８においてリセット信号／φＲが「Ｈ」レベルに立上げられると、初期状態に戻る。この時刻ｔ８では、出力インピーダンスが十分に低くなっているので、リセット信号／φＲが「Ｈ」レベルに立上げられても出力電位ＶＯはほとんど変化しない。放電回路側でも同様の動作が行なわれ、出力電位ＶＯはＶＩに維持される。
【０１０８】
図３７は、図３５に示したオフセット補償機能付駆動回路１２５の動作を示す他のタイムチャートである。定電流源６２およびトランジスタ２３，２４，３１，３２からなる充電回路と、定電流源６４およびトランジスタ２６，２７，３４，３５からなる放電回路とは、充電と放電の違いはあるが同様の動作をするので、図３７では放電回路の動作のみについて説明する。今、Ｐ型トランジスタ３５のしきい値電圧の絶対値｜ＶＴＰ′｜がＰ型トランジスタ２７のしきい値電圧の絶対値｜ＶＴＰ｜よりもＶＯＦｂだけ大きいために放電回路側にオフセット電圧ＶＯＦｂがあり、充電回路側にはオフセット電圧ＶＯＦａはないものとする。
【０１０９】
初期状態では、スイッチＳ１ｂ〜Ｓ３ｂがオフ状態にされるとともにスイッチＳ４ｂがオン状態にされ、ノードＮ２０ｂ，Ｎ１２２ｂ，Ｎ３０ｂ，Ｎ１２１には前回の電位ＶＩ′が保持されている。時刻ｔ１においてスイッチＳ１ｂ，Ｓ２ｂがオン状態にされると、ノードＮ２０ｂ，Ｎ１２２ｂ，Ｎ３０ｂ，Ｎ１２１の電位Ｖ２０ｂ，Ｖ１２２ｂ，Ｖ３０ｂ，ＶＯはともに入力電位ＶＩに等しい電位になる。また、ノードＮ２７の電位Ｖ２７は、Ｖ２７＝ＶＩ−｜ＶＴＰ｜−ＶＴＮとなる。Ｐ型トランジスタ３５のしきい値電圧の絶対値｜ＶＴＰ′｜がＰ型トランジスタ２７のしきい値電圧の絶対値｜ＶＴＰ｜よりもＶＯＦｂだけ高いにもかかわらずＶ２０ｂ，Ｖ１２２ｂ，Ｖ３０ｂ，ＶＯはともにＶＩに等しい電位になるのは、出力ノードＮ１２１が充電回路によって入力電位ＶＩまで充電されるが、それ以上には充電されないからである。
【０１１０】
次に、時刻ｔ２においてスイッチＳ４ｂがオフ状態にされて、充電回路の出力ノードＮ３０ａと放電回路の出力ノードＮ３０ｂとが電気的に切離される。次いで時刻ｔ３において信号φＲが「Ｌ」レベルから「Ｈ」レベルに立上げられると、キャパシタ１２６ｂを介して容量結合により、ノードＮ３０ｂ，Ｎ１２２ｂの電位Ｖ３０ｂ，Ｖ１２２ｂが所定電圧だけ昇圧される。これにより、トランジスタ３４，３５が導通してノードＮ３０ｂ，Ｎ１２２ｂの電位Ｖ３０ｂ，Ｖ１２２ｂがＶＩ＋ＶＯＦｂまで低下し、キャパシタ１２２ｂがＶＯＦｂに充電される。
【０１１１】
ノードＮ３０ｂ，Ｎ１２２ｂの電位Ｖ３０ｂ，Ｖ１２２ｂが安定した後、時刻ｔ４においてスイッチＳ１ｂ，Ｓ２ｂがオフ状態にされ、さらに時刻ｔ５においてスイッチＳ３ｂがオン状態にされると、入力電位ＶＩからオフセット電圧ＶＯＦｂを減算した電位ＶＩ−ＶＯＦがノードＮ２０ｂに与えられる。これにより、ノードＮ２７の電位Ｖ２７がＶ２７＝ＶＩ−ＶＴＮ−｜ＶＴＰ｜−ＶＯＦｂとなり、ノードＮ３０ｂ，Ｖ１２２ｂの電位Ｖ３０ｂ，Ｖ１２２ｂは入力電位ＶＩと同レベルになる。
【０１１２】
放電回路の出力電位Ｖ３０ｂは時刻ｔ１からＶ３０ｂ＝ＶＩになるが、時刻ｔ１〜ｔ２の期間は配線容量などによって保持された電位にすぎず、正極性のノイズがあった場合はＶ３０ｂはＶＩ＋ＶＯＦｂまで上昇してしまう。これに対して時刻ｔ５以降は、正極性のノイズがあってもトランジスタ３４，３５によって放電されるので、Ｖ３０ｂはＶＩに維持される。
【０１１３】
次に時刻ｔ６においてスイッチＳ３ｂがオフ状態にされ、さらに時刻ｔ７においてスイッチＳ４ｂがオン状態にされると、負荷容量３６が駆動回路によって駆動される。時刻ｔ８において信号φＲが「Ｌ」レベルに立下げられると、初期状態に戻る。この時刻ｔ８では、出力インピーダンスが低くなっているので、信号φＲが「Ｌ」レベルに立上げられても出力電位Ｖはほとんど変化しない。放電回路側でも同様の動作が行なわれ、出力電位ＶＯはＶＩに維持される。
【０１１４】
以下、この実施の形態９の種々の変更例について説明する。図３８のオフセット補償機能付駆動回路１２７は、図３５のオフセット補償機能付駆動回路１２５からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、回路の占有面積が小さくてすむ。
【０１１５】
図３９のオフセット補償機能付駆動回路１３０は、図３５のオフセット補償機能付駆動回路１２５のキャパシタ１２６ａ，１２６ｂをそれぞれＮ型トランジスタ１３１ａおよびＰ型トランジスタ１３１ｂで置換したものである。Ｎ型トランジスタ１３１ａは、第８電源電位Ｖ８のラインとノードＮ３０ａとの間に接続され、そのゲートはリセット信号φＲ′を受ける。Ｐ型トランジスタ１３１ｂは、ノードＮ３０ｂと第９電源電位Ｖ９のラインとの間に接続され、そのゲートはリセット信号φＲ′の相補信号／φＲ′を受ける。
【０１１６】
通常時は信号φＲ′，／φＲ′がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされており、Ｎ型トランジスタ１３１ａおよびＰ型トランジスタ１３１ｂはともに非導通にされている。図３６および図３７の時刻ｔ３において、信号φＲ′が所定時間だけパルス的に「Ｈ」レベルにされるとともに信号／φＲ′が所定時間だけパルス的に「Ｌ」レベルにされる。これにより、Ｎ型トランジスタ１３１ａがパルス的に導通してノードＮ３０ａの電位Ｖ３０ａが第８電源電位Ｖ８に低下されるとともに、Ｐ型トランジスタ１３１ｂがパルス的に導通してノードＮ３０ｂの電位Ｖ３０ｂが第９電源電位Ｖ９に上昇される。この後、図３６で説明した場合ではノードＮ３０ａがＶＩ−ＶＯＦに充電され、図３７で説明した場合ではノードＮ３０ｂがＶＯ＋ＶＯＦに放電される。この変更例では、図３６および図３７の時刻ｔ８においても、出力電位ＶＯにノイズが発生することはない。なお、信号φＲ′，／φＲ′のパルス幅は必要最小限の値に設定される。
【０１１７】
図４０のオフセット補償機能付駆動回路１３２は、図２０の駆動回路８０にキャパシタ１２２ａ，１２２ｂ，１２６ａ，１２６ｂおよびスイッチＳ１ａ〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂからなるオフセット補償回路を付加したものである。図３６および図３７の時刻ｔ１〜ｔ２の期間において信号／φＰはパルス的に「Ｌ」レベルにされるとともに信号φＰがパルス的に「Ｈ」レベルにされる。この変更例では、ノードＮ２２，Ｎ２７の電位Ｖ２２，Ｖ２７が所定値に迅速に到達するので、動作速度の高速化を図ることができる。
【０１１８】
図４１のオフセット補償機能付駆動回路１３３は、図４０のオフセット補償機能付駆動回路１３２からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、回路の占有面積が小さくてすむ。
【０１１９】
図４２のオフセット補償機能付駆動回路１３５は、図２２の駆動回路８５にキャパシタ１２２ａ，１２２ｂ，１２６ａ，１２６ｂおよびスイッチＳ１ａ〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂからなるオフセット補償回路を付加したものである。この変更例では、信号／φＰ，φＰがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになってトランジスタ８１，８２が導通したときに、同時にトランジスタ８６，８７が非導通になるので、貫通電流が流れるのを防止することができ、消費電流が小さくてすむ。
【０１２０】
図４３のオフセット補償機能付駆動回路１３６は、図４２のオフセット補償機能付駆動回路１３５からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、回路の占有面積は小さくてすむ。
【０１２１】
図４４のオフセット補償機能付駆動回路１４０は、図２４の駆動回路９０にキャパシタ１２２ａ，１２２ｂ，１２６ａ，１２６ｂおよびスイッチＳ１〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂからなるオフセット補償回路を付加したものである。この変更例では、信号／φＰが「Ｌ」レベルにされてＰ型トランジスタ８１が導通したときにＰ型トランジスタ２４のドレインが「Ｈ」レベルにされ、信号φＰが「Ｈ」レベルにされてＮ型トランジスタ８２が導通したときにＮ型トランジスタ２６のドレインが「Ｌ」レベルにされるので、貫通電流が流れることを防止することができ、消費電力が小さくてすむ。
【０１２２】
図４５のオフセット補償機能付駆動回路１４１は、図４４のオフセット補償機能付駆動回路１４０からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、回路の占有面積が小さくてすむ。
【０１２３】
図４６のオフセット補償機能付駆動回路１４５は、図２６のオフセット補償機能付駆動回路９５にキャパシタ１２２ａ，１２２ｂ，１２６ａ，１２６ｂおよびスイッチＳ１ａ〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂからなるオフセット補償回路を付加したものである。図３６および図３７の時刻ｔ１〜ｔ２の期間において信号φＢがパルス的に「Ｈ」レベルにされるとともに信号／φＢがパルス的に「Ｌ」レベルにされる。この変更例では、ノードＮ２２，Ｎ２７の電位Ｖ２２，Ｖ２７が所定値に迅速に到達するので、動作速度の高速化を図ることができる。
【０１２４】
図４７のオフセット補償機能付駆動回路１４６は、図４６のオフセット補償機能付駆動回路１４５からＮ型トランジスタ２３，３４，１００およびＰ型トランジスタ２７，３２，１０５を除去したものである。この変更例では、回路の占有面積が小さくてすむ。
【０１２５】
図４８のオフセット補償機能付駆動回路１５０は、図２９の駆動回路１１０にキャパシタ１２２ａ，１２２ｂ，１２６ａ，１２６ｂおよびスイッチＳ１〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂからなるオフセット補償回路を付加したものである。図３６および図３７の時刻ｔ１〜ｔ２の期間において信号φＢがパルス的に「Ｈ」レベルにされるとともに信号／φＢがパルス的に「Ｌ」レベルにされる。この変更例では、ノードＮ２２，Ｎ２７の電位Ｖ２２，Ｖ２７が所定値に迅速に到達するので、動作速度の高速化を図ることができる。
【０１２６】
図４９のオフセット補償機能付駆動回路１５１は、図４８のオフセット補償機能付駆動回路１５０からＮ型トランジスタ２３，３４およびＰ型トランジスタ２７，３２を除去したものである。この変更例では、回路の占有面積が小さくてすむ。
【０１２７】
［実施の形態１０］
図５０は、この発明の実施の形態１０によるサンプルホールド回路のオフセット補償機能付駆動回路１５５の構成を示す回路図である。図５０において、このオフセット補償機能付駆動回路１５５が図４６のオフセット補償機能付駆動回路１４５と異なる点は、スイッチＳ５およびキャパシタ１５６が追加されている点と、昇圧信号φＢ，／φＢがそれぞれ昇圧信号φＢ１，／φＢ１で置換されている点である。
【０１２８】
スイッチＳ５は、スイッチＳ４ａ，Ｓ４ｂ間のノードと出力ノードＮ１２１との間に接続される。キャパシタ１５６は、スイッチＳ４ａ，Ｓ４ｂ間のノードと接地電位ＧＮＤのラインとの間に接続される。キャパシタ１５６の容量値は、負荷容量３６の容量値よりも小さく設定されている。
【０１２９】
図５１は、図５０に示したオフセット補償機能付駆動回路１５５の動作を示すタイムチャートであって、図３６と対比される図である。ここでも充電回路側の動作のみについて説明する。図５１を参照して、時刻ｔ９まではスイッチＳ５がオフ状態にされており、負荷容量３６が電気的に切離されているので、たとえば時刻ｔ１〜ｔ２において電位Ｖ２２，Ｖ３０ａ，Ｖ１２２ａが迅速に入力電位ＶＩに到達する。
【０１３０】
時刻ｔ９においてスイッチＳ５がオン状態にされると、出力ノードＮ１２１に接続されたデータ線の電位ＶＯに応じてスイッチＳ４ａ，Ｓ４ｂ間の電位Ｖ１５６が変化する。図５１では、データ線の電位ＶＯがＶ１５６よりも低かった場合が示されており、時刻ｔ９において電位Ｖ１５６が低下した後、トランジスタ３１，３２によって電流が供給されて電位Ｖ１５６が徐々に上昇する。次いで時刻ｔ１０において信号φＢ１が「Ｌ」レベルから「Ｈ」レベルに立上げられてノードＮ２２の電位Ｖ２２がパルス的に上昇し、Ｎ型トランジスタ３１を流れる電流が増加して電位Ｖ１５６＝ＶＯが急速に入力電位ＶＩに到達する。
【０１３１】
図５２は、図５０に示したオフセット補償機能付駆動回路１５５の動作を示す他のタイムチャートであって、図３７と対比される図である。ここでも、放電回路側の動作のみについて説明する。図５２を参照して、時刻ｔ９まではスイッチＳ５がオフ状態にされており、負荷容量３６が電気的に切離されているので、たとえば時刻ｔ１〜ｔ２において電位Ｖ２７，Ｖ３０ｂ，Ｖ１２２ｂが迅速に入力電位ＶＩに到達する。
【０１３２】
時刻ｔ９においてスイッチＳ５がオン状態にされると、出力ノードＮ１２１に接続されたデータ線の電位ＶＯに応じてスイッチＳ４ａ，Ｓ４ｂ間の電位Ｖ１５６が変化する。図５２では、データ線の電位ＶＯがＶ１５６よりも高かった場合が示されており、時刻ｔ９において電位Ｖ１５６が上昇した後、トランジスタ３４，３５によって電流が排出されて電位Ｖ１５６が徐々に低下する。
【０１３３】
次いで時刻ｔ１０において信号／φＢ１が「Ｈ」レベルから「Ｌ」レベルに立下げられてノードＮ２７の電位Ｖ２７がパルス的に低下し、Ｐ型トランジスタ３５に流れる電流が増加して電位Ｖ１５６＝ＶＯは急速に入力電位ＶＩに到達する。
【０１３４】
この実施の形態１０では、負荷容量３６の容量値が大きい場合でも、速い動作速度を得ることができる。
【０１３５】
［実施の形態１１］
図５３は、この発明の実施の形態１１によるオフセット補償機能付駆動回路１５７の構成を示す回路図である。図５３を参照して、このオフセット補償機能付駆動回路１５７が図５０のオフセット補償機能付駆動回路１５５と異なる点は、キャパシタ１５６が除去されている点と、スイッチＳ５のオン／オフのタイミングおよび信号φＢ１，／φＢ１のレベル変化のタイミングである。
【０１３６】
図５４は、図５３に示したオフセット補償機能付駆動回路１５７の動作を示すタイムチャートである。ここでは、Ｎ型トランジスタ３１のしきい値電圧ＶＴＮ′がＮ型トランジスタ２３のしきい値電圧ＶＴＮよりもＶＯＦだけ大きいものとする。初期状態では、スイッチＳ１ａ〜Ｓ３ａ，Ｓ１ｂ〜Ｓ３ｂはオフ状態にされるとともにスイッチＳ４ａ，Ｓ４ｂ，Ｓ５がオン状態にされ、ノードＮ３０ａ，Ｎ３０ｂ，Ｎ２０ａの電位Ｖ３０ａ，Ｖ３０ｂ，Ｖ２０ａはともに前回の入力電位（図ではＶＨ）になっている。
【０１３７】
時刻ｔ１においてスイッチＳ５がオフ状態にされてスイッチＳ３０ａ，Ｓ３０ｂの間のノードと負荷容量３６とが電気的に切離される。時刻ｔ２においてスイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２ｂがオン状態にされるとともに、入力電位ＶＩが今回の電位（図ではＶＬ）に設定される。このように、ノードＮ３０ａ，Ｎ３０ｂ，Ｎ２０ｂの電位Ｖ３０ａ，Ｖ３０ｂ，Ｖ２０ｂはともにＶＩ＝ＶＬになる。Ｎ型トランジスタ３１のしきい値電圧ＶＴＮ′が他のＮ型トランジスタのしきい値電圧ＶＴＮよりもＶＯＦだけ高いにもかかわらずＶ３０ａ，Ｖ３０ｂがＶＩ＝ＶＬになるのは、放電回路がノードＮ３０ａ，Ｎ３０ｂをＶＩ＝ＶＬまで放電するが、それ以下には放電しないからである。
【０１３８】
時刻ｔ３においてスイッチＳ４ａ，Ｓ４ｂがオフ状態にされて、充電回路と放電回路は電気的に切離される。時刻ｔ４においてリセット信号／φＲが「Ｈ」レベルから「Ｌ」レベルに立下げられるとともに信号φＲが「Ｌ」レベルから「Ｈ」レベルに立上げられる。これにより、ノードＮ３０ａの電位Ｖ３０ａがＶＬからパルス的に降圧された後ＶＬ−ＶＯＦになるととももに、ノードＮ３０ｂの電位Ｖ３０ｂがＶＬからパルス的に昇圧された後ＶＬになる。
【０１３９】
時刻ｔ５においてスイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，ｓ２ｂがオフ状態にされ、次いで時刻ｔ６においてスイッチＳ３ａ，Ｓ３ｂがオン状態にされると、ノードＮ２０ａの電位Ｖ２０ａがＶＬ＋ＶＯＦになり、オフセット電圧ＶＯＦが打消されてノードＮ３０ａの電位Ｖ３０ａはＶＩ＝ＶＬになる。
【０１４０】
時刻ｔ７においてスイッチＳ３ａ，Ｓ３ｂがオフ状態にされ、次いで時刻ｔ８においてスイッチＳ４ａ，Ｓ４ｂ，Ｓ５がオン状態にされると、負荷容量３６が前回の電位であるＶＨに充電されているので、ノードＮ３０ａ，Ｎ３０ｂの電位Ｖ３０ａ，Ｖ３０ｂは一旦上昇した後、徐々に低下する。時刻ｔ９において、信号φＢ１が「Ｌ」レベルから「Ｈ」レベルに立上げられるとともに、信号／φＢ１が「Ｈ」レベルから「Ｌ」レベルに立下げられる。
【０１４１】
このように、キャパシタ７６を介してノードＮ２２の電位Ｖ２２が昇圧されるとともに、キャパシタ７７を介してノードＮ２７の電位Ｖ２７が降圧される。このとき、出力ノードＮ１２１に「Ｌ」レベルＶＬを出力する動作を行なっており、Ｐ型トランジスタ３５の導通抵抗値はＮ型トランジスタ３１の導通抵抗値よりも低くなっているので、Ｖ２７によるレベル降下作用の方がＶ２２によるレベル上昇作用よりも強く働き、ノードＮ３０ａ，Ｎ３０ｂ，Ｎ１２１の電位Ｖ３０ａ，Ｖ３０ｂ，ＶＯは急速に低下してＶＬに到達する。
【０１４２】
この実施の形態１１では、動作速度の高速化を図ることができる。
【０１４３】
[実施の形態１２]
図５５は、この発明の実施の形態１２によるサンプルホールド回路のプッシュ型駆動回路１６０の構成を示す回路図である。図５５において、このプッシュ型駆動回路１６０は、レベルシフト回路６１、プルアップ回路３０、および定電流源１６１を備える。レベルシフト回路６１およびプルアップ回路３０は、図１２で示したものと同じである。
【０１４４】
すなわち、レベルシフト回路６１は、第３電源電位Ｖ３（１５Ｖ）のノードと接地電位ＧＮＤのノードとの間に直列接続された定電流源６２、Ｎ型トランジスタ２３およびＰ型トランジスタ２４を含む。定電流源６２は、図５６に示すように、Ｐ型トランジスタ６５，６６および抵抗素子６７を含む。Ｐ型トランジスタ６５は第３電源電位Ｖ３のノードとＮ型トランジスタ２３のドレイン（ノードＮ２２）との間に接続され、Ｐ型トランジスタ６６および抵抗素子６７は第３電源電位Ｖ３のノードと接地電位ＧＮＤのノードとの間に直列接続される。Ｐ型トランジスタ６５，６６のゲートは、ともにＰ型トランジスタ６６のドレインに接続される。Ｐ型トランジスタ６５，６６は、カレントミラー回路を構成する。Ｐ型トランジスタ６６および抵抗素子６７には抵抗素子６７の抵抗値に応じた値の定電流が流れ、Ｐ型トランジスタ６５にはＰ型トランジスタ６６に流れる定電流の値に応じた値の定電流が流れる。Ｎ型トランジスタ２３のゲートは、そのドレイン（ノードＮ２２）に接続されている。Ｎ型トランジスタ２３は、ダイオード素子を構成する。Ｐ型トランジスタ２４のゲートは、入力ノードＮ２０に接続される。定電流源６２の電流値は、トランジスタ２３，２４の各々に所定のしきい値電圧を発生させるために必要な最小限の値に設定されている。
【０１４５】
入力ノードＮ２０の電位（階調電位）をＶＩとし、Ｐ型トランジスタのしきい値電圧をＶＴＰとし、Ｎ型トランジスタのしきい値電圧をＶＴＮとすると、Ｐ型トランジスタ２４のソース（ノードＮ２３）の電位Ｖ２３およびＮ型トランジスタ２３のドレイン（ノードＮ２２）の電位Ｖ２２はそれぞれＶ２３＝ＶＩ＋｜ＶＴＰ｜，Ｖ２２＝ＶＩ＋｜ＶＴＰ｜＋ＶＴＮとなる。したがって、レベルシフト回路６１は、入力電位ＶＩを｜ＶＴＰ｜＋ＶＴＮだけレベルシフトさせた電位Ｖ２２を出力する。
【０１４６】
プルアップ回路３０は、第６電源電位Ｖ６（１５Ｖ）のノードと出力ノードＮ３０との間に直列接続されたＮ型トランジスタ３１およびＰ型トランジスタ３２を含む。Ｎ型トランジスタ３１のゲートは、レベルシフト回路６１の出力電位Ｖ２２を受ける。Ｐ型トランジスタ３２のゲートは、そのドレインに接続されている。Ｐ型トランジスタ３２は、ダイオード素子を構成する。Ｎ型トランジスタ３１は飽和領域で動作するように第６電源電位Ｖ６が設定されているので、Ｎ型トランジスタ３１はいわゆるソースフォロア動作を行なう。
【０１４７】
定電流源１６１は、出力ノードＮ３０と接地電位ＧＮＤのノードとの間に接続される。定電流源１６１は、図５６に示すように、Ｎ型トランジスタ１６２，１６３および抵抗素子１６４を含む。Ｎ型トランジスタ１６２は出力ノードＮ３０と接地電位ＧＮＤのノードとの間に接続され、抵抗素子１６４およびＮ型トランジスタ１６３は第６電源電位Ｖ６のノードと接地電位ＧＮＤのノードとの間に直列接続される。Ｎ型トランジスタ１６２，１６３のゲートは、ともにＮ型トランジスタ１６３のドレインに接続される。Ｎ型トランジスタ１６２，１６３は、カレントミラー回路を構成する。抵抗素子１６４およびＮ型トランジスタ１６３には抵抗素子１６４の抵抗値に応じた値の定電流が流れ、Ｎ型トランジスタ１６２にはＮ型トランジスタ１６３に流れる定電流の値に応じた値の定電流が流れる。定電流源１６１の電流値は、トランジスタ３１，３２の各々に所定のしきい値電圧を発生させるために必要な最小限の値に設定されている。
【０１４８】
Ｎ型トランジスタ３１のソース（ノードＮ３１）の電位Ｖ３１はＶ３１＝Ｖ２２−ＶＴＮ＝ＶＩ＋｜ＶＴＰ｜となり、出力ノードＮ３０の電位ＶＯはＶＯ＝Ｖ３１−｜ＶＴＰ｜＝ＶＩとなる。
【０１４９】
この実施の形態１２では、トランジスタ２３，２４，３１，３２の各々に所定のしきい値電圧を発生させるために必要な最小限の値の貫通電流を流せば足りるので、消費電流が小さくて済む。
【０１５０】
また、図５７は、この実施の形態１２の変更例によるプッシュ型駆動回路１６５の構成を示す回路図である。図５７を参照して、この駆動回路１６５が図５６の駆動回路１６０と異なる点は、抵抗素子１６４が除去され、抵抗素子６７が２つの定電流源６２と１６１で共用されている点である。抵抗素子６７およびＮ型トランジスタ１６３は、Ｐ型トランジスタ６６のソースと接地電位ＧＮＤのノードとの間に直列接続される。Ｎ型トランジスタ１６３のゲートはそのドレインに接続される。この変更例では、抵抗素子６７と１６４の抵抗値のバラツキによってオフセット電圧が発生することを防止することができる。
【０１５１】
また、図５８のプッシュ型駆動回路１６６は、図５５のプッシュ型駆動回路１６０からダイオード接続されたトランジスタ２３，３２を除去したものである。出力電位ＶＯは、ＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮとなる。ただし、｜ＶＴＰ｜≒ＶＴＮと設定すれば、ＶＯ≒ＶＩとなる。あるいは、｜ＶＴＰ｜−ＶＴＮの値をオフセット値として使用上考慮しておけば図５５の駆動回路１６０と同様に使用することができる。この変更例では、トランジスタ２３，３２を除去したので、回路の占有面積を小さくすることができる。
【０１５２】
また、定電流源６２，１６１の各々を抵抗素子で置換してもよい。この場合は、回路構成の簡単化を図ることができる。
【０１５３】
［実施の形態１３］
図５９は、この発明の実施の形態１３によるプル型駆動回路１７０の構成を示す回路図である。図５９において、この駆動回路１７０は、レベルシフト回路６３、定電流源１７１およびプルダウン回路３３を含む。レベルシフト回路６３およびプルダウン回路３３は、図１２で示したものと同じである。
【０１５４】
すなわち、レベルシフト回路６３は、第４電源電位Ｖ４（５Ｖ）のノードと第５電源電位Ｖ５（−１０Ｖ）のノードとの間に直列接続されたＮ型トランジスタ２６、Ｐ型トランジスタ２７および定電流源６４を含む。Ｎ型トランジスタ２６のゲートは、入力ノードＮ２０の電位ＶＩを受ける。Ｐ型トランジスタ２７のゲートは、そのドレイン（ノードＮ２７）に接続される。Ｐ型トランジスタ２７は、ダイオード素子を構成する。定電流源６４の電流値は、トランジスタ２６，２７の各々に所定のしきい値電圧を発生させるために必要な最小限の値に設定されている。
【０１５５】
Ｎ型トランジスタ２６のソース（ノードＮ２６）の電位Ｖ２６はＶ２６＝ＶＩ−ＶＴＮとなる。Ｐ型トランジスタ２７のドレイン（ノードＮ２７）の電位Ｖ１２７は、Ｖ２７＝ＶＩ−ＶＴＮ−｜ＶＴＰ｜となる。したがって、レベルシフト回路６３は、入力電位ＶＩを−ＶＴＮ−｜ＶＴＰ｜だけレベルシフトさせた電位Ｖ２７を出力する。
【０１５６】
定電流源１７１は、第４電源電位Ｖ４のノードと出力ノードＮ３０との間に接続される。プルダウン回路３３は、第７電源電位Ｖ７（−１０Ｖ）のノードと出力ノードＮ３０との間に直列接続されたＰ型トランジスタ３５およびＮ型トランジスタ３４を含む。Ｐ型トランジスタ３５のゲートは、レベルシフト回路６３の出力電位Ｖ２７を受ける。Ｎ型トランジスタ３４のゲートは、そのドレインに接続されている。Ｎ型トランジスタ３４は、ダイオード素子を構成する。Ｐ型トランジスタ３５は飽和領域で動作するように第７電源電位Ｖ７が設定されているので、Ｐ型トランジスタ３５はいわゆるソースフォロア動作を行なう。定電流源１７１の電流値は、トランジスタ３４，３５の各々に所定のしきい値電圧を発生させるために必要な最小限の値に設定されている。
【０１５７】
Ｐ型トランジスタ３５のソース（ノードＮ３４）の電位Ｖ３４は、Ｖ３４＝Ｖ２７＋｜ＶＴＰ｜＝ＶＩ−ＶＴＮとなる。出力ノードＮ３０の電位ＶＯは、ＶＯ＝Ｖ３４＋ＶＴＮ＝ＶＩとなる。
【０１５８】
この実施の形態１３では、トランジスタ２６，２７，３４，３５の各々に所定のしきい値電圧を発生させるために必要な最小限の値の貫通電流を流せば足りるので、消費電流が小さくて済む。
【０１５９】
また、図６０は、この実施の形態１３の変更例によるプル型駆動回路１７２の構成を示す回路図である。図６０を参照して、このプル型駆動回路１７２は、図５９のプル型駆動回路１７０からダイオード接続されたトランジスタ２７，３４を除去したものである。出力電位ＶＯは、ＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮとなる。ただし、｜ＶＴＰ｜≒ＶＴＮと設定すれば、ＶＯ≒ＶＩとなる。あるいは、｜ＶＴＰ｜−ＶＴＮの値をオフセット値として使用上考慮しておけば図５９の駆動回路1７０と同様に使用することができる。この変更例では、トランジスタ２７，３４を除去したので、回路の占有面積を小さくすることができる。
【０１６０】
また、定電流源１６４，１７１の各々を抵抗素子で置換してもよい。この場合は、回路構成の簡単化を図ることができる。
【０１６１】
［実施の形態１４］
図６１は、この発明の実施の形態１４による駆動回路１７５の構成を示す回路図である。図６１において、この駆動回路１７５は、図５５のプッシュ型駆動回路１６０と、図５９のプル型駆動回路１７０とを組合せたものである。レベルシフト回路６１のＰ型トランジスタ２４のゲートおよびレベルシフト回路６３のＮ型トランジスタ２６のゲートは、入力ノードＮ２０の電位ＶＩを受ける。プルアップ回路３０のＰ型トランジスタ３２のドレインおよびプルダウン回路３３のＮ型トランジスタ３４のドレインは、ともに出力ノードＮ３０に接続される。
【０１６２】
出力電位ＶＯが入力電位ＶＩよりも高い場合は、プルアップ回路３０のトランジスタ３１，３２が非導通になるとともに、プルダウン回路３３のトランジスタ３４，３５が導通し、出力電位ＶＯが低下する。出力電位ＶＯが入力電位ＶＩよりも低い場合は、プルダウン回路３３のトランジスタ３４，３５が非導通になるとともに、プルアップ回路３０のトランジスタ３１，３２が導通し、出力電位ＶＯが上昇する。したがって、ＶＯ＝ＶＩとなる。
【０１６３】
この駆動回路１７５は、プッシュ型駆動回路、プル型駆動回路、またはプッシュプル型駆動回路として用いられる。駆動回路１７５がプッシュ型駆動回路として用いられる場合は、プルダウン回路３３のトランジスタ３４，３５の電流駆動能力がプルアップ回路３０のトランジスタ３１，３２の電流駆動能力に比べて十分に小さなレベルに設定される。駆動回路１７５がプル型駆動回路として用いられる場合は、プルアップ回路３０のトランジスタ３１，３２の電流駆動能力がプルダウン回路３３のトランジスタ３４，３５の電流駆動能力に比べて十分に小さなレベルに設定される。駆動回路１７５がプッシュプル型駆動回路として用いられる場合は、プルアップ回路３０のトランジスタ３１，３２の電流駆動能力とプルダウン回路３３のトランジスタ３４，３５の電流駆動能力とは同じレベルに設定される。
【０１６４】
この実施の形態１４でも、貫通電流が小さな駆動回路１７５を得ることができ、消費電力の低減化を図ることができる。
【０１６５】
また、図６２は、この実施の形態１４の変更例による駆動回路１７６の構成を示す回路図である。図６２を参照して、この駆動回路１７６は、図６１の駆動回路１７０からダイオード接続されたトランジスタ２３，２７，３２，３４を除去したものである。出力電位ＶＯは、ＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮとなる。ただし、｜ＶＴＰ｜≒ＶＴＮと設定すれば、ＶＯ≒ＶＩとなる。あるいは、｜ＶＴＰ｜−ＶＴＮの値をオフセット値として使用上考慮しておけば図６１の駆動回路1７５と同様に使用することができる。この変更例では、トランジスタ２３，２７，３２，３４を除去したので、回路の占有面積を小さくすることができる。
【０１６６】
また、図６３は、この実施の形態１４の他の変更例による駆動回路１８０の構成を示す回路図である。図６３において、この駆動回路１８０は、図６１の駆動回路１７５のレベルシフト回路６１，６３をそれぞれレベルシフト回路１８１，１８３で置換したものである。レベルシフト回路１８１は、レベルシフト回路６１の定電流源６２を抵抗素子１８２で置換したものである。レベルシフト回路１８３は、レベルシフト回路６３の定電流源６４を抵抗素子１８４で置換したものである。抵抗素子１８２，１８４の抵抗値は、抵抗素子１８２，１８４が定電流源６２，６４と同程度の電流を流すような値に設定されている。この変更例でも、図６１の駆動回路１７５と同じ効果が得られる。
【０１６７】
また、図６４は、この実施の形態１４のさらに他の変更例による駆動回路１８５の構成を示す回路図である。図６４を参照して、この駆動回路１８５が図６１の駆動回路１７５と異なる点は、定電流源１６１が出力ノードＮ３０と第５電源電位Ｖ５のノードとの間に接続され、定電流源１７１が第３電源電位Ｖ３のノードと出力ノードＮ３０との間に接続されている点である。
【０１６８】
定電流源６２，６４，１６１，１７１は、図６５に示すように、抵抗素子６７、Ｐ型トランジスタ６５，６６，１８９、およびＮ型トランジスタ１８６〜１８８で構成される。Ｐ型トランジスタ６６、抵抗素子６７およびＮ型トランジスタ１８６は、第３電源電位Ｖ３のノードと第５電源電位Ｖ５のノードとの間に直列接続される。Ｐ型トランジスタ６６のゲートはそのドレインに接続され、Ｎ型トランジスタ１８６のゲートはそのドレインに接続される。トランジスタ６６，１８６の各々は、ダイオード素子を構成する。
【０１６９】
Ｐ型トランジスタ６５は、第３電源電位Ｖ３のノードとノードＮ２２との間に接続され、そのゲートはＰ型トランジスタ６６のゲートに接続される。Ｐ型トランジスタ１８９は、第３電源電位Ｖ３のノードと出力ノードＮ３０との間に接続され、そのゲートはＰ型トランジスタ６６のゲートに接続される。Ｐ型トランジスタ６６，６５，１８９は、カレントミラー回路を構成する。Ｐ型トランジスタ６５，１８９の各々には、Ｐ型トランジスタ６６に流れる電流に応じた値の電流が流れる。Ｐ型トランジスタ６５，１８９は、それぞれ定電流源６２，１７１を構成する。
【０１７０】
Ｎ型トランジスタ１８７は、第５電源電位Ｖ５のノードとノードＮ２７との間に接続され、そのゲートはＮ型トランジスタ１８６のゲートに接続される。Ｎ型トランジスタ１８８は、第５電源電位Ｖ５のノードと出力ノードＮ３０との間に接続され、そのゲートはＮ型トランジスタ１８６のゲートに接続される。Ｎ型トランジスタ１８６〜１８８は、カレントミラー回路を構成する。Ｎ型トランジスタ１８７，１８８の各々には、Ｎ型トランジスタ１８６に流れる電流に応じた値の電流が流れる。Ｎ型トランジスタ１８７，１８８は、それぞれ定電流源６４，１６１を構成する。他の構成および動作は、図６１の駆動回路１７５と同じであるので、その説明は繰り返さない。この変更例でも、図６１の駆動回路１７５と同じ効果が得られる。
【０１７１】
［実施の形態１５］
図６６は、この発明の実施の形態１５によるカラー液晶表示装置の要部を示す回路図であって、図３と対比される図である。図６６を参照して、このカラー液晶表示装置が実施の形態１のカラー液晶表示装置と異なる点は、液晶セル２の一方電極が駆動回路２０の出力ノードＮ３０の代わりに入力ノードＮ２０に接続されている点である。
【０１７２】
ノードＮ３０とＮ２０の電位差が大きい場合は、スイッチ１６の寄生抵抗（抵抗素子１８）を介してノードＮ３０とＮ２０の間にリーク電流が流れ、ノードＮ２０の電位が変化する。しかし、ノードＮ３０とＮ２０の電位差が駆動回路２０の通常のオフセット電圧程度であれば、ノードＮ３０とＮ２０の間のリーク電流は無視できる程度に小さくなり、ノードＮ２０の電位は変化しない。したがって、データ線６の諧調電位ＶＧが液晶セル２の一方電極に正確に与えられ、正確な光透過率が得られる。
【０１７３】
なお、駆動回路２０を実施の形態１〜１４で示した他の駆動回路で置換しても同じ効果が得られることは言うまでもない。駆動回路は、オフセット補償機能を持たない簡易な構成のもので差し支えない。
【０１７４】
［実施の形態１６］
図６７は、この発明の実施の形態１６によるカラー液晶表示装置の要部を示す回路図であって、図６６と対比される図である。図６７を参照して、このカラー液晶表示装置が実施の形態１５のカラー液晶表示装置と異なる点は、サンプルホールド回路１４がサンプルホールド回路１９０で置換されている点である。
【０１７５】
サンプルホールド回路１９０は、サンプルホールド回路１４の駆動回路２０をプッシュ型駆動回路１９１で置換し、キャパシタ１９２を追加したものである。キャパシタ１９２の一方電極はプッシュ型駆動回路１９１の出力ノードＮ３０に接続され、その他方電極は共通電位ＶＣＯＭを受ける。プッシュ型駆動回路１９１は、図６８に示すように、レベルシフト回路２１、プルアップ回路３０、スイッチ２０１〜２０３および抵抗素子２０４を含む。レベルシフト回路２１およびプルアップ回路３０の構成および動作は、図４および図５で説明したとおりである。
【０１７６】
スイッチ２０１の一方電極は第３電源電位Ｖ３を受け、その他方電極は抵抗素子２２を介してノードＮ２２に接続される。スイッチ２０２の一方電極は第６電源電位Ｖ６を受け、その他方電極はＮ型トランジスタ３１のドレインに接続される。スイッチ２０３は、Ｐ型トランジスタ３２のドレインと出力ノードＮ３０との間に接続される。抵抗素子２０４は、Ｐ型トランジスタ３２のドレインと接地電位ＧＮＤのラインとの間に接続される。
【０１７７】
図６９は、このプッシュ型駆動回路１９１の動作を示すタイムチャートである。スイッチ２０１〜２０３は、所定周期（ｔ３−ｔ１）で所定時間（ｔ２−ｔ１）だけオンされる。スイッチ２０１〜２０３がオンされると、抵抗素子２２，２０４にそれぞれ電流Ｉ１，Ｉ２が流れ、キャパシタ１９２が充電されてＶＯ＝ＶＩとなる。スイッチ２０１〜２０３がオフされると、キャパシタ１９２の電荷がたとえばデータ線にリークしてＶＯが徐々に低下する。ＶＯの低下分ΔＶが許容範囲内になるようにスイッチ２０１〜２０３のオン時間とオフ時間の比が設定されている。
【０１７８】
この実施の形態１６では、実施の形態１５と同じ効果が得られる他、駆動回路１９１の電源を間欠的にオン／オフするので、消費電流の低減化を図ることができる。
【０１７９】
なお、スイッチ２０１は、抵抗素子２２、Ｎ型トランジスタ２３およびＰ型トランジスタ２４と直列に接続されていれば、どの位置に設けてもよい。たとえばスイッチ２０１と抵抗素子２２の位置を逆にしてもよい。またスイッチ２０２は、Ｎ型トランジスタ３１、Ｐ型トランジスタ３２および抵抗素子２０４と直列に接続されていれば、どの位置に設けてもよい。
【０１８０】
以下、この実施の形態１６の種々の変更例について説明する。図７０のプル型駆動回路２０５は、レベルシフト回路２５、プルダウン回路３３、スイッチ２０６〜２０８および抵抗素子２０９を含む。レベルシフト回路２５およびプルダウン回路３３の構成および動作は、図４および図５で説明したとおりである。スイッチ２０６の一方電極は第５電源電位Ｖ５を受け、その他方電極は抵抗素子２８を介してノードＮ２７に接続される。スイッチ２０７の一方電極は第７電源電位Ｖ７を受け、その他方電極はＰ型トランジスタ３５のドレインに接続される。スイッチ２０８は、Ｎ型トランジスタ３４のドレインと出力ノードＮ３０との間に接続される。抵抗素子２０９は、Ｎ型トランジスタ３４のドレインと第４の電源電位Ｖ４のラインとの間に接続される。スイッチ２０６〜２０８は、図６８および図６９で示したスイッチ２０１〜２０３と同様にオン／オフされる。この変更例でも、消費電力の低減化を図ることができる。
【０１８１】
図７１のプッシュプル型駆動回路２１０は、図６８のプッシュ型駆動回路１９１と図７０のプル型駆動回路２０５とを組合せたものである。但し、スイッチ２０８は除去され、Ｐ型トランジスタ３２のドレインおよびＮ型トランジスタ３４のドレインは、共にスイッチ２０３を介して出力ノードＮ３０に接続される。スイッチ２０１〜２０３，２０６，２０７は同時にオン／オフされる。この変更例でも、消費電力の低減化を図ることができる。
【０１８２】
図７２のプッシュプル型駆動回路２１５は、図７１のプッシュプル型駆動回路２１０からスイッチ２０６，２０７を除去し、スイッチ２０１，２０２をプッシュ側とプル側で共用するものである。Ｎ型トランジスタ２６のドレインは、スイッチ２０１と抵抗素子２２の間のノードに接続される。Ｎ型トランジスタ３４のドレインは、抵抗素子２０９を介してＮ型トランジスタ３１のドレインに接続される。この変更例では、スイッチの数が少なくて済む。
【０１８３】
図７３のカラー液晶表示装置では、液晶セル２の一方電極はプッシュ型駆動回路１９１の出力ノードＮ３０に接続される。この変更例でも、消費電力の低減化が図られる。
【０１８４】
［実施の形態１７］
図７４は、この発明の実施の形態１７による画像表示装置の要部を示す回路図である。この画像表示装置の全体構成は図１のカラー液晶表示装置と同様であり、走査線４とデータ線６の各交差部にＥＬ素子２２０およびサンプルホールド回路２２１が設けられている。水平走査回路８の階調電位発生回路１０および駆動回路１３は、画像信号に応じたレベルの階調電流ＩＧをデータ線６に流す電流源２３０で置換されている。
【０１８５】
サンプルホールド回路２２１は、Ｐ型トランジスタ２２２、キャパシタ２２３、駆動回路２２４およびスイッチ２２５〜２２９を含む。Ｐ型トランジスタ２２２、スイッチ２２８およびＥＬ素子２２０は、電源電位ＶＣＣのラインと接地電位ＧＮＤのラインとの間に直列接続される。キャパシタ２２３は、Ｐ型トランジスタ２２２のソースおよびゲート間に接続されている。スイッチ２２５，２２６は、Ｐ型トランジスタ２２２のゲートおよびドレイン間に直列接続される。スイッチ２２７は、データ線６とＰ型トランジスタ２２２のドレインとの間に接続される。駆動回路２２４およびスイッチ２２９は、Ｐ型トランジスタ２２２のゲートとスイッチ２２５，２２６間のノードとの間に接続される。スイッチ２２５〜２２９は、走査線４によってオン／オフ制御される。
【０１８６】
走査線４が選択レベルの「Ｈ」レベルにされた場合は、スイッチ２２５〜２２７がオンされるとともにスイッチ２２８，２２９がオフされる。これにより、Ｐ型トランジスタ２２２がスイッチ２２５，２２６によってダイオード接続され、電源電位ＶＣＣのラインからＰ型トランジスタ２２２、スイッチ２２７およびデータ線６を介して電流源２３０に画像信号に応じたレベルの階調電流ＩＧが流れる。このとき、Ｐ型トランジスタ２２２のゲートは階調電流ＩＧに応じたレベルの電位になっており、キャパシタ２２３はＰ型トランジスタ２２２のソース−ゲート間電圧に充電される。
【０１８７】
走査線４が非選択レベルの「Ｌ」レベルに立下げられると、スイッチ２２５〜２２７がオフされるとともにスイッチ２２８，２２９がオンされる。Ｐ型トランジスタ２２２のゲート電位はキャパシタ２２３によって保持されているので、電源電圧ＶＣＣのラインからＰ型トランジスタ２２２、スイッチ２２８およびＥＬ素子２０を介して接地電位ＧＮＤのラインに階調電流ＩＧが流れ、ＥＬ素子２２０は階調電流ＩＧに応じた輝度で発光する。
【０１８８】
このとき、駆動回路２２４によってスイッチ２２５，２２６間のノードの電位がＰ型トランジスタ２２２のゲート電位に保持されるので、Ｐ型トランジスタ２２２のゲート電位が一定に保持され、ＥＬ素子２２０は一定の輝度で発光し続ける。
【０１８９】
なお、駆動回路２２４およびスイッチ２２６，２２９がない場合は、スイッチ２２５，２２７の寄生抵抗を介してＰ型トランジスタ２２２のゲートとデータ線６の間にリーク電流が流れ、Ｐ型トランジスタ２２２のゲート電位が変化してＥＬ素子２２０の輝度が変化する。
【０１９０】
［実施の形態１８］
図７５は、この発明の実施の形態１８による画像表示装置の要部を示す回路図である。この画像表示装置の全体構成は図１のカラー液晶表示装置と同様であり、走査線４とデータ線６の各交差部にＥＬ素子２２０およびサンプルホールド回路２３１が設けられている。水平走査回路８の階調電位発生回路１０および駆動回路１３は、画像信号に応じたレベルの階調電流ＩＧをデータ線６に流す電流源２４０で置換されている。
【０１９１】
サンプルホールド回路２３１は、Ｎ型トランジスタ２３２、キャパシタ２３３、駆動回路２３４およびスイッチ２３５〜２３９を含む。ＥＬ素子２２０、スイッチ２３８およびＮ型トランジスタ２３２は、電源電位ＶＣＣのラインと接地電位ＧＮＤのラインとの間に直列接続される。スイッチ２３５は、データ線６とＮ型トランジスタ２３２のドレインとの間に接続される。スイッチ２３６，２３７は、Ｎ型トランジスタ２３２のドレインおよびゲート間に直列接続される。キャパシタ２３３は、Ｎ型トランジスタ２３２のゲートおよびソース間に接続される。駆動回路２３４およびスイッチ２３９は、Ｎ型トランジスタ２３２のゲートとスイッチ２３６，２３７間のノードとの間に直列接続される。スイッチ２３５〜２３９は、走査線４によってオン／オフ制御される。
【０１９２】
走査線４が選択レベルの「Ｈ」レベルにされた場合は、スイッチ２３５〜２３７がオンされるとともにスイッチ２３８，２３９がオフされる。これにより、Ｎ型トランジスタ２３２がスイッチ２３６，２３７によってダイオード接続され、電流源２４０からデータ線６、スイッチ２３５およびＮ型トランジスタ２３２を介して接地電位ＧＮＤのラインに画像信号に応じたレベルの階調電流ＩＧが流れる。このときＮ型トランジスタ２３２のゲートは階調電流ＩＧに応じたレベルの電位になっており、キャパシタ２３３はＮ型トランジスタ２３２のゲート−ソース間電圧に充電される。
【０１９３】
走査線４が選択レベルの「Ｌ」レベルに立下げられると、スイッチ２３５〜２３７がオフされるとともにスイッチ２３８，２３９がオンされる。Ｎ型トランジスタ２３２のゲート電位はキャパシタ２３３に保持されているので、電源電位ＶＣＣのラインからＥＬ素子２２０、スイッチ２３８およびＮ型トランジスタ２３２を介して接地電位ＧＮＤのラインに階調電流ＩＧが流れ、ＥＬ素子２２０は階調電流ＩＧに応じた輝度で発光する。
【０１９４】
このとき、駆動回路２３４によってスイッチ２３６，２３７間のノードの電位がＮ型トランジスタ２３２のゲート電位に保持されるので、Ｎ型トランジスタ２３２のゲート電位が一定に保持され、ＥＬ素子２２０は一定の輝度で発光し続ける。
【０１９５】
なお、駆動回路２３４およびスイッチ２３６，２３９がない場合は、スイッチ２３５，２３７の寄生抵抗を介してＮ型トランジスタ２３２のゲートとデータ線６の間にリーク電流が流れ、Ｎ型トランジスタ２３２のゲート電位が変化してＥＬ素子２２０の輝度が変化する。
【０１９６】
なお、以上の実施の形態１〜１８では、液晶セル２、ＥＬ素子５１，２２０を用いたアクティブマトリックス型表示装置について説明したが、この発明は他のどのような電気−光変換素子を用いたアクティブマトリックス型表示装置にも適用可能であることは言うまでもない。
【０１９７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるカラー液晶表示装置の全体構成を示すブロック図である。
【図２】 図１に示した水平走査回路の要部を示す回路ブロック図である。
【図３】 図１に示した各液晶セルに対応して設けられたサンプルホールド回路の構成を示す回路図である。
【図４】 図３に示した駆動回路の構成を示す回路図である。
【図５】 図４に示した駆動回路の動作を説明するための回路図である。
【図６】 図４に示した駆動回路の動作を説明するためのタイムチャートである。
【図７】 実施の形態１の変更例を示す回路図である。
【図８】 実施の形態１の他の変更例を示す回路図である。
【図９】 実施の形態１のさらに他の変更例を示す回路図である。
【図１０】 実施の形態１のさらに他の変更例を示す回路図である。
【図１１】 実施の形態１のさらに他の変更例を示す回路図である。
【図１２】 この発明の実施の形態２によるサンプルホールド回路の駆動回路の構成を示す回路図である。
【図１３】 図１２に示した駆動回路の構成をより詳細に示す回路図である。
【図１４】 実施の形態２の変更例を示す回路図である。
【図１５】 実施の形態２の他の変更例を示す回路図である。
【図１６】 実施の形態２のさらに他の変更例を示す回路図である。
【図１７】 この発明の実施の形態３によるサンプルホールド回路の駆動回路の構成を示す回路図である。
【図１８】 図１７に示した駆動回路の動作を示すタイムチャートである。
【図１９】 実施の形態３の変更例を示す回路図である。
【図２０】 この発明の実施の形態４によるサンプルホールド回路の駆動回路の構成を示す回路図である。
【図２１】 実施の形態４の変更例を示す回路図である。
【図２２】 実施の形態４の他の変更例を示す回路図である。
【図２３】 実施の形態４のさらに他の変更例を示す回路図である。
【図２４】 実施の形態４のさらに他の変更例を示す回路図である。
【図２５】 実施の形態４のさらに他の変更例を示す回路図である。
【図２６】 この発明の実施の形態５によるサンプルホールド回路の駆動回路の構成を示す回路図である。
【図２７】 図２６に示した駆動回路の動作を示すタイムチャートである。
【図２８】 実施の形態５の変更例を示す回路図である。
【図２９】 この発明の実施の形態６によるサンプルホールド回路の駆動回路の構成を示す回路図である。
【図３０】 実施の形態６の変更例を示す回路図である。
【図３１】 この発明の実施の形態７によるサンプルホールド回路の駆動回路の構成を示す回路図である。
【図３２】 図３１に示した駆動回路の構成を示す回路図である。
【図３３】 この発明の実施の形態８によるサンプルホールド回路のオフセット補償機能付駆動回路の構成を示す回路ブロック図である。
【図３４】 図３３に示したオフセット補償機能付駆動回路の動作を示すタイムチャートである。
【図３５】 この発明の実施の形態９によるサンプルホールド回路のオフセット補償機能付駆動回路の構成を示す回路ブロック図である。
【図３６】 図３５に示したオフセット補償機能付駆動回路の動作を示すタイムチャートである。
【図３７】 図３５に示したオフセット補償機能付駆動回路の動作を示す他のタイムチャートである。
【図３８】 実施の形態９の変更例を示す回路図である。
【図３９】 実施の形態９の他の変更例を示す回路図である。
【図４０】 実施の形態９のさらに他の変更例を示す回路図である。
【図４１】 実施の形態９のさらに他の変更例を示す回路図である。
【図４２】 実施の形態９のさらに他の変更例を示す回路図である。
【図４３】 実施の形態９のさらに他の変更例を示す回路図である。
【図４４】 実施の形態９のさらに他の変更例を示す回路図である。
【図４５】 実施の形態９のさらに他の変更例を示す回路図である。
【図４６】 実施の形態９のさらに他の変更例を示す回路図である。
【図４７】 実施の形態９のさらに他の変更例を示す回路図である。
【図４８】 実施の形態９のさらに他の変更例を示す回路図である。
【図４９】 実施の形態９のさらに他の変更例を示す回路図である。
【図５０】 この発明の実施の形態１０によるサンプルホールド回路のオフセット補償機能付駆動回路の構成を示す回路ブロック図である。
【図５１】 図５０に示したオフセット補償機能付駆動回路の動作を示すタイムチャートである。
【図５２】 図５０に示したオフセット補償機能付駆動回路の動作を示す他のタイムチャートである。
【図５３】 この発明の実施の形態１１によるサンプルホールド回路のオフセット補償機能付駆動回路の構成を示す回路ブロック図である。
【図５４】 図５３に示したオフセット補償機能付駆動回路の動作を示すタイムチャートである。
【図５５】 この発明の実施の形態１２によるサンプルホールド回路のプッシュ型駆動回路の構成を示す回路図である。
【図５６】 図５５に示したプッシュ型駆動回路の構成をより詳細に示す回路図である。
【図５７】 実施の形態１２の変更例を示す回路図である。
【図５８】 実施の形態１２の他の変更例を示す回路図である。
【図５９】 この発明の実施の形態１３によるサンプルホールド回路のプル型駆動回路の構成を示す回路図である。
【図６０】 実施の形態１３の変更例を示す回路図である。
【図６１】 この発明の実施の形態１４によるサンプルホールド回路の駆動回路の構成を示す回路ブロック図である。
【図６２】 実施の形態１４の変更例を示す回路図である。
【図６３】 実施の形態１４の他の変更例を示す回路図である。
【図６４】 実施の形態１４のさらに他の変更例を示す回路図である。
【図６５】 図６４に示した駆動回路の構成をより詳細に示す回路図である。
【図６６】 この発明の実施の形態１５によるカラー液晶表示装置の要部を示す回路図である。
【図６７】 この発明の実施の形態１６によるカラー液晶表示装置の要部を示す回路図である。
【図６８】 図６７に示した駆動回路の構成を示す回路図である。
【図６９】 図６８に示した駆動回路の動作を示すタイムチャートである。
【図７０】 実施の形態１６の変更例を示す回路図である。
【図７１】 実施の形態１６の他の変更例を示す回路図である。
【図７２】 実施の形態１６のさらに他の変更例を示す回路図である。
【図７３】 実施の形態１６のさらに他の変更例を示す回路図である。
【図７４】 この発明の実施の形態１７による画像表示装置の要部を示す回路ブロック図である。
【図７５】 この発明の実施の形態１８による画像表示装置の要部を示す回路ブロック図である。
【図７６】 従来の液晶表示装置の要部を示す回路図である。
Claims (20)
- 入力電位（ＶＧ）をサンプリングし、サンプリングした電位を保持および出力するサンプルホールド回路（１４）であって、
その一方電極が前記入力電位（ＶＧ）を受け、第１の期間に導通する第１のスイッチング素子（１５）、
その一方電極が前記第１のスイッチング素子（１５）の他方電極に接続され、第２の期間に導通する第２のスイッチング素子（１６）、
その一方電極が前記第２のスイッチング素子（１６）の他方電極に接続され、その他方電極が所定の電位（ＶＣＯＭ）を受ける第１のキャパシタ（１９）、および
その入力ノード（Ｎ２０）が前記第２のスイッチング素子（１６）の他方電極に接続され、その出力ノード（Ｎ３０）が前記第１のスイッチング素子（１５）の他方電極に接続され、前記入力ノード（Ｎ２０）の電位に応じた電位を出力ノード（Ｎ３０）に出力する駆動回路（１６０）を備える、サンプルホールド回路。 - 前記第１および第２の期間は同じ期間である、請求項１に記載のサンプルホールド回路。
- 前記第２の期間は前記第１の期間内の期間である、請求項１に記載のサンプルホールド回路。
- 前記駆動回路（１６０）は、
前記入力ノード（Ｎ２０）の電位（ＶＩ）を予め定められた第１の電圧だけある電位方向にレベルシフトさせた電位（Ｖ２２）を出力する第１のレベルシフト回路（６１）、
前記第１のレベルシフト回路（６１）の出力電位（Ｖ２２）を前記ある電位方向と逆の電位方向に予め定められた第２の電圧だけレベルシフトさせた電位を前記出力ノード（Ｎ３０）に出力する第２のレベルシフト回路（３０，１６１）を含む、請求項１に記載のサンプルホールド回路。 - 前記第１のレベルシフト回路（６１）は、
その一方電極が第１の電源電位（Ｖ３）を受ける第１の電流制限素子（６２）、および
その第１の電極が前記第１の電流制限素子（６２）の他方電極に接続され、その第２の電極が第２の電源電位（ＧＮＤ）を受け、その入力電極が前記入力ノード（Ｎ２０）の電位（ＶＩ）を受ける第１の導電形式の第１のトランジスタ（２４）を含み、
前記第２のレベルシフト回路（３０，１６１）は、その第１の電極が第３の電源電位（Ｖ６）を受け、その第２の電極が前記出力ノード（Ｎ３０）に接続され、その入力電極が前記第１の電流制限素子（６２）の他方電極に接続された第２の導電形式の第２のトランジスタ（３１）を含む、請求項４に記載のサンプルホールド回路。 - 前記第１のレベルシフト回路（６１）は、さらに、その第１の電極および入力電極が前記第１の電流制限素子（６２）の他方電極に接続され、その第２の電極が前記第１のトランジスタ（２４）の第１の電極に接続された第２の導電形式の第３のトランジスタ（２３）を含み、
前記第２のレベルシフト回路（３０，１６１）は、さらに、その第１の電極が前記第２のトランジスタ（３１）の第２の電極に接続され、その第２の電極および入力電極が前記出力ノード（Ｎ３０）に接続された第１の導電形式の第４のトランジスタ（３２）を含む、請求項５に記載のサンプルホールド回路。 - 前記第２のレベルシフト回路（３０，１６１）は、さらに、前記出力ノード（Ｎ３０）と第４の電源電位（ＧＮＤ）のラインとの間に接続された第２の電流制限素子（１６１）を含む、請求項５に記載のサンプルホールド回路。
- 前記第１および第３の電源電位（Ｖ３，Ｖ６）は同電位であり、
前記第２および第４の電源電位（ＧＮＤ，ＧＮＤ）は同電位である、請求項７に記載のサンプルホールド回路。 - 前記第１および第２の電流制限素子（６２，１６１）はそれぞれ第１および第２の抵抗素子を含む、請求項７に記載のサンプルホールド回路。
- 前記第１の電流制限素子（６２）は、その入力電極が第１の定電圧を受ける第２の導電形式の第３のトランジスタ（６５）を含み、
前記第２の電流制限素子（１６２）は、その入力電極が第２の定電圧を受ける第１の導電形式の第４のトランジスタ（１６１）を含む、請求項７に記載のサンプルホールド回路。 - 前記駆動回路（７５，８０）は、さらに、前記入力ノード（Ｎ２０）の電位（ＶＩ）が前記ある電位方向に変化されたことに応じて前記第１および第２のレベルシフト回路（６１，３０）間の所定のノード（Ｎ２２）の電位（Ｖ２２）を前記ある電位方向にパルス的に変化させるパルス発生回路（７６，８１）を含む、請求項４に記載のサンプルホールド回路。
- 前記パルス発生回路（７６）は、その一方電極が前記第１のノード（Ｎ２２）に接続され、その他方電極の電位が前記入力ノード（Ｎ２０）の電位（ＶＩ）が前記ある電位方向に変化されたことに応じて前記ある電位方向にパルス的に変化される第２のキャパシタ（７６）を含む、請求項１１に記載のサンプルホールド回路。
- 前記パルス発生回路（８１）は、その一方電極が第１の電源電位（Ｖ３）を受け、その他方電極が前記所定のノード（Ｎ２２）に接続され、前記入力ノード（Ｎ２０）の電位（ＶＩ）が前記ある電位方向に変化されたことに応じてパルス的に導通する第３のスイッチング素子（８１）を含む、請求項１１に記載のサンプルホールド回路。
- 前記駆動回路（１２５）は、さらに、オフセット電圧を打消すオフセット補償回路（１２２ａ，Ｓ１ａ〜Ｓ３ａ）を含む、請求項４に記載のサンプルホールド回路。
- 前記第２のレベルシフト回路（３０）の出力電位は、前記出力ノード（Ｎ１２１）の代りに第２のノード（Ｎ３０ａ）に接続され、
前記オフセット補償回路（１２２ａ，Ｓ１ａ〜Ｓ３ａ）は、
第２のキャパシタ（１２２ａ）、
前記第２のキャパシタ（１２２ａ）の一方電極および前記第１のレベルシフト回路（６１）に前記入力ノードの電位（ＶＩ）を与えるとともに前記第２のキャパシタ（１２２ａ）の他方電極を前記所定のノード（Ｎ３０ａ）に接続する第１の切換回路（Ｓ１ａ，Ｓ２ａ）、および
前記第２のキャパシタ（１２２ａ）の他方電極に前記入力ノードの電位（ＶＩ）を与えるとともに前記第２のキャパシタ（１２２ａ）の一方電極の電位を前記入力ノードの電位（ＶＩ）の代りに前記第１のレベルシフト回路（６１）に与える第２の切換回路（Ｓ３ａ）、および
前記第２のノード（Ｎ３０ａ）の電位を前記出力ノード（Ｎ１２１）に与える第３の切換回路（Ｓ４ａ）を含む、請求項１４に記載のサンプルホールド回路。 - 前記オフセット補償回路（１２２ａ，１２６ａ，１３１ａ，Ｓ１ａ〜Ｓ３ａ）は、さらに、前記第１の切換回路（Ｓ１ａ，Ｓ２ａ）によって前記第２のキャパシタ（１２２ａ）の一方電極に前記入力電位が与えられるとともに前記第２のキャパシタ（１２２ａ）の他方電極が前記所定のノード（Ｎ３０ａ）に接続されている期間において、前記所定のノード（Ｎ３０ａ）の電位を前記ある電位方向と逆の電位方向にパルス的に変化させるパルス発生回路（１２６ａ，１３１ａ）を含む、請求項１５に記載の駆動回路。
- 前記駆動回路（１９１）は、さらに、前記第１および第２のレベルシフト回路（２１，３０）に電源電圧を間欠的に与える切換回路（２０１，２０２）を含む、請求項４に記載のサンプルホールド回路。
- 請求項１のサンプルホールド回路（１４）と、その一方電極が前記駆動回路（２０）の出力ノード（Ｎ３０）に接続され、その他方電極が共通電位（ＶＣＯＭ）を受ける液晶セル（２）とを備える、画像表示装置。
- 請求項１のサンプルホールド回路（１４）と、その一方電極が前記駆動回路（２０）の入力ノード（Ｎ２０）に接続され、その他方電極が共通電位（ＶＣＯＭ）を受ける液晶セル（２）とを備える、画像表示装置。
- 請求項１のサンプルホールド回路（２２６，２２５，２２３，２２４）、
その第１の電極が前記第１のスイッチング素子（２２６）の一方電極に接続され、その入力電極が前記第２のスイッチング素子（２２５）の他方電極に接続され、その第２の電極が前記第１のキャパシタ（２２３）の他方電極に接続されたトランジスタ（２２２）、
前記第１および第２のスイッチング素子（２２６，２２５）が共に導通している前記第１および第２の期間に前記トランジスタ（２２２）の第１の電極に接続されて前記トランジスタ（２２２）に階調電流（ＩＧ）を流す電流源（２３０）、および
前記第１および第２の期間の経過後に前記トランジスタ（２２２）の第１の電極と電源電位（ＧＮＤ）のラインとの間に接続され、前記トランジスタ（２２２）に流れる電流に応じた輝度で発光する発光素子（２２０）を備える、画像表示装置。
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| US8836680B2 (en) * | 2011-08-04 | 2014-09-16 | Sharp Kabushiki Kaisha | Display device for active storage pixel inversion and method of driving the same |
| US8896512B2 (en) | 2011-08-04 | 2014-11-25 | Sharp Kabushiki Kaisha | Display device for active storage pixel inversion and method of driving the same |
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Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4945259A (en) * | 1988-11-10 | 1990-07-31 | Burr-Brown Corporation | Bias voltage generator and method |
| JP2758911B2 (ja) * | 1988-12-09 | 1998-05-28 | 株式会社リコー | 薄膜二端子素子 |
| JPH03293813A (ja) * | 1990-04-12 | 1991-12-25 | Fujitsu Ltd | 半導体集積回路 |
| JPH0456888A (ja) * | 1990-06-25 | 1992-02-24 | Nippon Telegr & Teleph Corp <Ntt> | ドットマトリクス駆動回路 |
| US5206544A (en) * | 1991-04-08 | 1993-04-27 | International Business Machines Corporation | CMOS off-chip driver with reduced signal swing and reduced power supply disturbance |
| JP3053276B2 (ja) * | 1991-11-22 | 2000-06-19 | 株式会社東芝 | 液晶表示装置 |
| JPH05142572A (ja) * | 1991-11-22 | 1993-06-11 | Toshiba Corp | 液晶表示装置 |
| JPH05291917A (ja) * | 1992-04-16 | 1993-11-05 | Olympus Optical Co Ltd | 高速バッファ回路 |
| GB2312773A (en) * | 1996-05-01 | 1997-11-05 | Sharp Kk | Active matrix display |
| DE19804379A1 (de) * | 1997-02-05 | 1998-08-06 | Denso Corp | Abtast- und Haltekreis |
| JPH10254412A (ja) | 1997-03-14 | 1998-09-25 | Fujitsu Ltd | サンプリングホールド回路 |
| JPH11242207A (ja) * | 1997-12-26 | 1999-09-07 | Sony Corp | 電圧発生回路、光学空間変調素子、画像表示装置並びに画素の駆動方法 |
| GB9812742D0 (en) | 1998-06-12 | 1998-08-12 | Philips Electronics Nv | Active matrix electroluminescent display devices |
| JP2000194323A (ja) | 1998-12-25 | 2000-07-14 | Fujitsu Ltd | アナログバッファ回路及び液晶表示装置 |
| JP2000214800A (ja) * | 1999-01-20 | 2000-08-04 | Sanyo Electric Co Ltd | エレクトロルミネッセンス表示装置 |
| JP2001147659A (ja) * | 1999-11-18 | 2001-05-29 | Sony Corp | 表示装置 |
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