JPH10254412A - サンプリングホールド回路 - Google Patents
サンプリングホールド回路Info
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- JPH10254412A JPH10254412A JP6023997A JP6023997A JPH10254412A JP H10254412 A JPH10254412 A JP H10254412A JP 6023997 A JP6023997 A JP 6023997A JP 6023997 A JP6023997 A JP 6023997A JP H10254412 A JPH10254412 A JP H10254412A
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- tft
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- capacitor
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Abstract
(57)【要約】
【課題】 出力トランジスタをＴＦＴで構成した場合の
トランジスタのしきい値電圧のバラツキを簡単な工夫で
補償する。 【解決手段】 一端を入力端子に接続した第１のスイッ
チ要素の他端に第２のスイッチ要素、第３のスイッチ要
素及び第１の容量の各一端を接続し第２のスイッチ要素
と第３のスイッチ要素の各他端の間に第２の容量を接続
し第２のスイッチ要素の他端をＴＦＴのゲートに接続し
第３のスイッチ要素の他端を第４のスイッチ要素を介し
てＴＦＴのソース及び抵抗の一端並びに出力端子に接続
しＴＦＴのドレインを高電位電源線に接続し且つ第１の
容量と抵抗の各他端を低電位電源線に接続する。出力電
圧はＴＦＴのゲート電圧からしきい値電圧だけ下がった
電圧となるが、第２の容量の保持電圧によってＴＦＴの
ゲート電圧が正確にしきい値電圧の分だけ高められてい
るから、差引ゼロとなって出力電圧に影響しない。
トランジスタのしきい値電圧のバラツキを簡単な工夫で
補償する。 【解決手段】 一端を入力端子に接続した第１のスイッ
チ要素の他端に第２のスイッチ要素、第３のスイッチ要
素及び第１の容量の各一端を接続し第２のスイッチ要素
と第３のスイッチ要素の各他端の間に第２の容量を接続
し第２のスイッチ要素の他端をＴＦＴのゲートに接続し
第３のスイッチ要素の他端を第４のスイッチ要素を介し
てＴＦＴのソース及び抵抗の一端並びに出力端子に接続
しＴＦＴのドレインを高電位電源線に接続し且つ第１の
容量と抵抗の各他端を低電位電源線に接続する。出力電
圧はＴＦＴのゲート電圧からしきい値電圧だけ下がった
電圧となるが、第２の容量の保持電圧によってＴＦＴの
ゲート電圧が正確にしきい値電圧の分だけ高められてい
るから、差引ゼロとなって出力電圧に影響しない。
Description
【０００１】
【発明の属する技術分野】本発明は、サンプリングホー
ルド回路、詳しくは、出力トランジスタをＴＦＴ（thin
film transistor：薄膜トランジスタ）で構成した場合
の該トランジスタのしきい値電圧のバラツキを簡単な工
夫で補償できるようにしたサンプリングホールド回路に
関し、特に、周辺一体化液晶パネルの製造に用いて好適
な回路技術に関する。
ルド回路、詳しくは、出力トランジスタをＴＦＴ（thin
film transistor：薄膜トランジスタ）で構成した場合
の該トランジスタのしきい値電圧のバラツキを簡単な工
夫で補償できるようにしたサンプリングホールド回路に
関し、特に、周辺一体化液晶パネルの製造に用いて好適
な回路技術に関する。
【０００２】
【従来の技術】冷陰極管（ＣＲＴ）を用いた表示装置で
は、点順次駆動すなわち画面の左上から右下に走査して
１画面を表示する。１走査点（画素）あたりの走査時間
は、たとえばテレビの場合でおよそ 100ｎｓ（但し１水
平走査期間がＮＴＳＣ方式の約60μｓとする）であり、
この時間は、ＣＲＴのように蛍光体に電子ビームを照射
するだけの単純な表示装置であれば十分であるが、液晶
パネルのように容量性の表示画素を持つものにあっては
短かすぎる時間である。そこで、液晶パネルにおいて
は、データドライバに１ライン分の“サンプリングホー
ルド回路”（以下、Ｓ／Ｈ回路と略す）を組み込み、こ
のＳ／Ｈ回路で画素単位に画像信号をサンプリングする
共に、水平走査信号に同期させてＳ／Ｈ回路内の画像信
号をまとめて一行分の表示画素に送り込むという線順次
駆動方式を採用している。１画素あたりの走査時間を最
大で１水平走査期間程度まで延長できる。
は、点順次駆動すなわち画面の左上から右下に走査して
１画面を表示する。１走査点（画素）あたりの走査時間
は、たとえばテレビの場合でおよそ 100ｎｓ（但し１水
平走査期間がＮＴＳＣ方式の約60μｓとする）であり、
この時間は、ＣＲＴのように蛍光体に電子ビームを照射
するだけの単純な表示装置であれば十分であるが、液晶
パネルのように容量性の表示画素を持つものにあっては
短かすぎる時間である。そこで、液晶パネルにおいて
は、データドライバに１ライン分の“サンプリングホー
ルド回路”（以下、Ｓ／Ｈ回路と略す）を組み込み、こ
のＳ／Ｈ回路で画素単位に画像信号をサンプリングする
共に、水平走査信号に同期させてＳ／Ｈ回路内の画像信
号をまとめて一行分の表示画素に送り込むという線順次
駆動方式を採用している。１画素あたりの走査時間を最
大で１水平走査期間程度まで延長できる。
【０００３】図１１は線順次駆動方式の液晶パネルとそ
の周辺回路の概略構成図である。この図において、１は
クロックＣＬＫや表示電圧ＶＳ及び水平垂直同期信号Ｈ
ＳＹＮＣ、ＶＳＹＮＣなどから表示に必要な各種内部信
号（画素クロックＣＫ１、ストローブ信号ＳＴ及び表示
信号ＶＳＡなど）を発生する制御回路、２はデータドラ
イバ、３はゲートドライバ、４は液晶パネルである。デ
ータドライバ２はｎ段（ここでは便宜的にｎ＝５）のシ
フト段を有するシフトレジスタ２ａと、ｎ段のサンプリ
ング段を有するＳ／Ｈ回路２ｂからなり、ＣＫ１によっ
てＳＴを順次にシフトして各段のサンプリングクロック
を作り、このサンプリングクロックに応答してＳ／Ｈ回
路２ｂでＶＳＡをサンプリングし、１行分の表示信号を
まとめて液晶パネル４のゲートバスライン５1〜５5に出
力するというものである。なお、６1〜６4はゲートバス
ライン（本数は一例）、７はＴＦＴ、８は液晶容量、９
はコモン電極である。
の周辺回路の概略構成図である。この図において、１は
クロックＣＬＫや表示電圧ＶＳ及び水平垂直同期信号Ｈ
ＳＹＮＣ、ＶＳＹＮＣなどから表示に必要な各種内部信
号（画素クロックＣＫ１、ストローブ信号ＳＴ及び表示
信号ＶＳＡなど）を発生する制御回路、２はデータドラ
イバ、３はゲートドライバ、４は液晶パネルである。デ
ータドライバ２はｎ段（ここでは便宜的にｎ＝５）のシ
フト段を有するシフトレジスタ２ａと、ｎ段のサンプリ
ング段を有するＳ／Ｈ回路２ｂからなり、ＣＫ１によっ
てＳＴを順次にシフトして各段のサンプリングクロック
を作り、このサンプリングクロックに応答してＳ／Ｈ回
路２ｂでＶＳＡをサンプリングし、１行分の表示信号を
まとめて液晶パネル４のゲートバスライン５1〜５5に出
力するというものである。なお、６1〜６4はゲートバス
ライン（本数は一例）、７はＴＦＴ、８は液晶容量、９
はコモン電極である。
【０００４】ところで、液晶パネルとその周辺回路を一
体化できれば、製造歩留まりを大幅に改善して製品価格
を低減できるが、以下に述べる理由から、特に、データ
ドライバ２のＳ／Ｈ回路２ｂの一体化が困難であった。
すなわち、液晶パネルとその周辺回路を一体化するに
は、周辺回路のすべての能動素子をＴＦＴで構成しなけ
ればならないが、ガラス基板上の薄い半導体薄膜に作ら
れるＴＦＴは特性のバラツキが大きく、隣り合うもので
あっても、しきい値電圧（ドレイン電流が流れはじめる
ときのゲート−ソース間電圧）が異なるからであり、特
に、Ｓ／Ｈ回路２ｂの出力トランジスタに用いた場合、
１ラインの出力特性を揃えることができないからであ
る。
体化できれば、製造歩留まりを大幅に改善して製品価格
を低減できるが、以下に述べる理由から、特に、データ
ドライバ２のＳ／Ｈ回路２ｂの一体化が困難であった。
すなわち、液晶パネルとその周辺回路を一体化するに
は、周辺回路のすべての能動素子をＴＦＴで構成しなけ
ればならないが、ガラス基板上の薄い半導体薄膜に作ら
れるＴＦＴは特性のバラツキが大きく、隣り合うもので
あっても、しきい値電圧（ドレイン電流が流れはじめる
ときのゲート−ソース間電圧）が異なるからであり、特
に、Ｓ／Ｈ回路２ｂの出力トランジスタに用いた場合、
１ラインの出力特性を揃えることができないからであ
る。
【０００５】図１２はＴＦＴを用いない場合のＳ／Ｈ回
路の概略構成図（但し１画素分）である。サンプリング
クロックに応答してＦＥＴ１１がオンすると、表示電圧
がサンプリング容量１２に保持され、この容量１２の保
持電圧がボルテージフォロワー回路１３を介して液晶パ
ネルのデータバスラインに書き込まれるようになってい
る。
路の概略構成図（但し１画素分）である。サンプリング
クロックに応答してＦＥＴ１１がオンすると、表示電圧
がサンプリング容量１２に保持され、この容量１２の保
持電圧がボルテージフォロワー回路１３を介して液晶パ
ネルのデータバスラインに書き込まれるようになってい
る。
【０００６】一方、すべての能動素子をＴＦＴに置き換
えたＳ／Ｈ回路は、例えば、図１３のようになり、この
回路でも、サンプリングクロックに応答してＴＦＴ１４
がオンすると、表示電圧がサンプリング容量１２に保持
され、この容量１２の保持電圧がＴＦＴ１５を介して液
晶パネルのデータバスラインに書き込まれるので、一
応、図１２と同様の作用が得られる。
えたＳ／Ｈ回路は、例えば、図１３のようになり、この
回路でも、サンプリングクロックに応答してＴＦＴ１４
がオンすると、表示電圧がサンプリング容量１２に保持
され、この容量１２の保持電圧がＴＦＴ１５を介して液
晶パネルのデータバスラインに書き込まれるので、一
応、図１２と同様の作用が得られる。
【０００７】
【発明が解決しようとする課題】しかしながら、かかる
図１３のＳ／Ｈ回路にあっては、ＴＦＴ１５のソース電
圧（出力電圧）がＴＦＴ１５のゲート電圧（容量１２の
保持電圧）からしきい値電圧ＶGSだけ下がった電圧とな
り、しかも、このＶGSが隣り合うＴＦＴで異なっていた
ため、例えば、第ｉ画素と第ｉ＋１画素のサンプリング
容量１２の保持電圧を同じ値としたとき、第ｉ画素のＴ
ＦＴ１５の出力電圧と第ｉ＋１画素のＴＦＴ１５の出力
電圧が同じ値にならないという問題点があった。
図１３のＳ／Ｈ回路にあっては、ＴＦＴ１５のソース電
圧（出力電圧）がＴＦＴ１５のゲート電圧（容量１２の
保持電圧）からしきい値電圧ＶGSだけ下がった電圧とな
り、しかも、このＶGSが隣り合うＴＦＴで異なっていた
ため、例えば、第ｉ画素と第ｉ＋１画素のサンプリング
容量１２の保持電圧を同じ値としたとき、第ｉ画素のＴ
ＦＴ１５の出力電圧と第ｉ＋１画素のＴＦＴ１５の出力
電圧が同じ値にならないという問題点があった。
【０００８】そこで、本発明は、出力トランジスタをＴ
ＦＴで構成した場合の該トランジスタのしきい値電圧の
バラツキを簡単な工夫で補償できるようにし、以て周辺
一体化液晶パネルの製造に寄与する有益な技術の提供を
目的とする。
ＦＴで構成した場合の該トランジスタのしきい値電圧の
バラツキを簡単な工夫で補償できるようにし、以て周辺
一体化液晶パネルの製造に寄与する有益な技術の提供を
目的とする。
【０００９】
【課題を解決するための手段】本発明に係るサンプリン
グホールド回路は、その原理図を図１に示すように、一
端を入力端子２１に接続した第１のスイッチ要素２２の
他端に第２のスイッチ要素２３、第３のスイッチ要素２
４及び第１の容量２５の各一端を接続し、前記第２のス
イッチ要素２３と第３のスイッチ要素２４の各他端の間
に第２の容量２６を接続し、前記第２のスイッチ要素２
３の他端をＴＦＴ２７のゲートに接続し、前記第３のス
イッチ要素２４の他端を第４のスイッチ要素２８を介し
て前記ＴＦＴ２７のソース及び抵抗２９の一端並びに出
力端子３０に接続し、前記ＴＦＴ２７のドレインを高電
位電源線３１に接続し、且つ、前記第１の容量２５と前
記抵抗２９の各他端を低電位電源線３２に接続して構成
したことを特徴とする。
グホールド回路は、その原理図を図１に示すように、一
端を入力端子２１に接続した第１のスイッチ要素２２の
他端に第２のスイッチ要素２３、第３のスイッチ要素２
４及び第１の容量２５の各一端を接続し、前記第２のス
イッチ要素２３と第３のスイッチ要素２４の各他端の間
に第２の容量２６を接続し、前記第２のスイッチ要素２
３の他端をＴＦＴ２７のゲートに接続し、前記第３のス
イッチ要素２４の他端を第４のスイッチ要素２８を介し
て前記ＴＦＴ２７のソース及び抵抗２９の一端並びに出
力端子３０に接続し、前記ＴＦＴ２７のドレインを高電
位電源線３１に接続し、且つ、前記第１の容量２５と前
記抵抗２９の各他端を低電位電源線３２に接続して構成
したことを特徴とする。
【００１０】このような構成において、図２（ａ）は第
１のスイッチ要素２２、第２のスイッチ要素２３及び第
４のスイッチ要素２８だけをオンにしたときの等価回路
図であり、図２（ｂ）は第３のスイッチ要素２４だけを
オンにしたときの等価回路図である。図２（ａ）では、
第１の容量２５が入力電圧でチャージアップされると共
に、第２の容量２６がＴＦＴ２７のゲート−ソース間電
圧ＶGSでチャージアップされ、そして、図２（ｂ）で
は、第１の容量２５と第２の容量２６の両保持電圧の合
計値がＴＦＴ２７のゲートに印加される。
１のスイッチ要素２２、第２のスイッチ要素２３及び第
４のスイッチ要素２８だけをオンにしたときの等価回路
図であり、図２（ｂ）は第３のスイッチ要素２４だけを
オンにしたときの等価回路図である。図２（ａ）では、
第１の容量２５が入力電圧でチャージアップされると共
に、第２の容量２６がＴＦＴ２７のゲート−ソース間電
圧ＶGSでチャージアップされ、そして、図２（ｂ）で
は、第１の容量２５と第２の容量２６の両保持電圧の合
計値がＴＦＴ２７のゲートに印加される。
【００１１】既述のとおり、ＴＦＴ２７のソース電圧
（出力電圧）は、ＴＦＴ２７のゲート電圧からしきい値
電圧ＶGSだけ下がった電圧となるが、本発明では、第２
の容量２６の保持電圧によってＴＦＴ２７のゲート電圧
が正確にしきい値電圧ＶGSの分だけ高められているか
ら、差引ゼロとなり、まったく出力電圧に影響しない。
したがって、本発明では、出力トランジスタにＴＦＴを
用いても、第１の容量２５の保持電圧と等しい正確な出
力電圧を得ることができ、且つ、第１〜第４のスイッチ
要素にも当然ながらＴＦＴを使用できるので、特に、周
辺一体化液晶パネルの製造に寄与する有益な技術を提供
できるのである。
（出力電圧）は、ＴＦＴ２７のゲート電圧からしきい値
電圧ＶGSだけ下がった電圧となるが、本発明では、第２
の容量２６の保持電圧によってＴＦＴ２７のゲート電圧
が正確にしきい値電圧ＶGSの分だけ高められているか
ら、差引ゼロとなり、まったく出力電圧に影響しない。
したがって、本発明では、出力トランジスタにＴＦＴを
用いても、第１の容量２５の保持電圧と等しい正確な出
力電圧を得ることができ、且つ、第１〜第４のスイッチ
要素にも当然ながらＴＦＴを使用できるので、特に、周
辺一体化液晶パネルの製造に寄与する有益な技術を提供
できるのである。
【００１２】
【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。図３、図４は本発明に係るサンプリン
グホールド回路の第１実施例を示す図である。まず、構
成を説明する。図３において、Ｖｉは入力電圧であり、
Ｖｉは一対の異極性ＴＦＴからなるトランスファトラン
ジスタ（第１のスイッチ要素）４０を介してサンプリン
グ容量（第１の容量）４１の両端に加えられるようにな
っている。サンプリング容量４１の非接地側の電極はＴ
ＦＴ（第２のスイッチ要素）４２及びＴＦＴ（第３のス
イッチ要素）４３の各一端に接続されており、ＴＦＴ４
２、４３の各他端の間には補助容量（第２の容量）４４
が接続されている。さらに、ＴＦＴ４２の他端は出力ト
ランジスタとしてのＴＦＴ４５のゲートに接続され、Ｔ
ＦＴ４３の他端はＴＦＴ（第４のスイッチ要素）４６を
介してＴＦＴ４５のソース及びＴＦＴ４７のドレイン並
びに負荷容量ＺＬ（ここでは液晶パネルの容量分）に接
続されている。なお、ＶｏはＴＦＴ４５のソース電圧
（出力電圧）、ＶＤＤは高電位電源線の電圧であり、
“Ｌ”（及びその反転信号“ｎｏｔＬ”）、“Ａ”、
“Ｂ”及び“Ｃ”は、第１〜第４のスイッチ要素を個別
にオンオフする制御信号であり、信号とスイッチ要素の
対応関係は、次表１の通りである。
づいて説明する。図３、図４は本発明に係るサンプリン
グホールド回路の第１実施例を示す図である。まず、構
成を説明する。図３において、Ｖｉは入力電圧であり、
Ｖｉは一対の異極性ＴＦＴからなるトランスファトラン
ジスタ（第１のスイッチ要素）４０を介してサンプリン
グ容量（第１の容量）４１の両端に加えられるようにな
っている。サンプリング容量４１の非接地側の電極はＴ
ＦＴ（第２のスイッチ要素）４２及びＴＦＴ（第３のス
イッチ要素）４３の各一端に接続されており、ＴＦＴ４
２、４３の各他端の間には補助容量（第２の容量）４４
が接続されている。さらに、ＴＦＴ４２の他端は出力ト
ランジスタとしてのＴＦＴ４５のゲートに接続され、Ｔ
ＦＴ４３の他端はＴＦＴ（第４のスイッチ要素）４６を
介してＴＦＴ４５のソース及びＴＦＴ４７のドレイン並
びに負荷容量ＺＬ（ここでは液晶パネルの容量分）に接
続されている。なお、ＶｏはＴＦＴ４５のソース電圧
（出力電圧）、ＶＤＤは高電位電源線の電圧であり、
“Ｌ”（及びその反転信号“ｎｏｔＬ”）、“Ａ”、
“Ｂ”及び“Ｃ”は、第１〜第４のスイッチ要素を個別
にオンオフする制御信号であり、信号とスイッチ要素の
対応関係は、次表１の通りである。
【００１３】 また、ｂｉａｓは、ＴＦＴ４７のドレイン電流を一定に
保つための定電圧であるが、その電圧は高低２段に変化
するようになっている。ｂｉａｓを低くしたときは、Ｔ
ＦＴ４７のチャネル抵抗が高くなり、これによってＴＦ
Ｔ４５に必要なソース抵抗が確保されるが、ｂｉａｓを
高くしたときは、ＴＦＴ４７のチャネル抵抗が小さくな
り、これによって、負荷容量ＺＬのスムーズな放電路が
確保されるようになっている。
保つための定電圧であるが、その電圧は高低２段に変化
するようになっている。ｂｉａｓを低くしたときは、Ｔ
ＦＴ４７のチャネル抵抗が高くなり、これによってＴＦ
Ｔ４５に必要なソース抵抗が確保されるが、ｂｉａｓを
高くしたときは、ＴＦＴ４７のチャネル抵抗が小さくな
り、これによって、負荷容量ＺＬのスムーズな放電路が
確保されるようになっている。
【００１４】このような構成において、図４は三つのサ
ンプリングサイクル（イ〜ハ）を示すタイミング図であ
る。ＶｉとＶｏだけがそれぞれのサンプリングサイクル
で異なり、制御信号やｂｉａｓは全く同じパターンを繰
返している。すなわち、“Ｌ”、“Ａ”及び“Ｃ”だけ
が“Ｈレベル”になる第１のパターン（Ｐ１）と、
“Ｂ”だけが“Ｈレベル”になる第２のパターン（Ｐ
２）と、ｂｉａｓが“高い電圧”になる第３のパターン
（Ｐ３）とを順次に繰り返している。
ンプリングサイクル（イ〜ハ）を示すタイミング図であ
る。ＶｉとＶｏだけがそれぞれのサンプリングサイクル
で異なり、制御信号やｂｉａｓは全く同じパターンを繰
返している。すなわち、“Ｌ”、“Ａ”及び“Ｃ”だけ
が“Ｈレベル”になる第１のパターン（Ｐ１）と、
“Ｂ”だけが“Ｈレベル”になる第２のパターン（Ｐ
２）と、ｂｉａｓが“高い電圧”になる第３のパターン
（Ｐ３）とを順次に繰り返している。
【００１５】表１から、Ｐ１では第１のスイッチ要素
（ＴＦＴ４０）、第２のスイッチ要素（ＴＦＴ４２）及
び第４のスイッチ要素（ＴＦＴ４６）だけがオンする。
したがって、このパターンの回路構成は、図２（ａ）と
等価になるから、サンプリング容量４１にＶｉがチャー
ジアップされ、また、補助容量４４にＴＦＴ４５のしき
い値電圧ＶGSがチャージアップされる。次のＰ２では、
同様に表１から、第３のスイッチ要素（ＴＦＴ４３）だ
けがオンする。したがって、このパターンの回路構成
は、図２（ｂ）と等価になるから、ＴＦＴ４５のゲート
電圧が、サンプリング容量４１の保持電圧（Ｖｉ）と補
助容量４４の保持電圧（ＴＦＴ４５のしきい値電圧ＶG
S）の加算電圧となり、Ｖｏ＝Ｖｉ＋ＶGS−ＶGSとする
ことができ、Ｖｏ＝Ｖｉとすることができる。なお、Ｐ
３ではｂｉａｓが高くなるため、ＴＦＴ４５のソース抵
抗（ＴＦＴ４７のチャネル抵抗）を下げることができ、
負荷容量ＺＬの放電路を確保できる。
（ＴＦＴ４０）、第２のスイッチ要素（ＴＦＴ４２）及
び第４のスイッチ要素（ＴＦＴ４６）だけがオンする。
したがって、このパターンの回路構成は、図２（ａ）と
等価になるから、サンプリング容量４１にＶｉがチャー
ジアップされ、また、補助容量４４にＴＦＴ４５のしき
い値電圧ＶGSがチャージアップされる。次のＰ２では、
同様に表１から、第３のスイッチ要素（ＴＦＴ４３）だ
けがオンする。したがって、このパターンの回路構成
は、図２（ｂ）と等価になるから、ＴＦＴ４５のゲート
電圧が、サンプリング容量４１の保持電圧（Ｖｉ）と補
助容量４４の保持電圧（ＴＦＴ４５のしきい値電圧ＶG
S）の加算電圧となり、Ｖｏ＝Ｖｉ＋ＶGS−ＶGSとする
ことができ、Ｖｏ＝Ｖｉとすることができる。なお、Ｐ
３ではｂｉａｓが高くなるため、ＴＦＴ４５のソース抵
抗（ＴＦＴ４７のチャネル抵抗）を下げることができ、
負荷容量ＺＬの放電路を確保できる。
【００１６】図５、図６は本発明に係るサンプリングホ
ールド回路の第２実施例を示す図であり、上記第１実施
例の改良図である。なお、第１実施例（図３）と共通の
構成要素には同一の符号を付してある。本実施例におい
て、上記第１実施例との相違は、サンプリング容量４１
と並列にＴＦＴ５０を入れ、そのＴＦＴ５０を信号（ｒ
ｅｓｅｔ）でオンオフするようにした点にある。すなわ
ち、図６のタイミング図に示すように、ｒｅｓｅｔをＰ
３で“Ｈレベル”にすれば、サンプリング容量４１の電
荷を各サンプリングサイクルの終期ごとに放電できるか
ら、第１実施例のように、Ｐ１の後で一旦Ｖｉを接地電
位に落とす（図４のイ′〜ハ′参照）手間がいらない。
ールド回路の第２実施例を示す図であり、上記第１実施
例の改良図である。なお、第１実施例（図３）と共通の
構成要素には同一の符号を付してある。本実施例におい
て、上記第１実施例との相違は、サンプリング容量４１
と並列にＴＦＴ５０を入れ、そのＴＦＴ５０を信号（ｒ
ｅｓｅｔ）でオンオフするようにした点にある。すなわ
ち、図６のタイミング図に示すように、ｒｅｓｅｔをＰ
３で“Ｈレベル”にすれば、サンプリング容量４１の電
荷を各サンプリングサイクルの終期ごとに放電できるか
ら、第１実施例のように、Ｐ１の後で一旦Ｖｉを接地電
位に落とす（図４のイ′〜ハ′参照）手間がいらない。
【００１７】なお、以上の第１及び第２実施例は１段構
成のＳ／Ｈ回路であり、ＶｉのサンプリングからＶｏの
出力までを１画素クロックの間に完了しなければならな
いため、画素数の多い（又は画面の大きい）液晶パネル
の場合は不都合を生じるおそれがある。図７、図８は本
発明に係るサンプリングホールド回路の第３実施例を示
す図であり、第１実施例を２段構成にした例である。な
お、第１実施例（図３）と共通の構成要素には同一の符
号を付すと共に、２段目の類似構成要素には同一符号に
ダッシュ（′）を付して識別してある。
成のＳ／Ｈ回路であり、ＶｉのサンプリングからＶｏの
出力までを１画素クロックの間に完了しなければならな
いため、画素数の多い（又は画面の大きい）液晶パネル
の場合は不都合を生じるおそれがある。図７、図８は本
発明に係るサンプリングホールド回路の第３実施例を示
す図であり、第１実施例を２段構成にした例である。な
お、第１実施例（図３）と共通の構成要素には同一の符
号を付すと共に、２段目の類似構成要素には同一符号に
ダッシュ（′）を付して識別してある。
【００１８】本実施例において、第１実施例との相違
は、１段目の出力（ＴＦＴ４５のソース）と２段目の入
力とを接続すると共に、同接続ノードとグランド間に段
間サンプリング容量６０を入れた点にある。以下、この
段間サンプリング容量６０の両端電圧を段間電圧Ｖｃと
呼ぶことにする。図８は本実施例のタイミング図であ
る。この図において、符号イを付したサイクルを便宜的
に着目すると、このサイクルでは、まず、“Ｌ”、
“Ａ”及び“Ｃ”を“Ｈレベル”にして１段目のサンプ
リング容量４１をＶｉでチャージアップすると共に、１
段目の補助容量４４を１段目のＴＦＴ４５のＶGSでチャ
ージアップする。次に、“ｂｉａｓ”を“高い電圧”に
して段間サンプリング容量６０の電荷を放電した後、
“Ｂ”を“Ｈレベル”にして１段目のサンプリング容量
４１の電荷（Ｖｉ）を出力する。なお、このときの出力
電圧（Ｖｃ）は、第１実施例でも説明したように、Ｖｃ
＝Ｖｉ＋ＶGS−ＶGSとなるから、正確にＶｉに一致す
る。最後に、“Ｌ”、“Ａ”及び“Ｂ”を“Ｈレベル”
にし、あらかじめ接地電位に落とされたＶｉで１段目の
サンプリング容量４１の電荷をリセットすると共に、
“ｂｉａｓ”を“高い電圧”にして段間サンプリング容
量６０の電荷を放電し１サイクルを終了するが、２段目
でも類似の動作を並行して行う。
は、１段目の出力（ＴＦＴ４５のソース）と２段目の入
力とを接続すると共に、同接続ノードとグランド間に段
間サンプリング容量６０を入れた点にある。以下、この
段間サンプリング容量６０の両端電圧を段間電圧Ｖｃと
呼ぶことにする。図８は本実施例のタイミング図であ
る。この図において、符号イを付したサイクルを便宜的
に着目すると、このサイクルでは、まず、“Ｌ”、
“Ａ”及び“Ｃ”を“Ｈレベル”にして１段目のサンプ
リング容量４１をＶｉでチャージアップすると共に、１
段目の補助容量４４を１段目のＴＦＴ４５のＶGSでチャ
ージアップする。次に、“ｂｉａｓ”を“高い電圧”に
して段間サンプリング容量６０の電荷を放電した後、
“Ｂ”を“Ｈレベル”にして１段目のサンプリング容量
４１の電荷（Ｖｉ）を出力する。なお、このときの出力
電圧（Ｖｃ）は、第１実施例でも説明したように、Ｖｃ
＝Ｖｉ＋ＶGS−ＶGSとなるから、正確にＶｉに一致す
る。最後に、“Ｌ”、“Ａ”及び“Ｂ”を“Ｈレベル”
にし、あらかじめ接地電位に落とされたＶｉで１段目の
サンプリング容量４１の電荷をリセットすると共に、
“ｂｉａｓ”を“高い電圧”にして段間サンプリング容
量６０の電荷を放電し１サイクルを終了するが、２段目
でも類似の動作を並行して行う。
【００１９】すなわち、２段目では、まず、同サイクル
中の最初に行われる段間サンプリング容量６０の放電動
作の時点で、“Ｌ′”、“Ａ′”及び“Ｂ′”を“Ｈレ
ベル”にしてサンプリング容量４１′と補助容量４４′
をそのときのＶｃの電位（グランド電位）でリセット
し、次いで、１段目で“Ｂ”が“Ｈレベル”になった後
に、“Ｌ′”、“Ａ′”及び“Ｃ′”を“Ｈレベル”に
してサンプリング容量４１′をそのときのＶｃの電位
（Ｖｉ）でチャージアップする。そして、最後に、
“Ｂ”を“Ｈレベル”にしてサンプリング容量４１′の
電荷（Ｖｉ）を負荷容量ＺＬに出力する。なお、このと
きの出力電圧（Ｖｏ）も第１実施例でも説明したよう
に、Ｖｏ＝Ｖｉ＋ＶGS−ＶGSとなるから、正確にＶｉに
一致する。
中の最初に行われる段間サンプリング容量６０の放電動
作の時点で、“Ｌ′”、“Ａ′”及び“Ｂ′”を“Ｈレ
ベル”にしてサンプリング容量４１′と補助容量４４′
をそのときのＶｃの電位（グランド電位）でリセット
し、次いで、１段目で“Ｂ”が“Ｈレベル”になった後
に、“Ｌ′”、“Ａ′”及び“Ｃ′”を“Ｈレベル”に
してサンプリング容量４１′をそのときのＶｃの電位
（Ｖｉ）でチャージアップする。そして、最後に、
“Ｂ”を“Ｈレベル”にしてサンプリング容量４１′の
電荷（Ｖｉ）を負荷容量ＺＬに出力する。なお、このと
きの出力電圧（Ｖｏ）も第１実施例でも説明したよう
に、Ｖｏ＝Ｖｉ＋ＶGS−ＶGSとなるから、正確にＶｉに
一致する。
【００２０】以上のとおり、この第３実施例によれば、
１段目のサンプリング出力Ｖｃを一旦、段間サンプリン
グ容量６０に保持させた後、この段間サンプリング容量
６０の保持電圧を２段目でサンプリングして出力してい
るので、大きな値の負荷容量ＺＬを１段で駆動するもの
（第１実施例）に比べて、タイミング的な余裕があり、
１サイクルの時間が短い（画素数の多い又は画面の大き
い）液晶パネルに用いて好適な技術を提供できる。
１段目のサンプリング出力Ｖｃを一旦、段間サンプリン
グ容量６０に保持させた後、この段間サンプリング容量
６０の保持電圧を２段目でサンプリングして出力してい
るので、大きな値の負荷容量ＺＬを１段で駆動するもの
（第１実施例）に比べて、タイミング的な余裕があり、
１サイクルの時間が短い（画素数の多い又は画面の大き
い）液晶パネルに用いて好適な技術を提供できる。
【００２１】図９、図１０は本発明に係るサンプリング
ホールド回路の第４実施例を示す図であり、第３実施例
と同様に段間サンプリング容量６０を追加して２段構成
にした第２実施例の改良例である。なお、第２実施例
（図５）と共通の構成要素には同一の符号を付すと共
に、２段目の類似構成要素には同一符号にダッシ
ュ（′）を付して識別してある。
ホールド回路の第４実施例を示す図であり、第３実施例
と同様に段間サンプリング容量６０を追加して２段構成
にした第２実施例の改良例である。なお、第２実施例
（図５）と共通の構成要素には同一の符号を付すと共
に、２段目の類似構成要素には同一符号にダッシ
ュ（′）を付して識別してある。
【００２２】第３実施例と同様の効果が得られると共
に、さらに、１段目のｒｅｓｅｔと２段目のｒｅｓｅ
ｔ′を適切なタイミングでオンさせることにより、１段
目と２段目のサンプリング容量４１、４１′の電荷を自
在にリセットできるから、第２実施例と同様の効果（Ｖ
ｉを接地電位に落とす必要がない）を得ることができ
る。
に、さらに、１段目のｒｅｓｅｔと２段目のｒｅｓｅ
ｔ′を適切なタイミングでオンさせることにより、１段
目と２段目のサンプリング容量４１、４１′の電荷を自
在にリセットできるから、第２実施例と同様の効果（Ｖ
ｉを接地電位に落とす必要がない）を得ることができ
る。
【００２３】
【発明の効果】本発明によれば、出力トランジスタとし
てのＴＦＴ２７（符号は図１参照；以下同様）のソース
電圧（出力電圧）は、ＴＦＴ２７のゲート電圧からしき
い値電圧ＶGSだけ下がった電圧となるが、本発明では、
第２の容量２６の保持電圧によってＴＦＴ２７のゲート
電圧が正確にしきい値電圧ＶGSの分だけ高められている
から、差引ゼロとなり、まったく出力電圧に影響しな
い。したがって、本発明では、出力トランジスタにＴＦ
Ｔを用いても、第１の容量２５の保持電圧と等しい正確
な出力電圧を得ることができ、且つ、第１〜第４のスイ
ッチ要素にも当然ながらＴＦＴを使用できるので、特
に、周辺一体化液晶パネルの製造に寄与する有益な技術
を提供できるという格別な効果が得られる。
てのＴＦＴ２７（符号は図１参照；以下同様）のソース
電圧（出力電圧）は、ＴＦＴ２７のゲート電圧からしき
い値電圧ＶGSだけ下がった電圧となるが、本発明では、
第２の容量２６の保持電圧によってＴＦＴ２７のゲート
電圧が正確にしきい値電圧ＶGSの分だけ高められている
から、差引ゼロとなり、まったく出力電圧に影響しな
い。したがって、本発明では、出力トランジスタにＴＦ
Ｔを用いても、第１の容量２５の保持電圧と等しい正確
な出力電圧を得ることができ、且つ、第１〜第４のスイ
ッチ要素にも当然ながらＴＦＴを使用できるので、特
に、周辺一体化液晶パネルの製造に寄与する有益な技術
を提供できるという格別な効果が得られる。
【図１】本発明の原理図である。
【図２】本発明の等価回路である。
【図３】第１実施例の構成図である。
【図４】第１実施例のタイミング図である。
【図５】第２実施例の構成図である。
【図６】第２実施例のタイミング図である。
【図７】第３実施例の構成図である。
【図８】第３実施例のタイミング図である。
【図９】第４実施例の構成図である。
【図１０】第４実施例のタイミング図である。
【図１１】液晶パネルとその周辺回路の概略ブロック図
である。
である。
【図１２】図１１のサンプリングホールド回路の概略構
成図である。
成図である。
【図１３】ＴＦＴで構成した場合のサンプリングホール
ド回路の概略構成図である。
ド回路の概略構成図である。
２１：入力端子 ２２：第１のスイッチ要素 ２３：第２のスイッチ要素 ２４：第３のスイッチ要素 ２５：第１の容量 ２６：第２の容量 ２７：ＴＦＴ ２８：第４のスイッチ要素 ２９：抵抗 ３０：出力端子 ３１：高電位電源線 ３２：低電位電源線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中林 謙一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 山本 彰 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (1)
- 【請求項１】一端を入力端子に接続した第１のスイッチ
要素の他端に第２のスイッチ要素、第３のスイッチ要素
及び第１の容量の各一端を接続し、前記第２のスイッチ
要素と第３のスイッチ要素の各他端の間に第２の容量を
接続し、前記第２のスイッチ要素の他端をＴＦＴのゲー
トに接続し、前記第３のスイッチ要素の他端を第４のス
イッチ要素を介して前記ＴＦＴのソース及び抵抗の一端
並びに出力端子に接続し、前記ＴＦＴのドレインを高電
位電源線に接続し、且つ、前記第１の容量と前記抵抗の
各他端を低電位電源線に接続して構成したことを特徴と
するサンプリングホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6023997A JPH10254412A (ja) | 1997-03-14 | 1997-03-14 | サンプリングホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6023997A JPH10254412A (ja) | 1997-03-14 | 1997-03-14 | サンプリングホールド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10254412A true JPH10254412A (ja) | 1998-09-25 |
Family
ID=13136438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6023997A Pending JPH10254412A (ja) | 1997-03-14 | 1997-03-14 | サンプリングホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10254412A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001125545A (ja) * | 1999-10-27 | 2001-05-11 | Toshiba Corp | 負荷駆動回路および液晶表示装置 |
| WO2004034369A1 (ja) * | 2002-10-09 | 2004-04-22 | Mitsubishi Denki Kabushiki Kaisha | 定電流回路、駆動回路および画像表示装置 |
| US6919743B2 (en) | 2002-02-20 | 2005-07-19 | Mitsubishi Denki Kabushiki Kaisha | Drive circuit with low current consumption |
| KR100554504B1 (ko) * | 2003-02-12 | 2006-03-03 | 세이코 엡슨 가부시키가이샤 | 전기 광학 장치의 구동 방법 및 전자 기기 |
| KR100658616B1 (ko) | 2004-05-31 | 2006-12-15 | 삼성에스디아이 주식회사 | 발광 표시 장치 및 그 표시 패널과 구동 방법 |
| KR100696695B1 (ko) | 2005-08-30 | 2007-03-20 | 삼성에스디아이 주식회사 | 샘플/홀드 회로 및 이를 이용한 표시 장치 |
| KR100787698B1 (ko) | 1999-06-09 | 2007-12-21 | 가부시키가이샤 히타치세이사쿠쇼 | 액정 표시 장치 |
| US7573451B2 (en) | 2002-11-06 | 2009-08-11 | Mitsubishi Denki Kabushiki Kaisha | Sample hold circuit and image display device using the same |
| US8049684B2 (en) | 2005-09-15 | 2011-11-01 | Samsung Mobile Display Co., Ltd | Organic electroluminescent display device |
| US8289234B2 (en) | 2005-08-16 | 2012-10-16 | Samsung Display Co., Ltd. | Organic light emitting display (OLED) |
| WO2017145568A1 (ja) * | 2016-02-23 | 2017-08-31 | ソニー株式会社 | ソースドライバ、表示装置、及び、電子機器 |
-
1997
- 1997-03-14 JP JP6023997A patent/JPH10254412A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100787698B1 (ko) | 1999-06-09 | 2007-12-21 | 가부시키가이샤 히타치세이사쿠쇼 | 액정 표시 장치 |
| JP2001125545A (ja) * | 1999-10-27 | 2001-05-11 | Toshiba Corp | 負荷駆動回路および液晶表示装置 |
| US6919743B2 (en) | 2002-02-20 | 2005-07-19 | Mitsubishi Denki Kabushiki Kaisha | Drive circuit with low current consumption |
| WO2004034369A1 (ja) * | 2002-10-09 | 2004-04-22 | Mitsubishi Denki Kabushiki Kaisha | 定電流回路、駆動回路および画像表示装置 |
| US7317441B2 (en) | 2002-10-09 | 2008-01-08 | Mitsubishi Denki Kabushiki Kaisha | Constant current circuit, drive circuit and image display device |
| US7573451B2 (en) | 2002-11-06 | 2009-08-11 | Mitsubishi Denki Kabushiki Kaisha | Sample hold circuit and image display device using the same |
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| KR100658616B1 (ko) | 2004-05-31 | 2006-12-15 | 삼성에스디아이 주식회사 | 발광 표시 장치 및 그 표시 패널과 구동 방법 |
| US7545351B2 (en) | 2004-05-31 | 2009-06-09 | Samsung Mobile Display Co., Ltd. | Display device and display panel and driving method thereof |
| US8289234B2 (en) | 2005-08-16 | 2012-10-16 | Samsung Display Co., Ltd. | Organic light emitting display (OLED) |
| KR100696695B1 (ko) | 2005-08-30 | 2007-03-20 | 삼성에스디아이 주식회사 | 샘플/홀드 회로 및 이를 이용한 표시 장치 |
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| WO2017145568A1 (ja) * | 2016-02-23 | 2017-08-31 | ソニー株式会社 | ソースドライバ、表示装置、及び、電子機器 |
| US11468849B2 (en) | 2016-02-23 | 2022-10-11 | Sony Group Corporation | Source driver, display apparatus, and electronic apparatus |
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