JPH10186325A - 液晶パネル - Google Patents
液晶パネルInfo
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- JPH10186325A JPH10186325A JP35050896A JP35050896A JPH10186325A JP H10186325 A JPH10186325 A JP H10186325A JP 35050896 A JP35050896 A JP 35050896A JP 35050896 A JP35050896 A JP 35050896A JP H10186325 A JPH10186325 A JP H10186325A
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- tft
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Abstract
(57)【要約】
【課題】 無調整で経時的な変化にも対処でき、しかも
すべての階調電圧を対象にしたフィールドスルー電圧の
補正技術を提供する。 【解決手段】 データバスラインと同一の電気的特性を
有するダミーデータバスライン及びダミーデータバスラ
インとゲートバスラインとの各交差点に配置したダミー
画素を備え、各ダミー画素はゲート電極をゲートバスラ
インに接続しドレイン電極をダミーデータバスラインに
接続しソース電極をダミー画素電極に接続したダミーＴ
ＦＴを含む。階調電圧のそれぞれを水平走査に同期して
所定の順番でダミーデータバスライン上に順次に供給
し、オフ状態に遷移したダミーＴＦＴのソース電位を取
り込んで保持し、それぞれの保持電位をＡ倍し順番を加
味した一つの階調電圧の２Ａ倍値からＡ倍の保持電圧を
減算して出力する。出力手段よりフィールドスルー電圧
分を上乗せした新たな階調電圧が出力される。
すべての階調電圧を対象にしたフィールドスルー電圧の
補正技術を提供する。 【解決手段】 データバスラインと同一の電気的特性を
有するダミーデータバスライン及びダミーデータバスラ
インとゲートバスラインとの各交差点に配置したダミー
画素を備え、各ダミー画素はゲート電極をゲートバスラ
インに接続しドレイン電極をダミーデータバスラインに
接続しソース電極をダミー画素電極に接続したダミーＴ
ＦＴを含む。階調電圧のそれぞれを水平走査に同期して
所定の順番でダミーデータバスライン上に順次に供給
し、オフ状態に遷移したダミーＴＦＴのソース電位を取
り込んで保持し、それぞれの保持電位をＡ倍し順番を加
味した一つの階調電圧の２Ａ倍値からＡ倍の保持電圧を
減算して出力する。出力手段よりフィールドスルー電圧
分を上乗せした新たな階調電圧が出力される。
Description
【０００１】
【発明の属する技術分野】本発明は液晶パネルに関し、
詳しくは、スイッチング素子にＴＦＴ（Thin Film Tran
sistor）を用いたアクティブマトリクス方式の液晶パネ
ルに関する。
詳しくは、スイッチング素子にＴＦＴ（Thin Film Tran
sistor）を用いたアクティブマトリクス方式の液晶パネ
ルに関する。
【０００２】
【従来の技術】図４は、従来の液晶パネルの平面レイア
ウト概略図である。なお、この図では、図示の都合上、
実際よりもはるかに少ない画素数（６×６画素）として
いる。図４において、１は液晶パネルであり、液晶パネ
ル１は、画面の縦方向にレイアウトされた６本のデータ
バスライン２1 〜２6 と、横方向にレイアウトされた６
本のゲートバスライン３1 〜３6 と、各ラインの交点に
レイアウトされた６×６個の画素とを有し、各画素は全
て同サイズ及び同一構成で、ＩＴＯ等の透明導電材料か
らなる画素電極４及びＴＦＴ５で構成されている。６は
図示を略した水平走査信号に同期して全てのデータバス
ライン２j （ｊは１〜６）に１ライン（６画素）分の表
示電圧を出力するデータライン駆動回路、７は同じく水
平走査信号に同期して線順次で各ゲートバスライン３i
（ｉは１〜６）にＴＦＴオン信号を出力するゲートライ
ン駆動回路である。
ウト概略図である。なお、この図では、図示の都合上、
実際よりもはるかに少ない画素数（６×６画素）として
いる。図４において、１は液晶パネルであり、液晶パネ
ル１は、画面の縦方向にレイアウトされた６本のデータ
バスライン２1 〜２6 と、横方向にレイアウトされた６
本のゲートバスライン３1 〜３6 と、各ラインの交点に
レイアウトされた６×６個の画素とを有し、各画素は全
て同サイズ及び同一構成で、ＩＴＯ等の透明導電材料か
らなる画素電極４及びＴＦＴ５で構成されている。６は
図示を略した水平走査信号に同期して全てのデータバス
ライン２j （ｊは１〜６）に１ライン（６画素）分の表
示電圧を出力するデータライン駆動回路、７は同じく水
平走査信号に同期して線順次で各ゲートバスライン３i
（ｉは１〜６）にＴＦＴオン信号を出力するゲートライ
ン駆動回路である。
【０００３】図５は、各画素の詳細レイアウト図であ
り、５はデータバスライン２j 及びゲートバスライン３
i の各一部をドレイン電極やゲート電極とすると共に、
ガラス基板上に形成されたアモーファスＳｉ８をチャネ
ル層とするアモーファスＳｉＴＦＴ（以下、ＴＦＴ）で
ある。なお、ＴＦＴ５は多結晶ＳｉＴＦＴであっても構
わない。
り、５はデータバスライン２j 及びゲートバスライン３
i の各一部をドレイン電極やゲート電極とすると共に、
ガラス基板上に形成されたアモーファスＳｉ８をチャネ
ル層とするアモーファスＳｉＴＦＴ（以下、ＴＦＴ）で
ある。なお、ＴＦＴ５は多結晶ＳｉＴＦＴであっても構
わない。
【０００４】ＣADDiは付加容量（補助容量とも言う）で
ある。このＣADDiは次順のゲートバスライン３i+1 の一
部を拡大し、その拡大部分と画素電極４との間に形成さ
れたものである。図６は、付加容量方式の回路図であ
る。なお、図５と共通する要素には同一の符号を付して
ある。図６において、ＣADDi及びＣADDi+1は上述の付加
容量、ＣLC i 及びＣLCi+1 は画素電極４と共通電極（コ
モン電極とも言う）ＣＯＭＭとの間に形成された液晶容
量、Ｃgdi 、Ｃgdi+1 、Ｃgsi 、Ｃgsi+1 、Ｃdsi 及び
Ｃds i+1 はそれぞれＴＦＴ５の電極間容量、ＣgCOMMi及
びＣgCOMMi+1は共通電極ＣＯＭＭとゲートバスライン２
i 、２i+1 との間に形成された容量である。なお、符号
の添え字の「ｇ」はＴＦＴ５のゲート電極、「ｓ」はソ
ース電極、「ｄ」はドレイン電極を表している。
ある。このＣADDiは次順のゲートバスライン３i+1 の一
部を拡大し、その拡大部分と画素電極４との間に形成さ
れたものである。図６は、付加容量方式の回路図であ
る。なお、図５と共通する要素には同一の符号を付して
ある。図６において、ＣADDi及びＣADDi+1は上述の付加
容量、ＣLC i 及びＣLCi+1 は画素電極４と共通電極（コ
モン電極とも言う）ＣＯＭＭとの間に形成された液晶容
量、Ｃgdi 、Ｃgdi+1 、Ｃgsi 、Ｃgsi+1 、Ｃdsi 及び
Ｃds i+1 はそれぞれＴＦＴ５の電極間容量、ＣgCOMMi及
びＣgCOMMi+1は共通電極ＣＯＭＭとゲートバスライン２
i 、２i+1 との間に形成された容量である。なお、符号
の添え字の「ｇ」はＴＦＴ５のゲート電極、「ｓ」はソ
ース電極、「ｄ」はドレイン電極を表している。
【０００５】図７は、ＴＦＴ５の各電極波形図である。
ＴＦＴ５のドレイン電極に任意の階調電圧（便宜的にＶ
ｄとする）を有する表示電圧を与えた状態で、ゲート電
極にＴＦＴオン信号を与えると、ＴＦＴ５は、ＴＦＴオ
ン信号が充分に高くなった時点（便宜的にピーク電圧Ｖ
ｇに一致した時点ｔ０）で直ちにオンする。このため、
ソース電極（すなわち画素電極４）の電位がドレイン電
極の電位Ｖｄに向けて変化を開始し、時点ｔ１でＶｄに
到達した後、ＴＦＴオン信号の立ち下がりの時点ｔ２で
“所定電圧”だけ下がった電位に安定する。この所定電
圧とＶｄとの電位差は、いわゆる“フィールドスルー電
圧”と呼ばれる本来不要な電圧であり、次式で与えら
れる電圧である。
ＴＦＴ５のドレイン電極に任意の階調電圧（便宜的にＶ
ｄとする）を有する表示電圧を与えた状態で、ゲート電
極にＴＦＴオン信号を与えると、ＴＦＴ５は、ＴＦＴオ
ン信号が充分に高くなった時点（便宜的にピーク電圧Ｖ
ｇに一致した時点ｔ０）で直ちにオンする。このため、
ソース電極（すなわち画素電極４）の電位がドレイン電
極の電位Ｖｄに向けて変化を開始し、時点ｔ１でＶｄに
到達した後、ＴＦＴオン信号の立ち下がりの時点ｔ２で
“所定電圧”だけ下がった電位に安定する。この所定電
圧とＶｄとの電位差は、いわゆる“フィールドスルー電
圧”と呼ばれる本来不要な電圧であり、次式で与えら
れる電圧である。
【０００６】
【数１】
【０００７】ここに、ＣgsはＴＦＴ５のゲート−ソース
間容量、Ｃdsはドレイン−ソース間容量、ＣLCは画素電
極容量、ＣADD は付加容量、ΔＶｇはＴＦＴオン信号の
振幅である。式からも理解されるように、フィールド
スルー電圧はＴＦＴ５の電極間容量のうち、特にゲート
−ソース間容量（Ｃgs）の影響を大きく受ける。この容
量を通して、ゲートバスライン上の急激な電位変化成分
（ＴＦＴオン信号の、特に立ち下がり成分）が画素電極
４に飛び込むからである。立ち上がり成分はデータバス
ラインからの信号書込みによって打ち消されるが、立ち
下がり成分はそのまま残る。この残余成分が直流分とな
って現れた場合、液晶には常時直流電圧が印加される状
態となり、パネル特性に様々な悪影響（焼き付きやフリ
ッカ、残像など）を及ぼすことになる。
間容量、Ｃdsはドレイン−ソース間容量、ＣLCは画素電
極容量、ＣADD は付加容量、ΔＶｇはＴＦＴオン信号の
振幅である。式からも理解されるように、フィールド
スルー電圧はＴＦＴ５の電極間容量のうち、特にゲート
−ソース間容量（Ｃgs）の影響を大きく受ける。この容
量を通して、ゲートバスライン上の急激な電位変化成分
（ＴＦＴオン信号の、特に立ち下がり成分）が画素電極
４に飛び込むからである。立ち上がり成分はデータバス
ラインからの信号書込みによって打ち消されるが、立ち
下がり成分はそのまま残る。この残余成分が直流分とな
って現れた場合、液晶には常時直流電圧が印加される状
態となり、パネル特性に様々な悪影響（焼き付きやフリ
ッカ、残像など）を及ぼすことになる。
【０００８】フィールドスルー電圧がゼロであれば、液
晶画素の対向電極電圧（ＶCOMM）はＶｄ／２に一致して
いればよく、ＶCOMMの発生は容易である。しかし、上記
のとおり、フィールドスルー電圧は必ずゼロ以上の電圧
になり、しかも厄介なことにその電圧は製造誤差等の影
響でパネルごとにばらつきが避けられないから、あらか
じめフィールドスルー電圧を考慮して適正なＶCOMMに設
定することは不可能である。そこで、従来は、画面を確
認しながら例えばフリッカが最も目立たなくなるように
手動でＶCOMMを調節していた。
晶画素の対向電極電圧（ＶCOMM）はＶｄ／２に一致して
いればよく、ＶCOMMの発生は容易である。しかし、上記
のとおり、フィールドスルー電圧は必ずゼロ以上の電圧
になり、しかも厄介なことにその電圧は製造誤差等の影
響でパネルごとにばらつきが避けられないから、あらか
じめフィールドスルー電圧を考慮して適正なＶCOMMに設
定することは不可能である。そこで、従来は、画面を確
認しながら例えばフリッカが最も目立たなくなるように
手動でＶCOMMを調節していた。
【０００９】
【発明が解決しようとする課題】かかる従来の対策は、
一台ごとの調整作業を必要とするため、非効率であるば
かりか再現性も悪く、しかも経時的な変化にまったく対
処できないという問題点があるうえ、さらに階調電圧も
例示の一種類（Ｖｄ）だけでなく、表示入力信号のビッ
ト数に応じた多数（例えば４ビットディジタル入力の場
合は２4 種類）の階調電圧が用いられるから、仮にＶｄ
に適合したＶCOMMであっても他の階調電圧には必ずしも
適合しない（したがって、パネル特性への悪影響が避け
られない）という問題点がある。
一台ごとの調整作業を必要とするため、非効率であるば
かりか再現性も悪く、しかも経時的な変化にまったく対
処できないという問題点があるうえ、さらに階調電圧も
例示の一種類（Ｖｄ）だけでなく、表示入力信号のビッ
ト数に応じた多数（例えば４ビットディジタル入力の場
合は２4 種類）の階調電圧が用いられるから、仮にＶｄ
に適合したＶCOMMであっても他の階調電圧には必ずしも
適合しない（したがって、パネル特性への悪影響が避け
られない）という問題点がある。
【００１０】そこで、本発明の目的は、調整をまったく
必要とせず、かつ、経時的な変化にも対処でき、しかも
すべての階調電圧を対象にしたフィールドスルー電圧の
補正技術を提供することにある。
必要とせず、かつ、経時的な変化にも対処でき、しかも
すべての階調電圧を対象にしたフィールドスルー電圧の
補正技術を提供することにある。
【００１１】
【課題を解決するための手段】本発明は、上記目的を達
成するために、交差状に配列した多数のゲートバスライ
ン及び多数のデータバスライン、並びに、該ゲートバス
ラインとデータバスラインとの各交差点に配置した画素
を備え、各画素は、ゲート電極を前記ゲートバスライン
に接続し、ドレイン電極を前記データバスラインに接続
し、且つ、ソース電極を画素電極に接続したＴＦＴを含
む液晶パネルにおいて、前記データバスラインと同一の
電気的特性を有するダミーデータバスライン、及び、該
ダミーデータバスラインと前記ゲートバスラインとの各
交差点に配置したダミー画素を備え、各ダミー画素は、
ゲート電極を前記ゲートバスラインに接続し、ドレイン
電極を前記ダミーデータバスラインに接続し、且つ、ソ
ース電極をダミー画素電極に接続したダミーＴＦＴを含
み、さらに、多数の階調電圧のそれぞれを水平走査に同
期して所定の順番で前記ダミーデータバスライン上に順
次に供給する供給手段と、オフ状態に遷移したダミーＴ
ＦＴのソース電位を取り込んで保持する、ダミーＴＦＴ
ごとの保持手段と、各保持手段のそれぞれの保持電位を
Ａ倍し、且つ前記順番を加味した一つの階調電圧の２Ａ
倍値から該Ａ倍の保持電圧を減算して出力する出力手段
と、を備えたことを特徴とするものである。
成するために、交差状に配列した多数のゲートバスライ
ン及び多数のデータバスライン、並びに、該ゲートバス
ラインとデータバスラインとの各交差点に配置した画素
を備え、各画素は、ゲート電極を前記ゲートバスライン
に接続し、ドレイン電極を前記データバスラインに接続
し、且つ、ソース電極を画素電極に接続したＴＦＴを含
む液晶パネルにおいて、前記データバスラインと同一の
電気的特性を有するダミーデータバスライン、及び、該
ダミーデータバスラインと前記ゲートバスラインとの各
交差点に配置したダミー画素を備え、各ダミー画素は、
ゲート電極を前記ゲートバスラインに接続し、ドレイン
電極を前記ダミーデータバスラインに接続し、且つ、ソ
ース電極をダミー画素電極に接続したダミーＴＦＴを含
み、さらに、多数の階調電圧のそれぞれを水平走査に同
期して所定の順番で前記ダミーデータバスライン上に順
次に供給する供給手段と、オフ状態に遷移したダミーＴ
ＦＴのソース電位を取り込んで保持する、ダミーＴＦＴ
ごとの保持手段と、各保持手段のそれぞれの保持電位を
Ａ倍し、且つ前記順番を加味した一つの階調電圧の２Ａ
倍値から該Ａ倍の保持電圧を減算して出力する出力手段
と、を備えたことを特徴とするものである。
【００１２】これによれば、多数の階調電圧のそれぞれ
が、所定の順番で、水平走査に同期して各々のダミー画
素に書き込まれる。そして、ダミーＴＦＴがオフ状態に
遷移すると、そのダミーＴＦＴのソース電位（すなわち
画素電極の書込電位）が保持手段に保持された後、この
保持電圧と前記順番を加味した一つの階調電圧とに基づ
いて、出力手段よりフィールドスルー電圧分を上乗せし
た電圧（新たな階調電圧）が出力される。
が、所定の順番で、水平走査に同期して各々のダミー画
素に書き込まれる。そして、ダミーＴＦＴがオフ状態に
遷移すると、そのダミーＴＦＴのソース電位（すなわち
画素電極の書込電位）が保持手段に保持された後、この
保持電圧と前記順番を加味した一つの階調電圧とに基づ
いて、出力手段よりフィールドスルー電圧分を上乗せし
た電圧（新たな階調電圧）が出力される。
【００１３】ここで、保持電圧と階調電圧との差は、そ
の階調電圧に対応した実際のフィールドスルー電圧に相
当するから、その階調電圧の２倍値から保持電圧を減算
すれば、フィールドスルー電圧を上乗せした大きさの新
たな階調電圧が得られる。したがって、以降、この新た
な階調電圧を用いて表示を行えば、その上乗せ分で実際
のフィールドスルー電圧が打ち消される結果、上記目的
が達成されるのである。
の階調電圧に対応した実際のフィールドスルー電圧に相
当するから、その階調電圧の２倍値から保持電圧を減算
すれば、フィールドスルー電圧を上乗せした大きさの新
たな階調電圧が得られる。したがって、以降、この新た
な階調電圧を用いて表示を行えば、その上乗せ分で実際
のフィールドスルー電圧が打ち消される結果、上記目的
が達成されるのである。
【００１４】なお、“順番を加味する”とは、そのダミ
ー画素に書き込まれた階調電圧と同じ階調電圧を減算に
用いるという意味である。
ー画素に書き込まれた階調電圧と同じ階調電圧を減算に
用いるという意味である。
【００１５】
【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。図１は本実施例の液晶パネルの要部レ
イアウト模式図であり、２０は液晶パネル、２１はゲー
トライン駆動回路、２２はゲートライン駆動回路であ
る。本実施例の液晶パネル２０は、多数のデータバスラ
イン２３j （図では水平方向最後のゲートバスライン２
３m を代表的に示している）と、多数のゲートバスライ
ン２４i （図ではそのうちの１番目、２番目及び３番目
からｎ番目までのｎ本のゲートバスライン２４1 、２４
2 、２４3 、………、２４n を示している；但しｎは階
調電圧の数）とを交差状に配列し、各交差点に、ＴＦＴ
２５(j,i) と画素電極２６(j,i) からなる画素２７
(j,i) を配置した点で従来例（図４）と共通するが、有
効表示領域外のいわゆるブラックマトリクス部分に、次
に述べる構成を備える点で相違する。
づいて説明する。図１は本実施例の液晶パネルの要部レ
イアウト模式図であり、２０は液晶パネル、２１はゲー
トライン駆動回路、２２はゲートライン駆動回路であ
る。本実施例の液晶パネル２０は、多数のデータバスラ
イン２３j （図では水平方向最後のゲートバスライン２
３m を代表的に示している）と、多数のゲートバスライ
ン２４i （図ではそのうちの１番目、２番目及び３番目
からｎ番目までのｎ本のゲートバスライン２４1 、２４
2 、２４3 、………、２４n を示している；但しｎは階
調電圧の数）とを交差状に配列し、各交差点に、ＴＦＴ
２５(j,i) と画素電極２６(j,i) からなる画素２７
(j,i) を配置した点で従来例（図４）と共通するが、有
効表示領域外のいわゆるブラックマトリクス部分に、次
に述べる構成を備える点で相違する。
【００１６】すなわち、ブラックマトリクス部分には、
前記データバスライン２３j と同一の電気的特性（同一
抵抗及び同一容量）を有するダミーデータバスライン３
０が１本敷設されており、さらに、このダミーデータバ
スライン３０と前記ゲートバスライン２４i との各交差
点にダミー画素３１i が設けられており、このダミー画
素３１i は、ＴＦＴ３２i と画素電極３３i を有する点
で、有効表示領域内の画素２７(j,i) と共通するが、各
ＴＦＴ３２i のソース電極の電位を配線３４iによって
外部に引き出している点で相違する。
前記データバスライン２３j と同一の電気的特性（同一
抵抗及び同一容量）を有するダミーデータバスライン３
０が１本敷設されており、さらに、このダミーデータバ
スライン３０と前記ゲートバスライン２４i との各交差
点にダミー画素３１i が設けられており、このダミー画
素３１i は、ＴＦＴ３２i と画素電極３３i を有する点
で、有効表示領域内の画素２７(j,i) と共通するが、各
ＴＦＴ３２i のソース電極の電位を配線３４iによって
外部に引き出している点で相違する。
【００１７】配線３４i によって引き出されたソース電
極（すなわち画素電極３３i ）の電位（便宜的にＶri）
は、図２に示す昇圧回路４０i に供給される。図２にお
いて、昇圧回路４０i は、少なくとも階調電圧の数
（ｎ）と同数だけ設けられており、何れも同一の構成で
ある。以下、Ｖr1が供給される一つの昇圧回路４０1 を
代表にしてその構成を説明する。
極（すなわち画素電極３３i ）の電位（便宜的にＶri）
は、図２に示す昇圧回路４０i に供給される。図２にお
いて、昇圧回路４０i は、少なくとも階調電圧の数
（ｎ）と同数だけ設けられており、何れも同一の構成で
ある。以下、Ｖr1が供給される一つの昇圧回路４０1 を
代表にしてその構成を説明する。
【００１８】昇圧回路４０1 は、所定のタイミング信号
Ｔ1 に従ってオンするスイッチ要素４１と、このスイッ
チ要素４１を介して供給されるＶr1を保持する容量４２
と、容量４２に保持されたＶr1をＡ倍（但しＡ＞０）に
増幅して出力する第１増幅器４３と、階調電圧Ｖ1 を２
Ａ倍に増幅する第２増幅器４４と、第２増幅器４４の出
力Ｖ1 ′から第１増幅器４３の出力Ｖr1′を減算して出
力する出力回路４５とを有している。スイッチ要素４１
及び容量４２は発明の要旨に記載の保持手段に相当し、
また、第１増幅器４３、第２増幅器４４及び出力回路４
５は発明の要旨に記載の出力手段に相当する。
Ｔ1 に従ってオンするスイッチ要素４１と、このスイッ
チ要素４１を介して供給されるＶr1を保持する容量４２
と、容量４２に保持されたＶr1をＡ倍（但しＡ＞０）に
増幅して出力する第１増幅器４３と、階調電圧Ｖ1 を２
Ａ倍に増幅する第２増幅器４４と、第２増幅器４４の出
力Ｖ1 ′から第１増幅器４３の出力Ｖr1′を減算して出
力する出力回路４５とを有している。スイッチ要素４１
及び容量４２は発明の要旨に記載の保持手段に相当し、
また、第１増幅器４３、第２増幅器４４及び出力回路４
５は発明の要旨に記載の出力手段に相当する。
【００１９】以上の構成において、階調電圧Ｖ1 〜Ｖn
のそれぞれを水平走査に同期させて順次にダミーダータ
バスライン３０に供給………おそらくデータバスライン
駆動回路２２から供給することになる。したがってデー
タバスライン駆動回路２２は発明の要旨に記載の供給手
段に相当する………すると、第１走査周期でダミーＴＦ
Ｔ３２1 がオンして最初に供給された階調電圧Ｖ1 が第
１走査線上のダミー画素３１1 に書き込まれ、第２走査
周期でダミーＴＦＴ３２2 がオンして２番目に供給され
た階調電圧Ｖ2 が第２走査線上のダミー画素３１2 に書
き込まれ、第３走査周期でダミーＴＦＴ３２3 がオンし
て３番目に供給された階調電圧Ｖ3 が第３走査線上のダ
ミー画素３１3 に書き込まれ、………第ｎ走査周期でダ
ミーＴＦＴ３２ｎがオンしてｎ番目に供給された階調電
圧Ｖn が第ｎ走査線上のダミー画素３１n に書き込まれ
る。
のそれぞれを水平走査に同期させて順次にダミーダータ
バスライン３０に供給………おそらくデータバスライン
駆動回路２２から供給することになる。したがってデー
タバスライン駆動回路２２は発明の要旨に記載の供給手
段に相当する………すると、第１走査周期でダミーＴＦ
Ｔ３２1 がオンして最初に供給された階調電圧Ｖ1 が第
１走査線上のダミー画素３１1 に書き込まれ、第２走査
周期でダミーＴＦＴ３２2 がオンして２番目に供給され
た階調電圧Ｖ2 が第２走査線上のダミー画素３１2 に書
き込まれ、第３走査周期でダミーＴＦＴ３２3 がオンし
て３番目に供給された階調電圧Ｖ3 が第３走査線上のダ
ミー画素３１3 に書き込まれ、………第ｎ走査周期でダ
ミーＴＦＴ３２ｎがオンしてｎ番目に供給された階調電
圧Ｖn が第ｎ走査線上のダミー画素３１n に書き込まれ
る。
【００２０】ダミー画素３１1 〜３１n に書き込まれた
電圧（ダミー画素電極３３1 〜３３ n の電圧Ｖr1〜
Ｖrn）は元の階調電圧よりも低く、その差（例えばＶ1
−Ｖr1）は冒頭で述べたフィールドスルー電圧に相当す
る。ダミー画素電極３３1 〜３３n の電圧Ｖr1〜Ｖ
rnは、昇圧回路４０1 〜４０nに供給され、所定のタイ
ミング（Ｔ1 〜Ｔn ）で昇圧回路内の容量４２に保持さ
れる。ここで、所定のタイミングは、ダミーＴＦＴ３２
1 〜３２n のオフ期間内であればよく、好ましくは、ダ
ミーＴＦＴ３２1 〜３２n のオフ遷移直後、言い換えれ
ばダミー画素電極３３1 〜３３n への書込完了直後であ
る。したがって、１番目のダミーＴＦＴ３２1 のオフ遷
移直後には昇圧回路４０1 の容量４２にＶ r1が保持さ
れ、２番目のダミーＴＦＴ３２2 のオフ遷移直後には昇
圧回路４０2の容量４２にＶr2が保持され、３番目のダ
ミーＴＦＴ３２3 のオフ遷移直後には昇圧回路４０3 の
容量４２にＶr3が保持され、………、ｎ番目のダミーＴ
ＦＴ３２n のオフ遷移直後には昇圧回路４０n の容量４
２にＶrnが保持されることになる。
電圧（ダミー画素電極３３1 〜３３ n の電圧Ｖr1〜
Ｖrn）は元の階調電圧よりも低く、その差（例えばＶ1
−Ｖr1）は冒頭で述べたフィールドスルー電圧に相当す
る。ダミー画素電極３３1 〜３３n の電圧Ｖr1〜Ｖ
rnは、昇圧回路４０1 〜４０nに供給され、所定のタイ
ミング（Ｔ1 〜Ｔn ）で昇圧回路内の容量４２に保持さ
れる。ここで、所定のタイミングは、ダミーＴＦＴ３２
1 〜３２n のオフ期間内であればよく、好ましくは、ダ
ミーＴＦＴ３２1 〜３２n のオフ遷移直後、言い換えれ
ばダミー画素電極３３1 〜３３n への書込完了直後であ
る。したがって、１番目のダミーＴＦＴ３２1 のオフ遷
移直後には昇圧回路４０1 の容量４２にＶ r1が保持さ
れ、２番目のダミーＴＦＴ３２2 のオフ遷移直後には昇
圧回路４０2の容量４２にＶr2が保持され、３番目のダ
ミーＴＦＴ３２3 のオフ遷移直後には昇圧回路４０3 の
容量４２にＶr3が保持され、………、ｎ番目のダミーＴ
ＦＴ３２n のオフ遷移直後には昇圧回路４０n の容量４
２にＶrnが保持されることになる。
【００２１】各昇圧回路（代表して４０1 ）では、容量
４２に保持されたＶr1をＡ倍するとともに、このＶr1に
対応する階調電圧Ｖ1 を２Ａ倍し、さらに、２Ａ倍した
階調電圧Ｖ1 （図２ではＶ1 ′）からＡ倍のＶr1（図２
ではＶr1′）を減算し、その減算結果（図２ではＶh1）
を出力するという処理を実行するが、この処理の意味す
るところは次のとおりである。
４２に保持されたＶr1をＡ倍するとともに、このＶr1に
対応する階調電圧Ｖ1 を２Ａ倍し、さらに、２Ａ倍した
階調電圧Ｖ1 （図２ではＶ1 ′）からＡ倍のＶr1（図２
ではＶr1′）を減算し、その減算結果（図２ではＶh1）
を出力するという処理を実行するが、この処理の意味す
るところは次のとおりである。
【００２２】説明の簡単化のためにＡ＝１とすると、Ｖ
1 ′、Ｖr1′及びＶh1の関係は、図３のようにイメージ
できる。すなわち、Ｖ1 ′はＶ1 ×２であるからＶ1 を
２段積み重ねた大きさになり、Ｖr1′はＶr1と同じ大き
さになる。ここで、Ｖr1はＶ 1 よりも小さく、その差は
冒頭で述べたフィールド電圧に相当するので、Ｖ1 ′か
らＶr1′を減算すれば、その減算結果であるＶh1は、Ｖ
1 にフィールドスルー電圧を積み重ねた大きさとなる。
したがって、元の階調電圧Ｖ1 の代わりにこのＶh1を用
いて表示を行えば、実際のフィールドスルー電圧が、同
積み重ね分によって打ち消されるから、冒頭で述べた本
願発明の目的を達成できるのである。
1 ′、Ｖr1′及びＶh1の関係は、図３のようにイメージ
できる。すなわち、Ｖ1 ′はＶ1 ×２であるからＶ1 を
２段積み重ねた大きさになり、Ｖr1′はＶr1と同じ大き
さになる。ここで、Ｖr1はＶ 1 よりも小さく、その差は
冒頭で述べたフィールド電圧に相当するので、Ｖ1 ′か
らＶr1′を減算すれば、その減算結果であるＶh1は、Ｖ
1 にフィールドスルー電圧を積み重ねた大きさとなる。
したがって、元の階調電圧Ｖ1 の代わりにこのＶh1を用
いて表示を行えば、実際のフィールドスルー電圧が、同
積み重ね分によって打ち消されるから、冒頭で述べた本
願発明の目的を達成できるのである。
【００２３】
【発明の効果】本発明によれば、調整をまったく必要と
せず、かつ経時的な変化にも対処でき、しかもすべての
階調電圧を対象にしたフィールドスルー電圧の補正技術
を実現できる。したがって、無調整で画質の向上と液晶
の劣化防止を図ることができるうえ、その効果を長期に
わたって維持できるという従来技術にない格別有利な効
果が得られる。
せず、かつ経時的な変化にも対処でき、しかもすべての
階調電圧を対象にしたフィールドスルー電圧の補正技術
を実現できる。したがって、無調整で画質の向上と液晶
の劣化防止を図ることができるうえ、その効果を長期に
わたって維持できるという従来技術にない格別有利な効
果が得られる。
【図１】一実施例の要部レイアウト模式図である。
【図２】一実施例の昇圧回路のブロック図である。
【図３】一実施例の昇圧回路の動作イメージ図である。
【図４】従来の液晶パネルの平面レイアウト概略図であ
る。
る。
【図５】画素の詳細レイアウト図である。
【図６】付加容量方式の回路図である。
【図７】ＴＦＴの各電極波形図である。
２２：データバスライン駆動回路（供給手段） ２３j ：データバスライン ２４i ：ゲートバスライン ２５(j,i) ：ＴＦＴ ２６(j,i) ：画素電極 ２７(j,i) ：画素 ３０：ダミーデータバスライン ３１i ：ダミー画素 ３２i ：ダミーＴＦＴ ３３i ：ダミー画素電極 ４１：スイッチ要素（保持手段） ４２：容量（保持手段） ４３：第１増幅器（出力手段） ４４：第２増幅器（出力手段） ４５：出力回路（出力手段） Ｖ1 〜Ｖn ：階調電圧
Claims (1)
- 【請求項１】交差状に配列した多数のゲートバスライン
及び多数のデータバスライン、並びに、該ゲートバスラ
インとデータバスラインとの各交差点に配置した画素を
備え、各画素は、ゲート電極を前記ゲートバスラインに
接続し、ドレイン電極を前記データバスラインに接続
し、且つ、ソース電極を画素電極に接続したＴＦＴを含
む液晶パネルにおいて、 前記データバスラインと同一の電気的特性を有するダミ
ーデータバスライン、及び、該ダミーデータバスライン
と前記ゲートバスラインとの各交差点に配置したダミー
画素を備え、各ダミー画素は、ゲート電極を前記ゲート
バスラインに接続し、ドレイン電極を前記ダミーデータ
バスラインに接続し、且つ、ソース電極をダミー画素電
極に接続したダミーＴＦＴを含み、 さらに、多数の階調電圧のそれぞれを水平走査に同期し
て所定の順番で前記ダミーデータバスライン上に順次に
供給する供給手段と、 オフ状態に遷移したダミーＴＦＴのソース電位を取り込
んで保持する、ダミーＴＦＴごとの保持手段と、 各保持手段のそれぞれの保持電位をＡ倍し、且つ前記順
番を加味した一つの階調電圧の２Ａ倍値から該Ａ倍の保
持電圧を減算して出力する出力手段と、を備えたことを
特徴とする液晶パネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35050896A JPH10186325A (ja) | 1996-12-27 | 1996-12-27 | 液晶パネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35050896A JPH10186325A (ja) | 1996-12-27 | 1996-12-27 | 液晶パネル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10186325A true JPH10186325A (ja) | 1998-07-14 |
Family
ID=18410975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35050896A Pending JPH10186325A (ja) | 1996-12-27 | 1996-12-27 | 液晶パネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10186325A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020052137A (ko) * | 2000-12-23 | 2002-07-02 | 구본준, 론 위라하디락사 | 액정표시장치 |
| US7304621B2 (en) | 2003-04-09 | 2007-12-04 | Matsushita Electric Industrial Co., Ltd. | Display apparatus, source driver and display panel |
| US7612750B2 (en) | 2001-11-28 | 2009-11-03 | Sharp Kabushiki Kaisha | Liquid crystal display device |
| US8159447B2 (en) | 2006-09-25 | 2012-04-17 | Casio Computer Co., Ltd. | Display driving apparatus and display apparatus comprising the same |
| KR101257810B1 (ko) | 2006-05-22 | 2013-04-30 | 엘지디스플레이 주식회사 | 횡전계방식 액정표시장치 및 그 구동방법 |
-
1996
- 1996-12-27 JP JP35050896A patent/JPH10186325A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020052137A (ko) * | 2000-12-23 | 2002-07-02 | 구본준, 론 위라하디락사 | 액정표시장치 |
| US7612750B2 (en) | 2001-11-28 | 2009-11-03 | Sharp Kabushiki Kaisha | Liquid crystal display device |
| US8421724B2 (en) | 2001-11-28 | 2013-04-16 | Sharp Kabushiki Kaisha | Liquid crystal display device |
| US7304621B2 (en) | 2003-04-09 | 2007-12-04 | Matsushita Electric Industrial Co., Ltd. | Display apparatus, source driver and display panel |
| US7864171B2 (en) | 2003-04-09 | 2011-01-04 | Panasonic Corporation | Display apparatus, source driver and dispaly panel |
| KR101257810B1 (ko) | 2006-05-22 | 2013-04-30 | 엘지디스플레이 주식회사 | 횡전계방식 액정표시장치 및 그 구동방법 |
| US8159447B2 (en) | 2006-09-25 | 2012-04-17 | Casio Computer Co., Ltd. | Display driving apparatus and display apparatus comprising the same |
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