KR100696695B1

KR100696695B1 - 샘플/홀드 회로 및 이를 이용한 표시 장치

Info

Publication number: KR100696695B1
Application number: KR1020050079961A
Authority: KR
Inventors: 박용성; 최상무
Original assignee: 삼성에스디아이 주식회사
Priority date: 2005-08-30
Filing date: 2005-08-30
Publication date: 2007-03-20
Also published as: KR20070027963A

Abstract

본 발명의 샘플/홀드 회로는 제1 스위치, 제1 저장소자, 제2 스위치, 제2 저장소자, 제3 스위치, 및 제4 스위치를 포함한다. 제1 스위치는 제1 기간에서 제1 전압을 전달한다. 제1 저장소자는 출력단에 연결되며, 제1 스위치로부터 전달되는 제1 전압을 저장한다. 제2 스위치는 제1 기간 이전의 제2 기간에서 제1 제어신호에 응답하여 제1 레벨 또는 제2 레벨을 선택적으로 가지는 입력 데이터를 전달한다. 제2 저장소자는 제2 스위치로부터 전달되는 입력 데이터를 저장한다. 제3 스위치는 제2 저장소자에 저장된 제1 레벨의 입력 데이터에 응답하여 제2 전압을 전달하며, 제2 저장소자에 저장된 상기 제2 레벨의 입력 데이터에 응답하여 턴오프된다. 제4 스위치는 제1 기간 이후의 제3 기간에서 출력단과 제3 스위치를 전기적으로 연결한다. 출력단은 제3 기간에서 출력데이터를 출력한다.

샘플, 홀드, 샘플/홀드 회로, 데이터 구동부

Description

샘플/홀드 회로 및 이를 이용한 표시 장치 {SAMPLE/HOLD CIRCUIT AND DISPLAY DEVICE USING THE SAME}

도 1은 본 발명의 제1 실시예에 따른 유기 발광 표시 장치의 구성을 개략적으로 보여주는 평면도이다.

도 2는 본 발명의 제1 실시예에 따른 데이터 구동부의 구성을 개략적으로 보여주는 평면도이다.

도 3은 본 발명의 제1 실시예에 따른 샘플/홀드 회로도이다.

도 4는 본 발명의 제1 실시예에 따른 샘플/홀드 회로에 인가되는 신호의 타이밍 도이다.

도 5는 본 발명의 제2 실시예에 따른 샘플/홀드 회로도이다.

본 발명은 샘플/홀드 회로 및 이를 이용한 표시 장치에 관한 것으로서, 구체적으로는 샘플/홀드 회로를 이용하는 유기 발광 표시 장치(organic light emitting diode display)에 관한 것이다.

유기 발광 표시 장치는 유기 발광 물질을 전기적으로 여기시켜 발광시켜 화 상을 표시하는 장치를 의미한다. 유기 발광 표시 장치는 데이터 선 및 주사선이 서로 교차되어 배열되어진 표시부를 포함하며, 이와 같은 데이터선과 주사선의 교차점에 유기 발광물질을 포함하는 화소 영역이 형성된다.

표시부의 데이터 선에는 데이터 구동부를 통해 데이터 신호가 인가된다. 유기 발광 표시 장치의 데이터 구동부는 순차적으로 입력되는 디지털 데이터 신호를 아날로그 데이터 신호로 변환하여 표시부의 각 데이터선에 인가한다. 이를 위해 데이터 구동부에는 순차적으로 입력되는 데이터 신호를 샘플링하는 샘플 회로와, 샘플된 데이터 신호를 저장하는 홀드 회로가 필요하다.

그런데, 종래의 샘플 회로 및 홀드 회로는 각각 독립적인 구조로 형성되어 있어, 샘플 회로 및 홀드 회로를 위한 회로 면적이 넓게되는 문제가 있다. 특히, 데이터 구동부가 표시부와 동일한 기판상에 형성되는 패널상 시스템(system on panel; 이하 'SOP'라 함)의 경우 패널 상에 데이터 구동부를 위한 넓은 공간이 필요하게 되므로 더욱 문제가 된다.

본 발명의 목적은 회로 면적이 작고, 샘플 회로와 홀드 회로가 합쳐져 하나의 회로로 구성되는 샘플/홀드 회로를 제공하는데 있다.

또한 본 발명의 또 다른 목적은 샘플 회로와 홀드 회로가 합쳐져 하나의 회로로 구성되는 샘플/홀드 회로를 포함하는 표시 장치를 제공하는데 있다.

이러한 과제를 해결하기 위해, 본 발명의 한 특징에 따른 샘플/홀드 회로는 제1 스위치, 제1 저장소자, 제2 스위치, 제2 저장소자, 제3 스위치, 및 제4 스위치를 포함한다. 제1 스위치는 제1 기간에서 제1 전압을 전달한다. 제1 저장소자는 출력단에 연결되며, 제1 스위치로부터 전달되는 제1 전압을 저장한다. 제2 스위치는 제1 기간 이전의 제2 기간에서 제1 제어신호에 응답하여 제1 레벨 또는 제2 레벨을 선택적으로 가지는 입력 데이터를 전달한다. 제2 저장소자는 제2 스위치로부터 전달되는 입력 데이터를 저장한다. 제3 스위치는 제2 저장소자에 저장된 제1 레벨의 입력 데이터에 응답하여 제2 전압을 전달하며, 제2 저장소자에 저장된 상기 제2 레벨의 입력 데이터에 응답하여 턴오프된다. 제4 스위치는 제1 기간 이후의 제3 기간에서 출력단과 제3 스위치를 전기적으로 연결한다. 출력단은 제3 기간에서 출력데이터를 출력한다.

본 발명의 또 다른 특징에 따른 샘플/홀드 회로는 제1 트랜지스터, 제2 트랜지스터, 제1 커패시터, 제3 트랜지스터, 제4 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 및 제2커패시터를 포함한다. 제1 트랜지스터는 제1 전극에 제1 전압을 공급하는 제1 전원이 연결되고, 제어 전극에 제1 제어신호를 전달하는 제1 신호선이 연결되어 있다. 제2 트랜지스터는 제1 전극에 제1 트랜지스터의 제2 전극이 연결되고, 제어 전극에 제2 제어신호를 전달하는 제2 신호선이 연결되고, 제2 전극이 출력단에 연결되어 있다. 제1 커패시터는 출력단과 제2 전압을 공급하는 제2 전원 사이에 연결되어 있다. 제3 트랜지스터는 제1 전극에 출력단이 연결되고, 제어 전극에 제2 신호선이 연결되어 있다. 제4 트랜지스터는 제1 전극에 제3 트랜지스터의 제2 전극이 연결되고, 제2 전극에 제3 전압을 공급하는 제3 전원이 연결되어 있 다. 제5 트랜지스터는 제어 전극에 제3 제어 신호를 전달하는 제3 신호선이 연결되고, 제1 전극에 제1 레벨 또는 제2 레벨을 선택적으로 가지는 데이터를 전달하는 신호선이 연결되고, 제2 전극에 제4 트래지스터의 제2 전극이 연결되어 있다. 상기 제2 커패시터는 제4 트랜지스터의 제어 전극과 제4 트랜지스터의 제2 전극 사이에 연결되어 있다.

본 발명의 또 다른 특징에 따른 표시 장치는 표시부, 데이터 구동부, 및 주사 구동부를 포함한다. 표시부는 복수의 데이터 신호를 각각 전달하는 복수의 데이턴선, 및 복수의 선택 신호를 각각 전달하는 복수의 주사선을 포함한다. 데이터 구동부는 본 발명의 특징에 따른 샘플/홀드 회로를 복수개 포함하며, 계조를 나타내는 복수의 디지털 신호를 순차적으로 수신하며, 상기 디지털 신호를 상기 데이터 신호로 변환하여 상기 데이터선에 인가한다. 주사 구동부는 선택 신호를 상기 주사선에 인가한다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 도면 상에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 간접적으로 연결되 어 있는 경우도 포함한다.

먼저, 도 1을 참조하여 본 발명의 제1 실시예에 따른 표시 장치에 대해서 설명한다. 본 발명의 제1 실시예에서는 유기 발광 표시 소자의 발광으로 영상을 표시하는 유기 발광 표시 장치를 예을 들어서 설명한다.

도 1은 본 발명의 제1 실시예에 따른 유기 발광 표시 장치의 개략적인 평면도이다.

도 1에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 유기 발광 표시 장치는 표시부(100), 데이터 구동부(200), 주사 구동부(300) 및 신호 제어부(400)를 포함한다.

표시부(100)는 복수의 주사선(S1-Sn), 복수의 데이터선(D1-Dm) 및 복수의 부화소(도시하지 않음)를 포함한다. 복수의 주사선(S1-Sn)은 행 방향으로 뻗어 있으며 각각 선택 신호를 전달하고, 복수의 데이터선(D1-Dm)은 열 방향으로 뻗어 있으며 각각 데이터 전압을 전달한다. 그리고 각 화소는 복수의 주사선(S1-Sn) 중 해당하는 주사선과 복수의 데이터선(D1-Dm) 중 해당하는 데이터선에 의해 정의되는 화소 영역에 형성되어 있다.

한편, 색 표시를 구현하기 위해서는 각 화소가 원색 중 하나의 색상을 고유하게 표시하거나 각 화소가 시간에 따라 번갈아 원색을 표시하게 하여, 이들 원색의 공간적 또는 시간적 합으로 원하는 색상이 인식되도록 한다. 원색의 예로는 적색(R), 녹색(G) 및 청색(B)을 들 수 있다. 이때, 시간적 합으로 색상을 표시하는 경우에는 한 화소에서 시간적으로 R, G 및 B 색상이 번갈아 표시되어서 한 색상이 구현된다. 그리고 공간적 합으로 색상을 표시하는 경우에는 R 화소, G 화소 및 B 화소의 세 화소에 의해 한 색상이 구현되므로, 각 화소를 부화소라 부르고 세 개의 부화소를 하나의 화소라 부르기도 한다. 또한, 공간적 합으로 색상을 표시하는 경우에는 R 화소, G 화소 및 B 화소가 행 방향 또는 열 방향으로 번갈아 가면서 배열될 수 있으며, 또는 세 화소가 삼각형의 세 꼭지점에 해당하는 위치에 배열될 수도 있다.

이러한 부화소는 박막 트랜지스터 등으로 이루어지는 화소 구동 회로와 적어도 하나의 유기 발광 소자(organic light emitting diode)를 포함한다. 그리고 각 부화소의 화소 구동 회로는 대응하는 주사선으로부터의 선택 신호에 응답하여 대응하는 데이터선으로부터의 데이터 신호를 저장하고, 저장된 데이터 신호에 대응하는 밝기로 유기 발광 소자를 발광시킨다.

한편, 각 화소가 공간적 합으로 색상을 표시하는 경우, 각 화소는 해당하는 원색을 발광하는 하나의 유기 발광 소자(OLED)를 포함하고, 시간적 합으로 색상을 표시하는 경우, 각 화소는 복수의 원색을 각각 발광하는 하나 이상의 유기 발광 소자(OLED)를 포함할 수 있다.

데이터 구동부(200)는 표시부(100)의 데이터선(D1-Dm)에 연결되어 계조를 나타내는 데이터 전압을 데이터선(D1-Dm)에 인가한다. 이러한 데이터 구동부(200)는 신호 제어부(400)로부터 입력되는 계조를 가지는 입력 디지털 데이터(data[1]~data[m])를 데이터 전압으로 변환한다.

주사 구동부(300)는 표시부(100)의 주사선(S1-Sn)에 연결되어 게이트 온 전 압과 게이트 오프 전압의 조합으로 이루어진 선택 신호를 주사선(S1-Sn)에 인가한다. 이때, 주사 구동부(300)는 복수의 주사선(S1-Sn)에 각각 인가되는 복수의 선택 신호가 차례로 게이트 온 전압을 가지도록 선택 신호를 인가할 수 있다. 도 1에서는 주사구동부(300)가 표시부(100)의 일측에만 배치되어 있는 것으로 도시하였으나, 주사 구동부(300)는 표시부(100)의 양측에 각각 배치될 수도있다.

신호 제어부(400)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력 디지털 데이터(data[1]~data[m]) 및 이의 표시를 제어하는 입력 제어 신호를 제공받는다. 입력 제어 신호에는 예를 들어 수평 동기 신호(Hsync), 수직 동기 신호(Vsync) 및 메인 클록(MCLK)이 있다. 신호 제어부(400)는 입력 디지털 데이터(data[1]~data[m])를 데이터 구동부(200)로 전달하고, 주사 제어 신호(CONT1) 및 데이터 제어 신호(CONT2)를 생성하여 각각 주사 구동부(300) 및 데이터 구동부(200)로 전달한다. 그리고 주사 제어 신호(CONT1)는 주사 시작을 지시하는 주사 시작 신호와 클록 신호를 포함하며, 데이터 제어 신호(CONT2)는 한 행의 화소에 대한 입력 디지털 데이터의 전달을 지시하는 수평 동기 시작 신호(STH)와 클록 신호를 포함한다. 본 발명의 실시예에서, 입력 디지털 데이터(data[1]~data[m])는 R, G, B 별로 각각 분리될 수 있으며, 이때 데이터는 R, G, B 별로 차례로 배열되는 것으로 가정한다. 즉, (3k-2)번째 데이터(data[3k-2])는 R 입력 디지털 데이터(DR)에 대응하고, (3k-1)번째 데이터(data[3k-1])는 G 입력 디지털 데이터(DG)에 대응하고, (3k) 번째 데이터(data[3k])는 B 입력 디지털 데이터(DB)에 대응한다. (여기서, k는 1과 (m/3) 사이의 정수).

한편, 신호 제어부(400)는 한 행분에 해당하는 입력 디지털 데이터를 데이터 구동부(200)로 전달하는 경우에, 세가지 색상으로 분리되는 입력 디지털 데이터(DR, DG, DB)를 세 개의 채널을 통해서 색상 별로 전달할 수도 있으며, 입력 디지털 데이터(DR, DG, DB)를 하나의 채널을 통하여 차례로 전달할 수도 있다.

데이터 구동부(200), 주사 구동부(300) 및/또는 신호 제어부(400)는 표시부(100)의 데이터선(D1~Dm), 주사선(S1~Sn) 및 화소 구동회로가 형성된 기판과 동일한 기판상에 형성될 수 있다. 또는 데이터 구동부(200), 주사 구동부(300) 및/또는 신호 제어부(400)는 직접 회로 형태로 제작되어 표시부(100)가 형성된 기판 위에 직접 장착될 수 있으며, 또는 표시부(100)가 형성된 기판에 접착되어 전기적으로 연결된 TCP(Tape Carrier Package) 또는 FPC(Flexible Printed Circuit)에 칩등의 형태로 장착할 수 있다. 또는 데이터 구동부(200), 주사 구동부(300) 및/또는 신호 제어부(400)는 PCB(Printed Circuit Board)에 형성되어 표시부(100)가 형성된 기판에 전기적으로 연결될 수도 있다.

다음, 도 2를 참조하여 도 1의 데이터 구동부(200)에 대해서 상세하게 설명한다.

도 2는 도 1의 데이터 구동부(200)의 상세 블록도이다. 도 2에서는 신호 제어부(400)에서 입력 디지털 데이터(data[1]~data[m])가 하나의 채널을 통하여 차례로 전달되는 것으로 가정하여 설명한다.

도 2에 도시한 바와 같이, 데이터 구동부(200)는 시프트 레지스터(210), 샘플링/홀딩 래치(220), 레벨 시프터(230), 및 데이터 전압 생성부(240)를 포함한다.

시프트 레지스터(210)는 클록 신호(CLK)에 따라 수평 동기 시작 신호(STH)로부터 샘플링 신호(SS[1])를 생성하고, 이 샘플링 신호(SS[1])를 클록(CLK)에 따라 순차적으로 시프트하면서, 복수의 샘플링 신호(SS[1]~SS[m])를 차례로 생성하여 출력한다.

샘플링/홀딩 래치(220)는 복수의 샘플/홀드 회로(도시하지 않음)를 포함하며, 시프트 레지스터(210)로부터 순차적으로 전달되는 샘플링 신호(SS[1]~SS[m])에 응답하여 입력되는 한 행분의 입력 디지털 데이터 신호(data[1]~data[m])를 순차적으로 샘플링해서 기억(홀딩)한다. 한 행분의 입력 디지털 데이터 신호(data[1]~data[m])가 샘플링/홀딩 래치(220)에 기억되면, 샘플링/홀딩 래치(220)는 홀딩 신호(HS) 및 홀딩 인에이블 신호(HE)에 응답하여 한 행분의 입력 디지털 데이터 신호(data[1]~data[m])를 데이터 전압 생성부(240)로 동시에 출력한다. 그후 샘플링/홀딩 래치(220)는 다음 행분의 입력 디지털 데이터 신호를 샘플링 및 홀딩하여 출력한다.

이때, 디지털 데이터 신호가 k 비트 신호라면, 하나의 디지털 데이터 신호의 각 비트 데이터에 대응하여 샘플/홀드 신호는 k 개 형성된다. 그리고 복수의 데이터선(D1~Dm)에 해당하는 디지털 데이터 신호를 샘플링하기 위해서, 샘플링/홀딩 래치(220)는 kㅧm 개의 샘플/홀드 회로를 포함할 수 있다. 또한 하나의 디지털 신호의 각 비트 데이터에 대응하는 k 개의 샘플/홀드 회로는 각 비트 데이터를 동시에 샘플링 및 홀딩할 수 있다. 즉, i번째 데이터선(Di)에 대응하는 k 비트 디지털 데이터 신호(data[i])를 샘플링 및 홀딩하기 위한 k 개의 샘플/홀드 회로는, i번째 샘플링 신호(SS[i])에 응답하여 k 비트 데이터 신호를 각각 샘플링 할 수 있다(여기서, i는 1과 m 사이의 정수).

레벨 시프터(230)는 입력 전압(LVDD)에 따라 샘플링/홀딩 래치(220)에서 출력되는 데이터 신호의 전압 레벨을 데이터 전압 생성부(240)에서 사용할 수 있는 레벨로 변경한다. 이때, 데이터 전압 생성부(240)에서 사용하는 전압 레벨이 디지털 데이터 신호의 전압 레벨과 동일하면, 레벨 시프터(230)는 포함되지 않을 수 있다.

데이터 전압 생성부(240)는 복수의 데이터선(D1-Dm)에 각각 대응하는 복수의 디지털/아날로그 변환기(이하, "D/A 변환기"라 함)(도시하지 않음)를 포함하며, 각 D/A 변환기는 입력 디지털 데이터 data[1]~data[m])를 복수의 기준 전압에 기초하여 아날로그 데이터 전압(D1~Dm)으로 변환하고, 복수의 데이터선(D1~Dm)으로 각각 전달한다.

한편, 데이터 구동부(200)는 수평 동기 신호(Hsync)의 1 주기인 1 수평 주기를 단위로 하여 위에서 설명한 동작을 반복한다. 이러한 방식으로, 데이터 구동부(200)는 한 프레임(모든 행)에 해당하는 입력 디지털 데이터를 행 별로 데이터 전압으로 변경한 후, 데이터선(D1-Dm)에 전달할 수 있다.

이하, 도 3을 참조하여 도 2의 샘플링/홀딩 래치(220)에 포함되는 샘플/홀드 회로에 대하여 구체적으로 설명한다.

도 3은 본 발명의 제1 실시예에 따른 샘플/홀드 회로의 회로도이다. 도 3에서는 i번째 샘플링 신호(SS[i])에 응답하여, i번째 디지털 데이터 신호(data[i])의 j번째 비트 데이터(data[i,j])를 샘플링/홀딩하는 샘플/홀드 회로를 도시하였다(여기서 j는 1과 k 사이의 정수).

도 3에 도시된 샘플/홀드 회로는 트랜지스터(M1, M2, M3, M4, M5) 및 커패시터(C1, C2)를 포함한다. 도 3에서는 트랜지스터(M1, M2, M5)를 PMOS로 도시하고, 트랜지스터(M3, M4)를 NMOS로 도시하였지만, 아래에서 설명한 동작을 수행할 수 있는 다른 스위치를 트랜지스터(M1~M5)로 사용할 수 있다. 또한 도 3에서는 설명의 편의상 샘플링 신호(SS[i]), 홀딩 인에이블 신호(HE), 홀딩 신호(HS), 및 디지털 데이터 신호(data[i,j])를 전달하는 신호선을 각각 해당 신호와 동일하게 SS[i], HE, HS 및 data[i,j]로 도시하였다.

구체적으로, 트랜지스터(M1)의 소스에 하이 레벨 전원 전압(VDD)을 공급하는 전원(VDD)이 연결되고, 트랜지스터(M1)의 게이트에 홀딩 인에이블 신호(HE)를 전달하는 신호선이 연결되어 있다. 트랜지스터(M1)의 드레인에 소스가 연결된 트랜지스터(M2)의 게이트에 홀딩 신호(HS)를 전달하는 신호선이 연결되고, 트랜지스터(M2)의 드레인이 샘플/홀드 회로의 출력단(out)에 연결되어 있다. 출력단(out)에 드레인이 연결된 트랜지스터(M3)의 게이트에 홀딩 신호(HS)를 전달하는 신호선이 연결되고, 트랜지스터(M3)의 소스에 트랜지스터(M4)의 드레인이 연결되어 있다. 트랜지스터(M4)의 게이트와 소스 사이에 커패시터(C2)가 연결되고, 트랜지스터(M4)의 소스가 로우 레벨 전압(VSS)을 공급하는 전원(VSS)에 연결되어 있다. 트랜지스터(M5)의 소스에 디지털 데이터 신호(data[i,j])를 전달하는 신호선이 연결되고, 트랜지스터(M5)의 게이트에 샘플링 신호(SS)를 전달하는 신호선이 연결되고, 트랜 지스터(M5)의 드레인에 트랜지스터(M4)의 게이트 및 커패시터(C2)가 연결되어 있다. 그리고 샘플/홀드 회로의 출력단(out)과 로우 레벨 전원(VSS) 사이에 커패시터(C1)가 연결되어 있다.

이하, 도 4를 참조하여 본 발명의 제1 실시예에 따른 샘플/홀드 회로의 동작에 대하여 구체적으로 살펴본다.

도 4는 본 발명의 제1 실시예에 따른 샘플/홀드 회로에 인가되는 신호의 타이밍 도이다. 도 4에서 i번째 디지털 데이터 신호(data[i])의 j번째 비트 데이터(data[i,j])는 '1'에 대응하는 하이 레벨 전압(VDD) 및 '0'에 대응하는 로우 레벨 전압(VSS)을 선택적으로 가지는 것으로 가정한다.

먼저, T1 기간에서 로우 레벨의 샘플링 신호(SS[1]~SS[m])가 시프트 레지스터(도 3의 210)에서 순차적으로 출력된다. 그리고 T1 기간에서 홀딩 신호(HS)가 로우 레벨이고, 홀딩 인에이블 신호(HE)가 하이 레벨이고, 이에 따라 트랜지스터(M1, M3)는 턴오프되어 있다. 이때 도 3의 샘플/홀드 회로의 트랜지스터(M5)는 i번째 샘플링 신호(SS[i])의 로우 레벨에 응답하여 i번째 디지털 데이터 신호(data[i])의 j번째 비트 데이터(data[i,j])를 커패시터(C2)로 전달한다. 그러면 커패시터(C2)는 데이터(data[i,j])에 대응하는 전압을 저장한다. 즉, 데이터(data[i,j])가 하이 레벨 전압(VDD)이면 커패시터(C2)에는 (VDD-VSS) 전압이 저장되고, 데이터(data[i,j])가 로우 레벨 전압(VSS)이면 커패시터(C2)에는 0V 전압이 저장된다.

이와 같이 해서, T1 기간에서는 모든 샘플/홀드 회로에 해당하는 디지털 데 이터 신호가 순차적으로 저장된다.

다음으로, T2 기간에서, 홀딩 인에이블 신호(HE)가 로우 레벨로 되면, 홀딩 인에이블 신호(HE)에 응답하여 트랜지스터(M1)가 턴온된다. 이때, 홀딩 신호(HS)는 계속 로우 레벨 상태이고, 트랜지스터(M1)의 턴온에 의해 하이 레벨 전원의 전압(VDD)이 트랜지스터(M2)의 소스에 인가되므로, 트랜지스터(M2)도 턴온된다. 그리고, 트랜지스터(M3)는 턴오프 상태이므로, 전원 전압(VDD)이 출력단(out)에 연결된 커패시터(C1)에 저장된다. 즉, 커패시터(C1)에 (VDD-VSS) 전압이 저장된다.

다음으로, T3 기간에서 홀딩 인에이블 신호(HE)가 로우 레벨로 유지된 상태에서 홀딩 신호(HS)가 하이 레벨로 된다. 그러면, 홀딩 신호(HS)의 하이 레벨에 응답하여 트랜지스터(M2)는 턴오프되어, 하이레벨 전원 전압(VDD)으로부터 출력단(out)까지의 전류 경로가 전기적으로 차단된다. 그리고, 트랜지스터(M3)가 턴온되어 출력단(out)과 트랜지스터(M4)의 드레인이 전기적으로 연결된다.

이때, 데이터(data[i,j])가 하이 레벨 전압(VDD)이어서, 커패시터(C2)에 (VDD-VSS) 전압이 저장되어 있으면, 트랜지스터(M4)는 턴온된 상태이다. 따라서, 커패시터(C1)에서 턴온된 트랜지스터(M3, M4)를 거쳐 로우 레벨 전원(VSS)으로 전류 경로가 형성되어, 커패시터(C1)가 방전된다. 즉, 출력단(out)의 전압이 로우 레벨 전원의 전압(VSS)으로 되어서, 샘플/홀드 회로는 로우 레벨 전압(VSS)의 출력 데이터를 출력한다.

반면에, 데이터(data[i,j])가 로우 레벨 전압(VSS)이어서 커패시터(C2)에 0V 전압이 저장되어 있으면, 트랜지스터(M4)는 턴오프된 상태이다. 따라서, 커패시터 (C1)로부터 로우 레벨 전원 전압(VSS)으로의 전류 경로가 형성되지 않고, 커패시터(C1)에 저장된 전압(VDD-VSS)과 로우 레벨 전원의 전압(VSS)의 합에 해당하는 전압(VDD)이 출력단(out) 전압으로 된다. 따라서, 샘플/홀드 회로는 하이 레벨 전압(VDD)의 출력 데이터를 출력한다.

다음으로, T4 기간에서, 홀딩 신호(HS)가 하이 레벨인 상태에서 홀딩 인에이블 신호(HE)가 하이 레벨로 된다. 그러면, 홀딩 인에이블 신호(HE)에 의해 트랜지스터(M1)가 턴오프되고, 출력단(out)으로 출력 데이터가 계속 출력된다.

도 4에서는 T3 기간에서 홀딩 인에이블 신호(HE)가 로우 레벨인 기간과 홀딩 신호(HS)가 하이 레벨인 기간이 겹치는 것으로 도시하였지만, 두 기간은 겹치지 않을 수 있다. 즉, T3 기간이 제거될 수도 있다. 그러면, T4 기간에서 샘플/홀드 회로의 출력단에서 출력 데이터가 출력된다.

이상 설명한 것처럼, 본 발명의 제1 실시예에 따른 샘플/홀드 회로는 입력 데이터(data[i,j])가 하이 레벨인 경우, 로우 레벨의 데이터를 출력하고, 입력 데이터(data[i,j])가 로우 레벨인 경우, 하이 레벨의 데이터를 출력한다. 즉, 본 발명의 제1 실시예에 따른 샘플/홀드 회로는 입력된 데이터를 반전하여 출력함을 알 수 있다.

따라서, 본 발명의 제1 실시예에 따른 샘플/홀드 회로의 입력단 또는 출력단에 인버터를 추가함으로써, 입력 데이터에 대응하는 출력신호를 출력하도록 할 수 있다.

그리고 도 4에서 설명한 T1 내지 T4 기간 동안 표시부(100)의 한 행에 대응 하는 디지털 데이터 신호(data[1]~data[m])가 샘플링/홀딩된 후 출력 되고, T1 내지 T4 기간의 반복에 의해 모든 행에 대응하는 디지털 데이터 신호가 샘플링/홀딩된 후 출력될 수 있다.

이하, 도 5을 참조하여 본 발명의 제2 실시예에 따른 샘플/홀드 회로에 대하여 구체적으로 설명한다.

도 5는 본 발명의 제2 실시예에 따른 샘플/홀드 회로의 회로도이다. 본 발명의 제2 실시예에 따른 샘플/홀드 회로는 본 발명의 제1 실시예에 따른 샘플링/홀딩 래치(220)에 포함될 수 있다. 도 5에 도시된 본 발명의 제2 실시예에 따른 샘플/홀드 회로는 트랜지스터(M6) 및 인버터(IN)을 포함하는 것을 제외하고는 도 3에 도시된 회로와 유사하다. 따라서, 여기서는 도 3의 샘플/홀드 회로에 대하여 개시된 설명과 중복되는 설명은 생략한다.

트랜지스터(M6)의 소스 및 드레인은 트랜지스터(M5)의 소스 및 드레인에 각각 연결되며, 트랜지스터(M6)의 게이트에 인버터(IN)가 연결된다. 인버터(IN)는 샘플링 신호(SS[i])를 전달하는 신호선에 연결되어 트랜지스터(M6)의 게이트에 반전된 샘플링 신호(SS[i])를 전달한다. 트랜지스터(M6)는 트랜지스터(M5)와 반대되는 채널 타입의 트랜지스터로 형성된다. 도 5에서는 트랜지스터(M5)가 NMOS이고, 트랜지스터(M6)가 PMOS로 도시되어 있으나, 그 반대로 형성될 수 있다. 이 경우, 인버터(IN)는 샘플링 신호(SS[i])를 전달하는 신호선과 트랜지스터(M5)의 게이트 사이에 형성된다.

이와 같이, 데이터(data[i,j])를 전달하는 신호선과 데이터(data[i,j])를 저 장하는 커패시터(C2) 사이에 서로 반대 채널 특성을 갖는 두개의 스위치(M5, M6)를 형성함으로써, 샘플 신호(SS[i])에 왜곡이 발생하더라도 두 트랜지스터(M5, M6) 중에서 적어도 하나의 트랜지스터만 턴온이 되면 데이터(data[i,j])가 커패시터(C2)로 정상적으로 전달될 수 있다.

이와 같은 본 발명의 제1 실시예 또는 제2 실시예의 샘플/홀드 회로는 도 2 에 도시된 샘플링/홀딩 래치(220) 내의 샘플/홀드 회로 이외에도 샘플 회로 및 홀드 회로가 동시에 이용되는 곳이라면 어디에도 적용될 수 있다.

이상에서 살펴본 바와 같이, 본 발명의 제1 실시예 또는 제2 실시예에 따른 샘플/홀드 회로는 입력되는 데이터 신호를 샘플링하는 샘플 회로와 샘플링된 신호에 대응하는 신호를 출력하는 홀드 회로가 하나의 회로로 구성된다. 그에 따라, 본 발명의 제1 실시예 또는 제2 실시예에 따른 샘플/홀드 회로는 샘플 회로와 홀드 회로가 각각 형성되는 것에 비해 그 면적이 크게 감소하며, 그에 따라 사용되는 트랜지스터, 커패시터 또는 배선 공간등이 크게 감소된다.

따라서, 본 발명의 제1 실시예 또는 제2 실시예에 따른 샘플/홀드 회로를 사용하는 표시 장치는 데이터 구동부의 형성을 위해 필요한 면적이 크게 감소되고, 데이터 구동부의 형성을 위해 필요한 소자의 전체 개수가 감소된다. 따라서, 본 발명의 제1 실시예 또는 제2 실시예에 따른 샘플/홀드 회로를 사용하는 표시 장치는 화상을 표시하는 표시부에 보다 많은 공간을 할당할 수 있고, 소비되는 전력이 감소되는 효과를 달성할 수 있다.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

이와 같이 본 발명에 따르면 샘플 회로와 홀드 회로가 하나의 샘플/홀드 회로로 구현되므로, 사용되는 트랜지스터, 커패시터 또는 배선 공간등이 감소된다. 또한, 샘플/홀드 회로에 사용되는 트랜지스터 및 커패시터의 전체 개수도 감소한다. 따라서, 본 발명의 샘플/홀드 회로를 사용하는 경우, 샘플/홀드 회로를 위한 공간을 효율적으로 활용할 수 있고, 전력 소비를 감축시킬 수 있다. 이와 같이 샘플/홀드 회로를 위한 공간의 감소 및 소비 전력의 감소는 샘플/홀드 회로가 표시부와 동일한 기판상에 형성되야 하는 패널 상 시스템(System On Panel; SOP)의 경우 더욱 유리하다.

Claims

제1 기간에서 제1 전압을 전달하는 제1 스위치,

출력단 및 상기 제1 스위치에 일단이 연결되며, 상기 제1 스위치로부터 전달되는 상기 제1 전압을 저장하는 제1 저장소자,

상기 제1 기간 이전의 제2 기간에서 제1 제어신호에 응답하여 제1 레벨 또는 제2 레벨을 선택적으로 가지는 입력 데이터를 전달하는 제2 스위치,

상기 제2 스위치로부터 전달되는 상기 입력 데이터를 저장하는 제2 저장소자,

상기 제2 저장소자에 저장된 상기 제1 레벨의 입력 데이터에 응답하여 제2 전압을 전달하며, 상기 제2 저장소자에 저장된 상기 제2 레벨의 입력 데이터에 응답하여 턴오프되는 제3 스위치, 및

상기 제1 기간 이후

의 제3 기간에서 상기 출력단과 상기 제3 스위치를 전기적으로 연결하는 제4 스위치를 포함하며,

상기 제3 기간에서 상기 출력단에서 출력 데이터가 출력되는 샘플/홀드 회로.
제1항에 있어서,

상기 입력 데이터가 상기 제1 레벨인 경우, 상기 출력 데이터는 상기 제2 전 압에 대응하는 샘플/홀드 회로.
제1항에 있어서,

상기 입력 데이터가 상기 제2 레벨인 경우, 상기 출력 데이터는 상기 제1 전압에 대응하는 샘플/홀드 회로.
제1항내지 제3항 중 어느 한 항에 있어서,

상기 제1 스위치는,

상기 제1 전압에 대응하는 전압을 공급하는 제1 전원에 제1 전극이 연결되며 제2 제어 신호에 응답하여 제4 기간 동안 턴온되는 제1 트랜지스터, 그리고

상기 제1 트랜지스터의 제2 전극과 상기 출력단 사이에 연결되며 제3 제어 신호에 응답하여 제5 기간 동안 턴온 되는 제2 트랜지스터를 포함하며,

상기 제1 기간은 상기 제4 기간 및 상기 제5 기간의 공통 기간인 샘플/홀드 회로.
제4항에 있어서,

상기 제4 스위치는 상기 제2 트랜지스터와 반대되는 채널 타입을 가지는 제3 트랜지스터를 포함하며,

상기 제3 트랜지스터는 상기 제3 제어 신호에 응답하여 상기 제5 기간에서 턴오프되고, 상기 제3 기간에서 턴온되는 샘플/홀드 회로.
제1항에 있어서,

상기 제2 스위치는

상기 입력 데이터가 제1 전극에 인가되고, 상기 제1 제어 신호에 응답하여 턴온되는 제4 트랜지스터, 및

상기 제4 트랜지스터와 병렬로 연결되며, 상기 입력 데이터가 제1 전극에 인가되고, 상기 제1 제어 신호에 대하여 반전된 신호에 응답하여 턴온되는 제5 트랜지스터를 포함하는 샘플/홀드 회로.
제6항에 있어서,

상기 제4 트랜지스터와 상기 제5 트랜지스터는 서로 반대되는 채널 타입을 가지는 샘플/홀드 회로.
제1항 내지 제3 항 중 어느 한 항에 있어서,

상기 입력 데이터의 제1 레벨은 상기 제1 전압에 대응하며,

상기 입력 데이터의 제2 레벨은 상기 제2 전압에 대응하는 샘플/홀드 회로.
제1 전극에 제1 전압을 공급하는 제1 전원이 연결되고, 제어 전극에 제1 제어신호를 전달하는 제1 신호선이 연결되어 있는 제1 트랜지스터,

제1 전극에 상기 제1 트랜지스터의 제2 전극이 연결되고, 제어 전극에 제2 제어신호를 전달하는 제2 신호선이 연결되고, 제2 전극이 출력단에 연결되어 있는 제2 트랜지스터,

상기 출력단과 제2 전압을 공급하는 제2 전원 사이에 연결되어 있는 제1 커패시터,

제1 전극에 상기 출력단이 연결되고, 제어 전극에 상기 제2 신호선이 연결되어 있는 제3 트랜지스터,

제1 전극에 상기 제3 트랜지스터의 제2 전극이 연결되고, 제2 전극에 제3 전압을 공급하는 제3 전원이 연결되어 있는 제4 트랜지스터,

제어 전극에 제3 제어 신호를 전달하는 제3 신호선이 연결되고, 제1 전극에 제1 레벨 또는 제2 레벨을 선택적으로 가지는 데이터를 전달하는 신호선이 연결되고, 제2 전극에 상기 제4 트래지스터의 제어 전극이 연결되어 있는 제5 트랜지스터, 및

상기 제4 트랜지스터의 제어 전극과 상기 제4 트랜지스터의 제2 전극 사이에 연결되어 있는 제2 커패시터,

를 포함하는 샘플/홀드 회로.
제9항에 있어서,

상기 제2 트랜지스터와 상기 제3 트랜지스터가 서로 상이한 채널 타입을 갖는 샘플/홀드 회로.
제9항에 있어서,

상기 제1 트랜지스터, 상기 제2 트랜지스터는 P 채널 트랜지스터이고, 상기 제3 트랜지스터 및 제4 트랜지스터는 N 채널 트랜지스터인 샘플/홀드 회로.
제9항에 있어서,

상기 제5 트랜지스터에 병렬로 연결되어 있으며, 제어 전극에 상기 제3 제어 신호에 대하여 반전된 신호가 인가되고, 상기 제5 트랜지스터와 다른 채널 타입을 가지는 제6 트랜지스터를 더 포함하는 샘플/홀드 회로.
제9항에 있어서,

상기 제1 전압은 상기 제2 전압 보다 높은 샘플/홀드 회로.
제9항에 있어서,

상기 제2 전압은 상기 제3 전압과 동일한 샘플/홀드 회로.
제9항 내지 제14 항 중 어느 한 항에 있어서,

제1 기간에서 상기 제3 제어신호는 상기 제5 트랜지스터를 턴온시킬 레벨을 가지며,

상기 제1 기간 이후의 제2 기간에서, 상기 제1 제어신호 및 제2 제어신호는 각각 상기 제1 트랜지스터 및 제2 트랜지스터를 턴온시킬 레벨을 가지고,

상기 제2 기간 이후의 제3 기간에서, 상기 제2 제어신호는 상기 제3 트랜지 스터를 턴온시킬 레벨을 가지는 샘플/홀드 회로.
제15항에 있어서,

상기 데이터의 제1 레벨이 상기 제1 전압의 전압 레벨과 동일하고,

상기 데이터의 제2 레벨이 상기 제2 전압의 전압 레벨과 동일한 샘플/홀드 회로.
복수의 데이터 신호를 각각 전달하는 복수의 데이턴선, 및 복수의 선택 신호를 각각 전달하는 복수의 주사선을 포함하는 표시부,

계조를 나타내는 복수의 디지털 신호를 순차적으로 수신하며, 상기 디지털 신호를 상기 데이터 신호로 변환하여 상기 데이터선에 인가하는 데이터 구동부, 그리고,

상기 선택 신호를 상기 주사선에 인가하는 주사 구동부를 포함하며,

상기 데이터 구동부는

제1항 내지 제3항, 제9항 내지 제14항 중 어느 한 항에 기재된 샘플/홀드 회로를 복수개 포함하며,

상기 복수의 샘플/홀드 회로는 상기 복수의 디지털 신호를 각각 샘플링/홀딩 하여 출력하는 표시 장치.
제17항에 있어서,

상기 표시부가 형성된 기판에 상기 샘플/홀드 회로가 형성되어 있는 표시 장치.