KR20210142872A - 스캔 구동부 및 이를 포함하는 표시장치 - Google Patents

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Abstract

본 발명은 영상을 표시하는 표시패널, 및 표시패널의 일측에 배치된 일측 스테이지와 타측에 배치된 타측 스테이지를 포함하는 스캔구동부를 포함한다. 일측 스테이지와 타측 스테이지는 적어도 두 개의 출력단자를 각각 포함하고, 일측 스테이지의 제1출력단자와 타측 스테이지의 제2출력단자는 표시패널에 배치된 하나의 스캔라인을 공유하는 표시장치를 제공할 수 있다.

Description

스캔 구동부 및 이를 포함하는 표시장치{Scan Driver and Display Device including the same}
본 발명은 스캔 구동부 및 이를 포함하는 표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 발광표시장치(Light Emitting Display Device: LED), 양자점표시장치(Quantum Dot Display Device; QDD), 액정표시장치(Liquid Crystal Display Device: LCD) 등과 같은 표시장치의 사용이 증가하고 있다.
앞서 설명한 표시장치들은 서브 픽셀들을 포함하는 표시패널, 표시패널을 구동하는 구동 신호를 출력하는 구동부 및 표시패널 또는 구동부에 공급할 전원을 생성하는 전원 공급부 등이 포함된다.
위와 같은 표시장치들은 표시패널에 형성된 서브 픽셀들에 구동 신호 예컨대, 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 빛을 투과시키거나 빛을 직접 발광을 하게 됨으로써 영상을 표시할 수 있다.
본 발명은 표시패널의 크기나 로드 증가(클록 로드 증가) 등에 따른 영향을 최소화함과 더불어 동일한 스캔라인을 구동하기 위한 스캔신호의 출력 특성을 동일화하여 표시장치의 표시품질을 향상하는 것이다.
상술한 과제 해결 수단으로 본 발명은 영상을 표시하는 표시패널, 및 표시패널의 일측에 배치된 일측 스테이지와 타측에 배치된 타측 스테이지를 포함하는 스캔구동부를 포함하고, 일측 스테이지와 타측 스테이지는 적어도 두 개의 출력단자를 각각 포함하고, 일측 스테이지의 제1출력단자와 타측 스테이지의 제2출력단자는 표시패널에 배치된 하나의 스캔라인을 공유하는 표시장치를 제공할 수 있다.
일측 스테이지의 제1출력단자와 타측 스테이지의 제2출력단자는 동일한 펄스를 갖는 스캔신호를 하나의 스캔라인에 출력할 수 있다.
일측 스테이지와 타측 스테이지는 서로 다른 클록신호를 기반으로 동작하며 동일한 펄스를 갖는 스캔신호를 동시에 출력할 수 있다.
서로 다른 클록신호는 상호 인접하여 로직로우의 펄스를 발생시키는 적어도 두 개의 클록신호를 포함할 수 있다.
일측 스테이지와 상기 타측 스테이지는 동일한 회로로 구성되지만 클록신호라인들의 접속 구조가 서로 다를 수 있다.
일측 스테이지 또는 타측 스테이지는 제4클록신호라인에 게이트전극이 연결되고 스타트신호라인에 제1전극이 연결되고 제3트랜지스터의 제1전극에 제2전극이 연결된 제1트랜지스터와, 스캔로우전압라인에 게이트전극이 연결되고 제6-1트랜지스터의 게이트전극에 제1전극이 연결되고 QA노드에 제2전극이 연결된 제2-1트랜지스터와, 스캔로우전압라인에 게이트전극이 연결되고 제6-2트랜지스터의 게이트전극에 제1전극이 연결되고 QA노드에 제2전극이 연결된 제2-2트랜지스터와, QB노드에 게이트전극이 연결되고 제1트랜지스터의 제2전극에 제1전극이 연결되고 스캔하이전압라인에 제2전극이 연결된 제3트랜지스터와, 제3클록신호라인에 게이트전극이 연결되고 스캔로우전압라인에 제1전극이 연결되고 QB노드에 제2전극이 연결된 제4트랜지스터와, 스타트신호라인에 게이트전극이 연결되고 QB노드에 제1전극이 연결되고 스캔하이전압라인에 제2전극이 연결된 제5트랜지스터와, 제2-1트랜지스터의 제1전극에 게이트전극이 연결되고 제1클록신호라인에 제1전극이 연결되고 제1출력단자에 제2전극이 연결된 제6-1트랜지스터와, 제2-2트랜지스터의 제1전극에 게이트전극이 연결되고 제2클록신호라인에 제1전극이 연결되고 제2출력단자에 제2전극이 연결된 제6-2트랜지스터와, QB노드에 게이트전극이 연결되고 제1출력단자에 제1전극이 연결되고 스캔하이전압라인에 제2전극이 연결된 제7-1트랜지스터와, QB노드에 게이트전극이 연결되고 제2출력단자에 제1전극이 연결되고 스캔하이전압라인에 제2전극이 연결된 제7-2트랜지스터와, QA노드에 게이트전극이 연결되고 QB노드에 제1전극이 연결되고 스캔하이전압라인에 제2전극이 연결된 제8트랜지스터를 포함할 수 있다.
일측 스테이지 또는 타측 스테이지는 제2-1트랜지스터의 제1전극에 일단이 연결되고 제6-1트랜지스터의 제2전극에 타단이 연결된 제1커패시터와, QB노드에 일단이 연결되고 스캔하이전압라인에 타단이 연결된 제2커패시터와, 제2-2트랜지스터의 제1전극에 일단이 연결되고 제6-2트랜지스터의 제2전극에 타단이 연결된 제3커패시터를 더 포함할 수 있다.
일측 스테이지와 타측 스테이지는 스타트신호와 더불어 제3클록신호, 제4클록신호, 제1클록신호 및 제2클록신호의 순으로 로직로우의 펄스를 형성하는 클록신호들을 기반으로 동작할 수 있다.
다른 측면에서 본 발명은 스캔구동부를 제공할 수 있다. 스캔구동부는 제4클록신호라인에 게이트전극이 연결되고 스타트신호라인에 제1전극이 연결되고 제3트랜지스터의 제1전극에 제2전극이 연결된 제1트랜지스터, 스캔로우전압라인에 게이트전극이 연결되고 제6-1트랜지스터의 게이트전극에 제1전극이 연결되고 QA노드에 제2전극이 연결된 제2-1트랜지스터, 스캔로우전압라인에 게이트전극이 연결되고 제6-2트랜지스터의 게이트전극에 제1전극이 연결되고 QA노드에 제2전극이 연결된 제2-2트랜지스터, QB노드에 게이트전극이 연결되고 제1트랜지스터의 제2전극에 제1전극이 연결되고 스캔하이전압라인에 제2전극이 연결된 제3트랜지스터, 제3클록신호라인에 게이트전극이 연결되고 스캔로우전압라인에 제1전극이 연결되고 QB노드에 제2전극이 연결된 제4트랜지스터, 스타트신호라인에 게이트전극이 연결되고 QB노드에 제1전극이 연결되고 스캔하이전압라인에 제2전극이 연결된 제5트랜지스터, 제2-1트랜지스터의 제1전극에 게이트전극이 연결되고 제1클록신호라인에 제1전극이 연결되고 제1출력단자에 제2전극이 연결된 제6-1트랜지스터, 제2-2트랜지스터의 제1전극에 게이트전극이 연결되고 제2클록신호라인에 제1전극이 연결되고 제2출력단자에 제2전극이 연결된 제6-2트랜지스터, QB노드에 게이트전극이 연결되고 제1출력단자에 제1전극이 연결되고 스캔하이전압라인에 제2전극이 연결된 제7-1트랜지스터, QB노드에 게이트전극이 연결되고 상기 제2출력단자에 제1전극이 연결되고 스캔하이전압라인에 제2전극이 연결된 제7-2트랜지스터, 및 QA노드에 게이트전극이 연결되고 QB노드에 제1전극이 연결되고 스캔하이전압라인에 제2전극이 연결된 제8트랜지스터를 포함할 수 있다.
스캔구동부는 제2-1트랜지스터의 제1전극에 일단이 연결되고 제6-1트랜지스터의 제2전극에 타단이 연결된 제1커패시터와, QB노드에 일단이 연결되고 스캔하이전압라인에 타단이 연결된 제2커패시터와, 제2-2트랜지스터의 제1전극에 일단이 연결되고 제6-2트랜지스터의 제2전극에 타단이 연결된 제3커패시터를 더 포함할 수 있다.
본 발명은 표시패널의 크기나 로드 증가(클록 로드 증가) 등에 따른 영향(스캔신호를 구성하는 전압의 드랍이나 지연 등에 따른 출력 편차와 이로 인한 휘도 편차)을 최소화하여 표시장치의 표시품질을 향상할 수 있는 효과가 있다. 또한, 본 발명은 표시패널의 좌우측 또는 상하측에 분리 배치된 시프트 레지스터 간의 출력 편차를 최소화함과 더불어 동일한 스캔라인을 구동하기 위한 스캔신호의 출력 특성을 동일화할 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 발광표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이다.
도 3은 게이트인패널 방식 스캔 구동부의 배치예를 나타낸 도면이고, 도 4 및 도 5는 게이트인패널 방식 스캔 구동부와 관련된 장치의 구성 예시도이고, 도 6은 시프트 레지스터의 스테이지를 나타낸 도면이다.
도 7은 본 발명의 실시예에 따른 시프트 레지스터의 스테이지들을 나타낸 블록도이고, 도 8은 도 7에서 제1스캔라인을 구동하는 좌우측 스테이지들을 구체적으로 나타낸 블록도이고, 도 9는 본 발명의 실시예에 따른 시프트 레지스터의 특징을 설명하기 위한 도면이다.
도 10은 본 발명의 실시예에 따른 스테이지의 회로 구성 예시도이고, 도 11 및 도 12는 스타트신호들과 클록신호들의 인가 형태를 보여주는 파형 예시도이고, 도 13은 스캔신호들의 출력 양상을 보여주는 파형 예시도이다.
도 14 내지 도 17은 본 발명의 실시예에 따른 스테이지의 동작에 대한 이해를 돕기 위한 도면들이다.
본 발명에 따른 표시장치는 텔레비전, 영상 플레이어, 개인용 컴퓨터(PC), 홈시어터, 자동차 전기장치, 스마트폰 등으로 구현될 수 있으며, 이에 한정되는 것은 아니다. 본 발명에 따른 표시장치는 발광표시장치(Light Emitting Display Device: LED), 양자점표시장치(Quantum Dot Display Device; QDD), 액정표시장치(Liquid Crystal Display Device: LCD) 등으로 구현될 수 있다. 그러나 이하에서는 설명의 편의를 위해 무기 발광다이오드 또는 유기 발광다이오드를 기반으로 빛을 직접 발광하는 발광표시장치를 일례로 한다.
아울러, 이하에서 설명되는 스캔 구동부는 p 타입 박막 트랜지스터를 포함하는 것을 일례로 설명하지만 이는 n 타입 박막 트랜지스터 또는 n 타입과 p 타입이 함께 존재하는 형태로 구현될 수도 있다. 박막 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 박막 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 박막 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, 박막 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다.
p 타입 박막 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 박막 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 이와 달리, n 타입 박막 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 박막 트랜지스터에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. 그러나 박막 트랜지스터의 소스와 드레인은 인가된 전압에 따라 변경될 수 있다. 이를 반영하여, 이하의 설명에서는 소스와 드레인 중 어느 하나를 제1전극, 소스와 드레인 중 나머지 하나를 제2전극으로 설명한다.
도 1은 본 발명의 실시예에 따른 발광표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 발광표시장치는 영상 공급부(110), 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140), 표시패널(150) 및 전원 공급부(180) 등을 포함할 수 있다.
영상 공급부(110)(또는 호스트시스템)는 외부로부터 공급된 영상 데이터신호 또는 내부 메모리에 저장된 영상 데이터신호와 더불어 각종 구동신호를 출력할 수 있다. 영상 공급부(110)는 데이터신호와 각종 구동신호를 타이밍 제어부(120)에 공급할 수 있다.
타이밍 제어부(120)는 스캔 구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC), 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC) 및 각종 동기신호(수직 동기신호인 Vsync, 수평 동기신호인 Hsync) 등을 출력할 수 있다. 타이밍 제어부(120)는 데이터 타이밍 제어신호(DDC)와 함께 영상 공급부(110)로부터 공급된 데이터신호(DATA)를 데이터 구동부(140)에 공급할 수 있다. 타이밍 제어부(120)는 IC(Integrated Circuit) 형태로 형성되어 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.
스캔 구동부(130)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC) 등에 응답하여 스캔신호(또는 스캔전압)를 출력할 수 있다. 스캔 구동부(130)는 스캔라인들(GL1~GLm)을 통해 표시패널(150)에 포함된 서브 픽셀들에 스캔신호를 공급할 수 있다. 스캔 구동부(130)는 IC 형태로 형성되거나 게이트인패널(Gate In Panel) 방식으로 표시패널(150) 상에 직접 형성될 수 있으나 이에 한정되지 않는다.
데이터 구동부(140)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC) 등에 응답하여 데이터신호(DATA)를 샘플링 및 래치하고 감마 기준전압을 기반으로 디지털 형태의 데이터신호를 아날로그 형태의 데이터전압으로 변환하여 출력할 수 있다. 데이터 구동부(140)는 데이터라인들(DL1~DLn)을 통해 표시패널(150)에 포함된 서브 픽셀들에 데이터전압을 공급할 수 있다. 데이터 구동부(140)는 IC 형태로 형성되어 표시패널(150) 상에 실장되거나 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.
전원 공급부(180)는 외부로부터 공급되는 외부 입력전압을 기반으로 고전위의 제1패널전원(EVDD)과 저전위의 제2패널전원(EVSS)을 생성 및 출력할 수 있다. 전원 공급부(180)는 제1패널전원 및 제2패널전원(EVDD, EVSS)뿐만아니라 스캔 구동부(130)의 구동에 필요한 전압(예: 스캔하이전압, 스캔로우전압)이나 데이터 구동부(140)의 구동에 필요한 전압(드레인전압, 하프드레인전압) 등을 생성 및 출력할 수 있다.
표시패널(150)은 스캔신호와 데이터전압을 포함하는 구동신호와 제1패널전원 및 제2패널전원(EVDD, EVSS) 등에 대응하여 영상을 표시할 수 있다. 표시패널(150)의 서브 픽셀들은 직접 빛을 발광한다. 표시패널(150)은 유리, 실리콘, 폴리이미드 등 강성 또는 연성을 갖는 기판을 기반으로 제작될 수 있다. 그리고 빛을 발광하는 서브 픽셀들은 적색, 녹색 및 청색을 포함하는 픽셀 또는 적색, 녹색, 청색 및 백색을 포함하는 픽셀로 이루어질 수 있다.
예컨대, 하나의 서브 픽셀(SP)은 스위칭 트랜지스터, 구동 트랜지스터, 스토리지 커패시터, 유기 발광다이오드 등으로 이루어진 픽셀회로를 포함할 수 있다. 발광표시장치에서 사용되는 서브 픽셀(SP)은 빛을 직접 발광하는바 회로의 구성이 복잡하다. 또한, 빛을 발광하는 유기 발광다이오드는 물론이고 유기 발광다이오드에 구동전류를 공급하는 구동 트랜지스터 등의 열화를 보상하는 보상회로 또한 다양하다. 따라서, 서브 픽셀(SP)을 블록의 형태로 단순 도시하였음을 참조한다.
한편, 위의 설명에서는 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140) 등을 각각 개별적인 구성인 것처럼 설명하였다. 그러나 발광표시장치의 구현 방식에 따라 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140) 중 하나 이상은 하나의 IC 내에 통합될 수 있다.
도 3은 게이트인패널 방식 스캔 구동부의 배치예를 나타낸 도면이고, 도 4 및 도 5는 게이트인패널 방식 스캔 구동부와 관련된 장치의 구성 예시도이고, 도 6은 시프트 레지스터의 스테이지를 나타낸 도면이다.
도 3에 도시된 바와 같이, 게이트인패널 방식 스캔 구동부(130a, 130b)는 표시패널(150)의 비표시영역(NA)에 배치된다. 스캔 구동부(130a, 130b)는 도 3(a)와 같이 표시패널(150)의 좌우측 비표시영역(NA)에 배치될 수 있다. 또한, 스캔 구동부(130a, 130b)는 도 3(b)와 같이, 표시패널(150)의 상하측 비표시영역(NA)에 배치될 수도 있다.
스캔 구동부(130a, 130b)는 표시영역(AA)의 좌우측 또는 상하측에 위치하는 비표시영역(NA)에 배치된 것을 일례로 도시 및 설명하였으나 좌측, 우측, 상측 또는 하측에 하나만 배치될 수도 있다.
도 4에 도시된 바와 같이, 게이트인패널 방식 스캔 구동부(130)는 시프트 레지스터(131)와 레벨 시프터(135)를 포함할 수 있다. 레벨 시프터(135)는 타이밍 제어부(120)로부터 출력된 신호들을 기반으로 클록신호(Clk)과 스타트신호(Vst) 등을 하나 이상 생성 및 출력할 수 있다. 클록신호(Clk)는 2상, 4상, 8상 등 위상이 다른 K(K는 2 이상 정수)상의 형태로 생성 및 출력될 수 있다.
시프트 레지스터(131)는 레벨 시프터(135)로부터 출력된 신호들(Clk, Vst) 등을 기반으로 동작하며 표시패널에 형성된 트랜지스터를 턴온 또는 턴오프할 수 있는 스캔신호들(Scan[1] ~ Scan[m])을 출력할 수 있다. 시프트 레지스터(131)는 게이트인패널 방식에 의해 표시패널 상에 박막 형태로 형성된다. 따라서, 스캔 구동부(130)에서 표시패널 상에 형성되는 부분은 시프트 레지스터(131)일 수 있다. 그리고 도 3에서 130a와 130b는 131에 해당할 수 있다.
도 4 및 도 5에 도시된 바와 같이, 레벨 시프터(135)는 시프트 레지스터(131)와 달리 IC 형태로 형성되거나 전원 공급부(180)의 내부에 포함될 수 있다. 그러나 이는 하나의 예시일 뿐 이에 한정되지 않는다.
도 6에 도시된 바와 같이, 시프트 레지스터(131)는 다수의 스테이지(STG1 ~ STGm)를 포함할 수 있다. 다수의 스테이지(STG1 ~ STGm)는 제1스테이지(STG1) 부터 제M스테이지(STGm)에 이르기까지 스캔신호들(Scan1[1] ~ Scan1[m])을 출력하기 위해 종속적인 접속 관계를 가질 수 있다. 예컨대, 제1스테이지(STG1)의 출력단자나 캐리단자는 제2스테이지(STG2)의 입력단인 스타트신호라인에 접속되고, 제2스테이지(STG2)의 출력단자나 캐리단자는 제3스테이지(STG3)의 입력단인 스타트신호라인에 접속될 수 있다.
도 6에서는 시프트 레지스터(131)에 포함된 스테이지들(STG1 ~ STGm)이 순차대로 제1스캔신호(Scan1[1])부터 제M스캔신호(Scan1[m])까지 출력하는 것을 일례로 도시 및 설명하였다. 그러나 시프트 레지스터(131)에 포함된 스테이지들(STG1 ~ STGm)은 제어 방식에 따라, 제1스캔신호(Scan1[1]) 내지 제M스캔신호(Scan1[m])를 순차, 역순차 또는 랜덤하게 출력할 수 있다.
한편, 시프트 레지스터(131)를 표시패널의 좌우측 또는 상하측에 배치하는 이유는 표시패널의 크기나 로드 증가(클록 로드 증가) 등에 따른 영향(스캔신호를 구성하는 전압의 드랍이나 지연 등에 따른 출력 편차와 이로 인한 휘도 편차)을 최소화하기 위함이다. 이 경우, 표시패널의 좌우측 또는 상하측에 분리 배치된 시프트 레지스터 간의 출력 편차 없이 동일한 스캔신호를 동시에 출력할 수 있도록 회로를 구현하고 동작시키는 것이 바람직하다.
따라서, 이하에서는 시프트 레지스터(131)를 표시패널의 좌우측 또는 상하측에 분리 배치된 시프트 레지스터 간의 출력 편차를 최소화함과 더불어 동일한 스캔라인을 구동하기 위한 스캔신호의 출력 특성을 동일화할 수 있는 방안을 제안한다. 다만, 이하에서는 시프트 레지스터의 스테이지들(STG1 ~ STGm)이 표시패널의 좌우측에 배치된 것을 일례로 한다.
도 7은 본 발명의 실시예에 따른 시프트 레지스터의 스테이지들을 나타낸 블록도이고, 도 8은 도 7에서 제1스캔라인을 구동하는 좌우측 스테이지들을 구체적으로 나타낸 블록도이고, 도 9는 본 발명의 실시예에 따른 시프트 레지스터의 특징을 설명하기 위한 도면이다.
도 7에 도시된 바와 같이, 본 발명의 실시예에 따른 시프트 레지스터(131)는 좌측 스테이지들(STG[L1] ~ STG[L4])과 우측 스테이지들(STG[R1] ~ STG[R4])을 포함할 수 있다. 도 7의 시프트 레지스터(131)는 네 개의 좌측 및 우측 스테이지들을 예시로 설명하며 이외에 복수의 스테이지들을 더 포함할 수 있다.
좌측 스테이지들(STG[L1] ~ STG[L4])은 제1스타트신호라인(VST1)을 통해 인가된 제1스타트신호 그리고 제1 내지 제4클록신호라인들(CLK1 ~ CLK4)을 통해 인가된 제1 내지 제4클록신호들을 기반으로 동작할 수 있다. 그리고 우측 스테이지들(STG[R1] ~ STG[R4])은 제2스타트신호라인(VST2)을 통해 인가된 제2스타트신호 그리고 제1 내지 제4클록신호라인들(CLK1 ~ CLK4)을 통해 인가된 제1 내지 제4클록신호들을 기반으로 동작할 수 있다.
좌측 스테이지들(STG[L1] ~ STG[L4])과 우측 스테이지들(STG[R1] ~ STG[R4])은 동일한 회로의 구성을 가지고 있으나 스캔라인을 공유하는 스테이지들 간의 편차를 최소화함과 더불어 동일한 스캔신호를 출력할 수 있도록 구현한다.
보다 상세히 설명하면, 좌측 스테이지들(STG[L1] ~ STG[L4])과 우측 스테이지들(STG[R1] ~ STG[R4])은 각기 적어도 두 개의 출력단자를 갖지만, 하나의 출력단자씩 시프트되는 형태(또는 밀리는 형태)로 동일한 스캔라인에 접속된다. 그리고, 동일한 스캔라인을 공유하는 스테이지들의 경우 동일한 클록신호가 아닌 이종의 클록신호(상호 인접하여 로직로우의 펄스를 발생시키는 적어도 두 개의 이종 클록신호)를 기반으로 스캔신호를 출력하도록 동작한다.
도 8에 도시된 바와 같이, 제1좌측 스테이지(STG[L1])와 제1우측 스테이지(STG[R1])는 클록신호라인들(CLK#), 스타트신호라인(VST), 스캔로우전압라인(VGL), 스캔하이전압라인(VGH), 제1출력단자(Gout1) 및 제2출력단자(Gout2)와 같이 동일한 구성을 가지고 있다.
제1좌측 스테이지(STG[L1])는 제1스캔라인(GL1)에 제1출력단자(Gout1)가 연결되고, 제2스캔라인(GL2)에 제2출력단자(Gout2)가 연결된 접속 구조를 갖는다. 반면, 제1우측 스테이지(STG[R1])는 더미스캔라인(DMY)에 제1출력단자(Gout1)가 연결되고 제1스캔라인(GL1)에 제2출력단자(Gout2)가 연결된 접속 구조를 갖는다. 이와 같은 구성과 접속 구조는 제2좌측 스테이지(STG[L2])와 제2우측 스테이지(STG[R2]) 또한 마찬가지이다.
상기의 구조에 따르면, 좌측 스테이지(STG[L1])와 우측 스테이지(STG[R1])는 각기 적어도 두 개의 출력단자(Gout1, Gout2)를 갖지만, 하나의 출력단자씩 시프트되는 형태(또는 밀리는 형태)로 하나의 스캔라인을 공유(또는 하나의 스캔라인에 공통 접속)하도록 접속된 구조를 갖는다. 한편, 도 8에서, RCL은 좌측 스테이지들(STG[L1], STG[L2])의 RC 로드를 의미하고, RCR은 우측 스테이지들(STG[R1], STG[R2])의 RC 로드를 의미한다.
그리고 제1좌측 스테이지(STG[L1])는 제4클록신호라인(CLK4), 제3클록신호라인(CLK3), 제2클록신호라인(CLK2), 제1클록신호라인(CLK1)의 순으로 연결된 접속 구조를 갖는다. 반면, 제1우측 스테이지(STG[R1])는 제3클록신호라인(CLK3), 제2클록신호라인(CLK2), 제1클록신호라인(CLK1), 제4클록신호라인(CLK4)의 순으로 연결된 접속 구조를 갖는다.
상기의 구조에 따르면, 제1좌측 스테이지(STG[L1])와 제1우측 스테이지(STG[R1])는 동일한 스캔라인을 공유하지만 하나의 출력단자씩 시프트되는 형태(또는 밀리는 형태)를 가지므로, 동일한 클록신호가 아닌 이종의 클록신호를 기반으로 스캔신호를 출력하도록 동작한다. 이와 같은 구성과 접속 구조는 제2좌측 스테이지(STG[L2])와 제2우측 스테이지(STG[R2]) 또한 마찬가지이다.
제1좌측 스테이지(STG[L1]) 및 제2좌측 스테이지(STG[L2])와 같이 좌측에 배치된 스테이지들은는 제2클록신호라인(CLK2)과 제4클록신호라인(CLK4)을 캐리신호의 발생과 관련된 클록신호라인으로서 제2클록신호라인(CLK2)과 제4클록신호라인(CLK4)을 사용번갈아 가며 사용할 수 있다. 그리고 제1우측 스테이지(STG[R1]) 및 제2우측 스테이지(STG[R2])와 같이 우측에 배치된 스테이지들은 제1클록신호라인(CLK1)과 제3클록신호라인(CLK3)을 캐리신호의 발생과 관련된 클록신호라인으로서 제1클록신호라인(CLK1)과 제3클록신호라인(CLK3)을 번갈아으로 사용할 수 있다. 여기서, 제1 내지 제4클록신호라인(CLK1 ~ CLK4)을 통해 인가되는 클록신호들은 제3클록신호, 제4클록신호, 제1클록신호 및 제2클록신호의 순으로 로직로우의 펄스를 형성할 수 있다. 그러나 클록신호들의 발생 순서는 회로의 구성에 따라 달라질 수 있으므로 이에 한정되지 않는다. 여기서, G2_L은 제1좌측 스테이지(STG[L1])의 제2출력단자(Gout2)를 통해 출력되는 제2스캔신호임과 동시에 제2좌측 스테이지(STG[L2])의 스타트신호라인에 인가되는 캐리신호를 의미한다. 여기서, G1_R은 제1우측 스테이지(STG[R1])의 제2출력단자(Gout2)를 통해 출력되는 제1스캔신호임과 동시에 제2우측 스테이지(STG[R2])의 스타트신호라인에 인가되는 캐리신호를 의미한다.
위와 같은 회로 구성, 접속 관계 및 신호 입력 방식을 갖도록 장치를 구성하면, 좌우측의 스테이지마다 하나의 스캔라인을 공유하는 시프트 레지스터(Shared GIP)의 구조적인 문제인 클록 로드(CLK Load) 편차에 따른 출력 편차를 개선할 수 있다. 그 이유는 좌우측의 스테이지가 이종의 클록신호를 기반으로 이종의 출력단자를 통해 동일한 스캔신호를 출력하도록 동작할 때, 모든 스테이지들이 두 가지의 클록신호가 아닌 모든 클록신호로 번갈아 가며 스타트신호로 이용할 수 있는 캐리신호를 출력할 수 있기 때문이다. 즉, 다음단의 스타트신호로 이용되는 캐리신호가 특정 클록신호들로 국한되는 문제를 방지하여 클록 로드(CLK Load)의 분산이 가능해져 로드 증가에 따른 영향성을 해소할 수 있다.
도 7 내지 도 9에 도시된 바와 같이, 본 발명의 실시예에 따라 시프트 레지스터(131)를 표시패널의 좌우측에 분리 배치한 후 동작시키면, 제1좌측 스테이지(STG[L1])와 제1우측 스테이지(STG[R1])는 상호 공유하는 제1스캔라인(GL1)을 통해 동일한 펄스를 갖는 스캔신호(STG[R1]_Scan[2]와 STG[L1]_Scan[1])를 표시패널에 인가할 수 있다.
이와 관련하여 설명을 덧붙이면, 제1우측 스테이지(STG[R1])와 제1좌측 스테이지(STG[L1])는 동일한 스캔라인을 공유하고 또한 동일한 스캔신호를 출력하지만, 신호를 출력하는 출력단자는 도 8과 같이 제1좌측 스테이지(STG[L1])의 홀수번째인 제1출력단자(Gout1)와 제1우측 스테이지(STG[R1])의 짝수번째인 제2출력단자(Gout2)로 서로 다르다.
이에 따라, 제1좌측 스테이지(STG[L1])의 제1출력단자(Gout1)를 통해 출력되는 스캔신호는 홀수스캔신호(Odd)로 제1우측 스테이지(STG[R1])의 제2출력단자(Gout2)를 통해 출력되는 스캔신호는 짝수스캔신호(Even)로 표현될 수 있다. 이처럼, 홀수스캔신호(Odd)와 짝수스캔신호(Even)는 출력되는 스테이지와 출력단자가 다르지만 "Odd 출력 ≒ Even 출력"와 같이 거의 유사한 출력 관계를 가지므로, 시프트 레지스터 간의 출력 편차는 최소화됨과 더불어 동일한 스캔라인을 구동하기 위한 스캔신호의 출력 특성이 동일화될 수 있다.
위와 같은 구성과 동작 특성은 도 9의 파형을 보면 알 수 있듯이, 제2좌측 스테이지(STG[L2])와 제2우측 스테이지(STG[R2]) 쌍에서, 제3좌측 스테이지(STG[L3])와 제3우측 스테이지(STG[R3]) 쌍에서, 제4좌측 스테이지(STG[L4])와 제4우측 스테이지(STG[R4]) 쌍에서 동일하게 일어날 수 있다.
이하, 스테이지를 구성하는 회로에 대해 설명한다.
도 10은 본 발명의 실시예에 따른 스테이지의 회로 구성 예시도이고, 도 11 및 도 12는 스타트신호들과 클록신호들의 인가 형태를 보여주는 파형 예시도이고, 도 13은 스캔신호들의 출력 양상을 보여주는 파형 예시도이다.
도 10에 도시된 바와 같이, 하나의 스테이지는 제1트랜지스터(T1), 제2-1트랜지스터(Tbv_1), 제2-2트랜지스터(Tbv_2), 제3트랜지스터(T3), 제4트랜지스터(T4), 제5트랜지스터(T5), 제6-1트랜지스터(T6_1), 제6-2트랜지스터(T6_2), 제7-1트랜지스터(T7_1), 제7-2트랜지스터(T7_2), 제8트랜지스터(T8), 제1커패시터(C1), 제2커패시터(C2) 및 제3커패시터(C3)를 포함할 수 있다.
제1트랜지스터(T1), 제2-1트랜지스터(Tbv_1), 제2-2트랜지스터(Tbv_2), 제3트랜지스터(T3), 제4트랜지스터(T4), 제5트랜지스터(T5), 제8트랜지스터(T8), 제1커패시터(C1), 제2커패시터(C2) 및 제3커패시터(C3)는 노드 제어 회로로 정의될 수 있다. 제6-1트랜지스터(T6_1), 제6-2트랜지스터(T6_2), 제7-1트랜지스터(T7_1) 및 제7-2트랜지스터(T7_2)는 출력 회로로 정의될 수 있다. 제1 내지 제8트랜지스터들(T1 ~ T8)은 P타입으로 정의될 수 있다.
제1트랜지스터(T1)는 제4클록신호라인(CLK4)에 게이트전극이 연결되고 스타트신호라인(VST)에 제1전극이 연결되고 제3트랜지스터(T3)의 제1전극에 제2전극이 연결될 수 있다. 제1트랜지스터(T1)는 제4클록신호에 대응하여 턴온 또는 턴오프될 수 있다. 제1트랜지스터(T1)가 턴온되면 QA노드(QA)는 스타트신호에 대응하는 전위로 충전될 수 있다.
제2-1트랜지스터(Tbv_1)는 스캔로우전압라인(VGL)에 게이트전극이 연결되고 제6-1트랜지스터(T6_1)의 게이트전극에 제1전극이 연결되고 QA노드(QA)에 제2전극이 연결될 수 있다. 제2-1트랜지스터(Tbv_1)는 스캔로우전압에 대응하여 턴온 또는 턴오프될 수 있다. 제2-1트랜지스터(Tbv_1)가 턴온되면 제6-1트랜지스터(T6_1)의 게이트전극에 연결된 노드는 QA노드(QA)의 전위를 전달받을 수 있다.
제2-2트랜지스터(Tbv_2)는 스캔로우전압라인(VGL)에 게이트전극이 연결되고 제6-2트랜지스터(T6_2)의 게이트전극에 제1전극이 연결되고 QA노드(QA)에 제2전극이 연결될 수 있다. 제2-2트랜지스터(Tbv_2)는 스캔로우전압에 대응하여 턴온 또는 턴오프될 수 있다. 제2-2트랜지스터(Tbv_2)가 턴온되면 제6-2트랜지스터(T6_2)의 게이트전극에 연결된 노드는 QA노드(QA)의 전위를 전달받을 수 있다.
제3트랜지스터(T3)는 QB노드(QB)에 게이트전극이 연결되고 제1트랜지스터(T1)의 제2전극에 제1전극이 연결되고 스캔하이전압라인(VGH)에 제2전극이 연결될 수 있다. 제3트랜지스터(T3)는 QB노드(QB)의 전위에 대응하여 턴온 또는 턴오프될 수 있다. 제3트랜지스터(T3)가 턴온되면 QA노드(QA)는 스캔하이전압을 전달받을 수 있다.
제4트랜지스터(T4)는 제3클록신호라인(CLK3)에 게이트전극이 연결되고 스캔로우전압라인(VGL)에 제1전극이 연결되고 QB노드(QB)에 제2전극이 연결될 수 있다. 제4트랜지스터(T4)는 제3클록신호에 대응하여 턴온 또는 턴오프될 수 있다. 제4트랜지스터(T4)가 턴온되면 QB노드(QB)는 스캔로우전압을 전달받을 수 있다.
제5트랜지스터(T5)는 스타트신호라인(VST)에 게이트전극이 연결되고 QB노드(QB)에 제1전극이 연결되고 스캔하이전압라인(VGH)에 제2전극이 연결될 수 있다. 제5트랜지스터(T5)는 스타트신호에 대응하여 턴온 또는 턴오프될 수 있다. 제5트랜지스터(T5)가 턴온되면 QB노드(QB)는 스캔하이전압을 전달받을 수 있다.
제1커패시터(C1)는 제2-1트랜지스터(Tbv_1)의 제1전극에 일단이 연결되고 제6-1트랜지스터(T6_1)의 제2전극에 타단이 연결될 수 있다. 제2커패시터(C2)는 QB노드(QB)에 일단이 연결되고 스캔하이전압라인(VGH)에 타단이 연결될 수 있다. 제3커패시터(C3)는 제2-2트랜지스터(Tbv_2)의 제1전극에 일단이 연결되고 제6-2트랜지스터(T6_2)의 제2전극에 타단이 연결될 수 있다. 제1커패시터(C1) 내지 제3커패시터(C3)는 이들과 관계하는 트랜지스터들이 장시간 동안 안정적인 출력을 유지할 수 있도록 돕는 역할을 할 수 있다.
제6-1트랜지스터(T6_1)는 제2-1트랜지스터(Tbv_1)의 제1전극에 게이트전극이 연결되고 제1클록신호라인(CLK1)에 제1전극이 연결되고 스테이지의 제1출력단자(Gout1)에 제2전극이 연결될 수 있다. 제6-1트랜지스터(T6_1)는 제2-1트랜지스터(Tbv_1)로부터 전달된 전위에 대응하여 턴온 또는 턴오프될 수 있다. 제6-1트랜지스터(T6_1)가 턴온되면 제1클록신호는 제1출력단자(Gout1)를 통해 로직로우 형태의 제1스캔신호로 출력될 수 있다.
제6-2트랜지스터(T6_2)는 제2-2트랜지스터(Tbv_2)의 제1전극에 게이트전극이 연결되고 제2클록신호라인(CLK2)에 제1전극이 연결되고 스테이지의 제2출력단자(Gout2)에 제2전극이 연결될 수 있다. 제6-2트랜지스터(T6_2)는 제2-2트랜지스터(Tbv_2)로부터 전달된 전위에 대응하여 턴온 또는 턴오프될 수 있다. 제6-2트랜지스터(T6_2)가 턴온되면 제2클록신호는 제2출력단자(Gout2)를 통해 로직로우 형태의 제2스캔신호로 출력될 수 있다.
제7-1트랜지스터(T7_1)는 QB노드(QB)에 게이트전극이 연결되고 스테이지의 제1출력단자(Gout1)에 제1전극이 연결되고 스캔하이전압라인(VGH)에 제2전극이 연결될 수 있다. 제7-1트랜지스터(T7_1)는 QB노드(QB)의 전위에 대응하여 턴온 또는 턴오프될 수 있다. 제7-1트랜지스터(T7_1)가 턴온되면 스캔하이전압은 제1출력단자(Gout1)를 통해 로직하이 형태의 제1스캔신호로 출력될 수 있다.
제7-2트랜지스터(T7_2)는 QB노드(QB)에 게이트전극이 연결되고 스테이지의 제2출력단자(Gout2)에 제1전극이 연결되고 스캔하이전압라인(VGH)에 제2전극이 연결될 수 있다. 제7-2트랜지스터(T7_2)는 QB노드(QB)의 전위에 대응하여 턴온 또는 턴오프될 수 있다. 제7-2트랜지스터(T7_2)가 턴온되면 스캔하이전압은 제2출력단자(Gout2)를 통해 로직하이 형태의 제2스캔신호로 출력될 수 있다.
제8트랜지스터(T8)는 QA노드(QA)에 게이트전극이 연결되고 QB노드(QB)에 제1전극이 연결되고 스캔하이전압라인(VGH)에 제2전극이 연결될 수 있다. 제8트랜지스터(T8)는 QA노드(QA)의 전위에 대응하여 대응하여 턴온 또는 턴오프될 수 있다. 제8트랜지스터(T8)가 턴온되면 QB노드(QB)는 스캔하이전압을 전달받을 수 있다.
앞서 설명한 스테이지는 도 11에 도시된 바와 같은 제1스트타신호(Vst1) 또는 제2스타트신호(Vst2)를 기반으로 동작을 개시할 수 있다. 그리고 앞서 설명한 스테이지는 도 12에 도시된 바와 같은 클록신호들(Clk1 ~ Clk4)을 기반으로 동작하며 스캔신호를 출력할 수 있다. 이때, 클록신호들(Clk1 ~ Clk4)은 제3클록신호(Clk3), 제4클록신호(Clk4), 제1클록신호(Clk1), 제2클록신호(Clk2)의 순으로 로직로우의 펄스를 형성할 수 있다.
그리고 설명한 스테이지는 도 13에 도시된 바와 같이 로직로우의 제2스타트신호(Vst2)와 로직로우의 제1스타트신호(Vst1)가 모두 인가된 이후 스캔신호들(Scan[1] ~ Scan[6])을 순차적으로 출력할 수 있다. 이때, 스캔신호들(Scan[1] ~ Scan[6])은 제1스캔신호(Scan[1])부터 제6스캔신호(Scan[6]) 등에 이르기까지 순차적으로 로직로우의 펄스를 형성할 수 있다.
이하, 앞서 설명한 스테이지의 동작에 대해 설명한다.
도 14 내지 도 17은 본 발명의 실시예에 따른 스테이지의 동작에 대한 이해를 돕기 위한 도면들이다.
도 14 내지 도 17에 도시된 바와 같이, 제1트랜지스터(T1)는 로직로우의 제4클록신호(Clk4)에 의해 턴온된다. 제1트랜지스터(T1)가 턴온되면, 로직로우의 스타트신호(Vst)가 QA노드(QA)에 전달되고, QA노드(QA)는 로직로우의 전위를 갖게 된다. QA노드(QA)에 형성된 로직로우의 전위는 P타입의 트랜지스터를 턴온할 수 있는 전압에 해당하므로, QA노드(QA)는 로직로우의 전위로 충전된다 라고 설명할 수 있다.
QA노드(QA)가 충전되면, 제2-1트랜지스터(Tbv_1)의 제1전극과 제6-1트랜지스터(T6_1)의 게이트전극 사이에 정의된 제1노드와 제2-2트랜지스터(Tbv_2)의 제1전극과 제6-2트랜지스터(T6_2)의 게이트전극 사이에 정의된 제2노드에는 부트스트래핑(Bootstrapping)이 일어날 수 있다.
제1노드와 제2노드에 부트스트래핑이 일어나면, 도 14의 제1노드전압(Bst1)과 제2노드전압(Bst2)과 같이 전위 상승(레벨 상승)이 순차적으로 일어날 수 있다. 이때, 제1노드전압(Bst1)은 제6-1트랜지스터(T6_1)에 걸린 제1클록신호와 관계하므로 제1출력단자(Gout1)를 통해 홀수스캔신호(G1)로 사용할 제1스캔신호를 출력할 수 있다. 다음, 제2노드전압(Bst2)은 제6-2트랜지스터(T6_2)에 걸린 제2클록신호와 관계하므로 제2출력단자(Gout2)를 통해 짝수스캔신호(G2)로 사용할 제2스캔신호를 출력할 수 있다.
도 15에 도시된 바와 같이, QA노드(QA)의 전위(Qa)와 QB노드(QB)의 전위(Qb)는 서로 상반될 수 있다. 제1출력단자(Gout1)나 제2출력단자(Gout2)를 통해 로직로우의 스캔신호를 출력할 때, QA노드(QA)의 전위(Qa)는 로직로우의 전위(충전 전위)를 가질 수 있고, QB노드(QB)의 전위(Qb)는 로직하이의 전위(방전 전위)를 가질 수 있다. 이와 반대로, 제1출력단자(Gout1)나 제2출력단자(Gout2)를 통해 로직하이의 스캔신호를 출력할 때, QA노드(QA)의 전위(Qa)는 로직하이의 전위(방전 전위)를 가질 수 있고, QB노드(QB)의 전위(Qb)는 로직로우의 전위(충전 전위)를 가질 수 있다.
도 14 및 도 16에 도시된 바와 같이, 제1출력단자(Gout1)를 통해 로직로우의 홀수스캔신호(G1)를 출력하는 동안 제2-1트랜지스터(Tbv_1), 제6-1트랜지스터(T6_1) 및 제8트랜지스터(T8)는 턴온 상태를 유지할 수 있다. 그리고 제2출력단자(Gout2)를 통해 로직로우의 짝수스캔신호(G2)를 출력하는 동안 제2-2트랜지스터(Tbv_2), 제6-2트랜지스터(T6_2) 및 제8트랜지스터(T8)는 턴온 상태를 유지할 수 있다.
도 14 및 도 17에 도시된 바와 같이, 제1출력단자(Gout1)를 통해 로직하이의 홀수스캔신호(G1)를 출력하는 동안 제7-1트랜지스터(T7_1) 및 제4트랜지스터(T4)는 턴온 상태를 유지할 수 있다. 그리고 제2출력단자(Gout2)를 통해 로직하이의 짝수스캔신호(G2)를 출력하는 동안 제7-2트랜지스터(T7_2) 및 제4트랜지스터(T4)는 턴온 상태를 유지할 수 있다.
이상 본 발명은 표시패널의 크기나 로드 증가(클록 로드 증가) 등에 따른 영향(스캔신호를 구성하는 전압의 드랍이나 지연 등에 따른 출력 편차와 이로 인한 휘도 편차)을 최소화하여 표시장치의 표시품질을 향상할 수 있는 효과가 있다. 또한, 본 발명은 표시패널의 좌우측 또는 상하측에 분리 배치된 시프트 레지스터 간의 출력 편차를 최소화함과 더불어 동일한 스캔라인을 구동하기 위한 스캔신호의 출력 특성을 동일화할 수 있는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
T1: 제1트랜지스터 Tbv_1: 제2-1트랜지스터
Tbv_2: 제2-2트랜지스터 T3:제3트랜지스터
T4: 제4트랜지스터 T5: 제5트랜지스터
T6_1: 제6-1트랜지스터 T6_2: 제6-2트랜지스터
T7_1: 제7-1트랜지스터 T7_2: 제7-2트랜지스터
T8: 제8트랜지스터 C1: 제1커패시터
C2: 제2커패시터 C3: 제3커패시터

Claims (10)

  1. 영상을 표시하는 표시패널; 및
    상기 표시패널의 일측에 배치된 일측 스테이지와 타측에 배치된 타측 스테이지를 포함하는 스캔구동부를 포함하고,
    상기 일측 스테이지와 상기 타측 스테이지는 적어도 두 개의 출력단자를 각각 포함하고, 상기 일측 스테이지의 제1출력단자와 상기 타측 스테이지의 제2출력단자는 상기 표시패널에 배치된 하나의 스캔라인을 공유하는 표시장치.
  2. 제1항에 있어서,
    상기 일측 스테이지의 제1출력단자와 상기 타측 스테이지의 제2출력단자는
    동일한 펄스를 갖는 스캔신호를 상기 하나의 스캔라인에 출력하는 표시장치.
  3. 제2항에 있어서,
    상기 일측 스테이지와 상기 타측 스테이지는
    서로 다른 클록신호를 기반으로 동작하며 상기 동일한 펄스를 갖는 스캔신호를 동시에 출력하는 표시장치.
  4. 제3항에 있어서,
    상기 서로 다른 클록신호는
    상호 인접하여 로직로우의 펄스를 발생시키는 적어도 두 개의 클록신호인 표시장치.
  5. 제1항에 있어서,
    상기 일측 스테이지와 상기 타측 스테이지는
    동일한 회로로 구성되지만 클록신호라인들의 접속 구조가 서로 다른 표시장치.
  6. 제1항에 있어서,
    상기 일측 스테이지 또는 상기 타측 스테이지는
    제4클록신호라인에 게이트전극이 연결되고 스타트신호라인에 제1전극이 연결되고 제3트랜지스터의 제1전극에 제2전극이 연결된 제1트랜지스터와,
    스캔로우전압라인에 게이트전극이 연결되고 제6-1트랜지스터의 게이트전극에 제1전극이 연결되고 QA노드에 제2전극이 연결된 제2-1트랜지스터와,
    상기 스캔로우전압라인에 게이트전극이 연결되고 제6-2트랜지스터의 게이트전극에 제1전극이 연결되고 상기 QA노드에 제2전극이 연결된 제2-2트랜지스터와,
    QB노드에 게이트전극이 연결되고 상기 제1트랜지스터의 제2전극에 제1전극이 연결되고 스캔하이전압라인에 제2전극이 연결된 상기 제3트랜지스터와,
    제3클록신호라인에 게이트전극이 연결되고 상기 스캔로우전압라인에 제1전극이 연결되고 상기 QB노드에 제2전극이 연결된 제4트랜지스터와,
    상기 스타트신호라인에 게이트전극이 연결되고 상기 QB노드에 제1전극이 연결되고 상기 스캔하이전압라인에 제2전극이 연결된 제5트랜지스터와,
    상기 제2-1트랜지스터의 제1전극에 게이트전극이 연결되고 제1클록신호라인에 제1전극이 연결되고 제1출력단자에 제2전극이 연결된 상기 제6-1트랜지스터와,
    상기 제2-2트랜지스터의 제1전극에 게이트전극이 연결되고 제2클록신호라인에 제1전극이 연결되고 제2출력단자에 제2전극이 연결된 상기 제6-2트랜지스터와,
    상기 QB노드에 게이트전극이 연결되고 상기 제1출력단자에 제1전극이 연결되고 상기 스캔하이전압라인에 제2전극이 연결된 제7-1트랜지스터와,
    상기 QB노드에 게이트전극이 연결되고 상기 제2출력단자에 제1전극이 연결되고 상기 스캔하이전압라인에 제2전극이 연결된 제7-2트랜지스터와,
    상기 QA노드에 게이트전극이 연결되고 상기 QB노드에 제1전극이 연결되고 상기 스캔하이전압라인에 제2전극이 연결된 제8트랜지스터를 포함하는 표시장치.
  7. 제6항에 있어서,
    상기 일측 스테이지 또는 상기 타측 스테이지는
    상기 제2-1트랜지스터의 제1전극에 일단이 연결되고 상기 제6-1트랜지스터의 제2전극에 타단이 연결된 제1커패시터와,
    상기 QB노드에 일단이 연결되고 상기 스캔하이전압라인에 타단이 연결된 제2커패시터와,
    상기 제2-2트랜지스터의 제1전극에 일단이 연결되고 상기 제6-2트랜지스터의 제2전극에 타단이 연결된 제3커패시터를 더 포함하는 표시장치.
  8. 제1항에 있어서,
    상기 일측 스테이지와 상기 타측 스테이지는
    스타트신호와 더불어 제3클록신호, 제4클록신호, 제1클록신호 및 제2클록신호의 순으로 로직로우의 펄스를 형성하는 클록신호들을 기반으로 동작하는 표시장치.
  9. 제4클록신호라인에 게이트전극이 연결되고 스타트신호라인에 제1전극이 연결되고 제3트랜지스터의 제1전극에 제2전극이 연결된 제1트랜지스터;
    스캔로우전압라인에 게이트전극이 연결되고 제6-1트랜지스터의 게이트전극에 제1전극이 연결되고 QA노드에 제2전극이 연결된 제2-1트랜지스터;
    상기 스캔로우전압라인에 게이트전극이 연결되고 제6-2트랜지스터의 게이트전극에 제1전극이 연결되고 상기 QA노드에 제2전극이 연결된 제2-2트랜지스터;
    QB노드에 게이트전극이 연결되고 상기 제1트랜지스터의 제2전극에 제1전극이 연결되고 스캔하이전압라인에 제2전극이 연결된 상기 제3트랜지스터;
    제3클록신호라인에 게이트전극이 연결되고 상기 스캔로우전압라인에 제1전극이 연결되고 상기 QB노드에 제2전극이 연결된 제4트랜지스터;
    상기 스타트신호라인에 게이트전극이 연결되고 상기 QB노드에 제1전극이 연결되고 상기 스캔하이전압라인에 제2전극이 연결된 제5트랜지스터;
    상기 제2-1트랜지스터의 제1전극에 게이트전극이 연결되고 제1클록신호라인에 제1전극이 연결되고 제1출력단자에 제2전극이 연결된 상기 제6-1트랜지스터;
    상기 제2-2트랜지스터의 제1전극에 게이트전극이 연결되고 제2클록신호라인에 제1전극이 연결되고 제2출력단자에 제2전극이 연결된 상기 제6-2트랜지스터;
    상기 QB노드에 게이트전극이 연결되고 상기 제1출력단자에 제1전극이 연결되고 상기 스캔하이전압라인에 제2전극이 연결된 제7-1트랜지스터;
    상기 QB노드에 게이트전극이 연결되고 상기 제2출력단자에 제1전극이 연결되고 상기 스캔하이전압라인에 제2전극이 연결된 제7-2트랜지스터; 및
    상기 QA노드에 게이트전극이 연결되고 상기 QB노드에 제1전극이 연결되고 상기 스캔하이전압라인에 제2전극이 연결된 제8트랜지스터를 포함하는 스캔구동부.
  10. 제9항에 있어서,
    상기 제2-1트랜지스터의 제1전극에 일단이 연결되고 상기 제6-1트랜지스터의 제2전극에 타단이 연결된 제1커패시터와,
    상기 QB노드에 일단이 연결되고 상기 스캔하이전압라인에 타단이 연결된 제2커패시터와,
    상기 제2-2트랜지스터의 제1전극에 일단이 연결되고 상기 제6-2트랜지스터의 제2전극에 타단이 연결된 제3커패시터를 더 포함하는 스캔구동부.
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