KR102527510B1 - 시프트레지스터 및 이를 이용한 표시장치 - Google Patents

Abstract

본 발명은 표시패널 및 시프트레지스터를 포함하는 표시장치를 제공한다. 표시패널은 영상을 표시한다. 시프트레지스터는 표시패널에 스캔신호를 공급한다. 시프트레지스터는 Q노드의 전위에 대응하여 제1클록신호라인을 통해 인가된 클록신호를 출력단자를 통해 출력하는 제1출력 버퍼와, QB노드의 전위에 대응하여 제1스캔전압라인을 통해 인가된 제1스캔전압을 출력단자를 통해 출력하는 제2출력 버퍼와, 항시 턴온 상태를 유지하며 자신의 제1전극의 노드와 자신의 제2전극의 노드 간의 전압을 서로 다르게 유지하는 항복전압 발생방지 트랜지스터와, 스타트신호를 기반으로 Q노드의 전위와 QB노드의 전위를 제어하는 노드 제어 트랜지스터를 포함한다.

Description

시프트레지스터 및 이를 이용한 표시장치{Shift Register and Display Device using the same}

본 발명은 시프트레지스터 및 이를 이용한 표시장치에 관한 것이다.

정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광표시장치(Organic Light Emitting Display: OLED), 양자점표시장치(Quantum Dot Display; QDD), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.

앞서 설명한 표시장치 중 일부 예컨대, 액정표시장치나 유기전계발광표시장치에는 복수의 서브 픽셀을 포함하는 표시패널, 표시패널을 구동하는 구동 신호를 출력하는 구동부 및 표시패널 또는 구동부에 공급할 전원을 생성하는 전원 공급부 등이 포함된다. 구동부에는 표시패널에 스캔신호(또는 게이트신호)를 공급하는 스캔 구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.

위와 같은 표시장치는 표시패널에 형성된 서브 픽셀들에 구동 신호 예컨대, 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 빛을 투과시키거나 빛을 직접 발광을 하게 됨으로써 영상을 표시할 수 있게 된다.

상술한 배경기술의 문제점을 해결하기 위한 본 발명은 시프트레지스터 구현시 소요되는 박막 트랜지스터의 개수를 낮추고 로드의 증가 요소를 없앨 수 있음은 물론이고 출력의 안정성과 신뢰성을 높일 수 있고 또한 네로우베젤에 유리한 시프트레지스터 및 이를 이용한 표시장치를 제공하는 것이다.

상술한 과제 해결 수단으로 본 발명은 표시패널 및 시프트레지스터를 포함하는 표시장치를 제공한다. 표시패널은 영상을 표시한다. 시프트레지스터는 표시패널에 스캔신호를 공급한다. 시프트레지스터는 Q노드의 전위에 대응하여 제1클록신호라인을 통해 인가된 클록신호를 출력단자를 통해 출력하는 제1출력 버퍼와, QB노드의 전위에 대응하여 제1스캔전압라인을 통해 인가된 제1스캔전압을 출력단자를 통해 출력하는 제2출력 버퍼와, 항시 턴온 상태를 유지하며 자신의 제1전극의 노드와 자신의 제2전극의 노드 간의 전압을 서로 다르게 유지하는 항복전압 발생방지 트랜지스터와, 스타트신호를 기반으로 Q노드의 전위와 QB노드의 전위를 제어하는 노드 제어 트랜지스터를 포함한다.

항복전압 발생방지 트랜지스터는 스캔전압라인을 통해 인가된 스캔전압에 대응하여 항시 턴온 상태를 유지할 수 있다.

노드 제어 트랜지스터는 제1트랜지스터와 제2트랜지스터를 포함하고, 제1트랜지스터는 제2클록신호라인을 통해 인가된 클록신호에 대응하여 턴온되고 스타트신호를 제2트랜지스터의 게이트전극에 전달하고, 제2트랜지스터는 제1트랜지스터로부터 출력된 스타트신호에 대응하여 턴온되고 스타트신호를 QB노드에 전달할 수 있다.

항복전압 발생방지 트랜지스터는 제2트랜지스터의 게이트전극의 노드와 Q노드 간의 전압을 서로 다르게 유지하는 제3트랜지스터를 포함할 수 있다.

시프트레지스터는 제2클록신호라인을 통해 인가된 클록신호에 대응하여 턴온되고 제2스캔전압라인을 통해 인가된 제2스캔전압을 QB노드에 전달하는 제4트랜지스터를 더 포함할 수 있다.

다른 측면에서 본 발명은 표시패널 및 시프트레지스터를 포함하는 표시장치를 제공한다. 표시패널은 영상을 표시한다. 시프트레지스터는 표시패널에 스캔신호를 공급한다. 시프트레지스터는 Q노드의 전위에 대응하여 제1클록신호라인을 통해 인가된 클록신호를 출력단자를 통해 출력하는 제1출력 버퍼와, QB노드의 전위에 대응하여 제1스캔전압라인을 통해 인가된 제1스캔전압을 출력단자를 통해 출력하는 제2출력 버퍼와, 항시 턴온 상태를 유지하며 자신의 제1전극의 노드와 자신의 제2전극의 노드 간의 전압을 서로 다르게 유지하는 항복전압 발생방지 트랜지스터와, 제2클록신호라인을 통해 인가된 클록신호에 의해 동시에 턴온 동작하되 적어도 하나의 트랜지스터는 스타트신호를 출력하고 다른 하나의 트랜지스터는 스캔로우전압을 출력하는 노드 제어 트랜지스터를 포함한다.

적어도 하나의 트랜지스터로부터 출력된 스타트신호는 항복전압 발생방지 트랜지스터의 제1전극에 전달되고, 다른 하나의 트랜지스터로부터 출력된 스캔로우전압은 QB노드에 전달될 수 있다.

또 다른 측면에서 본 발명은 제1 내지 제6트랜지스터와 커패시터를 포함하는 시프트레지스터를 제공한다. 제1트랜지스터는 제2클록신호라인에 게이트전극이 연결되고 스타트신호라인에 제1전극이 연결된다. 제2트랜지스터는 제1트랜지스터의 제2전극에 게이트전극이 연결되고 스타트신호라인에 제1전극이 연결되고 QB노드에 제2전극이 연결된다. 제3트랜지스터는 스캔로우전압라인에 게이트전극이 연결되고 제1트랜지스터의 제2전극에 제1전극이 연결되고 Q노드에 제2전극이 연결된다. 제4트랜지스터는 제2클록신호라인에 게이트전극이 연결되고 스캔로우전압라인에 제1전극이 연결되고 QB노드에 제2전극이 연결된다. 제5트랜지스터는 Q노드에 게이트전극이 연결되고 제1클록신호라인에 제1전극이 연결되고 출력단에 제2전극이 연결된다. 제6트랜지스터는 QB노드에 게이트전극이 연결되고 스캔하이전압라인 제1전극이 연결되고 출력단에 제2전극이 연결된다. 커패시터는 제5트랜지스터의 게이트전극에 일단이 연결되고 제5트랜지스터의 제2전극 및 출력단에 타단이 연결된다.

제1클록신호라인과 제2클록신호라인을 통해 인가되는 제1클록신호와 제2클록신호는 2 수평시간 주기로 로직로우와 로직하이가 교번 발생하되, 로직로우의 유지시간보다 로직하이의 유지시간이 더 길게 마련될 수 있다.

제1 내지 제6트랜지스터 중 적어도 하나는 P타입 트랜지스터일 수 있다.

본 발명은 노드 제어에 필요한 신호(전원)을 일원화하여 시프트레지스터 구현시 소요되는 박막 트랜지스터의 개수를 낮출 수 있고 또한 클록신호 인가에 따른 로드의 증가 요소를 없앨 수 있음은 물론이고 클록신호의 변화에 따른 영향을 최소화하여 출력의 안정성과 신뢰성을 높일 수 있고 또한 네로우베젤에 유리한 효과가 있다.

도 1은 액정표시장치를 개략적으로 나타낸 블록도.
도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 회로도.
도 3은 유기전계발광표시장치를 개략적으로 나타낸 블록도.
도 4는 도 3에 도시된 서브 픽셀을 개략적으로 나타낸 구성도.
도 5는 게이트인패널 방식 스캔 구동부의 시프트레지스터의 배치예를 나타낸 도면.
도 6은 제1측 시프트레지스터의 스테이지 구성을 간략히 나타낸 도면.
도 7은 실시예에 따라 제1측 시프트레지스터의 스테이지 구성을 나타낸 도면.
도 8은 도 7에 도시된 제1스테이지 회로의 구성도.
도 9는 도 7에 도시된 제1스테이지 회로의 구동을 위한 신호 파형도.
도 10은 도 7에 도시된 제1스테이지 회로의 입/출력 파형도.

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.

정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 양자점표시장치(Quantum Dot Display; QDD), 액정표시장치(Liquid Crystal Display: LCD), 유기전계발광표시장치(Organic Light Emitting Diode Display: OLED) 및 플라즈마패널(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.

앞서 설명한 표시장치 중 일부 예컨대, 액정표시장치나 유기전계발광표시장치에는 복수의 서브 픽셀을 포함하는 표시패널, 표시패널을 구동하는 구동 신호를 출력하는 구동부 및 표시패널 또는 구동부에 공급할 전원을 생성하는 전원 공급부 등이 포함된다. 구동부에는 표시패널에 스캔신호(또는 게이트신호)를 공급하는 스캔 구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.

위와 같은 표시장치는 표시패널에 형성된 서브 픽셀들에 구동 신호 예컨대, 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 빛을 투과시키거나 빛을 직접 발광을 하게 됨으로써 영상을 표시할 수 있게 된다. 이하, 액정표시장치 및 유기전계발광표시장치를 일례로 본 발명과 관련된 설명을 계속한다. 한편, 이하에서 설명되는 본 발명은 유기 발광다이오드가 아닌 무기 발광다이오드 기반의 표시장치에도 적용 가능함은 물론이다.

아울러, 이하에서 설명되는 스캔 구동부의 시프트레지스터는 p 타입 박막 트랜지스터로 구현된 것을 일례로 설명하지만 n 타입 박막 트랜지스터로 구현될 수도 있다. 박막 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 박막 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 박막 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, 박막 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다.

n 타입 박막 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 박막 트랜지스터에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. 이와 달리, p 타입 박막 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 박막 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 그러나 박막 트랜지스터의 소스와 드레인은 인가된 전압에 따라 변경될 수 있다. 이를 반영하여, 이하의 설명에서는 소스와 드레인 중 어느 하나를 제1전극, 소스와 드레인 중 나머지 하나를 제2전극으로 설명한다.

도 1은 액정표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 회로도이다.

도 1 및 도 2에 도시된 바와 같이 액정표시장치에는 영상 공급부(110), 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140), 액정패널(150), 백라이트 유닛(170) 및 전원 공급부(180) 등이 포함된다.

영상 공급부(110)는 외부로부터 공급된 영상 데이터신호 또는 내부 메모리에 저장된 영상 데이터신호와 더불어 각종 구동신호를 출력한다. 영상 공급부(110)는 데이터신호와 각종 구동신호를 타이밍 제어부(120)에 공급한다.

타이밍 제어부(120)는 스캔 구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC), 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC) 및 각종 동기신호(수직 동기신호인 Vsync, 수평 동기신호인 Hsync) 등을 출력한다. 타이밍 제어부(120)는 데이터 타이밍 제어신호(DDC)와 함께 영상처리부(110)로부터 공급된 데이터신호(또는 데이터전압)(DATA)를 데이터 구동부(140)에 공급한다. 타이밍 제어부(120)는 IC(Integrated Circuit) 형태로 형성되어 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.

스캔 구동부(130)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC) 등에 응답하여 스캔신호(또는 게이트신호)를 출력한다. 스캔 구동부(130)는 게이트라인들(GL1~GLm)을 통해 액정패널(150)에 포함된 서브 픽셀들에 스캔신호를 공급한다. 스캔 구동부(130)는 IC 형태로 형성되거나 게이트인패널(Gate In Panel) 방식으로 액정패널(150) 상에 직접 형성될 수 있으나 이에 한정되지 않는다.

데이터 구동부(140)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC) 등에 응답하여 데이터신호(DATA)를 샘플링 및 래치하고 감마 기준전압에 대응되는 아날로그 신호 형태의 데이터전압으로 변환하여 출력한다. 데이터 구동부(140)는 데이터라인들(DL1~DLn)을 통해 액정패널(150)에 포함된 서브 픽셀들에 데이터전압을 공급한다. 데이터 구동부(140)는 IC 형태로 형성되어 표시패널(150) 상에 실장되거나 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.

전원 공급부(180)는 외부로부터 공급되는 외부 입력전압을 기반으로 공통전압(VCOM)을 생성 및 출력한다. 전원 공급부(180)는 공통전압(VCOM)뿐만아니라 스캔 구동부(130)의 구동에 필요한 전압(예: 스캔하이전압, 스캔로우전압)이나 데이터 구동부(140)의 구동에 필요한 전압(드레인전압, 하프드레인전압) 등을 생성 및 출력할 수 있다.

액정패널(150)은 스캔 구동부(130)로부터 공급된 스캔신호, 데이터 구동부(140)로부터 공급된 데이터전압 및 전원 공급부(180)로부터 공급된 공통전압(VCOM)에 대응하여 영상을 표시한다. 액정패널(150)의 서브 픽셀들은 백라이트 유닛(170)을 통해 제공된 빛을 제어한다.

예컨대, 하나의 서브 픽셀(SP)에는 스위칭 트랜지스터(SW), 스토리지 커패시터(Cst) 및 액정층(Clc)이 포함된다. 스위칭 트랜지스터(SW)의 게이트전극은 스캔라인(GL1)에 연결되고 소오스전극은 데이터라인(DL1)에 연결된다. 스토리지 커패시터(Cst)는 스위칭 트랜지스터(SW)의 드레인전극에 일단이 연결되고 공통전압라인(Vcom)에 타단이 연결된다. 액정층(Clc)은 스위칭 트랜지스터(SW)의 드레인전극에 연결된 화소전극(1)과 공통전압라인(Vcom)에 연결된 공통전극(2) 사이에 형성된다.

액정패널(150)은 화소전극(1) 및 공통전극(2)의 구조에 따라 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 또는 ECB(Electrically Controlled Birefringence) 모드 등으로 구현된다.

백라이트 유닛(170)은 빛을 출사하는 광원 등을 이용하여 액정패널(150)에 빛을 제공한다. 백라이트 유닛(170)은 발광다이오드(이하 LED), LED를 구동하는 LED구동부, LED가 실장된 LED기판, LED로부터 출사된 광을 면광원으로 변환시키는 도광판, 도광판의 하부에서 광을 반사시키는 반사판, 도광판으로부터 출사된 광을 집광 및 확산하는 광학시트류 등을 포함할 수 있으나 이에 한정되지 않는다.

도 3은 유기전계발광표시장치를 개략적으로 나타낸 블록도이고, 도 4는 도 3에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이다.

도 3 및 도 4에 도시된 바와 같이, 유기전계발광표시장치에는 영상 공급부(110), 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140), 표시패널(150) 및 전원 공급부(170) 등이 포함된다.

유기전계발광표시장치에서 포함된 영상 공급부(110), 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140) 등은 도 1의 액정표시장치와 기본 구성 및 동작이 유사하므로 상세한 설명은 생략한다. 대신 액정표시장치와 가장 구별되는 전원 공급부(180)와 표시패널(150) 부분을 더 구체적으로 설명한다.

전원 공급부(180)는 외부로부터 공급되는 외부 입력전압을 기반으로 고전위의 제1전원(EVDD)와 저전위의 제2전원(EVSS)을 생성 및 출력한다. 전원 공급부(180)는 제1 및 제2전원(EVDD, EVSS)뿐만아니라 스캔 구동부(130)의 구동에 필요한 전압(예: 스캔하이전압, 스캔로우전압)이나 데이터 구동부(140)의 구동에 필요한 전압(드레인전압, 하프드레인전압) 등을 생성 및 출력할 수 있다.

표시패널(150)은 스캔 구동부(130)와 데이터 구동부(140)를 포함하는 구동부로부터 출력된 스캔신호와 데이터전압을 포함하는 구동신호 그리고 전원 공급부(170)로부터 출력된 제1 및 제2전원(EVDD, EVSS)에 대응하여 영상을 표시한다. 표시패널(150)의 서브 픽셀들은 직접 빛을 발광한다.

예컨대, 하나의 서브 픽셀(SP)에는 스위칭 트랜지스터(SW)와 구동 트랜지스터, 스토리지 커패시터, 유기 발광다이오드 등을 포함하는 픽셀회로(PC)가 포함된다. 유기전계발광표시장치에서 사용되는 서브 픽셀(SP)은 빛을 직접 발광하는바 액정표시장치 대비 회로의 구성이 복잡하다. 또한, 빛을 발광하는 유기 발광다이오드는 물론이고 유기 발광다이오드에 구동전류를 공급하는 구동 트랜지스터 등의 열화를 보상하는 보상회로 등이 복잡하고 다양하다. 따라서, 서브 픽셀(SP)에 포함된 픽셀회로(PC)를 블록형태로 도시하였음을 참조한다.

한편, 앞서 설명한 표시장치들의 표시패널(150)은 스캔 구동부(130)로부터 출력된 스캔신호에 대응하여 서브 픽셀들 내에 포함된 스토리지 커패시터에 데이터전압을 저장할 수 있다. 따라서, 표시장치의 성능은 스캔 구동부(130)의 구동 능력, 신뢰성, 안정성 등에 의해 좌우된다고 볼 수 있다.

도 5는 게이트인패널 방식 스캔 구동부의 시프트레지스터의 배치예를 나타낸 도면이고, 도 6은 제1측 시프트레지스터의 스테이지 구성을 간략히 나타낸 도면이다.

도 5에 도시된 바와 같이, 게이트인패널 방식 스캔 구동부는 표시패널(150)의 비표시영역(NA)에 배치된 시프트레지스터(130a, 130b)를 포함한다. 시프트레지스터(130a, 130b)는 표시영역(AA)의 좌우측에 위치하는 비표시영역(NA)에 하나씩 배치될 수 있으나 이에 한정되지 않는다. 한편, 도 5(a)에서는 시프트레지스터(130a, 130b)가 표시패널(150)의 좌우측 비표시영역(NA)에 배치된 것을 일례로 하였다. 하지만, 도 5(b)와 같이, 시프트레지스터(130a, 130b)는 표시패널(150)의 상하측 비표시영역(NA)에 배치될 수도 있다.

도 6에 도시된 바와 같이, 제1측 시프트레지스터(130a)는 제1 내지 제4스테이지(STG1 ~ STG4) 등과 같이 다수의 스테이지들로 이루어진다. 제1 내지 제4스테이지(STG1 ~ STG4)의 접속 관계에서 볼 수 있듯이, 이들은 전단의 출력단을 통해 출력된 스캔신호를 다음단의 입력으로 사용하기 위해 종속적 접속 관계를 취한다.

도 6에서는 제1스테이지(STG1)의 출력단이 제2스테이지(STG2)에, 제2스테이지(STG2)의 출력단이 제3스테이지(STG3)에, 제3스테이지(STG3)의 출력단이 제4스테이지(STG4)에 연결되는 접속형을 도시하였다. 그러나 이는 하나의 예시일 뿐, 전단이 아닌 전전단 즉 N-1번째가 아닌 N-2번째 등 바로 전단이 아닌 전전전단의 형태로 연결되는 접속형을 취할 수도 있다.

그러나 이하에서는 발명의 이해를 돕기 위해, 전단의 출력을 다음단이 받는 일반적인 종족적 접속 관계를 취하는 스테이지들로 구성된 것을 일례로 본 발명의 실시예에 따른 시프트레지스터의 스테이지 구성 등을 설명한다. 또한, 이하에서는 설명의 편의를 위해 총 4개의 스테이지로 구성된 제1측 시프트레지스터를 기준으로 설명하지만 이는 타측에 배치된 제2측 시프트레지스터에도 그대로 적용될 수 있다.

한편, 제1측 시프트레지스터(130a)는 레벨 시프터부(135)로부터 스캔하이전압과 스캔로우전압 등 구동에 필요한 전원은 물론이고 신호(클록신호 등)를 공급받을 수 있다. 즉, 게이트인패널 방식 스캔 구동부는 전원 공급부로부터 구동에 필요한 스캔하이전압과 스캔로우전압 등을 공급받지 않고 레벨 시프터부(135)로부터 받을 수 있다. 레벨 시프터부와 전원 공급부는 표시장치의 크기에 따라 하나로 통합되거나 각기 다른 IC로 구분되어 형성될 수 있다.

그리고 이하에서 설명되는 제1측 시프트레지스터(130a)는 제1클록신호라인(CLK1)과 제2클록신호라인(CLK2)을 통해 출력된 제1클록신호와 제2클록신호를 기반으로 동작하는 2상 시프트레지스터로 구현된다.

도 7은 실시예에 따라 제1측 시프트레지스터의 스테이지 구성을 나타낸 도면이고, 도 8은 도 7에 도시된 제1스테이지 회로의 구성도이고, 도 9는 도 7에 도시된 제1스테이지 회로의 구동을 위한 신호 파형도이고, 도 10은 도 7에 도시된 제1스테이지 회로의 입/출력 파형도이다.

도 7에 도시된 바와 같이, 실시예에 따른 제1측 시프트레지스터(130a)는 제1스테이지(STG1) 내지 제4스테이지(STG4)를 포함한다. 제1스테이지(STG1) 내지 제4스테이지(STG4)는 제1클록신호라인(CLK1), 제2클록신호라인(CLK2), 스캔하이전압라인(VGH), 스캔로우전압라인(VGL), 스타트신호라인(VST)에 연결된다.

제1스테이지(STG1)는 제1클록신호라인(CLK1), 제2클록신호라인(CLK2), 스캔하이전압라인(VGH), 스캔로우전압라인(VGL), 스타트신호라인(VST)에 연결되지만 이하의 제2스테이지(STG2) 내지 제4스테이지(STG4) 등은 전단의 출력단(SRO1~SRO4)을 통해 출력된 스캔신호를 스타트신호로 전달받는다. 따라서, 스타트신호라인(VST)은 제1스테이지(STG1)와 같은 첫단에 연결된다. 예컨대, 제2스테이지(STG2)는 전단인 제1스테이지(STG1)의 제1출력단(SRO1)에 연결되고 제3스테이지(STG3)는 전단인 제2스테이지(STG2)의 제2출력단(SRO2)에 연결되는 접속 관계를 보이는 것이 그 예이다.

한편, 도 7에 도시된 제1측 시프트레지스터(130a)는 순방향으로 스캔신호를 출력하도록 구현된 것을 일례로 도시 및 설명한 것일 뿐, 본 발명은 이에 한정되지 않는다. 예컨대, 제1측 시프트레지스터(130a)는 순방향으로 스캔신호를 출력하다가 역방향으로 스캔신호를 출력할 수 있도록 구현될 수도 있다. 이 경우, 스타트신호라인(VST)과 같이 스캔의 시작을 알리는 신호라인은 마지막 스테이지와 같은 끝단에도 연결될 수도 있다.

도 8 및 도 9에 도시된 바와 같이, 제1스테이지(STG1)는 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3), 제4트랜지스터(T4), 제5트랜지스터(T5), 제6트랜지스터(T6) 및 커패시터(CB)를 포함한다. 제1 내지 제6트랜지스터(T1 ~ T6)는 P타입으로 구성된 것을 일례로 하나 이에 한정되지 않는다.

제1스테이지(STG1)는 제1클록신호라인(CLK1), 제2클록신호라인(CLK2) 및 스타트신호라인(VST)을 통해 각각 인가된 제1클록신호(Clk1), 제2클록신호(Clk2) 및 스타트신호(Vst)를 기반으로 동작한다. 예컨대, 제1스테이지(STG1)는 2H(수평시간) 주기로 로직로우와 로직하이가 교번 발생하는 형태로 생성된 제1클록신호(Clk1)와 제2클록신호(Clk2)를 기반으로 동작할 수 있다. 그리고 제1클록신호(Clk1)와 제2클록신호(Clk2)는 스테이지의 안정적인 출력을 위해 로직로우의 유지시간보다 로직하이의 유지시간이 더 긴 형태가 될 수 있으나 이에 한정되지 않는다. (로직로우로 유지되는 시간이 1H보다 짧음)

제1트랜지스터(T1)는 제2클록신호라인(CLK2)에 게이트전극이 연결되고 스타트신호라인(VST)에 제1전극이 연결되고 제2트랜지스터(T2)의 게이트전극에 제2전극이 연결된다. 제1트랜지스터(T1)는 제2클록신호라인(CLK2)을 통해 인가된 로직로우의 제2클록신호에 대응하여 턴온되고 스타트신호라인(VST)을 통해 인가된 스타트신호를 제2트랜지스터(T2)의 게이트전극에 전달하는 동작을 한다.

제2트랜지스터(T2)는 제1트랜지스터(T1)의 제2전극에 게이트전극이 연결되고 스타트신호라인(VST)에 제1전극이 연결되고 QB노드(QB-node)에 제2전극이 연결된다. 제2트랜지스터(T2)는 제1트랜지스터(T1)로부터 전달된 로직로우의 스타트신호에 대응하여 턴온되고 스타트신호라인(VST)을 통해 인가된 스타트신호를 QB노드(QB-node)에 전달하는 동작을 한다.

제3트랜지스터(T3)는 스캔로우전압라인(VGL)에 게이트전극이 연결되고 제1트랜지스터(T1)의 제2전극에 제1전극이 연결되고 Q노드(Q-node)에 제2전극이 연결된다. 제3트랜지스터(T3)는 스캔로우전압라인(VGL)을 통해 인가된 스캔로우전압에 대응하여 항시 턴온 상태를 유지하지만 양단(제1전극과 제2전극)의 전압을 서로 다르게 하여 항복전압(breakdown voltage)(또는 절연파괴전압)이 일어나는 것을 방지하는 동작을 한다.

설명을 덧붙이면, 제3트랜지스터(T3)는 자신의 제2전극인 Q노드(Q-node)의 전위가 커패시터(CB)에 의해 부트스트랩핑(bootstrapping)되어 자신의 제1전극 노드의 전위보다 더 낮아질 때(부트스트랩핑에 의해 VGL보다 더 낮은 전압 형성), 발생할 수 있는 항복전압 발생을 방지한다. 그 결과, 제3트랜지스터(T3)의 제1전극 노드와 이에 연결된 제2트랜지스터(T2)의 게이트전극은 Q노드(Q-node)의 부트스트랩핑 발생에 따른 스트레스(stress)를 덜 받게 된다.

제4트랜지스터(T4)는 제2클록신호라인(CLK2)에 게이트전극이 연결되고 스캔로우전압라인(VGL)에 제1전극이 연결되고 QB노드(QB-node)에 제2전극이 연결된다. 제4트랜지스터(T4)는 제2클록신호라인(CLK2)을 통해 인가된 로직로우의 제2클록신호에 대응하여 턴온되고 스캔로우전압라인(VGL)을 통해 인가된 스캔로우전압을 QB노드(QB-node)에 전달하는 동작을 한다.

제5트랜지스터(T5)는 Q노드(Q-node)에 게이트전극이 연결되고 제1클록신호라인(CLK1)에 제1전극이 연결되고 제1스테이지(STG1)의 제1출력단(SRO1)에 제2전극이 연결된다. 제5트랜지스터(T5)는 Q노드(Q-node)의 전위에 대응하여 턴온되고 제1클록신호라인(CLK1)을 통해 인가된 제1클록신호를 제1스테이지(STG1)의 제1출력단(SRO1)을 통해 출력하는 동작을 한다. 제5트랜지스터(T5)는 로직로우의 스캔신호를 출력하는 제1출력 버퍼 기능을 한다.

제6트랜지스터(T6)는 QB노드(QB-node)에 게이트전극이 연결되고 스캔하이전압라인(VGH)에 제1전극이 연결되고 제1스테이지(STG1)의 제1출력단(SRO1)에 제2전극이 연결된다. 제6트랜지스터(T6)는 QB노드(QB-node)의 전위에 대응하여 턴온되고 스캔하이전압라인(VGH)을 통해 인가된 스캔하이전압을 제1스테이지(STG1)의 제1출력단(SRO1)을 통해 출력하는 동작을 한다. 제6트랜지스터(T6)는 로직하이의 스캔신호를 출력하는 제2출력 버퍼 기능을 한다.

커패시터(CB)는 제5트랜지스터(T5)의 게이트전극이 연결된 Q노드(Q-node)에 일단이 연결되고 제1스테이지(STG1)의 제1출력단(SRO1)에 타단이 연결된다. 커패시터(CB)는 제5트랜지스터(T5)의 안정적인 동작과 출력이 가능하도록 부트스트랩핑 동작을 한다.

도 8 내지 도 10에 도시된 바와 같이, 제1스테이지(STG1)는 로직로우(L, 이하 표기 생략)의 스트타신호(Vst), 로직하이(H, 이하 표기 생략)의 제1클록신호(Clk1), 로직로우의 제2클록신호(Clk2)가 인가되는 조건에서 출력을 발생하게 된다. 제1스테이지(STG1)로 위와 같은 신호가 인가되면 Q노드(Q-node)의 전위는 로직로우(VGL보다 더 낮은 전압 형성)로 떨어지게 되고 제5트랜지스터(T5)는 턴온된다. 그리고 턴온된 제5트랜지스터(T5)에 의해 제1클록신호라인(CLK1)을 통해 인가된 로직로우의 제1클록신호(Clk1)는 제1스테이지(STG1)의 제1출력단(SRO1)을 통해 로직로우의 제1스캔신호(Sro1)로 출력된다.

이후, 제1클록신호(Clk1)는 로직하이에서 로직로우로 교번하고, 제2클록신호(Clk2)는 로직로우에서 로직하이로 교번하는 형태로 인가되지만 스타트신호(Vst)는 로직하이로 유지된 상태를 취한다. 그 결과 QB노드(QB-node)의 전위는 로직로우를 유지하게 되고 이에 대응하여 제6트랜지스터(T6) 또한 턴온상태를 유지하게 된다. 그리고 턴온된 제6트랜지스터(T6)에 의해 스캔하이전압라인(VGH)을 통해 인가된 스캔하이전압은 제1스테이지(STG1)의 제1출력단(SRO1)을 로직하의 제1스캔신호(Sro1)로 출력된다.

위와 같은 동작은 제1스테이지(STG1)의 다음단인 제2스테이지, 제3스테이지, 제4스테이지의 순으로 이어지게 된다. 그 결과 스테이지들의 출력단들(Sro)에는 로직로우의 제1스캔신호(Sro1)에 이어서 순차적으로 로직로우의 제2 내지 제4스캔신호(Sro2 ~ Sro4) 등이 출력된다.

본 발명의 시프트레지스터는 5T(Transistor)1C(Capacitor) 구조 + 1개의 항복전압 발생방지 박막 트랜지스터(T3 참조)를 가지는 2상 시프트레지스터로 구현되므로 네로우베젤(Narrow Bezel)에 유리하다.

또한, 앞서 설명된 회로의 구성, 접속 관계, 기능 및 동작을 통해 알 수 있듯이, 본 발명의 시프트레지스터는 스타트신호로 QB노드(QB-node)를 제어할 수 있다. 그 결과 본 발명의 시프트레지스터는 클록신호 인가에 따른 로드(Load)의 증가 요소를 없앨 수 있다.

또한, 본 발명의 시프트레지스터는 스타트신호로 Q노드(Q-node)를 로직하이로 리프레쉬(Refresh) 시킬 수 있다. 그 결과 본 발명의 시프트레지스터는 QB노드(QB-node)뿐만 아니라 Q노드(Q-node) 제어에 필요한 신호(전원)을 일원화할 수 있어 박막 트랜지스터의 개수를 낮출 수 있다. 이처럼, Q노드(Q-node)의 전위와 QB노드(QB-node)의 전위를 제어하는 노드 제어 트랜지스터는 제1트랜지스터(T1)에 해당하지만, 이와 연계하여 직/간접적으로 동작하는 제2 내지 제4트랜지스터(T2~T4)도 이에 해당한다고 볼 수 있다.

또한, 본 발명의 시프트레지스터는 QB노드(QB-node)를 스타트신호로 제어하고 QB노드(QB-node)를 로직하이로 만들 때 발생할 수 있는 로드를 출력 버퍼가 감당할 수 있도록 동작하므로 클록신호의 변화에 따른 영향을 최소화할 수 있다.

이상, 본 발명은 노드 제어에 필요한 신호(전원)을 일원화하여 시프트레지스터 구현시 소요되는 박막 트랜지스터의 개수를 낮출 수 있고 또한 클록신호 인가에 따른 로드의 증가 요소를 없앨 수 있음은 물론이고 클록신호의 변화에 따른 영향을 최소화하여 출력의 안정성과 신뢰성을 높일 수 있는 효과가 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

130a: 제1측 시프트레지스터 STG1 ~ STG4: 제1 내지 제4스테이지
CLK1: 제1클록신호라인 CLK2: 제2클록신호라인
VGH: 스캔하이전압라인 VGL: 스캔로우전압라인
VST: 스타트신호라인 T1: 제1트랜지스터
T2: 제2트랜지스터 T3: 제3트랜지스터
T4: 제4트랜지스터 T5: 제5트랜지스터
T6: 제6트랜지스터 CB: 커패시터

Claims (10)

1. 영상을 표시하는 표시패널; 및
   상기 표시패널에 스캔신호를 공급하는 시프트레지스터를 포함하고,
   상기 시프트레지스터는
   Q노드의 전위에 대응하여 제1클록신호라인을 통해 인가된 제1클록신호를 출력단자를 통해 출력하는 제1출력 버퍼와,
   QB노드의 전위에 대응하여 제1스캔전압라인을 통해 인가된 제1스캔전압을 상기 출력단자를 통해 출력하는 제2출력 버퍼와,
   항시 턴온 상태를 유지하며 자신의 제1전극의 노드와 자신의 제2전극의 노드 간의 전압을 서로 다르게 유지하는 항복전압 발생방지 트랜지스터와,
   스타트신호를 기반으로 상기 Q노드의 전위와 상기 QB노드의 전위를 제어하는 노드 제어 트랜지스터를 포함하며,
   상기 노드 제어 트랜지스터는,
   제2클록신호라인을 통해 인가된 제2 클록신호에 대응하여 턴온되고 스타트신호를 출력하는 제1트랜지스터, 및
   상기 제1트랜지스터로부터 출력된 상기 스타트신호에 대응하여 턴온되고 상기 스타트신호를 상기 QB노드에 전달하는 제2트랜지스터를 포함하는 표시장치.
2. 제1항에 있어서,
   상기 항복전압 발생방지 트랜지스터는
   스캔전압라인을 통해 인가된 스캔전압에 대응하여 항시 턴온 상태를 유지하는 표시장치.
3. 삭제
4. 제1항에 있어서,
   상기 항복전압 발생방지 트랜지스터는
   상기 제2트랜지스터의 게이트전극의 노드와 상기 Q노드 간의 전압을 서로 다르게 유지하는 제3트랜지스터를 포함하는 표시장치.
5. 제4항에 있어서,
   상기 시프트레지스터는
   상기 제2클록신호라인을 통해 인가된 상기 제2클록신호에 대응하여 턴온되고 제2스캔전압라인을 통해 인가된 제2스캔전압을 상기 QB노드에 전달하는 제4트랜지스터를 더 포함하는 표시장치.
6. 삭제
7. 삭제
8. 제2클록신호라인에 게이트전극이 연결되고 스타트신호라인에 제1전극이 연결된 제1트랜지스터;
   상기 제1트랜지스터의 제2전극에 게이트전극이 연결되고 상기 스타트신호라인에 제1전극이 연결되고 QB노드에 제2전극이 연결된 제2트랜지스터;
   스캔로우전압라인에 게이트전극이 연결되고 상기 제1트랜지스터의 제2전극에 제1전극이 연결되고 Q노드에 제2전극이 연결된 제3트랜지스터;
   상기 제2클록신호라인에 게이트전극이 연결되고 상기 스캔로우전압라인에 제1전극이 연결되고 상기 QB노드에 제2전극이 연결된 제4트랜지스터;
   상기 Q노드에 게이트전극이 연결되고 제1클록신호라인에 제1전극이 연결되고 출력단에 제2전극이 연결된 제5트랜지스터;
   상기 QB노드에 게이트전극이 연결되고 스캔하이전압라인 제1전극이 연결되고 상기 출력단에 제2전극이 연결된 제6트랜지스터; 및
   상기 제5트랜지스터의 게이트전극에 일단이 연결되고 상기 제5트랜지스터의 제2전극 및 상기 출력단에 타단이 연결된 커패시터를 포함하는 시프트레지스터.
9. 제8항에 있어서,
   상기 제1클록신호라인과 상기 제2클록신호라인을 통해 인가되는 제1클록신호와 제2클록신호는 2 수평시간 주기로 로직로우와 로직하이가 교번 발생하되, 로직로우의 유지시간보다 로직하이의 유지시간이 더 길게 마련된 시프트레지스터.
10. 제8항에 있어서,
    상기 제1 내지 제6트랜지스터 중 적어도 하나는
    P타입 트랜지스터인 시프트레지스터.

Images