KR102522804B1 - 시프트 레지스터 및 이를 이용한 표시장치 - Google Patents

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Abstract

본 발명은 Q노드와 QB노드의 충방전을 제어하는 노드 제어부 및 Q노드와 QB노드의 전위에 대응하여 제1스캔신호를 출력하는 제1버퍼 트랜지스터, 제2스캔신호를 출력하는 제2버퍼 트랜지스터 및 캐리신호를 출력하는 제3버퍼 트랜지스터를 갖는 출력 회로부를 포함하는 시프트 레지스터를 제공한다. 제1버퍼 트랜지스터와 제2버퍼 트랜지스터는 채널영역의 크기가 다르다.

Description

시프트 레지스터 및 이를 이용한 표시장치{Shift Register and Display Device using the same}
본 발명은 시프트 레지스터 및 이를 이용한 표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광표시장치(Organic Light Emitting Display: OLED), 양자점표시장치(Quantum Dot Display; QDD), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.
앞서 설명한 표시장치 중 일부 예컨대, 액정표시장치나 유기전계발광표시장치에는 복수의 서브 픽셀을 포함하는 표시패널, 표시패널을 구동하는 구동 신호를 출력하는 구동부 및 표시패널 또는 구동부에 공급할 전원을 생성하는 전원 공급부 등이 포함된다. 구동부에는 표시패널에 스캔신호(또는 게이트신호)를 공급하는 스캔 구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.
위와 같은 표시장치는 표시패널에 형성된 서브 픽셀들에 구동 신호 예컨대, 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 빛을 투과시키거나 빛을 직접 발광을 하게 됨으로써 영상을 표시할 수 있다.
본 발명은 시프트 레지스터의 출력 버퍼의 채널영역의 크기를 차등 설계할 때 유발될 수 있는 위치별 출력 신호의 폴링 타임 편차 문제와 출력 버퍼의 기생 용량 편차로 인하여 유발될 수 있는 노드의 충전 문제를 개선하고 클록신호라인 간의 로드(Load) 영향을 최소화하는 것이다.
상술한 과제 해결 수단으로 본 발명은 Q노드와 QB노드의 충방전을 제어하는 노드 제어부 및 Q노드와 QB노드의 전위에 대응하여 제1스캔신호를 출력하는 제1버퍼 트랜지스터, 제2스캔신호를 출력하는 제2버퍼 트랜지스터 및 캐리신호를 출력하는 제3버퍼 트랜지스터을 갖는 출력 회로부를 포함하는 시프트 레지스터를 제공한다. 제1버퍼 트랜지스터와 제2버퍼 트랜지스터는 채널영역의 크기가 다르다. 출력 회로부는 제1버퍼 트랜지스터와 함께 공통 게이트 및 공통 드레인 접속 구조를 갖는 제1더미 버퍼 트랜지스터를 더 포함할 수 있다.
제1더미 버퍼 트랜지스터의 소스는 플로팅된 상태를 가질 수 있다.
제1더미 버퍼 트랜지스터의 소스는 자신의 드레인에 연결된 상태를 가질 수 있다.
다른 측면에서 본 발명은 Q노드와 QB노드의 충방전을 제어하는 노드 제어부 및 Q노드와 QB노드의 전위에 대응하여 제1스캔신호를 출력하는 제1버퍼 트랜지스터, 제2스캔신호를 출력하는 제2버퍼 트랜지스터 및 캐리신호를 출력하는 제3버퍼 트랜지스터을 갖는 출력 회로부를 포함하는 시프트 레지스터를 제공한다. 제1풀업 트랜지스터와 제2풀업 트랜지스터는 채널영역의 크기가 다르다. 출력 회로부는 제1풀업 트랜지스터와 함께 공통 게이트 및 공통 드레인 접속 구조를 갖는 제1더미 버퍼 트랜지스터를 더 포함한다.
제1더미 버퍼 트랜지스터의 소스는 플로팅된 상태를 가질 수 있다.
제1더미 버퍼 트랜지스터의 소스는 자신의 드레인에 연결된 상태를 가질 수 있다.
제1풀업 트랜지스터의 채널영역의 크기를 "Buffer A"로, 제2풀업 트랜지스터의 채널영역의 크기를 "Buffer B"로, 제1더미 버퍼 트랜지스터의 채널영역의 크기를 "Buffer C"로 정의했을 때, 이들은 "Buffer A + Buffer C ≒ Buffer B"의 관계를 가질 수 있다.
제1풀업 트랜지스터의 채널영역의 크기를 "Buffer A"로, 제2풀업 트랜지스터의 채널영역의 크기를 "Buffer B"로, 제1더미 버퍼 트랜지스터의 채널영역의 크기를 "Buffer C"로 정의했을 때, 이들은 "Buffer A + (Buffer C) × 2 ≒ Buffer B"의 관계를 가질 수 있다.
또 다른 측면에서 본 발명은 영상을 표시하는 표시패널, 표시패널에 데이터전압을 공급하는 데이터 구동부, 표시패널에 스캔신호를 공급하기 위해 클록신호를 출력하는 레벨 시프터와 클록신호를 기반으로 스캔신호를 출력하는 시프트 레지스터를 갖는 스캔 구동부를 포함하는 표시장치를 제공한다. 시프트 레지스터는 Q노드와 QB노드의 충방전을 제어하는 노드 제어부와, Q노드와 QB노드의 전위에 대응하여 제1스캔신호를 출력하는 제1풀업 트랜지스터, 제2스캔신호를 출력하는 제2풀업 트랜지스터 및 캐리신호를 출력하는 제3풀업 트랜지스터을 갖는 출력 회로부를 포함한다. 제1풀업 트랜지스터와 제2풀업 트랜지스터는 채널영역의 크기가 다르다. 출력 회로부는 제1풀업 트랜지스터와 함께 공통 게이트 및 공통 드레인 접속 구조를 갖는 제1더미 버퍼 트랜지스터를 더 포함한다.
제1더미 버퍼 트랜지스터의 소스는 플로팅된 상태를 가질 수 있다.
제1더미 버퍼 트랜지스터의 소스는 자신의 드레인에 연결된 상태를 가질 수 있다.
제1풀업 트랜지스터의 채널영역의 크기를 "Buffer A"로, 제2풀업 트랜지스터의 채널영역의 크기를 "Buffer B"로, 제1더미 버퍼 트랜지스터의 채널영역의 크기를 "Buffer C"로 정의했을 때, 이들은 "Buffer A + Buffer C ≒ Buffer B"의 관계를 가질 수 있다.
제1풀업 트랜지스터의 채널영역의 크기를 "Buffer A"로, 제2풀업 트랜지스터의 채널영역의 크기를 "Buffer B"로, 제1더미 버퍼 트랜지스터의 채널영역의 크기를 "Buffer C"로 정의했을 때, 이들은 "Buffer A + (Buffer C) × 2 ≒ Buffer B"의 관계를 가질 수 있다.
제1풀업 트랜지스터는 Q노드에 게이트전극이 연결되고 제1클록신호라인에 제1전극이 연결되고 제1스캔신호를 출력하는 제1출력단에 제2전극이 연결되고, 제2풀업 트랜지스터는 Q노드에 게이트전극이 연결되고 제2클록신호라인에 제1전극이 연결되고 제2스캔신호를 출력하는 제2출력단에 제2전극이 연결되고, 제1더미 버퍼 트랜지스터는 Q노드에 게이트전극이 연결되고 제1클록신호라인에 제1전극이 연결될 수 있다.
본 발명은 시프트 레지스터의 출력 버퍼의 채널영역의 크기를 차등 설계할 때 유발될 수 있는 위치별 출력 신호의 폴링 타임 편차 문제를 개선할 수 있는 효과가 있다. 또한, 본 발명은 시프트 레지스터의 클록신호라인 간의 기생 용량 편차 발생분을 보상할 수 있어 출력 버퍼의 기생 용량 편차로 인하여 유발될 수 있는 노드의 충전 문제를 개선할 수 있는 효과가 있다. 또한, 본 발명은 시프트 레지스터에 추가된 더미 트랜지스터의 보상 기능으로 클록신호라인 간의 로드(Load) 영향을 최소화할 수 있는 효과가 있다. 또한, 본 발명은 시프트 레지스터의 출력 버퍼 단에서 보상이 이루어지므로 베젤 영역을 증가시키지 않는 범위 내에서 보상 설계를 할 수 있는 효과가 있다.
도 1은 액정표시장치를 개략적으로 나타낸 블록도.
도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 회로도.
도 3은 유기전계발광표시장치를 개략적으로 나타낸 블록도.
도 4는 도 3에 도시된 서브 픽셀을 개략적으로 나타낸 구성도.
도 5는 게이트인패널 방식 스캔 구동부의 배치예를 나타낸 도면.
도 6은 게이트인패널 방식 스캔 구동부와 관련된 장치의 제1 구성 예시도.
도 7은 게이트인패널 방식 스캔 구동부와 관련된 장치의 제2 구성예시도.
도 8은 본 발명의 실험예에 따른 시프트 레지스터의 일부를 나타낸 도면.
도 9는 도 8에 도시된 시프트 레지스터의 노드 전압 및 출력 파형을 나타낸 도면.
도 10 및 도 11은 도 8에 도시된 시프트 레지스터의 출력 버퍼와 관련된 설명을 위한 도면들.
도 12는 본 발명의 제1실시예에 따른 시프트 레지스터의 일부를 나타낸 도면.
도 13은 도 12에 도시된 시프트 레지스터의 노드 전압 및 출력 파형을 나타낸 도면.
도 14 및 도 15는 도 12에 도시된 시프트 레지스터의 출력 버퍼와 관련된 설명을 위한 도면들.
도 16은 실험예와 제1실시예 간의 차이를 비교 설명하기 위한 도면.
도 17은 본 발명의 제2실시예에 따른 시프트 레지스터를 나타낸 도면.
도 18은 도 17에 도시된 시프트 레지스터의 노드 전압 및 출력 파형을 나타낸 도면.
도 19는 본 발명의 제3실시예에 따른 시프트 레지스터를 나타낸 도면.
도 20은 도 19에 도시된 시프트 레지스터의 노드 전압 및 출력 파형을 나타낸 도면.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 양자점표시장치(Quantum Dot Display; QDD), 액정표시장치(Liquid Crystal Display: LCD), 유기전계발광표시장치(Organic Light Emitting Diode Display: OLED) 및 플라즈마패널(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.
앞서 설명한 표시장치 중 일부 예컨대, 액정표시장치나 유기전계발광표시장치에는 복수의 서브 픽셀을 포함하는 표시패널, 표시패널을 구동하는 구동 신호를 출력하는 구동부 및 표시패널 또는 구동부에 공급할 전원을 생성하는 전원 공급부 등이 포함된다. 구동부에는 표시패널에 스캔신호(또는 게이트신호)를 공급하는 스캔 구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.
위와 같은 표시장치는 표시패널에 형성된 서브 픽셀들에 구동 신호 예컨대, 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 빛을 투과시키거나 빛을 직접 발광을 하게 됨으로써 영상을 표시할 수 있게 된다.
이하, 액정표시장치 및 유기전계발광표시장치를 일례로 본 발명과 관련된 설명을 계속한다. 한편, 이하에서 설명되는 본 발명은 유기 발광다이오드가 아닌 무기 발광다이오드 기반의 표시장치에도 적용 가능함은 물론이다.
아울러, 이하에서 설명되는 스캔 구동부의 시프트 레지스터는 n 타입 박막 트랜지스터로 구현된 것을 일례로 설명하지만 p 타입 박막 트랜지스터로 구현될 수도 있다. 박막 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 박막 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 박막 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, 박막 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다.
n 타입 박막 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 박막 트랜지스터에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. 이와 달리, p 타입 박막 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 박막 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 그러나 박막 트랜지스터의 소스와 드레인은 인가된 전압에 따라 변경될 수 있다. 이를 반영하여, 이하의 설명에서는 소스와 드레인 중 어느 하나를 제1전극, 소스와 드레인 중 나머지 하나를 제2전극으로 설명한다.
도 1은 액정표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 회로도이다.
도 1 및 도 2에 도시된 바와 같이 액정표시장치에는 영상 공급부(110), 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140), 액정패널(150), 백라이트 유닛(170) 및 전원 공급부(180) 등이 포함된다.
영상 공급부(110)는 외부로부터 공급된 영상 데이터신호 또는 내부 메모리에 저장된 영상 데이터신호와 더불어 각종 구동신호를 출력한다. 영상 공급부(110)는 데이터신호와 각종 구동신호를 타이밍 제어부(120)에 공급한다.
타이밍 제어부(120)는 스캔 구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC), 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC) 및 각종 동기신호(수직 동기신호인 Vsync, 수평 동기신호인 Hsync) 등을 출력한다. 타이밍 제어부(120)는 데이터 타이밍 제어신호(DDC)와 함께 영상 공급부(110)로부터 공급된 데이터신호(또는 데이터전압)(DATA)를 데이터 구동부(140)에 공급한다. 타이밍 제어부(120)는 IC(Integrated Circuit) 형태로 형성되어 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.
스캔 구동부(130)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC) 등에 응답하여 스캔신호(또는 게이트신호)를 출력한다. 스캔 구동부(130)는 게이트라인들(GL1~GLm)을 통해 액정패널(150)에 포함된 서브 픽셀들에 스캔신호를 공급한다. 스캔 구동부(130)는 IC 형태로 형성되거나 게이트인패널(Gate In Panel) 방식으로 액정패널(150) 상에 직접 형성될 수 있으나 이에 한정되지 않는다.
데이터 구동부(140)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC) 등에 응답하여 데이터신호(DATA)를 샘플링 및 래치하고 감마 기준전압을 기반으로 디지털 형태의 데이터신호를 아날로그 형태의 데이터전압으로 변환하여 출력한다. 데이터 구동부(140)는 데이터라인들(DL1~DLn)을 통해 액정패널(150)에 포함된 서브 픽셀들에 데이터전압을 공급한다. 데이터 구동부(140)는 IC 형태로 형성되어 표시패널(150) 상에 실장되거나 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.
전원 공급부(180)는 외부로부터 공급되는 외부 입력전압을 기반으로 공통전압(VCOM)을 생성 및 출력한다. 전원 공급부(180)는 공통전압(VCOM)뿐만아니라 스캔 구동부(130)의 구동에 필요한 전압(예: 스캔하이전압, 스캔로우전압)이나 데이터 구동부(140)의 구동에 필요한 전압(드레인전압, 하프드레인전압) 등을 생성 및 출력할 수 있다.
액정패널(150)은 스캔 구동부(130)로부터 공급된 스캔신호, 데이터 구동부(140)로부터 공급된 데이터전압 및 전원 공급부(180)로부터 공급된 공통전압(VCOM)에 대응하여 영상을 표시한다. 액정패널(150)의 서브 픽셀들은 백라이트 유닛(170)을 통해 제공된 빛을 제어한다.
예컨대, 하나의 서브 픽셀(SP)에는 스위칭 트랜지스터(SW), 스토리지 커패시터(Cst) 및 액정층(Clc)이 포함된다. 스위칭 트랜지스터(SW)의 게이트전극은 스캔라인(GL1)에 연결되고 소스전극은 데이터라인(DL1)에 연결된다. 스토리지 커패시터(Cst)는 스위칭 트랜지스터(SW)의 드레인전극에 일단이 연결되고 공통전압라인(Vcom)에 타단이 연결된다. 액정층(Clc)은 스위칭 트랜지스터(SW)의 드레인전극에 연결된 화소전극(1)과 공통전압라인(Vcom)에 연결된 공통전극(2) 사이에 형성된다.
액정패널(150)은 화소전극(1) 및 공통전극(2)의 구조에 따라 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 또는 ECB(Electrically Controlled Birefringence) 모드 등으로 구현된다.
백라이트 유닛(170)은 빛을 출사하는 광원 등을 이용하여 액정패널(150)에 빛을 제공한다. 백라이트 유닛(170)은 발광다이오드(이하 LED), LED를 구동하는 LED구동부, LED가 실장된 LED기판, LED로부터 출사된 광을 면광원으로 변환시키는 도광판, 도광판의 하부에서 광을 반사시키는 반사판, 도광판으로부터 출사된 광을 집광 및 확산하는 광학시트류 등을 포함할 수 있으나 이에 한정되지 않는다.
도 3은 유기전계발광표시장치를 개략적으로 나타낸 블록도이고, 도 4는 도 3에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이다.
도 3 및 도 4에 도시된 바와 같이, 유기전계발광표시장치에는 영상 공급부(110), 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140), 표시패널(150) 및 전원 공급부(170) 등이 포함된다.
유기전계발광표시장치에서 포함된 영상 공급부(110), 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140) 등은 도 1의 액정표시장치와 기본 구성 및 동작이 유사하므로 상세한 설명은 생략한다. 대신 액정표시장치와 가장 구별되는 전원 공급부(180)와 표시패널(150) 부분을 더 구체적으로 설명한다.
전원 공급부(180)는 외부로부터 공급되는 외부 입력전압을 기반으로 고전위의 제1전원(EVDD)와 저전위의 제2전원(EVSS)을 생성 및 출력한다. 전원 공급부(180)는 제1 및 제2전원(EVDD, EVSS)뿐만아니라 스캔 구동부(130)의 구동에 필요한 전압(예: 스캔하이전압, 스캔로우전압)이나 데이터 구동부(140)의 구동에 필요한 전압(드레인전압, 하프드레인전압) 등을 생성 및 출력할 수 있다.
표시패널(150)은 스캔 구동부(130)와 데이터 구동부(140)를 포함하는 구동부로부터 출력된 스캔신호와 데이터전압을 포함하는 구동신호 그리고 전원 공급부(170)로부터 출력된 제1 및 제2전원(EVDD, EVSS)에 대응하여 영상을 표시한다. 표시패널(150)의 서브 픽셀들은 직접 빛을 발광한다.
예컨대, 하나의 서브 픽셀(SP)에는 스위칭 트랜지스터(SW)와 구동 트랜지스터, 스토리지 커패시터, 유기 발광다이오드 등을 포함하는 픽셀회로(PC)가 포함된다. 유기전계발광표시장치에서 사용되는 서브 픽셀(SP)은 빛을 직접 발광하는바 액정표시장치 대비 회로의 구성이 복잡하다. 또한, 빛을 발광하는 유기 발광다이오드는 물론이고 유기 발광다이오드에 구동전류를 공급하는 구동 트랜지스터 등의 열화를 보상하는 보상회로 등이 복잡하고 다양하다. 따라서, 서브 픽셀(SP)에 포함된 픽셀회로(PC)를 블록형태로 도시하였음을 참조한다.
도 5는 게이트인패널 방식 스캔 구동부의 배치예를 나타낸 도면이고, 도 6은 게이트인패널 방식 스캔 구동부와 관련된 장치의 제1 구성 예시도이고, 도 7은 게이트인패널 방식 스캔 구동부와 관련된 장치의 제2 구성예시도이다.
도 5에 도시된 바와 같이, 게이트인패널 방식 스캔 구동부(130a, 130b)는 표시패널(150)의 비표시영역(NA)에 배치된다. 스캔 구동부(130a, 130b)는 도 5(a)와 같이 표시패널(150)의 좌우측 비표시영역(NA)에 배치될 수 있다. 또한, 스캔 구동부(130a, 130b)는 도 5(b)와 같이, 표시패널(150)의 상하측 비표시영역(NA)에 배치될 수도 있다.
스캔 구동부(130a, 130b)는 표시영역(AA)의 좌우측 또는 상하측에 위치하는 비표시영역(NA)에 쌍을 이루며 배치된 것을 일례로 도시 및 설명하였으나 좌측, 우측, 상측 또는 하측에 하나만 배치될 수 도 있는 바 이에 한정되지 않는다.
도 6에 도시된 바와 같이, 게이트인패널 방식 스캔 구동부(130)는 시프트 레지스터(131)와 레벨 시프터(135)를 포함할 수 있다. 레벨 시프터(135)는 타이밍 제어부(120)로부터 출력된 신호를 기반으로 다수의 클록신호들(GCLK)을 생성 및 출력한다. 다수의 클록신호들(GCLK)은 예컨대, 2상, 4상, 8상 등 위상이 다른 N(N은 2이상 정수)상의 형태로 생성 및 출력된다.
시프트 레지스터(131)는 레벨 시프터(135)로부터 출력된 다수의 클록신호들(GCLK) 등을 기반으로 동작하며 표시패널에 형성된 트랜지스터를 턴온 또는 턴오프할 수 있는 신호들(Scan 1~Scan m)을 출력한다. 시프트 레지스터(131)는 다수의 스테이지들로 구성된다. 다수의 스테이지들은 종속적으로 접속된 구조를 가지며 적어도 하나의 전단이나 후단의 출력 신호를 입력 신호로 받는다. 하나의 스테이지는 적어도 하나의 신호를 출력한다. 예컨대, Scan 1은 제1스테이지로부터 출력된 신호에 해당하고 Scan m은 제m스테이지로부터 출력된 신호에 해당한다.
레벨 시프터(135)는 IC 형태로 형성되는 반면, 시프트 레지스터(131)는 게이트인패널 방식에 의해 박막 형태로 형성된다. 즉, 스캔 구동부(130)에서 표시패널 상에 형성되는 부분은 시프트 레지스터(131)(도 5에서 130a와 130b가 되는 부분은 131에 해당함)이다.
시프트 레지스터(131)와 달리 레벨 시프터(135)는 IC 형태로 형성된다. 그러므로 레벨 시프터(135)는 도 6과 같이 별도의 IC 형태로 구성될 수 있음은 물론이고, 도 7과 같이 전원 공급부(180)의 내부에 포함될 수도 있다.
도 8은 본 발명의 실험예에 따른 시프트 레지스터의 일부를 나타낸 도면이고, 도 9는 도 8에 도시된 시프트 레지스터의 노드 전압 및 출력 파형을 나타낸 도면이고, 도 10 및 도 11은 도 8에 도시된 시프트 레지스터의 출력 버퍼와 관련된 설명을 위한 도면들이다.
도 8 및 도 9에 도시된 바와 같이, 실험예에 따른 시프트 레지스터(131)는 노드 제어부(132)와 출력 회로부(134)를 포함한다. 노드 제어부(132)는 출력 회로부(134)의 Q노드(Q)와 QB노드(QB)의 충방전을 제어하는 역할을 한다. 출력 회로부(134)는 Q노드(Q)와 QB노드(QB)의 전위에 대응하여 스캔신호들(Scouta[n], Scoutb[n])과 더불어 캐리신호(C[n])를 출력하는 역할을 한다.
출력 회로부(134)는 제1스캔신호(Scouta[n])를 출력하는 제1버퍼 트랜지스터들(T6A, T7A), 제2스캔신호(Scoutb[n])를 출력하는 제2버퍼 트랜지스터들(T6B, T7B) 및 캐리신호(C[n])를 출력하는 제3버퍼 트랜지스터들(T6cr, T7cr)을 포함한다.
제1버퍼 트랜지스터들(T6A, T7A)은 제1클록신호라인(SCCLKA[n])을 통해 인가된 제1클록신호와 제1저전위 전압라인(GVSS0)을 통해 인가된 제1저전위 전압을 기반으로 제1스캔신호(Scouta[n])를 출력한다. 제1버퍼 트랜지스터들(T6A, T7A)은 Q노드(Q)와 QB노드(QB)에 충방전된 전위에 대응하여 턴온 또는 턴오프 동작을 한다. 제1버퍼 트랜지스터들(T6A, T7A)은 Q노드(Q)의 전위를 기반으로 턴온하는 제1풀업 트랜지스터(T6A)와 QB노드(QB)의 전위를 기반으로 턴온하는 제1풀다운 트랜지스터(T7A)로 구분된다.
제2버퍼 트랜지스터들(T6B, T7B)은 제2클록신호라인(SCCLKB[n])을 통해 인가된 제2클록신호와 제1저전위 전압라인(GVSS0)을 통해 인가된 제1저전위 전압을 기반으로 제2스캔신호(Scoutb[n])를 출력한다. 제2버퍼 트랜지스터들(T6B, T7B)은 Q노드(Q)와 QB노드(QB)에 충방전된 전위에 대응하여 턴온 또는 턴오프 동작을 한다. 제2버퍼 트랜지스터들(T6B, T7B)은 Q노드(Q)의 전위를 기반으로 턴온하는 제2풀업 트랜지스터(T6B)와 QB노드(QB)의 전위를 기반으로 턴온하는 제2풀다운 트랜지스터(T7B)로 구분된다.
제3버퍼 트랜지스터들(T6cr, T7cr)은 제3클록신호라인(SRCLK[n])을 통해 인가된 제3클록신호와 제2 또는 제3저전위 전압라인(GVSS1 or GVSS2)을 통해 인가된 제2 또는 제3저전위 전압을 기반으로 캐리신호(C[n])를 출력한다. 제3버퍼 트랜지스터들(T6cr, T7cr)은 Q노드(Q)와 QB노드(QB)에 충방전된 전위에 대응하여 턴온 또는 턴오프 동작을 한다. 제3버퍼 트랜지스터들(T6cr, T7cr)은 Q노드(Q)의 전위를 기반으로 턴온하는 제3풀업 트랜지스터(T6cr)와 QB노드(QB)의 전위를 기반으로 턴온하는 제3풀다운 트랜지스터(T7cr)로 구분된다.
한편, 제3버퍼 트랜지스터들(T6cr, T7cr)의 출력단에만 캐리신호(C[n])의 출력을 안정적으로 유지하기 위한 커패시터들(Cb, Cc)이 포함된 것을 일례로 도시하였다. "Cb"는 캐리신호의 안정적인 출력을 위해 캐리 부스팅(Carry Boosting)(부트 스트래핑) 역할을 수행하고, "Cc"는 캐리신호의 안정적인 출력을 위해 출력을 유지하는 역할을 수행한다. 그러나 커패시터들(Cb, Cc)은 제1버퍼 트랜지스터들(T6A, T7A)이나 제2버퍼 트랜지스터들(T6B, T7B)에도 포함될 수 있는바 도시된 도면에 한정되지 않는다.
도 8, 도 10 및 도 11에 도시된 바와 같이, 실험예에 따른 시프트 레지스터(131)의 제1 내지 제3풀업 트랜지스터(T6A, T6B, T6cr)는 클록신호들을 기반으로 로직하이의 스캔신호들(Scouta[n], Scoutb[n])과 더불어 캐리신호(C[n])를 출력한다.
캐리신호(C[n])의 출력 기간은 제1스캔신호(Scouta[n])와 제2스캔신호(Scoutb[n])의 출력 기간 대비 상대적으로 길다. 이와 같은 경우, 제3풀업 트랜지스터(T6cr)의 게이트전극과 소스전극 사이에 캐리 부스팅을 위한 부스트 커패시터(Cb)를 설치하면 캐리신호(C[n])를 안정적으로 출력할 수 있다.
제1스캔신호(Scouta[n])와 제2스캔신호(Scoutb[n])는 캐리신호(C[n])가 출력되는 기간 동안 중첩하며 출력된다. 제1스캔신호(Scouta[n])는 제2스캔신호(Scoutb[n]) 대비 먼저 출력되고 또한 Q노드(Q)의 충전 전위가 충분한 상태에서 출력이 이루어진다. 이와 같은 경우, 제1풀업 트랜지스터(T6A) < 제2풀업 트랜지스터(T6B)와 같은 조건으로 출력 버퍼의 채널영역의 크기(width)를 차등 설계하더라도 버퍼의 구동 전압 차이 감소, 출력 편차 수준 감소 및 출력신호의 폴링 타임(Falling Time) 최적화가 가능하다.
도 12는 본 발명의 제1실시예에 따른 시프트 레지스터의 일부를 나타낸 도면이고, 도 13은 도 12에 도시된 시프트 레지스터의 노드 전압 및 출력 파형을 나타낸 도면이고, 도 14 및 도 15는 도 12에 도시된 시프트 레지스터의 출력 버퍼와 관련된 설명을 위한 도면들이고, 도 16은 실험예와 제1실시예 간의 차이를 비교 설명하기 위한 도면이다.
도 12 및 도 13에 도시된 바와 같이, 본 발명의 제1실시예에 따른 시프트 레지스터(131)는 노드 제어부(132)와 출력 회로부(134)를 포함한다. 노드 제어부(132)는 출력 회로부(134)의 Q노드(Q)와 QB노드(QB)의 충방전을 제어하는 역할을 한다. 출력 회로부(134)는 Q노드(Q)와 QB노드(QB)의 전위에 대응하여 스캔신호들(Scouta[n], Scoutb[n])과 더불어 캐리신호(C[n])를 출력하는 역할을 한다.
출력 회로부(134)는 제1스캔신호(Scouta[n])를 출력하는 제1버퍼 트랜지스터들(T6A, T7A, T6C), 제2스캔신호(Scoutb[n])를 출력하는 제2버퍼 트랜지스터들(T6B, T7B) 및 캐리신호(C[n])를 출력하는 제3버퍼 트랜지스터들(T6cr, T7cr)을 포함한다.
제1버퍼 트랜지스터들(T6A, T7A, T6C)은 제1클록신호라인(SCCLKA[n])을 통해 인가된 제1클록신호와 제1저전위 전압라인(GVSS0)을 통해 인가된 제1저전위 전압을 기반으로 제1스캔신호(Scouta[n])를 출력한다. 제1버퍼 트랜지스터들(T6A, T7A, T6C)은 Q노드(Q)와 QB노드(QB)에 충방전된 전위에 대응하여 턴온 또는 턴오프 동작을 한다. 제1버퍼 트랜지스터들(T6A, T7A, T6C)은 Q노드(Q)의 전위를 기반으로 턴온하는 제1풀업 트랜지스터(T6A)와 제1더미 버퍼 트랜지스터(T6C) 그리고 QB노드(QB)의 전위를 기반으로 턴온하는 제1풀다운 트랜지스터(T7A)로 구분된다.
제2버퍼 트랜지스터들(T6B, T7B)은 제2클록신호라인(SCCLKB[n])을 통해 인가된 제2클록신호와 제1저전위 전압라인(GVSS0)을 통해 인가된 제1저전위 전압을 기반으로 제2스캔신호(Scoutb[n])를 출력한다. 제2버퍼 트랜지스터들(T6B, T7B)은 Q노드(Q)와 QB노드(QB)에 충방전된 전위에 대응하여 턴온 또는 턴오프 동작을 한다. 제2버퍼 트랜지스터들(T6B, T7B)은 Q노드(Q)의 전위를 기반으로 턴온하는 제2풀업 트랜지스터(T6B)와 QB노드(QB)의 전위를 기반으로 턴온하는 제2풀다운 트랜지스터(T7B)로 구분된다.
제3버퍼 트랜지스터들(T6cr, T7cr)은 제3클록신호라인(SRCLK[n])을 통해 인가된 제3클록신호와 제2 또는 제3저전위 전압라인(GVSS1 or GVSS2)을 통해 인가된 제2 또는 제3저전위 전압을 기반으로 캐리신호(C[n])를 출력한다. 제3버퍼 트랜지스터들(T6cr, T7cr)은 Q노드(Q)와 QB노드(QB)에 충방전된 전위에 대응하여 턴온 또는 턴오프 동작을 한다. 제3버퍼 트랜지스터들(T6cr, T7cr)은 Q노드(Q)의 전위를 기반으로 턴온하는 제3풀업 트랜지스터(T6cr)와 QB노드(QB)의 전위를 기반으로 턴온하는 제3풀다운 트랜지스터(T7cr)로 구분된다.
한편, 제3버퍼 트랜지스터들(T6cr, T7cr)의 출력단에만 캐리신호(C[n])의 출력을 안정적으로 유지하기 위한 커패시터들(Cb, Cc)이 포함된 것을 일례로 도시하였다. "Cb"는 캐리신호의 안정적인 출력을 위해 캐리 부스팅(Carry Boosting)(부트 스트래핑) 역할을 수행하고, "Cc"는 캐리신호의 안정적인 출력을 위해 출력을 유지하는 역할을 수행한다. 그러나 커패시터들(Cb, Cc)은 제1버퍼 트랜지스터들(T6A, T7A)이나 제2버퍼 트랜지스터들(T6B, T7B)에도 포함될 수 있는바 도시된 도면에 한정되지 않는다.
도 13, 도 14 및 도 15에 도시된 바와 같이, 본 발명의 실시예에 따른 시프트 레지스터(131)의 제1 내지 제3풀업 트랜지스터(T6A, T6B, T6cr)는 클록신호들을 기반으로 로직하이의 스캔신호들(Scouta[n], Scoutb[n])과 더불어 캐리신호(C[n])를 출력한다.
캐리신호(C[n])의 출력 기간은 제1스캔신호(Scouta[n])와 제2스캔신호(Scoutb[n])의 출력 기간 대비 상대적으로 길다. 이와 같은 경우, 제3풀업 트랜지스터(T6cr)의 게이트전극과 소스전극 사이에 캐리 부스팅을 위한 부스트 커패시터(Cb)를 설치하면 캐리신호(C[n])를 안정적으로 출력할 수 있다.
제1스캔신호(Scouta[n])와 제2스캔신호(Scoutb[n])는 캐리신호(C[n])가 출력되는 기간 동안 중첩하며 출력된다. 제1스캔신호(Scouta[n])는 제2스캔신호(Scoutb[n]) 대비 먼저 출력되고 또한 Q노드(Q)의 충전 전위가 충분한 상태에서 출력이 이루어진다. 이와 같은 경우, 제1풀업 트랜지스터(T6A) < 제2풀업 트랜지스터(T6B)와 같은 조건으로 출력 버퍼의 채널영역의 크기(width)를 차등 설계하더라도 버퍼의 구동 전압 차이 감소, 출력 편차 수준 감소 및 출력신호의 폴링 타임 최적화가 가능하다.
본 발명의 제1실시예에 따른 시프트 레지스터(131)는 제1풀업 트랜지스터(T6A)와 같이 Q노드(Q)에 응답하여 턴온하고 제1전극이 제1클록신호라인(SCCLKA[n])에 공통으로 연결된 제1더미 버퍼 트랜지스터(T6C)를 포함한다.
제1더미 버퍼 트랜지스터(T6C)는 제1풀업 트랜지스터(T6A) < 제2풀업 트랜지스터(T6B)와 같은 조건을 가질 때, 제1풀업 트랜지스터(T6A)와 제2풀업 트랜지스터(T6B) 간에 존재하는 기생 용량(또는 TFT Cap)의 편차 발생을 해소하는 역할을 한다. 즉, 제1더미 버퍼 트랜지스터(T6C)는 두 출력 버퍼에 존재하는 기생 용량을 유사/동일한 조건으로 맞춰주는 역할을 하므로 제1보상 트랜지스터로 정의할 수도 있다.
제1풀업 트랜지스터(T6A)의 채널영역의 크기를 "Buffer A"로, 제2풀업 트랜지스터(T6B)의 채널영역의 크기를 "Buffer B"로, 제1더미 트랜지스터(T6C)의 채널영역의 크기를 "Buffer C"로 정의했을 때, 이들의 채널영역의 크기 관계를 정리하면 "Buffer A + C (보상) ≒ Buffer B"로 표현할 수 있다. 출력 버퍼를 구성하는 트랜지스터들의 채널영역의 크기에 대응하여 이들에 존재하는 기생 용량 또한 달라지므로 "Buffer A + C (보상) ≒ Buffer B"는 해당 트랜지스터들의 기생 용량의 관계로 정의한 후 "A + C ≒ B"로 재정의할 수도 있다.
그러므로 제1더미 버퍼 트랜지스터(T6C)는 앞서 설명한 바와 같이 보상 트랜지스터로서의 기능을 수행하기 위해, 소정의 보상 용량을 형성할 수 있는 형태로 형성될수록 좋다. 그리고 제1더미 버퍼 트랜지스터(T6C)는 모든 스테이지에서 동일한 크기의 채널영역을 가질 수 있으나 출력 편차의 미세 보상을 위해 K개(K는 2 이상 정수)의 스테이지마다 다른 크기의 채널영역을 갖는 형태로 형성될 수도 있다. 그러나 제1더미 버퍼 트랜지스터(T6C)의 채널영역의 크기는 제1풀업 트랜지스터(T6A)나 제2풀업 트랜지스터(T6B)의 채널영역의 크기보다 작고 이들의 크기를 넘지 않는다.
도 11을 참조하면, 실험예는 Q노드(Q[n])의 충전 전위에 부트 스트래핑된 전압이 반영되지만 T1 기간 이후인 T2 기간, 제1클록신호의 폴링에 의해 전위가 떨어지는 것을 볼 수 있다. 반면, 도 15를 참조하면, 제1실시예는 노드(Q[n])의 충전 전위에 부트 스트래핑된 전압이 반영되고 T1 및 T2 기간에도 제1클록신호의 폴링에 의해 전위가 떨어지 않고 유지되는 것을 볼 수 있다.
도 16에 도시된 실험예와 제1실시예 간의 기울기 비교를 통해 알 수 있는 바와 같이, 실험예는 표시 패널의 중간 지점(수직 라인의 픽셀을 기준으로 중간 지점)에서 스캔 구동부의 출력 편차를 잡기 위한 설계를 하더라도 제1실시예와 대비하여 출력 편차가 비교적 높게 나타난다. 반면, 제1실시예는 표시 패널의 중간 지점(수직 라인의 픽셀을 기준으로 중간 지점)에서 스캔 구동부의 출력 편차를 잡기 위한 설계를 하더라도 실험예와 대비하여 출력 편차가 비교적 낮게 나타난다.
이상 실험예와 제1실시예 간의 충전 파형의 비교 및 출력 편차의 비교를 통해 알 수 있듯이, 제1실시예는 출력 버퍼의 차등 설계 시 유발될 수 있는 위치별 출력 신호의 폴링 타임 편차 문제를 개선할 수 있다. 또한, 제1실시에는 클록신호라인 간의 기생 용량 편차 발생분을 보상할 수 있어 출력 버퍼의 기생 용량 편차로 인하여 유발될 수 있는 노드의 충전 문제를 개선할 수 있다. 또한, 제1실시예는 더미 트랜지스터에 의한 보상 기능으로 클록신호라인 간의 로드(Load) 영향을 최소화할 수 있다. 또한, 제1실시예는 출력 버퍼 단에서 보상이 이루어지므로 베젤 영역을 증가시키지 않는 범위 내에서 보상 설계를 할 수 있다.
이하, 제2 및 제3실시예를 일례로 시프트 레지스터의 회로 구성을 도시하고 이들에 적용할 수 있는 더미 트랜지스터의 접속 구조를 예시하면 다음과 같다.
도 17은 본 발명의 제2실시예에 따른 시프트 레지스터를 나타낸 도면이고, 도 18은 도 17에 도시된 시프트 레지스터의 노드 전압 및 출력 파형을 나타낸 도면이고, 도 19는 본 발명의 제3실시예에 따른 시프트 레지스터를 나타낸 도면이고, 도 20은 도 19에 도시된 시프트 레지스터의 노드 전압 및 출력 파형을 나타낸 도면이다.
도 17 및 도 18에 도시된 바와 같이, 본 발명의 제2실시예에 따른 시프트 레지스터(131)는 노드 제어부(132), 리셋 회로부(133) 및 출력 회로부(134)를 포함한다. 시프트 레지스터(131)는 제1클록신호(Scclka), 제2클록신호(Scclkb), 제3클록신호(Crclk), 제1고전위 전압, 제1 내지 제3저전위 전압, 제N-2캐리신호(C[n-2]), 제N+2캐리신호(C[n+2])를 기반으로 동작한다.
제1클록신호(Scclka)와 제2클록신호(Scclkb)는 로직하이 구간이 일부 중첩하는 형태로 인가된다. 제3클록신호(Crclk)는 제1클록신호(Scclka)의 로직하이 구간과 제2클록신호(Scclkb)의 로직하이 구간에 모두 중첩하는 형태로 인가된다. 캐리신호들은 2개의 스케이지 전단과 후단을 이용하므로 서로 중첩하지 않고 순차적으로 로직하이를 발생하는 펄스 형태로 인가된다.
노드 제어부(132)는 출력 회로부(134)의 Q노드(Q)와 QB노드(QB)의 충방전을 제어하는 역할을 한다. 리셋 회로부(133)는 QB노드(QB)를 리셋하는 역할을 한다. 출력 회로부(134)는 Q노드(Q)와 QB노드(QB)의 전위에 대응하여 스캔신호들(Scouta[n], Scoutb[n])과 더불어 캐리신호(C[n])를 출력하는 역할을 한다.
노드 제어부(132)는 제1트랜지스터(T1), 제1A트랜지스터(T1A), 제3트랜지스터(T3), 제3A트랜지스터(T3A), 제3n트랜지스터(T3n), 제3nA트랜지스터(T3nA), 제3q트랜지스터(T3q), 제4트랜지스터(T4), 제41트랜지스터(T41), 제4q트랜지스터(T4q), 제5트랜지스터(T5) 및 제5q트랜지스터(T5q)를 포함한다.
제1트랜지스터(T1)는 제N-2캐리신호라인(C[n-2])에 게이트전극과 제1전극이 공통으로 연결되고 Qh노드(Qh)에 제2전극이 연결된다. 제1트랜지스터(T1)는 제N-2캐리신호라인(C[n-2])을 통해 인가된 제N-2캐리신호에 의해 턴온되고 제N-2캐리신호를 Qh노드(Qh)에 전달하는 역할을 한다.
제1A트랜지스터(T1A)는 제N-2캐리신호라인(C[n-2])에 게이트전극이 연결되고 제1트랜지스터(T1)의 제2전극에 제1전극이 연결되고 Q노드(Q)에 제2전극이 연결된다. 제1A트랜지스터(T1A)는 제N-2캐리신호라인(C[n-2])을 통해 인가된 제N-2캐리신호에 의해 되고 제N-2캐리신호를 기반으로 Q노드(Q)를 충전하는 역할을 한다.
제3트랜지스터(T3)는 QB노드(QB)에 게이트전극이 연결되고 Q노드(Q)에 제1전극이 연결되고 제3A트랜지스터(T3A)의 제1전극에 제2전극이 연결된다. 제3트랜지스터(T3)는 QB노드(QB)에 의해 턴온되고 제3A트랜지스터(T3A)와 함께 제3저전위 전압라인(GVSS2)의 제3저전위 전압으로 Q노드(Q)를 방전하는 역할을 한다.
제3A트랜지스터(T3A)는 QB노드(QB)에 게이트전극이 연결되고 제3A트랜지스터(T3A)의 제2전극에 제1전극이 연결되고 제3저전위 전압라인(GVSS2)에 제2전극이 연결된다. 제3A트랜지스터(T3A)는 QB노드(QB)에 의해 턴온되고 제3트랜지스터(T3)와 함께 제3저전위 전압라인(GVSS2)의 제3저전위 전압으로 Q노드(Q)를 방전하는 역할을 한다.
제3n트랜지스터(T3n)는 제N+2캐리신호라인(C[n+2])에 게이트전극이 연결되고 Q노드(Q)에 제1전극이 연결되고 제3nA트랜지스터(T3nA)의 제1전극에 제2전극이 연결된다. 제3n트랜지스터(T3n)는 제N+2캐리신호라인(C[n+2])를 통해 인가된 제N+2캐리신호에 의해 턴온되고 제3nA트랜지스터(T3nA)와 함께 제3저전위 전압라인(GVSS2)의 제3저전위 전압으로 Q노드(Q)를 방전하는 역할을 한다.
제3nA트랜지스터(T3nA)는 제N+2캐리신호라인(C[n+2])에 게이트전극이 연결되고 제3n트랜지스터(T3n)의 제2전극에 제1전극이 연결되고 제3저전위 전압라인(GVSS2)에 제2전극이 연결된다. 제3nA트랜지스터(T3nA)는 제N+2캐리신호라인(C[n+2])을 통해 인가된 제N+2캐리신호에 의해 턴온되고 제3n트랜지스터(T3n)와 함께 제3저전위 전압라인(GVSS2)의 제3저전위 전압으로 Q노드(Q)를 방전하는 역할을 한다.
제3q트랜지스터(T3q)는 Q노드(Q)에 게이트전극이 연결되고 제1고전위 전압라인(GVDD)에 제1전극이 연결되고 Qh노드(Qh)에 제2전극이 연결된다. 제3q트랜지스터(T3q)는 Q노드(Q)에 의해 턴온되고 제1고전위 전압라인(GVDD)의 제1고전위 전압을 h노드(Qh)에 전달하는 역할을 한다.
제4트랜지스터(T4)는 제1커패시터(Ca)의 일단과 제41트랜지스터(T41)의 제2전극에 게이트전극이 연결되고 제1고전위 전압라인(GVDD)에 제1전극이 연결되고 제1커패시터(Ca)의 타단과 QB노드(QB)에 제2전극이 연결된다. 제4트랜지스터(T4)는 제41트랜지스터(T41)를 통해 전달된 제1고전위 전압에 의해 턴온되고 제1고전위 전압라인(GVDD)의 제1고전위 전압으로 QB노드(QB)를 충전하는 역할을 한다. 제1커패시터(Ca)는 제4트랜지스터(T4)의 게이트노드에 부트 스트래핑전압을 형성하는 역할을 한다.
제41트랜지스터(T41)는 제1고전위 전압라인(GVDD)에 게이트전극과 제1전극이 연결되고 제4트랜지스터(T4)의 게이트전극과 제4q트랜지스터(T4q)의 제1전극에 제2전극이 연결된다. 제41트랜지스터(T41)는 제1고전위 전압에 의해 턴온되고 제1고전위 전압라인(GVDD)의 제1고전위 전압을 제4트랜지스터(T4)의 게이트노드에 전달하는 역할을 한다.
제4q트랜지스터(T4q)는 Q노드(Q)에 게이트전극이 연결되고 제4트랜지스터(T4)의 게이트전극과 제41트랜지스터(T41)의 제2전극에 제1전극이 연결되고 제2저전위 전압라인(GVSS1)에 제2전극이 연결된다. 제4q트랜지스터(T4q)는 Q노드(Q)에 의해 턴온되고 제2저전위 전압라인(GVSS1)의 제2저전위 전압을 제4트랜지스터(T4)의 게이트노드에 전달하는 역할(T4의 게이트노드 방전)을 한다.
제5트랜지스터(T5)는 제N-2캐리신호라인(C[n-2])에 게이트전극이 연결되고 QB노드(QB)에 제1전극이 연결되고 제3저전위 전압라인(GVSS2)에 제2전극이 연결된다. 제5트랜지스터(T5)는 제N-2캐리신호라인(C[n-2])의 제N-2캐리신호에 의해 턴온되고 제3저전위 전압라인(GVSS2)의 제3저전위 전압으로 QB노드(QB)를 방전하는 역할을 한다.
제5q트랜지스터(T5q)는 Q노드(Q)에 게이트전극이 연결되고 제4트랜지스터(T4)의 제2전극, 제1커패시터(Ca)의 일단 및 QB노드(QB)에 제1전극이 연결되고 제3저전위 전압라인(GVSS2)에 제2전극이 연결된다. 제5q트랜지스터(T5q)는 Q노드(Q)에 의해 턴온되고 제3저전위 전압라인(GVSS2)의 제3저전위 전압으로 QB노드(QB)를 방전하는 역할을 한다.
리셋 회로부(133)는 제5A트랜지스터(T5A) 및 제5B트랜지스터(T5B) 중 적어도 하나를 포함한다. 리셋 회로부(133)에서 제5B트랜지스터(T5B)는 생략될 수도 있다.
제5A트랜지스터(T5A)는 리셋신호라인(RST)에 게이트전극이 연결되고 QB노드(QB)에 제1전극이 연결되고 제5B트랜지스터(T5B)의 제1전극에 제2전극이 연결된다. 제5A트랜지스터(T5A)는 리셋신호라인(RST)의 리셋신호에 의해 턴온되고 제5B트랜지스터(T5B)와 함께 QB노드(QB)의 전위를 제3저전위 전압라인(GVSS2)의 제3저전위 전압으로 리셋하는 역할을 한다.
제5B트랜지스터(T5B)는 노드 제어부(132)의 노드M(M)(노드M은 노드 제어부의 설계에 따라 달라질 수 있지만 보통 캐리신호가 전달되는 노드로 선택될 수 있음)에 게이트전극이 연결되고 제5A트랜지스터(T5A)의 제2전극에 제1전극이 연결되고 제3저전위 전압라인(GVSS2)에 제2전극이 연결된다. 제5B트랜지스터(T5B)는 노드M(M)에 의해 턴온되고 제5A트랜지스터(T5A)와 함께 QB노드(QB)의 전위를 제3저전위 전압라인(GVSS2)의 제3저전위 전압으로 리셋하는 역할을 한다.
출력 회로부(134)는 제1스캔신호(Scouta[n])를 출력하는 제1버퍼 트랜지스터들(T6A, T7A, T6C), 제2스캔신호(Scoutb[n])를 출력하는 제2버퍼 트랜지스터들(T6B, T7B) 및 캐리신호(C[n])를 출력하는 제3버퍼 트랜지스터들(T6cr, T7cr)을 포함한다.
제1버퍼 트랜지스터들(T6A, T7A)은 Q노드(Q)의 전위를 기반으로 턴온하는 제1풀업 트랜지스터(T6A)와 QB노드(QB)의 전위를 기반으로 턴온하는 제1풀다운 트랜지스터(T7A)로 구분된다. 제1풀업 트랜지스터(T6A)는 Q노드(Q)에 게이트전극이 연결되고 제1클록신호라인(SCCLKA[n])에 제1전극이 연결되고 제1출력단(SCOUTA[n])에 제2전극이 연결된다. 제1풀다운 트랜지스터(T7A)는 QB노드(QB)에 게이트전극이 연결되고 제1출력단(SCOUTA[n])에 제1전극이 연결되고 제1저전위 전압라인(GVSS0)에 제2전극이 연결된다. 제1버퍼 트랜지스터들(T6A, T7A)은 제1클록신호라인(SCCLKA[n])을 통해 인가된 제1클록신호와 제1저전위 전압라인(GVSS0)을 통해 인가된 제1저전위 전압을 기반으로 제1스캔신호(Scouta[n])를 출력한다.
제2버퍼 트랜지스터들(T6B, T7B)은 Q노드(Q)의 전위를 기반으로 턴온하는 제2풀업 트랜지스터(T6B)와 QB노드(QB)의 전위를 기반으로 턴온하는 제2풀다운 트랜지스터(T7B)로 구분된다. 제2풀업 트랜지스터(T6B)느 Q노드(Q)에 게이트전극이 연결되고 제2클록신호라인(SCCLKB[n])에 제1전극이 연결되고 제2출력단(SCOUTB[n])에 제2전극이 연결된다. 제2풀다운 트랜지스터(T7B)는 QB노드(QB)에 게이트전극이 연결되고 제2출력단(SCOUTB[n])에 제1전극이 연결되고 제1저전위 전압라인(GVSS0)에 제2전극이 연결된다. 제2버퍼 트랜지스터들(T6B, T7B)은 제2클록신호라인(SCCLKB[n])을 통해 인가된 제2클록신호와 제1저전위 전압라인(GVSS0)을 통해 인가된 제1저전위 전압을 기반으로 제2스캔신호(Scoutb[n])를 출력한다.
제3버퍼 트랜지스터들(T6cr, T7cr)은 Q노드(Q)의 전위를 기반으로 턴온하는 제3풀업 트랜지스터(T6cr)와 QB노드(QB)의 전위를 기반으로 턴온하는 제3풀다운 트랜지스터(T7cr)로 구분된다. 제3풀업 트랜지스터(T6cr)는 Q노드(Q)와 제2커패시터(Cb)(부스팅 커패시터)의 일단에 게이트전극이 연결되고 제3클록신호라인(SRCLK[n])에 제1전극이 연결되고 제3출력단(C[n]), 제2커패시터(Cb)의 타단 및 제3커패시터(Cc)의 일단에 제2전극이 연결된다. 제3풀다운 트랜지스터(T7cr)는 QB노드(QB)에 게이트전극이 연결되고 제3출력단(C[n])과 제3커패시터(Cc)의 일단에 제1전극이 연결되고 제3저전위 전압라인(GVSS2)과 제3커패시터(Cc)의 타단에 제2전극이 연결된다. 제3버퍼 트랜지스터들(T6cr, T7cr)은 제3클록신호라인(SRCLK[n])을 통해 인가된 제3클록신호와 제3저전위 전압라인(GVSS2)을 통해 인가된 제3저전위 전압을 기반으로 캐리신호(C[n])를 출력한다.
제2실시예는 제1풀업 트랜지스터(T6A) < 제2풀업 트랜지스터(T6B)와 같은 조건으로 출력 버퍼의 채널영역의 크기(width)를 차등 설계할 때, 제1풀업 트랜지스터(T6A)와 제2풀업 트랜지스터(T6B) 간에 존재하는 기생 용량(또는 TFT Cap)의 편차 발생을 해소하기 위해 일측 전극이 플로팅(Floating)된 제1더미 버퍼 트랜지스터(T6C)를 포함한다.
제1더미 버퍼 트랜지스터(T6C)는 제1풀업 트랜지스터(T6A)에 대한 기생 용량의 부족분을 보상하는 역할을 한다. 제1더미 버퍼 트랜지스터(T6C)는 Q노드(Q)에 게이트전극이 연결되고 제1클록신호라인(SCCLKA[n])에 제1전극이 연결되지만 제2전극은 플로팅된 상태로 남는다.
제1풀업 트랜지스터(T6A)의 채널영역의 크기를 "Buffer A"로, 제2풀업 트랜지스터(T6B)의 채널영역의 크기를 "Buffer B"로, 제1더미 트랜지스터(T6C)의 채널영역의 크기를 "Buffer C"로 정의했을 때, 이들의 크기 관계를 정리하면 "Buffer A + C (보상) ≒ Buffer B"로 표현할 수 있다.
그러므로 제1더미 버퍼 트랜지스터(T6C)는 앞서 설명한 바와 같이 보상 트랜지스터로서의 기능(보상 용량을 형성)을 수행하기 위해, 제1풀업 트랜지스터(T6A)와 함께 공통게이트(Common gate) 및 공통드레인(Common drain) 접속 구조를 갖되 소스(소스전극)만 플로팅된 상태로 형성된다.
도 19 및 도 20에 도시된 바와 같이, 본 발명의 제3실시예에 따른 시프트 레지스터(131)는 노드 제어부(132), 리셋 회로부(133) 및 출력 회로부(134)를 포함한다. 제3실시예에 따른 시프트 레지스터(131)와 제2실시예에 따른 시프트 레지스터(131)를 비교하면, 양자는 제1더미 버퍼 트랜지스터(T6C)의 구성면에 차이점이 있을 뿐 실질적으로 동일하다. 그러므로 제1더미 버퍼 트랜지스터(T6C)와 관련된 부분만 설명하고 나머지는 제2실시예를 참조한다.
제3실시예는 제1풀업 트랜지스터(T6A) < 제2풀업 트랜지스터(T6B)와 같은 조건으로 출력 버퍼의 채널영역의 크기(width)를 차등 설계할 때, 제1풀업 트랜지스터(T6A)와 제2풀업 트랜지스터(T6B) 간에 존재하는 기생 용량(또는 TFT Cap)의 편차 발생을 해소하기 위해 다이오드 커넥션(Diode connection)된 제1더미 버퍼 트랜지스터(T6C)를 포함한다.
제1더미 버퍼 트랜지스터(T6C)는 제1풀업 트랜지스터(T6A)에 대한 기생 용량의 부족분을 보상하는 역할을 한다. 제1더미 버퍼 트랜지스터(T6C)는 Q노드(Q)에 게이트전극이 연결되고 제1클록신호라인(SCCLKA[n])에 제1전극과 제2전극이 모두 연결되어 다이오드 커넥션 상태가 된다.
제1풀업 트랜지스터(T6A)의 채널영역의 크기를 "Buffer A"로, 제2풀업 트랜지스터(T6B)의 채널영역의 크기를 "Buffer B"로, 제1더미 트랜지스터(T6C)의 채널영역의 크기를 "Buffer C"로 정의했을 때, 이들의 크기 관계를 정리하면 "Buffer A + (Buffer C (보상)) × 2 ≒ Buffer B"로 표현할 수 있다.
그러므로 제1더미 버퍼 트랜지스터(T6C)는 앞서 설명한 바와 같이 보상 트랜지스터로서의 기능(보상 용량을 형성)을 수행하기 위해, 제1풀업 트랜지스터(T6A)와 함께 공통게이트(Common gate) 및 공통드레인(Common drain) 접속 구조를 갖되 소스(소스전극) 또한 자신의 드레인(드레인전극)에 접속된 다이오드 커넥션 상태로 형성된다.
이상 본 발명은 시프트 레지스터의 출력 버퍼의 채널영역의 크기를 차등 설계할 때 유발될 수 있는 위치별 출력 신호의 폴링 타임 편차 문제를 개선할 수 있는 효과가 있다. 또한, 본 발명은 시프트 레지스터의 클록신호라인 간의 기생 용량 편차 발생분을 보상할 수 있어 출력 버퍼의 기생 용량 편차로 인하여 유발될 수 있는 노드의 충전 문제를 개선할 수 있는 효과가 있다. 또한, 본 발명은 시프트 레지스터에 추가된 더미 트랜지스터의 보상 기능으로 클록신호라인 간의 로드(Load) 영향을 최소화할 수 있는 효과가 있다. 또한, 본 발명은 시프트 레지스터의 출력 버퍼 단에서 보상이 이루어지므로 베젤 영역을 증가시키지 않는 범위 내에서 보상 설계를 할 수 있는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
130, 130a, 130b: 스캔 구동부
131: 시프트 레지스터
135: 레벨 시프터
T6A, T7A: 제1버퍼 트랜지스터들
T6B, T7B: 제2버퍼 트랜지스터들
T6cr, T7cr: 제3버퍼 트랜지스터들
T6C: 제1더미 버퍼 트랜지스터

Claims (15)

  1. Q노드와 QB노드의 충방전을 제어하는 노드 제어부; 및
    상기 Q노드와 QB노드의 전위에 대응하여 제1스캔신호를 출력하는 제1버퍼 트랜지스터, 제2스캔신호를 출력하는 제2버퍼 트랜지스터 및 캐리신호를 출력하는 제3버퍼 트랜지스터을 갖는 출력 회로부를 포함하고,
    상기 제1버퍼 트랜지스터와 상기 제2버퍼 트랜지스터는 채널영역의 크기가 다르고,
    상기 출력 회로부는
    상기 제1버퍼 트랜지스터와 함께 공통 게이트 및 공통 드레인 접속 구조를 갖는 제1더미 버퍼 트랜지스터를 더 포함하고,
    상기 제1더미 버퍼 트랜지스터의 일 전극은,
    플로팅된 상태를 갖는 시프트 레지스터.
  2. 삭제
  3. 삭제
  4. Q노드와 QB노드의 충방전을 제어하는 노드 제어부; 및
    상기 Q노드와 QB노드의 전위에 대응하여 제1스캔신호를 출력하는 제1버퍼 트랜지스터, 제2스캔신호를 출력하는 제2버퍼 트랜지스터 및 캐리신호를 출력하는 제3버퍼 트랜지스터을 갖는 출력 회로부를 포함하고,
    상기 제1버퍼 트랜지스터와 상기 제2버퍼 트랜지스터는 채널영역의 크기가 다르고,
    상기 출력 회로부는
    상기 제1버퍼 트랜지스터와 함께 공통 게이트 및 공통 드레인 접속 구조를 갖는 제1더미 버퍼 트랜지스터를 더 포함하고,
    상기 제1더미 버퍼 트랜지스터의 소스는,
    자신의 드레인에 연결된 상태를 갖는 시프트 레지스터.
  5. Q노드와 QB노드의 충방전을 제어하는 노드 제어부; 및
    상기 Q노드와 QB노드의 전위에 대응하여 제1스캔신호를 출력하는 제1풀업 트랜지스터, 제2스캔신호를 출력하는 제2풀업 트랜지스터 및 캐리신호를 출력하는 제3풀업 트랜지스터을 갖는 출력 회로부를 포함하고,
    상기 제1풀업 트랜지스터와 상기 제2풀업 트랜지스터는 채널영역의 크기가 다르고,
    상기 출력 회로부는 상기 제1풀업 트랜지스터와 함께 공통 게이트 및 공통 드레인 접속 구조를 갖는 제1더미 버퍼 트랜지스터를 더 포함하고,
    상기 제1더미 버퍼 트랜지스터의 일 전극은,
    플로팅된 상태를 갖는 시프트 레지스터.
  6. 삭제
  7. Q노드와 QB노드의 충방전을 제어하는 노드 제어부; 및
    상기 Q노드와 QB노드의 전위에 대응하여 제1스캔신호를 출력하는 제1풀업 트랜지스터, 제2스캔신호를 출력하는 제2풀업 트랜지스터 및 캐리신호를 출력하는 제3풀업 트랜지스터을 갖는 출력 회로부를 포함하고,
    상기 제1풀업 트랜지스터와 상기 제2풀업 트랜지스터는 채널영역의 크기가 다르고,
    상기 출력 회로부는 상기 제1풀업 트랜지스터와 함께 공통 게이트 및 공통 드레인 접속 구조를 갖는 제1더미 버퍼 트랜지스터를 더 포함하고,
    상기 제1더미 버퍼 트랜지스터의 소스는
    자신의 드레인에 연결된 상태를 갖는 시프트 레지스터.
  8. Q노드와 QB노드의 충방전을 제어하는 노드 제어부; 및
    상기 Q노드와 QB노드의 전위에 대응하여 제1스캔신호를 출력하는 제1풀업 트랜지스터, 제2스캔신호를 출력하는 제2풀업 트랜지스터 및 캐리신호를 출력하는 제3풀업 트랜지스터을 갖는 출력 회로부를 포함하고,
    상기 제1풀업 트랜지스터와 상기 제2풀업 트랜지스터는 채널영역의 크기가 다르고,
    상기 출력 회로부는 상기 제1풀업 트랜지스터와 함께 공통 게이트 및 공통 드레인 접속 구조를 갖는 제1더미 버퍼 트랜지스터를 더 포함하고,
    상기 제1풀업 트랜지스터의 채널영역의 크기를 "Buffer A"로, 상기 제2풀업 트랜지스터의 채널영역의 크기를 "Buffer B"로, 상기 제1더미 버퍼 트랜지스터의 채널영역의 크기를 "Buffer C"로 정의했을 때, 이들은 "Buffer A + Buffer C ≒ Buffer B"의 관계를 갖는 시프트 레지스터.
  9. Q노드와 QB노드의 충방전을 제어하는 노드 제어부; 및
    상기 Q노드와 QB노드의 전위에 대응하여 제1스캔신호를 출력하는 제1풀업 트랜지스터, 제2스캔신호를 출력하는 제2풀업 트랜지스터 및 캐리신호를 출력하는 제3풀업 트랜지스터을 갖는 출력 회로부를 포함하고,
    상기 제1풀업 트랜지스터와 상기 제2풀업 트랜지스터는 채널영역의 크기가 다르고,
    상기 출력 회로부는 상기 제1풀업 트랜지스터와 함께 공통 게이트 및 공통 드레인 접속 구조를 갖는 제1더미 버퍼 트랜지스터를 더 포함하고,
    상기 제1풀업 트랜지스터의 채널영역의 크기를 "Buffer A"로, 상기 제2풀업 트랜지스터의 채널영역의 크기를 "Buffer B"로, 상기 제1더미 버퍼 트랜지스터의 채널영역의 크기를 "Buffer C"로 정의했을 때, 이들은 "Buffer A + (Buffer C) × 2 ≒ Buffer B"의 관계를 갖는 시프트 레지스터.
  10. 영상을 표시하는 표시패널;
    상기 표시패널에 데이터전압을 공급하는 데이터 구동부;
    상기 표시패널에 스캔신호를 공급하기 위해 클록신호를 출력하는 레벨 시프터와 상기 클록신호를 기반으로 상기 스캔신호를 출력하는 시프트 레지스터를 갖는 스캔 구동부를 포함하고,
    상기 시프트 레지스터는
    Q노드와 QB노드의 충방전을 제어하는 노드 제어부와,
    상기 Q노드와 QB노드의 전위에 대응하여 제1스캔신호를 출력하는 제1풀업 트랜지스터, 제2스캔신호를 출력하는 제2풀업 트랜지스터 및 캐리신호를 출력하는 제3풀업 트랜지스터을 갖는 출력 회로부를 포함하고,
    상기 제1풀업 트랜지스터와 상기 제2풀업 트랜지스터는 채널영역의 크기가 다르고,
    상기 출력 회로부는 상기 제1풀업 트랜지스터와 함께 공통 게이트 및 공통 드레인 접속 구조를 갖는 제1더미 버퍼 트랜지스터를 더 포함하고,
    상기 제1더미 버퍼 트랜지스터의 일 전극은
    플로팅된 상태를 갖는 표시장치.
  11. 삭제
  12. 영상을 표시하는 표시패널;
    상기 표시패널에 데이터전압을 공급하는 데이터 구동부;
    상기 표시패널에 스캔신호를 공급하기 위해 클록신호를 출력하는 레벨 시프터와 상기 클록신호를 기반으로 상기 스캔신호를 출력하는 시프트 레지스터를 갖는 스캔 구동부를 포함하고,
    상기 시프트 레지스터는
    Q노드와 QB노드의 충방전을 제어하는 노드 제어부와,
    상기 Q노드와 QB노드의 전위에 대응하여 제1스캔신호를 출력하는 제1풀업 트랜지스터, 제2스캔신호를 출력하는 제2풀업 트랜지스터 및 캐리신호를 출력하는 제3풀업 트랜지스터을 갖는 출력 회로부를 포함하고,
    상기 제1풀업 트랜지스터와 상기 제2풀업 트랜지스터는 채널영역의 크기가 다르고,
    상기 출력 회로부는 상기 제1풀업 트랜지스터와 함께 공통 게이트 및 공통 드레인 접속 구조를 갖는 제1더미 버퍼 트랜지스터를 더 포함하고,
    상기 제1더미 버퍼 트랜지스터의 소스는
    자신의 드레인에 연결된 상태를 갖는 표시장치.
  13. 영상을 표시하는 표시패널;
    상기 표시패널에 데이터전압을 공급하는 데이터 구동부;
    상기 표시패널에 스캔신호를 공급하기 위해 클록신호를 출력하는 레벨 시프터와 상기 클록신호를 기반으로 상기 스캔신호를 출력하는 시프트 레지스터를 갖는 스캔 구동부를 포함하고,
    상기 시프트 레지스터는
    Q노드와 QB노드의 충방전을 제어하는 노드 제어부와,
    상기 Q노드와 QB노드의 전위에 대응하여 제1스캔신호를 출력하는 제1풀업 트랜지스터, 제2스캔신호를 출력하는 제2풀업 트랜지스터 및 캐리신호를 출력하는 제3풀업 트랜지스터을 갖는 출력 회로부를 포함하고,
    상기 제1풀업 트랜지스터와 상기 제2풀업 트랜지스터는 채널영역의 크기가 다르고,
    상기 출력 회로부는 상기 제1풀업 트랜지스터와 함께 공통 게이트 및 공통 드레인 접속 구조를 갖는 제1더미 버퍼 트랜지스터를 더 포함하고,
    상기 제1풀업 트랜지스터의 채널영역의 크기를 "Buffer A"로, 상기 제2풀업 트랜지스터의 채널영역의 크기를 "Buffer B"로, 상기 제1더미 버퍼 트랜지스터의 채널영역의 크기를 "Buffer C"로 정의했을 때, 이들은 "Buffer A + Buffer C ≒ Buffer B"의 관계를 갖는 표시장치.
  14. 영상을 표시하는 표시패널;
    상기 표시패널에 데이터전압을 공급하는 데이터 구동부;
    상기 표시패널에 스캔신호를 공급하기 위해 클록신호를 출력하는 레벨 시프터와 상기 클록신호를 기반으로 상기 스캔신호를 출력하는 시프트 레지스터를 갖는 스캔 구동부를 포함하고,
    상기 시프트 레지스터는
    Q노드와 QB노드의 충방전을 제어하는 노드 제어부와,
    상기 Q노드와 QB노드의 전위에 대응하여 제1스캔신호를 출력하는 제1풀업 트랜지스터, 제2스캔신호를 출력하는 제2풀업 트랜지스터 및 캐리신호를 출력하는 제3풀업 트랜지스터을 갖는 출력 회로부를 포함하고,
    상기 제1풀업 트랜지스터와 상기 제2풀업 트랜지스터는 채널영역의 크기가 다르고,
    상기 출력 회로부는 상기 제1풀업 트랜지스터와 함께 공통 게이트 및 공통 드레인 접속 구조를 갖는 제1더미 버퍼 트랜지스터를 더 포함하고,
    상기 제1풀업 트랜지스터의 채널영역의 크기를 "Buffer A"로, 상기 제2풀업 트랜지스터의 채널영역의 크기를 "Buffer B"로, 상기 제1더미 버퍼 트랜지스터의 채널영역의 크기를 "Buffer C"로 정의했을 때, 이들은 "Buffer A + (Buffer C) × 2 ≒ Buffer B"의 관계를 갖는 표시장치.
  15. 제10항에 있어서,
    상기 제1풀업 트랜지스터는
    상기 Q노드에 게이트전극이 연결되고 제1클록신호라인에 제1전극이 연결되고 상기 제1스캔신호를 출력하는 제1출력단에 제2전극이 연결되고,
    상기 제2풀업 트랜지스터는
    상기 Q노드에 게이트전극이 연결되고 제2클록신호라인에 제1전극이 연결되고 상기 제2스캔신호를 출력하는 제2출력단에 제2전극이 연결되고,
    상기 제1더미 버퍼 트랜지스터는
    상기 Q노드에 게이트전극이 연결되고 상기 제1클록신호라인에 타 전극이 연결된 표시장치.
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