KR20190030962A - 스캔 구동부 및 이를 이용한 표시장치 - Google Patents

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Abstract

본 발명은 복수의 스캔신호 발생회로를 포함하는 스캔 구동부를 제공한다. 복수의 스캔신호 발생회로 중 제N(N은 양의 정수)스캔신호 발생회로는 스타트신호라인의 스타트신호를 기반으로 동작하며 제1노드의 전위를 제어하는 제1스위치 회로부, 제2노드의 전위를 기반으로 동작하며 제N클록신호라인을 통해 전달된 제N클록신호를 출력하는 제1출력 버퍼부, 제N+1클록신호라인을 통해 전달된 제N+1클록신호를 기반으로 동작하며 제1전위전압라인을 통해 전달된 제1전위전압을 출력하는 제2출력 버퍼부, 제2전위전압라인을 통해 전달된 제2전위전압을 기반으로 동작하며 제1노드와 제2노드를 전기적으로 연결하는 제2스위치 회로부, 및 제3노드의 전위를 기반으로 동작하며 제1노드에 제1전위전압라인을 통해 전달된 제1전위전압을 인가하는 제3스위치 회로부를 포함한다.

Description

스캔 구동부 및 이를 이용한 표시장치{Scan Driver and Display Device using the samee}
본 발명은 스캔 구동부 및 이를 이용한 표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광표시장치(Organic Light Emitting Display: OLED), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.
앞서 설명한 표시장치 중 일부 예컨대, 액정표시장치나 유기전계발광표시장치는 표시패널에 포함된 서브 픽셀들에 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 발광을 하게 됨으로써 영상을 표시할 수 있다.
위와 같은 표시장치는 복수의 서브 픽셀을 포함하는 표시패널과 표시패널을 구동하는 구동부가 포함된다. 구동부에는 표시패널에 스캔신호(또는 게이트신호)를 공급하는 스캔 구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.
스캔신호를 출력하는 스캔 구동부는 집적회로 형태뿐만 아니라 박막 트랜지스터 공정과 함께 게이트인패널(Gate In Panel; 이하 GIP) 형태로 표시패널에 형성되는 표시패널 내장형으로 이루어지기도 한다.
그러나 종래에 제안된 게이트인패널 형태의 스캔 구동부는 표시패널 상의 한정된 공간 사용에 따른 레이아웃의 한계를 극복하며 네로우 베젤(Narrow Bezel)을 구현할 수 있도록 지속적인 연구가 필요하다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 스캔신호 발생회로의 크기를 줄이기 위해 회로의 구성을 간소화하더라도 구동의 안정성 및 신뢰성을 기존처럼 유지하면서 네로우 베젤을 구현하는 것이다.
상술한 과제 해결 수단으로 본 발명은 복수의 스캔신호 발생회로를 포함하는 스캔 구동부를 제공한다. 복수의 스캔신호 발생회로 중 제N(N은 양의 정수)스캔신호 발생회로는 스타트신호라인의 스타트신호를 기반으로 동작하며 제1노드의 전위를 제어하는 제1스위치 회로부, 제2노드의 전위를 기반으로 동작하며 제N클록신호라인을 통해 전달된 제N클록신호를 출력하는 제1출력 버퍼부, 제N+1클록신호라인을 통해 전달된 제N+1클록신호를 기반으로 동작하며 제1전위전압라인을 통해 전달된 제1전위전압을 출력하는 제2출력 버퍼부, 제2전위전압라인을 통해 전달된 제2전위전압을 기반으로 동작하며 제1노드와 제2노드를 전기적으로 연결하는 제2스위치 회로부, 및 제3노드의 전위를 기반으로 동작하며 제1노드에 제1전위전압라인을 통해 전달된 제1전위전압을 인가하는 제3스위치 회로부를 포함한다.
제3스위치 회로부는 제N-1클록신호라인을 통해 전달된 제N-1클록신호를 기반으로 동작하며 제1노드에 제1전위전압라인을 통해 전달된 제1전위전압을 인가하거나, 스타트신호라인의 스타트신호를 기반으로 동작하며 제1노드에 제1전위전압라인을 통해 전달된 제1전위전압을 인가할 수 있다.
제1스위치 회로부는 스타트신호라인에 게이트전극 및 제1전극이 연결되고 제1노드에 제2전극이 연결된 제1트랜지스터를 포함하고, 제2스위치 회로부는 제2전위전압라인에 게이트전극이 연결되고 제1노드에 제1전극이 연결되고 제2노드에 제2전극이 연결된 제2트랜지스터를 포함하고, 제3스위치 회로부는 제3노드에 게이트전극이 연결되고 제1노드에 제1전극이 연결되고 제1전위전압라인에 제2전극이 연결된 제3트랜지스터와, 제N-1클록신호라인에 게이트전극 및 제1전극이 연결되고 제3노드에 제2전극이 연결된 제4트랜지스터와, 스타트신호라인에 게이트전극이 연결되고 제1전위전압라인에 제1전극이 연결되고 제3노드에 제2전극이 연결된 제5트랜지스터를 포함할 수 있다.
제1출력 버퍼부는 제2노드에 게이트전극이 연결되고 제N클록신호라인에 제1전극이 연결되고 제N스캔신호 발생회로의 출력단에 제2전극이 연결된 제6트랜지스터와, 제6트랜지스터의 게이트전극 및 제2노드에 일단이 연결되고 제N스캔신호 발생회로의 출력단에 타단이 연결된 출력 커패시터를 포함할 수 있다.
제2출력 버퍼부는 제N+1클록신호라인에 게이트전극이 연결되고 제1전위전압라인에 제1전극이 연결되고 제N스캔신호 발생회로의 출력단에 제2전극이 연결된 제7트랜지스터를 포함할 수 있다.
제2출력 버퍼부는 제N스캔신호 발생회로의 출력단에 게이트전극이 연결되고 제1전위전압라인에 제1전극이 연결되고 제N스캔신호 발생회로의 출력단에 제2전극이 연결된 제8트랜지스터를 더 포함할 수 있다.
다른 측면에서 본 발명은 영상을 표시하는 표시영역을 갖는 표시패널과, 표시패널에서 영상을 표시하지 않는 비표시영역에 위치하고 복수의 스캔신호 발생회로를 갖는 스캔 구동부를 포함하는 표시장치를 제공한다. 복수의 스캔신호 발생회로 중 제N(N은 양의 정수)스캔신호 발생회로는 스타트신호라인의 스타트신호를 기반으로 동작하며 제1노드의 전위를 제어하는 제1스위치 회로부와, 제2노드의 전위를 기반으로 동작하며 제N클록신호라인을 통해 전달된 제N클록신호를 출력하는 제1출력 버퍼부와, 제N+1클록신호라인을 통해 전달된 제N+1클록신호를 기반으로 동작하며 제1전위전압라인을 통해 전달된 제1전위전압을 출력하는 제2출력 버퍼부와, 제2전위전압라인을 통해 전달된 제2전위전압을 기반으로 동작하며 제1노드와 제2노드를 전기적으로 연결하는 제2스위치 회로부와, 제3노드의 전위를 기반으로 동작하며 제1노드에 제1전위전압라인을 통해 전달된 제1전위전압을 인가하는 제3스위치 회로부를 포함한다.
제1스위치 회로부는 스타트신호라인에 게이트전극 및 제1전극이 연결되고 제1노드에 제2전극이 연결된 제1트랜지스터를 포함하고, 제2스위치 회로부는 제2전위전압라인에 게이트전극이 연결되고 제1노드에 제1전극이 연결되고 제2노드에 제2전극이 연결된 제2트랜지스터를 포함하고, 제3스위치 회로부는 제3노드에 게이트전극이 연결되고 제1노드에 제1전극이 연결되고 제1전위전압라인에 제2전극이 연결된 제3트랜지스터와, 제N-1클록신호라인에 게이트전극 및 제1전극이 연결되고 제3노드에 제2전극이 연결된 제4트랜지스터와, 스타트신호라인에 게이트전극이 연결되고 제1전위전압라인에 제1전극이 연결되고 제3노드에 제2전극이 연결된 제5트랜지스터를 포함할 수 있다.
제1출력 버퍼부는 제2노드에 게이트전극이 연결되고 제N클록신호라인에 제1전극이 연결되고 제N스캔신호 발생회로의 출력단에 제2전극이 연결된 제6트랜지스터와, 제6트랜지스터의 게이트전극 및 제2노드에 일단이 연결되고 제N스캔신호 발생회로의 출력단에 타단이 연결된 출력 커패시터를 포함할 수 있다.
제2출력 버퍼부는 제N+1클록신호라인에 게이트전극이 연결되고 제1전위전압라인에 제1전극이 연결되고 제N스캔신호 발생회로의 출력단에 제2전극이 연결된 제7트랜지스터와, 제N스캔신호 발생회로의 출력단에 게이트전극이 연결되고 제1전위전압라인에 제1전극이 연결되고 제N스캔신호 발생회로의 출력단에 제2전극이 연결된 제8트랜지스터를 포함할 수 있다.
본 발명은 스캔신호 발생회로의 크기를 줄이기 위해 회로의 구성을 간소화하더라도 구동의 안정성 및 신뢰성을 기존처럼 유지하면서 네로우 베젤을 구현할 수 있는 효과가 있다. 또한, 본 발명은 회로의 간소화시 스캔신호가 멀티로 출력되거나 스캔신호의 출력을 관장하는 노드의 플로팅 또는 커플링의 영향을 최소화할 수 있는 효과가 있다.
도 1은 표시장치의 개략적인 블록도.
도 2는 도 1에 도시된 서브 픽셀의 구성 예시도.
도 3은 스캔 구동부의 일부를 나타낸 블록도.
도 4는 스캔 구동부의 제N스테이지의 구성 예시도.
도 5는 본 발명의 제1실시예에 따른 제N스캔신호 발생회로의 회로 구성도.
도 6은 도 4의 스캔신호 발생회로의 동작에 필요한 파형도.
도 7은 본 발명의 제2실시예에 따른 제N스캔신호 발생회로의 회로 구성도.
도 8은 도 7의 스캔신호 발생회로의 동작에 필요한 파형도.
도 9는 제1실시예를 기반으로 구현된 스캔 구동부의 문턱전압 변동에 따른 출력 특성을 실험한 결과를 나타낸 시뮬레이션 파형도.
도 10은 제1실시예를 기반으로 구현된 스캔 구동부의 온도 변화에 따른 출력 특성을 실험한 결과를 나타낸 시뮬레이션 파형도.
도 11은 종래 기술과 본 발명 간의 레이아웃 설계 시 차이점을 단순 비교하기 위한 도면.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
본 발명에 따른 표시장치는 텔레비젼, 셋톱박스, 네비게이션, 영상 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈시어터, 모바일폰 및 스마트워치 등으로 구현된다. 표시장치는 액정표시장치, 유기전계발광표시장치, 양자점표시장치, 전기영동표시장치, 플라즈마표시장치, 플랫패널디스플레이(Flat Panel Display), 플렉시블디스플레이(Flexible Display) 등이 선택될 수 있으나 이에 한정되지 않는다.
이하에서는 설명의 편의를 위해 유기전계발광표시장치를 일례로 설명한다. 아울러, 이하에서 설명되는 트랜지스터는 게이트전극을 제외하고 타입에 따라 소오스전극과 드레인전극 또는 드레인전극과 소오스전극으로 명명될 수 있는바, 이를 한정하지 않기 위해 제1전극과 제2전극으로 설명한다.
도 1은 표시장치의 개략적인 블록도이고, 도 2는 도 1에 도시된 서브 픽셀의 구성 예시도이며, 도 3은 스캔 구동부의 일부를 나타낸 블록도이고, 도 4는 스캔 구동부의 제N스테이지의 구성 예시도이다.
도 1에 도시된 바와 같이, 표시장치에는 표시패널(100), 타이밍 제어부(110), 데이터 구동부(120) 및 스캔 구동부(130, 140A, 140B)가 포함된다.
표시패널(100)에는 상호 교차하는 데이터 라인들(DL) 및 스캔 라인들(GL)에 구분되어 연결된 서브 픽셀들(SP)이 포함된다. 표시패널(100)은 적어도 하나의 필름이나 기판 그리고 그 위에 형성된 서브 픽셀들(SP)을 수분이나 산소 등의 외기로부터 보호하기 위해 밀봉된다.
표시패널(100)은 서브 픽셀들이 형성되는 표시영역(AA)과 표시영역(AA)의 외측으로 각종 신호라인들이나 패드 등이 형성되는 비표시영역(LNA, RNA)을 포함한다. 표시패널(100)은 서브 픽셀(SP)의 구성 방식에 따라 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 구현된다.
도 2에 도시된 바와 같이, 하나의 서브 픽셀(SP)에는 스캔 라인(GL1)과 데이터 라인(DL1)에 연결된 스위칭 트랜지스터(SW)와 스캔신호에 대응하여 턴온된 스위칭 트랜지스터(SW)를 통해 공급된 데이터신호(DATA)에 대응하여 동작하는 픽셀회로(PC)가 포함된다. 서브 픽셀(SP)의 픽셀회로(PC)는 2T(Transistor)(구동 트랜지스터, 발광제어 트랜지스터) 1C(Capacitor)(커패시터) 및 유기 발광다이오드와 더불어 다양한 형태의 보상회로가 더 추가되도록 구성될 수 있다.
타이밍 제어부(110)는 영상보드에 연결된 LVDS 또는 TMDS 인터페이스 수신회로 등을 통해 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 도트 클럭 등의 타이밍신호를 입력받는다. 타이밍 제어부(110)는 입력된 타이밍신호를 기준으로 데이터 구동부(120)와 스캔 구동부(130, 140A, 140B)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다.
데이터 구동부(120)는 다수의 소스 드라이브 IC(Integrated Circuit)들을 포함한다. 소스 드라이브 IC들은 타이밍 제어부(110)로부터 데이터신호(DATA)와 소스 타이밍 제어신호(DDC)를 공급받는다. 소스 드라이브 IC들은 소스 타이밍 제어신호(DDC)에 응답하여 데이터신호(DATA)를 디지털신호에서 아날로그신호로 변환하고, 이를 표시패널(100)의 데이터 라인들(DL)을 통해 공급한다. 소스 드라이브 IC들은 COG(Chip on Glass) 공정이나 TAB(Tape Automated Bonding) 등의 공정에 의해 표시패널(100)의 데이터 라인들(DL)에 접속된다.
스캔 구동부(130, 140A, 140B)는 레벨 시프터회로(130) 및 신호 발생회로(140A, 140B)를 포함한다. 레벨 시프터회로(130)는 전원 공급부로 명명되기도 한다. 따라서, 레벨 시프터회로(130)는 스캔 구동부(130, 140A, 140B)에 포함되지 않고 독립적인 구성으로 정의되기도 한다. 그러나 이하에서는 설명의 편의를 위해 레벨 시프터회로(130)가 스캔 구동부(130, 140A, 140B)에 포함되는 것을 일례로 설명한다.
레벨 시프터회로(130)는 IC 형태로 표시패널(100)에 접속되는 외부 기판에 형성될 수 있다. 레벨 시프터회로(130)는 타이밍 제어부(110)의 제어하에 클록신호라인, 스타트신호라인, 게이트하이전압라인 및 게이트로우전압라인 등을 통해 공급되는 신호 및 전압의 레벨을 시프팅한 후 신호 발생회로(140A, 140B)에 공급한다.
신호 발생회로(140A, 140B)는 게이트인패널(GIP) 방식에 의해 표시패널(100)에 박막 트랜지스터 형태로 형성될 수 있다. 신호 발생회로(140A, 140B)는 표시패널(100)의 좌측 및 우측 비표시영역(LNA, RNA)에 구분되어 형성될 수 있다. 신호 발생회로(140A, 140B)는 레벨 시프터회로(130)로부터 출력된 신호 및 전압(CLK, EVST, VGH, VGL)을 기반으로 스캔신호를 시프트하고 출력하는 스테이지들로 이루어진다. 신호 및 전압(CLK, VST, VGH, VGL)은 데이터 구동부(120)를 경유하여 출력이 이루어지는 형태로 신호라인 및 전압라인이 구성되는 등 다양한 형태로 배치될 수 있다.
도 1 및 도 3에 도시된 바와 같이, 신호 발생회로(140A, 140B)는 스캔신호를 출력하는 스캔신호 발생회로(SR[1], SR[2])와 발광제어신호를 출력하는 발광신호 발생회로(EM[1], EM[2])를 포함한다. 스캔신호 발생회로(SR[1], SR[2])와 발광신호 발생회로(EM[1], EM[2])는 종속적으로 접속 및 배치된다.
스캔신호 발생회로(SR[1], SR[2])는 시프트 레지스터 회로로 구성될 수 있고, 발광신호 발생회로(EM[1], EM[2])는 인버터 회로로 구성될 수 있다. 스캔신호 발생회로(SR[1], SR[2])로부터 출력된 스캔신호는 표시영역(AA)의 서브 픽셀들에 포함된 스위칭 트랜지스터들을 턴온 또는 턴오프하기 위해 사용된다. 발광신호 발생회로(EM[1], EM[2])로부터 출력된 발광신호는 표시영역(AA)의 서브 픽셀들에 포함된 발광제어 트랜지스터들을 턴온 또는 턴오프하기 위해 사용된다.
예컨대, 표시영역(AA)의 제1라인의 픽셀들(Line1 PXL)은 좌측 제1스테이지(STG1)에 배치된 좌측 신호 발생회로(140A)와 우측 제1스테이지(STG1)에 배치된 우측 신호 발생회로(140B)로부터 제1스캔신호와 제1발광신호를 공급받을 수 있다. 표시영역(AA)의 제2라인의 픽셀들(Line2 PXL)은 좌측 제2스테이지(STG2)에 배치된 좌측 신호 발생회로(140A)와 우측 제2스테이지(STG2)에 배치된 우측 신호 발생회로(140B)로부터 제2스캔신호와 제2발광신호를 공급받을 수 있다. 표시영역(AA)의 제N라인의 픽셀들(Line n PXL)은 좌측 제N스테이지(STGn)에 배치된 좌측 신호 발생회로(140A)와 우측 제N스테이지(STGn)에 배치된 우측 신호 발생회로(140B)로부터 제N스캔신호와 제N발광신호를 공급받을 수 있다.
도 4 (a)에 도시된 바와 같이, 스캔 구동부의 제N스테이지는 제N스캔신호 발생회로(SR[n]) 및 제N발광신호 발생회로(EM[n])를 포함한다. 제1예시에 따르면, 제N스캔신호 발생회로(SR[n])와 제N발광신호 발생회로(EM[n])는 1:1로 대응하는 면적관계를 가지며 배치되도록 레이아웃 될 수 있다.
또한, 도 4 (b)에 도시된 바와 같이, 스캔 구동부의 제N스테이지는 제N-1스캔신호 발생회로(SR[n-1]), 제N스캔신호 발생회로(SR[n]) 및 제N발광신호 발생회로(EM[n])를 포함한다. 제2예시에 따르면, 제N-1스캔신호 발생회로(SR[n-1]), 제N스캔신호 발생회로(SR[n])와 제N발광신호 발생회로(EM[n])는 2:1로 대응하는 면적관계를 가지며 배치되도록 레이아웃 될 수 있다. 그러나 이는 하나의 예시일 뿐 본 발명은 이에 한정되지 않는다.
앞서, 도 1 내지 도 4에서 설명한 바와 같이, 게이트인패널 형태로 구성되는 스캔 구동부는 표시패널(100)의 비표시영역(LNA, RNA)에 일부 회로를 형성할 수 있어 표시장치 제작 시, 비용 절감 및 공정을 단순화할 수 있다.
그러나 종래에 제안된 스캔신호 발생회로는 스캔신호 생성 시 많은 클록신호가 필요했다. 또한, 종래에 제안된 스캔신호 발생회로는 스캔신호를 정상적 및 안정적으로 구동하기 위해 많은 수의 트랜지스터들을 사용할 수밖에 없었다. 또한, 종래에 제안된 스캔신호 발생회로는 표시패널의 한정된 공간 사용이라는 제약으로 네로우 베젤(Narrow Bezel) 구현에 어려움이 있었다.
그러므로 종래에 제안된 스캔신호 발생회로의 문제점을 모두 극복하면서 네로우 베젤을 구현할 수 있는 구조를 다음과 같이 제안한다. 다만, 이하에서는 트랜지스터들이 로직로우의 신호에 대응하여 턴온되는 P타입을 일례로 설명한다. 그러나 트랜지스터들 중 일부 또는 전부는 로직하이의 신호에 대응하여 턴온되는 N타입으로 구성될 수도 있다.
<제1실시예>
도 5는 본 발명의 제1실시예에 따른 제N스캔신호 발생회로의 회로 구성도이고, 도 6은 도 4의 스캔신호 발생회로의 동작에 필요한 파형도이다.
도 5 및 도 6에 도시된 바와 같이, 제N스캔신호 발생회로(SR[n])는 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3), 제4트랜지스터(T4), 제5트랜지스터(T5), 제6트랜지스터(T6), 제7트랜지스터(T7), 제8트랜지스터(T7D) 및 출력 커패시터(C_OUT)를 포함한다.
제N스캔신호 발생회로(SR[n])는 스타트신호(Gvst), 제1클록신호(Gclk1), 제2클록신호(Gclk2) 및 제3클록신호(Gclk3)를 기반으로 동작하며 제N스캔신호를 출력한다. 스타트신호(Gvst)는 이하의 스타트신호라인(GVST)을 통해 전달될 수 있고, 제1클록신호(Gclk1)는 이하의 제N클록신호라인(CLK_N)을 통해 전달될 수 있고, 제2클록신호(Gclk2)는 이하의 제N+1클록신호라인(CLK_NP1)을 통해 전달될 수 있고, 제3클록신호(Gclk3)는 이하의 제N-1클록신호라인(CLK_NM1)을 통해 전달될 수 있다.
제1트랜지스터(T1)는 스타트신호라인(GVST)(또는 제N-1스캔신호 발생회로의 캐리신호인 SRO_N-1)에 게이트전극 및 제1전극이 연결되고 제1노드(Q)에 제2전극이 연결된다. 제1트랜지스터(T1)는 스타트신호라인(GVST)을 통해 전달된 스타트신호에 대응하여 턴온된다. 제1트랜지스터(T1)가 턴온되면, 스타트신호라인(GVST)을 통해 전달된 스타트신호는 제1노드(Q)에 인가된다. 제1트랜지스터(T1)가 턴온되면, 제1노드(Q)는 제6트랜지스터(T6)의 턴온을 제어할 수 있는 충전 상태가 된다. 제1트랜지스터(T1)는 제1노드(Q)를 충전하는 역할을 한다.
제2트랜지스터(T2)는 제2전위전압라인(VGL)에 게이트전극이 연결되고 제1노드(Q)에 제1전극이 연결되고 제2노드(QQ)에 제2전극이 연결된다. 제2트랜지스터(T2)는 제2전위전압라인(VGL)을 통해 전달된 제2전위전압에 대응하여 턴온된다. 제2트랜지스터(T2)가 턴온되면, 제1노드(Q)와 제2노드(QQ)는 전기적으로 도통된 상태를 갖게 된다. 제2전위전압라인(VGL)을 통해 전달된 제2전위전압은 음의전압(-)이 선택된다. 제2트랜지스터(T2)는 제1노드(Q)와 제2노드(QQ) 간의 물리적 분리를 통해 회로의 신뢰성 및 안정성을 향상하게 된다. 예컨대, 제1노드(Q)가 방전 상태가 되더라도 제2노드(QQ)는 출력 커패시터(C_OUT)에 충전된 전압에 대응하여 일정 시간 동안 충전 상태가 유지된다. 그 결과, 제N스캔신호 발생회로는 신호의 출력 시, 신뢰성 및 안정성을 갖게 된다. 제2트랜지스터(T2)는 제N스캔신호 발생회로(SR[n])의 구동 신뢰성을 향상하는 역할을 한다.
제3트랜지스터(T3)는 제4트랜지스터(T4)의 제2전극 및 제5트랜지스터(T5)의 제1전극이 연결되는 제3노드(Net1)에 게이트전극이 연결되고 제1노드(Q)에 제1전극이 연결되고 제1전위전압라인(VGH)에 제2전극이 연결된다. 제3트랜지스터(T3)는 제4트랜지스터(T4)의 제2전극 및 제5트랜지스터(T5)의 제1전극 사이에 형성된 전압에 대응하여 턴온된다. 제3트랜지스터(T3)가 턴온되면, 제1전위전압라인(VGH)을 통해 전달된 제1전위전압은 제1노드(Q)에 인가된다. 제1전위전압라인(VGH)을 통해 전달된 제1전위전압은 양의전압(+)이 선택된다. 제3트랜지스터(T3)가 턴온되면, 제1노드(Q)는 제6트랜지스터(T6)의 턴오프를 제어할 수 있는 방전 상태가 된다. 제3트랜지스터(T3)는 제1노드(Q)를 방전하는 역할을 한다.
제4트랜지스터(T4)는 제N-1클록신호라인(GCLK_NM1)에 게이트전극 및 제1전극이 연결되고 제5트랜지스터(T5)의 제1전극 및 제3트랜지스터(T3)의 게이트전극이 연결되는 제3노드(Net1)에 제2전극이 연결된다. 제4트랜지스터(T4)는 제N-1클록신호라인(GCLK_NM1)을 통해 전달된 제N-1클록신호에 대응하여 턴온된다. 제4트랜지스터(T4)가 턴온되면, 제N-1클록신호라인(GCLK_NM1)을 통해 전달된 제N-1클록신호는 제3트랜지스터(T3)의 게이트전극에 인가된다. 제4트랜지스터(T4)는 제5트랜지스터(T5)와 함께 제3트랜지스터(T3)가 제1노드(Q)의 커플링 없이(클록신호와의 커플링) 잔존하는 전하(이전 동작으로 축적된 전하)를 안정적으로 제거할 수 있도록 돕는 역할을 한다. 제3트랜지스터(T3)의 경우, 이전 스테이지인 제N-1스캔신호 발생회로의 출력으로 제5트랜지스터(T5)가 턴온되지 않더라도 제N-1클록신호에 대응하여 턴온되는 제4트랜지스터(T4)의 턴온 동작에 기초하여 제1노드(Q)를 방전시킬 수 있다.
제5트랜지스터(T5)는 스타트신호라인(GVST)(또는 제N-1스캔신호 발생회로의 캐리신호인 SRO_N-1)에 게이트전극이 연결되고 제1전위전압라인(VGH)에 제1전극이 연결되고 제4트랜지스터(T4)의 제2전극 및 제3트랜지스터(T3)의 게이트전극이 연결되는 제3노드(Net1)에 제2전극이 연결된다. 제5트랜지스터(T5)가 턴온되면, 제1전위전압라인(VGH)을 통해 전달된 제1전위전압은 제3트랜지스터(T3)의 게이트전극에 인가된다. 제5트랜지스터(T5)는 제4트랜지스터(T4)와 함께 제3트랜지스터(T3)가 제1노드(Q)의 커플링 없이(클록신호와의 커플링) 잔존하는 전하(이전 동작으로 축적된 전하)를 안정적으로 제거할 수 있도록 돕는 역할을 한다.
제6트랜지스터(T6)는 제2노드(QQ)에 게이트전극이 연결되고 제N클록신호라인(GCLK_N)에 제1전극이 연결되고 제N스캔신호 발생회로(SR[n])의 출력단(SRO_N)에 제2전극이 연결된다. 제6트랜지스터(T6)는 제2노드(QQ)의 전위에 대응하여 턴온된다. 제6트랜지스터(T6)가 턴온되면, 제N클록신호라인(GCLK_N)을 통해 전달된 제N클록신호는 제N스캔신호 발생회로(SR[n])의 출력단(SRO_N)을 통해 출력된다. 제6트랜지스터(T6)가 턴온되면, 로직로우의 스캔신호가 출력된다. 제6트랜지스터(T6)는 로직로우의 스캔신호를 출력하는 역할을 한다.
출력 커패시터(C_OUT)는 제6트랜지스터(T6)의 게이트전극에 일단이 연결되고 제N스캔신호 발생회로(SR[n])의 출력단(SRO_N)에 타단이 연결된다. 제N스캔신호 발생회로(SR[n])의 경우, 구동 초기에 플로팅 상태로 동작할 수 있다. 출력 커패시터(C_OUT)는 제N스캔신호 발생회로(SR[n])의 구동 초기 불안정한 출력이 발생하는 문제를 방지 및 출력을 안정화하는 역할을 한다. 출력 커패시터(C_OUT)는 출력 회로에 포함된다.
제7트랜지스터(T7)는 제N+1클록신호라인(GCLK_NP1)에 게이트전극이 연결되고 제N스캔신호 발생회로(SR[n])의 출력단(SRO_N)에 제1전극이 연결되고 제1전위전압라인(VGH)에 제2전극이 연결된다. 제7트랜지스터(T7)는 제N+1클록신호라인(GCLK_NP1)을 통해 전달된 제N+1클록신호에 대응하여 턴온된다. 제7트랜지스터(T7)가 턴온되면, 제1전위전압라인(VGH)을 통해 전달된 제1전위전압은 제N스캔신호 발생회로(SR[n])의 출력단(SRO_N)을 통해 출력된다. 제7트랜지스터(T7)가 턴온되면, 로직하이의 스캔신호가 출력된다. 제7트랜지스터(T7)는 로직하이의 스캔신호를 출력하는 역할을 한다.
제8트랜지스터(T7D)는 제N스캔신호 발생회로(SR[n])의 출력단(SRO_N)에 게이트전극이 연결되고 제N클록신호라인(GCLK_N)에 제1전극이 연결되고 제N스캔신호 발생회로(SR[n])의 출력단(SRO_N)에 제2전극이 연결된다. 제8트랜지스터(T7D)는 제N스캔신호 발생회로(SR[n])의 출력단(SRO_N)의 전위에 대응하여 턴온된다. 제8트랜지스터(T7D)는 제7트랜지스터(T7)가 오동작을 일으키더라도 제N클록신호라인(GCLK_N)을 통해 인가되는 제N클록신호를 기반으로 출력이 이루어지도록 한다. 제8트랜지스터(T7D)는 제N스캔신호 발생회로(SR[n])의 출력단(SRO_N)에서 발생할 수 있는 오동작이 발생하더라도 정상적인 출력을 하도록 돕는 역할을 한다.
<제2실시예>
도 7은 본 발명의 제2실시예에 따른 제N스캔신호 발생회로의 회로 구성도이고, 도 8은 도 7의 스캔신호 발생회로의 동작에 필요한 파형도이다.
도 7 및 도 8에 도시된 바와 같이, 제N스캔신호 발생회로(SR[n])는 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3), 제4트랜지스터(T4), 제5트랜지스터(T5), 제6트랜지스터(T6), 제7트랜지스터(T7) 및 출력 커패시터(C_OUT)를 포함한다.
제N스캔신호 발생회로(SR[n])는 스타트신호(Gvst), 제1클록신호(Gclk1), 제2클록신호(Gclk2) 및 제3클록신호(Gclk3)를 기반으로 동작하며 제N스캔신호를 출력한다. 스타트신호(Gvst)는 이하의 스타트신호라인(GVST)을 통해 전달될 수 있고, 제1클록신호(Gclk1)는 이하의 제N클록신호라인(CLK_N)을 통해 전달될 수 있고, 제2클록신호(Gclk2)는 이하의 제N+1클록신호라인(CLK_NP1)을 통해 전달될 수 있고, 제3클록신호(Gclk3)는 이하의 제N-1클록신호라인(CLK_NM1)을 통해 전달될 수 있다.
제1트랜지스터(T1)는 스타트신호라인(GVST)(또는 제N-1스캔신호 발생회로의 캐리신호인 SRO_N-1)에 게이트전극 및 제1전극이 연결되고 제1노드(Q)에 제2전극이 연결된다. 제1트랜지스터(T1)는 스타트신호라인(GVST)을 통해 전달된 스타트신호에 대응하여 턴온된다. 제1트랜지스터(T1)가 턴온되면, 스타트신호라인(GVST)을 통해 전달된 스타트신호는 제1노드(Q)에 인가된다. 제1트랜지스터(T1)가 턴온되면, 제1노드(Q)는 제6트랜지스터(T6)의 턴온을 제어할 수 있는 충전 상태가 된다. 제1트랜지스터(T1)는 제1노드(Q)를 충전하는 역할을 한다.
제2트랜지스터(T2)는 제2전위전압라인(VGL)에 게이트전극이 연결되고 제1노드(Q)에 제1전극이 연결되고 제2노드(QQ)에 제2전극이 연결된다. 제2트랜지스터(T2)는 제2전위전압라인(VGL)을 통해 전달된 제2전위전압에 대응하여 턴온된다. 제2트랜지스터(T2)가 턴온되면, 제1노드(Q)와 제2노드(QQ)는 전기적으로 도통된 상태를 갖게 된다. 제2전위전압라인(VGL)을 통해 전달된 제2전위전압은 음의전압(-)이 선택된다. 제2트랜지스터(T2)는 제1노드(Q)와 제2노드(QQ) 간의 물리적 분리를 통해 회로의 신뢰성 및 안정성을 향상하게 된다. 예컨대, 제1노드(Q)가 방전 상태가 되더라도 제2노드(QQ)는 출력 커패시터(C_OUT)에 충전된 전압에 대응하여 일정 시간 동안 충전 상태가 유지된다. 그 결과, 제N스캔신호 발생회로는 신호의 출력 시, 신뢰성 및 안정성을 갖게 된다. 제2트랜지스터(T2)는 제N스캔신호 발생회로(SR[n])의 구동 신뢰성을 향상하는 역할을 한다.
제3트랜지스터(T3)는 제4트랜지스터(T4)의 제2전극 및 제5트랜지스터(T5)의 제1전극이 연결되는 제3노드(Net1)에 게이트전극이 연결되고 제1노드(Q)에 제1전극이 연결되고 제1전위전압라인(VGH)에 제2전극이 연결된다. 제3트랜지스터(T3)는 제4트랜지스터(T4)의 제2전극 및 제5트랜지스터(T5)의 제1전극 사이에 형성된 전압에 대응하여 턴온된다. 제3트랜지스터(T3)가 턴온되면, 제1전위전압라인(VGH)을 통해 전달된 제1전위전압은 제1노드(Q)에 인가된다. 제1전위전압라인(VGH)을 통해 전달된 제1전위전압은 양의전압(+)이 선택된다. 제3트랜지스터(T3)가 턴온되면, 제1노드(Q)는 제6트랜지스터(T6)의 턴오프를 제어할 수 있는 방전 상태가 된다. 제3트랜지스터(T3)는 제1노드(Q)를 방전하는 역할을 한다.
제4트랜지스터(T4)는 제N-1클록신호라인(GCLK_NM1)에 게이트전극 및 제1전극이 연결되고 제5트랜지스터(T5)의 제1전극 및 제3트랜지스터(T3)의 게이트전극이 연결되는 제3노드(Net1)에 제2전극이 연결된다. 제4트랜지스터(T4)는 제N-1클록신호라인(GCLK_NM1)을 통해 전달된 제N-1클록신호에 대응하여 턴온된다. 제4트랜지스터(T4)가 턴온되면, 제N-1클록신호라인(GCLK_NM1)을 통해 전달된 제N-1클록신호는 제3트랜지스터(T3)의 게이트전극에 인가된다. 제4트랜지스터(T4)는 제5트랜지스터(T5)와 함께 제3트랜지스터(T3)가 제1노드(Q)의 커플링 없이(클록신호와의 커플링) 잔존하는 전하(이전 동작으로 축적된 전하)를 안정적으로 제거할 수 있도록 돕는 역할을 한다. 제3트랜지스터(T3)의 경우, 이전 스테이지인 제N-1스캔신호 발생회로의 출력으로 제5트랜지스터(T5)가 턴온되지 않더라도 제N-1클록신호에 대응하여 턴온되는 제4트랜지스터(T4)의 턴온 동작에 기초하여 제1노드(Q)를 방전시킬 수 있다.
제5트랜지스터(T5)는 스타트신호라인(GVST)(또는 제N-1스캔신호 발생회로의 캐리신호인 SRO_N-1)에 게이트전극이 연결되고 제1전위전압라인(VGH)에 제1전극이 연결되고 제4트랜지스터(T4)의 제2전극 및 제3트랜지스터(T3)의 게이트전극이 연결되는 제3노드(Net1)에 제2전극이 연결된다. 제5트랜지스터(T5)가 턴온되면, 제1전위전압라인(VGH)을 통해 전달된 제1전위전압은 제3트랜지스터(T3)의 게이트전극에 인가된다. 제5트랜지스터(T5)는 제4트랜지스터(T4)와 함께 제3트랜지스터(T3)가 제1노드(Q)의 커플링 없이(클록신호와의 커플링) 잔존하는 전하(이전 동작으로 축적된 전하)를 안정적으로 제거할 수 있도록 돕는 역할을 한다.
제6트랜지스터(T6)는 제2노드(QQ)에 게이트전극이 연결되고 제N클록신호라인(GCLK_N)에 제1전극이 연결되고 제N스캔신호 발생회로(SR[n])의 출력단(SRO_N)에 제2전극이 연결된다. 제6트랜지스터(T6)는 제2노드(QQ)의 전위에 대응하여 턴온된다. 제6트랜지스터(T6)가 턴온되면, 제N클록신호라인(GCLK_N)을 통해 전달된 제N클록신호는 제N스캔신호 발생회로(SR[n])의 출력단(SRO_N)을 통해 출력된다. 제6트랜지스터(T6)가 턴온되면, 로직로우의 스캔신호가 출력된다. 제6트랜지스터(T6)는 로직로우의 스캔신호를 출력하는 역할을 한다.
출력 커패시터(C_OUT)는 제6트랜지스터(T6)의 게이트전극에 일단이 연결되고 제N스캔신호 발생회로(SR[n])의 출력단(SRO_N)에 타단이 연결된다. 제N스캔신호 발생회로(SR[n])의 경우, 구동 초기에 플로팅 상태로 동작할 수 있다. 출력 커패시터(C_OUT)는 제N스캔신호 발생회로(SR[n])의 구동 초기 불안정한 출력이 발생하는 문제를 방지 및 출력을 안정화하는 역할을 한다. 출력 커패시터(C_OUT)는 출력 회로에 포함된다.
제7트랜지스터(T7)는 제N+1클록신호라인(GCLK_NP1)에 게이트전극이 연결되고 제N스캔신호 발생회로(SR[n])의 출력단(SRO_N)에 제1전극이 연결되고 제1전위전압라인(VGH)에 제2전극이 연결된다. 제7트랜지스터(T7)는 제N+1클록신호라인(GCLK_NP1)을 통해 전달된 제N+1클록신호에 대응하여 턴온된다. 제7트랜지스터(T7)가 턴온되면, 제1전위전압라인(VGH)을 통해 전달된 제1전위전압은 제N스캔신호 발생회로(SR[n])의 출력단(SRO_N)을 통해 출력된다. 제7트랜지스터(T7)가 턴온되면, 로직하이의 스캔신호가 출력된다. 제7트랜지스터(T7)는 로직하이의 스캔신호를 출력하는 역할을 한다.
도 9는 제1실시예를 기반으로 구현된 스캔 구동부의 문턱전압 변동에 따른 출력 특성을 실험한 결과를 나타낸 시뮬레이션 파형도이고, 도 10은 제1실시예를 기반으로 구현된 스캔 구동부의 온도 변화에 따른 출력 특성을 실험한 결과를 나타낸 시뮬레이션 파형도이며, 도 11은 종래 기술과 본 발명 간의 레이아웃 설계 시 차이점을 단순 비교하기 위한 도면이다.
도 9의 (a)는 제N스캔신호 발생회로에서 제1 내지 제5트랜지스터와 같이 스위치 역할을 수행하는 스위치 트랜지스터(Switch TR)(스위치 회로부)의 문턱전압 변동에 따른 출력 특성이다. 도 9의 (b)는 제N스캔신호 발생회로에서 제6 및 제7트랜지스터와 같이 출력 버퍼 역할을 수행하는 버퍼 트랜지스터(Buffer TR)(출력 버퍼부)의 문턱전압 변동에 따른 출력 특성이다. 도 9의 (c)는 제N스캔신호 발생회로에 포함된 모든 트랜지스터(Switch TR + Buffer TR)의 문턱전압 변동에 따른 출력 특성이다.
도 9의 시뮬레이션 파형도를 통해 알 수 있듯이, 제1실시예는 트랜지스터들의 문턱전압이 ΔVth 0V ~ -3.0V까지 변동되더라도 대체로 정상 동작 가능한 것으로 나타났다. 도 9의 결과는 비록 제1실시예를 기반으로 하지만, 이는 제2실시예를 기반으로 하더라도 유사한 결과를 나타낼 수 있을 것으로 예상된다.
도 10의 (a)는 제N스캔신호 발생회로의 트랜지스터들이 대략 -20℃의 저온 상태에 놓여 있을 때, 제N스캔신호 발생회로의 출력단(SRO), 제1노드(Q Node) 및 제3노드(Net1)의 오프전류(Ioff) 변동 특성이다. 도 10의 (b)는 제N스캔신호 발생회로의 트랜지스터들이 대략 27℃의 상온 상태에 놓여 있을 때, 제N스캔신호 발생회로의 출력단(SRO), 제1노드(Q Node) 및 제3노드(Net1)의 오프전류(Ioff) 변동 특성이다. 도 10의 (c)는 제N스캔신호 발생회로의 트랜지스터들이 대략 70℃의 고온 상태에 놓여 있을 때, 제N스캔신호 발생회로의 출력단(SRO), 제1노드(Q Node) 및 제3노드(Net1)의 오프전류(Ioff) 변동 특성이다.
도 10의 시뮬레이션 파형도를 통해 알 수 있듯이, 제1실시예는 트랜지스터들의 구동 온도가 저온에서 고온 또는 저온에서 고온으로 변하더라도 대체로 정상 동작 가능한 것으로 나타났다. 도 10의 결과는 비록 제1실시예를 기반으로 하지만, 이는 제2실시예를 기반으로 하더라도 유사한 결과를 나타낼 수 있을 것으로 예상된다.
도 11의 (a)는 종래 기술을 기반으로 스캔 구동부를 구현하고자 레이아웃을 설계했을 때, 비표시영역 상에서의 가로 방향(W1)과 세로 방향(L1)에 대한 공간 점유율이다. 도 11의 (b)는 제1실시예를 기반으로 스캔 구동부를 구현하고자 레이아웃을 설계했을 때, 비표시영역 상에서의 가로 방향(W2)과 세로 방향(L2)에 대한 공간 점유율이다. 도 11 (a)와 (b)를 단순 비교하면 종래 기술을 따르면, 발광신호 발생회로(SR[n-1], SR[n]) 구현 시 SW1의 면적이 필요하다. 그러나 제1실시예를 따르면, 발광신호 발생회로(SR[n-1], SR[n]) 구현 시 종래 기술보다 W3만큼 작은 SW2만 필요하다. 참고로, 여기서 말하는 종래 기술 또한 본 발명과 같이 8개의 트랜지스터를 기반으로 스캔신호 발생회로가 구현된다.
도 11의 비교를 통해 알 수 있듯이, 제1실시예는 종래 기술과 대비하여 발광신호 발생회로(EM[n])의 공간 점유율에서 차이가 없을 수 있다. 하지만, 제1실시예는 스캔신호 발생회로(SR[n-1], SR[n])의 단순화가 가능하므로 종래 기술 대비 스캔신호 발생회로(SR[n-1], SR[n])의 공간 점유율을 낮출 수 있다. 그러므로 제1실시예는 종래 기술 대비 가로 방향(W2)의 공간 점유율 감소가 가능하다. 제1실시예와 종래 기술 간의 레이아웃을 단순 비교한 결과, 제1실시예는 종래 기술 대비 대략 10%의 공간 점유율이 가능한 것으로 나타났다.
도 1 내지 도 10과 같이, 본 발명에 따른 제N스캔신호 발생회로(SR[n])는 종래 일반적으로 사용되었던 회로(예: QB노드 회로)를 제거한 구조를 갖는다. 제N스캔신호 발생회로(SR[n])는 로직하이의 스캔신호 출력을 제어하는 회로(QB노드 회로) 대신 제7트랜지스터(T7)의 동작으로 로직하이의 스캔신호 출력이 유지되므로 회로 간소화 및 네로우 베젤 구현을 가능하게 할 수 있다.
또한, 도 1 내지 도 10과 같이, 본 발명에 따른 제N스캔신호 발생회로(SR[n])는 제1노드(Q)의 플로팅에 따른 커패시터 커플링을 해소할 수 있어 스캔신호가 멀티 형태로 출력되는 문제(SRO Multi-output)의 발생 가능성을 제거할 수 있다.
또한, 도 1 내지 도 10과 같이, 본 발명에 따른 제N스캔신호 발생회로(SR[n])는 제3트랜지스터(T3)의 제1노드(Q) 방전 기능을 도울 수 있도록 제4트랜지스터(T4)가 동작한다. 이로 인하여, 제3트랜지스터(T3)가 제N-1클록신호에 의해 턴온되더라도 제N클록신호의 발생 구간에 제1노드(Q)가 커플링되는 문제를 방지할 수 있다.
또한, 도 1 내지 도 10과 같이, 본 발명에 따른 제N스캔신호 발생회로(SR[n])는 출력 커패시터(C_OUT)에 의해 구동 초기 제N클록신호와 제N스캔신호 발생회로(SR[n])의 출력 간에 발생할 수 있는 커패시터 커플링(Capacitor Coupling)이 방지되므로 출력을 안정화할 수 있다.
이상 본 발명은 스캔신호 발생회로의 크기를 줄이기 위해 회로의 구성을 간소화하더라도 구동의 안정성 및 신뢰성을 기존처럼 유지하면서 네로우 베젤을 구현할 수 있는 효과가 있다. 또한, 본 발명은 회로의 간소화시 스캔신호가 멀티로 출력되거나 스캔신호의 출력을 관장하는 노드의 플로팅 또는 커플링의 영향을 최소화할 수 있는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시패널 120: 데이터 구동부
130, 140A, 140B: 스캔 구동부 SR[1], SR[2]: 스캔신호 발생회로
EM[1], EM[2]: 발광신호 발생회로
T1: 제1트랜지스터 T2: 제2트랜지스터
T3: 제3트랜지스터 T4: 제4트랜지스터
T5: 제5트랜지스터 T6: 제6트랜지스터
T7: 제7트랜지스터 T7D: 제8트랜지스터
C_OUT: 출력 커패시터

Claims (10)

  1. 복수의 스캔신호 발생회로를 포함하는 스캔 구동부에 있어서,
    상기 복수의 스캔신호 발생회로 중 제N(N은 양의 정수)스캔신호 발생회로는
    스타트신호라인의 스타트신호를 기반으로 동작하며 제1노드의 전위를 제어하는 제1스위치 회로부;
    제2노드의 전위를 기반으로 동작하며 제N클록신호라인을 통해 전달된 제N클록신호를 출력하는 제1출력 버퍼부;
    제N+1클록신호라인을 통해 전달된 제N+1클록신호를 기반으로 동작하며 제1전위전압라인을 통해 전달된 제1전위전압을 출력하는 제2출력 버퍼부;
    제2전위전압라인을 통해 전달된 제2전위전압을 기반으로 동작하며 상기 제1노드와 상기 제2노드를 전기적으로 연결하는 제2스위치 회로부; 및
    제3노드의 전위를 기반으로 동작하며 상기 제1노드에 상기 제1전위전압라인을 통해 전달된 제1전위전압을 인가하는 제3스위치 회로부를 포함하는 스캔 구동부.
  2. 제1항에 있어서,
    상기 제3스위치 회로부는
    제N-1클록신호라인을 통해 전달된 제N-1클록신호를 기반으로 동작하며 상기 제1노드에 상기 제1전위전압라인을 통해 전달된 제1전위전압을 인가하거나,
    상기 스타트신호라인의 스타트신호를 기반으로 동작하며 상기 제1노드에 상기 제1전위전압라인을 통해 전달된 제1전위전압을 인가하는 스캔 구동부.
  3. 제1항에 있어서,
    상기 제1스위치 회로부는 상기 스타트신호라인에 게이트전극 및 제1전극이 연결되고 상기 제1노드에 제2전극이 연결된 제1트랜지스터를 포함하고,
    상기 제2스위치 회로부는 상기 제2전위전압라인에 게이트전극이 연결되고 상기 제1노드에 제1전극이 연결되고 상기 제2노드에 제2전극이 연결된 제2트랜지스터를 포함하고,
    상기 제3스위치 회로부는 제3노드에 게이트전극이 연결되고 상기 제1노드에 제1전극이 연결되고 상기 제1전위전압라인에 제2전극이 연결된 제3트랜지스터와, 제N-1클록신호라인에 게이트전극 및 제1전극이 연결되고 상기 제3노드에 제2전극이 연결된 제4트랜지스터와, 상기 스타트신호라인에 게이트전극이 연결되고 상기 제1전위전압라인에 제1전극이 연결되고 상기 제3노드에 제2전극이 연결된 제5트랜지스터를 포함하는 스캔 구동부.
  4. 제3항에 있어서,
    상기 제1출력 버퍼부는
    상기 제2노드에 게이트전극이 연결되고 상기 제N클록신호라인에 제1전극이 연결되고 상기 제N스캔신호 발생회로의 출력단에 제2전극이 연결된 제6트랜지스터와,
    상기 제6트랜지스터의 게이트전극 및 상기 제2노드에 일단이 연결되고 상기 제N스캔신호 발생회로의 출력단에 타단이 연결된 출력 커패시터를 포함하는 스캔 구동부.
  5. 제4항에 있어서,
    상기 제2출력 버퍼부는
    상기 제N+1클록신호라인에 게이트전극이 연결되고 상기 제1전위전압라인에 제1전극이 연결되고 상기 제N스캔신호 발생회로의 출력단에 제2전극이 연결된 제7트랜지스터를 포함하는 스캔 구동부.
  6. 제5항에 있어서,
    상기 제2출력 버퍼부는
    상기 제N스캔신호 발생회로의 출력단에 게이트전극이 연결되고 상기 제1전위전압라인에 제1전극이 연결되고 상기 제N스캔신호 발생회로의 출력단에 제2전극이 연결된 제8트랜지스터를 더 포함하는 스캔 구동부.
  7. 영상을 표시하는 표시영역을 갖는 표시패널; 및
    상기 표시패널에서 영상을 표시하지 않는 비표시영역에 위치하고 복수의 스캔신호 발생회로를 갖는 스캔 구동부를 포함하고,
    상기 복수의 스캔신호 발생회로 중 제N(N은 양의 정수)스캔신호 발생회로는
    스타트신호라인의 스타트신호를 기반으로 동작하며 제1노드의 전위를 제어하는 제1스위치 회로부와, 제2노드의 전위를 기반으로 동작하며 제N클록신호라인을 통해 전달된 제N클록신호를 출력하는 제1출력 버퍼부와, 제N+1클록신호라인을 통해 전달된 제N+1클록신호를 기반으로 동작하며 제1전위전압라인을 통해 전달된 제1전위전압을 출력하는 제2출력 버퍼부와, 제2전위전압라인을 통해 전달된 제2전위전압을 기반으로 동작하며 상기 제1노드와 상기 제2노드를 전기적으로 연결하는 제2스위치 회로부와, 제3노드의 전위를 기반으로 동작하며 상기 제1노드에 상기 제1전위전압라인을 통해 전달된 제1전위전압을 인가하는 제3스위치 회로부를 포함하는 표시장치.
  8. 제7항에 있어서,
    상기 제1스위치 회로부는 상기 스타트신호라인에 게이트전극 및 제1전극이 연결되고 상기 제1노드에 제2전극이 연결된 제1트랜지스터를 포함하고,
    상기 제2스위치 회로부는 상기 제2전위전압라인에 게이트전극이 연결되고 상기 제1노드에 제1전극이 연결되고 상기 제2노드에 제2전극이 연결된 제2트랜지스터를 포함하고,
    상기 제3스위치 회로부는 제3노드에 게이트전극이 연결되고 상기 제1노드에 제1전극이 연결되고 상기 제1전위전압라인에 제2전극이 연결된 제3트랜지스터와, 제N-1클록신호라인에 게이트전극 및 제1전극이 연결되고 상기 제3노드에 제2전극이 연결된 제4트랜지스터와, 상기 스타트신호라인에 게이트전극이 연결되고 상기 제1전위전압라인에 제1전극이 연결되고 상기 제3노드에 제2전극이 연결된 제5트랜지스터를 포함하는 표시장치.
  9. 제8항에 있어서,
    상기 제1출력 버퍼부는
    상기 제2노드에 게이트전극이 연결되고 상기 제N클록신호라인에 제1전극이 연결되고 상기 제N스캔신호 발생회로의 출력단에 제2전극이 연결된 제6트랜지스터와,
    상기 제6트랜지스터의 게이트전극 및 상기 제2노드에 일단이 연결되고 상기 제N스캔신호 발생회로의 출력단에 타단이 연결된 출력 커패시터를 포함하는 표시장치.
  10. 제9항에 있어서,
    상기 제2출력 버퍼부는
    상기 제N+1클록신호라인에 게이트전극이 연결되고 상기 제1전위전압라인에 제1전극이 연결되고 상기 제N스캔신호 발생회로의 출력단에 제2전극이 연결된 제7트랜지스터와,
    상기 제N스캔신호 발생회로의 출력단에 게이트전극이 연결되고 상기 제1전위전압라인에 제1전극이 연결되고 상기 제N스캔신호 발생회로의 출력단에 제2전극이 연결된 제8트랜지스터를 포함하는 표시장치.
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