KR20210082798A - 게이트 구동 회로 및 이를 이용한 표시 장치 - Google Patents

게이트 구동 회로 및 이를 이용한 표시 장치 Download PDF

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Abstract

본 발명은 회로의 구성을 단순화하고 열화를 방지할 수 있는 인버터를 구비한 게이트 구동회로 및 이를 이용한 표시 장치에 관한 것으로, 게이트 구동회로는, 제 1 및 제 2 노드의 전압을 제어하는 노드 제어부와, 상기 제1 노드의 전압을 반전시켜 상기 제2 노드에 인가하는 인버터부와, 상기 제 1 및 제 2 노드의 전압 레벨에 따라 캐리 펄스를 출력하는 캐리 펄스 출력부와, 상기 제 1 및 제 2 노드의 전압 레벨에 따라 스캔 펄스를 출력하는 스캔 펄스 출력부를 구비하고, 상기 인버터부는, 후단 스테이지에서 출력되는 캐리 펄스에 따라 제어되어 제1 고전위 전원 전압을 제3 노드에 공급하는 제1 트랜지스터와, 상기 제3 노드의 전압에 따라 제어되어 상기 제1 고전위 전원 전압을 상기 제2 노드에 공급하는 제2 트랜지스터와, 상기 제1 노드의 전압에 따라 제어되어 상기 제2 노드를 상기 제2 저전위 전원 전압으로 방전시키는 제3 트랜지스터와, 상기 제3 노드와 상기 제2 노드 사이에 연결되는 커패시터를 구비한 것이다.

Description

게이트 구동 회로 및 이를 이용한 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE USING THE SAME}
본 발명은 표시장치에 관한 것으로, 특히 각 스테이지가 인버터를 구비한 게이트 구동회로 및 이를 이용한 표시 장치에 관한 것이다.
정보화 사회가 발전하고, 이동통신 단말기 및 노트북 컴퓨터와 같은 각종 휴대용 전자기기가 발전함에 따라 이에 적용할 수 있는 평판 표시 장치(Flat Panel Display Device)에 대한 요구가 점차 증대되고 있다.
이와 같은 평판 표시 장치로는, 액정을 이용한 액정 표시 장치(LCD: Liquid Crystal Display)와 유기 발광 다이오드(Organic Light Emitting Diode; 이하 OLED)를 이용한 OLED 표시 장치가 활용되고 있다.
이러한 평판 표시 장치들은 영상을 표시하기 위해 복수개의 게이트 라인들 및 복수개의 데이터 라인들을 구비한 표시 패널과, 상기 표시 패널을 구동하기 위한 구동회로로 구성된다.
상기와 같은 표시 장치들 중 액정 표시 장치의 표시 패널은, 유리 기판상에 박막트랜지스터 어레이가 형성되는 박막트랜지스터 어레이 기판과, 유리 기판상에 칼라 필터 어레이가 형성되는 칼라 필터 어레이 기판과, 상기 박막트랜지스터 어레이 기판과 상기 칼라 필터 어레이 기판 사이에 충진된 액정층을 구비한다.
상기 박막 트랜지스터 어레이 기판은, 제1방향으로 연장되는 복수개의 게이트 라인들(GL)과, 제1방향과 수직인 제2방향으로 연장되는 복수개의 데이터 라인들(DL)을 포함하며, 각 게이트 라인과 각 데이터 라인에 의하여 하나의 서브 화소 영역(Pixel; P)이 정의된다. 하나의 서브 화소 영역(P) 내에는 하나의 박막 트랜지스터와 화소 전극이 형성된다.
이러한 액정 표시 장치의 표시 패널은, 전기장 생성 전극 (화소 전극 및 공통 전극)에 전압을 인가하여 상기 액정층에 전기장을 생성하고, 상기 전기장에 의해 액정층의 액정 분자들의 배열 상태를 조절하여 입사광의 편광을 제어함으로써 영상을 표시한다.
또한, 상기와 같은 표시 장치들 중 OLED 표시 장치의 표시 패널은, 상기 복수개의 게이트 라인들과 복수개의 데이터 라인들이 교차하여 서브 화소가 정의되고, 각 서브 화소들은, 애노드 및 캐소드와 상기 애노드 및 캐소드 사이의 유기 발광층으로 구성된 OLED와, 상기 OLED를 독립적으로 구동하는 화소 회로를 구비한다.
상기 화소 회로는 다양하게 구성될 수 있으나, 적어도 하나의 스위칭 TFT, 커패시터 및 구동 TFT를 포함한다.
상기 적어도 하나의 스위칭 TFT는 스캔 펄스에 응답하여 데이터 전압을 상기 커패시터에 충전한다. 상기 구동 TFT는 상기 커패시터에 충전된 데이터 전압에 따라 OLED로 공급되는 전류량을 제어하여 OLED의 발광량을 조절한다.
또한, 상기 표시 패널을 구동하기 위한 상기 구동회로는 상기 표시 패널의 상기 복수개의 게이트 라인들에 게이트 펄스(또는 스캔 펄스)를 순차적으로 공급하는 게이트 구동 회로와, 상기 표시 패널의 상기 복수개의 데이터 라인들에 데이터 전압을 공급하는 데이터 구동 회로와, 상기 게이트 구동 회로와 상기 데이터 구동 회로에 영상 데이터 및 각종 제어신호를 공급하는 타이밍 콘트롤러 등으로 이루어진다.
상기 게이트 구동 회로는, 적어도 하나의 게이트 드라이브 IC로 구성될 수도 있지만, 상기 표시 패널의 상기 복수개의 신호 라인 (게이트 라인들 및 데이터 라인들)과 서브 화소를 형성하는 과정에서 상기 표시 패널의 비표시 영역상에 동시에 형성될 수 있다. 즉, 상기 게이트 구동 회로를 상기 표시 패널에 직접화시키는 게이트-인-패널(Gate-In-Panel; 이하 "GIP"라고도 함) 방식이 적용되고 있다.
상기와 같은 게이트 구동 회로는 각 게이트 라인들에 스캔 펄스를 순차적으로 공급하기 위하여, 게이트 라인의 개수 이상의 복수개의 스테이지(stage)를 포함하여 구성되고, 구동 특성을 향상시키기 위하여 산화물 반도체 박막트랜지스터들을 이용한다.
즉, 상기 게이트 구동 회로는 종속적으로 접속된 복수개의 스테이지를 포함한다. 그리고, 각 스테이지는 Q노드와 QB 노드를 구비하고, 외부에 입력되는 신호, 이 전단 스테이지에서 출력되는 캐리 신호 또는 스캔 신호 및 이 전단 스테이지에서 출력되는 캐리 신호 또는 스캔 신호에 따라 상기 Q노드의 전압을 제어하는 노드 제어부와, 상기 Q노드의 전압을 반전하여 상기 QB 노드를 제어하는 인버터부와, 상기 Q노드 및 상기 QB 노드의 전압에 따라 입력되는 클럭신호를 캐리 신호 또는 스캔 신호로 출력하는 출력부를 구비한다.
상기 인버터는 복수개의 트랜지스터로 구성된다. 상기 인버터를 구성하는 복수개의 트랜지스터들 중, 인버터 구동 시 항상 전류가 발생하는 트랜지스터가 존재하게 되고 상기 트랜지스터의 열화가 발생하여 게이트 구동회로의 불량이 야기되었다.
또한, 이를 해결하기 위해서는 게이트 구동회로가 복잡해지는 단점이 있었다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 회로의 구성을 단순화하고 열화를 방지할 수 있는 인버터를 구비한 게이트 구동회로 및 이를 이용한 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치의 게이트 구동회로는, 제 1 및 제 2 노드의 전압을 제어하는 노드 제어부와, 상기 제1 노드의 전압을 반전시켜 상기 제2 노드에 인가하는 인버터부와, 상기 제 1 및 제 2 노드의 전압 레벨에 따라 캐리 펄스를 출력하는 캐리 펄스 출력부와, 상기 제 1 및 제 2 노드의 전압 레벨에 따라 스캔 펄스를 출력하는 스캔 펄스 출력부를 구비하고, 상기 인버터부는, 후단 스테이지에서 출력되는 캐리 펄스에 따라 제어되어 제1 고전위 전원 전압을 제3 노드에 공급하는 제1 트랜지스터와, 상기 제3 노드의 전압에 따라 제어되어 상기 제1 고전위 전원 전압을 상기 제2 노드에 공급하는 제2 트랜지스터와, 상기 제1 노드의 전압에 따라 제어되어 상기 제2 노드를 상기 제2 저전위 전원 전압으로 방전시키는 제3 트랜지스터와, 상기 제3 노드와 상기 제2 노드 사이에 연결되는 커패시터를 구비할 수 있다.
상기 인버터부는 또 다른 전단 스테이지에서 출력되는 캐리 펄스에 따라 제어되어 제2 고전위 전원 전압을 상기 제3 노드에 공급하는 제4 트랜지스터를 더 포함할 수 있다.
상기 제2 저전위 전원 전압이 상기 제1 저전위 전원 전압보다 더 낮을 수 있다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치는, 다수의 데이터 라인들 및 다수의 게이트 라인들이 교차 배열되어 픽셀들이 정의되는 표시 패널과, 타이밍 콘트롤러의 제어 하에 스캔 펄스를 상기 다수의 게이트 라인들에 순차적으로 출력하는 게이트 구동 회로와, 상기 타이밍 콘트롤러로부터 수신되는 입력 영상 데이터를 변환하여 데이터 전압을 상기 다수의 데이터 라인들에 출력하는 데이터 구동회로를 구비하고, 상기 게이트 구동 회로는 상기에서 설명한 바와 같은 구성을 가질 수 있다.
상기와 같은 특징을 갖는 본 발명에 따른 게이트 구동회로 및 이를 이용한 표시 장치에 있어서는 다음과 같은 효과가 있다.
본 발명에 따른 게이트 구동 회로의 스테이지의 인버터부는 비교예의 제17 트랜지스터를 삭제하므로, 게이트 구동 회로의 구성을 단순화할 수 있고, 제8 트랜지스터에 의해 흐르는 전류 패스(Current pass)를 차단할 수 있으므로, 상기 제8 트랜지스터의 열화를 방지할 수 있다.
제3 노드와 제2 노드 사이에 커패시터를 구성하므로, 상기 제2 노드가 로우 레벨로 변환되는 인버팅 구동 시점에 상기 제3 노드의 전압이 상기 제2 노드에 동기되어 셀프 인버팅되므로, 제9 트랜지스터를 빠르고 안전하게 턴-오프할 수 있으므로 게이트 구동 회로의 신뢰성을 향상 시킬 수 있다.
전단 스테이지에서 출력되는 캐리 펄스에 따라 턴-온 또는 턴-오프되고 턴-온 시 제2 고전위 전원 전압을 상기 제3 노드에 공급하는 제16 트랜지스터를 더 구비하므로, 제1 고전위 전원 전압 선택 범위를 넓힐 수 있다.
도 1은 본 발명의 실시예에 따른 OLED 표시 장치를 개략적으로 보여 주는 블록도
도 2는 본 발명에 따른 게이트 구동 회로의 블록 구성도
도 3은 본 발명의 제1 실시예에 따른 (n)번째 스테이지의 회로적 구성도
도 4는 본 발명의 제2 실시예에 따른 (n)번째 스테이지의 회로적 구성도
도 5는 비교예의 (n)번째 스테이지의 회로적 구성도
도 6은 비교예에 따른 (n)번째 스테이지에 입력되는 전단 스테이지의 캐리 펄스(C(n_2)), 후단 스테이지의 캐리 펄스(C(n+2)), 제1 내지 제3 노드(Q, QB, NET1)의 전압, 스캔 펄스(Scout(n), 그리고 제8 트랜지스터(T8) 및 제17 트랜지스터(T17)에 흐르는 전류를 나타낸 그래프
도 7은 본 발명의 제1 실시예에 따른 (n)번째 스테이지에 입력되는 전단 스테이지의 캐리 펄스(C(n_2)), 후단 스테이지의 캐리 펄스(C(n+2)), 제1 내지 제3 노드(Q, QB, NET1)의 전압, 스캔 펄스(Scout(n), 그리고 제8 트랜지스터(T8)에 흐르는 전류를 나타낸 그래프
도 8은 본 발명의 제2 실시예에 따른 (n)번째 스테이지에 입력되는 전단 스테이지의 캐리 펄스(C(n_2)), 후단 스테이지의 캐리 펄스(C(n+2)), 제1 내지 제3 노드(Q, QB, NET1)의 전압, 스캔 펄스(Scout(n), 그리고 제8 트랜지스터(T8)에 흐르는 전류를 나타낸 그래프
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.
구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다.
이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
본 발명에 따른 표시 장치의 게이트 구동 회로는 n 타입 또는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 TFT로 구현될 수 있다. 이하의 실시예에서 n 타입 TFT를 예시하였지만, 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다. TFT는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. TFT 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 TFT에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 MOSFET(NMOS)의 경우, 캐리어 가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 MOSFET에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 TFT(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 TFT에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.
스위치 소자들로 이용되는 트랜지스터의 게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙한다. 게이트 온 전압은 트랜지스터가 턴-온(turn-on)되는 전압으로 설정되며, 게이트 오프 전압은 트랜지스터가 턴-오프(turn-off)되는 전압으로 설정된다. n 채널 트랜지스터(NMOS)의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 하이 전압(VGH) 보다 낮은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. p 채널 트랜지스터(PMOS)의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다.
첨부된 도면을 참조하여 본 발명의 다양한 실시예예 따른 표시 장치의 게이트 구동 회로를 보다 상세히 설명하면 다음과 같다. 이하에서 설명한 표시 장치는 액정 표시 장치 또는 전계 발광 표시장치일 수 있다.
도 1은 본 발명의 실시예에 따른 표시 장치를 개략적으로 보여 주는 구성 블록도이다.
도 1을 참조하면, 본 발명에 따른 표시 장치는 표시 패널(100)과, 상기 표시 패널(100)에 영상 데이터를 제공하기 위한 구동 회로를 구비한다.
표시 패널(100)의 화면은 입력 영상을 표시하는 픽셀 어레이(AA)를 포함한다. 픽셀 어레이(AA)는 다수의 데이터 라인들(102), 데이터 라인들(102)과 교차되는 다수의 게이트 라인들(104), 및 매트릭스 형태로 배치되는 픽셀들을 포함한다.
픽셀들 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수 있다.
픽셀 어레이(AA)는 다수의 픽셀 라인들(L1~Ln)을 포함한다. 픽셀 라인(L1~Ln)은 픽셀 어레이에서 1 라인에 배치된 서브 픽셀들(101)을 포함한다. 1 픽셀 라인에 배치된 픽셀들은 게이트 라인들(104)을 공유한다. 1 픽셀 라인에 배치된 서브 픽셀들(101)은 서로 다른 데이터 라인(102)에 연결된다. 데이터 라인 방향을 따라 세로 방향으로 배치된 서브 픽셀들은 동일한 데이터 라인을 공유한다. 표시패널 구동회로(110, 120)는 입력 영상의 1 프레임 데이터를 1 프레임 기간 동안 픽셀들에 기입한다. 1 픽셀 라인의 서브 픽셀들에는 1 수평 기간 동안 입력 영상의 픽셀 데이터가 기입된다. 1 수평 기간은 1 프레임 기간을 픽셀 어레이의 총 픽셀 라인 개수로 나눈 시간과 같다.
표시 패널(100) 상에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 채널(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.
표시 패널 구동회로(110, 120)는 데이터 구동 회로(110)와 게이트 구동 회로(120)를 구비한다. 데이터 구동 회로(110)와 데이터 라인들(102) 사이에 도시되지 않은 디멀티플렉서(Demultiplexer, DEMUX)가 배치될 수 있다.
표시 패널 구동회로(110, 120)는 타이밍 콘트롤러(Timing controller, TCON)(130)의 제어 하에 표시 패널(100)의 픽셀 라인을 어드레싱(addressing)하여 픽셀들에 입력 영상의 데이터 전압을 제공하여 영상을 표시한다. 표시 패널 구동회로(110, 120)는 터치 센서들을 구동하기 위한 터치 센서 구동 회로를 더 구비할 수 있다. 터치 센서 구동 회로는 도 1에서 생략되어 있다. 모바일 기기나 웨어러블 기기에서 데이터 구동 회로(110), 타이밍 콘트롤러(130) 등이 하나의 집적 회로에 집적될 수 있다.
데이터 구동회로(110)는 디지털-아날로그 변환기(Digital to Analog converter, 이하 DAC라 함)를 이용하여 매 프레임 기간마다 타이밍 콘트롤러(130)로부터 수신되는 입력 영상의 디지털 데이터를 감마 보상 전압으로 변환하여 데이터 신호의 전압(이하, “데이터 전압”이라 함)을 출력한다. 데이터 전압은 데이터 라인(102)을 통해 픽셀들에 인가된다.
도면에서 생략된 디멀티플렉서는 다수의 스위치 소자들을 이용하여 데이터 구동 회로(110)와 데이터 라인들(102) 사이에 배치되어 데이터 구동 회로(110)로부터 출력되는 데이터 전압을 데이터 라인들(102)로 분배한다. 디멀티플렉서에 의해 데이터 구동 회로(110)의 한 채널이 다수의 데이터 라인들로 분배되기 때문에 데이터 라인들(102)의 개수가 감소될 수 있다.
게이트 구동 회로(120)는 액티브 영역의 트랜지스터 어레이와 함께 표시 패널(100) 상의 베젤(bezel) 영역 상에 직접 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다. 게이트 구동 회로(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 신호를 게이트 라인들(104)로 출력한다. 게이트 신호는 게이트 온 전압(VGH)과 게이트 오프 전압(VGL) 사이에서 스윙한다. 게이트 구동 회로120)는 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 시프트시킴으로써 그 신호들을 게이트 라인들(104)에 순차적으로 공급할 수 있다.
도면에는 도시되지 않았지만, 게이트 구동 회로(120)는, 타이밍 콘트롤러(130)로부터 출력된 신호 및 전압(CLK, ECLK, VST, EVST, RST, ERST, VGH, VGL)을 기반으로 스캔신호를 시프트하고 출력하는 복수갱의 스테이지들로 이루어진다. 신호 및 전압(CLK, ECLK, VST, EVST, RST, ERST, VGH, VGL)은 데이터 구동 회로를 경유하여 출력이 이루어지는 형태로 신호 라인 및 전압 라인이 구성되는 등 다양한 형태로 배치될 수 있다.
게이트 구동 회로(120)의 각 스테이지는 Q노드 및 QB 노드와, 외부에 입력되는 신호 또는 이 전단 스테이지에서 출력되는 캐리 신호 또는 스캔 신호 및 이 전단 스테이지에서 출력되는 캐리 신호 또는 스캔 신호에 따라 상기 Q노드의 전압을 제어하는 노드 제어부와, 상기 Q노드의 전압을 반전하여 상기 QB 노드를 제어하는 인버터부와, 상기 Q노드 및 상기 QB 노드의 전압에 따라 입력되는 클럭신호를 캐리 신호 또는 스캔 신호로 출력하는 출력부를 구비한다.
본 발명은 기존의 게이트 구동회로에서 인버터를 구성하는 트랜지스터의 열화를 방지하여 게이트 구동회로의 신뢰성을 향상키기고 베젤(Bezel) 사이즈를 줄일 수 있는 게이트 구동 회로를 제안한다.
타이밍 콘트롤러(130)는 도시하지 않은 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(DATA)와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭 신호(DCLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 호스트 시스템은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 기기, 웨어러블 기기 중 어느 하나일 수 있다.
타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로 데이터 구동 회로(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호, 디멀티플렉서의 동작 타이밍을 제어하기 위한 스위치 제어신호, 게이트 구동 회로(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생하여 표시 패널 구동회로(110, 120)의 동작 타이밍을 제어할 수 있다. 타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어신호의 전압 레벨은 도시하지 않은 레벨 시프터(Level shifter)를 통해 게이트 온 전압과 게이트 오프 전압으로 변환되어 게이트 구동 회로(120)에 공급될 수 있다. 레벨 시프터는 게이트 타이밍 제어신호의 로우 레벨 전압(low level voltage)을 게이트 로우 전압(VGL)으로 변환하고, 게이트 타이밍 제어신호의 하이 레벨 전압(high level voltage)을 게이트 하이 전압(VGH)으로 변환한다.
본 발명에 따른 게이트 구동회로의 임의의 스테이지를 보다 구체적으로 설명하면 다음과 같다.
도 2는 본 발명에 따른 게이트 구동 회로의 블록 구성도이다.
도 2에 도시한 바와 같이, 본 발명에 따른 게이트 구동 회로(120)는, 종속적으로 접속된 복수개의 스테이지(ST1 ~ ST5)를 포함하고, 각 스테이지(ST1 ~ ST5)는 하나의 게이트 라인(GL)이 연결되어 타이밍 컨트롤러(130)로부터 인가되는 클럭신호(SCCLKs, CRCLKs)에 따라 순차적으로 하나의 스캔 펄스(Sout) 및 하나의 캐리 펄스(Cout)를 생성하는 출력부를 포함한다.
구체적으로 상기 게이트 구동 회로(120)는 상기 타이밍 컨트롤러(130)로부터 다수의 클럭신호(SCCLKs, CRCLKs), 게이트 하이 전압(VGH), 다수의 게이트 로우 전압(VGLs) 및 게이트 스타트 펄스(VST) 등을 수신한다.
상기 다수의 클럭신호(SCCLKs, CRCLKs)는 스캔 펄스 출력용 클럭신호(SCCLKs)와 캐리 펄스 출력용 클럭신호(CRCLKs)를 포함한다.
상기 각 스테이지에서 출력되는 하나의 스캔 펄스(Sout)는 해당 게이트 라인들을 순차적으로 구동하기 위한 것이고, 상기 각 스테이지에서 출력되는 캐리 펄스(Cout)는 전단 스테이지를 리세트(reset)시키거나, 다음 단 스테이지를 세트(set)하기 위한 신호이다.
도 3은 본 발명의 제1 실시예에 따른 (n)번째 스테이지의 회로적 구성도이다.
본 발명의 제1 실시예에 따른 (n)번째 스테이지는, 도 3에 도시한 바와 같이, 제1 내지 제7 트랜지스터(T1~T7)로 구성되어 전단 스테이지(ST(n-2))에서 출력되는 캐리 펄스(C(n-2))에 의해 셋팅되고, 후단 스테이지(ST(n+2))에서 출력되는 캐리 펄스(C(n+2))에 의해 리셋팅되어 제 1 및 제 2 노드(Q, QB)의 전압을 제어하는 노드 제어부(10)와, 제8 내지 제10 트랜지스터(T8~T10) 및 커패시터(C1)로 구성되어 상기 제1 노드(Q)의 전압을 반전시켜 상기 제2 노드(QB)에 인가하는 인버터부(20)와, 다수의 캐리 펄스 출력용 클럭신호(CRCLKs) 중 하나의 캐리 펄스 출력용 클럭 신호(CRCLK(n)를 수신하여 상기 제 1 및 제 2 노드(Q, QB)의 전압 레벨에 따라 상기 캐리 펄스 출력용 클럭 신호(CRCLK(n) 또는 제2 저전위 전원 전압(GVSS2)을 선택하여 캐리 펄스(Cout(n))를 출력하는 캐리 펄스 출력부(30)와, 다수의 스캔 펄스 출력용 클럭신호(SCCLKs) 중 하나의 스캔 펄스 출력용 클럭신호(SCCLK(n))를 수신하여 상기 제 1 및 제 2 노드(Q, QB)의 전압 레벨에 따라 상기 스캔 펄스 출력용 클럭신호(SCCLK(n)) 또는 제1 저전위 전원 전압(GVSS1)을 선택하여 스캔 펄스(Sout(n))를 출력하는 스캔 펄스 출력부(40)를 구비하여 구성된다.
여기서, 상기 인버터부(20)는, 상기 후단 스테이지(ST(n+2))에서 출력되는 캐리 펄스(C(n+2))에 따라 턴-온 또는 턴-오프되고 턴-온 시 고전위 전원 전압(GVDD)을 제3 노드(NET1)에 공급하는 제8 트랜지스터(T8)와, 상기 제3 노드(NET1)의 전압에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 고전위 전원 전압(GVDD)을 상기 제2 노드(QB)에 공급하는 제9 트랜지스터(T9)와, 상기 제1 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 제2 노드(QB)를 제2 저전위 전원 전압(GVSS2)으로 방전시키는 제10 트랜지스터(T10)와, 상기 제3 노드(NET1)와 상기 제2 노드(QB) 사이에 연결되어 상기 제2 노드(QB)가 로우 레벨로 변환되는 인버팅 구동 시점에 상기 제3 노드(NET1)의 전압이 상기 제2 노드(QB)에 동기되어 셀프 인버팅(Self inverting)하는 커패시터(C1)를 포함하여 구성될 수 있다.
여기서, 상기 인버터부(20)의 제2 저전위 전원 전압(GVSS2)과 상기 스캔 펄스 출력부(40)에 인가되는 제1 저전위 전원 전압(GVSS1)은 서로 같거나 다를 수 있다. 즉, 상기 제1 저전위 전원 전압(GVSS1)이 상기 제2 저전위 전원 전압(GVSS2)와 같거나 더 낮을 수 있다.
도 4는 본 발명의 제2 실시예에 따른 (n)번째 스테이지의 회로적 구성도이다.
본 발명의 제2 실시예에 따른 (n)번째 스테이지는, 도 4에 도시한 바와 같이, 제1 내지 제7 트랜지스터(T1~T7)로 구성되어 전단 스테이지(ST(n-2))에서 출력되는 캐리 펄스(C(n-2))에 의해 셋팅되고, 후단 스테이지(ST(n+2))에서 출력되는 캐리 펄스(C(n+2))에 의해 리셋팅되어 제 1 및 제 2 노드(Q, QB)의 전압을 제어하는 노드 제어부(10)와, 제8 내지 제10 및 제16 트랜지스터(T8~T10, T16) 및 커패시터(C1)로 구성되어 상기 제1 노드(Q)의 전압을 반전시켜 상기 제2 노드(QB)에 인가하는 인버터부(20)와, 다수의 캐리 펄스 출력용 클럭신호(CRCLKs) 중 하나의 캐리 펄스 출력용 클럭 신호(CRCLK(n)를 수신하여 상기 제 1 및 제 2 노드(Q, QB)의 전압 레벨에 따라 상기 캐리 펄스 출력용 클럭 신호(CRCLK(n) 또는 제2 저전위 전원 전압(GVSS2)을 선택하여 캐리 펄스(Cout(n))를 출력하는 캐리 펄스 출력부(30)와, 다수의 스캔 펄스 출력용 클럭신호(SCCLKs) 중 하나의 스캔 펄스 출력용 클럭신호(SCCLK(n))를 수신하여 상기 제 1 및 제 2 노드(Q, QB)의 전압 레벨에 따라 상기 스캔 펄스 출력용 클럭신호(SCCLK(n)) 또는 제1 저전위 전원 전압(GVSS1)을 선택하여 스캔 펄스(Sout(n))를 출력하는 스캔 펄스 출력부(40)를 구비하여 구성된다.
여기서, 상기 인버터부(20)는, 상기 후단 스테이지(ST(n+2))에서 출력되는 캐리 펄스(C(n+2))에 따라 턴-온 또는 턴-오프되고 턴-온 시 제1 고전위 전원 전압(GVDD1)을 제3 노드(NET1)에 공급하는 제8 트랜지스터(T8)와, 상기 제3 노드(NET1)의 전압에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 제1 고전위 전원 전압(GVDD1)을 상기 제2 노드(QB)에 공급하는 제9 트랜지스터(T9)와, 상기 제1 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 제2 노드(QB)를 상기 제2 저전위 전원 전압(GVSS2)으로 방전시키는 제10 트랜지스터(T10)와, 상기 제3 노드(NET1)와 상기 제2 노드(QB) 사이에 연결되어 상기 제2 노드(QB)가 로우 레벨로 변환되는 인버팅 구동 시점에 상기 제3 노드(NET1)의 전압이 상기 제2 노드(QB)에 동기되어 셀프 인버팅(Self inverting)하는 커패시터(C1)와, 전단 스테이지(ST(n-4)에서 출력되는 캐리 펄스(C(n-4)에 따라 턴-온 또는 턴-오프되고 턴-온 시 제2 고전위 전원 전압(GVDD2)을 상기 제3 노드(NET1)에 공급하는 제16 트랜지스터(T16)를 포함하여 구성될 수 있다.
여기서, 상기 인버터부(20)의 제2 저전위 전원 전압(GVSS2)과 상기 스캔 펄스 출력부(40)에 인가되는 제1 저전위 전원 전압(GVSS1)은 서로 같거나 다를 수 있다. 즉, 상기 제1 저전위 전원 전압(GVSS1)이 상기 제2 저전위 전원 전압(GVSS2)와 같거나 더 낮을 수 있다.
또한, 상기 인버터부(20)의 제8 트랜지스터(T8) 및 제9 트랜지스터(T9)에 인가되는 상기 제1 고전위 전원 전압(GVDD1)은 제16 트랜지스터(T16)에 인가되는 상기 제2 고전위 전원 전압(GVDD2)과 다를 수 있다. 즉, 상기 제2 저전위 전원 전압(GVSS2)이 상기 제1 저전위 전원 전압(GVSS1)보다 더 낮을 수 있다.
상기에서 설명한 본 발명의 제1 및 제2 실시예에 따른 게이트 구동회로의 인버터부는, 상기 인버터부를 구성하는 트랜지스터의 열화를 방지할 수 있고, 게이트 구동회로의 구성을 단순화 할 수 있다.
상기와 같은 본 발명에 따른 게이트 구동 회로의 효과를 설명하기 위한 비교예의 게이트 구동 회로를 설명하면 다음과 같다.
도 5는 비교예의 (n)번째 스테이지의 회로적 구성도이다.
도 6은 비교예에 따른 (n)번째 스테이지에 입력되는 전단 스테이지의 캐리 펄스(C(n-2)), 후단 스테이지의 캐리 펄스(C(n+2)), 제1 내지 제3 노드(Q, QB, NET1)의 전압, 스캔 펄스(Scout(n), 그리고 제8 트랜지스터(T8) 및 제17 트랜지스터(T17)에 흐르는 전류를 나타낸 그래프이다.
도 7은 본 발명의 제1 실시예에 따른 (n)번째 스테이지에 입력되는 전단 스테이지의 캐리 펄스(C(n-2)), 후단 스테이지의 캐리 펄스(C(n+2)), 제1 내지 제3 노드(Q, QB, NET1)의 전압, 스캔 펄스(Scout(n), 그리고 제8 트랜지스터(T8)에 흐르는 전류를 나타낸 그래프이다.
도 8은 본 발명의 제2 실시예에 따른 (n)번째 스테이지에 입력되는 전단 스테이지의 캐리 펄스(C(n-2), C(n-4)), 후단 스테이지의 캐리 펄스(C(n+2)), 제1 내지 제3 노드(Q, QB, NET1)의 전압, 스캔 펄스(Scout(n), 그리고 제8 트랜지스터(T8)에 흐르는 전류를 나타낸 그래프이다.
비교예의 (n)번째 스테이지의 인버터부(20)는, 도 5에 도시한 바와 같이, 고전위 전원 전압(GVDD)에 따라 턴-온고 턴-온 시 제3 노드(NET1)에 고전위 전원 전압(GVDD)을 공급하는 제8 트랜지스터(T8)와, 상기 제3 노드(NET1)의 전압에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 고전위 전원 전압(GVDD)을 상기 제2 노드(QB)에 공급하는 제9 트랜지스터(T9)와, 상기 제1 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 제2 노드(QB)를 제2 저전위 전원 전압(GVSS2)으로 방전시키는 제10 트랜지스터(T10)와, 상기 제1 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되고 턴-온 시 상기 제3 노드(NET1)를 제2 저전위 전원 전압(GVSS2)으로 방전시키는 제17 트랜지스터(T10)를 포함하여 구성된다.
여기서, 비교예의 인버터부(20)의 제8 트랜지스터(T8)는 게이트 전극과 제1 전극에 고전위 전원 전압(GVDD)이 인가되므로, 상기 제8 트랜지스터(T8)는 항상 턴-온되어 있다. 그리고, 인버팅 구동 시(제1 노드(Q)가 하이 레벨일 때), 제8 트랜지스터(T8) 및 제17 트랜지스터(T17)에 흐르는 전류(Current)가 증가하게 되고, 이로 인하여 제8 트랜지스터(T8) 및 제17 트랜지스터(T17)에 열화가 발생하게 된다.
특히, 트랜지스터의 게이트 절연막으로 사용되는 산화막의 경우 약 10㎂/㎛ 정도의 전류 밀도를 가질 때 상기 제8 트랜지스터(T8)는 열화가 발생하게 된다.
즉, 도 6에 도시한 바와 같이, 제1 노드(Q)가 하이 레벨을 가질 때, 상기 제8 트랜지스터(T8) 및 제17 트랜지스터(T17)에는 전류가 계속 흐르게 된다.
그리고, 상기 제8 트랜지스터(T8)의 열화를 방지하기 위해 상기 제8 트랜지스터(T8)에 직렬로 연결되는 트랜지스터를 더 구비하여 전류 레벨을 감소 시킬 수 있다. 그러나, 이와 같이 구성할 경우 게이트 구동 회로의 구성이 복잡해 진다.
반면, 본 발명의 제1 실시예에 따른 게이트 구동 회로의 스테이지의 인버터부(20)는 비교예의 제17 트랜지스터를 삭제하므로 게이트 구동 회로의 구성을 단순화할 수 있고, 상기 제8 트랜지스터(T8)에 의해 흐르는 전류 패스(Current pass)를 차단할 수 있으므로, 상기 제8 트랜지스터(T8)의 열화를 방지할 수 있다.
즉, 도 7에 도시한 바와 같이, 제1 노드(Q)가 하이 레벨을 가질 때, 상기 제8 트랜지스터(T8)에는 전류가 흐르지 않는다.
또한, 상기 제3 노드(NET1)와 상기 제2 노드(QB) 사이에 커패시터(C1)를 구성하므로, 상기 제2 노드(QB)가 로우 레벨(Low Level)로 변환되는 인버팅 구동 시점에 상기 제3 노드(NET1)의 전압이 상기 제2 노드(QB)에 동기되어 셀프 인버팅되므로, 제9 트랜지스터(T9)를 빠르게 안전하게 턴-오프할 수 있으므로 게이트 구동 회로의 신뢰성을 향상 시킬 수 있다.
반면, 본 발명의 제2 실시예에 따른 게이트 구동 회로의 스테이지의 인버터부(20)는 비교예의 제17 트랜지스터를 삭제하므로, 상기 제8 트랜지스터(T8)에 의해 흐르는 전류 패스(Current pass)를 차단할 수 있어 상기 제8 트랜지스터(T8)의 열화를 방지할 수 있다.
즉, 도 8에 도시한 바와 같이, 제1 노드(Q)가 하이 레벨을 가질 때, 상기 제8 트랜지스터(T8)에는 전류가 흐르지 않는다.
상기 제3 노드(NET1)와 상기 제2 노드(QB) 사이에 커패시터(C1)를 구성하므로, 상기 제2 노드(QB)가 로우 레벨(Low Level)로 변환되는 인버팅 구동 시점에 상기 제3 노드(NET1)의 전압이 상기 제2 노드(QB)에 동기되어 셀프 인버팅되므로, 제9 트랜지스터(T9)를 빠르게 안전하게 턴-오프할 수 있으므로 게이트 구동 회로의 신뢰성을 향상 시킬 수 있다.
또한, 전단 스테이지(ST(n-4)에서 출력되는 캐리 펄스(C(n-4)에 따라 턴-온 또는 턴-오프되고 턴-온 시 제2 고전위 전원 전압(GVDD2)을 상기 제3 노드(NET1)에 공급하는 제16 트랜지스터(T16)를 더 구비하므로, 제1 고전위 전원 전압(GVDD1) 선택 범위를 넓힐 수 있다.
즉, 본 발명의 제1 실시예에 따른 인버터부(20)는 제3 노드(NET1)의 로우 전압이 0V가 되도록 제1 고전위 전원 전압(GVDD1)의 범위를 한정하여야 한다. 그러나, 본 발명의 제2 실시예에 따른 인버터부(20)는 전단 스테이지(ST(n-4)에서 출력되는 캐리 펄스(C(n-4)에 따라 턴-온 시 상기 제1 고전위 전원 전압(GVDD1)보다 더 낮은 전압인 제2 고전위 전원 전압(GVDD2)으로 상기 제3 노드(NET1)를 셋팅하므로, 상기 제1 고전위 전원 전압(GVDD1) 선택 범위를 넓힐 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 노드 제어부 20: 인버터부
30: 캐리 펄스 출력부 40: 스캔 펄스 출력부
100: 표시 패널 110: 데이터 구동 회로
120: 게이트 구동 회로

Claims (8)

  1. 전단 스테이지에서 출력되는 캐리 펄스 및 후단 스테이지에서 출력되는 캐리 펄스에 의해 제 1 및 제 2 노드의 전압을 제어하는 노드 제어부;
    상기 제1 노드의 전압을 반전시켜 상기 제2 노드에 인가하는 인버터부;
    다수의 캐리 펄스 출력용 클럭신호 하나와 제2 저전위 전원 전압을 수신하여 상기 제 1 및 제 2 노드의 전압 레벨에 따라 캐리 펄스를 출력하는 캐리 펄스 출력부와,
    다수의 스캔 펄스 출력용 클럭신호 중 하나와 제1 저전위 전원 전압을 수신하여 상기 제 1 및 제 2 노드의 전압 레벨에 따라 스캔 펄스를 출력하는 스캔 펄스 출력부를 구비하고,
    상기 인버터부는,
    후단 스테이지에서 출력되는 캐리 펄스에 따라 제어되어 제1 고전위 전원 전압을 제3 노드에 공급하는 제1 트랜지스터와,
    상기 제3 노드의 전압에 따라 제어되어 상기 제1 고전위 전원 전압을 상기 제2 노드에 공급하는 제2 트랜지스터와,
    상기 제1 노드의 전압에 따라 제어되어 상기 제2 노드를 상기 제2 저전위 전원 전압으로 방전시키는 제3 트랜지스터와,
    상기 제3 노드와 상기 제2 노드 사이에 연결되는 커패시터를 구비하여 구성되는 표시 장치의 게이트 구동 회로.
  2. 제 1 항에 있어서,
    상기 제1 저전위 전원 전압과 상기 제2 저전위 전원 전압은 서로 같거나 다른 표시 장치의 게이트 구동 회로.
  3. 제 1 항에 있어서,
    상기 인버터부는 또 다른 전단 스테이지에서 출력되는 캐리 펄스에 따라 제어되어 제2 고전위 전원 전압을 상기 제3 노드에 공급하는 제4 트랜지스터를 더 포함하는 표시 장치의 게이트 구동 회로.
  4. 제 3 항에 있어서,
    상기 제1 고전위 전원 전압은 상기 제2 고전위 전원 전압과 다른 표시 장치의 게이트 구동 회로.
  5. 제 4 항에 있어서,
    상기 제2 저전위 전원 전압이 상기 제1 저전위 전원 전압보다 더 낮은 표시 장치의 게이트 구동 회로.
  6. 다수의 데이터 라인들 및 다수의 게이트 라인들이 교차 배열되어 픽셀들이 정의되는 표시 패널;
    타이밍 콘트롤러의 제어 하에 스캔 펄스를 상기 다수의 게이트 라인들에 순차적으로 출력하는 게이트 구동 회로; 및
    상기 타이밍 콘트롤러로부터 수신되는 입력 영상 데이터를 변환하여 데이터 전압을 상기 다수의 데이터 라인들에 출력하는 데이터 구동회로를 구비하고,
    상기 게이트 구동 회로는,
    전단 스테이지에서 출력되는 캐리 펄스 및 후단 스테이지에서 출력되는 캐리 펄스에 의해 제 1 및 제 2 노드의 전압을 제어하는 노드 제어부와,
    상기 제1 노드의 전압을 반전시켜 상기 제2 노드에 인가하는 인버터부와,
    다수의 캐리 펄스 출력용 클럭신호 하나와 제2 저전위 전원 전압을 수신하여 상기 제 1 및 제 2 노드의 전압 레벨에 따라 캐리 펄스를 출력하는 캐리 펄스 출력부와,
    다수의 스캔 펄스 출력용 클럭신호 중 하나와 제1 저전위 전원 전압을 수신하여 상기 제 1 및 제 2 노드의 전압 레벨에 따라 스캔 펄스를 출력하는 스캔 펄스 출력부를 구비하고,
    상기 인버터부는,
    후단 스테이지에서 출력되는 캐리 펄스에 따라 제어되어 제1 고전위 전원 전압을 제3 노드에 공급하는 제1 트랜지스터와,
    상기 제3 노드의 전압에 따라 제어되어 상기 제1 고전위 전원 전압을 상기 제2 노드에 공급하는 제2 트랜지스터와,
    상기 제1 노드의 전압에 따라 제어되어 상기 제2 노드를 상기 제2 저전위 전원 전압으로 방전시키는 제3 트랜지스터와,
    상기 제3 노드와 상기 제2 노드 사이에 연결되는 커패시터를 구비하여 구성되는 표시 장치.
  7. 제 6 항에 있어서,
    상기 인버터부는 또 다른 전단 스테이지에서 출력되는 캐리 펄스에 따라 제어되어 제2 고전위 전원 전압을 상기 제3 노드에 공급하는 제4 트랜지스터를 더 포함하는 표시 장치.
  8. 제 7 항에 있어서,
    상기 제2 저전위 전원 전압이 상기 제1 저전위 전원 전압보다 더 낮은 표시 장치.
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* Cited by examiner, † Cited by third party
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KR20230137095A (ko) * 2022-03-21 2023-10-04 성균관대학교산학협력단 Tft 열화 현상 개선을 위한 스캔 드라이버 회로

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