KR20180138473A - 게이트 구동부와 이를 이용한 표시장치 - Google Patents

게이트 구동부와 이를 이용한 표시장치 Download PDF

Info

Publication number
KR20180138473A
KR20180138473A KR1020170078733A KR20170078733A KR20180138473A KR 20180138473 A KR20180138473 A KR 20180138473A KR 1020170078733 A KR1020170078733 A KR 1020170078733A KR 20170078733 A KR20170078733 A KR 20170078733A KR 20180138473 A KR20180138473 A KR 20180138473A
Authority
KR
South Korea
Prior art keywords
node
transistor
electrode connected
terminal
signal
Prior art date
Application number
KR1020170078733A
Other languages
English (en)
Inventor
심우성
봉준호
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020170078733A priority Critical patent/KR20180138473A/ko
Publication of KR20180138473A publication Critical patent/KR20180138473A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2230/00—Details of flat display driving waveforms
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

본 명세서는 복수 개의 스테이지를 포함하는 게이트 구동회로를 제공한다. 복수 개의 스테이지 중 제N(N은 양의 정수) 스테이지는 제1스타트신호단의 제1스타트신호, 제1발광클럭신호단의 제1발광클럭신호 및, 저전위전압단의 저전위전압을 기반으로 동작하며 제Q2노드와 제QB노드를 제어하는 제1회로부, 고전위전압단의 고전위전압, 제Q노드의 전위, 제QB노드의 전위 및, 저전위전압단의 저전위전압을 기반으로 동작하며 제1발광신호 출력단을 통해 발광신호를 출력하는 제2회로부, 제SQ노드의 전위 및, 제SQB노드의 전위를 제어하는 제3회로부, 및 제1스캔클럭신호단의 제1스캔클럭신호, 제SQ노드의 전위, 제SQB노드의 전위, 저전위전압단의 저전위전압을 기반으로 동작하며 제1스캔신호 출력단을 통해 스캔신호를 출력하는 제4회로부를 포함하고, 복수 개의 스테이지 중 제N+1(N은 양의 정수)스테이지는, 제N스테이지의 제SQ노드 및 제SQB노드를 공유한다.

Description

게이트 구동부와 이를 이용한 표시장치 {GATE DRIVING CIRCUIT AND DISPLAY DEDVICE USING THE SAME}
본 발명은 게이트 구동부와 이를 이용한 표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광표시장치(Organic Light Emitting Display: OLED), 액정표시장치(Liquid Crystal Display: LCD), 전계방출표시장치(Field Emission Display: FED), 전기영동표시장치(Electro Phoretic Display: EPD), 전기습윤 표시장치(Electro-Wetting Display: EWD), 및 양자점 표시장치(Quantum Dot display: QD) 등과 같은 표시장치의 사용이 증가하고 있다.
앞서 설명한 표시장치 중, 액정표시장치나 유기전계발광표시장치는 표시패널에 포함된 서브 픽셀들에 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 발광을 하게 됨으로써 영상을 표시할 수 있다.
위와 같은 표시장치는 복수의 서브 픽셀을 포함하는 표시패널과 표시패널을 구동하는 구동부가 포함된다. 구동부에는 표시패널에 스캔신호(또는 게이트신호)를 공급하는 게이트 구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.
스캔신호를 출력하는 게이트 구동부는 집적회로 형태뿐만 아니라 박막 트랜지스터 공정과 함께 게이트인패널(Gate In Panel; 이하 GIP) 형태로 표시패널에 형성되는 표시패널 내장형으로 이루어지기도 한다.
게이트인패널 형태의 게이트 구동부는 외부 장치로부터 클럭신호 등을 공급받고 이를 기반으로 순차적인 스캔신호를 생성하는 시프트 레지스터 회로와 시프트 레지스터 회로의 출력신호와 클럭신호 등을 공급받고 이를 기반으로 발광신호를 생성하는 인버터 회로로 구성된다.
기존에 제안된 게이트인패널 형태의 게이트 구동부는 시프트 레지스터 회로와 인버터 회로의 복잡도 및 게이트 구동부의 레이아웃의 한계로 네로우 베젤(Narrow Bezel) 구현 시 어려움이 있는 문제점이 있다.
본 명세서는 스캔신호 발생회로와 발광신호 발생회로를 단일 회로로 통합하여 네로우 베젤 구현이 가능한 게이트 구동부 및 이를 포함하는 표시장치를 제공하는 것이다.
본 명세서는 복수 개의 스테이지를 포함하는 게이트 구동회로를 제공한다. 복수 개의 스테이지 중 제N(N은 양의 정수) 스테이지는 제1스타트신호단의 제1스타트신호, 제1발광클럭신호단의 제1발광클럭신호 및, 저전위전압단의 저전위전압을 기반으로 동작하며 제Q2노드와 제QB노드를 제어하는 제1회로부, 고전위전압단의 고전위전압, 제Q노드의 전위, 제QB노드의 전위 및, 저전위전압단의 저전위전압을 기반으로 동작하며 제1발광신호 출력단을 통해 발광신호를 출력하는 제2회로부, 제SQ노드의 전위 및, 제SQB노드의 전위를 제어하는 제3회로부, 및 제1스캔클럭신호단의 제1스캔클럭신호, 제SQ노드의 전위, 제SQB노드의 전위, 저전위전압단의 저전위전압을 기반으로 동작하며 제1스캔신호 출력단을 통해 스캔신호를 출력하는 제4회로부를 포함하고, 복수 개의 스테이지 중 제N+1(N은 양의 정수)스테이지는, 제N스테이지의 제SQ노드 및 제SQB노드를 공유한다.
다른 측면에서 본 명세서는 표시영역과 비표시영역을 갖는 표시패널, 표시영역에 위치하는 서브 픽셀들 및 비표시영역에 위치하고 서브 픽셀들에 스캔신호와 발광신호를 제공하기 위해 복수 개의 스테이지로 배치된 게이트 구동부를 포함하는 표시장치를 제공한다. 복수 개의 스테이지 중 제N(N은 양의 정수)스테이지와 제N+1스테이지는 스캔신호를 출력하기 위해 제어되는 적어도 2개의 노드를 공유한다.
본 명세서는 표시패널 구동을 위한 스캔신호 및 발광신호를 출력할 수 있는 신호 통합발생회로를 구성함으로써, 회로 구성을 최소화하여 네로우 베젤의 구현을 가능하게 할 수 있으며, 설계 마진(Margin)을 확보할 수 있다.
그리고, 본 명세서는 인접하는 두 개의 스테이지들 간에 노드를 공유하거나 특정 기간 동안 공유된 접속 관계를 해제함으로써, 신호의 출력 지연성을 낮출 수 있으며, 출력 안정성을 높일 수 있다.
도 1은 표시장치의 개략적인 블록도.
도 2는 도 1에 도시된 서브 픽셀의 구성 예시도.
도 3은 스캔 구동부의 일부를 나타낸 블록도.
도 4는 본 발명의 제1실시예에 따른 게이트 구동부의 일부를 나타낸 블록도.
도 5는 펄스폭가변 구동의 설명을 위한 도면.
도 6은 실험예에 따른 신호 통합발생회로를 상세히 나타낸 회로 구성도.
도 7은 실험예에 따른 신호 통합발생회로의 입출력 파형도.
도 8은 실험예에 따른 신호 통합발생회로를 기반으로 구현된 게이트 구동부의 스테이지별 상세 배치도.
도 9는 본 명세서의 제1실시예에 따른 제1스테이지의 신호 통합발생회로를 상세히 나타낸 회로 구성도.
도 10은 본 명세서의 제1실시예에 따른 제2스테이지의 신호 통합발생회로를 상세히 나타낸 회로 구성도.
도 11은 본 명세서의 제1실시예에 따라 공유 접속된 제1 및 제2스테이지의 신호 통합발생회로를 상세히 나타낸 회로 구성도.
도 12는 본 명세서의 제1실시예에 따른 신호 통합발생회로를 기반으로 구현된 게이트 구동부의 스테이지별 상세 배치도.
도 13은 본 명세서의 제1실시예에 따른 신호 통합발생회로의 입출력 파형도.
도 14는 본 명세서의 제1실시예에 따라 공유 접속된 제1 및 제2스테이지의 신호 통합발생회로를 간략히 나타낸 블록도.
도 15는 본 명세서의 제2실시예에 따라 공유 접속된 제1 및 제2스테이지의 신호 통합발생회로를 간략히 나타낸 블록도.
도 16은 본 명세서의 제2실시예에 따라 공유 접속된 제1 및 제2스테이지의 신호 통합발생회로를 상세히 나타낸 회로 구성도.
도 17은 본 명세서의 제1 및 제2실시예의 특성을 비교 설명하기 위한 파형도.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
본 명세서에 따른 표시장치는 텔레비젼, 셋톱박스, 네비게이션, 영상 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈시어터, 모바일폰 및 스마트워치 등으로 구현된다. 표시장치는 액정표시장치, 유기전계발광표시장치, 양자점표시장치, 전기영동표시장치, 플라즈마표시장치, 플랫패널디스플레이(Flat Panel Display), 플렉시블디스플레이(Flexible Display), 밴더블디스플레이(Bendable Display), 폴더블디스플레이(Foldable Display), 웨어러블디스플레이(Wearable Display) 등일 수 있으며, 이에 한정되지 않는다.
이하에서는 설명의 편의를 위해 유기전계발광표시장치를 일례로 설명한다. 아울러, 이하에서 설명되는 트랜지스터는 게이트전극을 제외하고 타입에 따라 소오스전극과 드레인전극 또는 드레인전극과 소오스전극으로 명명될 수 있으며, 이를 제1전극과 제2전극으로 설명한다.
도 1은 표시장치의 개략적인 블록도이고, 도 2는 도 1에 도시된 서브 픽셀의 구성 예시도이다.
도 1에 도시된 바와 같이, 표시장치에는 표시패널(100), 타이밍 제어부(110), 데이터 구동부(120) 및 게이트 구동부(130, 140A, 140B)가 포함된다.
표시패널(100)에는 상호 교차하는 데이터 라인들(DL) 및 스캔 라인들(GL)에 구분되어 연결된 서브 픽셀들이 포함된다. 표시패널(100)은 적어도 하나의 필름이나 기판 그리고 필름이나 기판 위에 형성된 서브 픽셀들을 수분이나 산소 등의 외기로부터 보호하기 위해 밀봉된다.
표시패널(100)은 서브 픽셀들이 형성되는 표시영역(AA)과 표시영역(AA)의 외측으로 각종 신호라인들이나 패드 등이 형성되는 비표시영역(LNA, RNA)을 포함한다. 표시영역(AA)은 영상을 표시하는 영역으로서 서브 픽셀들이 위치하는 영역이고, 비표시영역(LNA, RNA)은 영상을 비표시하는 영역으로서 서브 픽셀들이 위치하지 않는 영역 또는 신호라인들만 위치하는 영역이다. 표시패널(100)은 서브 픽셀(SP)의 구성 방식에 따라 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 구현된다.
도 2에 도시된 바와 같이, 하나의 서브 픽셀(SP)에는 스캔 라인(GL1)과 데이터 라인(DL1)에 연결된 스위칭 트랜지스터(SW)와 스캔신호에 대응하여 턴온된 스위칭 트랜지스터(SW)를 통해 공급된 데이터신호(DATA)에 대응하여 동작하는 픽셀회로(PC)가 포함된다. 서브 픽셀(SP)의 픽셀회로(PC)는 2T(Transistor)(구동 트랜지스터, 발광제어 트랜지스터) 1C(Capacitor)(커패시터), 유기 발광다이오드, 및 다양한 형태의 보상회로가 더 추가되도록 구성될 수 있다.
타이밍 제어부(110)는 영상보드에 연결된 LVDS 또는 TMDS 인터페이스 수신회로 등을 통해 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 도트 클럭 신호 등의 타이밍신호를 입력받는다. 타이밍 제어부(110)는 입력된 타이밍신호를 기준으로 데이터 구동부(120)와 게이트 구동부(130, 140A, 140B)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다.
데이터 구동부(120)는 다수의 소스 드라이브 IC(Integrated Circuit)들을 포함한다. 소스 드라이브 IC들은 타이밍 제어부(110)로부터 데이터신호(DATA)와 소스 타이밍 제어신호(DDC)를 공급받는다. 소스 드라이브 IC들은 소스 타이밍 제어신호(DDC)에 응답하여 데이터신호(DATA)를 디지털신호에서 아날로그신호로 변환하고, 이를 표시패널(100)의 데이터 라인들(DL)을 통해 공급한다. 소스 드라이브 IC들은 COG(Chip on Glass) 공정이나 TAB(Tape Automated Bonding) 등의 공정에 의해 표시패널(100)의 데이터 라인들(DL)에 접속된다.
게이트 구동부(130, 140A, 140B)는 레벨 시프터회로(130) 및 신호 발생회로(140A, 140B)를 포함한다. 레벨 시프터회로(130)는 전원 공급부로 명명될 수 있다. 따라서, 레벨 시프터회로(130)는 게이트 구동부(130, 140A, 140B)에 포함되지 않고 독립적인 구성일 수 있다. 이하에서는 설명의 편의를 위해 레벨 시프터회로(130)가 게이트 구동부(130, 140A, 140B)에 포함되는 것을 예로 들어 설명한다.
레벨 시프터회로(130)는 IC 형태로 표시패널(100)에 접속되는 외부 기판에 형성될 수 있다. 레벨 시프터회로(130)는 타이밍 제어부(110)의 제어하에 클럭신호(CLK)라인, 스타트신호(VST)라인, 게이트하이전압(VGH)라인 및 게이트로우전압(VGL)라인 등을 통해 공급되는 신호 및 전압의 레벨을 시프팅한 후 신호 발생회로(140A, 140B)에 공급한다.
신호 발생회로(140A, 140B)는 게이트인패널(GIP) 방식에 의해 표시패널(100)에 박막 트랜지스터 형태로 형성될 수 있다. 신호 발생회로(140A, 140B)는 표시패널(100)의 좌측 및 우측 비표시영역(LNA, RNA)에 구분되어 형성될 수 있다. 신호 발생회로(140A, 140B)는 레벨 시프터회로(130)로부터 출력된 신호 및 전압(CLK, VST, VGH, VGL)을 기반으로 스캔신호를 시프트하고 출력하는 스테이지들로 이루어진다. 신호 및 전압(CLK, VST, VGH, VGL)은 데이터 구동부(120)를 경유하여 출력이 이루어지는 형태로 신호라인 및 전압라인이 구성되는 등 다양한 형태로 배치될 수 있다.
신호 발생회로(140A, 140B)는 서브 픽셀들에 포함된 스위칭 트랜지스터들을 턴온 또는 턴오프하기 위해 사용되는 스캔신호를 출력하는 스캔신호 발생회로와 서브 픽셀들에 포함된 발광제어 트랜지스터들을 턴온 또는 턴오프하기 위해 사용되는 발광신호를 출력하는 발광신호 발생회로를 포함한다.
이하에서 도시 및 설명되는 스캔 구동부의 일부는 제N(N은 양의 정수)스테이지 또는 이와 인접하는 스테이지일 수 있다.
도 3은 스캔 구동부의 일부를 나타낸 블록도이다.
도 3에 도시된 바와 같이, 게이트 구동부의 신호 발생회로(140A, 140B)를 구성할 시, 스캔신호 발생회로(SR[1], SR[2])와 발광신호 발생회로(EM[1], EM[2])를 별도로 구성 및 배치되어 있다. 예를 들면, 표시영역(AA)의 일측에는 스캔신호 발생회로(SR[1], SR[2])를 배치하고, 표시영역(AA)의 타측에는 발광신호 발생회로(EM[1], EM[2])를 배치한다.
스캔신호 발생회로(SR[1], SR[2])와 발광신호 발생회로(EM[1], EM[2])를 각각 별도로 구성 및 배치할 경우, 회로가 차지하는 면적이 넓어지기 때문에 비표시영역(LNA, RNA)이 증가하게 된다.
도 4는 본 명세서의 제1실시예에 따른 게이트 구동부의 일부를 나타낸 블록도이다.
도 4에 도시된 바와 같이, 제1실시예는 게이트 구동부의 신호 발생회로(140A, 140B) 구성시, 스캔신호 발생회로와 발광신호 발생회로를 통합하여 하나의 신호 통합발생회로(NSDa, NSDb)로 구성 및 배치한다. 예를 들면, 표시영역(AA)의 일측에는 제1스캔신호 발생회로(SR[1])와 제1발광신호 발생회로(EM[1])를 포함하는 제1신호 통합발생회로(NSDa)가 배치되고, 표시영역(AA)의 타측에는 제2스캔신호 발생회로(SR[2])와 제2발광신호 발생회로(EM[2])를 포함하는 제2신호 통합발생회로(NSDb)가 배치된다.
본 명세서의 제1실시예에 따르면, 이종(異種)의, 서로 다른 종류의 신호 발생회로들을 하나로 통합하여 구성 및 배치하면 회로가 차지하는 면적을 줄일 수 있기 때문에 비표시영역(LNA, RNA)의 증가를 방지할 수 있거나 비표시영역(LNA, RNA)의 최적화가 가능하므로, 네로우 베젤을 구현할 수 있다.
표시영역(AA)의 양측에 배치된 신호 통합발생회로(NSDa, NSDb)는 복수의 스테이지(STG1, STG2)를 포함한다. 복수의 스테이지(STG1, STG2)는 하나의 스테이지의 출력단이 다음단(또는 출력단 이후의 단)의 스테이지의 입력단에 연결되는 종속적 접속 관계를 갖는다. 그리고, 복수의 스테이지(STG1, STG2)는 네로우 베젤을 구현하기 위해 하나의 스테이지의 내부에 존재하는 적어도 하나의 노드와 다음단의 스테이지의 내부에 존재하는 적어도 하나의 노드가 서로 공유되도록 연결된다.
도 5는 펄스폭가변 구동을 설명하는 도면이다.
도 5에 도시된 바와 같이, 발광신호의 폭을 제어하는 펄스폭가변(PWM modulation) 구동을 하면 tn 또는 ti 등의 형태로 유기발광다이오드의 발광시간(EMT)을 다양하게 제어할 수 있다.
펄스폭가변 구동을 위한 출력을 생성하려면, 한 개 이상의 스캔신호 발생회로 및 한 개 이상의 발광신호 발생회로가 필요하다. 따라서, 도 3의 게이트 구동부를 이용하면 회로 구성에 필요한 블록 수의 증가로 인하여 네로우 베젤 구현 시 어려움이 발생한다.
제1실시예에 따른 게이트 구동부는 앞서 설명한 바와 같은 펄스폭가변 구동이 가능한 신호 통합발생회로(NSDa, NSDb)를 구현하고, 이들에 포함된 회로의 최적화를 위한 실험예를 설명한다. 그리고, 실험예를 기반으로 회로의 구성을 더욱 최적화하는 방안을 도출하였으며, 이를 설명하면 다음과 같다. 그리고, 이하에서 설명되는 실험예는 본 명세서의 실시예를 도출하는 과정에서 사용되는 중간 단계이지며, 이 실험예도 본 명세서의 실시예에 포함된다.
도 6은 실험예에 따른 신호 통합발생회로를 상세히 나타낸 회로 구성도이고, 도 7은 실험예에 따른 신호 통합발생회로의 입출력 파형도이며, 도 8은 실험예에 따른 신호 통합발생회로를 기반으로 구현된 게이트 구동부의 스테이지별 상세 배치도이다.
도 6 내지 도 8에 도시된 바와 같이, 실험예에 따른 신호 통합발생회로(NSD)는 제1회로부(SC), 제2회로부(MM), 제3회로부(LC), 제4회로부(SR)를 포함한다. 제1회로부 내지 제3회로부(SC, MM, LC)는 발광신호 발생회로(EM)로 정의될 수 있고, 제4회로부(SR)는 스캔신호 발생회로로 정의될 수 있다.
제1회로부(SC)는 제1스타트신호단(EVST)의 제1스타트신호, 제1발광클럭신호단(ECLK1)의 제1발광클럭신호, 저전위전압단(VGL)의 저전위전압 등을 기반으로 동작하며 제2회로부(MM)와 연결된 제Q노드(QN)와 제QB노드(QBN)의 충방전을 제어한다. 그리고, 제1회로부(SC)는 제1 내지 제4 트랜지스터(T1 ~ T4) 및 제1커패시터(C1)를 포함한다.
제2회로부(MM)는 고전위전압단(VGH)의 고전위전압, 제Q노드(QN)의 전위, 제QB노드(QBN)의 전위, 저전위전압단(VGL)의 저전위전압 등을 기반으로 동작하며 발광신호를 생성하고 발광신호 출력단(EMO)을 통해 발광신호를 출력한다. 그리고, 제2회로부(MM)는 제5트랜지스터(T5), 제6a트랜지스터(T6a), 제6b트랜지스터(T6b), 제13트랜지스터(T13), 제14트랜지스터(T14), 제2커패시터(C2), 및 제3커패시터(C3)를 포함한다.
제3회로부(LC)는 제2스타트신호단(SVST)의 제2스타트신호, 저전위전압단(VGL)의 저전위전압 등을 기반으로 동작하며 제4회로부(SR)의 제SQ노드(SQN)의 전위, 제SQB노드(SQB)의 전위를 제어한다. 그리고, 제3회로부(LC)는 제7 내지 제10 트랜지스터(T7 ~ T10) 및 제5 커패시터(C5)를 포함한다.
제4회로부(SR)는 제1스캔클럭신호단(SCLK1)의 제1스캔클럭신호, 제SQ노드(SQN)의 전위, 제SQB노드(SQB)의 전위, 저전위전압단(VGL)의 저전위전압 등을 기반으로 동작하며 스캔신호를 생성하고 스캔신호 출력단(SRO)을 통해 스캔신호를 출력한다. 그리고, 제4회로부(SR)는 제11 내지 제12 트랜지스터(T11 ~ T12) 및 제4 커패시터(C4)를 포함한다.
도 6 및 도 7에 도시된 바와 같이, 실험예에 따른 신호 통합발생회로(NSD)는 2상의 클럭신호(ECLK1, ECLK2), 2개의 스타트신호(EVST, SVST), 4상의 클럭신호(SCLK1 ~ SCLK4)를 기반으로 동작하며 발광신호와 스캔신호를 출력할 수 있다. ECLK1은 제1발광클럭신호, ECLK2는 제2발광클럭신호, EVST는 제1스타트신호, SVST는 제2스타트신호, SCLK1은 제1스캔클럭신호, SCLK2는 제2스캔클럭신호, SCLK3은 제3스캔클럭신호, SCLK4는 제4스캔클럭신호로 명명될 수 있다. 또한, 각 스테이지에 입력되는 클럭신호는 서로 다를 수 있다.
도 8에 도시된 바와 같이, 실험예에 따른 신호 통합발생회로는 스캔신호 발생회로(SR[1])와 발광신호 발생회로(EM[1])로 구분될 수 있다. 그리고, 스캔신호 발생회로(SR[1])와 발광신호 발생회로(EM[1])표시패널 상의 비표시영역에 다수의 스테이지(STG1 ~ STG4)로 구성 및 배치되고, 종속적 접속 관계를 갖도록 접속된다. 도 8에서 ECLKs와 SCLKs는 2상 및 4상의 클럭신호들을 통합 표시한 것이고, "Power"는 고전위전압단(VGH)과 저전위전압단(VGL)을 통합 표시한 것이다.
도 6 내지 도 8을 참조하여 설명한 실험예의 신호 통합발생회로(NSD)를 발광신호의 펄스폭가변 구동이 가능한 스캔 구동부를 구현하기 위해서는 제3회로부(LC)가 필요하다. 제3회로부(LC)는 발광신호의 펄스폭가변 구동시 로직로우의 스캔신호가 정상적으로 출력 및 유지되도록 스캔신호를 제어한다. 이 경우, 제3회로부(LC)는 로직로우의 스캔신호가 출력되도록 제SB노드(SQN)를 로우상태(또는 방전상태)로, 제SQB노드(SQB)를 하이상태(또는 충전상태)로 유지하는 동작을 한다.
그리고, 실험예에 따른 신호 통합발생회로(NSD)는 스테이지마다 4개의 트랜지스터(T7 ~ T10)로 이루어진 제3회로부(LC)를 배치해야 하며, 네로우 베젤의 구현을 위해서는 회로부의 레이아웃이 복잡할 수 있는 문제점이 발생할 수 있으므로, 아래와 같은 실시예를 제안한다.
도 9는 본 명세서의 제1실시예에 따른 제1스테이지의 신호 통합발생회로를 상세히 나타낸 회로 구성도이고, 도 10은 본 명세서의 제1실시예에 따른 제2스테이지의 신호 통합발생회로를 상세히 나타낸 회로 구성도이며, 도 11은 본 명세서의 제1실시예에 따라 공유 접속된 제1 및 제2스테이지의 신호 통합발생회로를 상세히 나타낸 회로 구성도이고, 도 12는 본 명세서의 제1실시예에 따른 신호 통합발생회로를 기반으로 구현된 게이트 구동부의 스테이지별 상세 배치도이며, 도 13은 본 명세서의 제1실시예에 따른 신호 통합발생회로의 입출력 파형도이다.
도 9에 도시된 바와 같이, 본 명세서의 제1실시예에 따른 제1스테이지(STG1)의 신호 통합발생회로(NSD)는 제1회로부(SC), 제2회로부(MM), 제3회로부(LC), 제4회로부(SR)를 포함한다. 제1회로부 내지 제3회로부(SC, MM, LC)는 발광신호 발생회로(EM)로 정의될 수 있고, 제4회로부(SR)는 스캔신호 발생회로로 정의될 수 있다.
제1회로부(SC)는 제1스타트신호단(EVST)의 제1스타트신호, 제1발광클럭신호단(ECLK1)의 제1발광클럭신호, 저전위전압단(VGL)의 저전위전압 등을 기반으로 동작하며 제2회로부(MM)와 연결된 제Q2노드(Q2N)와 제QB노드(QBN)의 충방전을 제어한다. 그리고, 제1회로부(SC)는 제1 내지 제4 트랜지스터(T1 ~ T4) 및 제1커패시터(C1)를 포함한다.
제1트랜지스터(T1)는 제1발광클럭신호단(ECLK1) 및 제1커패시터(C1)의 일단에 게이트전극이 연결되고 제1스타트신호단(EVST)에 제1전극이 연결되고 제Q2노드(Q2N)에 제2전극이 연결된다. 제1트랜지스터(T1)는 제1발광클럭신호에 대응하여 동작한다. 제1트랜지스터(T1)가 턴온되면 제Q2노드(Q2N)의 전위는 제1스타트신호에 의해 충전 상태가 된다.
제2트랜지스터(T2)는 제1스타트신호단(EVST)에 게이트전극이 연결되고 제1커패시터(C1)의 타단에 제1전극이 연결되고 저전위전압단(VGL)에 제2전극이 연결된다. 제2트랜지스터(T2)는 제1스타트신호에 대응하여 동작한다. 제2트랜지스터(T2)가 턴온되면 제1커패시터(C1)의 양단에 전위차가 발생할 수 있으며, 제1커패시터(C1)의 일단의 전위는 방전 상태가 된다. 제1커패시터(C1)의 일단의 전위가 방전되면 제1트랜지스터(T1)는 턴오프된다. 즉, 제2트랜지스터(T2)는 제1트랜지스터(T1)를 제어한다.
제3트랜지스터(T3)는 제1커패시터(C1)의 타단에 게이트전극이 연결되고 제1발광클럭신호단(ECLK1) 및 제1커패시터(C1)의 일단에 제1전극이 연결되고 제QB노드(QBN)에 제2전극이 연결된다. 제3트랜지스터(T3)는 제1커패시터(C1)의 타단의 전위에 대응하여 동작한다. 제3트랜지스터(T3)가 턴온되면 제1발광클럭신호는 제QB노드(QBN)에 전달된다. 그리고 제QB노드(QBN)는 충전 상태가 된다.
제4트랜지스터(T4)는 제1트랜지스터(T1)의 제2전극 및 제Q2노드(Q2N)에 게이트전극이 연결되고 제3트랜지스터(T3)의 제2전극에 제1전극이 연결되고 저전위전압단(VGL)에 제2전극이 연결된다. 제4트랜지스터(T4)는 제Q2노드(Q2N)의 전위에 대응하여 동작한다. 제4트랜지스터(T4)가 턴온되면 제QB노드(QBN)의 전위는 저전위전압에 의해 방전 상태가 된다.
제1커패시터(C1)는 제1발광클럭신호단(ECLK1), 제1트랜지스터(T1)의 게이트전극, 제3트랜지스터(T3)의 제1전극에 일단이 연결되고, 제3트랜지스터(T3)의 게이트전극 및 제2트랜지스터(T2)의 제1전극에 타단제이 연결된다. 제1커패시터(C1)는 제3트랜지스터(T3)를 제어하는 스위칭 트랜지스터와 같은 역할을 한다. 제1커패시터(C1)의 경우, 트랜지스터와 같은 역할을 하지만 트랜지스터 대비 적은 면적을 차지하므로 신호 통합발생회로(NSD)의 면적을 보다 줄일 수 있다.
제2회로부(MM)는 고전위전압단(VGH)의 고전위전압, 제Q노드(QN)의 전위, 제QB노드(QBN)의 전위, 저전위전압단(VGL)의 저전위전압 등을 기반으로 동작하며 발광신호를 생성하고 발광신호 출력단(EMO)을 통해 발광신호를 출력한다. 그리고, 제2회로부(MM)는 제5트랜지스터(T5), 제6a트랜지스터(T6a), 제6b트랜지스터(T6b), 제13트랜지스터(T13), 제14트랜지스터( T14), 제2 커패시터(C2), 및 제3커패시터(C3)를 포함한다.
제5트랜지스터(T5)는 제13트랜지스터(T13)의 제2전극 및 제3커패시터(C3)의 일단이 접속된 제Q노드(QN)에 게이트전극이 연결되고 고전위전압단(VGH)에 제1전극이 연결되고 제1발광신호 출력단(EMO1)에 제2전극이 연결된다. 제5트랜지스터(T5)는 제Q노드(QN)의 전위에 대응하여 동작한다. 제5트랜지스터(T5)가 턴온되면 제1발광신호 출력단(EMO1)에는 고전위전압의 발광신호(또는 로직하이의 발광신호)가 출력된다. 제5트랜지스터(T5)는 제13트랜지스터(T13) 없이 제Q2노드(Q2N)에 게이트전극이 직접 연결될 수도 있다.
제6a트랜지스터(T6a)는 제QB노드(QBN)에 게이트전극이 연결되고 제1발광신호 출력단(EMO1)에 제1전극이 연결되고 제6b트랜지스터(T6b)의 제1전극 및 제14트랜지스터(T14)의 제2전극에 제2전극이 연결된다. 제6b트랜지스터(T6b)는 제QB노드(QBN)에 게이트전극이 연결되고 제6a트랜지스터(T6a)의 제2전극에 제1전극이 연결되고 저전위전압단(VGL)에 제2전극이 연결된다. 제6a트랜지스터(T6a)와 제6b트랜지스터(T6b)는 게이트전극 공유형으로서, 제QB노드(QBN)의 전위에 대응하여 동시에 동작한다. 제6a트랜지스터(T6a)와 제6b트랜지스터(T6b)가 턴온되면 제1발광신호 출력단(EMO1)에는 저전위전압의 발광신호(또는 로직로우의 발광신호)가 출력된다.
제13트랜지스터(T13)는 고전위전압단(VGH)에 게이트전극이 연결되고 제Q2노드(Q2N)에 제1전극이 연결되고 제5트랜지스터(T5)의 게이트전극에 제2전극이 연결된다. 제13트랜지스터(T13)는 고전위전압에 대응하여 동작한다. 제13트랜지스터(T13)가 턴온되면 제Q2노드(Q2N)의 전위는 제5트랜지스터(T5)에 전달된다.
제14트랜지스터(T14)는 제3커패시터(C3)의 타단 및 제1발광신호 출력단(EMO1)에 게이트전극이 연결되고 고전위전압단(VGH)에 제1전극이 연결되고 제6a트랜지스터(T6a)의 제2전극과 제6b트랜지스터(T6b)의 제1전극이 접속된 노드에 제2전극이 연결된다. 제14트랜지스터(T14)는 제1발광신호 출력단(EMO1)에 대응하여 동작한다. 제14트랜지스터(T14)가 턴온되면 제6a트랜지스터(T6a)의 제2전극과 제6b트랜지스터(T6b)의 제1전극이 접속된 노드에는 고전위전압이 전달된다.
그리고, 제6a트랜지스터(T6a)는 통합발생회로(NSD)에 포함된 다른 트랜지스터들에 비하여 턴오프 구간이 상대적으로 길기 때문에 높은 정션 스트레스(Junction Stress)에 노출된다. 다른 트랜지스터들 대비 높은 정션 스트레스를 받는 제6a트랜지스터(T6a)의 경우 열화 진행의 가속화로 소자의 특성변화가 빠르게 발생할 수 있다. 제14트랜지스터(T14)는 제6a트랜지스터(T6a)와 제6b트랜지스터(T6b) 간의 정션 스트레스(Junction Stress)를 인위적으로 저감시킬 수 있는 전압을 공급하여 열화를 최소화하고 유기발광소자의 특성변화가 빠르게 발생하는 문제를 줄일(스트레스 분산)할 수 있다.
제2커패시터(C2)는 제QB노드(QBN)에 일단이 연결되고 저전위전압단(VGL)에 타단이 연결된다. 제2커패시터(C2)는 제QB노드(QBN)에 충전된 전압이 빠르게 방전되지 않도록 유지하는 역할을 한다.
제3커패시터(C3)는 제13트랜지스터(T13)의 제1전극과 제5트랜지스터(T5)의 게이트전극이 접속된 제Q노드(QN)에 일단이 연결되고 제14트랜지스터(T14)의 게이트전극 및 제1발광신호 출력단(EMO1)에 타단이 연결된다. 제3커패시터(C3)는 제1발광신호 출력단(EMO1)을 통해 출력되는 발광신호의 출력 지연성을 낮출 수 있으며, 출력 안정성을 높이기 위해 일정 시간 동안 노드의 전압을 상승시키는 역할을 한다.
제3회로부(LC)는 제2스타트신호단(SVST)의 제2스타트신호, 저전위전압단(VGL)의 저전위전압 등을 기반으로 동작하며 제4회로부(SR)의 제SQ노드(SQN)의 전위, 제SQB노드(SQB)의 전위를 제어한다. 그리고, 제3회로부(LC)는 제7 및 제8트랜지스터(T7, T8)를 포함한다.
제7트랜지스터(T7)는 제2스타트신호단(SVST)에 게이트전극이 연결되고 제SQ노드(SQN)에 제1전극이 연결되고 제QB노드(QBN)에 제2전극이 연결된다. 제7트랜지스터(T7)는 제2스타트신호에 대응하여 동작한다. 제7트랜지스터(T7)가 턴온되면 제QB노드(QBN)의 전위는 제SQ노드(SQN)에 전달된다. 즉, 제7트랜지스터(T7)가 턴온되면 제SQ노드(SQN)의 전위는 방전 상태가 된다.
제8트랜지스터(T8)는 제2스타트신호단(SVST)에 게이트전극이 연결되고 제5트랜지스터(T5)의 게이트전극, 제13트랜지스터(T13)의 제2전극 및 제3커패시터(C3)의 일단에 접속된 제Q노드(QN)에 제1전극이 연결되고 제12트래지스터(T12)의 게이트전극 및 제SQB노드(SQBN)에 제2전극이 연결된다. 제8트랜지스터(T8)는 제2스타트신호에 대응하여 동작한다. 제8트랜지스터(T8)가 턴온되면 제Q2노드(Q2N) 또는 제Q노드(QN)의 전위는 제12트랜지스터(T12)에 전달된다.
제4회로부(SR)는 제1스캔클럭신호단(SCLK1)의 제1스캔클럭신호, 제SQ노드(SQN)의 전위, 제SQB노드(SQB)의 전위, 저전위전압단(VGL)의 저전위전압 등을 기반으로 동작하며 스캔신호를 생성하고 제1스캔신호 출력단(SRO1)을 통해 스캔신호를 출력한다. 그리고, 제4회로부(SR)는 제11 내지 제12트랜지스터(T11 ~ T12) 및 제4커패시터(C4)를 포함한다.
제11트랜지스터(T11)는 제SQ노드(SQN)에 게이트전극이 연결되고 제1스캔클럭신호단(SCLK1)에 제1전극이 연결되고 제1스캔신호 출력단(SRO1)에 제2전극이 연결된다. 제11트랜지스터(T11)는 제SQ노드(SQN)의 전위에 대응하여 동작한다. 제11트랜지스터(T11)가 턴온되면 제1스캔신호 출력단(SRO1)에는 제1스캔클럭신호(로직하이)의 스캔신호가 출력된다.
제12트랜지스터(T12)는 제8트랜지스터(T8)의 제2전극 및 제SQB노드(SQBN)에 게이트전극이 연결되고 제1스캔신호 출력단(SRO1)에 제1전극이 연결되고 저전위전압단(VGL)에 제2전극이 연결된다. 제12트랜지스터(T12)는 제SQB노드(SQBN)의 전위에 대응하여 동작한다. 제12트랜지스터(T12)가 턴온되면 제1스캔신호 출력단(SRO1)에는 저전위전압의 스캔신호가 출력된다.
제4커패시터(C4)는 제SQ노드(SQN) 및 제11트랜지스터(T11)의 게이트전극에 일단이 연결되고 제1스캔신호 출력단(SRO1)에 타단이 연결된다. 제4커패시터(C4)는 제1스캔신호 출력단(SRO1)을 통해 출력되는 스캔신호의 출력 지연성을 낮출 수 있으며, 출력 안정성을 높이기 위해 일정 시간 동안 노드의 전압을 상승시키는 역할을 한다. 제4커패시터(C4)에 의해, 제SQ노드(SQN)는 하이상태(또는 하이전압)보다 높은 전압으로 상승하도록 부트스트래핑(bootstrapping) 된다.
도 10에 도시된 바와 같이, 제1실시예에 따른 제2스테이지(STG2)의 신호 통합발생회로(NSD)는 제1회로부(SC), 제2회로부(MM), 제3회로부(LC), 제4회로부(SR)를 포함한다. 제1회로부 내지 제3회로부(SC, MM, LC)는 발광신호 발생회로(EM)일 수 있고, 제4회로부(SR)는 스캔신호 발생회로일 수 있다.
그리고, 제2스테이지(STG2)의 신호 통합발생회로(NSD)는 제1스테이지(STG1)의 신호 통합발생회로(NSD)와 유사하나 제1회로부(SC)의 일부 접속 관계, 제3회로부(LC)의 구성 및 접속 관계 및 제4회로부(SR)의 일부 접속 관계에 차이점이 있으므로 이에 대해서 설명하고 도 9와 동일한 구성요소에 대해서는 간략히 설명하거나 생략할 수 있다.
제1회로부(SC)는 제1발광신호 출력단(EMO1)을 통해 출력된 발광신호, 제2발광클럭신호단(ECLK2)의 제2발광클럭신호, 저전위전압단(VGL)의 저전위전압 등을 기반으로 동작하며 제2회로부(MM)와 연결된 제Q2노드(Q2N)와 제QB노드(QBN)의 충방전을 제어한다. 그리고, 제1회로부(SC)는 제1 내지 제4 트랜지스터(T1 ~ T4) 및 제1커패시터(C1)를 포함한다.
제1트랜지스터(T1)는 제2발광클럭신호단(ECLK2) 및 제1커패시터(C1)의 일단에 게이트전극이 연결되고 제1스테이지(STG1)의 신호 통합발생회로(NSD)의 제1발광신호 출력단(EMO1)에 제1전극이 연결되고 제Q2노드(Q2N)에 제2전극이 연결된다. 제1트랜지스터(T1)는 전단에 존재하는 제1발광신호 출력단(EMO1)을 통해 출력된 발광신호에 대응하여 동작한다. 제1트랜지스터(T1)가 턴온되면 제Q2노드(Q2N)의 전위는 제1스타트신호에 의해 충전 상태가 된다.
제2회로부(MM)는 고전위전압단(VGH)의 고전위전압, 제Q노드(QN)의 전위, 제QB노드(QBN)의 전위, 저전위전압단(VGL)의 저전위전압 등을 기반으로 동작하며 발광신호를 생성하고 제2발광신호 출력단(EMO2)을 통해 발광신호를 출력한다. 그리고, 제2회로부(MM)는 제5트랜지스터(T5), 제6a트랜지스터(T6a), 제6b트랜지스터(T6b), 제13트랜지스터(T13), 제14트랜지스터( T14), 제2커패시터(C2), 및 제3커패시터(C3)를 포함한다.
제3회로부(LC)는 제3스캔클럭신호단(SCLK3)의 제3스캔클럭신호, 저전위전압단(VGL)의 저전위전압 등을 기반으로 동작하며 제4회로부(SR)의 제SQ노드(SQN)의 전위, 제SQB노드(SQB)의 전위를 제어한다. 그리고, 제3회로부(LC)는 제9 및 제10트랜지스터(T9, T10)와 제5커패시터(C5)를 포함한다.
제9트랜지스터(T9)는 제10트랜지스터(T10)의 제2전극, 제12트랜지스터(T12)의 게이트전극 및 제5커패시터(C5)의 일단이 접속된 제SQB노드(SQBN)에 게이트전극이 연결되고 제SQ노드(SQN)에 제1전극이 연결되고 저전위전압단(VGL)에 제2전극이 연결된다. 제9트랜지스터(T9)는 제SQB노드(SQBN)의 전위에 대응하여 동작한다. 제9트랜지스터(T9)가 턴온되면 제SQ노드(SQN)는 방전 상태가 된다. 즉, 제9트랜지스터(T9)가 턴온되면 제11트랜지스터(T11)는 턴오프된다.
제10트랜지스터(T10)는 제3스캔클럭신호단(SCLK3)에 게이트전극이 연결되고 고전위전압단(VGH)에 제1전극이 연결되고 제12트랜지스터(T12)의 게이트전극 및 제5커패시터(C5)의 일단이 접속된 제SQB노드(SQBN)에 제2전극이 연결된다. 제10트랜지스터(T10)는 제3스캔클럭신호에 대응하여 동작한다. 제10트랜지스터(T10)가 턴온되면 제SQB노드(SQBN)는 충전 상태가 된다.
제5커패시터(C5)는 제10트랜지스터(T10)의 제2전극, 제12트랜지스터(T12)의 게이트전극이 접속된 제SQB노드(SQBN)에 일단이 연결되고 저전위전압단(VGL)에 타단이 연결된다. 제5커패시터(C5)는 제SQB노드(SQBN)에 연결된 제12트랜지스터(T12)가 전기적으로 플로팅되지 않고 특정 상태(턴온 또는 턴오프)로 일정 시간 동안 유지되도록 하는 역할을 한다.
제4회로부(SR)는 제2스캔클럭신호단(SCLK2)의 제2스캔클럭신호, 제SQ노드(SQN)의 전위, 제SQB노드(SQB)의 전위, 저전위전압단(VGL)의 저전위전압 등을 기반으로 동작하며 스캔신호를 생성하고 제2스캔신호 출력단(SRO2)을 통해 스캔신호를 출력한다. 이를 위해, 제4회로부(SR)는 제11 내지 제12트랜지스터(T11 ~ T12) 및 제4커패시터(C4)를 포함한다.
제11트랜지스터(T11)는 제SQ노드(SQN)에 게이트전극이 연결되고 제2스캔클럭신호단(SCLK2)에 제1전극이 연결되고 제2스캔신호 출력단(SRO2)에 제2전극이 연결된다. 제11트랜지스터(T11)는 제SQ노드(SQN)의 전위에 대응하여 동작한다. 제11트랜지스터(T11)가 턴온되면 제2스캔신호 출력단(SRO2)에는 제2스캔클럭신호(로직하이)의 스캔신호가 출력된다.
도 9 및 도 10에 도시된 바와 같이, 본 발명의 제1실시예에 따르면 제1스테이지(STG1)의 신호 통합발생회로(NSD)와 제2스테이지(STG2)의 신호 통합발생회로(NSD)는 제3회로부(LC)를 구성하는 회로가 비대칭하게 된다. 예를 들면, 제1스테이지(STG1)의 신호 통합발생회로(NSD)의 제3회로부(LC)는 2개의 트랜지스터(T7, T8)로 구성되며, 제2스테이지(STG2)의 신호 통합발생회로(NSD)의 제3회로부(LC)는 2개의 트랜지스터(T9, T10)와 1개의 커패시터(C5)로 구성된다.
도 9, 도 10, 및 도 11을 함께 참조하면, 본 명세서의 제1실시예와 같은 형태로 제1스테이지(STG1)의 신호 통합발생회로(NSD)와 제2스테이지(STG2)의 신호 통합발생회로(NSD)를 비대칭 설계가 가능한 이유에 대해서 아래에 설명한다.
제1스테이지(STG1)의 신호 통합발생회로(NSD)와 제2스테이지(STG2)의 신호 통합발생회로(NSD)는 인접하는 스테이지에 해당한다. 그리고, 두 개의 스테이지(STG1, STG2)의 제3회로부(LC)는 특정 구간 동안 특정 스캔신호가 출력되도록 제SQ노드(SQN)와 제SQB노드(SQBN)를 제어하는 역할을 한다.
구체적으로 설명하면, 제3회로부(LC)는 발광신호가 로우전압으로 유지될 때, 제SQ노드(SQN)와 제SQB노드(SQBN)를 제어하여 스캔신호가 1회 토글(toggle)되도록 한다. 그리고, 제3회로부(LC)는 발광신호가 로우전압으로 유지될 때, 제SQ노드(SQN)와 제SQB노드(SQBN)를 제어하여 스캔신호가 토글되지 않도록 한다. 그리고, 제3회로부(LC)는 특정 구간 동안 클럭신호단(예: SCLK1)의 토글과 상관없이 스캔신호가 토글되지 않도록 한다.
제3회로부(LC)는 발광신호의 펄스폭이 자유롭게 가변되도록 돕는 역할을 하는 회로이다. 따라서, 인접하는 두 개의 스테이지(STG1, STG2)에 제3회로부(LC)를 구성하는 회로를 각각 분리 배치(비대칭 배치)하더라도 제3회로부(LC)에 의해 제어되는 제SQ노드(SQN)와 제SQB노드(SQBN)를 공유시켜 제어하므로, 구동상의 문제가 발생하지 않았다.(도 13의 입출력 파형도 참고) 즉, 제1스테이지(STG1)의 제3회로부(LC)에 포함된 제SQ노드(SQN)와 제SQB노드(SQBN)는 제2스테이지(STG2)의 제3회로부(LC)에 포함된 제SQ노드(SQN)와 제SQB노드(SQBN)에 각각 접속된다. 따라서, 제1실시예는 실험예와 동등 수준의 출력을 발생시키면서도 회로의 최적화를 통해 네로우 베젤을 더욱 만족할 수 있는 스캔 구동부를 구현할 수 있다.
그리고, 도 8과 도 12에 도시한 바와 같이, 실험예는 스테이지들(STG1 ~ STG4)의 신호 통합발생회로(NSD)가 종속적 접속 관계를 형성하기 위해, 전단의 스캔신호 출력단을 입력으로 받도록 연결된다. 그리고, 본 명세서의 제1실시예에 따르면 인접하는 제1 및 제2스테이지(STG1, STG2)의 제3회로부가 공유 접속되어 있기 때문에, 2개의 스테이지마다 후단에 위치하는 스테이지의 스캔신호 발생회로(SR[1])에 스캔신호가 전달되도록 연결 구조가 간소화된다. 즉, 짝수 번째 스테이지(STG2, STG4)의 스캔신호 발생회로(SR[1])의 스캔신호 출력단(SRO2, SRO4)이 다음 단에 위치하는 홀수 번째 스테이지(STG3)의 스캔신호 발생회로(SR[1])에 연결된다.
도 9 내지 도 13에 도시된 바와 같이, 본 명세서의 제1실시예에 따르면 인접하는 제1 및 제2스테이지의 제3회로부가 공유 접속되어 있으므로, 제SQ노드(SQ(1))는 두 번의 부트스트래핑이 일어난다. 따라서, 제1스캔신호 출력단(SRO1)을 통해 출력되는 로직하이의 스캔신호는 첫 번째 부트스트래핑에 대응하여 출력된다. 그리고, 제2스캔신호 출력단(SRO2)을 통해 출력되는 로직하이의 스캔신호는 두 번째 부트스트래핑에 대응하여 출력된다.
그리고, 본 명세서의 제1실시예에 따른 신호 통합발생회로(NSD) 또한 2상의 클럭신호(ECLK1, ECLK2), 2개의 스타트신호(EVST, SVST), 4상의 클럭신호(SCLK1 ~ SCLK4)를 기반으로 동작하며 발광신호와 스캔신호를 출력하는 것을 일례로 도시 및 설명하였으나 이는 하나의 예시이며, 이에 한정되는 것은 아니다. 또한, 각 스테이지에 입력되는 클럭신호는 서로 다를 수 있다.
도 14는 본 명세서의 제1실시예에 따라 공유 접속된 제1 및 제2스테이지의 신호 통합발생회로를 간략히 나타낸 블록도이고, 도 15는 본 명세서의 제2실시예에 따라 공유 접속된 제1 및 제2스테이지의 신호 통합발생회로를 간략히 나타낸 블록도이다. 도 16은 본 명세서의 제2실시예에 따라 공유 접속된 제1 및 제2스테이지의 신호 통합발생회로를 상세히 나타낸 회로 구성도이고, 도 17은 본 명세서의 제1 및 제2실시예의 특성을 비교 설명하기 위한 파형도이다.
도 14에 도시된 바와 같이, 본 명세서의 제1실시예에 따라 공유 접속된 제1 및 제2스테이지의 신호 통합발생회로를 도시하면 제1스테이지(STG1)와 제2스테이지(STG2)가 제SQ노드(SQN)와 제SQB노드(SQBN)를 공유하도록 접속된 형태로 나타낼 수 있다.
도 15에 도시된 바와 같이, 본 발명의 제2실시예는 제1스테이지(STG1)와 제2스테이지(STG2) 사이에 부트스트랩 효과 증대를 위한 공유노드 트랜지스터로서, 제Ta트랜지스터(Ta)가 더 추가된다.
제Ta트랜지스터(Ta)는 제1스테이지(STG1)와 제2스테이지(STG2)가 각각 부트스트랩 될 때, 자신의 게이트전극에 걸리는 고전위전압 이하로 공유노드인 제SQ노드(SQN) 전압을 제한한다. 제Ta트랜지스터(Ta)는 제1스테이지(STG1)와 제2스테이지(STG2) 간에 부스팅된 전압이 공유되지 않도록 한다. 그 결과 제1스테이지(STG1)와 제2스테이지(STG2) 각각에 걸리는 부트스트랩 전압은 제1실시예 대비 높아지는데 이는 도 17을 참조한다.
도 16에 도시된 바와 같이, 제Ta트랜지스터(Ta)는 고전위전압단(VGH)에 게이트전극이 연결되고 제1스테이지(STG1)의 제SQ노드(SQN)에 제1전극이 연결되고 제2스테이지(STG2)의 제SQ노드(SQN)에 제2전극이 연결된다. 제Ta트랜지스터(Ta)는 제1스테이지(STG1)와 제2스테이지(STG2) 사이에 포함되거나 제1스테이지(STG1)의 제3회로부 또는 제2스테이지(STG2)의 제3회로부에 포함될 수 있다.
도 16 및 도 17에 도시된 바와 같이, 본 발명의 제2실시예에 따라 공유 접속된 제1 및 제2스테이지의 신호 통합발생회로를 기반으로 스캔 구동부를 구현하면 제1실시예 대비 부트스트랩 전압이 높아진다. 본 명세서의 제1실시예와 제2실시예 간에는 aV(a는 1 이상)만큼 부트스트랩 전압(ΔVbootstrap)이 존재하게 된다.
본 명세서의 제2실시예와 같이, 제1스테이지(STG1)와 제2스테이지(STG2)에 마련된 제SQ노드(SQN) 간의 부트스트랩 전압(ΔVbootstrap)을 이전 대비 더 높이면 스캔신호의 출력 지연성을 더 낮출수 있으며, 출력 안정성을 더욱 높일 수 있다.
본 명세서는 표시패널 구동을 위한 스캔신호 및 발광신호를 출력할 수 있는 신호 통합발생회로를 기반으로 회로 구성을 최소화하여 네로우 베젤의 구현이 가능할 수 있으며, 설계 마진(Margin)을 확보할 수 있다. 그리고, 본 명세서는 인접하는 두 개의 스테이지들 간에 노드를 공유하거나 특정 기간동안 공유된 접속 관계를 해제하여 신호의 출력 지연성을 낮출 수 있으며, 출력 안정성을 높일 수 있는 효과가 있다.
본 명세서의 실시예에 따른 게이트 구동회로 및 표시장치는 다음과 같이 설명될 수 있다.
본 명세서의 일 실시예에 따른 제N 및 제N+1스테이지의 제1회로부는 제Q2노드를 충전하는 제1트랜지스터와, 제1스타트신호에 의해 제어되는 제2트랜지스터와, 제QB노드를 충전하는 제3트랜지스터와, 제QB노드를 방전하는 제4트랜지스터와, 제1트랜지스터의 게이트전극과 제2트랜지스터의 제1전극 사이에 위치하는 제1커패시터를 포함할 수 있다.
제N 및 제N+1스테이지의 제1회로부는 제1발광클럭신호단에 게이트전극이 연결되고 제1스타트신호단에 제1전극이 연결되고 제Q2노드에 제2전극이 연결된 제1트랜지스터와, 제1트랜지스터의 게이트전극에 일단이 연결된 제1커패시터와, 제1스타트신호단에 게이트전극이 연결되고 제1커패시터의 타단에 제1전극이 연결되고 저전위전압단에 제2전극이 연결된 제2트랜지스터와, 제1커패시터의 타단에 게이트전극이 연결되고 제1발광클럭신호단 및 제1커패시터의 일단에 제1전극이 연결되고 제QB노드에 제2전극이 연결된 제3트랜지스터와, 제1트랜지스터의 제2전극 및 제Q2노드에 게이트전극이 연결되고 제3트랜지스터의 제2전극에 제1전극이 연결되고 저전위전압단에 제2전극이 연결된 제4트랜지스터를 포함할 수 있다.
제N 및 제N+1스테이지의 제2회로부는 제1발광신호 출력단을 통해 로직하이의 발광신호를 출력하는 제5트랜지스터와, 제1발광신호 출력단을 통해 로직로우의 발광신호를 출력하는 제6트랜지스터를 포함할 수 있다.
제N 및 제N+1스테이지의 제2회로부는 제Q노드에 게이트전극이 연결되고 고전위전압단에 제1전극이 연결되고 제1발광신호 출력단에 제2전극이 연결된 제5트랜지스터와, 제QB노드에 게이트전극이 연결되고 제1발광신호 출력단에 제1전극이 연결된 제6a트랜지스터와, 제QB노드에 게이트전극이 연결되고 제6a트랜지스터의 제2전극에 제1전극이 연결되고 저전위전압단에 제2전극이 연결된 제6b트랜지스터와, 제QB노드에 일단이 연결되고 저전위전압단에 타단이 연결된 제2커패시터와, 제Q노드 및 제5트랜지스터의 게이트전극에 일단이 연결되고 제1발광신호 출력단에 타단이 연결된 제3커패시터를 포함할 수 있다.
제N스테이지의 제3회로부는 제SQ노드를 제어하는 제7트랜지스터와, 제SQB노드를 제어하는 제8트랜지스터를 포함할 수 있다.
제N스테이지의 제3회로부는 제2스타트신호단에 게이트전극이 연결되고 제SQ노드에 제1전극이 연결되고 제QB노드에 제2전극이 연결된 제7트랜지스터와, 제2스타트신호단에 게이트전극이 연결되고 제5트랜지스터의 게이트전극에 제1전극이 연결되고 제SQB노드에 제2전극이 연결된 제8트랜지스터를 포함할 수 있다.
제N 및 제N+1스테이지의 제4회로부는 제1스캔신호 출력단을 통해 로직하이의 스캔신호를 출력하는 제11트랜지스터와, 제1스캔신호 출력단을 통해 로직로우의 스캔신호를 출력하는 제12트랜지스터를 포함할 수 있다.
제N 및 제N+1스테이지의 제4회로부는 제SQ노드에 게이트전극이 연결되고 제1스캔클럭신호단에 제1전극이 연결되고 제1스캔신호 출력단에 제2전극이 연결된 제11트랜지스터와, 제SQB노드에 게이트전극이 연결되고 제1스캔신호 출력단에 제1전극이 연결되고 저전위전압단에 제2전극이 연결된 제12트랜지스터와, 제11트랜지스터의 게이트전극에 일단이 연결되고 제1스캔신호 출력단에 타단이 연결된 제4커패시터를 포함할 수 있다.
제N+1스테이지의 제3회로부는 제SQ노드를 제어하는 제9트랜지스터와, 제SQB노드를 제어하는 제10트랜지스터를 포함할 수 있다.
제N+1스테이지의 제3회로부는 제SQB노드에 게이트전극이 연결되고 제SQ노드에 제1전극이 연결되고 저전위전압단에 제2전극이 연결된 제9트랜지스터와, 제3스캔클럭신호단에 게이트전극이 연결되고 고전위전압단에 제1전극이 연결되고 제SQB노드에 제2전극이 연결된 제10트랜지스터와, 제SQB노드에 일단이 연결되고 저전위전압단에 타단이 연결된 제5커패시터를 포함할 수 있다.
제N 및 제N+1스테이지의 제2회로부는 제Q2노드의 전위를 제5트랜지스터에 전달하는 제13트랜지스터와, 고전위전압을 제6a트랜지스터의 제2전극과 제6b트랜지스터의 제1전극이 접속된 노드에 전달하는 제14트랜지스터를 포함할 수 있다.
제N 및 제N+1스테이지의 제2회로부는 고전위전압단에 게이트전극이 연결되고 제Q2노드에 제1전극이 연결되고 제5트랜지스터의 게이트전극에 제2전극이 연결된 제13트랜지스터와, 제1발광신호 출력단에 게이트전극이 연결되고 고전위전압단에 제1전극이 연결되고 제6a트랜지스터의 제2전극과 제6b트랜지스터의 제1전극이 접속된 노드에 제2전극이 연결된 제14트랜지스터를 포함할 수 있다.
본 명세서의 일 실시예에 따른 표시장치는 표시영역과 비표시영역을 갖는 표시패널, 표시영역에 위치하는 서브 픽셀들, 및 비표시영역에 위치하고 서브 픽셀들에 스캔신호와 발광신호를 제공하기 위해 복수 개의 스테이지로 배치된 게이트 구동부를 포함하고, 복수 개의 스테이지 중 제N(N은 양의 정수)스테이지와 제N+1스테이지는 스캔신호를 출력하기 위해 제어되는 적어도 2개의 노드를 공유한다.
제N스테이지와 제N+1스테이지는 제1스타트신호단의 제1스타트신호, 제1발광클럭신호단의 제1발광클럭신호 및, 저전위전압단의 저전위전압을 기반으로 동작하며 제Q2노드와 제QB노드를 제어하는 제1회로부, 고전위전압단의 고전위전압, 제Q노드의 전위, 제QB노드의 전위 및, 저전위전압단의 저전위전압을 기반으로 동작하며 제1발광신호 출력단을 통해 발광신호를 출력하는 제2회로부와, 제SQ노드의 전위 및, 제SQB노드의 전위를 제어하는 제3회로부와, 제1스캔클럭신호단의 제1스캔클럭신호, 제SQ노드의 전위, 제SQB노드의 전위, 저전위전압단의 저전위전압을 기반으로 동작하며 제1스캔신호 출력단을 통해 스캔신호를 출력하는 제4회로부를 포함할 수 있다.
제N스테이지의 제3회로부와 제N+1스테이지의 제3회로부를 구성하는 트랜지스터 또는 커패시터의 배치가 서로 비대칭일 수 있다.
적어도 2개의 노드는 제SQ노드 및 제SQB노드이고, 제SQ노드 사이에는 고전위전압단에 게이트전극이 연결되고 제N스테이지의 제SQ노드에 제1전극이 연결되고 N+1스테이지의 제SQB노드에 제2전극이 연결된 공유노드 트랜지스터가 위치할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시패널 110: 타이밍 제어부
120: 데이터 구동부 130, 140A, 140B: 스캔 구동부
SR: 스캔신호 발생회로 EM: 발광신호 발생회로
NSD: 신호 통합출력회로 Ta: 제Ta트랜지스터
SC: 제1회로부 MM: 제2회로부
LC: 제3회로부 SR: 제4회로부

Claims (19)

  1. 복수 개의 스테이지를 포함하는 게이트 구동부에 있어서,
    상기 복수 개의 스테이지 중 제N(N은 양의 정수) 스테이지는,
    제1스타트신호단의 제1스타트신호, 제1발광클럭신호단의 제1발광클럭신호 및, 저전위전압단의 저전위전압을 기반으로 동작하며 제Q2노드와 제QB노드를 제어하는 제1회로부;
    고전위전압단의 고전위전압, 제Q노드의 전위, 상기 제QB노드의 전위 및, 상기 저전위전압단의 저전위전압을 기반으로 동작하며 제1발광신호 출력단을 통해 발광신호를 출력하는 제2회로부;
    제SQ노드의 전위 및, 제SQB노드의 전위를 제어하는 제3회로부; 및
    제1스캔클럭신호단의 제1스캔클럭신호, 상기 제SQ노드의 전위, 상기 제SQB노드의 전위, 상기 저전위전압단의 저전위전압을 기반으로 동작하며 제1스캔신호 출력단을 통해 스캔신호를 출력하는 제4회로부를 포함하고,
    상기 복수 개의 스테이지 중 제N+1(N은 양의 정수) 스테이지는,
    상기 제N 스테이지의 상기 제SQ노드 및 상기 제SQB노드를 공유하는 게이트 구동부.
  2. 제1항에 있어서,
    상기 제N 및 제N+1스테이지의 상기 제1회로부는
    상기 제Q2노드를 충전하는 제1트랜지스터와,
    상기 제1스타트신호에 의해 제어되는 제2트랜지스터와,
    상기 제QB노드를 충전하는 제3트랜지스터와,
    상기 제QB노드를 방전하는 제4트랜지스터와,
    상기 제1트랜지스터의 게이트전극과 상기 제2트랜지스터의 제1전극 사이에 위치하는 제1커패시터를 포함하는 게이트 구동부.
  3. 제1항에 있어서,
    상기 제N 및 제N+1스테이지의 상기 제1회로부는
    상기 제1발광클럭신호단에 게이트전극이 연결되고 상기 제1스타트신호단에 제1전극이 연결되고 상기 제Q2노드에 제2전극이 연결된 제1트랜지스터와,
    상기 제1트랜지스터의 게이트전극에 일단이 연결된 제1커패시터와,
    상기 제1스타트신호단에 게이트전극이 연결되고 상기 제1커패시터의 타단에 제1전극이 연결되고 상기 저전위전압단에 제2전극이 연결된 제2트랜지스터와,
    상기 제1커패시터의 타단에 게이트전극이 연결되고 상기 제1발광클럭신호단 및 상기 제1커패시터의 일단에 제1전극이 연결되고 상기 제QB노드에 제2전극이 연결된 제3트랜지스터와,
    상기 제1트랜지스터의 제2전극 및 상기 제Q2노드에 게이트전극이 연결되고 상기 제3트랜지스터의 제2전극에 제1전극이 연결되고 상기 저전위전압단에 제2전극이 연결된 제4트랜지스터를 포함하는 게이트 구동부.
  4. 제1항에 있어서,
    상기 제N 및 제N+1스테이지의 상기 제2회로부는
    상기 제1발광신호 출력단을 통해 로직하이의 발광신호를 출력하는 제5트랜지스터와,
    상기 제1발광신호 출력단을 통해 로직로우의 발광신호를 출력하는 제6트랜지스터를 포함하는 게이트 구동부.
  5. 제1항에 있어서,
    상기 제N 및 제N+1스테이지의 상기 제2회로부는
    상기 제Q노드에 게이트전극이 연결되고 상기 고전위전압단에 제1전극이 연결되고 제1발광신호 출력단에 제2전극이 연결된 제5트랜지스터와,
    상기 제QB노드에 게이트전극이 연결되고 상기 제1발광신호 출력단에 제1전극이 연결된 제6a트랜지스터와,
    상기 제QB노드에 게이트전극이 연결되고 상기 제6a트랜지스터의 제2전극에 제1전극이 연결되고 상기 저전위전압단에 제2전극이 연결된 제6b트랜지스터와,
    상기 제QB노드에 일단이 연결되고 상기 저전위전압단에 타단이 연결된 제2커패시터와,
    상기 제Q노드 및 상기 제5트랜지스터의 게이트전극에 일단이 연결되고 상기 제1발광신호 출력단에 타단이 연결된 제3커패시터를 포함하는 게이트 구동부.
  6. 제1항에 있어서,
    상기 제N스테이지의 상기 제3회로부는
    상기 제SQ노드를 제어하는 제7트랜지스터와,
    상기 제SQB노드를 제어하는 제8트랜지스터를 포함하는 게이트 구동부.
  7. 제1항에 있어서,
    상기 제N스테이지의 상기 제3회로부는
    제2스타트신호단에 게이트전극이 연결되고 상기 제SQ노드에 제1전극이 연결되고 상기 제QB노드에 제2전극이 연결된 제7트랜지스터와,
    상기 제2스타트신호단에 게이트전극이 연결되고 제5트랜지스터의 게이트전극에 제1전극이 연결되고 상기 제SQB노드에 제2전극이 연결된 제8트랜지스터를 포함하는 게이트 구동부.
  8. 제1항에 있어서,
    상기 제N 및 제N+1스테이지의 상기 제4회로부는
    상기 제1스캔신호 출력단을 통해 로직하이의 스캔신호를 출력하는 제11트랜지스터와,
    상기 제1스캔신호 출력단을 통해 로직로우의 스캔신호를 출력하는 제12트랜지스터를 포함하는 게이트 구동부.
  9. 제1항에 있어서,
    상기 제N 및 제N+1스테이지의 상기 제4회로부는
    상기 제SQ노드에 게이트전극이 연결되고 상기 제1스캔클럭신호단에 제1전극이 연결되고 상기 제1스캔신호 출력단에 제2전극이 연결된 제11트랜지스터와,
    상기 제SQB노드에 게이트전극이 연결되고 상기 제1스캔신호 출력단에 제1전극이 연결되고 상기 저전위전압단에 제2전극이 연결된 제12트랜지스터와,
    상기 제11트랜지스터의 게이트전극에 일단이 연결되고 상기 제1스캔신호 출력단에 타단이 연결된 제4커패시터를 포함하는 게이트 구동부.
  10. 제1항에 있어서,
    상기 제N+1스테이지의 상기 제3회로부는
    상기 제SQ노드를 제어하는 제9트랜지스터와,
    상기 제SQB노드를 제어하는 제10트랜지스터를 포함하는 게이트 구동부.
  11. 제1항에 있어서,
    상기 제N+1스테이지의 상기 제3회로부는
    상기 제SQB노드에 게이트전극이 연결되고 상기 제SQ노드에 제1전극이 연결되고 상기 저전위전압단에 제2전극이 연결된 제9트랜지스터와,
    제3스캔클럭신호단에 게이트전극이 연결되고 상기 고전위전압단에 제1전극이 연결되고 상기 제SQB노드에 제2전극이 연결된 제10트랜지스터와,
    상기 제SQB노드에 일단이 연결되고 상기 저전위전압단에 타단이 연결된 제5커패시터를 포함하는 게이트 구동부.
  12. 제5항에 있어서,
    상기 제N 및 제N+1스테이지의 상기 제2회로부는
    상기 제Q2노드의 전위를 상기 제5트랜지스터에 전달하는 제13트랜지스터와,
    상기 고전위전압을 상기 제6a트랜지스터의 제2전극과 상기 제6b트랜지스터의 제1전극이 접속된 노드에 전달하는 제14트랜지스터를 포함하는 게이트 구동부.
  13. 제5항에 있어서,
    상기 제N 및 제N+1스테이지의 상기 제2회로부는
    상기 고전위전압단에 게이트전극이 연결되고 상기 제Q2노드에 제1전극이 연결되고 상기 제5트랜지스터의 게이트전극에 제2전극이 연결된 제13트랜지스터와,
    상기 제1발광신호 출력단에 게이트전극이 연결되고 상기 고전위전압단에 제1전극이 연결되고 상기 제6a트랜지스터의 제2전극과 상기 제6b트랜지스터의 제1전극이 접속된 노드에 제2전극이 연결된 제14트랜지스터를 포함하는 게이트 구동부.
  14. 표시영역과 비표시영역을 갖는 표시패널;
    상기 표시영역에 위치하는 서브 픽셀들; 및
    상기 비표시영역에 위치하고 상기 서브 픽셀들에 스캔신호와 발광신호를 제공하기 위해 복수 개의 스테이지로 배치된 게이트 구동부를 포함하고,
    상기 복수 개의 스테이지 중 제N(N은 양의 정수)스테이지와 제N+1스테이지는
    상기 스캔신호를 출력하기 위해 제어되는 적어도 2개의 노드를 공유하는 표시장치.
  15. 제14항에 있어서,
    상기 제N스테이지와 제N+1스테이지는
    제1스타트신호단의 제1스타트신호, 제1발광클럭신호단의 제1발광클럭신호 및, 저전위전압단의 저전위전압을 기반으로 동작하며 제Q2노드와 제QB노드를 제어하는 제1회로부와,
    고전위전압단의 고전위전압, 제Q노드의 전위, 상기 제QB노드의 전위 및, 상기 저전위전압단의 저전위전압을 기반으로 동작하며 제1발광신호 출력단을 통해 발광신호를 출력하는 제2회로부와,
    제SQ노드의 전위 및, 제SQB노드의 전위를 제어하는 제3회로부와,
    제1스캔클럭신호단의 제1스캔클럭신호, 상기 제SQ노드의 전위, 상기 제SQB노드의 전위, 상기 저전위전압단의 저전위전압을 기반으로 동작하며 제1스캔신호 출력단을 통해 스캔신호를 출력하는 제4회로부를 포함하는 표시장치.
  16. 제15항에 있어서,
    상기 제N스테이지의 상기 제3회로부와 상기 제N+1스테이지의 상기 제3회로부를 구성하는 트랜지스터 또는 커패시터의 배치가 서로 비대칭인 표시장치.
  17. 제16항에 있어서,
    상기 제N스테이지의 상기 제3회로부는
    제2스타트신호단에 게이트전극이 연결되고 상기 제SQ노드에 제1전극이 연결되고 상기 제QB노드에 제2전극이 연결된 제7트랜지스터와,
    상기 제2스타트신호단에 게이트전극이 연결되고 제5트랜지스터의 게이트전극에 제1전극이 연결되고 상기 제SQB노드에 제2전극이 연결된 제8트랜지스터를 포함하는 표시장치.
  18. 제16항에 있어서,
    상기 제N+1스테이지의 상기 제3회로부는
    상기 제SQB노드에 게이트전극이 연결되고 상기 제SQ노드에 제1전극이 연결되고 상기 저전위전압단에 제2전극이 연결된 제9트랜지스터와,
    제3스캔클럭신호단에 게이트전극이 연결되고 상기 고전위전압단에 제1전극이 연결되고 상기 제SQB노드에 제2전극이 연결된 제10트랜지스터와,
    상기 제SQB노드에 일단이 연결되고 상기 저전위전압단에 타단이 연결된 제5커패시터를 포함하는 표시장치.
  19. 제15항에 있어서,
    상기 적어도 2개의 노드는 상기 제SQ노드 및 상기 제SQB노드이고,
    상기 제SQ노드 사이에는 상기 고전위전압단에 게이트전극이 연결되고 상기 제N스테이지의 제SQ노드에 제1전극이 연결되고 상기 N+1스테이지의 제SQB노드에 제2전극이 연결된 공유노드 트랜지스터가 위치하는 표시장치.
KR1020170078733A 2017-06-21 2017-06-21 게이트 구동부와 이를 이용한 표시장치 KR20180138473A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020170078733A KR20180138473A (ko) 2017-06-21 2017-06-21 게이트 구동부와 이를 이용한 표시장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170078733A KR20180138473A (ko) 2017-06-21 2017-06-21 게이트 구동부와 이를 이용한 표시장치

Publications (1)

Publication Number Publication Date
KR20180138473A true KR20180138473A (ko) 2018-12-31

Family

ID=64959475

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170078733A KR20180138473A (ko) 2017-06-21 2017-06-21 게이트 구동부와 이를 이용한 표시장치

Country Status (1)

Country Link
KR (1) KR20180138473A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111445880A (zh) * 2020-04-30 2020-07-24 深圳市华星光电半导体显示技术有限公司 Goa器件及栅极驱动电路
WO2021057067A1 (zh) * 2019-09-26 2021-04-01 昆山工研院新型平板显示技术中心有限公司 扫描电路、显示面板和显示装置
CN114582295A (zh) * 2020-12-01 2022-06-03 乐金显示有限公司 栅极电路和显示装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021057067A1 (zh) * 2019-09-26 2021-04-01 昆山工研院新型平板显示技术中心有限公司 扫描电路、显示面板和显示装置
US11557239B2 (en) 2019-09-26 2023-01-17 Kunshan New Flat Panel Display Technology Center Co., Ltd. Scanning circuit, display panel and display device
CN111445880A (zh) * 2020-04-30 2020-07-24 深圳市华星光电半导体显示技术有限公司 Goa器件及栅极驱动电路
WO2021217742A1 (zh) * 2020-04-30 2021-11-04 深圳市华星光电半导体显示技术有限公司 Goa 器件及栅极驱动电路
CN114582295A (zh) * 2020-12-01 2022-06-03 乐金显示有限公司 栅极电路和显示装置
CN114582295B (zh) * 2020-12-01 2023-03-14 乐金显示有限公司 栅极电路和显示装置

Similar Documents

Publication Publication Date Title
CN106991945B (zh) 扫描驱动器、显示装置以及驱动显示装置的方法
EP3159883B1 (en) Scan driver, display device, and method of driving display device
KR102505897B1 (ko) Oled 표시패널
KR20230106558A (ko) 게이트 구동 회로 및 이를 이용한 표시 장치
KR102656430B1 (ko) 시프트 레지스터 및 이를 이용한 표시장치
KR102175905B1 (ko) 스캔 구동부 및 이를 이용한 표시장치
KR20160000097A (ko) 스캔 구동부 및 이를 이용한 표시장치
KR102612946B1 (ko) 게이트 구동부 및 이를 포함하는 표시패널
KR102396195B1 (ko) 게이트 구동회로와 이를 이용한 표시장치
WO2019037457A1 (zh) 一种移位寄存器、其驱动方法、驱动控制电路及显示装置
KR102626066B1 (ko) 반전 신호를 이용한 표시장치와 그 구동 방법
KR20130073213A (ko) 유기발광 표시장치의 발광제어신호 발생 장치
KR102455584B1 (ko) Oled 표시패널과 이를 이용한 oled 표시 장치
KR20150077896A (ko) 게이트 구동회로 및 이를 이용한 유기 발광 다이오드 표시장치
KR20180138473A (ko) 게이트 구동부와 이를 이용한 표시장치
CN112669745A (zh) 扫描驱动器和具有该扫描驱动器的显示装置
KR20140136254A (ko) 스캔 구동부 및 이를 이용한 표시장치
KR20140131448A (ko) 스캔 구동부 및 이를 이용한 표시장치
KR102398556B1 (ko) 게이트 구동회로와 이를 이용한 표시장치
KR20190036447A (ko) 표시패널과 이를 이용한 oled 표시 장치
KR20210082798A (ko) 게이트 구동 회로 및 이를 이용한 표시 장치
KR20190030962A (ko) 스캔 구동부 및 이를 이용한 표시장치
KR20210142872A (ko) 스캔 구동부 및 이를 포함하는 표시장치
KR102495831B1 (ko) 게이트 구동부, 표시장치 및 이의 구동방법
KR102666874B1 (ko) 게이트 드라이버와 이를 포함한 유기발광 표시장치