CN114582295A - 栅极电路和显示装置 - Google Patents

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Abstract

本公开的实施方式涉及一种栅极电路和显示装置。通过在不同于Q节点的Q1节点与用于输出扫描信号的栅极时钟信号的输入端子之间设置自举电容器，可以在扫描信号的输出定时处稳定地保持Q1节点的电压电平。因此，可以稳定地控制由Q1节点控制的并控制QB节点的开关晶体管的驱动状态，因此可以防止QB节点的刷新缺陷并且可以稳定地输出扫描信号，从而可以提高栅极电路的可靠性。

Description

栅极电路和显示装置
相关申请的交叉引用
本申请要求于2020年12月1日提交的韩国专利申请第10-2020-0165745号的优先权，出于所有目的，在此通过引用将该韩国专利申请并入本文，就如同在本文完全阐述一样。
技术领域
本公开的实施方式涉及栅极电路和显示装置。
背景技术
信息社会的发展引起对显示图像的显示装置的需求增加以及对各种类型的显示装置(例如，液晶显示装置、有机发光显示装置等)的使用。
显示装置可以包括：显示面板，其上设置有多条栅极线、多条数据线和多个子像素；以及用于驱动显示面板的各种驱动电路。例如，显示装置可以包括用以驱动多条栅极线的栅极驱动电路、用以驱动多条数据线的数据驱动电路以及用以控制栅极驱动电路和数据驱动电路的控制器。
栅极驱动电路可以在预定定时向栅极线提供扫描信号，并且可以控制连接至栅极线的子像素的驱动定时。
栅极驱动电路可以包括用于输出扫描信号的各种电路元件。栅极驱动电路中包括的各种电路元件会随着驱动时间的增加而退化，并且由于栅极驱动电路中包括的电路元件的退化而可能发生扫描信号的输出缺陷。
由于根据由栅极驱动电路提供的扫描信号来控制子像素的驱动定时，因此当发生扫描信号的输出缺陷时，可能发生通过显示面板显示的图像的缺陷。
因此，需要增强栅极驱动电路的扫描信号的输出稳定性并提高可靠性的方法。
发明内容
本公开的实施方式提供了能够减小栅极驱动电路中包括的电路元件的退化并增强栅极驱动电路的扫描信号的输出稳定性的方法。
本公开的实施方式还提供了如下方法：即使栅极驱动电路中包括的电路元件发生退化，该方法也能够通过使栅极驱动电路稳定地提供扫描信号来提高栅极驱动电路的可靠性。
在一方面，本公开的实施方式提供了一种显示装置，包括：显示面板，显示面板上设置有多条栅极线、多条数据线和多个子像素；以及驱动多条栅极线的多个栅极电路，其中，多个栅极电路中的每一个包括：上拉晶体管，上拉晶体管由Q节点控制并电连接在第一栅极时钟信号的输入端子与扫描信号的输出端子之间；下拉晶体管，下拉晶体管由QB节点控制并电连接在扫描信号的输出端子与第一栅极驱动电压的输入端子之间；第一开关晶体管，第一开关晶体管由电连接至Q节点的Q1节点控制并电连接在第二栅极时钟信号的输入端子与QB节点之间；以及自举电容器(bootstrap capacitor)，自举电容器电连接在Q1节点与第一栅极时钟信号的输入端子之间。
在另一方面，本公开的实施方式提供了一种栅极电路，包括：上拉晶体管，上拉晶体管由Q节点控制并电连接在第一栅极时钟信号的输入端子与扫描信号的输出端子之间；下拉晶体管，下拉晶体管由QB节点控制并电连接在扫描信号的输出端子与第一栅极驱动电压的输入端子之间；开关晶体管，开关晶体管由电连接至Q节点的Q1节点控制并电连接在第二栅极时钟信号的输入端子与QB节点之间；以及自举电容器，自举电容器电连接在Q1节点与第一栅极时钟信号的输入端子之间。
在另一方面，本公开的实施方式提供了一种栅极电路，包括：上拉晶体管，上拉晶体管由Q节点控制并电连接在第一栅极时钟信号的输入端子与扫描信号的输出端子之间；下拉晶体管，下拉晶体管由QB节点控制并电连接在扫描信号的输出端子与第一栅极驱动电压的输入端子之间；电连接在Q节点与Q1节点之间的伪晶体管；电连接在Q节点与扫描信号的输出端子之间的Q节点电容器；以及电连接在Q1节点与第一栅极时钟信号的输入端子之间的自举电容器。
根据本公开的各种实施方式，由于通过与Q节点不同的Q1节点控制用于控制QB节点的刷新的开关晶体管，因此可以减小开关晶体管的退化。
根据本公开的各种实施方式，由于在Q1节点与栅极时钟信号的输入端子之间布置自举电容器，因此可以增强由Q1节点控制的开关晶体管的驱动稳定性，并且可以防止QB节点的刷新缺陷，从而可以提高栅极驱动电路的可靠性。
附图说明
结合附图，根据下面的详细描述将更清楚地理解本公开的上述和其他目的、特征和优点，在附图中：
图1是示意性地示出根据本公开的实施方式的显示装置中包括的配置的图；
图2是示意性地示出根据本公开的实施方式的栅极驱动电路中包括的栅极电路的配置的图；
图3是示出根据本公开的实施方式的栅极电路的结构的示例的图；
图4是示出图3中所示的栅极电路的驱动波形的示例的图；
图5是示出根据本公开的实施方式的栅极电路的结构的另外的示例的图；
图6至图11是示出图5所示的栅极电路的驱动方案的示例的图；以及
图12是示出图5所示的栅极电路中包括的开关晶体管的W/L的示例的图。
具体实施方式
在以下对本公开的示例或实施方式的描述中，将参照附图，在附图中通过图示的方式示出了可以实现的具体示例或实施方式，并且其中相同的附图标记可以用于表示相同或相似的部件，即使它们在彼此不同的附图中示出。此外，在以下对本公开的示例或实施方式的描述中，当确定对并入本文中的公知功能和部件的详细描述可能使本公开的一些实施方式中的主题不清楚时，将省略该描述。本文中使用的诸如“包括”、“具有”、“包含”、“构成”、“由…制成”和“由…形成”的术语通常旨在允许添加其他部件，除非这些术语与术语“仅”一起使用。如本文所使用的，除非上下文另外明确指出，否则单数形式旨在包括复数形式。
本文中可以使用诸如“第一”、“第二”、“A”、“B”、“(A)”或“(B)”的术语来描述本公开的元件。这些术语中的每个均不用于限定元件的本质、次序、顺序或数量等，而仅用于将相应的元件与其他元件区分开。
当提到第一元件与第二元件“连接或耦接”、“接触或交叠”等时，应当解释为不仅第一元件可以与第二元件“直接连接或耦接”或“直接接触或交叠”，而且第三元件也可以“插入”在第一元件与第二元件之间，或者第一元件和第二元件可以经由第四元件彼此“连接或耦接”、“接触或交叠”等。在此，第二元件可以被包括在彼此“连接或耦接”、“接触或交叠”等的两个或更多个元件中的至少一者中。
当使用时间相关术语(例如“在…之后”、“随后”、“接下来”、“在…之前”等)来描述元件或配置的工艺或操作或者操作、处理、制造方法中的流程或步骤时，除非与术语“直接”或“紧接”一起使用，否则上述术语可以用于描述非连续或非依次的工艺或操作。
此外，当提及任何尺寸、相对大小等时，应认为元件或特征的数值或相应的信息(例如水平、范围等)包括可能由各种因素(例如，工艺因素、内部或外部影响、噪声等)引起的公差或误差范围，即使没有相关描述。此外，术语“可以(may)”完全涵盖术语“能够(can)”的所有含义。
图1是示意性地示出根据本公开的实施方式的显示装置100中包括的配置的图。根据本公开的所有实施方式的显示装置100的所有部件可操作地耦接和配置。
参照图1，显示装置100可以包括显示面板110以及用于驱动显示面板110的栅极驱动电路120、数据驱动电路130和控制器140。
显示面板110可以包括设置有多个子像素SP的有源区域AA和位于有源区域AA之外的非有源区域NA。
多条栅极线GL和多条数据线DL可以布置在显示面板110上。多个子像素SP可以位于栅极线GL和数据线DL彼此交叉的区域中。
栅极驱动电路120由控制器140控制，并将扫描信号依次输出至布置在显示面板110上的多条栅极线GL，从而控制多个子像素SP的驱动定时。
栅极驱动电路120可以包括一个或更多个栅极驱动器集成电路(gate driverintegrated circuit)GDIC(未示出)，并且根据驱动方法，可以仅位于显示面板110的一侧，或者可以位于显示面板110的两侧。
每个栅极驱动器集成电路GDIC可以通过带式自动接合(tape automatedbonding)TAB方法或玻璃上芯片(chip-on-glass)COG方法连接至显示面板110的接合焊盘，或者可以通过面板内栅极(gate-in-panel)GIP方法实现，于是直接布置在显示面板110上。在一些情况下，栅极驱动器集成电路GDIC可以集成并布置在显示面板110上。此外，每个栅极驱动器集成电路GDIC可以通过膜上芯片(chip-on-film)COF方法来实现，在该COF方法中元件安装在连接至显示面板110的膜上。
数据驱动电路130从控制器140接收图像数据，并将图像数据转换为模拟数据电压Vdata。然后，数据驱动电路130根据通过栅极线GL施加扫描信号的定时将数据电压Vdata输出至每条数据线DL，使得多个子像素SP中的每个子像素发射具有根据图像数据的亮度的光。
数据驱动电路130可以包括一个或更多个源极驱动器集成电路(source driverintegrated circuit)SDIC(未示出)。
每个源极驱动器集成电路SDIC可以包括移位寄存器、锁存电路、数模转换器、输出缓冲器等。
每个源极驱动器集成电路SDIC可以通过带式自动接合TAB方法或玻璃上芯片COG方法连接至显示面板110的接合焊盘，或者可以直接设置在显示面板110上。替选地，在一些情况下，源极驱动器集成电路SDIC可以集成并布置在显示面板110上。此外，每个源极驱动器集成电路SDIC可以通过膜上芯片COF方法实现，在该COF方法中每个源极驱动器集成电路SDIC可以安装在连接至显示面板110的膜上，并且可以通过膜上的布线电连接至显示面板110。
控制器140向栅极驱动电路120和数据驱动电路130提供各种控制信号，并且控制栅极驱动电路120和数据驱动电路130的操作。
控制器140可以安装在印刷电路板、柔性印刷电路等上，并且可以通过印刷电路板、柔性印刷电路等电连接至栅极驱动电路120和数据驱动电路130。
控制器140允许栅极驱动电路120根据以每帧实现的定时输出扫描信号，并将从外部接收的数据信号转换为符合数据驱动电路130中使用的数据信号格式，并然后将转换后的图像数据输出至数据驱动电路130。
控制器140从外部(例如，主机系统)接收包括垂直同步信号VSYNC、水平同步信号HSYNC、输入数据使能DE信号、时钟信号CLK等的各种定时信号以及图像数据。
控制器140可以使用从外部接收的各种定时信号来生成各种控制信号，并且可以将控制信号输出至栅极驱动电路120和数据驱动电路130。
例如，为了控制栅极驱动电路120，控制器140输出包括栅极起始脉冲GSP、栅极移位时钟GSC、栅极输出使能信号GOE等的各种栅极控制信号GCS。
栅极起始脉冲GSP控制构成栅极驱动电路120的一个或更多个栅极驱动器集成电路GDIC的操作起始定时。作为共同输入至一个或更多个栅极驱动器集成电路GDIC的时钟信号的栅极移位时钟GSC控制扫描信号的移位定时。栅极输出使能信号GOE指定关于一个或更多个栅极驱动器集成电路GDIC的定时信息。
此外，为了控制数据驱动电路130，控制器140输出包括源极起始脉冲SSP、源极采样时钟SSC、源极输出使能信号SOE等的各种数据控制信号DCS。
源极起始脉冲SSP控制构成数据驱动电路130的一个或更多个源极驱动器集成电路SDIC的数据采样起始定时。源极采样时钟SSC是用于控制各个源极驱动器集成电路SDIC中采样数据的定时的时钟信号。源极输出使能信号SOE控制数据驱动电路130的输出定时。
显示装置100还可以包括电力管理集成电路，该电力管理集成电路用于向显示面板110、栅极驱动电路120、数据驱动电路130等提供各种电压或电流或者用于控制要向显示面板110、栅极驱动电路120、数据驱动电路130等提供的各种电压或电流。
多个子像素SP中的每个子像素可以是由栅极线GL和数据线DL的交叉限定的区域，并且可以根据显示装置100的类型在其中设置液晶或发光元件。
例如，在显示装置100是液晶显示装置的情况下，显示面板110可以包括液晶层。并且通过根据多个子像素SP中的每一个所形成的场来控制液晶的布置，可以控制子像素SP的亮度并且可以显示图像。
作为另外的示例，在显示装置100是有机发光显示装置的情况下，可以在多个子像素SP上设置有机发光二极管OLED和各种电路元件。当通过各种电路元件来控制提供给子像素SP上设置的有机发光二极管OLED的电流时，每个子像素SP可以表示与图像数据对应的亮度。
替选地，在一些情况下，发光二极管LED或微型发光二极管μLED可以设置在子像素SP上。
如上所述，显示装置100可以根据由栅极驱动电路120提供的扫描信号来控制子像素SP的驱动定时，并且可以通过显示面板110显示图像。
栅极驱动电路120可以向多条栅极线GL输出扫描信号，并且可以包括控制多条栅极线GL中的每一条的多个栅极电路。
图2是示意性地示出根据本公开的实施方式的栅极驱动电路120中包括的栅极电路的配置的图。
参照图2，栅极电路可以包括由Q节点控制的上拉晶体管Tup和由QB节点控制的下拉晶体管Tdn。上拉晶体管Tup可以控制导通电平的扫描信号的输出，并且下拉晶体管Tdn可以控制关断电平的扫描信号的输出。
栅极电路可以包括用于控制Q节点的电压电平和QB节点的电压电平的多个晶体管和至少一个电容器。
栅极电路可以接收各种信号和电压，并且可以根据上拉晶体管Tup和下拉晶体管Tdn的操作输出扫描信号。
例如，栅极电路可以接收用于控制驱动定时的栅极起始信号VST和至少一个栅极时钟信号GCLK。栅极起始信号VST可以是从其他栅极电路输出的进位信号(carry signal)。
栅极电路可以接收一个或更多个驱动电压，并且可以接收第一栅极驱动电压VGH和第二栅极驱动电压VGL。例如，第一栅极驱动电压VGH可以是高电位驱动电压，并且第二栅极驱动电压VGL可以是低电位驱动电压。
栅极电路可以通过接收到的各种信号和电压来控制Q节点和QB节点，并且可以在预定定时输出扫描信号。
栅极电路中的控制Q节点和QB节点的电路元件可以按各种方式构成，并且可以根据栅极驱动电路构成以用于使电路元件的退化最小化。
图3是示出根据本公开的实施方式的栅极电路的结构的示例的图。
参照图3，栅极电路可以包括多个晶体管Tup、Tdn、T11、T12、T21、T22、T3、T4、T5、Tdmy和至少一个电容器CQ、CQB。
图3举例示出了栅极电路中包括的多个晶体管中的每个是P型的情况，在一些情况下，栅极电路中包括的多个晶体管中的至少一些可以是N型。此外，图3举例示出了栅极电路中包括的一些晶体管被设置为双晶体管的情况，如果需要，栅极电路中包括的多个晶体管可以被设置为单个晶体管或双晶体管。
栅极电路可以包括控制扫描信号到栅极线GL的输出的上拉晶体管Tup和下拉晶体管Tdn。
上拉晶体管Tup可以电连接在第一栅极时钟信号GCLK1的输入端子与扫描信号的输出端子SCOUT(n)之间。上拉晶体管Tup可以由Q节点控制。
下拉晶体管Tdn可以电连接在扫描信号的输出端子SCOUT(n)与第一栅极驱动电压VGH的输入端子之间。下拉晶体管Tdn可以由QB节点控制。
栅极电路可以包括用于控制Q节点和QB节点的各种电路元件。
第一开关晶体管T11、T12可以电连接在第二栅极时钟信号GCLK2的输入端子与QB节点之间。第一开关晶体管T11、T12可以由Q1节点控制。
第一开关晶体管T11、T12可以根据Q1节点的电压电平处于导通状态、关断状态，并且可以控制QB节点的电压电平。
第二开关晶体管T21、T22可以电连接在栅极起始信号VST的输入端子与Q1节点之间。第二开关晶体管T21、T22可以由第二栅极时钟信号GCLK2控制。
第二开关晶体管T21、T22可以根据第二栅极时钟信号GCLK2处于导通状态或处于关断状态，并且可以控制Q1节点的电压电平。
第三开关晶体管T3可以电连接在Q1节点与第四开关晶体管T4之间。第三开关晶体管T3可以由第一栅极时钟信号GCLK1控制。
第四开关晶体管T4可以电连接在第三开关晶体管T3与第一栅极驱动电压VGH的输入端子之间。第四开关晶体管T4可以由QB节点控制。
第五开关晶体管T5可以电连接在第二栅极驱动电压VGL的输入端子与QB节点之间。第五开关晶体管T5可以由第二栅极时钟信号GCLK2控制。
栅极电路可以包括电连接在Q节点与扫描信号的输出端子之间的Q节点电容器CQ。栅极电路可以包括电连接在QB节点与第一栅极驱动电压VGH的输入端子之间的QB节点电容器CQB。
栅极电路还可以包括除上述开关晶体管之外的伪晶体管Tdmy。
伪晶体管Tdmy可以电连接在Q节点与Q1节点之间。伪晶体管Tdmy的栅极节点可以电连接至第二栅极驱动电压VGL的输入端子。可以根据第二栅极驱动电压VGL控制伪晶体管Tdmy。
当作为低电位驱动电压的第二栅极驱动电压VGL被提供给伪晶体管Tdmy的栅极节点时，伪晶体管Tdmy可以在栅极电路的驱动时段期间保持导通状态。
伪晶体管Tdmy可以在栅极电路的驱动时段期间保持导通状态，并且可以在Q节点与Q1节点之间执行电阻器的功能。
当通过Q节点电容器CQ与扫描信号的输出端子形成电容的Q节点的电压电平在输出扫描信号的定时处改变时，通过伪晶体管Tdmy可以降低Q1节点的电压电平改变的程度。
因此，可以减小由于在输出扫描信号的定时处Q1节点的电压电平的改变而施加到第一开关晶体管T11、T12的应力。
图4是示出图3中所示的栅极电路的驱动波形的示例的图。
参照图4的情况A，第一栅极时钟信号GCLK1和第二栅极时钟信号GCLK2具有不同的相位。
可以在第一时段P1中将栅极起始信号VST作为低电平输入。
由于第二栅极时钟信号GCLK2在第一时段P1中为低电平，因此第二开关晶体管T21、T22可以处于导通状态。
由于第二开关晶体管T21、T22变为导通状态，因此栅极起始信号VST可以被提供给Q1节点。根据栅极起始信号VST，Q1节点可以为低电平。
由于伪晶体管Tdmy在栅极电路的驱动时段期间保持导通状态，因此如果Q1节点变为低电平，则Q节点也可以变为低电平。
由于Q1节点变为低电平，因此由Q1节点控制的第一开关晶体管T11、T12可以处于导通状态。
由于第一开关晶体管T11、T12变为导通状态，因此第二栅极时钟信号GCLK2可以被提供给QB节点。根据第二栅极时钟信号GCLK2，QB节点可以为低电平。
由于Q节点和QB节点在第一时段P1中都是低电平，因此上拉晶体管Tup和下拉晶体管Tdn都可以处于导通状态。
在第二时段P2中，可以改变第一栅极时钟信号GCKL1、第二栅极时钟信号GCLK2和栅极起始信号VST的电平。
由于第二栅极时钟信号GCLK2在第二时段P2中为高电平，因此第二开关晶体管T21、T22可以处于关断状态。
由于Q1节点和Q节点在第二时段P2中保持低电平，因此第一开关晶体管T11、T12可以保持导通状态。
由于第一开关晶体管T11、T12保持导通状态，因此第二栅极时钟信号GCLK2可以被提供给QB节点。根据第二栅极时钟信号GCLK2，QB节点可以变为高电平。
由于Q节点在第二时段P2中为低电平，因此上拉晶体管Tup可以保持导通状态。由于QB节点在第二时段P2中为高电平，因此下拉晶体管Tdn可以处于关断状态。
由于在第二时段P2中上拉晶体管Tup处于导通状态并且第一栅极时钟信号GCLK1为低电平，因此低电平的扫描信号可以被输出至扫描信号的输出端子。
根据低电平的扫描信号的输出，Q节点的电压电平可以进一步降低。由于伪晶体管Tdmy位于Q1节点与Q节点之间，因此即使Q节点的电压电平变得更低，Q1节点也可以保持先前的电压电平。
因此，可以防止在输出低电平的扫描信号时根据Q节点的电压电平的变化将应力施加到第一开关晶体管T11、T12。
如上所述，通过减小施加到第一开关晶体管T11、T12的应力，可以防止或延迟第一开关晶体管T11、T12的退化，但是根据驱动时间的增加可能发生第一开关晶体管T11、T12的退化。
在这种情况下，由于第一开关晶体管T11、T12的阈值电压的改变，可能不能正常地执行对第一开关晶体管T11、T12的操作控制。
例如，如图4的情况B所示的示例，第一开关晶体管T11、T12在第二时段P2中不能保持导通状态。
如果第一开关晶体管T11、T12在第二时段P2中变为关断状态，则高电平的第二栅极时钟信号GCLK2不能被提供给QB节点，并且QB节点可以保持低电平。
由于QB节点为低电平，因此第四开关晶体管T4和下拉晶体管Tdn可以保持导通状态。
由于第三开关晶体管T3在第二时段P2中通过低电平的第一栅极时钟信号GCLK1变为导通状态，因此第一栅极驱动电压VGH可以通过第四开关晶体管T4和第三开关晶体管T3被提供给Q节点。
Q1节点和Q节点变为高电平，上拉晶体管Tup可以处于关断状态。
由于上拉晶体管Tup变为关断状态并且下拉晶体管Tdn处于导通状态，因此高电平的扫描信号可以被输出至扫描信号的输出端子。
由于栅极电路不能在预定定时输出低电平的扫描信号，因此可能发生由连接至相应栅极电路的栅极线GL驱动的子像素SP的驱动缺陷。
根据本公开的实施方式，提供了如下方法：即使在由于栅极电路的驱动时间增加而导致控制QB节点的第一开关晶体管T11、T12退化的情况下，该方法也能够延迟第一开关晶体管T11、T12的退化，并稳定地输出扫描信号的方法。
图5是示出根据本公开的实施方式的栅极电路的结构的另外的示例的图。
参照图5，栅极电路可以包括多个晶体管Tup、Tdn、T11、T12、T21、T22、T3、T4、T5、Tdmy和至少一个电容器CQ、CQB、CQ1。
栅极电路可以包括控制扫描信号的输出的上拉晶体管Tup和下拉晶体管Tdn。上拉晶体管Tup和下拉晶体管Tdn的连接结构和驱动方法可以与图3所描述的栅极电路的连接结构和驱动方法相同。
栅极电路可以包括控制Q节点的电压电平和QB节点的电压电平的多个晶体管T11、T12、T21、T22、T3、T4、T5、Tdmy。多个晶体管T11、T12、T21、T22、T3、T4、T5、Tdmy的连接结构和驱动方法可以与图3所描述的栅极电路的连接结构和驱动方法相同。
栅极电路可以包括电连接在Q节点与扫描信号的输出端子SCOUT(n)之间的Q节点电容器CQ。栅极电路可以包括电连接在QB节点与第一栅极驱动电压VGH的输入端子之间的QB节点电容器CQB。
栅极电路可以包括电连接在Q1节点与第一栅极时钟信号GCLK1的输入端子之间的Q1节点电容器CQ1。
Q1节点电容器CQ1的一端可以电连接至Q1节点。
Q1节点电容器CQ1的另一端可以电连接至第一栅极时钟信号GCLK1的输入端子。
第一栅极时钟信号GCLK1的输入端子可以是指电连接至第三开关晶体管T3的栅极节点的第一栅极时钟信号GCLK1的输入端子。替选地，第一栅极时钟信号GCLK1的输入端子可以是指电连接至上拉晶体管Tup的第一栅极时钟信号GCLK1的输入端子。
将第一栅极时钟信号GCLK1提供给第三开关晶体管T3的线和将第一栅极时钟信号GCLK1提供给上拉晶体管Tup的线可以相同或彼此不同。
Q1节点可以通过Q1节点电容器CQ1与第一栅极时钟信号GCLK1的输入端子形成电容。Q1节点的电压电平可以根据第一栅极时钟信号GCLK1的电平改变。
因此，由于在输出低电平的扫描信号的定时处提供低电平的第一栅极时钟信号GCLK1，因此Q1节点的电压电平可以保持低电平。
由于通过Q1节点电容器CQ1通过自举来保持Q1节点的低电平，因此可以保持第一开关晶体管T11、T12的导通状态。
由于保持第一开关晶体管T11、T12的导通状态，因此可以正常地执行对QB节点的高电平的第二栅极时钟信号GCLK2的提供。
由于高电平的电压被正常地充加到QB节点，因此第四开关晶体管T4和下拉晶体管Tdn可以保持关断状态。
由此，Q1节点和Q节点的电平可以稳定地保持，可以通过扫描信号的输出端子正常地输出低电平的扫描信号。
Q1节点电容器CQ1的电容可以被配置为能够稳定地控制Q1节点的电压电平的电容。Q1节点电容器CQ1的电容可以与Q节点电容器CQ的电容相同或不同。
图6至图11是示出图5所示的栅极电路的驱动方案的示例的图。
参照图6，在栅极电路的驱动时序图中与①对应的时段中，第一栅极时钟信号GCLK1可以是高电平，第二栅极时钟信号GCLK2可以是低电平，并且栅极起始信号VST可以是高电平。
由于第一栅极时钟信号GCLK1为高电平，因此第三开关晶体管T3可以处于关断状态。
由于第二栅极时钟信号GCLK2为低电平，因此第二开关晶体管T21、T22和第五开关晶体管T5可以处于导通状态。
由于第二开关晶体管T21、T22处于导通状态，因此高电平的栅极起始信号VST可以被提供给Q1节点。由于Q1节点为高电平，因此第一开关晶体管T11、T12可以处于关断状态。
由于伪晶体管Tdmy通过第二栅极驱动电压VGL保持导通状态，因此Q节点可以是与Q1节点相同的高电平。由于Q节点为高电平，因此上拉晶体管Tup可以处于关断状态。
由于第五开关晶体管T5处于导通状态，因此第二栅极驱动电压VGL可以被提供给QB节点。
由于QB节点为低电平，因此第四开关晶体管T4和下拉晶体管Tdn可以处于导通状态。
由于上拉晶体管Tup变为关断状态并且下拉晶体管Tdn变为导通状态，因此可以通过扫描信号的输出端子输出第一栅极驱动电压VGH。
参照图7，在栅极电路的驱动时序图中与②对应的时段中，第一栅极时钟信号GCLK1可以是低电平，第二栅极时钟信号GCLK2可以是高电平，并且栅极起始信号VST可以是高电平。
由于第一栅极时钟信号GCLK1为低电平，因此第三开关晶体管T3可以处于导通状态。
由于第二栅极时钟信号GCLK2为高电平，因此第二开关晶体管T21、T22和第五开关晶体管T5可以处于关断状态。
由于第三开关晶体管T3在第四开关晶体管T4导通的状态下变为导通状态，因此第一栅极驱动电压VGH可以被提供给Q1节点。因此，Q1节点和Q节点可以保持高电平。
由于Q1节点为高电平，因此第一开关晶体管T11、T12可以保持关断状态。
由于Q节点保持高电平而QB节点保持低电平，因此可以通过下拉晶体管Tdn输出高电平的扫描信号。
参照图8，在栅极电路的驱动时序图中与③对应的时段中，第一栅极时钟信号GCLK1可以是高电平，第二栅极时钟信号GCLK2可以是低电平，并且栅极起始信号VST可以是低电平。
由于第一栅极时钟信号GCLK1为高电平，因此第三开关晶体管T3可以处于关断状态。
由于第二栅极时钟信号GCLK2为低电平，因此第二开关晶体管T21、T22和第五开关晶体管T5可以处于导通状态。
由于第二开关晶体管T21、T22变为导通状态并且第三开关晶体管T3变为关断状态，因此低电平的栅极起始信号VST可以被提供给Q1节点。
由于伪晶体管Tdmy保持导通状态，因此Q节点可以是与Q1节点相同的低电平。
由于Q1节点为低电平，因此第一开关晶体管T11、T12可以处于导通状态。
由于第一开关晶体管T11、T12变为导通状态，因此低电平的第二栅极时钟信号GCLK2可以被提供给QB节点。此外，由于第五开关晶体管T5处于导通状态，因此低电平的第二栅极驱动电压VGL可以被提供给QB节点。
由于Q节点和QB节点都是低电平，因此上拉晶体管Tup和下拉晶体管Tdn都可以处于导通状态。
可以通过上拉晶体管Tup输出第一栅极时钟信号GCLK1，并且可以通过下拉晶体管Tdn输出第一栅极驱动电压VGH。由于第一栅极时钟信号GCLK1和第一栅极驱动电压VGH都是高电平，因此可以输出高电平的扫描信号。
参照图9，在栅极电路的驱动时序图中与④对应的时段中，第一栅极时钟信号GCLK1可以是低电平，第二栅极时钟信号GCLK2可以是高电平，并且栅极起始信号VST可以是高电平。
由于第一栅极时钟信号GCLK1为低电平，因此第三开关晶体管T3可以处于导通状态。
由于第二栅极时钟信号GCLK2为高电平，因此第二开关晶体管T21、T22和第五开关晶体管T5可以处于关断状态。
由于第二开关晶体管T21、T22变为关断状态，因此栅极起始信号VST可以不被提供给Q1节点。
因此，Q1节点可以保持低电平。由于Q1节点保持低电平，因此第一开关晶体管T11、T12可以保持导通状态。
由于第一开关晶体管T11、T12保持导通状态，因此高电平的第二栅极时钟信号GCLK2可以被提供给QB节点。
由于第五开关晶体管T5处于关断状态，第二栅极驱动电压VGL可以不被提供给QB节点。
因此，Q1节点和Q节点保持低电平，QB节点可以变为高电平。
此外，由于Q1节点电容器CQ1布置在Q1节点与第一栅极时钟信号GCLK1的输入端子之间，因此可以稳定地保持Q1节点的低电平。
由于第一栅极时钟信号GCLK1在相应的时段中被输入为低电平，因此可以稳定地保持与第一栅极时钟信号GCLK1的输入端子形成电容的Q1节点的低电平。
通过稳定地保持Q1节点的低电平，可以保持第一开关晶体管T11、T12的导通状态，并且可以稳定地执行QB节点的刷新。
由于QB节点为高电平，因此第四开关晶体管T4和下拉晶体管Tdn可以处于关断状态。
由于Q节点为低电平，因此上拉晶体管Tup可以处于导通状态。
由于上拉晶体管Tup处于导通状态，因此可以通过扫描信号的输出端子输出第一栅极时钟信号GCLK1。
由于第一栅极时钟信号GCLK1为低电平，因此Q节点的电平可以根据通过扫描信号的输出端子的第一栅极时钟信号GCLK1的输出而进一步降低。
由于伪晶体管Tdmy位于Q节点与Q1节点之间，因此Q节点的电压电平和Q1节点的电压电平在相应时段内可以彼此不同。
如上所述，通过在Q1节点与第一栅极时钟信号GCLK1的输入端子之间布置Q1节点电容器CQ1，可以在输出扫描信号的定时处稳定地保持Q1节点的低电平。
通过稳定地保持Q1节点的低电平，可以稳定地保持第一开关晶体管T11、T12的导通状态。
即使在第一开关晶体管T11、T12的阈值电压由于第一开关晶体管T11、T12的退化而改变的情况下，也可以稳定地执行QB节点的刷新，并且可以正常地输出扫描信号。
参照图10，在栅极电路的驱动时序图中与⑤对应的时段中，第一栅极时钟信号GCLK1可以是高电平，第二栅极时钟信号GCLK2可以是低电平，并且栅极起始信号VST可以是高电平。
第三开关晶体管T3可以通过第一栅极时钟信号GCLK1处于关断状态。第二开关晶体管T21、T22和第五开关晶体管T5可以通过第二栅极时钟信号GCLK2处于导通状态。
Q1节点和Q节点可以通过高电平的栅极起始信号VST变为高电平。
QB节点可以通过低电平的第二栅极驱动电压VGL变为低电平。
由于Q节点为高电平，因此上拉晶体管Tup可以变为关断状态，并且由于QB节点为低电平，因此下拉晶体管Tdn可以变为导通状态。
因此，高电平的第一栅极驱动电压VGH可以通过下拉晶体管Tdn输出到扫描信号的输出端子。
参照图11，在栅极电路的驱动时序图中与⑥对应的时段中，第一栅极时钟信号GCLK1可以是低电平，第二栅极时钟信号GCLK2可以是高电平，并且栅极起始信号VST可以是高电平。
第三开关晶体管T3可以通过第一栅极时钟信号GCLK1处于导通状态。第二开关晶体管T21、T22和第五开关晶体管T5可以通过第二栅极时钟信号GCLK2处于关断状态。
Q1节点和Q节点可以通过经由第四开关晶体管T4和第三开关晶体管T3提供的第一栅极驱动电压VGH保持高电平。
由于Q1节点为高电平，因此第一开关晶体管T11、T12可以保持关断状态。因此，QB节点可以保持为低电平。
由于Q节点保持高电平而QB节点保持低电平，因此可以保持上拉晶体管Tup的关断状态和下拉晶体管Tdn的导通状态。
因此，在栅极电路输出低电平的扫描信号之后，可以保持高电平的扫描信号。
如上所述，由于栅极电路在输出扫描信号的定时处通过Q1节点电容器CQ1稳定地保持Q1节点的电压电平，因此栅极电路可以在预定定时正常地输出扫描信号，并且可以在随后的时段中稳定地保持关断电平的扫描信号。
注意，虽然在图5至图11中示出栅极电路包括多个晶体管T11、T12、T21、T22、T3、T4、T5和Tdmy，然而在一些实施方式中，栅极电路可以仅包括晶体管T11、T12、T21、T22、T3、T4、T5和Tdmy中的部分晶体管。此外，如本领域技术人员可以理解的，各个晶体管的布置不限于图5至图11中所示出的具体示例。
此外，在通过布置Q1节点电容器CQ1而减小开关晶体管的尺寸的同时，可以较宽地配置根据开关晶体管的阈值电压变化的输出裕度。
图12是示出图5所示的栅极电路中包括的开关晶体管的W/L的示例的图。W/L比是指开关晶体管的沟道区的宽度与长度的比。
参照图12，其示出在不应用Q1节点电容器CQ1的情况下以及应用Q1节点电容器CQ1的情况下根据第一开关晶体管T1的W/L比以及第二开关晶体管T2的W/L比的输出裕度。
在Q1节点电容器CQ1不应用于栅极电路的情况下，可以看出，当第二开关晶体管T2的W/L比为1.5时，第二开关晶体管T2的输出裕度最大且为Δ11V。可以看出，当第一开关晶体管T1的W/L比为1.5时，第一开关晶体管T1的输出裕度最大且为Δ9V。
在Q1节点电容器CQ1应用于栅极电路的情况下，可以看出，在相同的W/L比处，第二开关晶体管T2和第一开关晶体管T1的输出裕度相比于Q1节点电容器CQ1不应用于栅极电路的情况下的输出裕度增加。
此外，在Q1节点电容器CQ1应用于栅极电路的情况下，当W/L比被配置为0.8～1.0时，可以看出第一开关晶体管T1的输出裕度沿(+)方向移动。
因此，在Q1节点电容器CQ1应用于栅极电路的情况下，通过将第一开关晶体管T1和第二开关晶体管T2的W/L比中的至少之一配置为0.8～1.0，可以在减小相应的开关晶体管的尺寸的同时较宽地配置相应的开关晶体管的输出裕度。
根据本公开的实施方式，由于在扫描信号的输出定时处通过伪晶体管Tdmy不同地控制Q1节点的电压电平和Q节点的电压电平，可以减小施加到由Q1节点控制的第一开关晶体管T11、T12的应力。
此外，通过在Q1节点与用于输出栅极电路的扫描信号的第一栅极时钟信号GCLK1的输入端子之间布置Q1节点电容器CQ1，可以在扫描信号的输出定时处稳定地保持Q1节点的电压电平。
因此，通过稳定地控制由Q1节点控制的第一开关晶体管T11、T12的驱动状态并执行QB节点的刷新，可以稳定地输出导通电平的扫描信号，并且可以提高栅极电路的可靠性。
已经给出了以上描述以使本领域的任何技术人员能够实现和使用本公开的技术构思，并且已经在特定应用及其要求的背景下提供了以上描述。对所描述的实施方式的各种修改、添加和替换对于本领域技术人员而言将是明显的，并且在不脱离本公开的精神和范围的情况下，本文中限定的一般原理可以应用于其他实施方式和应用。上面的描述和附图仅出于说明目的提供了本公开的技术构思的示例。即，所公开的实施方式旨在说明本公开的技术构思的范围。因此，本公开的范围不限于所示的实施方式，而是同与权利要求书一致的最宽范围相一致。本公开的保护范围应该基于所附的权利要求书来解释，并且在其等同范围内的所有技术构思都应当被解释为包括在本公开的范围内。

Claims (22)

1.一种显示装置，包括：
显示面板，所述显示面板上设置有多条栅极线、多条数据线和多个子像素；以及
驱动所述多条栅极线的多个栅极电路，
其中，所述多个栅极电路中的每一个包括：
上拉晶体管，所述上拉晶体管由Q节点控制并电连接在第一栅极时钟信号的输入端子与扫描信号的输出端子之间；
下拉晶体管，所述下拉晶体管由QB节点控制并电连接在所述扫描信号的输出端子与第一栅极驱动电压的输入端子之间；
第一开关晶体管，所述第一开关晶体管由电连接至所述Q节点的Q1节点控制并电连接在第二栅极时钟信号的输入端子与所述QB节点之间；以及
自举电容器，所述自举电容器电连接在所述Q1节点与所述第一栅极时钟信号的输入端子之间。
2.根据权利要求1所述的显示装置，其中，所述多个栅极电路中的每一个还包括：
第二开关晶体管，所述第二开关晶体管由所述第二栅极时钟信号控制并电连接在栅极起始信号的输入端子与所述Q1节点之间。
3.根据权利要求2所述的显示装置，其中，在其中所述栅极起始信号为使所述第一开关晶体管导通的电平的第一时段中，所述第一开关晶体管和所述第二开关晶体管处于导通状态。
4.根据权利要求3所述的显示装置，其中，所述上拉晶体管和所述下拉晶体管在所述第一时段中处于导通状态。
5.根据权利要求3所述的显示装置，其中，在所述第一时段之后的第二时段中，所述Q1节点和所述Q节点保持为使所述上拉晶体管导通的电平。
6.根据权利要求5所述的显示装置，其中，所述第一栅极时钟信号在所述第二时段中是导通电平。
7.根据权利要求5所述的显示装置，其中，所述Q1节点的电压电平与所述Q节点的电压电平在所述第二时段中彼此不同。
8.根据权利要求2所述的显示装置，其中，所述第一开关晶体管的沟道区的宽度与长度之比和所述第二开关晶体管的沟道区的宽度与长度之比中的至少之一大于或等于0.8并且小于或等于1。
9.根据权利要求2所述的显示装置，其中，所述多个栅极电路中的每一个还包括：
第三开关晶体管，所述第三开关晶体管由所述第一栅极时钟信号控制并电连接至所述Q1节点；以及
第四开关晶体管，所述第四开关晶体管由所述QB节点控制并电连接在所述第三开关晶体管与所述第一栅极驱动电压的输入端子之间。
10.根据权利要求9所述的显示装置，其中，在其中所述栅极起始信号为使所述第一开关晶体管导通的电平的第一时段之后的第二时段中，所述第三开关晶体管处于导通状态，并且所述第四开关晶体管处于关断状态。
11.根据权利要求9所述的显示装置，其中，所述第三开关晶体管的栅极节点电连接至所述自举电容器。
12.根据权利要求1所述的显示装置，其中，所述多个栅极电路中的每一个还包括：
电连接在所述Q1节点与所述Q节点之间的伪晶体管。
13.根据权利要求12所述的显示装置，其中，所述伪晶体管由第二栅极驱动电压控制。
14.根据权利要求12所述的显示装置，其中，所述伪晶体管在所述栅极电路被驱动的时段中保持导通状态。
15.一种栅极电路，包括：
上拉晶体管，所述上拉晶体管由Q节点控制并电连接在第一栅极时钟信号的输入端子与扫描信号的输出端子之间；
下拉晶体管，所述下拉晶体管由QB节点控制并电连接在所述扫描信号的输出端子与第一栅极驱动电压的输入端子之间；
开关晶体管，所述开关晶体管由电连接至所述Q节点的Q1节点控制并电连接在第二栅极时钟信号的输入端子与所述QB节点之间；以及
自举电容器，所述自举电容器电连接在所述Q1节点与所述第一栅极时钟信号的输入端子之间。
16.根据权利要求15所述的栅极电路，其中，在第一时段中，所述开关晶体管导通，所述Q节点为使所述上拉晶体管导通的电平，并且所述QB节点为使所述下拉晶体管导通的电平，以及
在所述第一时段之后的第二时段中，所述开关晶体管保持导通状态，所述Q节点保持使所述上拉晶体管导通的电平，并且所述QB节点为使所述下拉晶体管关断的电平。
17.根据权利要求16所述的栅极电路，其中，所述Q1节点的电压电平和所述Q节点的电压电平在所述第二时段中彼此不同。
18.根据权利要求17所述的栅极电路，其中，在所述第二时段中，所述Q1节点的电压电平根据所述第一栅极时钟信号的电压电平而保持或改变，并且所述Q节点的电压电平根据所述扫描信号的输出端子的电压电平而改变。
19.一种栅极电路，包括：
上拉晶体管，所述上拉晶体管由Q节点控制并电连接在第一栅极时钟信号的输入端子与扫描信号的输出端子之间；
下拉晶体管，所述下拉晶体管由QB节点控制并电连接在所述扫描信号的输出端子与第一栅极驱动电压的输入端子之间；
伪晶体管，所述伪晶体管电连接在所述Q节点与Q1节点之间；
Q节点电容器，所述Q节点电容器电连接在所述Q节点与所述扫描信号的输出端子之间；以及
自举电容器，所述自举电容器电连接在所述Q1节点与所述第一栅极时钟信号的所述输入端子之间。
20.根据权利要求19所述的栅极电路，其中，所述伪晶体管在所述上拉晶体管和所述下拉晶体管中的至少之一处于导通状态的时段期间保持导通状态。
21.一种显示装置，包括根据权利要求19或20所述的栅极电路，
其中，所述显示装置还包括显示面板，所述显示面板上设置有多条栅极线、多条数据线和多个子像素；以及
其中，所述多条栅极线由多个所述栅极电路驱动。
22.根据权利要求21所述的显示装置，其中，所述栅极电路还包括第一开关晶体管，所述第一开关晶体管由所述Q1节点控制并电连接在第二栅极时钟信号的输入端子与所述QB节点之间。
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