CN114944125A - 显示面板 - Google Patents

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Abstract

显示面板。一种显示面板包括：像素，其与选通线连接；以及选通驱动器，其向所述选通线中的至少一个供应选通信号并且包括多个级。每个级包括：上拉晶体管，其响应于Q节点处的电压而将第一时钟信号的导通电压施加到输出端子；下拉晶体管，其响应于QB节点处的电压而将截止电压施加到所述输出端子，所述QB节点在所述输出端子被施加所述截止电压的时段期间保持所述导通电压；以及QB节点控制单元，其响应于第一时钟信号和与所述第一时钟信号反相的第二时钟信号而将所述导通电压施加到所述QB节点。因此，显示面板可包括能够设置、复位和保持QB节点处的电压的选通驱动器。

Description

显示面板
本申请是原案申请号为201810662028.X的发明专利申请(申请日：2018年6月25日，发明名称：选通驱动器和具有该选通驱动器的显示面板)的分案申请。
技术领域
本公开涉及选通驱动器和包括该选通驱动器的显示面板，并且更具体地，涉及一种可直接形成在显示面板中，由此减小显示面板的边框的选通驱动器，以及包括该选通驱动器的显示面板。
背景技术
目前，正在开发和发布了各种显示装置。例如，显示装置包括液晶显示装置(LCD)、场发射显示装置(FED)、电泳显示装置(EPD)、电湿润显示装置(EWD)、有机发光显示装置(OLED)和量子点显示装置(QD)。
显示装置包括含有多个子像素的显示面板、用于驱动显示面板的驱动器单元、用于向显示面板供电的电源单元等。驱动器单元包括用于向显示面板供应扫描信号(或选通信号)的扫描驱动器和用于向显示面板供应数据信号的数据驱动器。
显示装置可以通过供应扫描信号、数据信号等使得所选择的子像素发射光来显示图像。因此，正在开发用于提高包括在显示面板中的驱动器单元的精确度以精确地向子像素传输信号的技术。
发明内容
使用一个或更多个扫描信号来驱动显示面板。一种显示面板包括：有效显示区域(active area)，在该有效显示区域中设置作为子像素集合的像素阵列以显示图像；以及无效显示区域(non-active area)，在该无效显示区域中不显示图像。使用一个或更多个扫描信号来驱动子像素。用于供应扫描信号的选通驱动器可以与像素阵列一起按薄膜晶体管的方式嵌入在显示面板中。嵌入在显示面板中的这种选通驱动器被称为GIP(面板内选通)电路。GIP电路可以被实现为移位寄存器。该移位寄存器包括多个级，并且多个级在接收到起始信号时产生输出。该输出可以根据时钟信号而移位。选通驱动器包括各自具有多个薄膜晶体管(或晶体管)的级。这些级被级联以依次产生输出。选通驱动器的级数可以等于选通线的数目。这些级中的每一个可以将选通信号输出到相应的选通线。
这些级中的每一个包括用于控制上拉晶体管的Q节点和用于控制下拉晶体管的QB节点。这些级中的每一个可以包括响应于起始信号和时钟信号而对Q节点进行充电并且对QB节点进行放电或者对Q节点进行放电并且对QB节点进行充电的晶体管。起始信号可以是来自前一级的输出信号。
当QB节点被充电时，Q节点被放电，反之亦然。例如，当高电平电压被施加到Q节点时，低电平电压被施加到QB节点。当低电平电压被施加到Q节点时，高电平电压被施加到QB节点。当上拉晶体管和下拉晶体管导通/截止时，可以将选通导通/截止信号提供到像素阵列。由于下拉晶体管的导通时间比截止时间长，因此必须稳定地将导通电压施加到QB节点。例如，当选通驱动器的晶体管是p型晶体管时，导通电压是选通低电压而截止电压是选通高电压。当包括在由选通信号控制的子像素中的晶体管是n型晶体管时，栅导通(gate-on)信号是选通高电压。当包括在由选通信号控制的子像素中的晶体管是p型晶体管时，栅导通信号是选通低电压。选通驱动器和子像素的晶体管的类型不限于此。
选通驱动器可以按各种形式实现，并且正在进行研究以开发最佳电路配置来提高操作的可靠性。
鉴于以上所述，本申请的发明人已经认识到上述问题，并且设计出具有提高的输出信号精确度的选通驱动器以及包括该选通驱动器的显示面板。
因此，本公开的实施实施方式针对一种选通驱动器和具有该驱动器的显示面板，其基本上消除了由于现有技术的限制和缺点而导致的一个或更多个问题。
本公开的目的是提供一种包括用于向QB节点精确提供电压的QB节点控制单元的选通驱动器。
本公开的另一目的是提供一种通过将具有提高的输出信号精度的选通驱动器形成在显示面板上而具有减小的边框的显示面板。
另外的特征和优点将在随后的描述中进行阐述，并且部分将根据所述描述变得明显，或者可通过本文所提供的本发明构思的实践而得知。本发明构思的其它特征和方面可通过在书面说明书、可从其推导的内容及其权利要求以及附图中具体指出的结构来实现和获得。
为了实现本发明构思的这些和其它方面，如在此体现和广泛描述的，一种显示面板包括：像素，所述像素与选通线连接；以及选通驱动器，所述选通驱动器向所述选通线中的至少一个供应选通信号并且包括多个级。每一级包括：上拉晶体管，所述上拉晶体管响应于Q节点处的电压而将第一时钟信号的导通电压施加到输出端子；下拉晶体管，所述下拉晶体管响应于QB节点处的电压而将截止电压施加到所述输出端子，所述QB节点在所述输出端子被施加所述截止电压的时段期间保持所述导通电压；以及QB节点控制单元，所述QB节点控制单元响应于第一时钟信号和与所述第一时钟信号反相的第二时钟信号而将所述导通电压施加到所述QB节点。因此，显示面板可包括能够设置、复位和保持QB节点处的电压的选通驱动器。
在另一方面，一种选通驱动器包括：QB节点控制单元，所述QB节点控制单元控制QB节点，所述QB节点为下拉晶体管的栅节点。所述QB节点控制单元包括：第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管各自具有与QP节点连接以用于控制所述QP节点的电极；第三晶体管，所述第三晶体管将选通高电压施加到所述QB节点；以及第四晶体管，所述第四晶体管具有与所述QP节点连接以将选通低电压施加到所述QB节点的栅极。可以通过能够控制QB节点的QB节点控制单元来实现具有提高的输出信号精确度的选通驱动器。
在附图和以下描述中阐述了本说明书中描述的主题的一个或更多个实施方式的细节。
根据本公开的实施方式，QB节点控制单元通过利用电容器的耦合将时钟信号的导通电压施加到QP节点，使得选通低电压被施加到QB节点，以使下拉晶体管导通并且输出栅截止(gate-off)电压。
根据本公开的实施方式，QB节点控制单元因起始信号或Q1节点处的电压而将选通高电压施加到QB节点，使得利用Q节点控制单元而使下拉晶体管截止并且使上拉晶体管导通，以输出栅导通电压。
根据本公开的实施方式，QB节点控制单元还包括在输入时钟信号的输入端子与QP节点之间的第一电容器，使得QP节点与时钟信号耦合，以将选通低电压周期性施加到QP节点。因此，在保持时段期间，选通低电压可以被周期性施加到QP节点。
根据本公开的实施方式，QB节点控制单元还包括第三电容器，第三电容器连接在QB节点与输入选通高电压的输入端子之间，使得在设置时段期间充入在第三电容器的第一电极和第二电极之间的电压可在保持时段期间得以保持。
要理解的是，前面的简要描述和下面的详细描述二者是示例性和说明性的，并且旨在提供对要保护的本发明构思的进一步说明。
附图说明
附图被包括以提供对本公开的进一步理解，并且被并入本申请中并构成本申请的一部分，附图例示了本公开的实施方式，并且与本说明书一起用来解释各种原理。在附图中：
图1是根据本公开的一个实施方式的显示装置的图；
图2是示出了选通驱动器的级联级的示例的框图；
图3是根据本公开的一个实施方式的选通驱动器的框图；
图4A是根据本公开的一个实施方式的选通驱动器的用于向QB节点施加电压的一部分的电路图；
图4B是输入到图4A的电路的信号和从图4A的电路输出的信号的波形图；
图5A是例示根据本公开的第一实施方式的采用图4A中示出的电路的选通驱动器的电路图；
图5B是输入到图5A的电路的信号和从图5A的电路输出的信号的波形图；
图6A是例示根据本公开的第二实施方式的采用图4A中示出的电路的选通驱动器的电路图；
图6B是输入到图6A的电路的信号和从图6A的电路输出的信号的波形图；
图7A是例示根据本公开的第三实施方式的采用图4A中示出的电路的选通驱动器的电路图；以及
图7B是输入到图7A的电路的信号和从图7A的电路输出的信号的波形图。
具体实施方式
根据下面参照附图对实施方式的描述，本公开的优点和特征及其实现方法将变得明显。然而，本公开不限于本文中公开的实施方式，而是可按各种不同的方式来实现。提供这些实施方式，使得本公开的公开内容是彻底的，并且将本公开的范围充分传达给本领域的技术人员。要注意，本公开的范围仅由权利要求书限定。
在附图中给出的元件的图形、尺寸、比率、角度、数目仅仅是例示性的而非限制性的。在整个说明书中，相同的参考标号表示相同的元件。另外，在描述本公开时，可省略对公知技术的描述，以免不必要地混淆本公开的主旨。要注意，除非另外具体声明，否则在说明书和权利要求书中使用的术语“包括”、“具有”、“包含”不应该被解释为限于此后列出的含义。在提及单数名词时使用例如“一”、“一个”、“该”的不定冠词或定冠词的情况下，除非另外具体声明，否则单数名词包括该名词的复数。
在描述这些元件时，即使没有明确声明，也将它们解释为包括误差余量。
在描述诸如“元件A在元件B上”、“元件A在元件B上方”、“元件A在元件B下方”和“元件A在元件B旁边”的位置关系时，除非明确使用了术语“直接”或“紧接”，否则可在元件A与元件B之间设置另一元件C。
在描述时间关系时，除非另外指明，否则诸如“在…之后”、“随后”、“接下来”、“在…之前”不限于“紧接在…之后”、“紧接着随后”、“紧接着下来”和“紧接在…之前”等。
在说明书和权利要求书中的术语第一、第二、第三等用于区分类似元件，而不一定用于描述顺序或时间次序。这些术语仅仅用于将一个元件与另一元件区分开。因此，如本文中使用的，在本公开的技术思路内，第一元件可以是第二元件。因为权利要求列举了基本元件，所以具体实施方式中使用的序数可以与用于权利要求书中的元件的序数匹配或可以不与所述元件的序数匹配。例如，权利要求书中阐述的“第二电容器”可对应于具体实施方式中的“第三电容器C3”，而权利要求书中阐述的“第三电容器”可对应于具体实施方式中的“第二电容器C2”。
本公开的各种实施方式的特征可被部分或全部地组合。如本领域的技术人员将清楚理解的，技术上各种交互和操作是可能的。各种实施方式可被单独或组合地实践。
本文中，形成在显示面板的基板上的像素电路和选通驱动器可被实现为n型或p型晶体管。例如，晶体管可被实现为金属氧化物半导体场效应晶体管(MOSFET)。晶体管是包括栅极、源极和漏极的三电极器件。源极是用于向晶体管供应载流子的电极。在晶体管中，载流子开始从源极流动。载流子经由漏极离开晶体管。例如，载流子在晶体管中从源极流向漏极。对于n型晶体管，载流子是电子，因此源电压的电平低于漏电压的电平，使得电子从源极流向漏极。在n型晶体管中，由于电子从源极流向漏极，因此电流从漏极流向源极。对于p型晶体管，载流子是空穴，因此源电压的电平高于漏电压的电平，使得空穴从源极流向漏极。在p型晶体管中，由于空穴从源极流向漏极，因此电流从源极流向漏极。晶体管的源极和漏极不是固定的，而是可根据所施加的电压互换。
在下面的描述中，栅导通电压可指的是用于使晶体管导通的选通信号的电压。栅截止电压可指的是用于使晶体管截止的电压。在p型晶体管中，栅导通电压可以是选通低电压(VL)，栅截止电压可以是选通高电压(VH)。在n型晶体管中，栅导通电压可以是选通高电压(VH)，栅截止电压可以是选通低电压(VL)。
下文中，将参照附图详细描述根据本公开的实施方式的选通驱动器和包括该选通驱动器的显示面板。
图1是根据本公开的一个实施方式的显示装置的图。
参照图1，显示装置100包括显示面板110、选通驱动器120、数据驱动器130和定时控制器140。
显示面板110包括与选通线20和数据线30连接的子像素P。显示面板110被密封以保护至少一个膜或基板以及形成在膜或基板上的子像素免受湿气或诸如氧的外部空气的影响。
显示面板110包括其中形成有子像素P的显示区域DA和其中形成有各种信号线、焊盘等的非显示区域NDA，非显示区域NDA围绕显示区域DA形成。因为显示区域DA用于显示图像，所以在其中设置子像素。因为非显示区域NDA不显示图像，所以在其中设置虚拟子像素或者在其中不设置子像素。
显示区域DA包括多个子像素P，并且基于由子像素P中的每一个所表示的灰度级来显示图像。子像素P沿着第一像素行HL1至第n像素行HL(n)布置。子像素P中的每一个与沿着列线布置的数据线连接并且与沿着像素行HL布置的选通线连接。布置在同一像素行的子像素共享同一选通线并且同时被驱动。本文中，将布置在第一像素行HL1中的子像素P定义为第一子像素，将布置在第n行像素行HL(n)中的子像素P定义为第n子像素。第一子像素至第n子像素被依次驱动。
显示面板110的子像素P被布置成矩阵，以形成像素阵列。然而，要理解，本公开不限于此。子像素P可按例如使得它们共享像素的各种方式布置，或者被布置为除了矩阵形状之外的条形形状、菱形形状等。
选通驱动电路120与选通线20连接，以供应选通信号。例如，选通驱动器120从电平移位器接收包括时钟信号和起始信号的选通控制信号GDC。选通驱动器120根据时钟信号和起始信号生成选通信号，并且将选通信号提供到选通线20。
电平移位器将从定时控制器140输入的时钟信号和起始信号的电压电平移位至可对设置在子像素P中的晶体管进行切换的栅导通电压的电平和栅截止电压的电平。电平移位器通过时钟信号线将电平移位后的时钟信号供应到选通驱动器120，并且通过起始信号线将电平移位后的起始信号供应到选通驱动器120。虽然电平移位器被描述为是与选通驱动器120分开的元件，但是它还可与选通驱动器120集成。
数据驱动器130与数据线30连接。数据驱动器130从定时控制器140接收数字图像数据DATA和数据控制信号DDC。数据驱动器130根据数据控制信号DDC将数字图像数据DATA转换成模拟数据电压。数据驱动器130将模拟数据电压供应到数据线30。
定时控制器140从外部系统板接收数字图像数据和定时信号。定时信号可以包括垂直同步信号、水平同步信号和数据使能信号。
基于定时信号，定时控制器140生成用于控制选通驱动器120的操作定时的选通控制信号GDC和用于控制数据驱动器130的操作定时的数据控制信号DDC。
选通控制信号GDC可以包括但不限于选通起始信号、选通时钟信号等。选通起始信号被施加到产生第一输出的级，以启动该级的操作。选通时钟信号是共同输入到各级的时钟信号，用于将选通起始信号移位。
数据驱动器130、电平移位器和定时控制器140可以被形成为单个驱动集成电路(IC)。另外，该单个驱动IC可以设置在显示面板110上。然而，要理解，本公开不限于此。数据驱动器130、电平移位器和定时控制器140中的每一个可以被形成单独的驱动IC。
图2是示出了选通驱动器的级联级的示例的框图。
选通驱动器可以向像素电路提供一个或更多个扫描信号(或选通信号)。将描述用于生成输入到像素电路的扫描信号中的一个的选通驱动器。
选通驱动器包括级联的第一级SD1至第n级SD(n)。第一级SD1生成第一扫描信号SCAN1并且将第一扫描信号SCAN1施加到第一像素行HL1的扫描线。第二级SD2生成第二扫描信号SCAN2并且将第二扫描信号SCAN2施加到第二像素行HL2的扫描线。第n级SD(n)生成第n扫描信号SCAN(n)并且将第n扫描信号SCAN(n)施加到第n像素行HL(n)的扫描线。
第一级SD1通过接收起始信号VST来操作。第二级SD2至第n级SD(n)中的每一个通过接收来自前一级的输出信号来操作。
在这种情况下，第一扫描信号至第n扫描信号可以分别被称为第一选通信号至第n选通信号，扫描线可以被称为选通线。
下文中，将描述多级中的每一个的电路。在下面的描述中，多级中的每一个包括多个晶体管，并且多个晶体管中的每一个都是p型晶体管。
图3是根据本公开的一个实施方式的选通驱动器的框图。具体地，图3是示出形成图2中示出的第一级SD1至第n级SD(n)中的每一个的电路的框图。
多级中的每一个包括上拉部分111、下拉部分112、Q节点控制单元113和QB节点控制单元114。
上拉部分111通过施加到Q节点Q的电压来输出导通电压作为输出信号Out。在这种情况下，导通电压是第一时钟信号CLK1的选通低电压。
下拉部分112通过施加到QB节点QB的电压来输出截止电压作为输出信号Out。在这种情况下，截止电压是选通高电压VH。
当输出信号Out是导通电压时，Q节点控制单元113通过起始信号VST将起始信号VST的选通低电压VL施加到Q节点Q。另外，当输出信号Out是截止电压时，通过QB节点QB将选通高电压VH施加到Q节点Q。
当输出信号Out是截止电压时，QB节点控制单元114通过第二时钟信号CLK2将第二时钟信号CLK2的选通低电压VL施加到QB节点QB。在这种情况下，可以使用电容器将完整的选通低电压VL施加到QB节点QB。当输出信号Out是导通电压时，QB节点控制单元114通过第一时钟信号CLK1和第二时钟信号CLK2或起始信号VST将选通高电压VH施加到QB节点QB。
第一时钟信号CLK1和第二时钟信号CLK2是反相的。为了操作的可靠性，第一时钟信号CLK1和第二时钟信号CLK2可以具有不同宽度的导通电压电平时间和截止电压电平时间，使得电压电平不同时反转。
图4A是根据本公开的一个实施方式的选通驱动器的用于向QB节点施加电压的一部分的电路图。具体地，图4A示出图2中所示的第一级SD1至第n级SD(n)中的每一个的电路的一部分。图4B是输入到图4A的电路的信号和从图4A的电路输出的信号的波形图。
每级包括上拉晶体管、下拉晶体管、用于控制上拉晶体管的Q节点和用于控制下拉晶体管的QB节点。图4A是示出用于向QB节点QB施加电压的QB节点控制单元的电路图。
QB节点控制单元包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4和第一电容器C1。QB节点控制单元可以包括QP节点控制单元，QP节点控制单元包括第一晶体管T1和第二晶体管T2，第一晶体管T1和第二晶体管T2中的每一个都具有与QP节点QP连接的第一电极。
第一晶体管T1的栅极与输入起始信号VST的输入端子连接。其第一电极与QP节点QP连接，并且其第二电极与输入选通高电压VH的输入端子连接。
第二晶体管T2的栅极与第一时钟信号CLK1连接。其第一电极与QP节点QP连接，并且其第二电极与输入选通高电压VH的输入端子连接。
第三晶体管T3的栅极与输入起始信号VST的输入端子连接。其第一电极与QB节点QB连接，并且其第二电极与输入选通高电压VH的输入端子连接。
第四晶体管T4的栅极与QP节点QP连接。其第一电极与输入第二时钟信号CLK2的输入端子连接，并且其第二电极与QB节点QB连接。
第一电容器C1连接在输入第二时钟信号CLK2的输入端子与QP节点QP之间。
在第一时段P1中，选通高电压VH被施加到QB节点QB。第二晶体管T2因处于选通高电压VH的第一时钟信号CLK1而截止。第一晶体管T1和第三晶体管T3因处于选通低电压VL的起始信号VST而导通。因此，选通高电压VGH通过第一晶体管T1被施加到QP节点QP，并且选通高电压VH通过第三晶体管T3被施加到QB节点QB。然后，第四晶体管T4因施加到QP节点QP的电压而截止。因此，选通高电压VH因起始信号VST的选通低电压VL而被施加到QB节点QB。在这种情况下，第一时段P1可以被称为QB节点QB的复位时段。
在第二时段P2中，选通低电压VH被施加到QB节点QB。第一晶体管T1和第三晶体管T3因处于选通高电压VH的起始信号VST而截止，第二晶体管T2因处于选通高电压VH的第一时钟信号CLK1而截止。因此，QP节点QP浮置。随着施加到第一电容器C1的第一电极的第二时钟信号CLK2从选通高电压VH降低至选通低电压VL，与第一电容器C1的第二电极连接的QP节点QP处的电压因耦合而降低至选通低电压VL。因此，选通低电压VL可以被施加到QB节点QB，使得下拉晶体管可以导通，从而将输出信号Out提供到像素行的选通线。在这种情况下，第二时段P2可以被称为QB节点QB的设置时段。
图5A是例示根据本公开的第一实施方式的采用图4A中示出的电路的选通驱动器的电路图。具体地，图5A示出图2中所示的第一级SD1至第n级SD(n)中的每一个的电路。图5B是输入到图5A的电路的信号和从图5A的电路输出的信号的波形图。
多级中的每一个包括上拉部分、下拉部分、Q节点控制单元和QB节点控制单元。
上拉部分经由Q节点将第一时钟信号CLK1的导通电压作为输出信号Out输出。上拉部分可以包括上拉晶体管Tu和第二电容器C2。上拉晶体管Tu的栅极与Q节点(或Q2节点)连接。其第一电极与输入第一时钟信号CLK1的输入端子连接，并且其第二电极与经由其输出输出信号Out的输出端子连接。第二电容器C2的第一电极连接到Q节点(或Q2节点)，其第二电极连接到经由其输出输出信号Out的输出端子。
下拉部分经由QB节点QB将选通高电压VH作为输出信号Out输出。下拉部分包括下拉晶体管Td。
在第一时段P1中，Q节点控制单元将选通低电压VL施加到Q节点(或Q1节点)。Q节点控制单元在第一时段P1中通过起始信号VST将起始信号VST的选通电压施加到Q节点(或Q1节点)。然后，在第二时段P2中，Q节点控制单元将选通高电压VH施加到Q节点(或Q1节点)。Q节点控制单元包括第五晶体管T5和第六晶体管T6。
Q节点控制单元还可以包括Q1节点稳定单元。Q1节点稳定单元包括第七晶体管T7。Q节点通过Q1节点稳定单元被划分成Q1节点Q1和Q2节点Q2，并且将第七晶体管T7连接在Q1节点Q1与Q2节点Q2之间。选通低电压VL被施加到第七晶体管T7的栅极。Q1节点稳定单元能够在Q2节点Q2被第二电容器C2自举的同时抑制Q1节点Q1处的电压突然变化，由此避免第五晶体管T5的漏极和源极之间的电压差以及第六晶体管T6的漏极和源极之间的电压差瞬间增大。可以通过Q1节点稳定单元来减小施加到第五晶体管T5和第六晶体管T6的电应力。
第五晶体管T5的栅极和第一电极与输入起始信号VST的输入端子连接，并且其第二电极连接到Q1节点Q1。
第六晶体管T6的栅极与QB节点QB连接。其第一电极与Q1节点Q1连接，并且其第二电极与输入选通高电压VH的输入端子连接。
在第一时段P1中，选通低电压VL被施加到Q1节点Q1和Q2节点Q2。第五晶体管T5因处于选通低电压VL的起始信号VST而导通，使得选通低电压VL通过第五晶体管T5被施加到Q1节点Q1。由于第七晶体管T7一直导通，因此选通低电压VL被施加到Q2节点Q2。上拉晶体管Tu因施加到Q2节点Q2的选通低电压VL而导通。在这种情况下，由于第一时钟信号CLK1处于选通高电压VH的电平，因此输出信号Out是截止电压。
在第一时段P1之后的第(1-1)时段P(1-1)中，输出信号Out是导通电压。Q1节点Q1因处于选通高电压VH的起始信号VST而变成在选通低电压VL状态下浮置。由于第一时钟信号CLK1变成选通低电压VL，因此选通低电压VL被施加到输出信号Out，同时Q2节点Q2处的电压因第二电容器C2的自举而变得比选通低电压VL低。上拉晶体管Tu可以因Q2节点Q2处的已变得比选通低电压VL低的电压而稳定地输出输出信号Out。
在第二时段P2中，选通高电压VH被施加到Q1节点Q1和Q2节点Q2。第六晶体管T6因施加到QB节点QB的选通低电压VL而导通，选通高电压VH通过第六晶体管T6被施加到Q1节点Q1。因此，上拉晶体管Tu截止。
下文中，将详细描述在第一时段P1、第(1-1)时段P(1-1)和第二时段P2中的QB节点控制单元的操作。
QB节点控制单元通过利用第一电容器C1的耦合将第二时钟信号CLK2的导通电压施加到QP节点QP来将选通低电压VL施加到QB节点QB。然后，选通高电压VH因起始信号VST被施加到QB节点QB。
QB节点控制单元包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4和第一电容器C1。
第一晶体管T1的栅极与输入起始信号VST的输入端子连接。其第一电极与QP节点QP连接，并且其第二电极与输入选通高电压VH的输入端子连接。
第二晶体管T2的栅极与第一时钟信号CLK1连接。其第一电极与QP节点QP连接，并且其第二电极与输入选通高电压VH的输入端子连接。
第三晶体管T3的栅极与输入起始信号VST的输入端子连接。其第一电极与QB节点QB连接，并且其第二电极与输入选通高电压VH的输入端子连接。
第四晶体管T4的栅极与QP节点QP连接。其第一电极与输入第二时钟信号CLK2的输入端子连接，并且其第二电极与QB节点QB连接。
第一电容器C1的第一电极与输入第二时钟信号CLK2的输入端子连接，并且其第二电极与QP节点QP连接。
在第一时段P1中，选通高电压VH被施加到QB节点QB。第二晶体管T2因处于选通高电压VH的第一时钟信号CLK1而截止。第一晶体管T1和第三晶体管T3因处于选通低电压VL的起始信号VST而导通。因此，选通高电压VGH通过第一晶体管T1被施加到QP节点QP，选通高电压VH通过第三晶体管T3被施加到QB节点QB。然后，第四晶体管T4因施加到QP节点QP的电压而截止。因此，选通高电压VH因起始信号VST的选通低电压VL而被施加到QB节点QB。在这种情况下，第一时段P1可以被称为QB节点QB的复位时段。施加到QB节点QB的选通高电压VH甚至在第(1-1)时段P(1-1)期间也得以保持。
在第二时段P2中，选通低电压VH被施加到QB节点QB。第一晶体管T1和第三晶体管T3因处于选通高电压VH的起始信号VST而截止，第二晶体管T2因处于选通高电压VH的第一时钟信号CLK1而截止。因此，QP节点QP浮置。随着施加到第一电容器C1的第一电极的第二时钟信号CLK2从选通高电压VH降低至选通低电压VL，与第一电容器C1的第二电极连接的QP节点QP处的电压因耦合而降低至选通低电压VL。因此，第四晶体管T4因QP节点QP处的电压而导通，使得选通低电压VL可以被完全施加到QB节点QB。因为选通低电压VL可以被完全施加到QB节点QB，所以下拉晶体管Td导通，使得选通高电压VH的输出信号Out可以被施加到像素行的选通线。在这种情况下，第二时段P2可以被称为QB节点QB的设置时段。
第三时段P3是第二时段P2之后直至下一帧为止的时段。下拉晶体管Td保持导通，以便使输出信号Out保持在选通高电压VH。在这种情况下，QB节点控制单元还可以包括第三电容器C3。第三电容器C3的第一电极与QB节点QB连接，并且其第二电极与输入选通高电压VH的输入端子连接。在第三时段P3期间，第三电容器C3可以保持在第二时段P2中充入在第一电极和第二电极之间的电压，使得QB节点QB处的电压保持在选通低电压VL。QP节点QP处的电压在第三时段P3期间被周期性变成选通低电压VL的第二时钟信号CLK2耦合，从而降低至选通低电压VL。因此，第四晶体管T4因选通低电压VL而导通，使得选通低电压VL被施加到QB节点QB。在这种情况下，第三时段P3可以被称为QB节点QB的保持时段。
因此，QB节点控制单元还包括连接在QB节点QB与输入选通高电压VH的输入端子之间的第三电容器C3，使得在设置时段期间充入在第一电极和第二电极之间的电压可在保持时段期间得以保持。
另外，由于QP节点QP通过第一电容器C1与第二时钟信号CLK2耦合，使得选通低电压VL被周期性施加到QP节点QP。因此，在保持时段期间，选通低电压VL可以被周期性施加到QP节点QP。
图6A是例示根据本公开的第二实施方式的采用图4A中示出的电路的选通驱动器的电路图。图6B是输入到图6A的电路的信号和从图6A的电路输出的信号的波形图。图6A示出了图5A中示出的示例的修改例；因此，将省略冗余描述。
多级中的每一个包括上拉部分、下拉部分、Q节点控制单元和QB节点控制单元。图6A的上拉部分和下拉部分与图5A的对应部分相同，而图6A的Q节点控制单元和QB节点控制单元是分别根据图5A的Q节点控制单元和QB节点控制单元修改而来。如以上参照图5A提到的，Q节点控制单元还可以包括Q1节点稳定单元，但是也可省略它。在下面的描述中，如图6A中所示，该电路包括Q1节点稳定单元。因此，Q节点控制单元将被称为Q2节点控制单元。
参照图6A和图6B，Q2节点控制单元在第一时段P1中将选通低电压VL施加到Q1节点Q1。在第一时段P1中，Q2节点控制单元通过起始信号VST将起始信号VST的选通电压施加到Q1节点。然后，在第二时段P2中，Q2节点控制单元将选通高电压VH施加到Q1节点。Q2节点控制单元包括第五晶体管T5、第六晶体管T6和第七晶体管T7。
第五晶体管T5的栅极与输入第二时钟信号CLK2的输入端子连接。其第一电极与输入起始信号VST的输入端子连接，并且其第二电极与Q1节点Q1连接。
第六晶体管T6的栅极与QB节点QB连接。其第一电极与Q1节点Q1连接，并且其第二电极与输入选通高电压VH的输入端子连接。
第七晶体管T7的栅极与输入选通低电压VL的输入端子连接。其第一电极与Q1节点Q1连接，并且其第二电极与Q2节点Q2连接。
在第一时段P1中，选通低电压VH被施加到Q1节点Q1和Q2节点Q2。第五晶体管T5因处于选通低电压VL的第二时钟信号CLK2而导通，使得起始信号VST的选通低电压VL通过第五晶体管T5被施加到Q1节点Q1。由于第七晶体管T7一直导通，因此选通低电压VL被施加到Q2节点Q2。上拉晶体管Tu因施加到Q2节点Q2的选通低电压VL而导通。在这种情况下，由于第一时钟信号CLK1处于选通高电压VH的电平，因此输出信号Out是截止电压。
在第一时段P1之后的第(1-1)时段P(1-1)中，输出信号Out是导通电压。Q1节点Q1因处于选通高电压VH的第二时钟信号CLK2而变成在选通低电压VL状态下浮置。由于第一时钟信号CLK1变成选通低电压VL，因此选通低电压VL被施加到输出信号Out，同时Q2节点Q2处的电压因第二电容器C2的自举而变得比选通低电压VL低。上拉晶体管Tu可以因Q2节点Q2处的已经变得比选通低电压VL低的电压而稳定地输出输出信号Out。
在第二时段P2中，选通高电压VH被施加到Q1节点Q1和Q2节点Q2。第六晶体管T6因施加到QB节点QB的选通低电压VL而导通，选通高电压VH通过第六晶体管T6被施加到Q1节点Q1。另外，第五晶体管T5因变成选通低电压VL的第二时钟信号CLK2而导通，使得起始信号VST的选通高电压VH被施加到Q1节点Q1。因此，上拉晶体管Tu截止。
QB节点控制单元通过利用第一电容器C1的耦合将第二时钟信号CLK2的导通电压施加到QP节点QP来将选通低电压VL施加到QB节点QB。然后，QB节点控制单元因选通信号VST或Q1节点Q1而将选通高电压VH施加到QB节点QB。
QB节点控制单元包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4和第一电容器C1。
第一晶体管T1的栅极与Q1节点Q1连接。其第一电极与QP节点QP连接，并且其第二电极与输入选通高电压VH的输入端子连接。
第二晶体管T2的栅极与第一时钟信号CLK1连接。其第一电极与QP节点QP连接，并且其第二电极与输入选通高电压VH的输入端子连接。
第三晶体管T3的栅极与输入起始信号VST的输入端子或Q1节点连接。其第一电极与QB节点QB连接，并且其第二电极与输入选通高电压VH的输入端子连接。
第四晶体管T4的栅极与QP节点QP连接。其第一电极与输入第二时钟信号CLK2的输入端子连接，并且其第二电极与QB节点QB连接。
第一电容器C1的第一电极与输入第二时钟信号CLK2的输入端子连接，并且其第二电极与QP节点QP连接。
在第一时段P1中，选通高电压VH被施加到QB节点QB。第二晶体管T2因处于选通高电压VH的第一时钟信号CLK1而截止。第一晶体管T1和第三晶体管T3因处于选通低电压VL的起始信号VST或Q1节点Q1而导通。因此，选通高电压VGH通过第一晶体管T1被施加到QP节点QP，选通高电压VH通过第三晶体管T3被施加到QB节点QB。然后，第四晶体管T4因施加到QP节点QP的电压而截止。因此，选通高电压VH因起始信号VST的选通低电压VL被施加到QB节点QB。施加到QB节点QB的选通高电压VH甚至在第(1-1)时段P(1-1)期间也得以保持。
在第二时段P2中，选通低电压VH被施加到QB节点QB。第一晶体管T1因处于选通高电压VH的Q1节点Q1而截止。第三晶体管T3因处于选通高电压VH的起始信号VST或Q1节点Q1而截止，第二晶体管T2因处于选通高电压VH的第一时钟信号CLK1而截止。因此，QP节点QP浮置。随着施加到第一电容器C1的第一电极的第二时钟信号CLK2从选通高电压VH降低至选通低电压VL，与第一电容器C1的第二电极连接的QP节点QP处的电压因耦合而降低至选通低电压VL。因此，第四晶体管T4因QP节点QP处的电压而导通，使得选通低电压VL可以被完全施加到QB节点QB。然后，下拉晶体管Td导通，使得选通高电压VH的输出信号Out可以被提供到像素行的选通线。
如以上相对于第一实施方式描述的，第三时段P3是第二时段P2之后直至下一帧为止的时段。下拉晶体管Td保持导通，以便将输出信号Out保持在选通高电压VH。在这种情况下，QB节点控制单元还可以包括第三电容器C3。在第三时段P3期间，第三电容器C3保持在第二时段P2中充入在第一电极和第二电极之间的电压。QP节点QP处的电压在第三时段P3期间被周期性变成选通低电压VL的第二时钟信号CLK2耦合，从而降低至选通低电压VL。因此，第四晶体管T4因选通低电压VL而导通，使得选通低电压VL被施加到QB节点QB。
图7A是例示根据本公开的第三实施方式的采用图4A中示出的电路的选通驱动器的电路图。图7B是输入到图7A的电路的信号和从图7A的电路输出的信号的波形图。图7A示出了图5A中示出的示例的修改例；因此，将省略冗余描述。
多级中的每一个包括上拉部分、下拉部分、Q节点控制单元和QB节点控制单元。图7A的上拉部分、下拉部分和Q节点控制单元与图5A的对应部分相同，而图7A的QB节点控制单元是根据图5A的QB节点控制单元修改而来。如以上参照图5A提到的，Q节点控制单元还可以包括Q1节点稳定单元，但是可省略它。在下面的描述中，如图7A中所示，该电路包括Q1节点稳定单元。因此，Q节点控制单元将被称为Q2节点控制单元。Q2节点控制单元与图5A的Q节点控制单元相同；因此，将省略冗余描述。
参照图7A和图7B，QB节点控制单元通过利用第一电容器C1的耦合将第二时钟信号CLK2的导通电压施加到QP节点QP来将选通低电压VL施加到QB节点QB。然后，QB节点控制单元因选通信号VST而将选通高电压VH施加到QB节点QB。
QB节点控制单元包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4和第一电容器C1。
第一晶体管T1的栅极与输入起始信号VST的输入端子连接。其第一电极与QP节点QP连接，并且其第二电极与输入选通高电压VH的输入端子连接。
第二晶体管T2的栅极与第一时钟信号CLK1连接。其第一电极与QP节点QP连接，并且其第二电极与经由其输出输出信号Out的输出端子连接。
第三晶体管T3的栅极与输入起始信号VST的输入端子连接。其第一电极与QB节点QB连接，并且其第二电极与输入选通高电压VH的输入端子连接。
第四晶体管T4的栅极与QP节点QP连接。其第一电极与输入第二时钟信号CLK2的输入端子连接，并且其第二电极与QB节点QB连接。
第一电容器C1的第一电极与输入第二时钟信号CLK2的输入端子连接，并且其第二电极与QB节点QB连接。
在第一时段P1中，选通高电压VH被施加到QB节点QB。第二晶体管T2因处于选通高电压VH的第一时钟信号CLK1而截止。第一晶体管T1和第三晶体管T3因处于选通低电压VL的起始信号VST而导通。因此，选通高电压VGH通过第一晶体管T1被施加到QP节点QP，并且选通高电压VH通过第三晶体管T3被施加到QB节点QB。然后，第四晶体管T4因施加到QP节点QP的电压而截止。因此，选通高电压VH因起始信号VST的选通低电压VL而被施加到QB节点QB。
施加到QB节点QB的选通高电压VH甚至在第(1-1)时段P(1-1)期间也得以保持。输出信号Out是选通低电压VL。在第(1-1)时段P(1-1)期间，第一晶体管T1和第三晶体管T3因处于选通高电压VH的起始信号VST而截止，第二晶体管T2因处于选通低电压VH的第一时钟信号CLK1而导通。因此，输出信号Out被施加到QP节点QP。当选通低电压VL被施加到QP节点QP时，第四晶体管T4导通，使得处于选通高电压VH的第二时钟信号CLK2被施加到QB节点QB。在第(1-1)时段P(1-1)期间，QP节点QP因通过第二晶体管T2输入的输出信号Out而变成选通低电压VL，使得QB节点QB可不浮置，而是可以保持选通高电压VH。
在第二时段P2中，选通低电压VH被施加到QB节点QB。第一晶体管T1因处于选通高电压VH的起始信号VST而截止。第三晶体管T3因处于选通高电压VH的起始信号VST而截止，第二晶体管T2因处于选通高电压VH的第一时钟信号CLK1而截止。因此，QP节点QP浮置。随着施加到第一电容器C1的第一电极的第二时钟信号CLK2从选通高电压VH降低至选通低电压VL，与第一电容器C1的第二电极连接的QP节点QP处的电压因耦合而降低至比选通低电压VL低的电压。因此，第四晶体管T4因QP节点QP处的电压而导通，使得选通低电压VL可以被完全施加到QB节点QB。然后，下拉晶体管Td导通，使得选通高电压VH的输出信号Out可以被提供到像素行的选通线。
如以上针对第一实施方式描述的，第三时段P3是第二时段P2之后直至下一帧为止的时间。下拉晶体管Td保持导通，以便将输出信号Out保持在选通高电压VH。在这种情况下，QB节点控制单元还可以包括第三电容器C3。第三电容器C3保持在第二时段P2中充入在第一电极和第二电极之间的电压。QP节点QP处的电压在第三时段P3期间被周期性变成选通低电压VL的第二时钟信号CLK2耦合，从而降低至比选通低电压VL低的电压。因此，第四晶体管T4因选通低电压VL而导通，使得选通低电压VL被施加到QB节点QB。
本公开的实施方式还可如下地描述：
根据本公开的一方面，选通驱动器和包括该选通驱动器的显示面板可以描述如下：
该显示面板包括与选通线连接的像素以及向所述选通线中的至少一个供应选通信号并且包括多个级的选通驱动器。每一级包括：上拉晶体管，所述上拉晶体管响应于Q节点处的电压而将第一时钟信号的导通电压施加到输出端子；下拉晶体管，所述下拉晶体管响应于QB节点处的电压而将截止电压施加到所述输出端子，所述QB节点在所述输出端子被施加所述截止电压的时段期间保持所述导通电压；以及QB节点控制单元，所述QB节点控制单元响应于第一时钟信号和与所述第一时钟信号反相的第二时钟信号而将所述导通电压施加到所述QB节点。因此，显示面板可包括能够设置、复位和保持QB节点处的电压的选通驱动器。
每个级还可以包括：Q节点控制单元，所述Q节点控制单元响应于起始信号或所述第二时钟信号而将所述导通电压施加到所述Q节点。
所述Q节点可以包括Q1节点和Q2节点。并且所述Q节点控制单元还可以包括连接在所述Q1节点和所述Q2节点之间的Q节点稳定单元。
所述Q节点控制单元可以响应于所述QB节点处的电压而将选通高电压施加到所述Q节点。
所述导通电压可以是选通低电压，所述截止电压可以是选通高电压。
每个级还可以包括连接在所述QB节点和所述选通高电压的输入端子之间的电容器。
所述QB节点控制单元可以包括第一电容器，所述第一电容器具有被施加所述第二时钟信号的第一电极和连接到与所述第二时钟信号耦合的QP节点的第二电极。
所述QB节点控制单元还可以包括用于控制所述QP节点的QP节点控制单元。
所述QP节点控制单元可以包括各自具有与所述QP节点连接的电极的第一晶体管和第二晶体管。
根据本公开的另一方面，一种选通驱动器包括：QB节点控制单元，所述QB节点控制单元对作为下拉晶体管的栅节点的QB节点进行控制。所述QB节点控制单元包括：第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管各自具有与QP节点连接以用于控制所述QP节点的电极；第三晶体管，所述第三晶体管将选通高电压施加到所述QB节点；以及第四晶体管，所述第四晶体管具有与所述QP节点连接以将选通低电压施加到所述QB节点的栅极。可通过能够控制QB节点的QB节点控制单元来实现输出信号精确度提高的选通驱动器。
所述QB节点控制单元可以包括连接在所述QP节点与输入第二时钟信号的输入端子之间的第一电容器。
所述QB节点控制单元可以包括连接在所述QB节点与被施加选通高电压的输入端子之间的第二电容器。
所述第一晶体管可以由起始信号来控制，所述第二晶体管可以由第一时钟信号来控制，并且所述第一晶体管和所述第二晶体管中的每一个的电极可以与被施加选通高电压的输入端子连接。
所述第三晶体管可以由起始信号来控制。
所述选通驱动器还可以包括上拉晶体管。所述第一晶体管由施加到所述上拉晶体管的栅极的电压来控制。所述第二晶体管由第一时钟信号来控制。并且所述第一晶体管和所述第二晶体管中的每一个的电极与被施加选通高电压的输入端子连接。
所述第三晶体管可以由起始信号或输入到上拉晶体管的栅极的电压来控制。
所述第一晶体管可以由起始信号来控制，所述第二晶体管可以由第一时钟信号来控制，所述第一晶体管的电极可以与被施加选通高电压的输入端子连接，并且所述第二晶体管的电极可以与输出所述选通驱动器的输出信号的输出端子连接。
所述第三晶体管的栅极可以与输入起始信号的输入端子或上拉晶体管的栅极连接。
对于本领域技术人员而言显而易见的是，在不脱离本公开的技术构思或范围的情况下，可在本公开的选通驱动器和具有该选通驱动器的显示面板中进行各种修改和变形。因此，本公开旨在覆盖本公开的修改和变形，只要它们落入所附权利要求及其等同物的范围内即可。
相关申请的交叉引用
本申请要求于2017年9月26日在韩国知识产权局提交的韩国专利申请No.10-2017-0123954的优先权，该韩国专利申请的公开内容通过引用并入本文中。

Claims (16)

1.一种显示面板，该显示面板包括：
QB节点控制单元，所述QB节点控制单元被配置为控制QB节点，所述QB节点为下拉晶体管的栅节点，所述QB节点控制单元包括：
第一晶体管，所述第一晶体管具有连接到起始信号输入端子的栅极、连接到QP节点以用于控制所述QB节点的第一电极以及连接到选通截止电压输入端子的第二电极；
第二晶体管，所述第二晶体管具有连接到第一时钟输入端子的栅极、连接到所述QP节点的第一电极以及连接到所述选通截止电压输入端子的第二电极；
第三晶体管，所述第三晶体管被配置为向所述QB节点施加选通截止电压；
第四晶体管，所述第四晶体管具有连接到所述QP节点的栅极、连接到所述QB节点的第一电极以及连接到第二时钟输入端子的第二电极；以及
第一电容器，所述第一电容器连接在所述QP节点和所述第二时钟输入端子之间。
2.根据权利要求1所述的显示面板，
其中，所述第三晶体管具有连接到所述起始信号输入端子的栅极、连接到所述QB节点的第一电极以及连接到所述选通截止电压输入端子的第二电极。
3.根据权利要求1所述的显示面板，
其中，所述QB节点控制单元还包括连接在QB节点和所述选通截止电压输入端子之间的第二电容器。
4.根据权利要求1所述的显示面板，该显示面板还包括：
第五晶体管，所述第五晶体管具有连接到所述起始信号输入端子的栅极、连接到Q1节点以用于控制上拉晶体管的第一电极以及连接到所述起始信号输入端子的第二电极。
5.根据权利要求4所述的显示面板，该显示面板还包括：
第七晶体管，所述第七晶体管具有连接到选通导通电压输入端子的栅极、连接到所述上拉晶体管的第一电极以及连接到所述第五晶体管的第二电极。
6.根据权利要求1所述的显示面板，该显示面板还包括
第六晶体管，所述第六晶体管具有连接到所述QB节点的栅极、连接到Q1节点以用于控制上拉晶体管的第一电极以及连接到所述选通截止电压输入端子的第二电极。
7.根据权利要求1所述的显示面板，
其中，在起始信号为选通导通电压的同时，所述第一晶体管被导通，使得选通截止电压被施加到所述QP节点，并且所述第三晶体管被导通，使得所述选通截止电压被施加到所述QB节点。
8.根据权利要求1所述的显示面板，
其中，在选通驱动器的输出信号为选通导通电压的同时，所述第二晶体管被导通，使得选通截止电压被施加到所述QP节点。
9.一种显示面板，该显示面板包括：
多个级，所述多个级彼此级联并产生多个扫描信号，
所述多个级中的每一级包括：
第一晶体管，所述第一晶体管被配置为向QP节点施加选通截止电压以用于控制QB节点，
第二晶体管，所述第二晶体管具有连接到第一时钟输入端子的栅极、连接到所述QP节点的第一电极以及连接到选通截止电压输入端子的第二电极，
第三晶体管，所述第三晶体管具有连接到起始信号输入端子或Q1节点以用于控制上拉晶体管的栅极、连接到所述QB节点的第一电极以及连接到所述选通截止电压输入端子的第二电极，
第四晶体管，所述第四晶体管具有连接到所述QP节点的栅极、连接到所述QB节点的第一电极以及连接到第二时钟输入端子的第二电极；以及
第五晶体管，所述第五晶体管具有连接到所述第二时钟输入端子的栅极、连接到所述Q1节点的第一电极以及连接到所述起始信号输入端子的第二电极。
10.根据权利要求9所述的显示面板，
其中，所述第一晶体管具有连接到所述Q1节点的栅极、连接到QP节点的第一电极以及连接到所述选通截止电压输入端子的第二电极。
11.根据权利要求9所述的显示面板，
其中，所述QB节点控制单元还包括连接在所述QP节点和所述第二时钟输入端子之间的第一电容器。
12.根据权利要求9所述的显示面板，
其中，所述QB节点控制单元还包括连接在所述QB节点和所述选通截止电压输入端子之间的第二电容器。
13.根据权利要求9所述的显示面板，该显示面板还包括：
第六晶体管，所述第六晶体管具有连接到所述QB节点的栅极、连接到所述Q1节点的第一电极以及连接到所述选通截止电压输入端子的第二电极。
14.根据权利要求9所述的显示面板，该显示面板还包括：
第七晶体管，所述第七晶体管具有连接到选通导通电压输入端子的栅极、连接到所述上拉晶体管的第一电极以及连接到所述第五晶体管的第二电极。
15.根据权利要求9所述的显示面板，
其中，在起始信号为选通导通电压的同时，所述第一晶体管被导通，使得选通截止电压被施加到所述QP节点，第三晶体管被导通，使得所述截止电压被施加到所述QB节点，并且所述第五晶体管被导通，使得选通导通电压被施加到所述Q1节点。
16.根据权利要求9所述的显示面板，
其中，在选通驱动器的输出信号为选通导通电压的同时，所述第一晶体管被导通，使得选通截止电压被施加到所述QP节点，所述第二晶体管导通，使得选通截止电压被施加到所述QP节点，并且所述第三晶体管被导通，使得所述选通截止电压被施加到所述QB节点。
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