KR100281336B1 - 쉬프트 레지스터 회로 - Google Patents

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Abstract

본 발명은 액정표시장치의 화소열(Pixel Row)을 구동하는 내장형 구동회로에서 액정셀을 구동하기 위한 쉬프트 레지스터에 관한 것이다.
본 발명에 따른 쉬프트 레지스터 회로의 스테이지들은 입력신호보다 위상지연된 제1 클럭신호가 입력되는 제1 입력전극, 로우라인에 접속된 제1 출력전극 및 제1 제어전극을 각각 가지는 풀-업 트랜지스터와 저전위 전압이 공급되는 제2 입력전극, 로우라인에 접속되는 제2 출력전극 및 제2 제어전극을 가지는 풀-다운 트랜지스터를 포함하는 출력회로부와, 입력신호에 응답하여 제1 제어전극에 공급되어지는 제1 제어신호를 발생함과 아울러, 제1 클럭신호보다 위상지연된 제2 클럭신호에 응답하여 제2 제어전극에 공급되어지는 제2 제어신호를 발생하기 위한 입력회로부와, 제1 제어신호를 승압하기 위한 승압수단을 구비한다.

Description

쉬프트 레지스터 회로 (Shift Register Circuit)
본 발명은 액티브 매트릭스 표시장치(Active Matrix Display Device)용 구동회로에 관한 것으로, 특히 액정표시장치의 화소열(Pixel Row)을 구동하는 내장형 구동회로에서 액정셀을 구동하기 위한 쉬프트 레지스터에 관한 것이다.
텔레비젼(Television) 및 컴퓨터(Computer)의 표시장치로 사용되는 통상의 액정표시장치는 액정셀들이 데이타 라인들과 셀렉트 라인들과의 교차부들에 각각 배열되어진 액정 매트릭스를 구비한다. 이들 셀렉트 라인들은 액정 매트릭스의 수평라인(로우 라인)들로서 쉬프트 레지스터에 의해 선택된다. 도 1에는 통상의 쉬프트 레지스터가 도시되어 있다. 쉬프트 레지스터는 종속적으로 접속됨과 아울러 각각의 출력라인(41내지 4n)을 경유하여 n개의 로우라인들(ROW1내지 ROWn)에 각각 접속되어진 n개의 스테이지들(21내지 2n)을 구비한다. 제1 스테이지(21)에는 스캐닝 펄스(SP)가 입력되고 제2 내지 제n 스테이지들(22내지 2n)은 이전단의 출력신호(g1내지 gn-1)와 3개의 클럭신호(C1 내지 C3) 중 두 개의 클럭신호에 의해 화소열에 접속된 로우라인들(ROWi)을 선택하게 된다. 각 스테이지들(21내지 2n)은 도 2에서 나타낸 바와 같이, 출력라인(4i)에 하이논리의 전압신호를 공급하기 위한 제5 NMOS 트랜지스터(T5)와, 출력라인(4i)에 로우논리의 전압신호을 공급하기 위한 제6 NMOS 트랜지스터(T6)를 구비한다. 이전 스테이지(2i-1)로부터 하이레벨의 i-1번째 로우라인입력신호(gi-1)가 인가되면 제1 및 제4 NMOS 트랜지스터(T1,T4)가 턴온된다. 도 3에서 알 수 있는 바와 같이, 하이레벨의 제3 클럭신호(C3)는 i-1번째 로우라인입력신호(gi-1)에 동기되어 제3 NMOS 트랜지스터(T3)에 공급되어 제3 NMOS 트랜지스터(T3)를 턴온 시키게 된다. 제3 및 제4 NMOS 트랜지스터(T3,T4)는 레티오드 로직(ratioed logic)으로서 제3 및 제4 NMOS 트랜지스터(T3,T4)가 동시에 턴온되는 경우 제2 노드(P2) 상의 전압이 로우레벨이 되도록 제3 및 제4 NMOS 트랜지스터(T3,T4)의 저항비가 설정된다. 따라서, i-1번째 로우라인입력신호(gi-1)가 인가되면 제2 노드(P2) 상의 전압이 로우가 된다. 이 때, 제2 및 제6 NMOS 트랜지스터(T2,T6)는 제2 노드(P2) 상의 전압이 로우레벨로 됨에 따라 턴오프된다. 공급전압(VDD)은 제1 NMOS 트랜지스터(T1)가 턴온되어 있고 제2 NMOS 트랜지스터(T2)가 턴오프되므로 제1 노드(P1) 상의 전압은 하이레벨로 충전된다. 제1 노드(P1) 상의 전압이 하이레벨로 충전되면 자신의 게이트에 문턱전압 이상의 전압이 공급되므로 제5 NMOS 트랜지스터(T5)는 턴온된다. 이 때, 제1 클럭신호(C1)는 로우레벨을 유지하게 되므로 출력라인(4i)에는 로우레벨의 전압이 공급된다.
제1 노드(P1) 상의 전압이 하이레벨인 상태에서, 제1 클럭신호(C1)는 하이레벨로 제5 NMOS 트랜지스터(T5)의 드레인에 공급된다. 그러면 제5 NMOS 트랜지스터(T5)가 턴온된 상태를 유지하게 되므로 출력라인(4i)상의 전압(Vout)은 하이레벨로 충전되기 시작한다. 이 때, 제1 노드(P1) 상의 전압은 도 4에서와 같이 출력라인(4i)과 제1 노드(P1) 사이에 접속된 제5 NMOS 트랜지스터(T5)의 게이트와 소오스간 캐패시턴스(Cgs)에 의해 커플링(Coupling)되어 더욱 높은 레벨로 충전된다. 이에 따라, 출력라인(4i)에는 제1 클럭신호(C1)의 하이레벨 전압이 거의 손실없이 공급될 수 있게 된다. 이와 같은 부트스트랩(Bootstrap) 방식은 NMOS 트랜지스터가 포함된 회로에서 문턱전압에 의한 전압 손실을 보상하기 위해서 사용되고 있다.
제1 클럭신호(C1)가 로우레벨로 변하게 되면 제5 NMOS 트랜지스터(T5)가 턴온 상태를 유지하고 있으므로 출력라인(4i) 상의 전압(Vout)이 로우레벨로 변하게 된다.
그리고 i-1번째 로우라인입력신호(gi-1)가 로우레벨로서 제1 및 제4 NMOS 트랜지스터(T1,T4)의 게이트에 인가되면 제1 및 제4 NMOS 트랜지스터(T1,T4)는 턴오프되어 제1 노드(P1) 상의 전압이 로우레벨로 변하게 된다. 이 때, 제3 클럭신호(C3)가 하이레벨로서 제3 NMOS 트랜지스터(T3)의 게이트에 인가되어 제3 NMOS 트랜지스터(T3)를 턴온시키게 된다. 그러면 제2 노드(P2)에는 공급전압(VDD)이 인가되므로 하이레벨로 충전되기 시작하게 되고, 제2 노드(P2)를 경유하여 제6 NMOS 트랜지스터(T6)의 게이트에 문턱전압 이상의 전압이 인가되므로 제6 NMOS 트랜지스터(T6)는 턴온된다. 제6 NMOS 트랜지스터(T6)가 턴온됨으로써 출력라인(4i) 상에 충전된 전압이 기저전압(VSS)으로 방전되어 로우라인(ROWi) 상의 전압은 로우레벨을 유지하게 된다.
그러나 종래의 쉬프트 레지스터 회로에 있어서, 쉬프트 레지스터가 정상적으로 동작되기 위해서는 레티오드 로직으로 사용되는 제3 및 제4 NMOS 트랜지스터(T3,T4)의 저항비가 정확하게 설정되어야 하는 문제점이 있다. 다시 말하여, 제3 클럭신호(C3)와 i-1번째 로우라인입력신호(gi-1)가 동시에 하이레벨로서 각각 제3 및 제4 NMOS 트랜지스터(T3,T4)에 인가되는 경우에 제2 노드(P2) 상의 전압이 로우레벨이 되도록 하기 위하여 제4 NMOS 트랜지스터(T4)의 채널폭(Channel Width)이 제3 NMOS 트랜지스터(T3)의 그것에 비하여 대략 10배 정도 커야한다. 여기서, 소자특성이 불균일하게 되면 제3 및 제4 NMOS 트랜지스터(T3,T4)의 전류비가 변하게 된다. 이 경우, 쉬프트 레지스터는 정상적으로 동작할 수 없게 된다. 또한, 제3 클럭신호(C3)와 i-1번째 로우라인입력신호(gi-1)에 의해 제3 및 제4 NMOS 트랜지스터(T3,T4)가 동시에 턴온되면 제3 및 제4 NMOS 트랜지스터(T3,T4)에는 계속해서 전류가 흐르게 되므로 직류(DC) 전류의 과전류에 의한 소자 특성이 열화되기 쉽다. 아울러, 제1 노드(P1) 상의 전압이 하이레벨인 상태에서 제1 클럭신호(C1)가 하이레벨로 변하게 되면 플로팅 노드(Floating node)인 제1 노드(P1) 상의 전위는 캐패시턴스 커플링(Capacitance coupling)에 의해서 상승하게 되는데, 그 상승정도는 아래의 수학식1과 같이 되므로 기생용량의 변화에 따라 제1 노드(P1) 상의 전위가 변하게 되어 회로특성의 정확한 설계가 곤란하게 된다.
여기서, ΔVp1과 ΔVout은 각각 제1 노드(P1) 상의 전압변화량과 출력라인(4i) 상의 전압변화량을 나타내며, CL과 COX는 각각 제1 노드(P1) 상의 기생용량과, ____(보충바랍니다)_____이다.
이와 같은 문제점들과 더불어, 종래의 쉬프트 레지스터 회로의 다른 문제점으로는 출력라인(4i) 상의 전위가 하이레벨로 변할 때 제6 NMOS 트랜지스터(T6)에서의 게이트와 드레인간 캐패시턴스 성분에 의한 캐패시턴스 커플링에 의해 제2 노드(P2) 상의 전위가 상승하여 출력전압(Vout)(즉, 로우라인 상의 전압)이 왜곡(distortion)될 수 있게된다.
따라서, 본 발명의 목적은 문턱전압 등의 변동에 의한 회로 특성의 변화를 방지하도록 한 쉬프트 레지스터 회로를 제공함에 있다.
본 발명의 다른 목적은 과전류에 의한 회로특성 열화를 방지하도록 한 쉬프트 레지스터 회로를 제공함에 있다.
본 발명의 또 다른 목적은 문턱전압 변화에 의한 브트스트랩 노드 상의 전위 변화를 최소화하도록 한 쉬프트 레지스터 회로를 제공함에 있다.
도 1은 종래의 쉬프트 레지스터를 개략적으로 나타내는 도면.
도 2는 도 1에 도시된 스테이지의 상세 회로도.
도 3은 도 2에 도시된 스테이지의 입/출력 파형도.
도 4는 도 2에 도시된 스테이지의 출력부를 상세히 나타내는 회로도.
도 5는 본 발명의 제1 실시예에 따른 쉬프트 레지스터를 나타내는 도면.
도 6은 도 5에 도시된 스테이지의 상세 회로도.
도 7은 도 6에 도시된 스테이지의 입/출력 파형도.
도 8은 본 발명의 제2 실시예에 따른 쉬프트 레지스터의 스테이지를 나타내는 도면.
도 9는 본 발명의 제3 실시예에 따른 쉬프트 레지스터를 스테이지를 나타내는 도면.
도 10은 출력전압의 폴링타임이 길어지는 것을 나타내는 전압 파형도.
도 11은 도 6에 도시된 캐패시터(CL2)가 있을 때와 없을 때의 제1 및 제2 노드 상의 전압변화를 나타내는 전압 파형도.
〈 도면의 주요부분에 대한 설명〉
22내지 2n, 122내지 12n: 스테이지
41내지 4n,4i,141내지 14n, 14i : 출력라인
T1 내지 T7 : NMOS 트랜지스터
상기 목적들을 달성하기 위하여, 본 발명에 따른 쉬프트 레지스터 회로의 스테이지들은 입력신호보다 위상지연된 제1 클럭신호가 입력되는 제1 입력전극, 로우라인에 접속된 제1 출력전극 및 제1 제어전극을 각각 가지는 풀-업 트랜지스터와 저전위 전압이 공급되는 제2 입력전극, 로우라인에 접속되는 제2 출력전극 및 제2 제어전극을 가지는 풀-다운 트랜지스터를 포함하는 출력회로부와, 입력신호에 응답하여 제1 제어전극에 공급되어지는 제1 제어신호를 발생함과 아울러, 제1 클럭신호보다 위상지연된 제2 클럭신호에 응답하여 제2 제어전극에 공급되어지는 제2 제어신호를 발생하기 위한 입력회로부와, 제1 제어신호를 승압하기 위한 승압수단을 구비한다.
본 발명에 따른 쉬프트 레지스터 회로의 스테이지들은 입력신호보다 위상지연된 제1 클럭신호가 입력되는 제1 입력전극, 로우라인에 접속된 제1 출력전극 및 제1 제어전극을 각각 가지는 풀-업 트랜지스터와 저전위 전압이 공급되는 제2 입력전극, 로우라인에 접속되는 제2 출력전극 및 제2 제어전극을 가지는 풀-다운 트랜지스터를 포함하는 출력회로부와, 입력신호에 응답하여 제1 제어전극에 공급되어지는 제1 제어신호를 발생함과 아울러, 제1 클럭신호보다 위상지연된 제2 클럭신호에 응답하여 제2 제어전극에 공급되어지는 제2 제어신호를 발생하기 위한 입력회로부와, 제1 제어신호를 승압하기 위한 승압수단과, 제1 제어신호가 인에이블되는 기간동안 제2 제어신호를 방전시키기 위한 방전수단을 구비한다.
본 발명에 따른 쉬프트 레지스터 회로의 스테이지들은 입력신호보다 위상지연된 제1 클럭신호가 입력되는 제1 입력전극, 로우라인에 접속된 제1 출력전극 및 제1 제어전극을 각각 가지는 풀-업 트랜지스터와 저전위 전압이 공급되는 제2 입력전극, 상기 로우라인에 접속되는 제2 출력전극 및 제2 제어전극을 가지는 풀-다운 트랜지스터를 포함하는 출력회로부와, 입력신호에 응답하여 제1 제어전극에 공급되어지는 제1 제어신호를 발생함과 아울러, 제1 클럭신호보다 위상지연된 제2 클럭신호에 응답하여 제2 제어전극에 공급되어지는 제2 제어신호를 발생하기 위한 입력회로부와, 제1 제어신호를 승압하기 위한 승압수단과, 로우라인의 방전속도를 가속하기 위한 가속수단을 구비한다.
상기 목적들 외에 본 발명의 다른 목적 및 잇점들은 첨부한 도면들을 참조한 다음의 실시예에 대한 상세한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시예를 첨부한 도 5 내지 도 10을 참조하여 상세히 설명하기로 한다.
도 5는 본 발명의 제1 실시예에 따른 쉬프트 레지스터가 도시되어 있다.
도 5를 참조하면, 본 발명의 쉬프트 레지스터는 m×n 화소어레이(Pixel Array)를 구동하기 위하여 스캐닝펄스 입력라인에 종속 접속되어진 n개의 스테이지들(121내지 12n)을 구비한다. 이들 n개의 스테이지들(121내지 12n)의 출력라인들(141내지 14n)은 화소어래이에 포함된 n개의 로우라인들(ROW1 내지 ROWn)에 각각 접속된다. 제1 스테이지(121)에는 스캐닝 펄스(Sp)가 공급되고 제1 내지 제n-1 스테이지들(121내지 12n-1)의 출력신호(g1내지 gn-1)는 각각 후단의 스테이지들에 스캐닝펄스로서 공급된다. 이 쉬프트 레지스터 회로의 입력신호들, 즉 스캐닝펄스(SP), 순차적으로 위상 지연되는 제1 내지 제4 클럭신호(C1,C4), 공급전압(VDD) 및 기저전압(VSS)은 외부의 드라이빙 시스템으로부터 인가된다. 스테이지들(121내지 12n) 각각은 도 6에서 나타낸 바와 같이 입력 스캐닝펄스 공급라인(gi-1), 제1 노드(P1) 및 제4 노드(P4) 사이에 접속되어진 제1 NMOS 트랜지스터(T1)와, 제1 노드(P1), 제2 노드(P2) 및 기저전압라인(VSS) 사이에 접속되어진 제2 NMOS 트랜지스터(T2)와, 공급전압라인(VDD), 제3 클런신호라인(C3) 및 제2 노드(P2) 사이에 접속되어진 제3 NMOS 트랜지스터(T3)와, 제2 노드(P2), 제4 노드(P4) 및 기저전압라인(VSS) 사이에 접속되어진 제4 NMOS 트랜지스터(T4)와, 제3 노드(P3)와 출력라인(14i) 사이에 접속되어진 캐패시터(CAP)와, 제3 노드(P3), 제1 클럭신호라인(C1) 및 출력라인(14i) 사이에 접속되어진 제5 NMOS 트랜지스터(T5)와, 제2 노드(P2), 출력라인(14i) 및 기저전압라인(VSS) 사이에 접속되어진 제6 NMOS 트랜지스터(T6)를 구비한다.
이전 스테이지(12i-1)로부터 하이레벨의 i-1번째 로우라인입력신호(gi-1)가 인가되면 제1 및 제4 NMOS 트랜지스터(T1,T4)가 턴온된다. 그러면 제1 노드(P1) 상의 전압은 제1 NMOS 트랜지스터(T1)가 턴온됨에 따라 공급되는 공급전압(VDD)에 의해 하이레벨로 변하게 되고, 제2 노드(P2) 상의 전압은 제4 NMOS 트랜지스터(T4)가 턴온됨에 따라 기저전압(VSS)으로 방전되어 로우레벨로 된다. 도 7에서 알 수 있는 바와 같이, 제3 클럭신호(C3)는 i-1번째 로우라인입력신호(gi-1)가 하이레벨을 유지하는 기간에 로우레벨을 유지하게 된다. 이에 따라, i-1번째 로우라인입력신호(gi-1)와 제3 클럭신호(C3)가 하이레벨로서 각각 제4 NMOS 트랜지스터(T4)와, 제3 NMOS 트랜지스터(T3)에 동시에 공급되지 않으므로 제3 및 제4 NMOS 트랜지스터(T3,T4)의 저항비와는 무관하게 제2 노드(P2) 상의 전압레벨이 결정된다. 따라서, 제3 및 제4 NMOS 트랜지스터(T3,T4)의 소자특성이 불균일한 경우에 있어서도 회로특성의 변화가 정상동작이 불가능할 정도로 크지 않게 되며 제3 및 제4 NMOS 트랜지스터(T3,T4)가 각각 턴온되므로 신호가 변화하는 시간동안에만 전류가 흐르게 되어 직류전류에 의한 과전류에 의해 소자특성 열화를 방지할 수 있게 된다.
제1 노드(P1) 상의 전압이 하이레벨로 되면 제5 NMOS 트랜지스터(T5)가 턴온된다. 이 때, 제1 클럭신호(C1)가 하이레벨로서 제5 NMOS 트랜지스터(T5)의 드레인에 공급되어 출력라인(14i)에는 전압이 하이레벨까지 충전되기 시작한다. 캐패시터(CAP)는 하이레벨의 제1 클럭신호(C1)가 출력라인(14i)에 공급될 때 제1 클럭신호(C1)의 전압레벨만큼 제1 노드(P1)상의 전압을 승압시키게 된다. 이 캐패시터(CAP)에 의해 게이트 전압이 증가됨으로써, 제5 NMOS 트랜지스터(T5)는 하이레벨의 제1 클럭신호(C1)를 감쇠없이 빠르게 출력라인(14i)쪽으로 전달하게 된다. 이에 따라, 제5 NMOS 트랜지스터(T5)의 문턱전압에 의한 전압손실이 최소화된다. 한편, 캐패시터(CAP)는 제5 NMOS 트랜지스터(T5)에 존재하는 기생 캐패시터로 대치될 수 있다.
제1 클럭신호(C1)가 로우레벨로 변하게 되면 제5 NMOS 트랜지스터(T5)가 턴온 상태를 유지하고 있으므로 출력라인(14i) 상의 전압(Vout)이 로우레벨로 변하게 된다.
그리고 제3 클럭신호(C3)가 하이레벨로서 제3 NMOS 트랜지스터(T3)의 게이트에 공급되므로 제3 NMOS 트랜지스터(T3)가 턴온되어 제2 노드(P2) 상의 전위가 하이레벨로 변하게 된다. 그러면 제2 및 제6 NMOS 트랜지스터(T2,T6)는 자신들의 게이트에 제2 노드(P2)를 경유하여 하이레벨의 전압이 공급되므로 턴온되어, 각각 제1 노드(P1) 상의 전압을 기저전압(VSS)으로 방전시키고 출력라인(14i) 상의 전압을 로우레벨로 유지시키게 된다. 한편, 제1 노드(P1) 상의 전압이 하이레벨인 경우에 제1 클럭신호(C1)이 하이레벨로 제5 NMOS 트랜지스터(T5)의 게이트에 입력되면 제1 노드(P1) 상의 전압이 추가적으로 상승하게 되는데 제1 노드(P1)와 기저전압원(VSS) 사이에 캐패시터(CL1)을 설치하고 제2 노드(P2)와 기저전압원(VSS) 사이에 캐패시터(CL2)를 설치함으로써 아래의 수학식2에서 알 수 있는 바와 같이 제1 노드(P1) 상의 전압 변화량 ΔVp1을 정확하게 설계할 수 있다.
여기서, 세 개의 캐패시터(CAP,CL1,CL2)는 대략 0.1pF∼10pF 정도가 바람직하다.
또한, 제2 노드(P2)와 기저전압원(VSS) 사이에 캐패시터(CL2)를 설치함으로써 출력전압(Vout)이 변화할 때 제2 노드 상의 전압의 변화를 최소화함과 아울러, 누설전류에 의한 제2 노드(P2) 상의 전압변화를 억제하게 된다. 이는 도 11에서 캐패시터(CL2)가 설치되었을 때의 제1 및 제2 노드 상의 전압파형(P1,P2)과 캐패시터(CL2)가 설치되지 않았을 때의 제1 및 제2 노드 상의 전압파형(P1',P2')을 통하여 알 수 있다.
도 8은 본 발명의 제2 실시예에 따른 쉬프트 레지스터의 스테이지를 나타낸다. 도 8에 있어서, 입/출력신호들의 파형은 도 7과 동일하다.
도 8을 참조하면, i번째 스테이지(12i)는 입력 스캐닝펄스 공급라인(gi-1)과 제1 노드(P1) 사이에 접속되어진 제1 NMOS 트랜지스터(T1)와, 제1 노드(P1), 제2 노드(P2) 및 기저전압라인(VSS) 사이에 접속되어진 제2 NMOS 트랜지스터(T2)와, 공급전압라인(VDD), 제3 클런신호라인(C3) 및 제2 노드(P2) 사이에 접속되어진 제3 NMOS 트랜지스터(T3)와, 제1 노드(P1), 제2 노드(P2) 및 기저전압라인(VSS) 사이에 접속되어진 제4 NMOS 트랜지스터(T4)와, 제3 노드(P3)와 출력라인(24i) 사이에 접속되어진 캐패시터(CAP)와, 제3 노드(P3), 제1 클럭신호라인(C1) 및 출력라인(24i) 사이에 접속되어진 제5 NMOS 트랜지스터(T5)와, 제2 노드(P2), 출력라인(24i) 및 기저전압라인(VSS) 사이에 접속되어진 제6 NMOS 트랜지스터(T6)를 구비한다.
이전 스테이지(22i-1)로부터 하이레벨의 i-1번째 로우라인입력신호(gi-1)가 인가되면 제1 NMOS 트랜지스터(T1)가 턴온되어 제1 노드(P1) 상의 전압이 하이레벨로 충전되기 시작한다. 제1 노드(P1) 상의 전압이 문턱전압 이상의 하이레벨로 충전되면 제4 NMOS 트랜지스터(T1,T4)가 턴온되어 제2 노드(P2) 상의 전압을 기저전압(VSS)으로 방전시키게 된다. 이에 따라, 제1 노드(P1) 상의 전압이 하이레벨을 유지하는 기간동안(즉, i-1 번째 로우라인입력신호가 하이레벨을 유지할 때)에는 제4 NMOS 트랜지스터(T4)가 턴온됨에 의해 제2 노드(P2) 상의 전압변동을 억제할 수 있게 된다. 제2 노드(P2) 상의 전압이 로우레벨로 되기 때문에 제2 및 제6 NMOS 트랜지스터(T2,T6)는 턴오프된다. 제3 클럭신호(C3)는 i-1번째 로우라인입력신호(gi-1)가 하이레벨을 유지하는 기간에 로우레벨을 유지하게 되므로, 제3 및 제4 NMOS 트랜지스터(T3,T4)의 저항비와는 무관하게 제2 노드(P2) 상의 전압레벨이 결정된다. 그리고 제1 클럭신호(C1)가 하이레벨로서 제5 NMOS 트랜지스터(T5)의 드레인에 공급되어 출력라인(24i)에는 전압이 하이레벨까지 충전된다. 캐패시터(CAP)는 하이레벨의 제1 클럭신호(C1)가 출력라인(14i)에 공급될 때 제1 클럭신호(C1)의 전압레벨만큼 제1 노드(P1)상의 전압을 승압시키게 된다.
그리고 제1 클럭신호(C1)가 로우레벨로 변하게 되면 제5 NMOS 트랜지스터(T5)가 턴온 상태를 유지하고 있으므로 출력라인(14i) 상의 전압이 로우레벨로 변하게 된다. 이어서, 제3 클럭신호(C3)가 하이레벨로서 제3 NMOS 트랜지스터(T3)의 게이트에 공급되므로 제3 NMOS 트랜지스터(T3)가 턴온되어 제2 노드(P2) 상의 전위가 하이레벨로 충전시킴으로써 제2 및 제6 NMOS 트랜지스터(T2,T6)를 턴온시키게 된다. 제2 및 제6 NMOS 트랜지스터(T2,T6)의 턴온에 의해 출력라인(24i) 상의 전압은 로우레벨을 유지하게 된다.
도 9는 본 발명의 제3 실시예에 따른 쉬프트 레지스터의 스테이지를 나타낸다. 도 9에 있어서, 입/출력신호들의 파형은 도 7과 동일하다.
도 9를 참조하면, i번째 스테이지(32i)는 입력 스캐닝펄스 공급라인(gi-1)과 제1 노드(P1) 사이에 접속되어진 제1 NMOS 트랜지스터(T1)와, 제1 노드(P1), 제2 노드(P2) 및 기저전압라인(VSS) 사이에 접속되어진 제2 NMOS 트랜지스터(T2)와, 공급전압라인(VDD), 제3 클런신호라인(C3) 및 제2 노드(P2) 사이에 접속되어진 제3 NMOS 트랜지스터(T3)와, 제1 NMOS 트랜지스터(T1), 제2 노드(P2) 및 기저전압라인(VSS) 사이에 접속되어진 제4 NMOS 트랜지스터(T4)와, 제3 노드(P3)와 출력라인(24i) 사이에 접속되어진 캐패시터(CAP)와, 제3 노드(P3), 제1 클럭신호라인(C1) 및 출력라인(34i) 사이에 접속되어진 제5 NMOS 트랜지스터(T5)와, 제2 노드(P2), 출력라인(34i) 및 기저전압라인(VSS) 사이에 접속되어진 제6 NMOS 트랜지스터(T6)와, 출력라인(34i)과 기저전압라인(VSS) 사이에 접속되어진 제7 NMOS 트랜지스터(T7)를 구비한다.
이전 스테이지(32i-1)로부터 하이레벨의 i-1번째 로우라인입력신호(gi-1)가 인가되면 제1 NMOS 트랜지스터(T1)가 턴온되어 제1 노드(P1) 상의 전압이 하이레벨로 충전되기 시작한다. 제1 노드(P1) 상의 전압이 문턱전압 이상의 하이레벨로 충전되면 제4 NMOS 트랜지스터(T1,T4)가 턴온되어 제2 노드(P2) 상의 전압을 기저전압(VSS)으로 방전시키게 된다. 이에 따라, 제1 노드(P1) 상의 전압이 하이레벨을 유지하는 기간동안에는 제4 NMOS 트랜지스터(T4)가 턴온됨에 의해 제2 노드(P2) 상의 전압변동을 억제할 수 있게 된다. 제2 노드(P2) 상의 전압이 로우레벨로 되기 때문에 제2 및 제6 NMOS 트랜지스터(T2,T6)는 턴오프된다. 제3 클럭신호(C3)는 i-1번째 로우라인입력신호(gi-1)가 하이레벨을 유지하는 기간에 로우레벨을 유지하게 되므로, 제3 및 제4 NMOS 트랜지스터(T3,T4)의 저항비와는 무관하게 제2 노드(P2) 상의 전압레벨이 결정된다. 그리고 제1 클럭신호(C1)가 하이레벨로서 제5 NMOS 트랜지스터(T5)의 드레인에 공급되어 출력라인(24i)에는 전압이 하이레벨까지 충전된다. 캐패시터(CAP)는 하이레벨의 제1 클럭신호(C1)가 출력라인(14i)에 공급될 때 제1 클럭신호(C1)의 전압레벨만큼 제1 노드(P1)상의 전압을 승압시키게 된다.
그리고 제1 클럭신호(C1)가 로우레벨로 변하게 되면 제5 NMOS 트랜지스터(T5)가 턴온 상태를 유지하고 있으므로 출력라인(14i) 상의 전압이 로우레벨로 변하게 된다. 이 때, 제7 NMOS 트랜지스터(T7)의 게이트에는 다음단의 스테이지(32i+1)로부터 하이레벨의 피드백전압(Vf)이 공급된다. 이에 따라, 출력라인(34i) 상의 전압(Vout)이 빠르게 기저전압(VSS)으로 방전하게 된다. 이 경우는 도 10에서와 같이, 출력라인(34i) 상의 전압(Vout)의 폴링타임(Falling time)이 길어지게 될 때, 제1 노드(P1) 상의 전압레벨보다 높은 피드백전압(Vf)에 의해 턴온되는 제7 NMOS 트랜지스터(T7)에 의해 폴링타임을 줄일 수 있게 된다. 즉, 트랜지스터(?)의 누설전류가 커져서 제1 노드(P1) 상의 전압이 낮아지는 경우에 제5 NMOS 트랜지스터(T5)의 게이트에 인가되는 전압(VT5)이 낮아지게 되어 출력라인(34i) 상의 전압(Vout)의 폴링타임(Falling time)이 길어지게될 때 출력라인(34i) 상의 전압을 빠르게 기저전압으로 방전시킬 수 있게 된다.
상술한 바와 같이, 본 발명에서는 클럭신호를 4상으로하여 회로 구성을 레티오레스(ratioless)하게 구성하여, 소자 이동도 문턱전압 등의 변동에 의한 회로특성의 변화를 최소화하게 된다. 이에 따라, 신호의 트랜지션(tansition) 기간에만 전류가 흐르게 되므로 전력소모가 줄어들게 될뿐만 아니라 직류전류의 과전류에 의한 소자 특성의 열화를 방지하게 된다. 나아가, 본 발명에서는 출력 노드와 브트스트랩 노드 사이에 별도의 캐패시터를 설치하고, 직류전원과 부트스트랩 노드 사이에 캐패시터를 설치하여 부트스트랩 노드 의 전위변화를 줄임으로서 회로의 동작을 안정화시키게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정하여져야만 한다.

Claims (15)

  1. 고전위 전압공급원, 저전위 전압공급원 및 위상 지연된 클럭신호들을 생성하는 수단에 접속됨과 아울러 각각 하나의 로우라인에 접속되어 스캐닝 신호로서 이전단의 출력신호가 입력신호로서 공급되어 상기 로우라인을 충방전시키는 다수 개의 스테이지들로 이루어진 쉬프트 레지스터에 있어서,
    상기 스테이지들은 상기 입력신호보다 위상지연된 제1 클럭신호가 입력되는 제1 입력전극, 상기 로우라인에 접속된 제1 출력전극 및 제1 제어전극을 각각 가지는 풀-업 트랜지스터와 상기 저전위 전압이 공급되는 제2 입력전극, 상기 로우라인에 접속되는 제2 출력전극 및 제2 제어전극을 가지는 풀-다운 트랜지스터를 포함하는 출력회로부와,
    상기 입력신호에 응답하여 상기 제1 제어전극에 공급되어지는 제1 제어신호를 발생함과 아울러, 상기 제1 클럭신호보다 위상지연된 제2 클럭신호에 응답하여 상기 제2 제어전극에 공급되어지는 제2 제어신호를 발생하기 위한 입력회로부와,
    상기 제1 제어신호를 승압하기 위한 승압수단을 구비하는 것을 특징으로 하는 쉬프트 레지스터 회로.
  2. 제 1 항에 있어서,
    상기 입력회로부가,
    상기 입력신호가 공급되는 제3 입력전극, 상기 제1 제어전극에 접속되어진 제3 출력전극 및 상기 제3 입력전극에 접속된 제3 제어전극을 가지는 제1 트랜지스터와,
    상기 저전위 전압공급원에 접속되어진 제4 입력전극, 상기 제1 제어전극에 접속되어진 제4 출력전극 및 상기 제2 제어전극에 접속되어진 제4 제어전극을 가지는 제2 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터 회로.
  3. 제 1 항에 있어서,
    상기 입력회로부가,
    상기 고전위 전압공급원에 접속되어진 제5 입력전극, 상기 제2 제어전극에 접속되어진 제5 출력전극 및 상기 제2 클럭신호가 입력되는 제5 제어전극을 가지는 제3 트랜지스터와,
    상기 저전위 전압공급원에 접속되어진 제6 입력전극, 상기 제2 제어전극에 접속되어진 제6 출력전극 및 상기 입력신호가 공급되는 제6 제어전극을 가지는 제4 트랜지스터를 추가로 구비하는 것을 특징으로 하는 쉬프트 레지스터 회로.
  4. 제 1 항에 있어서,
    상기 승압수단은 상기 로우라인과 상기 제2 제어전극에 접속된 제1 캐패시터를 구비하는 것을 특징으로 하는 쉬프트 레지스터 회로.
  5. 제 1 항에 있어서,
    상기 제1 제어전극과 상기 저전위 전압공급원 사이에 접속된 제2 캐패시터와,
    상기 제2 제어전극과 상기 저전위 전압공급원 사이에 접속된 제3 캐패시터를 추가로 구비하는 것을 특징으로 하는 쉬프트 레지스터 회로.
  6. 고전위 전압공급원, 저전위 전압공급원 및 위상지연된 클럭신호들을 생성하는 수단에 접속됨과 아울러 각각 하나의 로우라인에 접속되어 스캐닝 신호로서 이전단의 출력신호가 입력신호로서 공급되어 상기 로우라인을 충방전시키는 다수 개의 스테이지들로 이루어진 쉬프트 레지스터에 있어서,
    상기 스테이지들은 상기 입력신호보다 위상지연된 제1 클럭신호가 입력되는 제1 입력전극, 상기 로우라인에 접속된 제1 출력전극 및 제1 제어전극을 각각 가지는 풀-업 트랜지스터와 상기 저전위 전압이 공급되는 제2 입력전극, 상기 로우라인에 접속되는 제2 출력전극 및 제2 제어전극을 가지는 풀-다운 트랜지스터를 포함하는 출력회로부와,
    상기 입력신호에 응답하여 상기 제1 제어전극에 공급되어지는 제1 제어신호를 발생함과 아울러, 상기 제1 클럭신호보다 위상지연된 제2 클럭신호에 응답하여 상기 제2 제어전극에 공급되어지는 제2 제어신호를 발생하기 위한 입력회로부와,
    상기 제1 제어신호를 승압하기 위한 승압수단과,
    상기 제1 제어신호가 인에이블되는 기간동안 상기 제2 제어신호를 방전시키기 위한 방전수단을 구비하는 것을 특징으로 하는 쉬프트 레지스터 회로.
  7. 제 6 항에 있어서,
    상기 입력회로부가,
    상기 입력신호가 공급되는 제3 입력전극, 상기 제1 제어전극에 접속되어진 제3 출력전극 및 상기 제3 입력전극에 접속되어진 제3 제어전극을 가지는 제1 트랜지스터와,
    상기 저전위 전압공급원에 접속되어진 제4 입력전극, 상기 제1 제어전극에 접속되어진 제4 출력전극 및 상기 제2 제어전극에 접속되어진 제4 제어전극을 가지는 제2 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터 회로.
  8. 제 6 항에 있어서,
    상기 입력회로부가,
    상기 고전위 전압공급원에 접속되어진 제5 입력전극, 상기 제2 제어전극에 접속되어진 제5 출력전극 및 상기 제2 클럭신호가 입력되는 제5 제어전극을 가지는 제3 트랜지스터를 추가로 구비하는 것을 특징으로 하는 쉬프트 레지스터 회로.
  9. 제 6 항에 있어서,
    상기 승압수단은 상기 로우라인과 상기 제2 제어전극에 접속된 캐패시터를 구비하는 것을 특징으로 하는 쉬프트 레지스터 회로.
  10. 제 6 항에 있어서,
    상기 방전수단은 상기 저전위 전압공급원에 접속되어진 제6 입력전극, 상기 제2 제어전극에 접속되어진 제6 출력전극 및 상기 제1 제어전극에 접속되어진 제6 제어전극을 가지는 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터 회로.
  11. 고전위 전압공급원, 저전위 전압공급원 및 위상지연된 클럭신호들을 생성하는 수단에 접속됨과 아울러 각각 하나의 로우라인에 접속되어 스캐닝 신호로서 이전단의 출력신호가 입력신호로서 공급되어 상기 로우라인을 충방전시키는 다수 개의 스테이지들로 이루어진 쉬프트 레지스터에 있어서,
    상기 스테이지들은 상기 입력신호보다 위상지연된 제1 클럭신호가 입력되는 제1 입력전극, 상기 로우라인에 접속된 제1 출력전극 및 제1 제어전극을 각각 가지는 풀-업 트랜지스터와 상기 저전위 전압이 공급되는 제2 입력전극, 상기 로우라인에 접속되는 제2 출력전극 및 제2 제어전극을 가지는 풀-다운 트랜지스터를 포함하는 출력회로부와,
    상기 입력신호에 응답하여 상기 제1 제어전극에 공급되어지는 제1 제어신호를 발생함과 아울러, 상기 제1 클럭신호보다 위상지연된 제2 클럭신호에 응답하여 상기 제2 제어전극에 공급되어지는 제2 제어신호를 발생하기 위한 입력회로부와,
    상기 제1 제어신호를 승압하기 위한 승압수단과,
    상기 로우라인의 방전속도를 가속하기 위한 가속수단을 추가로 구비하는 것을 특징으로 하는 쉬프트 레지스터 회로.
  12. 제 11 항에 있어서,
    상기 입력회로부가,
    상기 입력신호가 공급되는 제3 입력전극, 상기 제1 제어전극에 접속되어진 제3 출력전극 및 상기 제3 입력전극에 접속된 제3 제어전극을 가지는 제1 트랜지스터와,
    상기 저전위 전압공급원에 접속되어진 제4 입력전극, 상기 제1 제어전극에 접속되어진 제4 출력전극 및 상기 제2 제어전극에 접속되어진 제4 제어전극을 가지는 제2 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터 회로.
  13. 제 11 항에 있어서,
    상기 입력회로부가,
    상기 고전위 전압공급원에 접속되어진 제5 입력전극, 상기 제2 제어전극에 접속되어진 제5 출력전극 및 상기 제2 클럭신호가 입력되는 제5 제어전극을 가지는 제3 트랜지스터와,
    상기 저전위 전압공급원에 접속되어진 제6 입력전극, 상기 제2 제어전극에 접속되어진 제6 출력전극 및 상기 입력신호가 공급되는 제6 제어전극을 가지는 제4 트랜지스터를 추가로 구비하는 것을 특징으로 하는 쉬프트 레지스터 회로.
  14. 제 11 항에 있어서,
    상기 승압수단은 상기 로우라인과 상기 제2 제어전극에 접속된 캐패시터를 구비하는 것을 특징으로 하는 쉬프트 레지스터 회로.
  15. 제 11 항에 있어서,
    상기 가속수단은 상기 저전위 전압공급원에 접속되어진 제7 입력전극, 상기 로우라인에 접속되어진 출력전극 및 다음단 스테이지의 출력라인에 접속되어진 제7 제어전극을 가지는 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터 회로.
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