DE19950860B4

DE19950860B4 - Schieberegister

Info

Publication number: DE19950860B4
Application number: DE1999150860
Authority: DE
Inventors: Ju Cheon Anyang Yeo; Sang Young Yoon; Jin Sang Anyang Kim
Original assignee: LG Display Co Ltd
Current assignee: LG Display Co Ltd
Priority date: 1998-10-21
Filing date: 1999-10-21
Publication date: 2009-08-27
Anticipated expiration: 2019-10-22
Also published as: DE19950860A1; FR2787913B1; GB9924976D0; JP2000155550A; JP4181710B2; GB2343068B; GB2343068A; FR2787913A1

Abstract

Schieberegister mit einer Vielzahl von Stufen, welche mit einer Hochpegel-Spannungsquelle, einer Niedrigpegel-Spannungsquelle und einem Taktsignalgenerator zum Erzeugen eines phasenverschobenen Taktsignals verbunden sind, wobei die Stufen mit entsprechenden Reihenleitungen verbunden sind und in Bezug auf ein Abtastsignal zum Laden und Entladen der Reihenleitungen kaskadisch verbunden sind, wobei jede der Stufen aufweist:
eine Ausgangsschaltkreiseinrichtung mit einem Einschalttransistor (T5) und einem Ausschalttransistor (T6), wobei der Einschalttransistor (T5) aufweist:
eine erste Eingangselektrode, die auf ein erstes Taktsignal (CLK1) reagiert, dessen Phase im Vergleich zum Abtastsignal verzögert ist,
eine mit der Reihenleitung verbundene erste Ausgangselektrode, und
eine erste Steuerelektrode;
wobei der Ausschalttransistor (T6) aufweist:
eine mit der Niedrigpegel-Spannungsquelle verbundene zweite Eingangselektrode,
eine mit der Reihenleitung verbundene zweite Ausgangselektrode, und
eine zweite Steuerelektrode;
eine Eingangsschaltkreiseinrichtung, welche auf das Abtastsignal unter Erzeugen eines an die erste Steuerelektrode anzulegenden ersten Steuersignals anspricht, und welche auf ein zweites Taktsignal (CLK3),...

Description

Die Erfindung betrifft einen Schaltkreis zum Ansteuern einer Displayvorrichtung vom Aktivmatrix-Typ, und insbesondere ein Schieberegister zum Ansteueren von Pixelreihen in einem Flüssigkristalldisplay.
Im allgemeinen weist ein bei einem Fernseher oder Computer verwendetes herkömmliches Flüssigkristalldisplay eine Flüssigkristallmatrix mit an den Kreuzungen von Datenleitungen und Auswahl- oder Gateleitungen angeordneten Flüssigkristallzellen auf. Die Auswahlleitungen sind horizontale Leitungen (d. h. Reihenleitungen) der Flüssigkristallmatrix, die von einem Schieberegister sequentiell angesteuert werden.
Wie in 1 gezeigt ist, weist ein konventionelles 3-Phasen-Schieberegister n Stufen 2₁ bis 2_n auf, die kaskadenartig untereinander verbunden sind und zugleich über Ausgabeleitungen 4₁ bis 4_n mit n Reihenleitungen Reihe 1 bis Reihe n bzw. mit Gateleitungen verbunden sind. In die erste Stufe 2₁ wird ein Abtastimpuls SP eingespeist, und in die zweite bis n-te Teststufe 2₂ bis 2_n werden jeweils Ausgabesignale g₁ bis g_n-1 aus der vorhergehenden Stufe eingespeist. Außerdem empfangen die n Stufen 2₁ bis 2_n zwei Taktsignale von drei Taktsignalen C1 bis C3. Jede der n Stufen 2₁ bis 2_n steuert mit den beiden Taktsignalen und den Ausgabesignalen der vorhergehenden Stufen oder mit den zwei Taktsignalen und dem Abtastimpuls SP eine zugeordnete mit einem Pixelzug verbundene Reihenleitung Reihe i an.
Wie in 2 gezeigt ist, weist jede der Stufen 2₁ bis 2_n einen fünften NMOS-Transistor T5 zum Anlegen eines logisch hohen Spannungssignals an die Ausgangsleitung 4₁ und einen sechsten NMOS-Transistor T6 zum Anlegen eines logisch niedrigen Spannungssignal an die Ausgangsleitung 4₁ auf. Wenn von der vorhergehenden Stufe 2_i-1 über die (i – 1)te Reihenleitung ein Eingabesignal g_i-1 mit logisch hohem Pegel angelegt wird, schalten der erste und der vierte NMOS-Transistor T₁ und T₄ durch. Wie aus 3 ersichtlich ist, ist mit dem Eingangssignal g_i-1 der (i – 1)ten Reihenleitung ein drittes Taktsignal C3 mit logisch hohem Pegel synchronisiert, und dieses wird an einen dritten NMOS-Transistor T3 angelegt, wodurch der dritte NMOS-Transistor T3 durchgeschaltet wird. Der dritte und der vierte NMOS-Transistor T3 und T4 bilden ein sogenanntes Verhältnislogik, bei der das Verhältnis ihrer Widerstände in geeigneter Weise derart eingestellt ist, daß die Spannung am zweiten Knoten P2 einen niedrigen Pegel annimmt, wenn der dritte und der vierte NMOS-Transistor T3 und T4 simultan durchgeschaltet werden. Dementsprechend tritt, wenn das Eingangssignal g_i-1 der (i – 1)ten Reihenleitung angelegt wird, am zweiten Knoten P2 eine Spannung mit logisch niedrigem Pegel auf. Gleichzeitig werden der zweite und der sechste NMOS-Transistor T2 und T6 durch eine Spannung mit logisch niedrigem Pegel vom zweiten Knoten P2 gesperrt. Ein erster Knoten P1 wird, wenn der erste NMOS-Transistor T1 durchgeschaltet wird, und der zweite NMOS-Transistor T2 gesperrt wird, durch eine Versorgungsspannung VDD auf eine Spannung mit logisch hohem Pegel aufgeladen. Wenn die Spannung mit logisch hohem Pegel am ersten Knoten P1 eine ihr eigene Schwellspannung erreicht, wird der fünfte NMOS-Transistor N5 gesperrt. Gleichzeitig tritt, da der Pegel des ersten Taktsignals C1 logisch niedrig bleibt, an der Ausgangsleitung 4_i eine Spannung mit logisch niedrigem Pegel auf.
Wenn während eines Zeitintervalls, während dessen der Pegel einer Spannung am ersten Knoten P1 logisch hoch bleibt, der Spannungspegel des ersten Taktsignals C1 logisch hoch ist, wird die Ausgangsleitung 4_i durch die über den fünften NMOS-Transistor angelegte Spannung des ersten Taktsignals C1 mit logisch hohem Pegel auf einen logisch hohen Pegel gebracht. Dementsprechend tritt an der Ausgangsleitung 4_i ein Ausgangssignal Vout mit logisch hohem Pegel auf. Gleichzeitig wird, da die Ausgangsleitung 4_i und der erste Knoten P1, wie in 4 gezeigt ist, über eine zwischen dem Gate und der Source des fünften NMOS-Transistors T5 bestehende parasitäre Kapazität Cgs gekoppelt sind, die Spannung am ersten Knoten P1 auf einen hohen Spannungspegel initialisiert (gebootstrapt). Dementsprechend wird die Spannung mit logisch hohem Pegel des ersten Taktsignals C1 annähernd ohne Verluste an die Ausgangsleitung 4_i angelegt. Solch ein Initialisierungssystem (Bootstrap-System) wird zur Kompensation von Spannungsverlusten verwendet, die durch eine in einem Schaltkreis mit NMOS-Transistoren erzeugte Schwellspannung verursacht werden.
Außerdem fällt, wenn der Spannungspegel des ersten Taktsignals C1 von einem logisch hohen Pegel zu einem logisch niedrigen Pegel verändert wird, die Spannung Vout an der Ausgangsleitung 4_i auf eine Spannung mit logisch niedrigem Pegel ab, da sich der fünfte NMOS-Transistor T5 in gesperrtem Zustand befindet. Ferner fällt, da der erste und der vierte NMOS-Transistor T1 und T4 durch das an der (i – 1)ten Reihenleitung anliegende Eingangssignal g_i-1 mit logisch niedrigem Spannungspegel so gesperrt werden, daß sie nicht mit Spannung versorgt werden, der Spannungspegel am ersten Knoten P1 auch langsam ab. In einem solchen Zustand wird, wenn der Spannungspegel des dritten Taktsignals C3 logisch hoch ist, der dritte NMOS-Transistor T3 gesperrt, woraufhin er beginnt, den zweiten Knoten P2 mit Hilfe der über den dritten NMOS-Transistor T3 angelegten Versorgungsspannung VDD auf eine Spannung mit logisch hohem Pegel aufzuladen. Der sechste NMOS-Transistor T6 wird durch ein von dem zweiten Knoten P2 angelegtes Spannungssignal, welches höher ist als die Schwellspannung des Transistors T6, durchgeschaltet, so daß über ihn eine auf die Ausgangsleitung 4_i geladene Spannung zu einer Erdspannung VSS hin entladen wird. Folglich behält eine Spannung an der mit der Ausgangsleitung 4_i verbundenen Reihenleitung Reihe i einen logisch niedrigen Pegel bei.
Damit solch ein Schieberegister normal betrieben werden kann, muß das Widerstandsverhältnis des dritten und des vierten NMOS-Transistor T3 und T4, welches als Verhältnislogik dient, exakt eingestellt sein. In anderen Worten muß zum Erzeugen einer Spannung mit logisch niedrigem Pegel am zweiten Knoten P2, wenn das dritte Taktsignal C3 mit logisch hohem Spannungspegel und das Eingangssignal g_i-1 an der (i – 1)ten Reihenleitung simultan an die Gates des dritten und des vierten NMOS-Transistors T3 und T4 angelegt werden, die Kanalbreite des vierten NMOS- Transistors T4 ungefähr 10 mal so groß sein, wie die des dritten NMOS-Transistors T3. Wenn die Kennlinien der NMOS-Transistoren T3 und T4 nichtgleichförmig oder nichtlinear werden, wird das Stromverhältnis des dritten NMOS-Transistors T3 in Bezug auf den vierten NMOS-Transistor T4 variabel. In diesem Fall arbeitet das Schieberegister nicht ordnungsgemäß.
Weiter neigen die Kennlinien des dritten und des vierten NMOS-Transistors T3 und T4 zu Verzerrungen durch Überlastströme da, wenn der dritte und der vierte NMOS-Transistor T3 und T4 durch das dritte Taktsignal C3 und das Eingangssignal g_i-1 auf der (i – 1)ten Reihenleitung simultan durchgeschaltet werden, am dritten und am vierten NMOS-Transistor T3 und T4 kontinuierlich ein Gleichstrom fließt. Außerdem ändert sich, wenn der Spannungspegel des ersten Taktsignals C1 während eines Zeitintervalls, während dessen sich die Spannung am ersten Knoten P1 in einem Zustand mit logisch hohem Pegel befindet, von logisch niedrig zu logisch hoch verändert wird, die Anstiegsbreite der initialisierten (gebootstrapten) Spannung am ersten Knoten P1 entsprechend dem Wert der parasitären Kapaziatät des fünften NMOS-Transistors T5 und der Veränderung der parasitären Kapazität am ersten Knoten P1. Die Anstiegsbreite der Spannung am ersten Knoten P1 läßt sich durch folgende Formel beschreiben (1):
wobei ΔVp1 und ΔVout die Spannungsänderung am ersten Knoten P1 beziehungsweise die Spannungsänderung an der Ausgangsleitung 4_i darstellen und C_L und C_OX die parasitäre Kapazität am ersten Knoten P1 beziehungsweise die parasitäre Kapazität des fünften NMOS-Transistors T5 darstellen. Die parasitäre Kapazität C_OX des fünften NMOS-Transistors T5 ist gleich der Summe einer parasitären Kapazität Cgs zwischen seinem Gate und seiner Source und einer parasitären Kapazität Cds zwischen seiner Drain und seinem Gate.
Wie aus der Formel (1) ersichtlich ist, ist ein exaktes Ein stellen der Kennlinie des Schieberegisters schwierig, da die Anstiegsbreite der Spannung am ersten Knoten P1 durch die Kapazität C_L am ersten Knoten P1 und die parasitäre Kapazität C_OX des fünften NMOS-Transistors T5 verändert wird. Überdies ist bei dem Schieberegister aus 2 die Ausgangsspannung Vout an der Ausgangsleitung 4_i verzerrt, da eine Spannung am zweiten Knoten P2 auch durch die parasitäre Kapazität zwischen dem Gate und der Drain des sechsten NMOS-Transistors T6 hervorgerufen wird, wenn die Spannung an der Ausgangsleitung 4_i einen logisch hohen Pegel annimmt.
5 zeigt ein Blockdiagramm, das schematisch die Konfiguration eines konventionellen 4-Phasen-Schieberegisters zeigt. Das Schieberegister aus 5 weist n Stufen 12₁ bis 12_n auf, welche untereinander kaskadenartig verbunden sind und jeweils über Ausgangsleitungen 14₁ bis 14_n Reihenleitungen Reihe 1 bis Reihe n verbunden sind. Bei dem Schieberegister wird in die erste Stufe 12₁ ein Startimpuls SP eingespeist. Jede der zweiten bis n-ten Stufen 12₂ bis 12_n je auf das Ausgangssignal g₁ bis g_n-1 der vorhergehenden Stufe 12₁ bis 12_n-1 , und zwei beliebige von vier Taktsignalen C1 bis C4 wählen die mit der Pixelreihe verbundene Reihenleitung Reihe i aus. Jede der Stufen 12₁ bis 12_n weist die gleiche Schaltkreiskonfiguration auf und schiebt den Startimpuls während jeder Periode des horizontalen synchronen Signals auf die Ausgangsleitung 14_i zu. In 6 ist die Schaltkreiskonfiguration der in 5 gezeigten willkürlich ausgewählten Stufe 12_i veranschaulicht. Die Stufe 12_i weist einen fünften NMOS-Transistor T5 zum Anlegen eines logisch hohen Spannungssignals an die Ausgangsleitung 14_i und einen sechsten NMOS-Transistor T6 zum Liefern eine logisch niedrigen Spannungssignals an die Ausgangsleitung 14_i auf.
Falls das Ausgangssignal g_i-1 einer vorhergehenden Stufe, welches als Startimpuls verwendet wird, wie in 7 gezeigt ist während eines Zeitintervalls t1 einen logisch hohen Pegel annimmt, werden der erste und der vierte NMOS-Transistor T1 und T4 durchgeschaltet. Dann wird auf den ersten Knoten P1 ein Spannungssignal VP1 geladen, während ein an dem zweiten Knoten P2 anliegendes Spannungssignal VP2 entladen wird. Deshalb wird der fünfte NMOS-Transistor T5 durch die Spannung VP1 am ersten Knoten P1 durchgeschaltet. Gleichzeitig entsteht an der Ausgangsleitung 14_i ein Ausgangssignal Vout mit einem logisch niedrigen Pegel, da das an den fünften NMOS-Transistor T5 angelegte erste Taktsignal C1 einen logisch niedrigen Pegel aufweist. Während des Intervalls t2, wenn das Ausgangssignal g_i-1 der vorhergehenden Stufe zu einem logisch niedrigen Pegel invertiert wird und das erste Taktsignal C1 einen logisch hohen Pegel aufweist, wird der erste NMOS-Transistor T1 durchgeschaltet, und das Spannungssignal VP1 am ersten Knoten P1 wird durch Kopplung mit der parasitären Kapazität Cgs zwischen der Gateelektrode und der Sourceelektrode des fünften NMOS-Transistors T5 initialisiert (gebootstrapt). Zu diesem Zweck wird das erste Taktsignal C1 mit logisch hohem Pegel ohne Leckstromverluste an die Ausgangsleitung 14_i angelegt. Als nächstes ändert sich, falls das erste Taktsignal C1 während des Zeitintervalls t3 so gewandelt wird, daß es einen logisch niedrigen Pegel aufweist, das Ausgangssignal Vout an der Ausgangsleitung 14_i dahingehend, daß es einen logisch niedrigen Pegel aufweist, da der fünfte NMOS-Transistor T5 den durchgeschalteten Zustand beibehält. Schließlich wird während des Zeitintervalls t4, wenn ein drittes Taktsignal C3 mit einem logisch hohen Pegel an einen dritten NMOS-Transistor T3 angelegt ist, der dritte NMOS-Transistor T3 durchgeschaltet, so daß er auf den zweiten Knoten P2 die Spannung VDD mit hohem Pegel auflädt, wodurch am zweiten Knoten P2 ein logisch hoher Pegel entsteht. Das auf den zweiten Knoten P2 geladene Spannungssignal VP2 erlaubt es, daß der sechste NMOS-Transistor T6 durchgeschaltet wird, so daß die auf die Ausgangsleitung 14_i aufgeladene Spannung durch den sechsten NMOS-Transistor T6 hindurch in eine Erdspannungsquelle VSS entladen wird. Außerdem gibt das auf den zweiten Knoten P2 geladene Spannungssignal VP2 ein Durchschalten des zweiten NMOS-Transistors T2 frei, wodurch das auf den ersten Knoten P1 aufgeladene Spannungssignal VP1 durch den zweiten NMOS-Transistor T2 in die Erdspannungsquelle VSS entladen wird.
In 6 wird das Spannungssignal VP1 auf dem ersten Knoten P1 während des Zeitintervalls t2 auf den sehr hohen Pegel initialisiert (gebootstrapt), wodurch ein Initialisierungsvorgang (eine Bootstrap-Operation) bewirkt wird. Jedoch wird das Spannungssignal VP1 am ersten Knoten P1, wie in 8 gezeigt ist, entladen, falls die absolute Schwellspannung |Vth| des ersten und des zweiten NMOS-Transistors T1 und T2 jeweils niedrig ist. Dies rührt daher, daß ein Stromsignal am ersten Knoten P1 sowohl durch den ersten als auch durch den zweiten NMOS-Transistor hindurchleckt.
8 erklärt ein Ergebnis einer Simulation für einen dem Stand der Technik entsprechenden Schieberegisterschaltkreis mit Transistoren, deren absolute Schwellspannung |Vth| niedrig ist. 8 zeigt außerdem die Kurvenform eines Ausgangssignals Vout der gegenwärtigen Stufe 12_i , die Spannungssignale VP1 und VP2 am ersten und am zweiten Knoten P1 und P2. Unter Bezugnahme auf 8 ist das Spannungssignal VP1 am ersten Knoten P1 durch das Stromsignal verzerrt, welches jeweils durch den ersten und den zweiten NMOS-Transistor T1 und T2 hindurchleckt. Deshalb ist auch das auf die Ausgangsleitung 14_i geladene Ausgangssignal Vout verzerrt. Folglich entsteht der Nachteil, daß die nächste Stufe Fehlfunktionen hat. Außerdem ist, wie in 8 gezeigt ist, das Spannungssignal VP2 am zweiten Knoten P2 wegen des durch den dritten und den vierten NMOS-Transistors T3 und T4 hindurchleckenden Stromsignals instabil. Deshalb haben auch der zweite und der sechste NMOS-Transistor T2 und T6 Fehlfunktionen. Weiter liegt, da die Drain- und die Gateelektrode des ersten NMOS-Transistors T1 miteinander verbunden sind, das nun gerade um die Schwellspannung Vth des ersten NMOS-Transistors T1 abfallende Ausgangssignal g_i-1 der vorhergehenden Stufe am ersten Knoten P1 an. Das Ausgangssignal g_i-1 der vorhergehenden Stufe fällt noch stärker ab, falls das Flüssigkristallpaneel einen Defekt hat. In diesem Fall fällt das Ausgangssignal g_i-1 stärker und mehr in Einklang mit einem Fortschreiten der Stufe zur nachfolgenden Stufe ab. Folglich funktioniert das Schieberegister nicht.
Ein den oben-genannten 1 bis 4 entsprechendes Schieberegister ist aus dem Dokument WO 92/15992 A1 bekannt.
EP 0 651 395 A2 offenbart ein weiteres Schieberegister, bei dem das über den Eingang zugeführte Eingangssignal und ein Taktsignal die gleiche Phase besitzen und zwei Transistoren gleichzeitig durchgeschaltet werden.
EP 0 801 376 A2 und EP 0 696 803 A2 offenbaren weitere Schieberegister, wobei Kondensatoren für einen Transistor eine Bootstrap-Funktion bereitstellen.
Dementsprechend ist es ein Ziel der Erfindung, ein Schieberegister zu liefern, welches dahingehend angepaßt ist, daß eine durch eine Veränderung einer parasitären Kapazität verursachte Veränderung der Schaltkreiskennlinie verhindert ist.
Ein weiteres Ziel der Erfindung ist es, ein Schieberegister zu liefern, welches dahingehend angepaßt ist, daß eine durch einen Überlaststrom verursachte Verzerrung der Schaltkreiskennlinie verhindert ist.
Ein weiteres Ziel der Erfindung ist es, ein Schieberegister zu liefern, welches dahingehend angepaßt ist, daß durch die Schwellspannung verursachte Spannungsverluste minimiert sind.
Ein weiteres Ziel der Erfindung ist es, ein Schieberegister zu liefern, welches den Betriebsspannungsbereich zu vergrößern und Fehlfunktionen zu verhindern vermag.
Diese Ziele werden durch ein Schieberegister mit den Merkmalen der unabhängigen Patentansprüche erreicht. Weitere vorteilhafte Ausführungsformen der Erfindung sind in den abhängigen Patentansprüchen beschrieben.
Insbesondere weist ein Schieberegister gemäß einem Aspekt der Erfindung eine Vielzahl von Stufen auf, die gemeinsam mit einer Spannungsquelle für eine Spannung mit hohem Pegel, mit einer Spannungsquelle für eine Spannung mit niedrigem Pegel und mit einem Taktsignalgenerator zum Erzeugen eines phasenverschobenen Taktsignals verbunden sind, mit Reihenleitungen verbunden sind und bezüglich eines Abtastsignal kaskadisch miteinander verbunden sind, so daß die Reihenleitungen ladbar und entladbar sind.
Jede der Vielzahl von im Schieberegister gemäß einem ersten Aspekt der Erfindung enthaltenen Stufen weist eine Ausgangsschaltkreiseinrichtung mit einem Einschalttransistor und einem Ausschalttransistor auf, wobei der Einschalttransistor eine erste Eingangselektrode zum Empfangen eines ersten Taktsignals, dessen Phase im Vergleich zum Abtastsignal verschoben ist, eine mit der Reihenleitung verbundene erste Ausgangselektrode, und eine erste Steuerelektrode aufweist, und wobei der Ausschalttransistor eine zweite mit der Spannungsquelle mit niedrigem Pegel verbundene Eingangselektrode, eine zweite mit der Reihenleitung verbundene Ausgangselektrode und eine zweite Steuerelektrode aufweist; eine Schaltkreiseinrichtung, die zum Erzeugen eines ersten Steuersignals, welches an die erste Steuerelektrode angelegt werden soll, auf das Abtastsignal reagiert, und die zum Erzeugen eines zweiten Steuersignals, welches an die zweite Steuerelektrode angelegt werden soll, auf ein zweites Taktsignal reagiert, welches gegenüber dem ersten Taktsignal eine Phasenverschiebung aufweist; und eine Einrichtung zum Erzeugen einer Spannung für das erste Steuersignal.
Nach einem weiteren Aspekt der Erfindung weist jede der in dem Schieberegister enthaltenen Vielzahl von Stufen eine Ausgangsschaltkreiseinrichtung mit einem Einschalttransistor und einem Ausschalttransistor auf, wobei der Einschalttransistor eine erste Eingangselektrode zum Empfangen eines ersten Taktsignals, dessen Phase bezüglich der des Abtastsignals verschoben ist, eine mit der Reihenleitung verbundene erste Ausgangselektrode und eine erste Steuerelektrode aufweist, und wobei der Ausschalttransistor eine mit der Spannungsquelle mit niedrigem Pegel verbundene zweite Eingangselektrode, eine mit der Reihenleitung verbundene zweite Ausgangselektrode und eine zweite Steuerelektrode aufweist; eine Eingangsschaltkreiseinrichtung, welche zum Erzeugen eines ersten Steuersignals, welches an die erste Steuerelektrode angelegt werden soll, auf das Abtastsignal reagiert, und welche zum Erzeugen eines zweiten Steuersignals, welches an die zweite Steuerelektrode angelegt werden soll, auf ein zweites Taktsignal reagiert, dessen Phase im Vergleich zum ersten Taktsignal verschoben ist; eine Einrichtung zum Erzeugen einer Spannung für das erste Steuersignal; und eine Einrichtung zum Entladen des zweiten Steuersignals während eines Zeitintervalls, während dessen das erste Steuersignal aktiviert ist.
Jede der in einem Schieberegister gemäß noch einem weiteren Aspekt der Erfindung enthaltenen Vielzahl von Stufen weist auf: eine Ausgangsschaltkreiseinrichtung mit einem Einschalttransistor und einem Ausschalttransistor, wobei der Einschalttransistor eine erste Eingangselektrode zum Empfangen eines ersten Taktsignals, dessen Phase bezüglich der des Abtastsignals verschoben ist, eine mit der Reihenleitung verbundene erste Ausgangselektrode und eine erste Steuerelektrode aufweist, und wobei der Ausschalttransistor eine mit der Spannungsquelle mit niedrigem Pegel verbundene zweite Eingangselektrode, eine mit der Reihenleitung verbundene zweite Ausgangselektrode und eine zweite Steuerelektrode aufweist; eine Eingangsschaltkreiseinrichtung, die zum Erzeugen eines ersten Steuersignals, welches an die erste Steuerelektrode angelegt werden soll, auf das Abtastsignal reagiert, und die zum Erzeugen eines zweiten Steuersignals, welches an die zweite Steuerelektrode angelegt werden soll, auf ein zweites Taktsignal reagiert, dessen Phase im Vergleich zum ersten Taktsignal verschoben ist; eine Einrichtung zum Erzeugen einer Spannung für das erste Steuersignal; eine Einrichtung zum Beschleunigen der Entladegeschwindigkeit der Reihenleitungen.
Jede der in einem Schieberegister gemäß einem noch weiteren Aspekt der Erfindung enthaltenen Vielzahl von Stufen weist auf: einen Einschalttransistor mit einem Strompfad, der die erste Taktsignalleitung und das Ausgangsterminal und eine Steuerelektrode miteinander verbindet; einen Ausschalttransistor mit einem Strompfad, der die Leitung für die Spannung mit niedrigem Pegel und das Ausgangsterminal und eine Steuerelektrode miteinander verbindet; wobei die Strompfade des ersten und des zweiten Transistors zwischen dem Eingangsterminal und der Steuerelektrode des Einschalttransistors und den im allgemeinen jeweils mit der zweiten Taktsignalleitung verbundenen Steuerelektroden in Serie geschaltet sind, wobei der erste und der zweite Transistor ein Aufladen einer Spannung auf die Steuerelektrode des Einschalttransistors erlauben; einen dritten und einen vierten Transistor mit Strompfaden, die zwischen der dritten Taktsignalleitung und der Steuerelektrode des Aus schalttransistors und den für gewöhnlich jeweils mit der dritten Taktsignalleitung verbundenen Steuerelektroden in Serie geschaltet sind, wobei der dritte und der vierte Transistor ein Aufladen einer Spannung auf die Steuerelektrode des Ausschalttransistors erlauben.
Jede der Vielzahl von in einem Schieberegister gemäß einem noch weiteren Aspekt der Erfindung erhaltenen Stufen weist auf: einen Einschalttransistor mit einem Strompfad, der die erste Taktsignalleitung und das Ausgangsterminal und eine Steuerelektrode verbindet; einen Ausschalttransistor mit einem Strompfad, der die Leitung für die Spannung mit niedrigem Pegel und das Ausgangsterminal und eine Steuerelektrode verbindet; einen ersten und einen zweiten Transistor, die jeweils Strompfade aufweisen, die zwischen dem Eingangsterminal und der Steuerelektrode des Einschalttransistors und unabhängig mit dem Eingangsterminal und der zweiten Taktsignalleitung verbundenen Steuerelektroden in Serie geschaltet sind, wobei der erste und der zweite Transistor ein Aufladen einer Spannung auf die Steuerelektrode des Einschalttransistors erlauben; einen dritten und einen vierten Transistor, deren Strompfade zwischen der dritten Taktsignalleitung und der Steuerelektrode des Ausschalttransistors und im allgemeinen jeweils mit der dritten Taktsignalleitung verbundenen Steuerelektroden in Serie geschaltet sind, wobei der dritte und der vierte Transistor ein Aufladen einer Spannung auf die Steuerelektrode des Ausschalttransistors erlauben.
Diese und andere Ziele der Erfindung werden aus der folgenden detaillierten Beschreibung der bevorzugten Ausführungsformen der Erfindung unter Bezugnahme auf die Zeichnung ersichtlich, wobei in der Zeichnung:
1 ein schematisches Blockdiagramm zeigt, welches die Konfiguration eines herkömmlichen 3-Phasen-Schieberegisters veranschaulicht;
2 den detaillierten Schaltplan einer jeden Stufe aus 1 zeigt;
3 einen Graphen der Eingangs/Ausgangs-Kurvenform der Stufe aus 2 zeigt;
4 ein detailliertes Schaltbild des Ausgangsteils der Stufe aus 2 zeigt;
5 ein schematisches Blockdiagramm zeigt, welches ein konventionelles 4-Phasen-Schieberegister veranschaulicht;
6 den detaillierten Schaltplan einer willkürlich ausgewählten in 5 gezeigten Stufe ist;
7 einen Graphen der Kurvenformen der Eingangs- und Ausgangssignale der in 6 gezeigten willkürlich ausgewählten Stufe zeigt;
8 einen Graphen mit der Kurvenform eines Ausgangssignals, wie es für jede Stufe erzeugt wird, und Spannungssignale am ersten und am zweiten Knoten gemäß einer Simulation eines dem Stand der Technik gemäßen Schieberegisters zeigt;
9 ein Schaltbild zeigt, welches die Konfiguration einer Stufe eines Schieberegisters veranschaulicht, welche Stufe an das Schieberegister aus 5 gemäß einer Ausführungsform der Erfindung angepaßt ist;
10 Graphen von Eingangs/Ausgangs-Kurvenformen der Stufe aus 9 zeigt;
11 Graphen mit Spannungsverläufen zeigt, die die Spannungsänderungen am ersten und am zweiten Knoten veranschaulichen, die aus der Anwesenheit der Kapazität C_L2 aus 9 resultieren;
12 ein Schaltbild zeigt, welches die Konfiguration einer Stufe eines Schieberegisters veranschaulicht, welche Stufe an das Schieberegister aus 5 gemäß einer weiteren Ausführungsform der Erfindung angepaßt ist;
13 ein Schaltbild zeigt, welches die Konfiguration einer Stufe eines Schieberegisters veranschaulicht, welche Stufe an das Schieberegister aus 5 gemäß noch einer weiteren Ausführungsform der Erfindung angepaßt ist;
14 Graphen mit Spannungsverläufen zeigt, welche veranschaulichen, daß die Abklingzeit der Ausgangsspannung sehr lang wird;
15 ein Blockdiagramm zeigt, welches schematisch die Konfiguration eines 4-Phasen-Schieberegisters gemäß einer Aus führungsform der Erfindung veranschaulicht;
16 ein Schaltbild zeigt, welches eine Ausführungsform einer beliebigen Stufe aus 15 im Detail veranschaulicht;
17 einen Graphen mit Kurvenformen von Eingangs- und Ausgangssignalen der in 16 gezeigten beliebigen Stufe veranschaulicht;
18 ein Schaltbild zeigt, welches eine weitere Ausführungsform einer beliebigen Stufe aus 15 im Detail veranschaulicht;
19 einen Graphen mit dem Verlauf eines Ausgangssignals zeigt, wie es in jeder Stufe erzeugt wird, und Spannungssignale am ersten und am zweiten Knoten, die durch Simulation des Schieberegisterschaltkreises gemäß der Erfindung ermittelt worden sind; und
20 die Beweglichkeit der Majoritätsladungsträger in Abhängigkeit von der Schwellspannung des Transistors, welcher im Schaltkreis eines jeden Schieberegisters nach dem Stand der Technik und im Schaltkreis des Schieberegisters gemäß der Erfindung vorgesehen ist, veranschaulicht.
Unter Bezugnahme auf 9 ist in 9 eine Stufe eines Schieberegisters gezeigt, welche Stufe an das Schieberegister aus 5 gemäß einer ersten Ausführungsform der Erfindung angepaßt ist. Der Bequemlichkeit des Erklärens halber wird angenommen, daß die in 9 gezeigte Schieberegisterstufe eine i-te Stufe des in 5 gezeigten Schieberegisters ist. Wie in 9 gezeigt ist, weist die Schieberegisterstufe 12_i auf: einen ersten mit einer Eingangsleitung 14_i-1 für den Abtastimpuls, einem ersten Knoten P1 und einen dritten Knoten P3 verbundenen NMOS-Transistor T1; einen zweiten mit dem ersten Knoten P1, einem zweiten Knoten P2 und einer eine Erdspannungsleitung VSSL verbundenen NMOS-Transistor T2; einen dritten zwischen einer dritten Taktsignalleitung CLK3 und dem zweiten Knoten verbindend angeordneten NMOS-Transistor T3; einen vierten mit dem zweiten Knoten P2, dem dritten Knoten P3 und der Erdspannungsleitung VSSL verbundenen vierten NMOS-Transistor T4; einen zwischen dem ersten Knoten P1 und einer Ausgangsleitung 14_i verbindend angeordneten Kondensator CAP1; einen fünften verbindend zwischen der ersten Taktsignalleitung CKL1 und der Ausgangsleitung 14_i angeordneten NMOS-Transistor T5; und einen sechsten mit dem zweiten Knoten P2, der Ausgangsleitung 14_i und der Erdspannungsleitung VSSL verbundenen NMOS-Transistor T6.
Wenn an die Eingangsleitung 14_i-1 den Abtastimpuls von der vorhergehenden Stufe 12_i-1 über die (i – 1)te Reihenleitung ein Eingangssignal g_i-1 mit logisch hohem Pegel angelegt wird, werden der erste und der vierte NMOS-Transistor T1 und T4 durchgeschaltet. Dementsprechend nimmt beim Druchschalten des ersten NMOS-Transistors T1 die Spannung am ersten Knoten P1 durch die angelegte Versorgungsspannung VDD einen logisch hohen Pegel an, und wird beim Durchschalten des vierten NMOS-Transistors T4 die Spannung am zweiten Knoten P2 zur Erdspannungsquelle VSS hin entladen. Folglich tritt am zweiten Knoten P2 eine Spannung mit logisch niedrigem Pegel auf.
Wie aus 10 ersichtlich ist, bleibt der Spannungspegel des dritten Taktsignals C3 während eines Zeitintervalls, wenn das Eingangssignal g_i-1 in der (i – 1)ten Reihenleitung eine Spannung mit logisch hohem Pegel aufweist, logisch niedrig. Mit anderen Worten überlappen der Bereich, in dem das dritte Taktsignal C3 eine Spannung mit hohem Pegel aufweist, und der Bereich, in dem das Eingangssignal g_i-1 in der (i – 1)ten Reihenleitung eine Spannung mit hohem Pegel aufweist, nicht. Dementsprechend sind der dritte und der vierte NMOS-Transistor T3 und T4 nicht simultan durchgeschaltet, so daß die Spannung am zweiten Knoten P2 unabhängig vom Verhältnis der Kanalbreiten (d. h. vom Widerstandsverhältnis) des dritten NMOS-Transistors T3 in Bezug auf den vierten NMOS-Transistor T4 ermittelt wird. Dementsprechend wird, selbst wenn die Bauteilkennlinien des dritten und des vierten NMOS-Transistors T3 und T4 nicht gleichförmig sind, die Kennlinie des Schaltkreises des Schieberegisters nicht in so großem Ausmaße geändert, daß sein normales Funktionieren unmöglich ist. Außerdem sind der dritte und der vierte NMOS-Transistor T3 und T4 nicht simultan durchgeschaltet, so daß am dritten und am vierten NMOS-Transistor T3 und T4 kein Überlaststrom fließt. Folglich sind die Bauteilkennlinien der dritten und des vierten Transistors T3 und T4 nicht verzerrt und ist darüber hinaus der Leistungsverbrauch reduziert.
Wenn am ersten Knoten P1 eine Spannung mit logisch hohem Pegel auftritt, wird der fünfte NMOS-Transistor T5 durchgeschaltet. Wenn in diesem Zustand das erste Taktsignal C1 einen logisch hohen Spannungspegel aufweist, beginnt die Ausgangsleitung 14_i über Drain und Source des fünften NMOS-Transistors T5 den logisch hohen Pegel des ersten Taktsignals C1 zu erreichen. Dementsprechend tritt an der Ausgangsleitung 14_i ein Ausgangssignal Vout mit logisch hohem Pegel auf. Der Kondensator CAP1 erzeugt, wenn an die Ausgangsleitung 14_i der logisch hohe Pegel des ersten Taktsignals C1 angelegt wird, am ersten Knoten P1 eine Spannung mit Spannungspegel des ersten Taktsignals C1. Da die Gatespannung mittels des Kondensators CAP1 erhöht wird, überträgt der fünfte NMOS-Transistor T5 den logisch hohen Pegel des ersten Taktsignals C1 rasch und ohne Dämpfung und mit kurzer Verzögerung zur Ausgangsleitung 14_i . Dementsprechend ist der von der Schwellspannung des fünften NMOS-Transistors T5 verursachte Spannungsverlust minimiert. Bei dieser Ausführungsform kann der Kondensator CAP1 durch die im fünften NMOS-Transistor M5 vorhandene parasitäre Kapazität ersetzt werden.
Wenn der Spannungspegel des ersten Taktsignals C1 von logisch hoch zu logisch niedrig geändert wird, dann wird der Spannungspegel des Ausgangssignals Vout an der Ausgangsleitung 14_i auch von logisch hoch zu logisch niedrig verändert. Dies rührt daher, daß sich der fünfte NMOS-Transistor T5 mit Hilfe der Spannung am ersten Knoten P1 in durchgeschaltetem Zustand befindet.
Als nächstes wird, wenn der Spannungspegel des dritten Taktsignals C3 von logisch niedrig zu logisch hoch verändert wird, der dritte NMOS-Transistor T3 so durchgeschaltet, daß der Pegel einer Spannung am zweiten Knoten P2 logisch hoch ist. Der zweite NMOS-Transistor T2 wird mit Hilfe einer an sein Gate angelegten Spannung mit logisch hohem Pegel vom zweiten Knoten P2 auch durchgeschaltet, so daß die Spannung am ersten Knoten P1 über ihn in die mit der Erdspannungsleitung VSSL verbundene Erdspannungsquelle VSS entladen wird. Auf ähnliche Weise entlädt der sechste NMOS-Transistor T6 die Spannung an der Ausgangsleitung 14_i mit Hilfe einer an sein Gate angelegten Spannung mit hohem Pegel vom zweiten Knoten P2 über die Erdspannungsleitung VSSL in die Erdspannungsquelle VSS. Folglich sind sowohl der Spannungspegel am ersten Knoten P1 als auch der Spannungspegel des Ausgangssignals Vout an der Ausgangsleitung 14_i logisch niedrig.
Andererseits steigt die Spannung am ersten Knoten P1 an, wenn der Spannungspegel des in die Drain des fünften NMOS-Transistors T5 in einem solchen Zustand, daß die Spannung am ersten Knoten P1 einen logisch hohen Pegel beibehält, eingespeisten ersten Taktsignals C1 von logisch hoch zu logich niedrig verändert wird. Gleichzeitig ist die Spannungsanstiegsbreite ΔVp am ersten Knoten P1 mittels des zwischen dem ersten Knoten P1 und der Ausgangsleitung 14_i verbindend angeordneten Kondensators CAP1 und eines zwischen dem ersten Knoten P1 und der Erdspannungsleitung VSSL vorgesehenen Kondensators C_L1 exakt einstellbar. Die Spannungsanstiegsbreite ΔVp am ersten Knoten P1 läßt sich durch folgende Formel beschreiben (2):
wobei C_OX die parasitäre Kapazität des fünften NMOS Transistors T5 darstellt. Die Kapazitäten der Kondensatoren CAP1 und C_L1 sind vorzugsweise zu ungefähr 0,1 bis 10 pF eingestellt. Es können jedoch auch andere passende Werte verwendet werden.
Die Schieberegisterstufe weist weiter einen zwischen dem zweiten Knoten P2 und der Erdspannungsleitung VSSL verbindend angeordneten Kondensator C_L2 auf. Der Kondensator C_L2 unterdrückt Spannungsschwankungen am zweiten Knoten P2, wenn sich das Ausgangssignal Vout an der Ausgangsleitung 14_i ändert, und Spannungsschwankungen am zweiten Knoten P2 aufgrund von Leckströmen. Solch eine Unterdrückung von Spannungsschwankungen ist aus den Spannungsverlaufskurven P1 und P2 am ersten und am zweiten Knoten bei Vorhandensein des Kondensators C_L2 und den Spannungsverlaufskurven P1 und P2 am ersten und am zweiten Knoten, wenn der Kondensator C_L2 nicht vorhanden ist, ersichtlich, wie in 11 gezeigt ist.
Unter Bezugnahme auf 12 ist dort eine beliebige Schieberegisterstufe gezeigt, welche Stufe an das Schieberegister aus 5 gemäß einer weiteren Ausführungsform der Erfindung angepaßt ist. Die Schieberegisterstufe 12_i wird unter Bezugnahme auf die Kurvenformgraphen in 10 beschrieben. In 12 weist die i-te Stufe 12_i auf: einen ersten zwischen der Eingangsleitung 14_i-1 den Abtastimpuls und dem ersten Knoten P1 verbindend angeordneten Transistor T1; einen zweiten mit dem ersten Knoten P1, dem zweiten Knoten P2 und der Erdspannungsleitung VSSL verbundenen NMOS-Transistor T2; einen dritten mit der Versorgungsspannungsleitung VDDL, der dritten Taktsignalleitung CLK3 und dem zweiten Knoten P2 verbundenen NMOS-Transistor T3; einen vierten mit dem ersten Knoten P1, dem zweiten Knoten P2 und der Erdspannungsleitung VSSL verbundenen NMOS-Transistor T4; einen zwischen dem ersten Knoten P1 und der Ausgangsleitung 14_i verbindend angeordneten Kondensator CAP1; einen fünften mit der ersten Taktsignalleitung CLK1 und der Ausgangsleitung 14_i verbundenen NMOS-Transistor T5; und einen sechsten mit dem zweiten Knoten P2, der Ausgangsleitung 14_i und der Erdspannungsleitung VSSL verbundenen NMOS-Transistor T6.
Wenn von der vorhergehenden Stufe 12_i-1 ein Eingangssignal g_i-1 der (i – 1)ten Reihenleitung mit logisch hohem Pegel an die Eingangsleitung 14_i-1 für den Abtastimpuls angelegt wird, wird der erste NMOS-Transistor T1 durchgeschaltet, so daß die Spannung am ersten Knoten P1 auf einen logisch hohen Pegel aufgeladen wird. Wenn die Spannung am ersten Knoten P1 auf einen Pegel aufgeladen wird, der höher ist als die Schwellspannung, werden der vierte und der fünfte NMOS-Transistor T4 und T5 durchgeschaltet. Wenn der vierte NMOS-Transistor T4 durchgeschaltet wird, wird die Spannung am zweiten Knoten P2 über den vierten NMOS-Transistor T4 und die Erdspannungsleitung VSSL zur Erd spannungsquelle VSS entladen. Dementsprechend ändert sich während des Zeitintervalls, während dessen der Spannungspegel am ersten Knoten P1 logisch hoch bleibt (d. h, wenn der Pegel des Eingangssignals g_i-1 der (i – 1)ten Reihenleitung logisch hoch bleibt) die Spannung am zweiten Knoten P2 nicht. Weiter werden, wenn der Pegel der Spannung am zweiten Knoten P2 niedrig wird, der zweite und der sechste NMOS-Transistor T2 und T6 gesperrt. Wie aus 10 ersichtlich ist, bleibt der Spannungspegel des dritten Taktsignals C3 während des Zeitintervalls, während dessen der Spannungspegel des Eingangssignals g_i-1 auf der (i – 1)ten Reihenleitung logisch hoch ist, niedrig, so daß der Spannungspegel am zweiten Knoten P2 unabhängig vom Kanalbreitenverhältnis (d. h. vom Widerstandsverhältnis) zwischen dem dritten NMOS-Transistor T3 und dem vierten NMOS-Transistor T4 bestimmt wird. Anschließend wird, falls sich der Spannungspegel des ersten Taktsignals C1 von logisch niedrig zu logisch hoch ändert, der Spannungspegel an der Ausgangsleitung 14_i mit Hilfe des über Drain und Source des fünften NMOS-Transistors T5 angelegten logisch hohen Pegels des ersten Taktsignals C1 auf einen logisch hohen Pegel aufgeladen. Wenn der logisch hohe Pegel des ersten Taktsignals C1 an die Ausgangsleitung 14_i angelegt wird, urlädt (bootstrapt) der Kondensator CAP1 gleichzeitig die Spannung am ersten Knoten P1 auf die Spannung des ersten Taktsignals C1.
Weiter fällt, wenn der Spannungspegel des ersten Taktsignals C1 von logisch hoch zu logisch niedrig übertritt, das Ausgangssignal Vout an der Ausgangsleitung 14_i auf einen logisch niedrigen Pegel ab. Dies resultiert daraus, daß der fünfte NMOS-Transistor T5 sich in durchgeschaltetem Zustand befindet.
Als nächstes wird, wenn sich der Spannungspegel des dritten Taktsignals C3 von logisch niedrig zu logisch hoch ändert, der dritte NMOS-Transistor T3 durchgeschaltet, so daß der zweite Knoten P2 mit Hilfe des hohen Pegels des dritten Taktsignals C3 auf einen logisch hohen Spannungspegel aufgeladen wird. Der zweite NMOS-Transistor T2 wird mit Hilfe eines an sein Gate angelegten logisch hohen Spannungspegels am zweiten Knoten P2 auch durchgeschaltet, so daß eine Spannung am ersten Knoten P1 in die mit der Erdspannungsleitung VSSL verbundene Erdspannungsquelle VSS entladen wird. Auf ähnliche Weise entlädt der sechste NMOS-Transistor T6 ein Ausgangssignal Vout an der Ausgangsleitung 14_i mit Hilfe eines an sein Gate angelegten logisch hohen Spannungspegel am zweiten Knoten P2 über die Erdspannungsleitung VSSL in die Erdspannungsquelle VSS. Folglich weist sowohl die Spannung am ersten Knoten P1 als auch das Ausgangssignal Vout an der Ausgangsleitung 14_i einen logisch niedrigen Pegel auf.
Unter Bezugnahme auf 13 ist dort eine Schieberegisterstufe gezeigt, welche Stufe an das Schieberegister aus 5 gemäß einer weiteren Ausführungsform der Erfindung angepaßt ist. Die Schieberegisterstufe aus 13 wird unter Bezugnahme auf die Kurvenformgraphen in 10 beschrieben. In 13 weist die i-te Schieberegisterstufe 12_i auf: einen ersten zwischen der Eingangsleitung 14_i-1 für den Abtastimpuls und dem ersten Knoten P1 verbindend angeordneten NMOS-Transistor T1; einen zweiten mit dem ersten Knoten P1, einem zweiten Knoten P2 und einer Erdspannungsleitung VSSL verbundenen NMOS-Transistor T2; einen dritten mit einer Versorgungsspannungsleitung VDDL, einer dritten Taktsignalleitung CLK3 und dem zweiten Knoten P2 verbundenen NMOS-Transistor T3; einen vierten mit dem ersten NMOS-Transistor T1, dem zweiten Knoten P2 und der Erdspannungsleitung VSSL verbundenen NMOS-Transistor T4; einen mit dem ersten Knoten P1 und der Ausgangsleitung 14_i verbundenen Kondensator CAP1; einen fünften zwischen der ersten Taktsignalleitung CKL1 und der Ausgangsleitung 14_i verbindend angeordneten NMOS-Transistor T5; einen sechsten mit dem zweiten Knoten P2, der Ausgangsleitung 14_i und der Erdspannungsleitung VSSL verbundenen NMOS-Transistor T6; und einen siebten mit der Ausgangsleitung 14_i und der Erdspannungsleitung VSSL verbundenen NMOS-Transistor T7.
Wenn von der vorhergehenden Stufe 12_i-1 ein Eingangssignal g_i-1 der (i – 1)ten Reihenleitung mit hohem Pegel an die Eingangsleitung 14_i-1 für den Abtastimpuls angelegt wird, wird der erste NMOS-Transistor T1 durchgeschaltet, so daß die Spannung am er sten Knoten P1 auf einen logisch hohen Pegel aufgeladen wird. Der vierte NMOS-Transistor T4 wird mit Hilfe eines hohen Pegels des Eingangssignals g_–1 auf der Reihenleitung auch durchgeschaltet, eine Spannung am zweiten Knoten P2 wird über die Erdspannungsleitung VSSL in die Erdspannungsquelle VSS entladen. Dementsprechend ändert sich während des Zeitintervalls, während dessen die Spannung am ersten Knoten auf hohem Pegel verbleibt, die Spannung am zweiten Knoten wegen des vierten NMOS-Transistors T4 nicht. So wird der Spannungspegel am zweiten Knoten P2 unabhängig vom Kanalbreitenverhältnis (d. h. vom Widerstandsverhältnis) zwischen dem dritten NMOS-Transistor T3 und dem vierten NMOS-Transistor T4 bestimmt, da in einem Bereich, in dem der Spannungspegel des Eingangssignals g_i-1 auf der (i – 1)ten Reihenleitung logisch hoch ist, der Spannungspegel des dritten Taktsignals C3 logisch niedrig ist. Und da der Spannungspegel am zweiten Knoten P2 während des Zeitintervalls vom Durchschalten des vierten NMOS-Tansistors T4 bis zum Durchschalten des dritten Transistors T3 logisch niedrig bleibt, werden der zweite und der sechste NMOS-Transistor T2 und T6 gesperrt.
Falls sich der Spannungspegel des ersten Taktsignals C1 von logisch niedrig nach logisch hoch ändert, wird der Spannungspegel auf der Ausgangsleitung 14_i mit Hilfe eines über Drain und Source des fünften NMOS-Transistors T5 angelegten logisch hohen Pegels des ersten Taktsignals C1 auf einen logisch hohen Pegel aufgeladen. Der Kondensator CAP1 erzeugt, wenn an die Ausgangsleitung 14_i ein logisch hoher Pegel des ersten Taktsignals C1 angelegt wird, am ersten Knoten P1 eine Spannung in Höhe des Spannungspegels des ersten Taktsignals C1.
Weiter ändert sich, falls der Spannungspegel des ersten Taktsignals C1 von logisch hoch nach logisch niedrig übertritt, der Pegel des Ausgangssignals Vout an der Ausgangsleitung 14_i zu logisch niedrig. Dies resultiert daraus, daß sich der fünfte NMOS-Transistor T5 im durchgeschalteten Zustand befindet. Zusätzlich wird der siebte NMOS-Transistor T5 mit Hilfe einer Spannung des Feedback-Signals Vf der nächsten Stufe 12_i+1 mit logisch hohem Pegel durchgeschaltet, wodurch das Ausgangssignal Vout an der Ausgangsleitung 14_i über die Erdspannungsleitung VSSL rasch in die Erdspannungsquelle VSS entladen wird. Dementsprechend wird die lange Abklingzeit des Ausgangssignals Vout verkürzt, wie in 14 gezeigt ist. Die erhöhte Abklingzeit des Ausgangssignals Vout ist durch die Tatsache verursacht, daß die Kanalbreite des fünften NMOS-Transistors T5 langsam schmaler wird, während die Spannung am ersten Knoten P1 langsam abnimmt. In anderen Worten wird, da der durch den fünften NMOS-Transistor T5 gelieferte Entladepfad langsam schmaler wird, die Abgklingzeit des Ausgangssignals Vout länger. Zusätzlich zum Entladepfad des fünften NMOS-Transitors T5 ist durch den siebten NMOS-Transistor T7 ein neuer Entladepfad vorgesehen, so daß die Ausgangsspannung Vout an der Ausgangsleitung 14_i rasch entladen wird. Folglich ist die Abklingzeit des Ausgangssignals Vout verkürzt.
15 veranschaulicht ein Schieberegister gemäß einer Ausführungsform der Erfindung. Das Schieberegister aus 15 weist n Stufen 22₁ bis 22_n auf, die kaskadenartig mit einer Eingangsleitung für einen Startimpuls verbunden sind. Die n Stufen 22₁ bis 22_n sind eine jede mit drei Taktsignalleitungen von vier Phasentaktsignalleitungen CKL1 bis CKL4 verbunden. Jede der in 15 gezeigten Ausgangsleitung 24₁ bis 24_n der n Stufen 22₁ bis 22_n ist mit Reihenleitungen Reihe 1 bis Reihe n eines Feldes von Bildelementen (oder Pixeln) verbunden. Das erste bis vierte Taktsignal C1 bis C4 der 4 Phasen-Taktsignalleitungen CKL1 bis CKL4 weisen jedes eine Periode auf, die vier horizontalen Abtastintervallen entspricht, und eine Phase, die sequentiell um ein horizontales Abtastintervall verschoben wird. Die zweite bis n-te Stufe 22₂ bis 22_n empfangen eine jede 3 Taktsignale, deren Phasen bezüglich der in der jeweils vorhergehenden Stufe 22₁ bis 22_n-1 angelegten 3 Taktsignale um ein horizontales Abtastintervall verschoben sind. Wenn zum Beispiel die erste Stufe 22₁ , das erste, dritte und vierte Taktsignal C1, C3 und C4 empfängt, speist die zweite Stufe 22₂ das zweite, das vierte und das erste Taktsignal C2, C4 und C1 ein, wobei deren Phasen gegenüber dem ersten, dritten und vierten Taktsignal C1, C3 und C4 um ein horizontales Abtastintervall verschoben sind.
Ähnlich empfängt jede dritte bis n-ten Stufe 22₃ bis 22_n drei Taktsignale, deren Phase gegenüber den in der jeweils vorhergehenden Stufe 22₂ bis 22_n-1 angelegten drei Taktsignalen um ein horzontales Abtastintervall verschoben sind. Wenn an die erste Stufe 22₁ ein Startimpuls SP angelegt wird, schieben die erste bis n-te Stufe den Startimpuls SP weiter, so daß sequentiell die Ausgangsleitungen 24₁ bis 24_n der ersten bis n-ten Stufe 22₁ bis 22_n freigegeben werden. Die Ausgangssignale g₁ bis g_n-1 der ersten bis (n – 1)ten Stufe 22₁ bis 22_n-1 werden dann als Startimpuls SP an die jeweils nächste Stufe 22₂ bis 22_n angelegt. Zu diesem Zweck werden die mit den Ausgangsleitungen 24₁ bis 24_n der n Stufen 22₁ bis 22_n verbundenen n Reihenleitungen Reihe 1 bis Reihe n sequentiell angesteuert. Die n Stufen 22₁ bis 22_n werden auf die gleiche Weise angesteuert. Der Bequemlichkeit der Beschreibung halber wird exemplarisch für die n Stufen 22₁ bis 22_n anhand einer beliebigen, d. h. willkürlich ausgewählten Stufe 22_i im Detail erklärt, wie sie das erste, das dritte und das vierte Taktsignal C1, C3 und C4 empfängt.
16 veranschaulicht im Detail die Konfiguration einer beliebigen im in 15 gezeigten Schieberegister enthaltenen Stufe 22_i . Die beliebige Stufe 22_i aus 16 weist einen ersten und einen zweiten zwischen einer Ausgangsleitung 24_i einer vorhergehenden Stufe 22_i-1 und einem ersten Knoten P1 verbindend angeordneten Transistor T1 und T2 auf, einen dritten und einen vierten zwischen einer dritten Taktsignalleitung CKL3 und einem zweiten Knoten P2 verbindend angeordneten NMOS-Transistor T3 und T4, und einen fünften und einen sechsten zwischen dem ersten Knoten P1 und einer Erdspannungsleitung VSSL verbindend angeordneten NMOS-Transistor T5 und T6 und einen siebten und einen achten zwischen dem zweiten Knoten P2 und der Erdspannungsleitung VSSL verbindend angeordneten NMOS-Transistor T7 und T8. Die Gates des ersten und des zweiten NMOS-Transistors T1 und T2 sind im allgemeinen mit einer vierten Taktsignalleitung CKL4 verbunden. Die Gates des dritten und des vierten NMOS-Transistors T3 und T4 sind im allgemeinen mit der dritten Taktsignalleitung CKL3 verbunden. Die Gateelektroden des fünften und des sechsten NMOS-Transistors T5 und T6 sind im allgemeinen jeweils mit dem zweiten Knoten P2 verbunden. Der siebte und der achte NMOS-Transistor T7 und T8 weisen ein jeder eine Gateelektrode auf, die mit der Ausgangsleitung 24_i-1 der vorhergehenden Stufe 22_i-1 verbunden ist. Die beliebige Stufe 22_i weist weiter einen neunten zwischen einer ersten Taktsignalleitung CKL1, einem ersten Knoten P1 und einer Ausgangsleitung 24_i verbindend angeordneten NMOS-Transistor T9 auf und einen zehnten zwischen der Ausgangsleitung 24_i , dem zweiten Knoten P2 und der Erdspannungsleitung VSSL verbindend angeordneten NMOS-Transistor T10 auf.
Der Betriebsspannungsbereich der Stufe 22_i , wie sie in 16 gezeigt ist, ist durch die Verringerung der Leckströme breiter als der der in 6 gezeigten Stufe. Die Leckströme sind wegen der mit dem ersten und dem zweiten Knoten P1 und P2 in einer Multi-Gate-Anordnung verbundenen NMOS-Transistoren reduziert. Außerdem sind die Gateelektroden des ersten und des zweiten NMOS-Transistors T1 und T2 im allgemeinen mit der Ausgangsleitung 24_i-1 der vorhergehenden Stufe 22_i-1 verbunden, wodurch das Abfallen des auf den ersten Knoten P1 geladenen Potentials in dem Fall, daß das Ausgangssignal g_i-1 der vorhergehenden Stufe 22_i-1 zu niedrig wird, minimiert ist. Da die Gateelektroden des dritten und des vierten NMOS-Transistors T3 und T4 im allgemeinen mit der Drainelektrode des dritten NMOS-Transistors T3 verbunden sind, eliminiert dieser eine Spannung VDD mit hohem Pegel aus der beliebigen Stufe 22_i-1 aus 6. Eine solche Stufe 22_i-1 , wie sie in 16 gezeigt ist, wird nun unter Bezugnahme auf den Kurvenform-Graphen aus 17 beschrieben.
Zuerst wird während des Zeitintervalls t1 von der vorhergehenden Stufe 22_i-1 das Ausgangssignal g_i-1 mit einem logisch hohen Pegel als Startimpuls an die Drainelektrode des ersten NMOS-Transistors T1 angelegt und das vierte Taktsignal C4 der vierten Taktsignalleitung CKL4 an die Gateelektroden des ersten und des zweiten NMOS-Transistors T1 und T2 angelegt. Sowohl das erste Taktsignal C1 der ersten Taktsignalleitung CKL1 als auch das dritte Taktsignal T3 auf der dritten Taktsignalleitung CKL3 weisen einen logisch niedrigen Pegel auf. In diesem Fall werden dadurch, daß das vierte Taktsignal C4 einen logisch hohen Pegel aufweist, der erste und der zweite NMOS-Transistor T1 und T2 durchgeschaltet, und der siebte und der achte NMOS-Transistor T7 und T8, die vom Ausgangssignal g_i-1 der vorhergehenden Stufe 22_i-1 werden auch durchgeschaltet. Zu diesem Zweck lädt der erste Knoten eine von der Ausgangsleitung 24_i-1 der vorhergehenden Stufe 22_i-1 Spannung durch den ersten und den zweiten NMOS-Transistor T1 und T2 hindurch, so daß diese logisch hohe Pegel aufweisen, wodurch der neunte NMOS-Transistor durchgeschaltet wird. Gleichzeitig nimmt das Ausgangssignal Vout auf der Ausgangsleitung 24_i einen logisch niedrigen Pegel an, da das an die Drainelektrode des neunten NMOS-Transistor T9 angelegte erste Taktsignal C1 logisch niedrigen Pegel aufweist. Als nächstes werden während des Zeitintervalls t2 das Ausgangssignal g_i-1 aus der vorhergehenden Stufe 22_i-1 das vierte Taktsignal C4 zu einem logisch niedrigen Pegel invertiert, während der Pegel des ersten Taktsignals C1 logisch hoch wird. Das erste Taktsignal C1 mit logisch hohem Pegel wird durch den neunten NMOS-Transistor T9 hindurch, welcher durch den logisch hohen Pegel am ersten Knoten P1 durchgeschaltet wird, an die Ausgangsleitung 24_i angelegt, wodurch an der Ausgangsleitung 24_i ein logisch hoher Pegel erzeugt wird. Das Spannungssignal VP1 am ersten Knoten P1 wird dann durch den koppelnden Effekt der parasitären Kapazität zwischen der Gateelektrode und der Sourceelektrode des neunten NMOS-Transistors T9 auf den logisch hohen Pegel urgeladen (gebootstrapt). Falls der Pegel des ersten Taktsignals C1 sich während des Zeitintervalls t3 nach logisch niedrig ändert, weist das Ausgangsspannungssignal Vout an der Ausgangsleitung 24_i den logisch niedrigen Pegel auf, da der neunte NMOS-Transistor T9 durchgeschaltet wird. Dann fällt das Spannungssignal wegen des Sperrens des ersten und des zweiten NMOS-Transistors T1 und T2 auf einen mittleren Pegel ab. Schließlich wird während des Zeitintervalls t4 das dritte Taktsignal C3 mit logisch hohem Pegel an die Drainelektrode des dritten NMOS-Transistors T3 und an die Gateelektroden des dritten und des vierten NMOS-Transistors T2 und T4 angelegt. Dann wird der zweite Knoten P2 durch das dritte Taktsignal C3 mit logisch hohem Pegel von der dritten Taktsignalleitung CKL3 durch den dritten und den vierten NMOS-Transistor T3 und T4 hindurch aufgeladen, so daß ein Spannungssignal VP2 mit logisch hohem Pegel erzeugt wird. Der zehnte NMOS-Transistor T10 wird durch das Spannungssignal VP2 mit logisch hohem Pegel von dem zweiten Knoten P2 durchgeschaltet, so daß das Ausgangsspannungssignal Vout an der Ausgangsleitung 24₁ einen logisch niedrigen Pegel beibehält. Der fünfte und der sechste NMOS-Transistor T5 und T6 werden durch das an den zweiten Knoten P2 geladene Spannungssignal VP2 auch durchgeschaltet, wodurch es erlaubt wird, daß das Spannungssignal VP1 am ersten Knoten P1 durch den fünften und den sechsten NMOS-Transistor T5 und T6 und die Erdspannungsleitung VSSL hindurch in die Erdspannungsquelle VSS entladen wird.
Wie oben beschrieben worden ist, schiebt jede Stufe des Schieberegisterschaltkreises gemäß einer Ausführungsform der Erfindung den Startimpuls während jeder horizontalen Abtastperiode zu ihrer Ausgangsleitung 24_i . Zu diesem Zweck werden die n Ausgangsleitungen 24₁ bis 24_i des Schieberegisterschaltkreises sequentiell freigegeben, und darüber hinaus werden die n in dem Feld von Bildelementen vorgesehenen Reihenleitungen Reihe 1 bis Reihe n sequentiell angesteuert.
18 veranschaulicht im Detail eine Schaltkreiskonfiguration einer weiteren Ausführungsform der in 15 gezeigten beliebigen Stufe 22_i . Die beliebige Stufe 22_i aus 18 weist eine ähnliche Schaltkreiskonfiguration auf wie die in 16 gezeigte beliebige Stufe 22_i . Ein Unterschied ist, daß die Gateelektrode des zweiten NMOS-Transistors T2 mit der vierten Taktsignalleitung CKL4 verbunden ist, und daß Drain- und Gateelektrode des ersten NMOS-Transistors T1 im allgemeinen mit der Ausgangsleitung der vorhergehenden Stufe 22_i-1 sind.
19 verdeutlicht das Ergebnis einer Simulation für einen Schieberegisterschaltkreis gemäß der Erfindung, welcher NMOS-Transistoren mit einem niedrigen absoluten Schwellwert Vth aufweist. In 19 stellen VP1 und VP2 die Verläufe von Spannungssignalen am ersten und am zweiten Knoten P1 und P2 dar, und Vout stellt das Ausgangssignal an der Ausgangsleitung 24_i der vorliegenden Stufe, d. h. der beliebigen Stufe dar. 19 stellt dar, daß die Spannungssignale VP1 und VP2 am ersten und am zweiten Knoten P1 und P2 stabil sind. Dies resultiert darauf, daß die aus dem ersten und dem zweiten Knoten P1 und P2 leckenden Ströme mittels der NMOS-Transistoren, welche mit dem ersten und dem zweiten Knoten P1 und P2 in einer Multi-Gate-Anordnung verbunden sind, reduziert sind. Zu diesem Zweck wird das in die Ausgangsleitung 24_i geladene Ausgangsspannungssignal Vout stabil, und der Schieberegisterschaltkreis kann stabil angesteuert werden.
20 zeigt einen Graphen, der die Beweglichkeit von Majoritätsladungsträgern in Abhängigkeit von der Schwellspannung des Transistors im Schaltkreis eines Schieberegisters nach dem Stand der Technik und des Transistors im Schaltkreis des Schieberegisters gemäß dem Schaltkreis nach der Erfindung. In 20 stellt ein erster Spannungsbereich 30 den Betriebsspannungsbereich des Schaltkreises eines Schieberegisters nach dem Stand der Technik dar und stellt ein zweiter Spannungsbereich 32 den Betriebsspannungsbereich des Schieberegisterschaltkreises gemäß der Erfindung dar. Der erste Spannungsbereich 30 deckt den Bereich ab, der sich von einem Spannungspegel von ungefähr 2 V bis zu einem Spannungspegel von ungefähr 7 V erstreckt, während der zweite Spannungsbereich 32 den Bereich abdeckt, der sich von einem Spannungspegel von ungefähr 0 V bis zu einem Spannungspegel von ungefähr 6,5 V erstreckt. Folglich ist der Betriebsspannungsbereich des Schieberegisterschaltkreises gemäß der Erfindung um den Bereich, der dem Spannungspegel von 1,5 V entspricht, breiter als der Betriebsspannungsbereich des Schieberegisterschaltkreises nach dem Stand der Technik.
Wie oben beschrieben worden ist, werden bei dem Schieberegister gemäß der Erfindung die Stufen durch die Verwendung von vier Taktsignalen sequentiell angesteuert und ist bei dem Schieberegister gemäß der Erfindung jede Stufe unabhängig von der Größe des Transistors konfigurierbar. Dementsprechend sind bei dem Schieberegister gemäß der Erfindung durch eine Variation der Bauteilabweichung und der Schwellspannung verursachte Änderungen der Schaltkreiskennlinie minimiert. Folgich fließt Strom nur während des Zeitintervalls, während dessen ein Signal übergeht, so daß der Leistungsverbrauch reduziert ist und auch durch Überlastströme verursachte Verzerrungen der Bauteilkennlinie unterdrückt sind. Darüberhinaus ist bei dem Schieberegister gemäß der Erfindung zwischen dem Ausgangsknoten und dem Initialisierungsknoten (Bootstrap-Knoten) ein getrennter Kondensator vorgesehen und ist zwischen der Gleichstromquelle und dem Initialisierungsknoten (Bootstrap-Knoten) ein Kondensator vorgesehen, so daß eine Variation der Spannung am Bootstrap-Knoten unterdrückbar ist. Folglich läßt sich das Schieberegister gemäß der Erfindung stabil betreiben.
Bei dem Schieberegister gemäß der Erfindung sind die NMOS-Transistoren in einer Multi-Gate-Anordnung mit dem ersten und dem zweiten Knoten P1 und P2 verbunden, so daß aus dem ersten und dem zweiten Knoten P1 und P2 leckende Leckströme reduziert sind. Zu diesem Zweck wird das Schieberegister stabil angesteuert, und darüber hinaus ist der Betriebsspannungsbereich größer. Auch sind bei dem Schieberegister gemäß der Erfindung die Gateelektroden des ersten und des zweiten NMOS-Transistors T1 und T2 jeweils mit unterschiedlichen Taktsignalleitungen verbunden, wodurch das Abfallen des auf den ersten Knoten P1 geladenen Potentials minimiert ist, obwohl das Ausgangssignal der vorhergehenden Stufe abfällt. Weiter kann bei dem erfindungsgemäßen Schieberegister die Versorgungsleitung für die Spannung mit hohem Pegel weggelassen werden.

Claims

Schieberegister mit einer Vielzahl von Stufen, welche mit einer Hochpegel-Spannungsquelle, einer Niedrigpegel-Spannungsquelle und einem Taktsignalgenerator zum Erzeugen eines phasenverschobenen Taktsignals verbunden sind, wobei die Stufen mit entsprechenden Reihenleitungen verbunden sind und in Bezug auf ein Abtastsignal zum Laden und Entladen der Reihenleitungen kaskadisch verbunden sind, wobei jede der Stufen aufweist: eine Ausgangsschaltkreiseinrichtung mit einem Einschalttransistor (T5) und einem Ausschalttransistor (T6), wobei der Einschalttransistor (T5) aufweist: eine erste Eingangselektrode, die auf ein erstes Taktsignal (CLK1) reagiert, dessen Phase im Vergleich zum Abtastsignal verzögert ist, eine mit der Reihenleitung verbundene erste Ausgangselektrode, und eine erste Steuerelektrode; wobei der Ausschalttransistor (T6) aufweist: eine mit der Niedrigpegel-Spannungsquelle verbundene zweite Eingangselektrode, eine mit der Reihenleitung verbundene zweite Ausgangselektrode, und eine zweite Steuerelektrode; eine Eingangsschaltkreiseinrichtung, welche auf das Abtastsignal unter Erzeugen eines an die erste Steuerelektrode anzulegenden ersten Steuersignals anspricht, und welche auf ein zweites Taktsignal (CLK3), dessen Phase im Vergleich zum ersten Taktsignal (CLK1) verzögert ist, unter Erzeugen eines an die zweite Steuerelektrode anzulegenden zweiten Steuersignals anspricht, wobei die Eingangsschaltkreiseinrichtung aufweist: einen ersten Transistor (T1) mit einer dritten Eingangselektrode, welche auf das Abtastsignal reagiert, einer mit der ersten Steuerelektrode verbundenen dritten Ausgangselektrode und einer mit der dritten Eingangselektrode verbundenen dritten Steuerelektrode, und einen zweiten Transistor (T2) mit einer mit der Niedrigpegel-Spannungsquelle verbundenen vierten Eingangselektrode, einer mit der ersten Steuerelektrode verbundenen vierten Ausgangselektrode und einer mit der zweiten Steuerelektrode verbundenen vierten Steuerelektrode; und eine Einrichtung zum Erhöhen einer Spannung des ersten Steuersignals, wobei die Einrichtung zwischen der ersten Steuerelektrode und der Reihenleitung angeschlossen ist.
Schieberegister nach Anspruch 1, wobei der Eingangsschaltkreis weiter aufweist: einen dritten Transistor (T3) mit einer mit der Hochpegel-Spannungsquelle verbundenen fünften Eingangselektrode, einer mit der zweiten Steuerelektrode verbundenen fünften Ausgangselektrode und einer fünften Steuerelektrode, welche auf das zweite Taktsignal (CLK3) reagiert.
Schieberegister nach Anspruch 2, wobei der Eingangsschaltkreis weiter aufweist: einen vierten Transistor (T4) mit einer mit der Niedrigpegel-Spannungsquelle verbundenen sechsten Eingangselektrode, einer mit der zweiten Steuerelektrode verbundenen sechsten Ausgangselektrode und einer sechsten Steuerelektrode, welche auf das Abtastsignal reagiert.
Schieberegister nach einem der Ansprüche 1 bis 3, wobei die Einrichtung zum Erhöhen der Spannung einen mit der Reihenleitung und der ersten Steuerelektrode verbundenen ersten Kondensator (CAP1) aufweist.
Schieberegister nach einem der Ansprüche 1 bis 4, welches weiter aufweist: einen zwischen der ersten Steuerelektrode und der Niedrigpegel-Spannungsquelle angeschlossenen zweiten Kondensator (CL1); und einen zwischen der zweiten Steuerelektrode und der Niedrigpegel-Spannungsquelle angeschlossenen dritten Kondensator (CL2).
Schieberegister nach einem der Ansprüche 1 bis 5, ferner aufweisend: eine erste Entladeeinrichtung zum Entladen des zweiten Steuersignals in Antwort auf das erste Steuersignal.
Schieberegister nach Anspruch 6, wobei die Einrichtung das zweite Steuersignal in einem Zeitintervall entlädt, wenn das erste Steuersignal freigegeben ist.
Schieberegister nach Anspruch 6 oder 7, ferner aufweisend: eine an die Reihenleitung gekoppelte zweite Entladeeinrichtung.
Schieberegister nach Anspruch 8, wobei die zweite Entladeeinrichtung zum Beschleunigen einen fünften Transistor (T7) mit einer mit der Niedrigpegel-Spannungsquelle verbundenen siebten Eingangselektrode, einer mit der Reihenleitung verbundenen siebten Ausgangselektrode und einer siebten Steuerelektrode, die auf ein Signal von der Ausgangsleitung der nächsten Stufe reagiert, aufweist.
Schieberegister nach einem der Ansprüche 1 bis 9, wobei die Reihenleitungen Gateleitungen einer Flüssigkristallanzeige sind und die Mittel zum Erhöhen einer Spannung des ersten Steuersignals einen Spannungsregler aufweisen, der zwischen die erste Steuerelektrode und die jeweilige Gateleitung zum Erhöhen einer Spannung des ersten Steuersignals gekoppelt ist.
Schieberegisterschaltkreis mit einer Vielzahl von kaskadisch angeordneten Stufen, welche mit einer Eingangsleitung für einen Startimpuls verbunden sind und welche sequentiell eine Vielzahl von Reihenleitungen ansteuern, wobei jede der Stufen ein Eingangsterminal, ein Ausgangsterminal, eine Niedrigpegel-Spannungsleitung und Leitungen für je ein erstes bis drittes Taktsignal aufweist, wobei das Eingangsterminal ein Ausgangssignal einer vorhergehenden Stufe empfängt, wobei das Ausgangsterminal mit einer Reihenleitung verbunden ist, wobei jede der Stufen aufweist: einen Einschalttransistor (T9) mit einem Strompfad, der zwischen der ersten Taktsignalleitung (C1) und dem Ausgangsterminal und einer Steuerelektrode angeschlossen ist; einen Ausschalttransistor (T10) mit einem Strompfad, der zwischen der Niedrigpegel-Spannungsleitung und dem Ausgangsterminal und einer Steuerelektrode angeschlossen ist; einen ersten und einen zweiten Transistor (T1, T2) mit Strompfaden, die zwischen dem Eingangsterminal und der Steuerelektrode des Einschalttransistors (T9) verlaufen und deren Steuerelektroden gemeinsam an die zweite Taktsignalleitung (C4) angeschlossen sind, wobei der erste und der zweite Transistor das Laden einer Spannung auf die Steuerelektrode des Einschalttransistors (T9) erlauben; und einen dritten und einen vierten Transistor (T3, T4) mit Strompfaden, die zwischen der dritten Taktsignalleitung (C3) und der Steuerelektrode des Ausschalttransistors (T10) verlaufen und deren Steuerelektroden gemeinsam an die dritte Taktsignalleitung (C3) angeschlossen sind, wobei der dritte und der vierte Transistor (T3, T4) das Laden einer Spannung auf die Steuerelektrode des Ausschalttransistors (T10) erlauben.
Schieberegister nach Anspruch 11, wobei jede der Stufen weiter aufweist: einen fünften und einen sechsten Transistor (T5, T6), welche jeweils Strompfade aufweisen, die zwischen der Steuerelektrode des Einschalttransistors (T9) und der Niedrigpegel-Spannungsleitung verlaufen und deren Steuerelektroden gemeinsam an die Steuerelektrode des Ausschalttransistors (T10) angeschlossen sind; wobei der fünfte und der sechste Transistor (T5, T6) das Entladen einer auf die Steuerelektrode des Einschalttransistors (T9) geladenen Spannung erlauben; und einen siebten und einen achten Transistor (T7, T8), welche jeweils Strompfade aufweisen, die zwischen der Steuerelektrode des Ausschalttransistors (T10) und dem Eingangsterminal verlaufen und deren Steuerelektroden gemeinsam an das Eingangsterminal angeschlossen sind, wobei der siebte und der achte Transistor (T7, T8) das Entladen einer auf die Steuerelektrode des Einschalttransistors (T9) geladenen Spannung erlauben.
Schieberegister nach Anspruch 12, wobei der Startimpuls am Eingangsterminal und ein zweites Taktsignal an der zweiten Taktleitung simultan freigegeben werden und ein erstes Taktsignal auf der ersten Taktleitung (C1) in dem Zustand freigegeben wird, in dem die Steuerelektrode des Einschalttransistors (T9) auf einen logisch hohen Pegel aufgeladen ist, wobei die Ladung auf den Startimpuls am Eingangsterminal und auf das zweite Taktsignal reagiert.