KR100487439B1 - 평판표시장치의 양방향 구동 회로 및 구동 방법 - Google Patents

평판표시장치의 양방향 구동 회로 및 구동 방법 Download PDF

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Abstract

본 발명은 쉬프트 레지스터 및 레벨 쉬프터를 내장하여 별도의 입력 패드 및 신호인가 없이 양방향 구동이 가능한 평판표시장치의 양 방향 구동 회로 및 구동 방법에 관한 것으로, 게이트 또는 데이터 스타트 펄스(Vst)와, 서로 다른 위상을 갖는 4개의 제 1, 제 2, 제 3, 제 4 클럭신호와, 전원 전압(Vdd, Vss)에 의해 구동되는 복수개(4n)의 블록을 구비한 액정표시패널의 구동회로에 있어서, 각 블록은, 상기 4개의 클럭신호 중 하나의 클럭신호 및 제 2 노드(QB)에 따라 상기 스타트 펄스(Vst) 또는 그 전 블록의 출력신호를 제 1 노드(Q)로 출력하는 제 1 제어부와, 상기 스타트 펄스(Vst), 그 전 블록의 출력신호 또는 그 다음 블록의 출력신호, 및 상기 4개의 클럭신호 중 하나의 클럭신호에 따라 상기 제 2 노드(QB)를 제어하는 제 2 제어부와, 상기 4개의 클럭신호 중 하나의 클럭신호에 따라 상기 스타트 펄스(Vst) 또는 다음 블록의 출력신호를 상기 제 1 노드(Q)에 출력하는 제 3 제어부와, 상기 제 1 노드(Q) 및 상기 제 2 노드(QB)에 따라 상기 4개의 클럭신호 중 하나의 클럭신호를 쉬프트 펄스로 출력하는 버퍼부를 구비한 쉬프트 레지스터와, 상기 각 블록의 쉬프트 레지스터에서 출력되는 상기 쉬프트 펄스의 레벨을 쉬프팅하여 출력하는 레벨 쉬프터를 구비하여 구성된 것이다.

Description

평판표시장치의 양방향 구동 회로 및 구동 방법{Circuit and method for bi-directional driving plat display device}
본 발명은 액정표시장치(Liquid Crystal Display device, LCD)에 관한 것으로, 특히 쉬프트 레지스터 및 레벨 쉬프터를 내장하여 별도의 입력 패드 및 신호 인가 없이 양방향 구동이 가능한 평판표시장치의 양방향 구동 회로 및 구동 방법에 관한 것이다.
최근의 액정표시장치는 액정표시패널에 게이트 드라이브 IC 및 데이터 드라이브 IC 등 구동회로를 내장하고 있으며, 구동 방향이 고정되어 있으므로 시스템 업체마다 다른 패널을 요구하는 경우가 발생하게 된다.이와 같이 구동회로가 내장된 폴리 실리콘(poly-Si) 액정표시패널의 회로적 구성은 도 1과 같다.
도 1은 일반적인 폴리 실리콘 액정표시패널의 회로적 구성도이다.
액정표시패널에는 복수개의 게이트 라인(G1-Gm)과 데이터 라인(D1-Dn)이 서로 수직 교차하도록 배열된 픽셀 어레이와, 상기 각 게이트 라인에 스캔 신호를 공급하기 위한 복수개의 제 1 쉬프트 레지스터(11) 및 버퍼(12)와, 상기 각 데이터 라인을 k블럭으로 나누어 각 블록에 하나의 쉬프트 레지스터와 버퍼가 위치되어 데이터 라인을 구동하기 위한 복수개의 제 2 쉬프트 레지스터(13) 및 버퍼(14)와, 상기 제 2 쉬프트 레지스터(13) 및 버퍼(14)에서 출력된 구동신호를 각 데이터 라인에 전달하기 위한 복수개의 신호 라인(S1-Sn)(15)과, 상기 제 2 쉬프트 레지스터(13) 및 버퍼(14)에서 출력된 구동신호에 의해 각 블록별로 순차적으로 상기 신호 라인(S1-Sn)의 영상신호를 데이터 라인에 인가하는 복수개의 스위칭소자(16)들로 구성된다.
이와 같이, 상기 폴리 실리콘 박막트랜지스터 액정표시패널의 구동회로는 기존의 비정질 실리콘 회로와 달리 외부 회로와 패널 간의 접촉선 수를 줄이기 위해 게이트 라인이 선택되어 있는 동안 복수개의 데이터 라인들을 m블록으로 나누어 순차적으로 데이터 라인에 디스플레이 전압을 공급한다.
따라서, 이와 같이 쉬프트 레지스터에 의해 게이트 라인 및 데이터 라인이 순차적으로 구동되어 화상을 표시하는데 각 쉬프트 레지스터가 정해진 일 방향으로만 쉬프팅하므로 시스템 업체가 요구하는 구동 방향에 대한 자유도를 제공할 수 없다.
종래의 액정표시패널의 쉬프트 레지스터를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 2는 종래의 액정표시패널의 쉬프트 레지스터의 회로 구성도이다.
먼저 쉬프트 레지스터의 입력단에는 게이트 또는 데이터 시작 펄스(Vst)와, 서로 다른 위상을 갖는 4개의 제 1, 제 2, 제 3, 제 4 클럭신호(CLK1, CLK2, CLK3, CLK4)와, 전원전압(Vdd, Vss)가 입력된다. 그리고 쉬프트 레지스터의 회로적 구성은 복수개(8개)의 블럭으로 구성되고 각 블럭의 구성은 거의 유사하나 클럭신호가 인가되는 부분에서 차이가 있다.
먼저, 첫 번째 블럭의 구성은 소오스와 게이트에 상기 시작 펄스(Vst)가 인가되는 제 1 p-MOS(TFT1)와, 상기 제 1 p-MOS(TFT1)의 드레인에 소오스가 연결되고 상기 제 4 클럭신호(CLK4)가 게이트에 인가되는 제 2 p-MOS(TFT2)와, 상기 제 2 p-MOS(TFT2)의 드레인에 소오스가 연결되고 드레인은 상기 Vss단에 연결되는 제 3 p-MOS(TFT3)와, 소오스는 상기 Vdd단에 연결되고 게이트는 상기 제 3 클럭신호(CLK3)에 연결되고 드레인은 상기 제 3 p-MOS(TFT3)의 게이트에 연결되는 제 4 p-MOS(TFT4)와, 소오스가 상기 제 4 p-MOS(TFT4)의 드레인에 연결되고 게이트가 상기 시작 펄스(Vst)에 연결되며 드레인이 Vss단에 연결되는 제 5 p-MOS(TFT5)와, 소오스가 상기 제 1 클럭신호(CLK1)에 연결되고 게이트가 상기 제 2 p-MOS(TFT2)의 드레인에 연결되며 드레인은 출력단(Output)에 연결되는 제 6 p-MOS(TFT6)와, 소오스가 상기 출력단에 연결되고 게이트가 상기 제 4 p-MOS(TFT4)의 드레인에 연결되며 드레인이 상기 Vss단에 연결되는 제 7 p-MOS(TFT7)를 구비하여 구성된다. 여기서, 상기 제 1 p-MOS(TFT1)의 드레인과 제 2 p-MOS(TFT2)의 소오스의 접점은 제 1 커패시터(C1)를 통해 Vss단에 연결되어 있고, 제 6 p-MOS(TFT6)의 게이트는 제 2 커패시터(C2)를 통해 Vss단에 연결되고, 제 6 p-MOS(TFT6)의 게이트와 드레인은 제 3 커패시터(C3)를 통해 연결되고, 제 7 p-MOS(TFT7)의 게이트는 제 4 커패시터(C4)를 통해 Vss단에 연결된다.
그리고 두 번째부터 8번째 블럭까지의 차이점은 제 6 p-MOS(TFT6)의 소오스, 제 4 p-MOS(TFT4)의 게이트, 제 2 p-MOS(TFT2)의 게이트에 각각 인가되는 클럭신호의 차이가 있고, 제 1 p-MOS(TFT1)의 소오스 및 게이트에는 이전 블록의 출력단이 연결된다.
즉, 첫 번째 블럭에서 8번째 블럭까지의 클럭신호 연결은 다음과 같다.
먼저, 상기 제 6 p-MOS(TFT6)의 소오스에 인가되는 클럭 신호는 첫 번째 및 다섯번째 블럭에서 제 1 클럭신호(CLK1), 두 번째 및 여섯번째 블럭에서 제 2 클럭신호(CLK2), 세 번째 및 일곱번째 블럭에서 제 3 클럭신호(CLK3), 네 번째 및 여덟 번째 블럭에서 제 4 클럭신호(CLK4)가 연결된다.상기 제 4 p-MOS(TFT4)의 게이트에 인가되는 클럭신호는 첫 번째 및 다섯번째 블럭에서 제 3 클럭신호(CLK3), 두 번째 및 여섯번째 블럭에서 제 4 클럭신호(CLK4), 세 번째 및 일곱번째 블럭에서 제 1 클럭신호(CLK1), 네 번째 및 여덟 번째 블럭에서 제 2 클럭신호(CLK2)가 연결된다.
상기 제 2 p-MOS(TFT2)의 게이트에 인가되는 클럭신호는 첫 번째 및 다섯번째 블럭에서 제 4 클럭신호(CLK4), 두 번째 및 여섯번째 블럭에서 제 1 클럭신호(CLK1), 세 번째 및 일곱번째 블럭에서 제 2 클럭신호(CLK2), 네 번째 및 여덟 번째 블럭에서 제 3 클럭신호(CLK3)가 연결된다.
이와 같이 구성된 종래의 액정표시패널의 쉬프트 레지스터의 동작은 다음과 같다.
도 3은 종래의 액정표시패널 쉬프트 레지스터의 입력 및 출력 파형도이다.
먼저, 첫 번째 블럭의 동작을 설명하면, 시작 펄스(Vst)가 스위치 온 상태의 로우 레벨 신호가 입력되면, 제 1 p-MOS(TFT1)가 턴온되고, 이 때 제 4 클럭신호(CLK4)가 스위치 온 상태의 로우 레벨 신호가 입력되므로 제 2 p-MOS(TFT2)도 턴온되므로 노드(Q)가 스위치 온 상태의 로우 레벨이 된다. 따라서, 제 6 p-MOS(TFT6)이 턴온되고 제 1 클럭신호(CLK1)가 출력단으로 전달되어 출력된다. 이 때, 노드(QB)는 스위치 오프 상태의 하이 레벨이므로 제 7 p-MOS(TFT7)은 턴 오프되므로 Vss 전압이 출력단으로 전달되지 못한다.같은 방법으로 두 번째 블럭에서는 상기 첫 번째 블럭의 출력이 로우 레벨이고 제 1 클럭신호가 로우 레벨이므로 제 6 p-MOS(TFT6)의 소오스에 인가되는 제 2 클럭신호(CLK2)가 출력된다.
이와 같은 방법으로 도 3에 도시한 바와 같이, 첫 번째 블록부터 여덟 번째 블록까지 차례로 출력이 발생한다.
그러나, 이와 같은 종래의 액정표시패널의 구동회로에 있어서는 다음과 같은 문제점이 있었다.
즉, 구동회로가 내장된 종래의 액정표시패널에 있어서는, 처음 설계된 일 방향으로만 화상을 스캔할 수 있으며, 반대 방향으로는 스캔이 불가능하다. 즉, 맨 마지막 블록에서 제일 먼저 출력이 발생하고 첫 번째 블록에서 맨 나중에 출력이 발생하지 못하므로 액정표시패널이 만들어지면 임의대로 패널 방향을 랜드스케이프(landscape)로 설정 또는 포트리트(portrait)로 설정할 수 없다. 따라서, 시스템 업체마다 다른 패널을 요구하게 된다.또한, 종래의 각 스테이지에서 출력되는 파형이 원하는 레벨에 도달하지 못하여 액정표시장치를 구동하지 못하였다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 별도의 입력 패드를 형성하지 않고 순 방향과 역 방향 스캔이 가능할 뿐만 아니라, 충분한 구동 파형을 얻을 수 있도록 구동회로에 쉬프트 레지스터(shift register)와 레벨 쉬프터(level shifter)를 내장한 평판표시장치의 양방향 구동회로 및 구동 방법을 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명의 평판표시장치의 양방향 구동회로는, 게이트 또는 데이터 스타트 펄스(Vst)와, 서로 다른 위상을 갖는 4개의 제 1, 제 2, 제 3, 제 4 클럭신호와, 전원 전압(Vdd, Vss)에 의해 구동되는 복수개(4n)의 블록을 구비한 액정표시패널의 구동회로에 있어서, 각 블록은, 상기 4개의 클럭신호 중 하나의 클럭신호 및 제 2노드(QB)에 따라 상기 스타트 펄스(Vst) 또는 그 전 블록의 출력신호를 제 1 노드(Q)로 출력하는 제 1 제어부와, 상기 스타트 펄스(Vst), 그 전 블록의 출력신호 또는 그 다음 블록의 출력신호, 및 상기 4개의 클럭신호 중 하나의 클럭신호에 따라 상기 제 2 노드(QB)를 제어하는 제 2 제어부와, 상기 4개의 클럭신호 중 하나의 클럭신호에 따라 상기 스타트 펄스(Vst) 또는 다음 블록의 출력신호를 상기 제 1 노드(Q)로 출력하고 상기 제 2 노드(QB)를 제어하는 제 3 제어부와, 상기 제 1 노드(Q) 및 상기 제 2 노드(QB)에 따라 상기 4개의 클럭신호 중 하나의 클럭신호를 쉬프트 펄스로 출력하는 버퍼부를 구비한 쉬프트 레지스터와, 상기 각 블록의 쉬프트 레지스터에서 출력되는 상기 쉬프트 펄스의 레벨을 쉬프팅하여 출력하는 레벨 쉬프터를 구비하여 구성됨에 그 특징이 있다.
여기서, 상기 제 1 제어부는, 스타트 펄스(Vst) 또는 그 전 블록의 출력신호를 입력받아 출력하여 제 2노드(QB)를 제어하는 제 1 스위칭 소자와, 상기 4개의 클럭신호 중 하나의 클럭신호에 따라 상기 제 1 스위칭소자의 출력을 상기 제 1 노드(Q)에 충전하는 제 2 스위칭소자와, 상기 제 2 노드(QB)의 전압에 따라 상기 제 1 노드(Q)를 전원단(Vss)에 연결시키는 제 3 스위칭소자를 구비하여 구성됨에 특징이 있다.
상기 제 2 제어부는, 상기 4개의 클럭신호 중 하나의 클럭신호에 따라 전원전압(Vdd)을 제 2 노드(QB)로 출력하는 제 4 스위칭소자와, 상기 스타트 펄스(Vst), 그 전 블록의 출력신호 또는 그 다음 블록의 출력신호에 따라 상기 제 2 노드(QB)를 전원단(Vss)에 연결시키는 제 5 스위칭소자와, 상기 제 4 스위칭소자와 동일한 클럭신호에 따라 제 1 스위칭소자와 제 16 스위칭소자의 출력을 전원단(Vss)에 연결하는 제 18 스위칭소자를 구비하여 구성됨에 특징이 있다.
상기 제 3 제어부는, 스타트 펄스(Vst) 또는 그 다음 블록의 출력신호를 입력받아 출력하는 제 16 스위칭소자와, 상기 4개의 클럭신호 중 하나의 클럭신호에 따라 상기 제 16 스위칭소자에서 출력된 신호를 상기 제 1 노드(Q)로 충전하는 제 17 스위칭소자를 구비하여 구성됨에 특징이 있다.상기 버퍼부는 상기 제 1 노드(Q)에 따라 4개의 클럭신호 중 하나의 클럭신호를 입력하여 쉬프트 레지스터의 출력단(Output1, Output2,...)으로 출력하는 제 6 스위칭소자와, 상기 제 2 노드(QB)에 따라 전원 전압(Vss)을 상기 쉬프트 레지스터의 출력단(Output1, Output2,..)으로 출력하는 제 7 스위칭소자와, 상기 제 6 스위칭소자의 게이트와 출력단 사이에 연결되어 상기 제 1 노드(Q) 전압을 커플링 현상에 의해 부스트래핑(boostrapping) 시키기 위한 커패시터(CB)와, 상기 제 2 노드(QB)와 전원단(Vss) 사이에 연결된 커패시터(CQB)를 구비하여 구성됨에 특징이 있다.
상기 레벨 쉬프터는 상기 쉬프트 레지스터의 제 1 노드(Q) 전압에 따라 부극성전압(Vneg)을 제 3 노드(QL)에 출력하는 제 4 제어부와, 상기 제 3 노드(QL)와 상기 제 3 제어부와 동일한 클럭신호에 따라 상기 쉬프트 레지스터의 출력 레벨을 쉬프팅하여 레벨 쉬프터의 출력단(OUT)으로 출력하는 출력부와, 상기 쉬프트 레지스터의 제 1 제어부와 동일한 클럭신호 또는 제 3 제어부와 동일한 클럭신호에 따라 상기 제 3 노드(QL)를 전원단(Vss)에 연결시키는 제 1 리셋부와, 상기 쉬프트 레지스터의 제 3 제어부와 동일한 클럭신호 또는 상기 쉬프트 레지스터의 제 2 노드(QB) 전압에 따라 상기 제 4 제어부의 출력과 상기 출력부를 등전위로 만드는 제 2 리셋부와, 상기 쉬프트 레지스터의 제 1 제어부와 동일한 클럭신호 또는 상기 제 2 노드(QB)의 전압에 따라 상기 레벨 쉬프터의 출력단(OUT)을 전원단(Vss)에 연결시키는 제 3 리셋부를 구비하여 구성됨에 특징이 있다.
상기 제 4 제어부는, 상기 부극성 전압(Vneg)을 순 방향으로 출력하는 제 8 스위칭소자와, 상기 제 1 노드(Q)의 전압에 따라 상기 제 8 스위칭소자에서 출력된 부극성 전압을 상기 제 3 노드(QL)에 출력하는 제 9 스위칭소자를 구비하여 구성됨에 특징이 있다.
상기 출력부는, 상기 제 3 노드(QL)에 따라 상기 부극성 전압(Vneg) 전압을 레벨 쉬프터의 출력단으로 출력하는 제 10 스위칭소자와, 상기 쉬프트 레지스터의 제 3 제어부와 동일한 클럭신호에 따라 상기 출력단에 전원 전압(Vss)을 출력하는 제 20 스위칭소자와, 상기 제 3 노드(QL)의 전압을 커플링 현상에 의해 부스트랩핑(boostrapping)을 이용하여 상기 제 10 스위칭소자를 턴온시키는 커패시터(CL1)를 구비하여 구성됨에 특징이 있다.
상기 제 1 리셋부는, 상기 쉬프트 레지스터의 제 1 제어부와 동일한 클럭신호에 의해 상기 제 3 노드(QL)를 전원단(Vss)에 연결시키는 제 15 스위칭소자와, 제 3 제어부와 동일한 클럭신호에 의해 상기 제 3 노드(QL)를 전원단(Vss)에 연결시키는 제 19 스위칭소자를 구비하여 구성됨에 특징이 있다.
상기 제 2 리셋부는, 상기 쉬프트 레지스터의 제 3 제어부와 동일한 클럭신호에 의해 상기 제 3 노드(QL)와 상기 출력단을 등전위로 만드는 제 11 스위칭소자와, 상기 쉬프트 레지스터의 제 2 노드(QB)의 전압에 따라 상기 제 3 노드(QL)와 상기 출력단을 등전위로 만드는 제 12 스위칭소자를 구비하여 구성됨에 특징이 있다.상기 제 3 리셋부는, 상기 쉬프트 레지스터의 제 1 제어부와 동일한 클럭신호에 따라 상기 레벨 쉬프터의 출력단을 전원단(Vss)에 연결시키는 제 13 스위칭소자와, 상기 쉬프트 레지스터의 제 2 노드(QB)의 전압에 따라 상기 레벨 쉬프터의 출력단을 전원단(Vss)에 연결시키는 제 14 스위칭소자를 구비하여 구성됨에 특징이 있다.
4n(n은 자연수)개의 블록으로 구성되고, 4n-3 번째(n은 자연수) 블록에서는 상기 제 1 제어부에 제 4 클럭신호가, 상기 제 2 제어부에 제 3 클럭신호가, 상기 제 3 제어부에 제 2 클럭신호가, 상기 버퍼부에 제 1 클럭신호가 각각 인가되고, 4n-2 번째(n은 자연수) 블록에서는 상기 제 1 제어부에 제 1 클럭신호가, 상기 제 2 제어부에 제 4 클럭신호가, 상기 제 3 제어부에 제 3 클럭신호가, 상기 버퍼부에 제 2 클럭신호가 각각 인가되며, 4n-1 번째(n은 자연수) 블록에서는 상기 제 1 제어부에 제 2 클럭신호가, 상기 제 2 제어부에 제 1 클럭신호가, 상기 제 3 제어부에 제 4 클럭신호가, 상기 버퍼부에 제 3 클럭신호가 각각 인가되고, 4n 번째(n은 자연수) 블록에서는 상기 제 1 제어부에 제 3 클럭신호가, 상기 제 2 제어부에 제 2 클럭신호가, 상기 제 3 제어부에 제 1 클럭신호가, 상기 버퍼부에 제 4 클럭신호가 각각 인가됨에 특징이 있다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 평판표시장치의 양방향 구동회로의 구동방법은, 게이트 또는 데이터 시작 펄스(Vst)와, 서로 다른 위상을 갖는 4개의 제 1, 제 2, 제 3, 제 4 클럭신호와, 전원 전압(Vdd, Vss)에 의해 구동되는 복수개(4n)의 블록을 구비하고, 각 블록은, 상기 4개의 클럭신호 중 하나의 클럭신호 및 제 2노드(QB)에 따라 상기 스타트 펄스(Vst) 또는 그 전 블록의 출력신호를 제 1 노드(Q)로 출력하는 제 1 제어부와, 상기 스타트 펄스(Vst), 그 전 블록의 출력신호 또는 그 다음 블록의 출력신호, 및 상기 4개의 클럭신호 중 하나의 클럭신호에 따라 상기 제 2 노드(QB)를 제어하는 제 2 제어부와, 상기 4개의 클럭신호 중 하나의 클럭신호에 따라 상기 스타트 펄스(Vst) 또는 다음 블록의 출력신호를 상기 제 1 노드(Q)로 출력하고 제 2 노드(QB)를 제어하는 제 3 제어부와, 상기 제 1 노드(Q) 및 상기 제 2 노드(QB)에 따라 상기 4개의 클럭신호 중 하나의 클럭신호를 쉬프트 펄스로 출력하는 버퍼부를 구비한 쉬프트 레지스터와, 상기 각 블록의 쉬프트 레지스터에서 출력되는 상기 쉬프트 펄스의 레벨을 쉬프팅하여 출력하는 레벨 쉬프터를 구비하고, 4n-3 번째(n은 자연수) 블록에서는 상기 제 1 제어부에 제 4 클럭신호가, 상기 제 2 제어부에 제 3 클럭신호가, 상기 제 3 제어부에 제 2 클럭신호가, 상기 버퍼부에 제 1 클럭신호가 각각 인가되고, 4n-2 번째(n은 자연수) 블록에서는 상기 제 1 제어부에 제 1 클럭신호가, 상기 제 2 제어부에 제 4 클럭신호가, 상기 제 3 제어부에 제 3 클럭신호가, 상기 버퍼부에 제 2 클럭신호가 각각 인가되며, 4n-1 번째(n은 자연수) 블록에서는 상기 제 1 제어부에 제 2 클럭신호가, 상기 제 2 제어부에 제 1 클럭신호가, 상기 제 3 제어부에 제 4 클럭신호가, 상기 버퍼부에 제 3 클럭신호가 각각 인가되고, 4n 번째(n은 자연수) 블록에서는 상기 제 1 제어부에 제 3 클럭신호가, 상기 제 2 제어부에 제 2 클럭신호가, 상기 제 3 제어부에 제 1 클럭신호가, 상기 버퍼부에 제 4 클럭신호가 각각 인가되도록 구성된 액정표시장치의 양 방향 구동회로의 구동 방법에 있어서,
상기 클럭신호는 제 1 클럭 신호, 제 2 클럭 신호, 제 3 클럭 신호, 제 4 클럭 신호의 순서로 반복 입력되도록 하고 상기 스타트 펄스(Vst)가 입력될 때 상기 제 4 클럭 신호(CLK4)가 동시에 입력되도록 하여 순 방향으로 구동함에 그 특징이 있다. 또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치의 양 방향 구동회로의 구동방법은, 게이트 또는 데이터 스타트 펄스(Vst)와, 서로 다른 위상을 갖는 4개의 제 1, 제 2, 제 3, 제 4 클럭신호와, 전원 전압(Vdd, Vss)에 의해 구동되는 복수개(4n)의 블록을 구비하고, 각 블록은, 상기 4개의 클럭신호 중 하나의 클럭신호 및 제 2노드(QB)에 따라 상기 스타트 펄스(Vst) 또는 그 전 블록의 출력신호를 제 1 노드(Q)에 충전하는 제 1 제어부와, 상기 스타트 펄스(Vst), 그 전 블록의 출력신호 또는 그 다음 블록의 출력신호, 및 상기 4개의 클럭신호 중 하나의 클럭신호에 따라 상기 제 2 노드(QB)를 제어하는 제 2 제어부와, 상기 4개의 클럭신호 중 하나의 클럭신호에 따라 상기 스타트 펄스(Vst) 또는 다음 블록의 출력신호를 상기 제 1 노드(Q)로 출력하거나 제 2 노드(QB)를 제어하는 제 3 제어부와, 상기 제 1 노드(Q) 및 상기 제 2 노드(QB)에 따라 상기 4개의 클럭신호 중 하나의 클럭신호를 쉬프트 펄스로 출력하는 버퍼부를 구비한 쉬프트 레지스터와, 상기 각 블록의 쉬프트 레지스터에서 출력되는 상기 쉬프트 펄스의 레벨을 쉬프팅하여 출력하는 레벨 쉬프터를 구비하고, 4n-3 번째(n은 자연수) 블록에서는 상기 제 1 제어부에 제 4 클럭신호가, 상기 제 2 제어부에 제 3 클럭신호가, 상기 제 3 제어부에 제 2 클럭신호가, 상기 버퍼부에 제 1 클럭신호가 각각 인가되고, 4n-2 번째(n은 자연수) 블록에서는 상기 제 1 제어부에 제 1 클럭신호가, 상기 제 2 제어부에 제 4 클럭신호가, 상기 제 3 제어부에 제 3 클럭신호가, 상기 버퍼부에 제 2 클럭신호가 각각 인가되며, 4n-1 번째(n은 자연수) 블록에서는 상기 제 1 제어부에 제 2 클럭신호가, 상기 제 2 제어부에 제 1 클럭신호가, 상기 제 3 제어부에 제 4 클럭신호가, 상기 버퍼부에 제 3 클럭신호가 각각 인가되고, 4n 번째(n은 자연수) 블록에서는 상기 제 1 제어부에 제 3 클럭신호가, 상기 제 2 제어부에 제 2 클럭신호가, 상기 제 3 제어부에 제 1 클럭신호가, 상기 버퍼부에 제 4 클럭신호가 각각 인가되도록 구성된 평판표시장치의 양방향 구동회로의 구동 방법에 있어서,
상기 클럭신호는 제 4 클럭 신호, 제 3 클럭 신호, 제 2 클럭 신호, 제 1 클럭 신호의 순서로 반복 입력되도록 하고 스타트 펄스(Vst)가 입력될 때 제 1 클럭 신호(CLK1)가 동시에 입력되도록 하여 역 방향으로 구동함에 그 특징이 있다.
상기와 같은 특징을 갖는 본 발명에 따른 평판표시장치의 양방향 구동회로 및 구동방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 4는 본 발명 제 1 실시예에 따른 쉬프트 레지스터 및 레벨 쉬프터가 내장된 액정표시패널의 양 방향 구동회로의 회로적 구성도이다.
먼저, 쉬프트 레지스터의 입력단에는, 종래와 같이, 게이트 또는 데이터 스타트 펄스(Vst)와, 서로 다른 위상을 갖는 4개의 제 1, 제 2, 제 3, 제 4 클럭신호(CLK1, CLK2, CLK3, CLK4)와, 전원 전압(Vdd) 및 전원 전압(Vss)이 입력된다.
그리고 쉬프트 레지스터의 회로적 구성은 4n개(n은 자연수, 도면에는 8개를 도시하였음)의 블록으로 구성되고 각 블록의 구성은 거의 유사하나 클럭 신호가 인가되는 부분에서 차이가 있다.
각 블록의 구성을 설명하면 다음과 같다.
각 블록은 쉬프트 레지스터(S/R)와 레벨 쉬프터(L/S)로 구성된다. 상기 쉬프트 레지스터(S/R)는 제 1 내지 제 3 p-MOS(T1, T2, T3a, T3b)로 구성되어 4개의 클럭신호 중 하나의 클럭신호 및 제 2 노드(QB)의 전압에 따라 상기 스타트 펄스(Vst) 또는 그 전 블록의 출력신호를 제 1 노드(Q)에 출력하는 제 1 제어부(21)와, 제 4 내지 제 5 p-MOS(T4a, T4b, T5a, T5b) 및 제 18 p-MOS(T18)로 구성되어 상기 스타트 펄스(Vst), 그 전 블록의 출력신호 또는 그 다음 블록의 출력신호, 및 상기 제 3 클럭신호(CLK3)에 따라 상기 제 2 노드(QB) 노드를 제어하는 제 2 제어부(22)와, 제 16 내지 제 17 p-MOS(T16, T17)로 구성되어 상기 4개의 클럭신호 중 하나의 클럭신호에 따라 상기 스타트 펄스(Vst) 또는 다음 블록의 출력신호를 상기 제 1 노드(Q)에 출력하거나 제 2 노드(QB)를 제어하는 제 3 제어부(23)와, 제 6 내지 제 7 p-MOS(T6, T7) 및 커패시터(CB, CQB) 등으로 구성되어 상기 제 1 노드(Q) 및 상기 제 2 노드(QB)에 따라 상기 4개의 클럭신호 중 하나의 클럭신호를 쉬프팅 펄스로 출력하는 버퍼부(24)를 구비하여 구성된다.
여기서, 상기 제 1 제어부(21)는, 스타트 펄스(Vst) 또는 그 전 블록의 출력신호를 입력받아 출력하는 제 1 p-MOS(T1)와, 상기 4개의 클럭신호 중 하나의 클럭신호에 따라 상기 제 1 p-MOS(T1)의 출력을 제어신호로 하여 상기 제 1 노드(QB)에 충전하는 제 2 p-MOS(T2)와, 상기 제 2 노드(QB)의 전압에 따라 상기 제 2 p-MOS(T2)의 출력단을 전원단(Vss)에 연결시키는 2개의 제 3 p-MOS(T3a, T3b)를 구비하여 구성된다. 상기 2개의 제 3 p-MOS(T3a, T3b)는 듀얼 게이트 구성을 가짐에 따라 그들을 통한 누설 전류를 방지하게 된다.
상기 제 2 제어부(22)는, 각각 게이트에 4개의 클럭신호 중 하나의 클럭신호가 인가되고 서로 직렬 연결되어 전원전압(VDD)을 상기 제 2 노드(QB)로 출력하는 2개의 제 4 p-MOS(T4a, T4b)와, 상기 스타트 펄스(Vst). 그 전 블록의 출력신호 또는 그 다음 블록의 출력신호에 따라 상기 제 2 노드(QB)를 전원단(Vss)에 연결시키는 2개의 제 5 p-MOS(T5a, T5b)와, 상기 제 4 p-MOS(T4a, T4b)와 동일한 클럭신호에 따라 상기 제 1 p-MOS(T1)와 제 6 p-MOS(T6)의 출력을 전원단(Vss)에 연결시키는 제 18 p-MOS(T18)를 구비하여 구성된다. 상기 2개의 제 4 p-MOS(T4a, T4b) 및 상기 2개의 제 5 p-MOS(T5a, T5b)는 듀얼 게이트 구성을 가짐에 따라 그들을 통한 누설 전류를 방지하게 된다. 상기 제 3 제어부(23)는, 스타트 펄스(Vst) 또는 그 다음 블록의 출력신호를 입력받아 출력하는 제 16 p-MOS(T16)와, 상기 4개의 클럭신호 중 하나의 클럭신호에 따라 상기 제 16 p-MOS(T16)에서 출력된 신호를 상기 제 1 노드(Q)에 충전하는 제 17 p-MOS(T17)를 구비하여 구성된다.
상기 버퍼부(24)는 상기 제 1 노드(Q)의 전압에 따라 4개의 클럭신호 중 하나의 클럭신호)를 입력하여 출력단으로 출력하는 제 6 p-MOS(T6)와, 상기 제 2 노드(QB)에 따라 전원 전압(Vss)을 상기 쉬프트 레지스터의 출력단(Output1, Output2, ...)으로 출력하는 제 7 p-MOS(T7)와, 상기 제 6 p-MOS(T6)의 게이트와 출력단 사이에 연결되어 상기 제 1 노드(Q)의 전압을 커플링 현상에 의해 부스트랩핑(boostrapping)시키기 위한 커패시터(CB)와, 상기 제 2 노드(QB)와 전원단(Vss) 사이에 연결되어 상기 제 5 p-MOS(T5)의 누설에 의한 제 2 노드(QB)의 전압 왜곡을 방지하기 위한 커패시터(CQB)를 구비하여 구성된다. 또한, 상기 레벨 쉬프터(L/S)는 제 8 p-MOS(T8), 제 9 p-MOS(T9a, T9b) 등으로 구성되어 상기 쉬프트 레지스터(S/R)의 제 1 노드(Q)에 따라 부극성전압(Vneg)을 제 3 노드(QL)에 출력하는 제 4 제어부(25)와, 제 10 p-MOS(T10), 제 13 p-MOS(T13) 및 커패시터(CL1) 등으로 이루어져 상기 제 3 노드(QL)와 상기 쉬프트 레지스터(S/R)의 제 1 제어부(21)와 동일한 클럭신호에 따라 상기 쉬프트 레지스터(S/R)의 출력 레벨을 쉬프팅하여 레벨 쉬프터의 출력단(OUT)으로 출력하는 출력부(26)와, 제 15 p-MOS(T15) 및 제 19 p-MOS(T19) 등으로 이루어져 상기 쉬프트 레지스터(S/R)의 제 1 제어부(21)와 동일한 클럭신호 및 제 3 제어부(23)와 동일한 클럭신호에 의해 상기 제 3 노드(QL)를 전원단(Vss)에 연결시키는 제 1 리셋부(27)와, 제 11 p-MOS(T11) 및 제 12 p-MOS(T12) 등으로 이루어져 상기 쉬프트 레지스터(S/R)의 제 3 제어부(23)와 동일한 클럭신호 또는 상기 쉬프트 레지스터(S/R)의 제 2 노드(QB)의 전압에 따라 상기 제 3 노드(QL)와 상기 레벨 쉬프터의 출력단(OUT)를 등전위로 만드는 제 2 리셋부(28)와, 제 13 p-MOS(T13) 및 제 14 p-MOS(T14)로 이루어져 상기 쉬프트 레지스터(S/R)의 제 1 제어부(21)와 동일한 클럭신호 또는 상기 쉬프트 레지스터(S/R)의 제 2 노드(QB)의 전압에 따라 상기 레벨 쉬프터(L/S)의 출력단(OUT)을 전원단(Vss)에 연결시키는 제 3 리셋부(29)를 구비하여 구성된다.
여기서, 상기 제 4 제어부(25)는 상기 부극성 전압(Vneg)을 순 방향으로 출력하는 제 8 p-MOS(T8)와, 상기 쉬프트 레지스터(S/R)의 제 1 노드(Q)에 따라 상기 제 8 p-MOS(T8)에서 출력된 부극성 전압(Vneg)을 상기 제 3 노드(QL)로 출력하는 2개의 제 9 p-MOS(T9a, T9b)를 구비하여 구성된다. 상기 2개의 제 9 p-MOS(T9a, T9b)는 듀얼 게이트 구성을 가짐에 따라 그들을 통한 누설 전류를 방지하게 된다.
상기 출력부(26)는, 상기 제 3 노드(QL)에 따라 상기 부극성 전압(Vneg)을 레벨 쉬프터의 출력단(OUT)으로 출력하는 제 10 p-MOS(T10)와, 상기 쉬프트 레지스터(S/R)의 제 3 제어부(23)와 동일한 클럭신호에 따라 상기 레벨 쉬프터의 출력단에 전원 전압(Vss)을 출력하는 제 20 p-MOS(T20)와, 상기 제 3 노드(QL)의 전압을 커플링 현상에 의해 부스트랩핑(boostrapping)을 이용하여 상기 제 10 p-MOS(T10)을 확실하게 턴온시키는 커패시터(CL1) 등으로 구성된다. 상기 제 1 리셋부(27)는, 상기 쉬프트 레지스터(S/R)의 제 1 제어부(21)와 동일한 클럭신호에 의해 상기 제 3 노드(QL)를 전원단(Vss)에 연결시키는 제 15 p-MOS(T15)와, 제 3 제어부(23)와 동일한 클럭신호에 의해 상기 제 3 노드(QL)를 전원단(Vss)에 연결시키는 제 19 p-MOS(T19) 등으로 구성된다.
상기 제 2 리셋부(28)는 상기 쉬프트 레지스터(S/R)의 제 3 제어부(23)와 동일한 클럭신호에 의해 상기 제 3 노드(QL)와 상기 레벨 쉬프터의 출력단(OUT)을 등전위로 만드는 제 11 p-MOS(T11)와, 상기 쉬프트 레지스터(S/R)의 제 2 노드(QB)전압에 따라 상기 제 3 노드(QL)와 상기 레벨 쉬프터의 출력단(OUT)를 등전위로 만드는 제 12 p-MOS(T12) 등으로 구성된다.
상기 제 3 리셋부(29)는 상기 쉬프트 레지스터(S/R)의 제 1 제어부(21)와 동일한 클럭신호에 따라 상기 레벨 쉬프터(L/S)의 출력단(OUT)을 전원단(Vss)에 연결시키는 제 13 p-MOS(T13)와, 상기 쉬프트 레지스터(S/R)의 제 2 노드(QB) 전압에 따라 상기 레벨 쉬프터(L/S)의 출력단(OUT)을 전원단(Vss)에 연결시키는 제 14 p-MOS(T14)로 구성된다. 이와 같이 구성된 각 블록에서, 각 블록마다 인가되는 클럭신호가 서로 상이하다.
즉, 본 발명에 따른 액정표시장치의 양 방향 구동 회로가 상술한 바와 같이 4n개의 블록으로 구성된다고 가정하면 다음과 같다.
4n-3 번째(n은 자연수) 블록에서는 제 1 제어부(21)에 제 4 클럭신호(CLK4)가 인가되고, 제 2 제어부(22)에는 제 3 클럭신호(CLK3)가 인가되며, 제 3 제어부(23)에는 제 2 클럭신호(CLK2)가 인가되고, 버퍼부(24)에는 제 1 클럭신호(CLK1)가 인가된다.
4n-2 번째(n은 자연수) 블록에서는 제 1 제어부(21)에 제 1 클럭신호(CLK1)가 인가되고, 제 2 제어부(22)에는 제 4 클럭신호(CLK4)가 인가되며, 제 3 제어부(23)에는 제 3 클럭신호(CLK3)가 인가되고, 버퍼부(24)에는 제 2 클럭신호(CLK2)가 인가된다. 4n-1 번째(n은 자연수) 블록에서는 제 1 제어부(21)에 제 2 클럭신호(CLK2)가 인가되고, 제 2 제어부(22)에는 제 1 클럭신호(CLK1)가 인가되며, 제 3 제어부(23)에는 제 4 클럭신호(CLK4)가 인가되고, 버퍼부(24)에는 제 3 클럭신호(CLK3)가 인가된다.
4n 번째(n은 자연수) 블록에서는 제 1 제어부(21)에 제 3 클럭신호(CLK3)가 인가되고, 제 2 제어부(22)에는 제 2 클럭신호(CLK2)가 인가되며, 제 3 제어부(23)에는 제 1 클럭신호(CLK1)가 인가되고, 버퍼부(24)에는 제 4 클럭신호(CLK4)가 인가된다.
이와 같이 구성된 본 발명에 따른 평판표시장치의 양방향 구동회로의 동작을 설명하면 다음과 같다.
도 5는 본 발명에 따른 액정표시장치의 구동회로에서 순방향 구동시 입력 클럭신호와 제 1 노드(Q), 제 2 노드(QB), 제 3 노드(QL)의 전압 레벨 및 쉬프트 레지스터와 레벨 쉬프터의 출력 파형도이다. 본 발명의 기본 개념은 10V로 스윙(swing)(예를 들면, 10V ~ 0V)하는 4개의 클럭신호(CLK1, CLK2, CLK3,CLK4)를 입력 받아 쉬프트 레지스터(S/R)를 동작시키고, 상기 쉬프트 레지스터(S/R)의 출력이 레벨 쉬프터(L/S)를 거치면서 10V 이상의 스윙 전압(예를들면, 10V ~ -8V)으로 레벨 변환하여 출력하며, 게이트 및 데이터 드라이버를 양 방향으로 구동 할 수 있다는 것이다.
먼저, 순 방향 구동을 원할 때는, 도 5와 같이, 제 1 클럭 신호, 제 2 클럭 신호, 제 3 클럭 신호, 제 4 클럭 신호의 순서로 반복 입력되도록 하고 스타트 펄스(Vst)가 입력될 때 제 4 클럭 신호(CLK4)가 동시에 입력되도록 한다.
따라서, 첫 번째 블럭의 순 방향 동작을 설명하면, 스타트 펄스(Vst)가 스위치 온 상태(로우 레벨, 0V) 신호가 입력되면, 제 1 p-MOS(T1)가 턴 온되고, 이 때 제 4 클럭 신호(CLK4)가 스위치 온 상태(로우 레벨, 0V) 신호가 입력되므로 제 2 p-MOS(T2)도 턴 온되므로 제 1 노드(Q)가 스위치 온 상태(로우 레벨, 0V)가 된다. 따라서, 제 6 p-MOS(T6)가 서서히 턴 온되고 제 1 클럭 신호(CLK1)가 출력단(OUTPUT1)으로 전달되어 출력된다. 다음, 제 1 클럭신호(CLK1)가 스위치 온 상태(로우 레벨, 0V)가 되고 제 4 클럭신호(CLK4)가 스위치 오프 상태(하이 레벨, 10V)가 되면, 상기 제 1 노드(Q)는 플로우팅(Floating) 상태가 되고 커패시터(CB)에 의한 커플링 현상에 의해 부스트래핑(boostrapping)이 발생하고 결국 제 1 노드(Q)의 전압은 더욱 높은 전압(-전압)으로 올라가게 된다. 이러한 전압을 이용하여 레벨 쉬프터(L/S)의 제 9 p-MOS(T9a, T9b)를 빨리 턴 온시켜서 제 10 p-MOS(T10)의 게이트 전극 및 커패시터(CL1)에 부극성 전압(Vneg)을 충전시켜 상기 레벨 쉬프터의 출력단(OUT)에 부극성 전압(Vneg)이 충전되도록 한다. 이와 같은 구조는 박막트랜지스터의 문턱 전압이 높게 공정이 진행되어 제 1 노드(Q)의 전압이 손실되더라도 부트스트랩(Bootstrap) 현상을 이용하여 제 9 제 p-MOS(T9)와 제 10 p-MOS(T10)를 재빨리 턴 온 시킬 수 있는 장점이 있다.
이와 같은 동작에 의해 첫 번째 블록의 쉬프트 레지스터(S/R1)는 상기 제 1 클럭신호(CLK1)에 동기되어 10V 이하의 스윙(예를 들면, 10V-0V) 전압을 출력하고, 첫 번째 블록의 레벨 쉬프터(L/S1)는 상기 쉬프트 레지스터(S/R1)의 출력을 10V 이상의 스윙 전압(예를들면, 10V ~ -8V)으로 레벨 변환하여 출력한다.
마찬가지로 두 번째 블록의 쉬프트 레지스터(S/R2) 및 레벨 쉬프터(L/S2)는 상기 제 2 클럭신호에 동기되어 각각 10V 이하의 스윙(예를들면, 10V ~ 0V) 전압 및 10V 이상의 스윙 전압(예를들면, 10V ~ -8V)을 출력한다.
이와 같은 원리로 동작되는 본 발명에 따른 평판표시장치의 양방향 구동회로에서 각 블록의 순 방향 구동 시와 역 방향 구동시의 입출력 파형을 보다 구체적으로 설명하면 다음과 같다.
도 6은 본 발명의 평판표시장치의 양방향 구동회로에서 순 방향 구동 시 입력 클럭신호와 각 블록의 쉬프트 레지스터 및 레벨 쉬프터의 출력 파형을 나타낸 것이다.
도 7은 본 발명의 평판표시장치의 양 방향 구동회로에서 역 방향 구동 시 입력 클럭신호와 각 블록의 쉬프트 레지스터 및 레벨 쉬프터의 출력 파형을 나타낸 것이다.먼저, 상술한 바와 같이 순 방향 구동을 원할 때는, 도 6과 같이, 제 1 클럭 신호, 제 2 클럭 신호, 제 3 클럭 신호, 제 4 클럭 신호의 순서로 반복 입력되도록 하고 스타트 펄스(Vst)가 입력될 때 제 4 클럭 신호(CLK4)가 동시에 입력되도록 한다.
반면, 역 방향 구동을 원할 때는, 도 7과 같이, 제 4 클럭 신호, 제 3 클럭 신호, 제 2 클럭 신호, 제 1 클럭 신호의 순서로 반복 입력되도록 하고 스타트 펄스(Vst)가 입력될 때 제 1 클럭 신호(CLK1)가 동시에 입력되도록 한다. 먼저, 순 방향 구동을 설명하면 다음과 같다.
스타트 펄스(Vst)가 스위치 온 상태(로우 레벨, 0V)로 첫 번째 블록 제 1 제어부(21)의 제 1 p-MOS(T1)와 마지막 블록 제 3 제어부(23)의 제 16 p-MOS(T16)에 인가되므로 이들은 모두 턴 온된다.
이와 동시에, 제 4 클럭신호(CLK4)가 스위치 온 상태(0V)로 입력되므로 첫 번째 블록의 제 2 p-MOS(T2)는 턴 온 되지만 마지막 블록의 제 17 p-MOS(T17)에는 제 4 클럭신호(CLK)가 인가되지 않았기 때문에 상기 제 17 p-MOS(T17)은 턴 오프된다.
따라서, 첫 번째 블록에서는 제 1 노드(Q)가 스위치 온 상태(0V)가 되어 제 6 p-MOS(T6)가 턴 온되고 제 1 클럭 신호(CLK1)가 출력단(OUTPUT1)으로 전달되어 출력된다. 반면 마지막 블록의 제 6 p-MOS(T6)은 턴 오프되므로 입력된 제 4 클럭신호(CLK4)가 출력된으로 전달되지 못한다.
결국, 상술한 바와 같이 스타트 펄스와 제 4 클럭신호(CLK4)가 동시에 입력되면 첫 번째 블록에서 마지막 블록으로 순차적으로 펄스를 출력하므로 순 방향 구동이 이루어진다.
따라서, 첫 번째 블럭의 순 방향 동작을 설명하면 다음과 같다.
상술한 바와 같이, 스타트 펄스(Vst)가 스위치 온 상태(0V) 신호로 입력되면, 제 1 제어부(21)의 제 1 p-MOS(T1)가 턴 온되고, 이 때 제 4 클럭 신호(CLK4)가 스위치 온 상태(로우 레벨, 0V) 신호가 입력되므로 제 2 p-MOS(T2)도 턴 온되고 제 1 노드(Q)가 스위치 온 상태(0V)가 된다. 따라서, 제 6 p-MOS(T6)가 서서히 턴 온되고 제 1 클럭 신호(CLK1)가 출력단(OUTPUT1)으로 전달되어 출력된다.
이때, 스타트 펄스(Vst)가 스위치 온 상태(로우 레벨, 0V) 신호가 입력되므로, 제 2 제어부(22)의 2개의 제 5 p-MOS(T5a, T5b)가 턴온되고 전원 전압(Vss)이 상기 제 2 노드(QB)에 충전된다. 이에 따라 상기 제 2 노드(QB)에 게이트 전극이 연결된 2개의 제 3 p-MOS(T3a, T3b)와 제 7 p-MOS(T7)는 턴 오프된다.
그 결과, 제 2 노드(QB)는 스위치 오프 상태(10V)이므로 제 7 p-MOS(T7)는 턴 오프되므로 전원(Vss) 전압이 출력단(OUTPUT1)으로 전달되지 못한다. 또한, 제 3 제어부(23)의 상기 제 16 p-MOS(T16)에는 그 다음단의 출력이 인가되고 제 17 p-MOS(T17)에는 제 2 클럭신호가 인가되므로 모두 오프상태를 유지한다.
다음, 제 1 클럭신호(CLK1)가 스위치 온 상태(로우 레벨, 0V)가 되고 제 4 클럭신호(CLK4)가 스위치 오프 상태(하이 레벨, 10V)가 되면, 상기 제 1 노드(Q)는 플로우팅(Floating) 상태가 되고 커패시터(CB)에 의한 커플링 현상에 의해 부스트래핑(boostrapping)이 발생하고 결국 제 6 p-MOS(T6)의 게이트 전압은 더욱 높은 전압으로 올라가게 된다.
이러한 전압을 이용하여 레벨 쉬프터(L/S)의 제 9 p-MOS(T9a, T9b)를 빨리 턴 온시켜서 제 10 p-MOS(T10)의 게이트 전극 및 커패시터(CL1)에 부극성 전압(Vneg)을 충전시켜 상기 레벨 쉬프터(L/S)의 출력단(OUT)에 부극성 전압(Vneg)이 충전되도록 한다.
같은 방법으로 두 번째 블럭에서는 상기 첫 번째 블럭의 쉬프트 레지스터(S/R1)의 출력이 스위치 온 상태(0V)이고 제 1 클럭 신호가 스위치 온 상태(0V) 일 때 제 1 및 제 2 p-MOS(T1, T2)가 턴 온되므로 상기 제 1 노드(Q)가 스위치 온 상태(0V)가 된다. 따라서, 제 6 p-MOS(T6)가 턴 온되어 입력된 제 2 클럭 신호(CLK2)를 출력단(OUTPUT1)으로 출력한다.
그리고, 두 번째 블록의 레벨 쉬프터(L/S2)에서도 상술한 바와 같이 부극성 전압을 출력단으로 출력하게 된다. 이와 같은 방법으로 도 6에 도시한 바와 같이, 첫 번째 블록부터 여덟 번째 블록까지 차례로 출력이 발생한다.
반대로, 역 방향 구동을 설명하면 다음과 같다.
스타트 펄스(Vst)가 스위치 온 상태(로우 레벨, 0V)로 첫 번째 블록 제 1 제어부(21)의 제 1 p-MOS(T1)와 마지막 블록 제 3 제어부(23)의 제 16 p-MOS(T16)에 인가되므로 이들은 모두 턴 온된다.
이와 동시에, 제 1 클럭신호(CLK1)가 스위치 온 상태(0V)로 입력되므로 첫 번째 블록의 제 2 p-MOS(T2)는 턴 오프 되지만 마지막 블록의 제 17 p-MOS(T17)는 턴 온된다.
따라서, 첫 번째 블록에서는 제 1 노드(Q)가 스위치 오프 상태(10V)가 되어 제 6 p-MOS(T6)가 턴 오프되므로 입력된 제 1 클럭신호(CLK1)가 출력된으로 전달되지 못한다. 반면, 마지막 블록의 제 6 p-MOS(T6)은 턴 온되므로 제 6 p-MOS(T6)에 입력된 제 4 클럭 신호(CLK4)가 출력단(OUTPUT1)으로 전달되어 출력된다.
결국, 상술한 바와 같이 스타트 펄스와 제 1 클럭신호(CLK1)가 동시에 입력되면 마지막 번째 블록에서 첫 번째 블록으로 역순으로 펄스를 출력하므로 역 방향 구동이 이루어진다.
즉. 마지막 번째 블록의 동작을 설명하면 다음과 같다.
상술한 바와 같이, 스타트 펄스(Vst)와 제 1 클럭신호(CLK1)가 스위치 온 상태(0V)로 입력되면, 제 1 제어부(21)의 제 2 p-MOS(T2)는 턴 오프되지만, 제 3 제어부(23)의 제 16 p-MOS(T16) 및 제 17 p-MOS(T17)가 턴 온되고 제 1 노드(Q)가 스위치 온 상태(0V)가 된다.
따라서, 제 6 p-MOS(T6)가 턴 온되고 이 때 입력된 제 4 클럭 신호(CLK4)가 출력단(OUTPUT1)으로 출력된다. 이 때, 제 16 p-MOS(T16)를 통해 스타트 펄스(Vst)가 스위치 온 상태(로우 레벨, 0V)로 입력되므로, 제 2 제어부(22)의 2개의 제 5 p-MOS(T5a, T5b)가 턴온되고 전원 전압(Vss)이 상기 제 2 노드(QB)에 충전된다.
이에 따라 상기 제 2 노드(QB)에 게이트 전극이 연결된 2개의 제 3 p-MOS(T3a, T3b)와 제 7 p-MOS(T7)는 턴 오프된다. 그 결과, 상기 제 2 노드(QB)는 스위치 오프 상태(10V)이므로 제 7 p-MOS(T7)는 턴 오프되므로 전원(Vss) 전압이 출력단(OUTPUT1)으로 전달되지 못한다.
다음, 제 4 클럭신호(CLK1)가 스위치 온 상태(로우 레벨, 0V)가 되고 제 1 클럭신호(CLK4)가 스위치 오프 상태(하이 레벨, 10V)가 되면, 상기 제 1 노드(Q)는 플로우팅(Floating) 상태가 되고 커패시터(CB)에 의한 커플링 현상에 의해 부스트래핑(boostrapping)이 발생하고 결국 제 6 p-MOS(T6)의 게이트 전압은 더욱 높은 전압으로 올라가게 된다.
이러한 전압을 이용하여 레벨 쉬프터(L/Sn)의 제 9 p-MOS(T9a, T9b)를 빨리 턴 온시켜서 제 10 p-MOS(T10)의 게이트 전극 및 커패시터(CL1)에 부극성 전압(Vneg)을 충전시켜 상기 레벨 쉬프터(L/S)의 출력단(OUT)에 부극성 전압(Vneg)이 충전되도록 한다. 같은 방법으로 마지막 블록 바로 전의 블럭에서는 상기 마지막 번째 블럭의 쉬프트 레지스터(S/R1)의 출력이 스위치 온 상태(0V)이고 제 4 클럭 신호가 스위치 온 상태(0V) 일 때 제 16 및 제 17 p-MOS(T16, T17)가 턴 온되므로 상기 제 1 노드(Q)가 스위치 온 상태(0V)가 된다. 따라서, 제 6 p-MOS(T6)가 턴 온되어 입력된 제 3 클럭 신호(CLK3)를 출력단(OUTPUT1)으로 출력한다.
그리고, 레벨 쉬프터(L/S2)에서도 상술한 바와 같이 부극성 전압을 출력단으로 출력하게 된다.
이와 같은 방법으로 도 7에 도시한 바와 같이, 마지막 번째 블록부터 첫 번째 블록까지 역순으로 출력이 발생한다.
이와 같이 순 방향과 역 방향 스캔이 별도의 신호나 핀(PIN)이 필요 없이 이루어질 수 있으므로 제작된 액정표시패널에 대해 시스템 사양에 알맞게 패널을 장착할 수 있게 해준다. 즉, 포트리트형 디스플레이 또는 랜든케이프형 디스플레이에 모두 응용 가능하다.
한편, 본 발명에 따른 평판표시장치의 양방향 구동회로는 액정표시장치 뿐만 아니라 액정표시장치와 구동방법이 유사한 EL 표시장치, PDP 표시장치 등에도 적용하여 동작시킬 수 있다.
이상에서 설명한 바와 같은 본 발명에 따른 평판표시장치의 양방향 구동회로 및 구동방법에 있어서는 다음과 같은 효과가 있다.
첫째, 본 발명은 쉬프트 레지스터 및 레벨 쉬프터의 동작이 양 방향으로 이루어지도록하므로 동일한 액정표시패널을 사용하여도 별도의 입력 핀(PIN)을 사용하지 않고 양 방향으로 액정표시패널을 구동할 수 있다.
따라서, 액정표시패널을 시스템 업체에 따라 패널의 위치 및 방향에 제약을 받지 않고 시스템을 만들 수 있다.
둘째, 레벨 쉬프터까지 구동 회로에 내장할 수 있으므로 외부 회로의 부품 수를 줄일 수 있을 뿐만아니라, 특히 PMOS 패널인 경우 외부 클럭을 0V ~ 10V로 입력하고 내장 회로에서 부극성(negative) 클럭을 발생시킬 수 있다. 따라서, 소비 전력을 감소시킬 수 있다.
도 1은 일반적인 액정표시패널의 회로 구성도
도 2는 종래의 액정표시패널 쉬프트 레지스터의 회로적 구성도
도 3은 종래의 액정표시패널 쉬프트 레지스터의 입력 및 출력 파형도
도 4는 본 발명의 실시예에 따른 쉬프트 레지스터 및 레벨 쉬프터가 내장된 액정표시패널의 양 방향 구동회로의 회로적 구성도
도 5는 본 발명에 따른 액정표시장치의 구동회로에서 순방향 구동시 입력 클럭신호와 제 1 노드(Q), 제 2 노드(QB) 및 제 3 노드(QL)의 전압 레벨 및 쉬프트 레지스터와 레벨 쉬프터의 출력 파형도
도 6은 본 발명의 평판표시장치의 양방향 구동회로에서 순 방향 구동 시 입력 클럭신호와 각 블록의 쉬프트 레지스터 및 레벨 쉬프터의 출력 파형도
도 7은 본 발명의 평판표시장치의 양방향 구동회로에서 역 방향 구동 시 입력 클럭신호와 각 블록의 쉬프트 레지스터 및 레벨 쉬프터의 출력 파형도
도면의 주요 부분에 대한 부호의 설명
21 : 제 1 제어부 22 : 제 2 제어부
23 : 제 3 제어부 24 : 버퍼부
25 : 제 4 제어부 26 : 출력부
27 : 제 1 리셋부 28 : 제 2 리셋부
29 : 제 3 리셋부

Claims (17)

  1. 게이트 또는 데이터 스타트 펄스(Vst)와, 서로 다른 위상을 갖는 4개의 제 1, 제 2, 제 3, 제 4 클럭신호와, 전원 전압(Vdd, Vss)에 의해 구동되는 복수개(4n)의 블록을 구비한 평판표시장치의 구동회로에 있어서, 각 블록은,
    상기 4개의 클럭신호 중 하나의 클럭신호 및 제 2노드(QB)에 따라 상기 스타트 펄스(Vst) 또는 그 전 블록의 출력신호를 제 1 노드(Q)로 충전하는 제 1 제어부와,
    상기 스타트 펄스(Vst), 그 전 블록의 출력신호 또는 그 다음 블록의 출력신호, 및 상기 4개의 클럭신호 중 하나의 클럭신호에 따라 상기 제 2 노드(QB)를 제어하는 제 2 제어부와,
    상기 4개의 클럭신호 중 하나의 클럭신호에 따라 상기 스타트 펄스(Vst) 또는 다음 블록의 출력신호를 상기 제 1 노드(Q)에 충전하거나 상기 제 2 노드(QB)를 제어하는 제 3 제어부와,
    상기 제 1 노드(Q) 및 상기 제 2 노드(QB)에 따라 상기 4개의 클럭신호 중 하나의 클럭신호를 쉬프트 펄스로 출력하는 버퍼부를 구비한 쉬프트 레지스터와,
    상기 각 블록의 쉬프트 레지스터에서 출력되는 상기 쉬프트 펄스의 레벨을 쉬프팅하여 출력하는 레벨 쉬프터를 구비하여 구성됨을 특징으로 하는 평판표시장치의 양방향 구동회로.
  2. 제 1 항에 있어서,
    상기 제 1 제어부는, 스타트 펄스(Vst) 또는 그 전 블록의 출력신호를 입력받아 출력하는 제 1 스위칭 소자와,
    상기 4개의 클럭신호 중 하나의 클럭신호에 따라 상기 제 1 스위칭소자의 출력을 상기 제 1 노드(Q)에 충전하는 제 2 스위칭소자와,
    상기 제 2 노드(QB)의 전압에 따라 상기 제 1 노드(Q)를 전원단(Vss)에 연결시키는 제 3 스위칭소자를 구비하여 구성됨을 특징으로 하는 평판표시장치의 양방향 구동회로.
  3. 제 2 항에 있어서,
    상기 제 3 스위칭소자는 누설 전류를 방지하기 위하여 듀얼 게이트 구성을 갖도록 2개 구성됨을 특징으로 하는 평판표시장치의 양방향 구동회로.
  4. 제 1 항에 있어서,
    상기 제 2 제어부는, 상기 4개의 클럭신호 중 하나의 클럭신호에 따라 전원전압(Vdd)을 제 2 노드(QB)로 출력하는 제 4 스위칭소자와, 상기 스타트 펄스(Vst), 그 전 블록의 출력신호 또는 그 다음 블록의 출력신호에 따라 상기 제 2 노드(QB)를 전원단(Vss)에 연결시키는 제 5 스위칭소자와,
    상기 제 4 스위칭소자와 동일한 클럭신호에 따라 상기 제 5 스위칭소자의 게이트를 전원단(Vss)에 연결시키는 제 18 스위칭소자를 구비하여 구성됨을 특징으로 하는 평판표시장치의 양방향 구동회로.
  5. 제 4 항에 있어서,
    상기 제 4 스위칭소자 및 제 5 스위칭소자는 각각 누설 전류를 방지하기 위하여 듀얼 게이트 구성을 갖도록 2개씩 구성됨을 특징으로 하는 평판표시장치의 양방향 구동회로.
  6. 제 1 항에 있어서,
    상기 제 3 제어부는, 스타트 펄스(Vst) 또는 그 다음 블록의 출력신호를 입력받아 출력하는 제 16 스위칭소자와,
    상기 4개의 클럭신호 중 하나의 클럭신호에 따라 상기 제 16 스위칭소자에서 출력된 신호를 상기 제 1 노드(Q)에 충전하는 제 17 스위칭소자를 구비하여 구성됨을 특징으로 하는 평판표시장치의 양방향 구동회로.
  7. 제 1 항에 있어서,
    상기 버퍼부는 상기 제 1 노드(Q)에 따라 4개의 클럭신호 중 하나의 클럭신호를 입력하여 쉬프트 레지스터의 출력단으로 출력하는 제 6 스위칭소자와,
    상기 제 2 노드(QB)에 따라 전원 전압(Vss)을 상기 쉬프트 레지스터의 출력단으로 출력하는 제 7 스위칭소자와,
    상기 제 6 스위칭소자의 게이트와 출력단 사이에 연결되어 상기 제 1 노드(Q) 전압을 커플링 현상에 의해 부스트래핑(bootstrapping) 시키기 위한 커패시터(CB)와,
    상기 제 2 노드(QB)와 전원단(Vss) 사이에 연결되어 상기 제 5 스위칭소자의 누설에 의한 제 2 노드(QB)의 전압 왜곡을 방지하기 위한 커패시터(CQB)를 구비하여 구성됨을 특징으로 하는 평판표시장치의 양방향 구동회로.
  8. 제 1 항에 있어서,
    상기 레벨 쉬프터는 상기 쉬프트 레지스터의 제 1 노드(Q) 전압에 따라 부극성전압(Vneg)을 제 3 노드(QL)에 출력하는 제 4 제어부와, 상기 제 3 노드(QL)와 상기 제 3 제어부와 동일한 클럭신호에 따라 상기 쉬프트 레지스터의 출력 레벨을 쉬프팅하여 레벨 쉬프터의 출력단으로 출력하는 출력부와,
    상기 쉬프트 레지스터의 제 1 제어부와 동일한 클럭신호 또는 제 3 제어부와 동일한 클럭신호에 따라 상기 제 3 노드(QL)를 전원단(Vss)에 연결시키는 제 1 리셋부와,
    상기 쉬프트 레지스터의 제 3 제어부와 동일한 클럭신호 또는 상기 쉬프트 레지스터의 제 2 노드(QB) 전압에 따라 상기 제 3 노드(QL)와 상기 레벨 쉬프터의 출력단을 등전위로 만드는 제 2 리셋부와,
    상기 쉬프트 레지스터의 제 1 제어부와 동일한 클럭신호 또는 상기 제 2 노드(QB)의 전압에 따라 상기 레벨 쉬프터의 출력단을 전원단(Vss)에 연결시키는 제 3 리셋부를 구비하여 구성됨을 특징으로 하는 평판표시장치의 양방향 구동회로.
  9. 제 8 항에 있어서,
    상기 제 4 제어부는, 상기 부극성 전압(Vneg)을 순 방향으로 출력하는 제 8 스위칭소자와,
    상기 제 1 노드(Q)의 전압에 따라 상기 제 8 스위칭소자에서 출력된 부극성 전압을 상기 제 3 노드(QL)에 출력하는 제 9 스위칭소자를 구비하여 구성됨을 특징으로 하는 평판표시장치의 양방향 구동회로.
  10. 제 9 항에 있어서,
    상기 제 9 스위칭소자는 누설 전류를 방지하기 위하여 듀얼 게이트 구성을 갖도록 2개 구성됨을 특징으로 하는 평판표시장치의 양방향 구동회로.
  11. 제 8 항에 있어서,
    상기 출력부는, 상기 제 3 노드(QL)에 따라 상기 부극성 전압(Vneg) 전압을 레벨 쉬프터의 출력단으로 출력하는 제 10 스위칭소자와,
    상기 쉬프트 레지스터의 제 3 제어부와 동일한 클럭신호에 따라 상기 출력단에 전원 전압(Vss)을 출력하는 제 20 스위칭소자와,
    상기 제 3 노드(QL)의 전압을 커플링 현상에 의해 부스트랩핑(boostrapping)을 이용하여 상기 제 10 스위칭소자를 턴온시키는 커패시터(CL1)를 구비하여 구성됨을 특징으로 하는 평판표시장치의 양방향 구동회로.
  12. 제 8 항에 있어서,
    상기 제 1 리셋부는, 상기 쉬프트 레지스터의 제 1 제어부와 동일한 클럭신호에 의해 상기 제 3 노드(QL)를 전원단(Vss)에 연결시키는 제 15 스위칭소자와,
    상기 제 3 제어부와 동일한 클럭신호에 의해 상기 제 3 노드(QL)를 전원단(Vss)에 연결시키는 제 19 스위칭소자를 구비하여 구성됨을 특징으로 하는 평판표시장치의 양방향 구동회로.
  13. 제 8 항에 있어서,
    상기 제 2 리셋부는, 상기 쉬프트 레지스터의 제 3 제어부와 동일한 클럭신호에 의해 상기 제 3 노드(QL)와 상기 출력단을 등전위로 만드는 제 11 스위칭소자와,
    상기 쉬프트 레지스터의 제 2 노드(QB)의 전압에 따라 상기 제 3 노드(QL)와 상기 출력단을 등전위로 만드는 제 12 스위칭소자를 구비하여 구성됨을 특징으로 하는 평판표시장치의 양방향 구동회로.
  14. 제 8 항에 있어서,
    상기 제 3 리셋부는, 상기 쉬프트 레지스터의 제 1 제어부와 동일한 클럭신호에 따라 상기 레벨 쉬프터의 출력단을 전원단(Vss)에 연결시키는 제 13 스위칭소자와,
    상기 쉬프트 레지스터의 제 2 노드(QB)의 전압에 따라 상기 레벨 쉬프터의 출력단을 전원단(Vss)에 연결시키는 제 14 스위칭소자를 구비하여 구성됨을 특징으로 하는 평판표시장치의 양방향 구동회로.
  15. 제 1 항에 있어서,
    4n(n은 자연수)개의 블록으로 구성되고, 4n-3 번째(n은 자연수) 블록에서는 상기 제 1 제어부에 제 4 클럭신호가, 상기 제 2 제어부에 제 3 클럭신호가, 상기 제 3 제어부에 제 2 클럭신호가, 상기 버퍼부에 제 1 클럭신호가 각각 인가되고, 4n-2 번째(n은 자연수) 블록에서는 상기 제 1 제어부에 제 1 클럭신호가, 상기 제 2 제어부에 제 4 클럭신호가, 상기 제 3 제어부에 제 3 클럭신호가, 상기 버퍼부에 제 2 클럭신호가 각각 인가되며, 4n-1 번째(n은 자연수) 블록에서는 상기 제 1 제어부에 제 2 클럭신호가, 상기 제 2 제어부에 제 1 클럭신호가, 상기 제 3 제어부에 제 4 클럭신호가, 상기 버퍼부에 제 3 클럭신호가 각각 인가되고, 4n 번째(n은 자연수) 블록에서는 상기 제 1 제어부에 제 3 클럭신호가, 상기 제 2 제어부에 제 2 클럭신호가, 상기 제 3 제어부에 제 1 클럭신호가, 상기 버퍼부에 제 4 클럭신호가 각각 인가됨을 특징으로 하는 평판표시장치의 양방향 구동회로.
  16. 게이트 또는 데이터 스타트 펄스(Vst)와, 서로 다른 위상을 갖는 4개의 제 1, 제 2, 제 3, 제 4 클럭신호와, 전원 전압(Vdd, Vss)에 의해 구동되는 복수개(4n)의 블록을 구비하고, 각 블록은, 상기 4개의 클럭신호 중 하나의 클럭신호 및 제 2노드(QB)에 따라 상기 스타트 펄스(Vst) 또는 그 전 블록의 출력신호를 제 1 노드(Q)로 충전하는 제 1 제어부와, 상기 스타트 펄스(Vst), 그 전 블록의 출력신호 또는 그 다음 블록의 출력신호, 및 상기 4개의 클럭신호 중 하나의 클럭신호에 따라 상기 제 2 노드(QB)를 제어하는 제 2 제어부와, 상기 4개의 클럭신호 중 하나의 클럭신호에 따라 상기 스타트 펄스(Vst) 또는 다음 블록의 출력신호를 상기 제 1 노드(Q)로 출력하거나 제 2 노드(QB)를 제어하는 제 3 제어부와, 상기 제 1 노드(Q) 및 상기 제 2 노드(QB)에 따라 상기 4개의 클럭신호 중 하나의 클럭신호를 쉬프트 펄스로 출력하는 버퍼부를 구비한 쉬프트 레지스터와, 상기 각 블록의 쉬프트 레지스터에서 출력되는 상기 쉬프트 펄스의 레벨을 쉬프팅하여 출력하는 레벨 쉬프터를 구비하고, 4n-3 번째(n은 자연수) 블록에서는 상기 제 1 제어부에 제 4 클럭신호가, 상기 제 2 제어부에 제 3 클럭신호가, 상기 제 3 제어부에 제 2 클럭신호가, 상기 버퍼부에 제 1 클럭신호가 각각 인가되고, 4n-2 번째(n은 자연수) 블록에서는 상기 제 1 제어부에 제 1 클럭신호가, 상기 제 2 제어부에 제 4 클럭신호가, 상기 제 3 제어부에 제 3 클럭신호가, 상기 버퍼부에 제 2 클럭신호가 각각 인가되며, 4n-1 번째(n은 자연수) 블록에서는 상기 제 1 제어부에 제 2 클럭신호가, 상기 제 2 제어부에 제 1 클럭신호가, 상기 제 3 제어부에 제 4 클럭신호가, 상기 버퍼부에 제 3 클럭신호가 각각 인가되고, 4n 번째(n은 자연수) 블록에서는 상기 제 1 제어부에 제 3 클럭신호가, 상기 제 2 제어부에 제 2 클럭신호가, 상기 제 3 제어부에 제 1 클럭신호가, 상기 버퍼부에 제 4 클럭신호가 각각 인가되도록 구성된 평판표시장치의 양방향 구동회로의 구동 방법에 있어서, 상기 클럭신호는 제 1 클럭 신호, 제 2 클럭 신호, 제 3 클럭 신호, 제 4 클럭 신호의 순서로 반복 입력되도록 하고 상기 스타트 펄스(Vst)가 입력될 때 상기 제 4 클럭 신호(CLK4)가 동시에 입력되도록 하여 순 방향으로 구동함을 특징으로 하는 평판표시장치의 양방향 구동 방법.
  17. 게이트 또는 데이터 스타트 펄스(Vst)와, 서로 다른 위상을 갖는 4개의 제 1, 제 2, 제 3, 제 4 클럭신호와, 전원 전압(Vdd, Vss)에 의해 구동되는 복수개(4n)의 블록을 구비하고, 각 블록은, 상기 4개의 클럭신호 중 하나의 클럭신호 및 제 2노드(QB)에 따라 상기 스타트 펄스(Vst) 또는 그 전 블록의 출력신호를 제 1 노드(Q)에 충전하는 제 1 제어부와, 상기 스타트 펄스(Vst), 그 전 블록의 출력신호 또는 그 다음 블록의 출력신호, 및 상기 4개의 클럭신호 중 하나의 클럭신호에 따라 상기 제 2 노드(QB)를 제어하는 제 2 제어부와, 상기 4개의 클럭신호 중 하나의 클럭신호에 따라 상기 스타트 펄스(Vst) 또는 다음 블록의 출력신호를 상기 제 1 노드(Q)로 충전하거나 제 2 노드를 제어하는 제 3 제어부와, 상기 제 1 노드(Q) 및 상기 제 2 노드(QB)에 따라 상기 4개의 클럭신호 중 하나의 클럭신호를 쉬프트 펄스로 출력하는 버퍼부를 구비한 쉬프트 레지스터와, 상기 각 블록의 쉬프트 레지스터에서 출력되는 상기 쉬프트 펄스의 레벨을 쉬프팅하여 출력하는 레벨 쉬프터를 구비하고, 4n-3 번째(n은 자연수) 블록에서는 상기 제 1 제어부에 제 4 클럭신호가, 상기 제 2 제어부에 제 3 클럭신호가, 상기 제 3 제어부에 제 2 클럭신호가, 상기 버퍼부에 제 1 클럭신호가 각각 인가되고, 4n-2 번째(n은 자연수) 블록에서는 상기 제 1 제어부에 제 1 클럭신호가, 상기 제 2 제어부에 제 4 클럭신호가, 상기 제 3 제어부에 제 3 클럭신호가, 상기 버퍼부에 제 2 클럭신호가 각각 인가되며, 4n-1 번째(n은 자연수) 블록에서는 상기 제 1 제어부에 제 2 클럭신호가, 상기 제 2 제어부에 제 1 클럭신호가, 상기 제 3 제어부에 제 4 클럭신호가, 상기 버퍼부에 제 3 클럭신호가 각각 인가되고, 4n 번째(n은 자연수) 블록에서는 상기 제 1 제어부에 제 3 클럭신호가, 상기 제 2 제어부에 제 2 클럭신호가, 상기 제 3 제어부에 제 1 클럭신호가, 상기 버퍼부에 제 4 클럭신호가 각각 인가되도록 구성된 평판표시장치의 양방향 구동회로의 구동 방법에 있어서, 상기 클럭신호는 제 4 클럭 신호, 제 3 클럭 신호, 제 2 클럭 신호, 제 1 클럭 신호의 순서로 반복 입력되도록 하고 스타트 펄스(Vst)가 입력될 때 제 1 클럭 신호(CLK1)가 동시에 입력되도록 하여 역 방향으로 구동함을 특징으로 하는 평판표시장치의 양방향 구동 방법.
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KR20040099649A (ko) 액정표시장치

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