CN112735318A - 移位寄存电路及其驱动方法、显示面板及显示装置 - Google Patents

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Abstract

本发明提供了一种移位寄存电路及其驱动方法、显示面板及显示装置，通过第一反相器和第二反相器来实现第一节点和第二节点处电位的锁存，保证第一节点和第二节点在低频和高频条件下的电位稳定性均较高，进而保证移位寄存电路的工作稳定性高，提高了显示装置的显示效果。

Description

移位寄存电路及其驱动方法、显示面板及显示装置
技术领域
本发明涉及显示技术领域，更为具体地说，涉及一种移位寄存电路及其驱动方法、显示面板及显示装置。
背景技术
现有显示装置包括液晶显示装置和自发光显示装置，其中，自发光显示装置可以分为无机发光二极管显示装置和有机发光二极管(Organic Light Emitting Diode，OLED)显示装置，特别是有源矩阵有机发光二极管(Active-matrix Organic Light EmittingDiode，AMOLED)显示装置，因具有高亮度、全视角、响应速度快及可柔性显示等优点，已在显示领域得到了广泛的应用。
现有的显示装置边框区包括有周边驱动电路，用于为显示区像素单元提供驱动信号。其中以OLED显示装置为例，目前在OLED显示装置中，其显示区域设置多个像素单元，每个像素单元均包括有OLED及与OLED连接的像素电路。各个像素电路分别与边框区域处的周边驱动电路电连接，通过周边驱动电路为像素电路提供扫描控制信号和发光控制信号，以控制像素电路为OLED提供驱动电流。但是，现有的周边驱动电路的工作稳定性较差，降低了显示装置的显示效果。
发明内容
有鉴于此，本发明提供了一种移位寄存电路及其驱动方法、显示面板及显示装置，有效的解决了现有技术存在的技术问题，保证移位寄存电路的工作稳定性高，提高显示装置的显示效果。
为实现上述目的，本发明提供的技术方案如下：
一种移位寄存电路，包括：输入模块、第一反相器、第二反相器和输出模块；
所述输入模块电连接于第一输入端、第二输入端、第三输入端和第一电平端，用于响应所述第二输入端和所述第三输入端的信号，控制第一节点的电位；
所述第一反相器的输入端电连接所述第一节点，所述第一反相器的输出端电连接第二节点，所述第二反相器的输入端电连接所述第二节点，所述第二反相器的输出端电连接所述第一节点；
所述输出模块用于响应所述第一节点的电位，将第四输入端的信号提供至所述输出模块的输出端，还用于响应所述第二节点的电位，将第一电源端的电压提供至所述输出模块的输出端。
相应的，本发明还提供了一种移位寄存电路的驱动方法，用于驱动上述的移位寄存电路，所述驱动方法依次包括：第一阶段、第二阶段和第三阶段；
在所述第一阶段，所述输入模块响应所述第二输入端的信号而控制所述第一输入端与所述第一节点连通；所述输出模块响应所述第一节点的信号而控制所述第四输入端与所述输出模块的输出端连通；
在所述第二阶段，所述输出模块响应所述第一节点的信号而保持控制所述第四输入端与所述输出模块的输出端连通；
在所述第三阶段，所述输入模块响应所述第三输入端的信号而控制所述第一电平端与所述第一节点连通；所述输出模块响应所述第二节点的信号而控制所述第一电源端与所述输出模块的输出端连通。
相应的，本发明还提供了一种显示面板，包括扫描驱动电路，所述扫描驱动电路包括多级如上述的移位寄存电路。
相应的，本发明还提供了一种显示装置，所述显示装置包括上述的扫描驱动电路。
相较于现有技术，本发明提供的技术方案至少具有以下优点：
本发明提供了一种移位寄存电路及其驱动方法、显示面板及显示装置，包括：输入模块、第一反相器、第二反相器和输出模块；所述输入模块电连接于第一输入端、第二输入端、第三输入端和第一电平端，用于响应所述第二输入端和所述第三输入端的信号，控制第一节点的电位；所述第一反相器的输入端电连接所述第一节点，所述第一反相器的输出端电连接第二节点，所述第二反相器的输入端电连接所述第二节点，所述第二反相器的输出端电连接所述第一节点；所述输出模块用于响应所述第一节点的电位，将第四输入端的信号提供至所述输出模块的输出端，还用于响应所述第二节点的电位，将第一电源端的电压提供至所述输出模块的输出端。可见，本发明所提供的移位寄存电路，通过第一反相器和第二反相器来实现第一节点和第二节点处电位的锁存，保证第一节点和第二节点在低频和高频条件下的电位稳定性均较高，进而保证移位寄存电路的工作稳定性高，提高了显示装置的显示效果。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例一提供的一种移位寄存电路的结构示意图；
图2为本发明实施例一提供的另一种移位寄存电路的结构示意图；
图3为本发明实施例一提供的一种反相器的结构示意图；
图4为本发明实施例一提供的又一种移位寄存电路的结构示意图；
图5为本发明实施例一提供的又一种移位寄存电路的结构示意图；
图6为本发明实施例一提供的又一种移位寄存电路的结构示意图；
图7为本发明实施例一提供的又一种移位寄存电路的结构示意图；
图8为本发明实施例一提供的一种移位寄存电路的时序图；
图9为本发明实施例一提供的一种扫描驱动电路的结构示意图；
图10为本发明实施例一提供的另一种扫描驱动电路的结构示意图；
图11为本发明实施例一提供的一种扫描驱动电路的时序图；
图12为本发明实施例提供的一种像素电路的结构示意图；
图13为本发明实施例一提供的一种像素电路的时序图；
图14为本发明实施例一提供的一种显示面板的结构示意图；
图15为本发明实施例一提供的另一种显示面板的结构示意图；
图16为本发明实施例二提供的一种移位寄存电路的结构示意图；
图17为本发明实施例二提供的另一种移位寄存电路的结构示意图；
图18为本发明实施例二提供的又一种移位寄存电路的结构示意图；
图19为本发明实施例二提供的又一种移位寄存电路的结构示意图；
图20为本发明实施例二提供的又一种移位寄存电路的结构示意图；
图21为本发明实施例二提供的又一种移位寄存电路的结构示意图；
图22为本发明实施例二提供的又一种移位寄存电路的结构示意图；
图23为本发明实施例二提供的一种移位寄存电路的时序图；
图24为本发明实施例二提供的另一种移位寄存电路的时序图；
图25为本发明实施例二提供的一种扫描驱动电路的结构示意图；
图26为本发明实施例二提供的另一种扫描驱动电路的结构示意图；
图27为本发明实施例二提供的一种扫描驱动电路的时序图；
图28为本发明实施例二提供的一种像素电路的时序图；
图29为本发明实施例二提供的一种显示面板的结构示意图；
图30为本发明实施例二提供的另一种显示面板的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
正如背景技术所述，现有的显示装置边框区包括有周边驱动电路，用于为显示区像素单元提供驱动信号。其中以OLED显示装置为例，目前在OLED显示装置中，其显示区域设置多个像素单元，每个像素单元均包括有OLED及与OLED阳极连接的像素电路。各个像素电路分别与边框区域处的扫描驱动电路电连接，通过扫描驱动电路为像素电路提供扫描控制信号和发光控制信号，以控制像素电路为OLED提供驱动电流。但是，现有的扫描驱动电路的工作稳定性较差，降低了显示装置的显示效果。
基于此，本发明实施例提供了一种移位寄存电路及其驱动方法、显示面板及显示装置，有效的解决了现有技术存在的技术问题，保证移位寄存电路的工作稳定性高，提高显示装置的显示效果。
实施例一
为实现上述目的，本发明实施例提供的技术方案如下，具体结合图1至图11对本发明实施例提供的技术方案进行详细的描述。
参考图1所示，为本发明实施例一提供的一种移位寄存电路的结构示意图，其中，本发明实施例提供的移位寄存电路包括：输入模块100、第一反相器210、第二反相器220和输出模块300。
所述输入模块100电连接于第一输入端IN11、第二输入端IN12、第三输入端IN13和第一电平端VG11，用于响应所述第二输入端IN12和所述第三输入端IN13的信号，控制第一节点Q11的电位。
所述第一反相器210的输入端电连接所述第一节点Q11，所述第一反相器210的输出端电连接第二节点Q12，所述第二反相器220的输入端电连接所述第二节点Q12，所述第二反相器220的输出端电连接所述第一节点Q11。
所述输出模块300用于响应所述第一节点Q11的电位，将第四输入端IN14的信号提供至所述输出模块300的输出端OUT1，还用于响应所述第二节点Q12的电位，将第一电源端VD11的电压提供至所述输出模块300的输出端OUT1。
可以理解的，本发明实施例所提供的移位寄存电路，通过第一反相器和第二反相器来实现第一节点和第二节点处电位的锁存，保证第一节点和第二节点在低频和高频条件下的电位稳定性均较高，进而保证移位寄存电路的工作稳定性高，提高了显示装置的显示效果。
下面结合附图对本发明实施例提供的具体的移位寄存电路进行描述。如图2所示，为本发明实施例一提供的另一种移位寄存电路的结构示意图，其中，本发明实施例提供的所述第一反相器210和所述第二反相器220中至少之一者反相器包括：P型晶体管Px1和N型晶体管Nx1，所述P型晶体管Px1的栅极和所述N型晶体管Nx1的栅极电连接为所述反相器的输入端，所述P型晶体管Px1的第二端和所述N型晶体管Nx1的第二端电连接为所述反相器的输出端，所述P型晶体管Px1的第一端接入高电平信号VGH，所述N型晶体管Nx1的第一端接入低电平信号VGL。
如图3所示，为本发明实施例提供的一种反相器的结构示意图，图3所示反相器可以为第一反相器和第二反相器中一种。其中，反相器包括衬底基板201；位于基板201上的P型有源层202；位于P型有源层202背离衬底基板201上的第一绝缘层203；位于第一绝缘层203背离衬底基板201上的栅极204；位于栅极204背离衬底基板201上的第二绝缘层205；位于第二绝缘层205背离衬底基板201上的N型有源层206；位于N型有源层206背离衬底基板201上的第三绝缘层207，及位于第三绝缘层207背离衬底基板201上的源极208和漏极209，其中，源极208通过第一过孔2081与P型有源层202相连，源极208通过第二过孔2082与N型有源层206相连；漏极209通过第三过孔2091与P型有源层202相连，漏极209通过第四过孔2092与N型有源层206相连。其中P型有源层202、栅极204、源极208、漏极209及相应绝缘层组成为反相器的P型晶体管；及N型有源层206、栅极204、源极208、漏极209及相应绝缘层组成为反相器的N型晶体管。
本发明实施例提供的反相器的N型晶体管和P型晶体管通过共用栅极、源极、漏极及相应绝缘层，可以有效的减小反相器的尺寸，节约移位寄存电路的布线空间。其中，图3所示N型有源层206的材质可以为铟镓锌氧化物，及P型有源层202可以为多晶硅，对此本发明不做具体限制。
需要说明的是，本发明实施例提供的反相器结构并不局限于上述图3所示具体结构，其还可以为其他反相器结构，如反相器的N型晶体管和P型晶体管均为独立的晶体管，N型晶体管和P型晶体管在膜层堆叠方向上不交叠，通过N型晶体管和P型晶体管的栅极、源极和漏极的相对应连接形成反相器结构，对此需要根据实际应用进行具体设计。
此外，本发明实施例提供的高电平信号VGH的电压范围可以为6V≤VGH≤14V，具体的VGH的取值可以为8V，或者VGH的取值可以为10V。以及，低电平信号VGL的电压范围可以为-14V≤VGL≤-6V，具体的VGL的取值可以为-10V，或者VGL的取值可以为-7V。
可以理解的，本发明实施例提供的第一反相器的输入端与第一节点相连，第一反相器的输出端与第二节点相连；当第一节点为低电平时，第一节点能够控制第一反相器的P型晶体管导通且控制第一反相器的N型晶体管截止，进而将高电平信号传输至第二节点；或者，当第一节点为高电平时，第一节点能够控制第一反相器的N型晶体管导通且控制第一反相器的P型晶体管截止，进而将低电平信号传输至第二节点，由此，通过第一节点控制第一反相器的P型晶体管和N型晶体管的导通状态，以将稳定的高电平信号或低电平信号传输至第二节点，保证第二节点处电位的稳定性高。
同样地，第二反相器的输入端与第二节点相连，第二反相器的输出端与第一节点相连，通过第二节点控制第二反相器的P型晶体管和N型晶体管的导通状态，以将稳定的高电平信号或低电平信号传输至第一节点，保证第一节点处电位的稳定性高。
此外，本发明实施例采用第一反相器和第二反相器首尾相连、且电连接于第一节点和第二节点的方式，保证了第一节点和第二节点的电位稳定性高；并且由于第一反相器和第二反相器抗漏电能力较强，故而能够进一步保证第一节点和第二节点的电位稳定性高，提高移位寄存电路的稳定性。同时，本发明实施例仅仅采用第一反相器和第二反相器即能够实现第一节点和第二节点的电位锁存，相较于更复杂的电路，本发明实施例提供的移位寄存电路更为简单。
在本发明一实施例中，本发明所提供的所述N型晶体管可以为金属氧化物晶体管。其中，本发明实施例提供的N型晶体管为IGZO(铟镓锌氧化物)晶体管，通过将反相器中的N型晶体管制备为IGZO晶体管，能够降低N型晶体管的漏电流，提高反相器对第一节点和第二节点的电位保持的稳定性，保证移位寄存电路无论在低频工作状态，还是在高频工作状态时的稳定性均较高。进而，在保证移位寄存电路稳定性高的基础上，使得移位寄存电路能够为与其相连的像素单元提供更稳定的信号，进而保证像素单元的发光稳定性高，最终提高了显示装置的显示效果。此外，IGZO晶体管制程简单且尺寸小，进而能够减小反相器的尺寸，降低了反相器的占用空间，最终达到节省移位寄存电路布线空间的目的。
如图2所示，本发明实施例提供的所述输入模块100包括第一晶体管M11和第二晶体管M12，所述第一晶体管M11的第一端电连接所述第一输入端IN11，所述第一晶体管M11的栅极电连接所述第二输入端IN12，所述第一晶体管M11的第二端电连接所述第一节点Q11；所述第二晶体管M12的第一端电连接所述第一电平端VG11，所述第二晶体管M12的第二端电连接所述第一节点Q11，所述第二晶体管M12的栅极电连接所述第三输入端IN13。
在本发明一实施例中，本发明提供的所述第一输入端IN11和所述第二输入端IN12的信号均为开启信号；所述第三输入端IN13的信号为第一时钟信号；所述第四输入端IN14的信号为第二时钟信号。如图4所示，为本发明实施例一提供的又一种移位寄存电路的结构示意图，其中，本发明实施例提供的第一输入端IN11和第二输入端IN12所输出的信号相同均为开启信号，故而第一输入端IN11和第二输入端IN12可以连接为同一端口；由此，将第一输入端IN11和第二输入端IN12连接为同一开启信号输入端，通过开启信号输入端的开启信号控制第一晶体管M11实现导通或截止的基础上，可以将开启信号输入端的开启信号通过第一晶体管M11传输至第一节点Q11。进而，减少移位寄存电路的端口数量，节省移位寄存电路的布线空间；对此，本发明不做具体限制，在本发明其他实施例中，第一输入端口和第二输入端口还可以为相互独立的两个端口，需要根据实际应用进行具体设计。本发明实施例提供的第三输入端IN13和第四输入端IN14的信号均可以为时钟信号，以通过不同时钟信号线为第三输入端IN13和第四输入端IN14提供相应时钟信号。
可选的，本发明实施例提供的所述第一时钟信号的一个时钟周期内，使能信号时段与非使能信号时段的时长比值约为1/2；所述第二时钟信号的一个时钟周期内，使能信号时段与非使能信号时段的时长比值约为1/2。具体的，本发明实施例提供的所述第一时钟信号的一个时钟周期内，使能信号时段与非使能信号时段的时长比值至多为1/2；所述第二时钟信号的一个时钟周期内，使能信号时段与非使能信号时段的时长比值至多为1/2，对此本发明不做具体限制，需要根据实际应用进行具体时长设计。对于时钟周期以及使能信号时段、非使能信号时段的理解，如图8所示，以第一时钟信号以及第二晶体管M12为P型晶体管为例进行说明，第三输入端IN13的第一时钟信号的一个时钟周期(即如图8中第一阶段K11的起始节点至第三节点K13的结束节点)中，使能信号时段(即控制P型的第二晶体管M12导通的低电平的时段)的时长，与非使能信号时段(即控制P型的第二晶体管M12截止的高电平的时段)的时长比值至多为1/2。
本发明实施例提供的所述第一晶体管的驱动能力，大于所述第二反相器中接入与所述第一输入端输出使能信号相反电平信号的晶体管的驱动能力。亦即，第二反相器包括有P型晶体管和N型晶体管，其中，P型晶体管的第一端接入高电平信号，N型晶体管的第一端接入低电平信号；如第一输入端的使能信号为低电平，则第一晶体管的驱动能力大于第二反相器中P型晶体管的驱动能力；如第一输入端的使能信号为高电平，则第一晶体管的驱动能力大于第二反相器中N型晶体管的驱动能力。进而，保证第一晶体管传输的使能信号能够有效地替换第一节点在前一时刻的电位。具体地，如第一输入端的使能信号为低电平，且第一输入端的使能信号传输至第一节点之前，第一节点的电位为高电平，由于第一节点与第二反相器的输出端相连，故而第一节点的高电平由第二反相器保持，即第一节点的高电平由第二反相器中接入高电平的晶体管保持；当第一输入端的低电平传输至第一节点后，由于前一时刻第一节点的电位是由第二反相器中接入高电平的晶体管保持的高电平的电位，故而将第一晶体管的驱动能力设置为大于第二反相器中接入高电平的晶体管的驱动能力，保证第一节点在前一时刻的高电平能够成功变换为当前时刻第一晶体管传输的第一输入端的低电平。
可选的，本发明实施例可以通过设置晶体管的宽长比来实现不同晶体管驱动能力的优化，其中本发明实施例提供的所述第一晶体管的宽长比，大于所述第二反相器中接入与所述第一输入端输出使能信号相反电平信号的晶体管的宽长比。具体如图2所示，本发明实施例提供的第一晶体管M11可以为P型晶体管，第一输入端IN11的使能信号为低电平信号，其中，第一晶体管M11的宽长比大于第二反相器220中接入高电平信号VGH的P型晶体管Px1的宽长比。对此优化晶体管驱动能力的方式，本发明不做具体限制，如还可以通过对晶体管的类型进行不同设置，使得第一晶体管的驱动能力大于所述第二反相器中接入与所述第一输入端输出使能信号相反电平信号的晶体管的驱动能力，具体如第一晶体管可以为多晶硅晶体管，而在第二反相器中接入与第一输入端输出使能信号相反电平信号的晶体管为N型晶体管时，该N型晶体管可以为IGZO晶体管。
需要说明的是，晶体管的宽长比即为晶体管的沟道区的宽与长的比值，晶体管的宽长比的比值与驱动能力成正比，即晶体管的宽长比的比值越大，则晶体管的驱动能力越强。
以及，本发明实施例提供的所述第二晶体管的驱动能力，大于所述第二反相器中接入与所述第一电平端输出电平信号相反电平信号的晶体管的驱动能力。亦即，第二反相器包括有P型晶体管和N型晶体管，其中，P型晶体管的第一端接入高电平信号，N型晶体管的第一端接入低电平信号；如第一电平端为低电平，则第二晶体管的驱动能力大于第二反相器中P型晶体管的驱动能力；如第一电平端为高电平，则第二晶体管的驱动能力大于第二反相器中N型晶体管的驱动能力。进而，保证第二晶体管传输的第一电平端的电平信号能够有效的替换第一节点在前一时刻的电位。具体的，如第一电平端为高电平，第一电平端的高电平传输至第一节点之前第一节点的电位为低电平，由于第一节点与第二反相器的输出端相连，故而第一节点的低电平由第二反相器保持，即第一节点的低电平由第二反相器中接入低电平的晶体管保持；当第一电平端的高电平传输至第一节点后，由于前一时刻第一节点的电位是由第二反相器中接入低电平的晶体管保持的低电平的电位，故而将第二晶体管的驱动能力设置为大于第二反相器中接入低电平的晶体管的驱动能力，保证第一节点在前一时刻的低电平能够成功变换为当前时刻第二晶体管传输的第一电平端的高电平。
可选的，本发明实施例可以通过设置晶体管的宽长比来实现不同晶体管驱动能力的优化，其中本发明实施例提供的所述第二晶体管的宽长比，大于所述第二反相器中接入与所述第一电平端输出电平信号相反电平信号的晶体管的宽长比。具体如图2所示，本发明实施例提供的第二晶体管M12可以为P型晶体管，第一电平端VG11为高电平信号，其中，第二晶体管M12的宽长比大于第二反相器220中接入低电平信号VGL的N型晶体管Nx1的宽长比。对此优化晶体管驱动能力的方式，本发明不做具体限制，如还可以通过对晶体管的类型进行不同设置，使得第二晶体管的驱动能力大于所述第二反相器中接入与所述第一电平端的电平信号相反电平信号的晶体管的驱动能力，具体如第二晶体管可以为多晶硅晶体管，而在第二反相器中接入与第一电平端的电平信号相反电平信号的晶体管为N型晶体管时，该N型晶体管可以为IGZO晶体管。
可选的，本发明实施例提供的第一电平端VG11为高电平时，第一电平端VG11可以与高电平信号VGH的供电端口为同一端口。
如图2所示，本发明实施例提供的所述输出模块300包括第三晶体管M13和第四晶体管M14，所述第三晶体管M13的第一端电连接所述第四输入端IN14，所述第三晶体管M13的第二端电连接所述输出模块300的输出端OUT1，所述第三晶体管M13的栅极电连接所述第一节点Q11，所述第四晶体管M14的第一端电连接所述第一电源端VD11，所述第四晶体管M14的第二端电连接所述输出模块300的输出端OUT1，所述第四晶体管M14的栅极电连接所述第二节点Q12。
参考图5所示，为本发明实施例一提供的又一种移位寄存电路的结构示意图，其中，本发明实施例提供的所述移位寄存电路还包括：电连接于所述第一节点Q11和所述输出模块300之间的连通晶体管Mx1，所述连通晶体管Mx1的第一端电连接所述第一节点Q11，所述连通晶体管Mx1的第二端电连接所述输出模块300，所述连通晶体管Mx1的栅极电连接导通保持信号端INx1，所述连通晶体管Mx1用于响应所述导通保持信号端INx1的信号控制所述连通晶体管Mx1保持导通状态。比如，连通晶体管Mx1可以为P型晶体管，此时导通保持信号端INx1的信号为低电平，比如低电平信号VGL，使得连通晶体管Mx1保持常通状态。或者，连通晶体管Mx1可以为N型晶体管，此时导通保持信号端INx1的信号为高电平，比如高电平信号VGH，使得连通晶体管Mx1保持常通状态。其中本发明实施例提供的导通保持信号端INx1保持控制连通晶体管Mx1的导通，使得第一节点Q11与输出模块300之间保持导通状态。
如图5所示，本发明实施例提供的输出电路300为图5所示电路结构时，本发明实施例提供的连通晶体管Mx1的第一端电连接第一节点Q11，连通晶体管Mx1的第二端电连接第三晶体管M13的栅极，进而通过连通晶体管Mx1将第一节点Q11与第三晶体管M13的栅极保持连通。本发明实施例通过连通晶体管Mx1的设置，在第三晶体管M13的栅极处由当前高电平的电压变化为更高电压，或由当前低电平的电压变为更低电压时，通过连通晶体管Mx1改善变化的电压传输至第一节点Q11的情况，改善第一节点Q11的电压受第三晶体管M13的栅极处电压变化带来的影响，保证第一节点Q11的电位稳定性高，进而保证移位寄存电路的稳定性高。如图7所示移位寄存电路中，第三晶体管M13的栅极与输出模块300的输出端之间连接有存储电容Cx时，当存储电容Cx发生自举时，能够将第三晶体管M13的栅极处由当前高电平的电压变化为更高电压，或由当前低电平的电压变为更低电压，此时连通晶体管Mx1改善变化的电压传输至第一节点Q11的情况，改善第一节点Q11的电压受第三晶体管M13的栅极处电压变化带来的影响。
参考图6所示，为本发明实施例一提供的又一种移位寄存电路的结构示意图，其中，本发明实施例提供的所述移位寄存电路还包括：复位模块400，所述复位模块400电连接所述第一节点Q11、复位控制信号端Rs1和第一电平端VG11，所述复位模块400用于响应所述复位控制信号端Rs1的信号而将所述第一电平端VG11的电压提供至所述第一节点Q11。其中，通过复位模块500对移位寄存电路进行信号复位，保证移位寄存电路工作过程中信号的准确性高。
如图6所述，本发明实施例提供的所述复位模块400包括第五晶体管M15，所述第五晶体管M15的第一端电连接所述第一电平端VG11，所述第五晶体管M15的第二端电连接所述第一节点Q11，所述第五晶体管M15的栅极电连接所述复位控制信号端Rs1。其中，本发明实施例提供的所述第五晶体管的驱动能力，大于所述第二反相器中接入与所述第一电平端输出电平信号相反电平信号的晶体管的驱动能力，如第一电平端为低电平，则第五晶体管的驱动能力大于第二反相器中P型晶体管的驱动能力；如第一电平端为高电平，则第五晶体管的驱动能力大于第二反相器中N型晶体管的驱动能力。进而，保证第五晶体管传输的第一电平端电平信号能够有效的替换第一节点在前一时刻的电位。
参考图7所示，为本发明实施例一提供的又一种移位寄存电路的结构示意图，其中，本发明实施例提供的移位寄存电路还包括存储电容Cx，所述存储电容Cx的第一极板电连接所述第一节点Q11，所述存储电容Cx的第二极板电连接所述输出模块300的输出端OUT1。可选的，本发明实施例提供的移位寄存电路包括有连通晶体管Mx1时，本发明实施例提供的存储电容Cx的第一极板可以与连通晶体管Mx1的第二端电连接，以通过连通晶体管Mx1实现与第一节点Q11的电连接，对此本发明不做具体限制。
本发明实施例一还提供了一种移位寄存电路的驱动方法，其中驱动方法用于驱动上述实施例一提供的移位寄存电路，所述驱动方法依次包括：第一阶段、第二阶段和第三阶段；
在所述第一阶段，所述输入模块响应所述第二输入端的信号而控制所述第一输入端与所述第一节点连通；所述输出模块响应所述第一节点的信号而控制所述第四输入端与所述输出模块的输出端连通；
在所述第二阶段，所述输出模块响应所述第一节点的信号而保持控制所述第四输入端与所述输出模块的输出端连通；
在所述第三阶段，所述输入模块响应所述第三输入端的信号而控制所述第一电平端与所述第一节点连通；所述输出模块响应所述第二节点的信号而控制所述第一电源端与所述输出模块的输出端连通。
在本发明实施例一中，本发明所提供的移位寄存电路中输入模块的晶体管、输出模块的晶体管、复位模块的晶体管和连通晶体管的类型不做具体限制，其可以为N型晶体管，还可以为P型晶体管，只需要满足移位寄存电路的驱动过程即可。下面结合时序图对本发明实施例提供的移位寄存电路和驱动方法进行更为详细的描述。如图8所示，为本发明实施例一提供的一种移位寄存电路的时序图。其中图8所示时序图以图7所示移位寄存电路为例进行说明；及本发明实施例一提供的第一晶体管M11、第二晶体管M12、第三晶体管M13、第四晶体管M14、第五晶体管M15和连通晶体管Mx1均可以为P型晶体管，以及第一输入端IN11、第二输入端IN12、第三输入端IN13、第四输入端IN14、导通保持信号端INx1和复位控制信号端Rs1的使能信号均为低电平，第一电平端VG11为固定的高电平，而第一电源端VD11为固定的高电平，其中，第一电平端VG11的高电平和第一电源端VD11的高电平可以相同。具体的，驱动方法包括：
在所述第一阶段K11，所述第一输入端IN11为低电平，所述第二输入端IN12为低电平，所述第三输入端IN13为高电平，所述第四输入端IN14为高电平。此时第一晶体管M11响应第二输入端IN12的低电平而导通，将第一输入端IN11的低电平传输至第一节点Q11；第一节点Q11的低电平通过连通晶体管Mx1传输至第三晶体管M13的栅极，使得第三晶体管M13导通而将第四输入端IN14的高电平传输至输出模块300的输出端OUT1。以及，第一反相器210将第一节点Q11的低电平反相为高电平至第二节点Q12，第二节点Q12的高电平控制第四晶体管M13截止。其中，由于第一晶体管M11的驱动能力大于第二反相器220中P型晶体管的驱动能力，如上一阶段中第一节点Q11的电位为由第二反相器220中接入高电平的P型晶体管所保持的高电平时，第一晶体管M11能够有效的将第一节点Q11的电位替换为第一输入端IN11的低电平。
在所述第二阶段K12，所述第一输入端IN11为高电平，所述第二输入端IN12为高电平，所述第三输入端IN13为高电平，所述第四输入端IN14为低电平。此时第一晶体管M11和第二晶体管M12均处于关断状态，第一反相器210和第二反相器220将第一节点Q11的低电平和第二节点Q12的高电平锁存，并且，由于存储电容Cx的自举作用，使得存储电容Cx的第一极板的电位降低，进而使得第一节点Q11的低电平相较于第一阶段K11时更低。第三晶体管M13响应于第一节点Q11的低电平而保持导通，此时将第四输入端IN14的低电平传输至输出模块300的输出端OUT1。
在所述第三阶段K13，所述第一输入端IN11为高电平，所述第二输入端IN12为高电平，所述第三输入端IN13为低电平，所述第四输入端IN14为高电平。此时第一晶体管M11依旧处于关断状态，而第二晶体管M12响应于第三输入端IN13的低电平而导通，将第一电平端VG11的高电平传输至第一节点Q11，第三晶体管M13响应于第一节点Q11的高电平而关断；此时第二节点Q12为低电平，第四晶体管M14响应于第二节点Q12的低电平而导通，将第一电源端VD11的高电平传输至输出模块300的输出端OUT1。其中，由于第二晶体管M12的驱动能力设置为大于第二反相器中接入低电平的N型晶体管的驱动能力，因而此时第二晶体管M12所传输的第一电平端VG11的高电平，能够有效地将第一节点Q11在上一阶段中由第二反相器220中接入低电平的N型晶体管所保持的低电平进行替换。
以及结合图7和图8所示，本发明实施例在所述移位寄存电路还包括复位模块400时，在所述第一阶段K11前还包括复位阶段Kx1，其中，在所述复位阶段Kx1，所述复位模块500响应所述复位控制信号端Rs1的信号而控制所述第一电平端VG11与所述第一节点Q11连通。即，在复位阶段Kx1，第一输入端IN11和第二输入端IN12均为高电平，第三输入端IN13可以为高电平或低电平，第四输入端IN14也可以为高电平或低电平，及复位控制信号端Rs1为低电平；第五晶体管M15响应复位控制信号端Rs1的低电平而导通，将第一电平端VG11的高电平传输至第一节点Q11，以对移位寄存电路进行复位。其中，由于第五晶体管M15的驱动能力设置为大于第二反相器中接入低电平的N型晶体管的驱动能力，如上一阶段中第一节点Q11为低电平时，此时第五晶体管M15所传输的第一电平端VG11的高电平，能够有效地将第一节点Q11在上一阶段中由第二反相器中接入低电平的N型晶体管所保持的低电平进行替换。
需要说明的是，本发明实施例提供的复位阶段仅仅是对于单一移位寄存电路进行的复位，如移位寄存电路应用于多级移位寄存电路组成的驱动电路中时，复位阶段为整个驱动电路开启前的复位阶段。
相应的，本发明实施例还提供了一种显示面板，包括扫描驱动电路，本发明提供的所述扫描驱动电路包括多级如上述实施例一提供的移位寄存电路。
参考图9所示，为本发明实施例一提供的一种扫描驱动电路的结构示意图，其中，本发明实施例提供的多级所述移位寄存电路级联设置，多级所述移位寄存电路包括第一级移位寄存电路VR11至第N级移位寄存电路VR1n，N为大于或等于3的整数。
所述栅级驱动电路还包括开启信号线STV1、第一时钟信号线CK11、第二时钟信号线CK12和第三时钟信号线CK13。所述第一级移位寄存电路VR11的所述第一输入端IN11和所述第二输入端IN12均与所述开启信号线STV1电连接。
除所述第一级移位寄存电路VR11外，每一级移位寄存电路的所述第一输入端IN11和所述第二输入端IN12均与前一级移位寄存电路的所述输出模块的输出端OUT1电连接。对于第i级移位寄存电路，其第三输入端IN13与所述第二时钟信号线CK12电连接，其第四输入端IN14与所述第一时钟信号线CK11电连接。对于第i+1级移位寄存电路，其第三输入端IN13与所述第三时钟信号线CK13电连接，其第四输入端IN14与所述第二时钟信号线CK12电连接。对于第i+2级移位寄存电路，其第三输入端IN13与所述第一时钟信号线CK11电连接，其第四输入端IN14与所述第三时钟信号线CK13电连接，i＝3n+1，n为大于或等于0的整数，且i+2为小于N的正整数。所述第一时钟信号线CK11、所述第二时钟信号线CK12和所述第三时钟信号线CK13的使能信号时段在时间上依序排列。
参考图10所示，为本发明实施例一提供的另一种扫描驱动电路的结构示意图，其中，本发明实施例提供的移位寄存电路包括复位模块时，扫描驱动电路还包括复位控制信号线Rsx1；多级所述移位寄存电路的复位控制信号端Rs1均与所述复位控制信号线Rsx1电连接。如图11所示，为本发明实施例一提供的一种扫描驱动电路的时序图，其中，以开启信号线STV1、第一时钟信号线CK11、第二时钟信号线CK12、第三时钟信号线CK13、复位控制信号线Rsx1输出使能信号为低电平为例，复位控制信号线Rsx1在开启信号线STV1输出使能信号之前输出低电平的使能信号，且第一时钟信号线CK11、第二时钟信号线CK12、第三时钟信号线CK13的使能信号在时间上依序排列，即第一时钟信号线CK11输出使能信号后第二时钟信号线CK12输出使能信号，而第二时钟信号线CK12输出使能信号后第三时钟信号线CK13输出使能信号，而后第三时钟信号线CK13输出使能信号后第一时钟信号线CK11输出使能信号，以此循环。
在本发明一实施例中，本发明提供的扫描驱动电路可以用于驱动位于显示装置显示区的像素电路工作，其中像素电路与发光器件电连接，像素电路除了包括驱动晶体管外，其还包括有多个晶体管及电容，通过所有的晶体管和电容相互配合工作以为发光器件提供驱动电流，进而发光器件发出响应该驱动电流的光；本发明实施例一提供的扫描驱动电路可以为如图12中像素电路提供的扫描控制信号SCAN或如图12中像素电路提供的第一控制信号S1。具体参考图12所示，为本发明实施例提供的一种像素电路的结构示意图，像素电路包括：驱动晶体管T0，与驱动晶体管T0电连接的复位控制模块10、数据写入模块20、控制发光模块30和存储模块40。复位控制模块10用于将参考电压Vref传输至驱动晶体管T0的栅极，以对驱动晶体管T0的栅极电位进行复位；数据写入模块20用于将数据电压Vdata写入驱动晶体管T0的栅极；控制发光模块30用于将驱动晶体管T0生成的驱动电流传输至发光器件50，以使发光器件50发出响应驱动电流的光；及存储模块40用于保持驱动晶体管T0的栅极处电压。
如图12所示，本发明实施例提供的复位控制模块10包括有复位晶体管T1，复位晶体管T1的第一端接入参考电压Vref，复位晶体管T1的栅极电连接第一控制信号S1，复位晶体管T1的第二端电连接驱动晶体管T0的栅极。数据写入模块20包括第一数据写入晶体管T2和第二数据写入晶体管T3，第一数据写入晶体管T2和第二数据写入晶体管T3的栅极均电连接扫描控制信号SCAN，第二数据写入晶体管T3的第一端电连接驱动晶体管T0的栅极，第二数据写入晶体管T3的第二端电连接驱动晶体管T0的第二端，第一数据写入晶体管T2的第一端接入数据电压Vdata，第一数据写入晶体管T2的第二端电连接驱动晶体管T0的第一端；控制发光模块30包括第一控制发光晶体管T4和第二控制发光晶体管T5，第一控制发光晶体管T4和第二控制发光晶体管T5的栅极均电连接发光控制信号EMIT，第一控制发光晶体管T4的第一端接入第一电压PVDD，第一控制发光晶体管T4的第二端电连接驱动晶体管T0的第一端，第二控制发光晶体管T5的第一端电连接驱动晶体管T0的第二端，第二控制发光晶体管T5的第二端电连接发光器件50的第一端，发光器件50的第二端接入第二电压PVEE；及存储模块40包括电容C，电容C的第一极板接入第一电压PVDD，电容C的第二极板电连接驱动晶体管T0的栅极。
结合图12和图13所示，图13为本发明实施例一提供的一种像素电路的时序图，其中本发明实施例以像素电路所有晶体管为P型晶体管为例进行说明(即晶体管的栅极连接的控制信号为低电平时晶体管导通，且控制信号为高电平时晶体管截止)，其中本发明实施例提供的像素电路的工作过程包括依次进行的复位阶段M1、数据写入阶段M2和发光阶段M3：
在复位阶段M1，复位晶体管T1导通而将参考电压Vref传输至驱动晶体管T0的栅极，此时数据写入模块20和控制发光模块30的晶体管均截止；其中参考电压Vref为能够控制驱动晶体管T0导通的电压。
在数据写入阶段M2，控制发光模块30的晶体管和复位晶体管T1均截止。而第一数据写入晶体管T2和第二数据写入晶体管T3导通，第一数据写入晶体管T2将数据电压Vdata输出至驱动晶体管T0的第一端，而第二数据写入晶体管T3将驱动晶体管T0的栅极和第二端相连通。
在发光阶段M3，数据写入模块20的晶体管和复位晶体管T1均截止。而第一控制发光晶体管T4和第二控制发光晶体管T5导通，以形成第一电压PVDD、第一控制发光晶体管T4、驱动晶体管T0、第二控制发光晶体管T5、发光器件50和第二电压PVEE的通路，驱动晶体管T0生成的驱动电流被传输至发光器件50，发光器件50发出响应驱动电流的光。
需要说明的是，本发明实施例对上述像素电路的具体电路不做具体限制，在本发明其他实施例中还可以为其他电路连接结构。以及本发明实施例提供的驱动晶体管、复位晶体管、数据写入晶体管和控制发光晶体管均可以为P型薄膜晶体管，或者驱动晶体管、复位晶体管、数据写入晶体管和控制发光晶体管还均可以为N型薄膜晶体管；以及本发明实施例提供的第一电压为阳极电压端提供的电压，而第二电压为阴极电压端提供的电压；及发光器件可以为发光二极管，比如无机发光二极管和有机发光二极管等，对此本发明不做具体限制。
相应的，本发明实施例一还提供了一种显示装置，所述显示装置实施例一所提供的显示面板。本发明实施例提供的显示装置所包括可以仅包括单边扫描驱动电路，也就是将本申请提供的扫描驱动电路设置在显示面板的显示区的其中一侧，即通过单边扫描驱动电路实现显示装置所有扫描单元的扫描。或者，本发明实施例提供的显示装置还可以包括双边扫描驱动电路，具体如图14所示，为本发明实施例一提供的一种显示面板的结构示意图，其中本发明实施例提供的显示装置包括相对设置的第一侧扫描驱动电路和第二侧扫描驱动电路，第一侧扫描驱动电路和第二侧扫描驱动电路中，相同级移位寄存电路的输出端OUT1均连接同一扫描控制信号线SCAN，进而改善扫描控制信号线SCAN上传输扫描控制信号的迟滞情况。
如图15所述，为本发明实施例一提供的另一种显示面板的结构示意图，本发明实施例提供的显示面板包括双边扫描驱动电路时，第一侧扫描驱动电路1001和第二侧扫描驱动电路1002分别位于显示面板的显示区域AA的两侧。
需要说明的是，本发明实施例提供的显示装置可以为移动终端、笔记本、平板电脑、电脑、可穿戴设备等，对此本发明不做具体限制。
实施例二
结合图16至图30对本发明提供的另一种实施例提供的技术方案进行详细的描述。
参考图16所示，为本发明实施例二提供的一种移位寄存电路的结构示意图，其中本发明实施例提供的移位寄存电路包括：输入模块100’，第一反相器210’、第二反相器220’和输出模块300’。
所述输入模块100’电连接于第一输入端IN21、第二输入端IN22、第三输入端IN23、第四输入端IN24和第一电平端VG21，用于响应所述第二输入端IN22、所述第三输入端IN23和所述第四输入端IN24的信号，控制第一节点Q21的电位。
所述第一反相器210’的输入端电连接所述第一节点Q21，所述第一反相器210’的输出端电连接第二节点Q22，所述第二反相器220’的输入端电连接所述第二节点Q22，所述第二反相器220’的输出端电连接所述第一节点Q21。
所述输出模块300’用于响应所述第一节点Q21的电位，将第一电源端VD21的电压提供至所述输出模块300’的输出端OUT2，还用于响应所述第二节点Q22的电位，将第二电源端VD22的电压提供至所述输出模块300’的输出端OUT2，所述第一电源端VD21的电压低于所述第二电源端VD22的电压。
可以理解的，本发明实施例所提供的移位寄存电路，通过第一反相器和第二反相器来实现第一节点和第二节点处电位的锁存，保证第一节点和第二节点在低频和高频条件下的电位稳定性均较高，进而保证移位寄存电路的工作稳定性高，提高了显示装置的显示效果。
下面结合附图对本发明实施例提供的具体的移位寄存电路进行描述。如图17所示，为本发明实施例二提供的另一种移位寄存电路的结构示意图，其中，本发明实施例提供的所述第一反相器210’和所述第二反相器220’中至少之一者反相器包括：P型晶体管Px2和N型晶体管Nx2，所述P型晶体管Px2的栅极和所述N型晶体管Nx2的栅极电连接为所述反相器的输入端，所述P型晶体管Px2的第二端和所述N型晶体管Nx2的第二端电连接为所述反相器的输出端，所述P型晶体管Px2的第一端接入高电平信号VGH，所述N型晶体管Nx2的第一端接入低电平信号VGL。
需要说明的是，本实施例中涉及的第一反相器和第二反相器可以参考实施例一中的相关描述。
可选的，本发明实施例二提供的第一反相器和第二反相器可以为实施例一中图3所示反相器结构，或者其他结构类型，对此本发明不做具体限制。
此外，本发明实施例提供的高电平信号VGH的电压范围可以为6V≤VGH≤14V，具体的VGH的取值可以为8V，或者VGH的取值可以为10V。以及，低电平信号VGL的电压范围可以为-14V≤VGL≤-6V，具体的VGL的取值可以为-10V，或者VGL的取值可以为-7V。
此外，本发明实施例采用第一反相器和第二反相器首尾相连、且电连接于第一节点和第二节点方式，保证了第一节点和第二节点的电位稳定性高；并且由于第一反相器和第二反相器抗漏电能力较强，故而能够进一步保证第一节点和第二节点的电位稳定性高，提高移位寄存电路的稳定性。同时，本发明实施例仅仅采用第一反相器和第二反相器即能够实现第一节点和第二节点的电位锁存，相较于更复杂的电路，本发明实施例提供的移位寄存电路更为简单。
在本发明一实施例中，本发明所提供的所述N型晶体管可以为金属氧化物晶体管。其中，本发明实施例提供的N型晶体管为IGZO(铟镓锌氧化物)晶体管。
如图17所示，本发明实施例提供的所述输入模块100’用于响应所述第三输入端IN23的信号，将所述第一输入端IN21的信号提供至所述第一节点Q21，还用于响应所述第二输入端IN22的信号和所述第四输入端IN24的信号，将所述第一电平端VG21的电压提供至所述第一节点Q21。具体的，本发明实施例提供的所述输入模块100’包括：第一晶体管M21，其第一端电连接所述第一输入端IN21，其第二端电连接所述第一节点Q21，其栅极电连接所述第三输入端IN23；第二晶体管M22，其第一端电连接所述第一节点Q21，其栅极电连接所述第二输入端IN22；第三晶体管M23，其第一端电连接所述第二晶体管M22的第二端，其第二端电连接所述第一电平端VG21，其栅极电连接所述第四输入端IN24。
在本发明一实施例中，本发明提供的所述第一输入端IN21和所述第二输入端IN22的信号均为开启信号；所述第三输入端IN23的信号为第一时钟信号；所述第四输入端IN24的信号为第二时钟信号。如图18所示，为本发明实施例二提供的又一种移位寄存电路的结构示意图，其中，本发明实施例提供的第一输入端IN21和第二输入端IN22所输出的信号相同均为开启信号，故而第一输入端IN21和第二输入端IN22可以连接为同一输入端，以减少移位寄存电路的端口数量，节省移位寄存电路的布线空间；对此，本发明不做具体限制，在本发明其他实施例中，第一输入端口和第二输入端口还可以为相互独立的两个端口，需要根据实际应用进行具体设计。本发明实施例提供的第三输入端IN23和第四输入端IN24的信号均可以为时钟信号，通过不同时钟信号线为第三输入端IN23和第四输入端IN24提供相应时钟信号。
及在本发明一实施例中，本发明所提供的所述开启信号的非使能信号时段的时长约为单位时段的时长的正整数倍，其中，所述单位时段指的是所述第一时钟信号的一个时钟周期内的使能信号时段，或者，所述单位时段指的是所述第二时钟信号的一个时钟周期内的使能信号时段。可选的，所述第一时钟信号和所述第二时钟信号的使能信号段的时长可以相同。进而，第二输入端输出非使能信号时，第二晶体管处于截止状态，进而能够使得输入模块保持第一电平端至第一节点间的通路断开，而无法通过第一电平端的信号控制移位寄存电路输出第一电源端的电压的目的；由此，本发明通过控制开启信号的非使能信号时段的时长，达到控制移位寄存电路保持输出第二电源端的电压的时长的目的。如移位寄存电路用于驱动自发光显示装置的像素电路时，移位寄存电路用于输出发光控制信号，且第一电源端的电压为发光控制信号控制像素电路点亮发光器件的电压，而第二电源端的电压为发光控制信号控制像素电路熄灭发光器件的电压，因而通过控制开启信号的非使能信号时段在一帧画面中出现的次数，来控制发光器件在一帧画面中熄灭的次数，实现dim调光的目的，其中，dim调光即为在一帧画面中控制发光器件进行预设次数的熄灭，达到控制发光器件发光亮度的调制，减少画面闪烁。同时，通过控制开启信号的非使能信号时段的时长，来调整第二电源端输出发光控制信号的时长，进而能够达到控制发光器件熄灭的时长，实现发光器件熄灭时长的调制。
可选的，本发明实施例提供的所述第一时钟信号的一个时钟周期内，使能信号时段与非使能信号时段的时长比值约为1/2；所述第二时钟信号的一个时钟周期内，使能信号时段与非使能信号时段的时长比值约为1/2。具体的，本发明实施例提供的所述第一时钟信号的一个时钟周期内，使能信号时段与非使能信号时段的时长比值至多为1/2；所述第二时钟信号的一个时钟周期内，使能信号时段与非使能信号时段的时长比值至多为1/2，对此本发明不做具体限制，需要根据实际应用进行具体时长设计。
本发明实施例提供的所述第一晶体管的驱动能力，大于所述第二反相器中接入与所述第一输入端输出非使能信号相反电平信号的晶体管的驱动能力；其中，第一输入端的信号和第二输入端的信号可以相同，第一输入端的非使能信号即为第二输入端的非使能信号，如第二晶体管为P型晶体管时，第一输入端的非使能信号即为高电平信号。以图18为例，第一晶体管M21的驱动能力大于第二反相器中的N型晶体管Nx2的驱动能力。如此，当第一输入端的高电平传输至第一节点后，由于前一时刻第一节点的电位是由第二反相器中接入低电平的晶体管保持的低电平的电位，故而将第一晶体管的驱动能力设置为大于第二反相器中接入低电平的晶体管的驱动能力，保证第一节点在前一时刻的低电平能够成功变换为当前时刻第一晶体管传输的第一输入端的高电平。
可选的，本发明实施例可以通过设置晶体管的宽长比来实现不同晶体管驱动能力的优化，其中本发明实施例提供的所述第一晶体管的宽长比，大于所述第二反相器中接入与所述第一输入端输出使能信号相反电平信号的晶体管的宽长比。
具体如图17所示，本发明实施例提供的第五晶体管M25可以为P型晶体管，第一输入端IN21的控制第五晶体管M25关断的非使能信号为高电平信号，其中，第一晶体管M21的宽长比大于第二反相器220’中接入低电平信号VGL的N型晶体管Nx2的宽长比。对此优化晶体管驱动能力的方式，本发明不做具体限制，如还可以通过对晶体管的类型进行不同设置，使得第一晶体管的驱动能力大于所述第二反相器中接入与所述第一输入端输出非使能信号相反电平信号的晶体管的驱动能力，具体如第一晶体管可以为多晶硅晶体管，而在第二反相器中接入与第一输入端输出非使能信号相反电平信号的晶体管为N型晶体管时，该N型晶体管可以为IGZO晶体管。
以及，本发明实施例提供的相连后的所述第二晶体管和所述第三晶体管的驱动能力，大于所述第二反相器中接入与所述第一电平端输出电平信号相反电平信号的晶体管的驱动能力。进而，保证相连后第二晶体管和第三晶体管传输的第一电平端的电平信号能够有效的替换第一节点在前一时刻的电位。
可选的，本发明实施例提供的相连后的所述第二晶体管和所述第三晶体管的宽长比，大于所述第二反相器中接入与所述第一电平端输出电平信号相反电平信号的晶体管的宽长比。亦即，第二晶体股的沟道宽度为a2且长度为b2，第三晶体管的沟道宽度为a3且长度为b3，串联后的第二晶体管和第三晶体管的宽长比为1/(b2/a2+b3/a3)，且该宽长比1/(b2/a2+b3/a3)大于第二反相器中接入与所述第一电平端输出电平信号相反电平信号的晶体管的宽长比。具体如图17所示，本发明实施例提供的第二晶体管M22和第三晶体管M23均可以为P型晶体管，第一电平端VG21为低电平信号，其中，相连后的第二晶体管M22和第三晶体管M23的宽长比大于第二反相器220’中接入高电平信号VGH的P型晶体管Px2的宽长比。对此优化晶体管驱动能力的方式，本发明不做具体限制，如还可以通过对晶体管的类型进行不同设置，使得相连后的第二晶体管和第三晶体管的驱动能力大于所述第二反相器中接入与所述第一电平端的电平信号相反电平信号的晶体管的驱动能力，具体如第二晶体管和第三晶体管均可以为多晶硅晶体管，而在第二反相器中接入与第一电平端的电平信号相反电平信号的晶体管为N型晶体管时，该N型晶体管可以为IGZO晶体管。
如图17所示，本发明实施例提供的所述输出模块300’包括第四晶体管M24和第五晶体管M25，所述第四晶体管M24的第一端电连接所述第二电源端VD22，所述第四晶体管M24的第二端电连接所述输出模块300’的输出端OUT2，所述第四晶体管M24的栅极电连接所述第二节点Q22。所述第五晶体管M25的第一端电连接所述第一电源端VD21，所述第五晶体管M25的第二端电连接所述输出模块300’的输出端OUT2，所述第五晶体管M25的栅极电连接所述第一节点Q21。
参考图19所示，为本发明实施例二提供的又一种移位寄存电路的结构示意图，其中，所述移位寄存电路还包括电连接于所述第一节点Q21和所述输出模块300’之间的连通晶体管Mx2，所述连通晶体管Mx2的第一端电连接所述第一节点Q21，所述连通晶体管Mx2的第二端电连接所述输出模块300’，所述连通晶体管Mx2的栅极电连接导通保持信号端INx2，所述连通晶体管Mx2用于响应所述导通保持信号端INx2的信号控制所述连通晶体管Mx2保持导通状态。比如，连通晶体管Mx2可以为P型晶体管，此时导通保持信号端INx2的信号为低电平，使得连通晶体管Mx2保持常通状态。或者，连通晶体管Mx2可以为N型晶体管，此时导通保持信号端INx2的信号为高电平，使得连通晶体管Mx2保持常通状态。其中本发明实施例提供的导通保持信号端INx2保持控制连通晶体管Mx2的导通，使得第一节点Q21与输出模块300’之间保持导通状态。
如图14所示，本发明实施例提供的输出电路300’为图13所示电路结构时，本发明实施例提供的连通晶体管Mx2的第一端电连接第一节点Q21，连通晶体管Mx2的第二端电连接第五晶体管M25的栅极，进而通过连通晶体管Mx2将第一节点Q21与第五晶体管M25的栅极保持连通。其中，本发明实施例提供的连通晶体管Mx2可以为两个子晶体管串联于第一节点Q21和输出模块300’之间，连通晶体管Mx2的两个子晶体管的导通类型相同，且两个子晶体管的栅极连接同一端口。本发明实施例通过连通晶体管Mx2的设置，在第五晶体管M25的栅极处由当前高电平的电压变化为更高电压，或由当前低电平的电压变为更低电压时，通过连通晶体管Mx2改善变化的电压传输至第一节点Q21的情况，改善第一节点Q21的电压受第五晶体管M25的栅极处电压变化带来的影响，保证第一节点Q21的电位稳定性高，进而保证移位寄存电路的稳定性高。如图22所示移位寄存电路中，第五晶体管M25的栅极与输出模块300’的输出端之间连接有第二存储电容Cx22时，当第二存储电容Cx22发生自举时，能够将第五晶体管M25的栅极处由当前高电平的电压变化为更高电压，或由当前低电平的电压变为更低电压，此时连通晶体管Mx2改善变化的电压传输至第一节点Q21的情况，改善第一节点Q21的电压受第五晶体管M25的栅极处电压变化带来的影响。
参考图20所示，为本发明实施例二提供的又一种移位寄存电路的结构示意图，其中，本发明实施例提供的移位寄存电路还包括电连接于第一节点Q21的电压泵模块400’，电压泵模块400’连接至第一节点Q21与第三输入端IN23之间。其中，所述电压泵模块400’包括电容Cx2，所述电容Cx2的第一极板电连接于所述第一节点Q21，所述电容Cx2的第二极板电连接所述第三输入端IN23。及移位寄存电路为输出模块300’包括第四晶体管M24和第五晶体管M25时，所述电容Cx2的第一极板电连接第五晶体管M25的栅极。进而，通过电压泵模块来进一步保持第一节点Q21处电平稳定。
如图20所示，本发明实施例提供的移位寄存电路包括有连通晶体管Mx2时，电压泵模块400’还可以通过与连通晶体管Mx2的第二端相连，以与第一节点Q21实现间接电连接。即所述电压泵模块400’包括电容Cx2，所述电容Cx2的第一极板电连接于连通晶体管Mx2的第二端，所述电容Cx2的第二极板电连接所述第三输入端IN23。
参考图21所示，为本发明实施例二提供的又一种移位寄存电路的结构示意图，其中，本发明实施例提供的所述移位寄存电路还包括复位模块500’，所述复位模块500’电连接所述第一节点Q21、复位控制信号端Rs2和第一电平端VG21，所述复位模块500’用于响应所述复位控制信号端Rs2的信号而将所述第一电平端VG21的电压提供至所述第一节点Q21。其中，本发明实施例提供的所述复位模块500’包括第六晶体管M26，所述第六晶体管M26的第一端电连接所述第一电平端VG21，所述第六晶体管M26的第二端电连接所述第一节点Q21，所述第六晶体管M26的栅极电连接所述复位控制信号端Rs2；其中，通过复位模块500’对移位寄存电路进行信号复位，保证移位寄存电路工作过程中信号的准确性高。本发明实施例提供的所述第六晶体管的驱动能力，大于所述第二反相器中接入与所述第一电平端输出电平信号相反电平信号的晶体管的驱动能力。进而，在第一反相器将第六晶体管传输的电平信号反相后，保证第二反相器能够有效的将第一反相器输出的信号反相。
参考图22所示，为本发明实施例二提供的又一种移位寄存电路的结构示意图，其中，本发明实施例提供的移位寄存电路还包括第一存储电容Cx21和第二存储电容Cx22，所述第一存储电容Cx21的第一极板电连接所述第二节点Q22，所述第一存储电容Cx21的第二极板电连接所述输出模块300’的输出端OUT2；所述第二存储电容Cx22的第一极板电连接所述第一节点Q21，所述第二存储电容Cx22的第二极板电连接所述输出模块300’的输出端OUT2。
且进一步如图22所示，本发明实施例提供的移位寄存电路还包括与输出模块300’的输出端OUT2电连接的滤波模块600’，滤波模块600’包括滤波电阻Rx23和滤波电容Cx23，滤波电阻Rx23的第一端与输出模块300’的输出端OUT2电连接，滤波电阻Rx23的第二端与移位寄存电路的输出端OUT2’电连接，及滤波电容Cx23的第一极板电连接滤波电阻Rx23的第二端，滤波电容Cx23的第二极板电连接第三电源端VD23，进而通过滤波模块600’优化移位寄存电路的输出。
本发明实施例二还提供了一种移位寄存电路的驱动方法，其中驱动方法用于驱动上述实施例二提供的移位寄存电路，所述驱动方法依次包括：第一阶段、第二阶段和第三阶段；
在所述第一阶段，所述输入模块响应所述第三输入端的信号而控制所述第一输入端与所述第一节点连通；所述输出模块响应所述第二节点的信号而控制所述第二电源端与所述输出模块的输出端连通。
在所述第二阶段，所述输出模块响应所述第二节点的信号而保持控制所述第二电源端与所述输出模块的输出端连通。
在所述第三阶段，所述输入模块响应所述第二输入端和第四输入端的信号而控制所述第一电平端与所述第一节点连通；所述输出模块响应所述第一节点的信号而控制所述第一电源端与所述输出模块的输出端连通。
在本发明实施例二中，本发明所提供的移位寄存电路中输入模块的晶体管、输出模块的晶体管、复位模块的晶体管和连通晶体管的类型不做具体限制，其可以为N型晶体管，还可以为P型晶体管，只需要满足移位寄存电路的驱动过程即可。下面结合时序图对本发明实施例提供的移位寄存电路和驱动方法进行更为详细的描述。如图18所示，为本发明实施例二提供的一种移位寄存电路的时序图。其中图23所示时序图以图22所示移位寄存电路为例进行说明；及本发明实施例一提供的第一晶体管M21、第二晶体管M22、第三晶体管M23、第四晶体管M24、第五晶体管M25、第六晶体管M26和连通晶体管Mx2均可以为P型晶体管，以及第一输入端IN21、第二输入端IN22、第三输入端IN23、第四输入端IN24、导通保持信号端INx2和复位控制信号端Rs2的使能信号均为低电平，且第一输入端IN21的非使能信号为高电平，第一电平端VG21为固定的低电平，第一电源端VD21为固定的低电平，而第二电源端VD22为固定的高电平，且第一电平端VG21可以与第一电源端VD21电压相同。具体的，驱动方法包括：
在所述第一阶段K21，所述第一输入端IN21为高电平，所述第二输入端IN22为高电平，所述第三输入端IN23为低电平，所述第四输入端IN24为高电平。此时第一晶体管M21响应第三输入端IN23的低电平而导通，将第一输入端IN21的高电平传输至第一节点Q21；第一节点Q21的高电平经过第一反相器210’反相后，使得第二节点Q22为低电平。第二节点Q22的低电平传输至第四晶体管M24的栅极，而控制第四晶体管M24导通；第四晶体管M24将第二电源端VD22的高电平传输至输出模块300’的输出端OUT2，经过滤波模块600’滤波后输出。其中，由于第一晶体管M21的非使能信号即为高电平，第一晶体管M21的驱动能力大于第二反相器220’中N型晶体管的驱动能力，如上一阶段中第一节点Q21的电位为由第二反相器220’中接入低电平的N型晶体管所保持的低电平时，第一晶体管M21能够有效的将第一节点Q21的电位替换为第一输入端IN21的高电平。
在所述第二阶段K22，所述第三输入端IN23为高电平，所述第四输入端IN24为高电平。可选的，本发明实施例二提供的第二阶段K22时，第一晶体管M21和第三晶体管M23均为关断状态，故第一输入端IN21和第二输入端IN22可以为高电平或低电平。此时，第一晶体管M21和第三晶体管M23分别响应第三输入端IN23和第四输入端IN24的高电平而均为关断状态，第一反相器210’和第二反相器220’将第一节点Q21的高电平和第二节点Q22的低电平锁存。第二节点Q22的低电平传输至第四晶体管M24的栅极，而控制第四晶体管M24导通；第四晶体管M24将第二电源端VD22的高电平传输至输出模块300’的输出端OUT2，经过滤波模块600’滤波后输出。
在所述第三阶段K23，所述第一输入端IN21为低电平，所述第二输入端IN22为低电平，所述第三输入端IN23为高电平，所述第四输入端IN24为低电平。此时第二晶体管M22和第三晶体管M23分别响应第二输入端IN22和第四输入端IN24的低电平而导通，将第一电平端VG21的低电平传输至第一节点Q21；第一节点Q21将低电平通过连通晶体管Mx2传输至第五晶体管M25的栅极，而控制第五晶体管M25导通；第五晶体管M25将第一电源端VD21的低电平传输至输出模块300’的输出端OUT2，经过滤波模块600’滤波后输出。其中，由于相连的第二晶体管M22和第三晶体管M23的驱动能力设置为大于第二反相器中接入高电平的P型晶体管的驱动能力，因而此时第二晶体管M22和第三晶体管M23所传输的第一电平端VG21的低电平，能够有效地将第一节点Q21在上一阶段中由第二反相器220’中接入高电平的P型晶体管所保持的高电平进行替换。
需要说明的是，上述的第二阶段和第三阶段中的各输入端的信号对应于由第一输入端IN21和第二输入端IN22提供的开启信号的非使能信号时段的时长为单位时段的时长，而当其时长大于单位时段的时长时，第二阶段和第三阶段的各输入端的信号可以与上述提供的情况不同，比如，在第二阶段，第一输入端IN21和第二输入端IN22提供高电平，同时，第三输入端IN23的信号可以为高电平或者低电平，第四输入端IN24的信号可以为高电平或者低电平。
结合图22和图23所示，本发明实施例在所述移位寄存电路还包括复位模块500’时，在所述第一阶段K21前还包括复位阶段Kx2，其中，在所述复位阶段Kx2，所述复位模块500’响应所述复位控制信号端Rs2的信号而控制所述第一电平端VG21与所述第一节点Q21连通，将第一电平端VG11的低电平传输至第一节点Q21，以对移位寄存电路进行复位。其中，由于第六晶体管M26的驱动能力设置为大于第二反相器中接入高电平的P型晶体管的驱动能力，如上一阶段中第一节点Q21为高电平时，此时第六晶体管M25所传输的第一电平端VG21的低电平，能够有效地将第一节点Q21在上一阶段中由第二反相器中接入高电平的P型晶体管所保持的高电平进行替换。
需要说明的是，本发明实施例提供的复位阶段仅仅是对于单一移位寄存电路进行的复位，如移位寄存电路应用于多级移位寄存电路组成的驱动电路中时，复位阶段为整个驱动电路开启前的复位阶段。
需要说明的是，本发明实施例提供的移位寄存电路用于驱动自发光显示装置的像素电路时，本发明提供的驱动方法在一帧画面中且在第三阶段之后，还可以多次重复第一阶段、第二阶段和第三阶段的过程，达到dim调光的目的。如图24所示，本发明实施例提供的驱动方法，根据需求，可以多次通过第一输入端IN21(亦即第二输入端IN22)向移位寄存电路提供开启信号的非使能信号时段(其中非使能信号时段即为高电平时段)，以多次重复第一阶段至第三阶段(如图24中第一阶段K21、第二阶段K22和第三阶段K23，及重复的第一阶段K21’、第二阶段K22’和第三阶段K23’)，从而实现移位寄存电路的滚动式输出。
如图24所示，第一输入端IN21(亦即第二输入端IN22)多次提供的开启信号的非使能信号时段(其中非使能信号时段即为高电平时段)的时长可以相同(如图24所示)，也可以不同，对此需要根据实际应用中移位寄存电路的输出端OUT2所输出第二电源端VD22的电压的时长具体确定。以及，本发明实施例提供的第一输入端和第二输入端所输出的开启信号，其非使能信号时段的时长为单位时段的时长的正整数倍，具体如1倍、2倍、3倍等，对此需要根据实际应用进行具体设计。其中，所述单位时段指的是所述第一时钟信号(第三输入端的信号)的一个时钟周期内的使能信号时段，或者，所述单位时段指的是所述第二时钟信号(第四输入端的信号)的一个时钟周期内的使能信号时段。可选的，所述第一时钟信号和所述第二时钟信号的使能信号段的时长可以相同。进而，第二输入端输出非使能信号时，第二晶体管处于的截止状态，进而能够使得输入模块保持第一电平端至第一节点间的通路断开，而无法通过第一电平端的信号控制移位寄存电路输出第一电源端的电压的目的；由此，本发明通过控制开启信号的非使能信号时段的时长，达到控制移位寄存电路保持输出第二电源端的电压的时长的目的。如移位寄存电路用于驱动自发光显示装置的像素电路时，移位寄存电路用于输出发光控制信号，且第一电源端的电压为发光控制信号控制像素电路点亮发光器件的电压，而第二电源端的电压为发光控制信号控制像素电路熄灭发光器件的电压，因而通过控制开启信号的非使能信号时段出现的次数以及时长，从而在移位寄存电路输出的发光控制信号中，比如控制发光器件发光的阶段，插入控制发光器件熄灭的信号，并控制发光器件熄灭的次数和时长，实现dim调光的目的，减小显示画面的闪烁。具体地，通过控制开启信号的非使能信号时段的时长，能够达到控制第二电源端输出发光控制信号的时长，最终达到控制发光器件熄灭的时长，实现发光器件熄灭时长的调制。比如，在发光阶段，在发光控制信号中插入的多个控制发光器件熄灭的时长的设置规律可以是，依次递增，依次递减，或者，较长时长与较短时长交替设置等。
需要说明的是，在图24中，示意了第一输入端IN21输出的相邻两个脉冲之间的间隔均相同。另外，也可以根据需求设置第一输入端IN21输出的各脉冲的时刻，使相邻两个脉冲之间的间隔不同，比如，间隔时间逐渐增加，或者，逐渐减小，或者，较长间隔时间与较短间隔时间交替设置等等。
相应的，本发明实施例还提供了一种显示面板，包括扫描驱动电路，本发明提供的所述扫描驱动电路包括多级如上述实施例二提供的移位寄存电路。
参考图25所示，为本发明实施例二提供的一种扫描驱动电路的结构示意图，其中本发明实施例提供的多级所述移位寄存电路级联设置，多级所述移位寄存电路包括第一级移位寄存电路VR21至第N级移位寄存电路VR2n，N为大于或等于3的整数；
所述栅级驱动电路还包括开启信号线STV2、第一时钟信号线CK21、第二时钟信号线CK22和第三时钟信号线CK23；所述第一级移位寄存电路VR21的所述第一输入端IN21和所述第二输入端IN22均与所述开启信号线STV2电连接；除所述第一级移位寄存电路VR21外，每一级移位寄存电路的所述第一输入端IN21和所述第二输入端IN22均与前一级移位寄存电路的输出端OUT2’电连接；对于第i级移位寄存电路，其第三输入端IN23与所述第一时钟信号线CK21电连接，其第四输入端IN24与所述第三时钟信号线CK23电连接；对于第i+1级移位寄存电路，其第三输入端IN23与所述第二时钟信号线CK22电连接，其第四输入端IN24与所述第一时钟信号线CK21电连接；对于第i+2级移位寄存电路，其第三输入端IN23与所述第三时钟信号线CK23电连接，其第四输入端IN24与所述第二时钟信号线CK22电连接，i＝3n+1，n为大于或等于0的整数，且i+2为小于N的正整数；所述第一时钟信号线CK21、所述第二时钟信号线CK22和所述第三时钟信号线CK23的使能信号时段在时间上依序排列。
参考图26所示，为本发明实施例二提供的另一种扫描驱动电路的结构示意图，其中，本发明实施例提供的移位寄存电路包括复位模块时，扫描驱动电路还包括复位控制信号线Rsx2；多级所述移位寄存电路的复位控制信号端Rs2均与所述复位控制信号线Rsx2电连接。如图27所示，为本发明实施例二提供的一种扫描驱动电路的时序图，其中，以开启信号线STV2、第一时钟信号线CK21、第二时钟信号线CK22、第二时钟信号线CK23、复位控制信号线Rsx2输出使能信号为低电平为例，复位控制信号线Rsx2在开启信号线STV2输出非使能信号之前输出低电平的使能信号，且第一时钟信号线CK21、第二时钟信号线CK22、第三时钟信号线CK23的使能信号在时间上依序排列，即第一时钟信号线CK21输出使能信号后第二时钟信号线CK22输出使能信号，而第二时钟信号线CK22输出使能信号后第三时钟信号线CK23输出使能信号，而后第三时钟信号线CK23输出使能信号后第一时钟信号线CK21输出使能信号，以此循环。
在本发明一实施例中，本发明提供的扫描驱动电路可以用于驱动位于显示装置显示区的像素电路工作，其中像素电路与发光器件电连接，像素电路除了包括驱动晶体管外，其还包括有多个晶体管及电容，通过所有的晶体管和电容相互配合工作以为发光器件提供驱动电流，进而发光器件发出响应该驱动电流的光；本发明实施例一提供的扫描驱动电路可以为像素电路提供发光控制信号EMIT；其中具体像素电路结构和驱动过程可以如图12和图13所示相关技术。
进一步的，参考图28所示，为本发明实施例二提供的一种像素电路的时序图，其中像素电路具体结合可以实施例一中图12所示像素电路，及发光控制信号EMIT可参考图24中输出端OUT2的信号。其中本发明实施例提供的像素电路的工作过程包括依次进行的复位阶段M1、数据写入阶段M2和发光阶段M3：
在复位阶段M1，复位晶体管T1导通而将参考电压Vref传输至驱动晶体管T0的栅极，此时数据写入模块20和控制发光模块30的晶体管均截止；其中参考电压Vref为能够控制驱动晶体管T0导通的电压。
在数据写入阶段M2，控制发光模块30的晶体管和复位晶体管T1均截止。而第一数据写入晶体管T2和第二数据写入晶体管T3导通，第一数据写入晶体管T2将数据电压Vdata输出至驱动晶体管T0的第一端，而第二数据写入晶体管T3将驱动晶体管T0的栅极和第二端相连通。
在发光阶段M3，包括正常发光阶段M31和调光阶段M32；其中在正常发光阶段M31：数据写入模块20的晶体管和复位晶体管T1均截止。而第一控制发光晶体管T4和第二控制发光晶体管T5响应于发光控制信号EMIT的使能信号导通，以形成第一电压PVDD、第一控制发光晶体管T4、驱动晶体管T0、第二控制发光晶体管T5、发光器件50和第二电压PVEE的通路，驱动晶体管T0生成的驱动电流被传输至发光器件50，发光器件50发出响应驱动电流的光。及在调光阶段M32：数据写入模块20的晶体管和复位晶体管T1均截止。而第一控制发光晶体管T4和第二控制发光晶体管T5响应于发光控制信号EMIT的非使能信号关断，实现dim调光的目的。同时，通过控制发光控制信号EMIT的非使能信号的时长，能够实现发光器件50的熄灭时长。
亦即，本发明实施例提供的扫描驱动电路为像素电路提供发光控制信号，通过控制开启信号的非使能信号时段在一帧画面中出现的次数，来控制发光控制信号为非使能信号的次数，实现像素电路dim调光的目的；以及，通过控制开启信号的非使能信号时段的时长，来控制发光控制信号为非使能信号的时长，实现发光器件熄灭时长的调制。
需要说明的是，本发明实施例对上述像素电路的具体电路不做具体限制，在本发明其他实施例中还可以为其他电路连接结构。以及本发明实施例提供的驱动晶体管、复位晶体管、数据写入晶体管和控制发光晶体管均可以为P型薄膜晶体管，或者驱动晶体管、复位晶体管、数据写入晶体管和控制发光晶体管还均可以为N型薄膜晶体管；以及本发明实施例提供的第一电压为阳极电压端提供的电压，而第二电压为阴极电压端提供的电压；及发光器件可以为发光二极管等，对此本发明不做具体限制。
相应的，本发明实施例一还提供了一种显示装置，所述显示装置实施例一所提供的显示面板。
本发明实施例提供的显示装置所包括可以仅包括单边扫描驱动电路，也就是将本申请提供的扫描驱动电路设置在显示面板的显示区的其中一侧，即通过单边扫描驱动电路实现显示装置所有扫描单元的扫描。或者，本发明实施例提供的显示装置还可以包括双边扫描驱动电路，具体如图29所示，为本发明实施例二提供的一种显示面板的结构示意图，其中本发明实施例提供的显示装置包括相对设置的第一侧扫描驱动电路和第二侧扫描驱动电路，第一侧扫描驱动电路和第二侧扫描驱动电路中，相同级移位寄存电路的输出端OUT2’均连接同一发光控制信号线EMIT，进而改善发光控制信号线EMIT上传输发光控制信号的迟滞情况。
如图30所述，为本发明实施例二提供的另一种显示面板的结构示意图，本发明实施例提供的显示面板包括双边扫描驱动电路时，第一侧扫描驱动电路1001’和第二侧扫描驱动电路1002’分别位于显示面板的显示区域AA的两侧。
需要说明的是，本发明实施例提供的显示装置可以为移动终端、笔记本、平板电脑、电脑、可穿戴设备等，对此本发明不做具体限制。
本发明实施例一和实施例二分别提供了一种移位寄存电路及其驱动方法、显示面板及显示装置，通过第一反相器和第二反相器来实现第一节点和第二节点处电位的锁存，保证第一节点和第二节点在低频和高频条件下的电位稳定性均较高，进而保证移位寄存电路的工作稳定性高，提高了显示装置的显示效果。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (49)

1.一种移位寄存电路，其特征在于，包括：输入模块、第一反相器、第二反相器和输出模块；
所述输入模块电连接于第一输入端、第二输入端、第三输入端和第一电平端，用于响应所述第二输入端和所述第三输入端的信号，控制第一节点的电位；
所述第一反相器的输入端电连接所述第一节点，所述第一反相器的输出端电连接第二节点，所述第二反相器的输入端电连接所述第二节点，所述第二反相器的输出端电连接所述第一节点；
所述输出模块用于响应所述第一节点的电位，将第四输入端的信号提供至所述输出模块的输出端，还用于响应所述第二节点的电位，将第一电源端的电压提供至所述输出模块的输出端。
2.根据权利要求1所述的移位寄存电路，其特征在于，所述第一反相器和所述第二反相器中至少之一者反相器包括：P型晶体管和N型晶体管，所述P型晶体管的栅极和所述N型晶体管的栅极电连接为所述反相器的输入端，所述P型晶体管的第二端和所述N型晶体管的第二端电连接为所述反相器的输出端，所述P型晶体管的第一端接入高电平信号，所述N型晶体管的第一端接入低电平信号。
3.根据权利要求2所述的移位寄存电路，其特征在于，所述N型晶体管为金属氧化物晶体管。
4.根据权利要求1所述的移位寄存电路，其特征在于，所述第一输入端和所述第二输入端的信号均为开启信号；
所述第三输入端的信号为第一时钟信号；
所述第四输入端的信号为第二时钟信号。
5.根据权利要求4所述的移位寄存电路，其特征在于，所述第一时钟信号的一个时钟周期内，使能信号时段与非使能信号时段的时长比值约为1/2；
所述第二时钟信号的一个时钟周期内，使能信号时段与非使能信号时段的时长比值约为1/2。
6.根据权利要求1所述的移位寄存电路，其特征在于，所述输入模块包括第一晶体管和第二晶体管，所述第一晶体管的第一端电连接所述第一输入端，所述第一晶体管的栅极电连接所述第二输入端，所述第一晶体管的第二端电连接所述第一节点；
所述第二晶体管的第一端电连接所述第一电平端，所述第二晶体管的第二端电连接所述第一节点，所述第二晶体管的栅极电连接所述第三输入端。
7.根据权利要求6所述的移位寄存电路，其特征在于，
所述第一晶体管的驱动能力，大于所述第二反相器中接入与所述第一输入端输出使能信号相反电平信号的晶体管的驱动能力。
8.根据权利要求6所述的移位寄存电路，其特征在于，所述第一晶体管的宽长比，大于所述第二反相器中接入与所述第一输入端输出使能信号相反电平信号的晶体管的宽长比。
9.根据权利要求6所述的移位寄存电路，其特征在于，所述第二晶体管的驱动能力，大于所述第二反相器中接入与所述第一电平端输出电平信号相反电平信号的晶体管的驱动能力。
10.根据权利要求6所述的移位寄存电路，其特征在于，所述第二晶体管的宽长比，大于所述第二反相器中接入与所述第一电平端输出电平信号相反电平信号的晶体管的宽长比。
11.根据权利要求1所述的移位寄存电路，其特征在于，所述输出模块包括第三晶体管和第四晶体管，所述第三晶体管的第一端电连接所述第四输入端，所述第三晶体管的第二端电连接所述输出模块的输出端，所述第三晶体管的栅极电连接所述第一节点，所述第四晶体管的第一端电连接所述第一电源端，所述第四晶体管的第二端电连接所述输出模块的输出端，所述第四晶体管的栅极电连接所述第二节点。
12.根据权利要求1所述的移位寄存电路，其特征在于，所述移位寄存电路还包括电连接于所述第一节点和所述输出模块之间的连通晶体管，所述连通晶体管的第一端电连接所述第一节点，所述连通晶体管的第二端电连接所述输出模块，所述连通晶体管的栅极电连接导通保持信号端，所述连通晶体管用于响应所述导通保持信号端的信号控制所述连通晶体管保持导通状态。
13.根据权利要求1所述的移位寄存电路，其特征在于，所述移位寄存电路还包括复位模块，所述复位模块电连接所述第一节点、复位控制信号端和所述第一电平端，所述复位模块用于响应所述复位控制信号端的信号而将所述第一电平端的电压提供至所述第一节点。
14.根据权利要求13所述的移位寄存电路，其特征在于，所述复位模块包括第五晶体管，所述第五晶体管的第一端电连接所述第一电平端，所述第五晶体管的第二端电连接所述第一节点，所述第五晶体管的栅极电连接所述复位控制信号端；
所述第五晶体管的驱动能力，大于所述第二反相器中接入与所述第一电平端输出电平信号相反电平信号的晶体管的驱动能力。
15.根据权利要求1所述的移位寄存电路，其特征在于，还包括存储电容，所述存储电容的第一极板电连接所述第一节点，所述存储电容的第二极板电连接所述输出模块的输出端。
16.一种移位寄存电路的驱动方法，其特征在于，
用于驱动权利要求1-15任意一项所述的移位寄存电路，所述驱动方法依次包括：第一阶段、第二阶段和第三阶段；
在所述第一阶段，所述输入模块响应所述第二输入端的信号而控制所述第一输入端与所述第一节点连通；所述输出模块响应所述第一节点的信号而控制所述第四输入端与所述输出模块的输出端连通；
在所述第二阶段，所述输出模块响应所述第一节点的信号而保持控制所述第四输入端与所述输出模块的输出端连通；
在所述第三阶段，所述输入模块响应所述第三输入端的信号而控制所述第一电平端与所述第一节点连通；所述输出模块响应所述第二节点的信号而控制所述第一电源端与所述输出模块的输出端连通。
17.根据权利要求16所述的移位寄存电路的驱动方法，其特征在于，
在所述第一阶段，所述第一输入端为低电平，所述第二输入端为低电平，所述第三输入端为高电平，所述第四输入端为高电平；
在所述第二阶段，所述第一输入端为高电平，所述第二输入端为高电平，所述第三输入端为高电平，所述第四输入端为低电平；
在所述第三阶段，所述第一输入端为高电平，所述第二输入端为高电平，所述第三输入端为低电平，所述第四输入端为高电平。
18.根据权利要求16所述的移位寄存电路的驱动方法，其特征在于，在所述移位寄存电路还包括复位模块时，在所述第一阶段前还包括复位阶段，其中，在所述复位阶段，所述复位模块响应所述复位控制信号端的信号而控制所述第一电平端与所述第一节点连通。
19.一种显示面板，其特征在于，包括扫描驱动电路，所述扫描驱动电路包括多级如权利要求1-15任意一项所述的移位寄存电路。
20.根据权利要求19所述的显示面板，其特征在于，多级所述移位寄存电路级联设置，多级所述移位寄存电路包括第一级移位寄存电路至第N级移位寄存电路，N为大于或等于3的整数；
所述栅级驱动电路还包括开启信号线、第一时钟信号线、第二时钟信号线和第三时钟信号线；
所述第一级移位寄存电路的所述第一输入端和所述第二输入端均与所述开启信号线电连接；
除所述第一级移位寄存电路外，每一级移位寄存电路的所述第一输入端和所述第二输入端均与前一级移位寄存电路的所述输出模块的输出端电连接；
对于第i级移位寄存电路，其第三输入端与所述第二时钟信号线电连接，其第四输入端与所述第一时钟信号线电连接；
对于第i+1级移位寄存电路，其第三输入端与所述第三时钟信号线电连接，其第四输入端与所述第二时钟信号线电连接；
对于第i+2级移位寄存电路，其第三输入端与所述第一时钟信号线电连接，其第四输入端与所述第三时钟信号线电连接，i＝3n+1，n为大于或等于0的整数，且i+2为小于N的正整数；
所述第一时钟信号线、所述第二时钟信号线和所述第三时钟信号线的使能信号时段在时间上依序排列。
21.根据权利要求19所述的显示面板，其特征在于，还包括复位控制信号线；
多级所述移位寄存电路的复位控制信号端均与所述复位控制信号线电连接。
22.一种显示装置，其特征在于，所述显示装置包括权利要求19-21任意一项所述的显示面板。
23.一种移位寄存电路，其特征在于，包括：输入模块，第一反相器、第二反相器和输出模块；
所述输入模块电连接于第一输入端、第二输入端、第三输入端、第四输入端和第一电平端，用于响应所述第二输入端、所述第三输入端和所述第四输入端的信号，控制第一节点的电位；
所述第一反相器的输入端电连接所述第一节点，所述第一反相器的输出端电连接第二节点，所述第二反相器的输入端电连接所述第二节点，所述第二反相器的输出端电连接所述第一节点；
所述输出模块用于响应所述第一节点的电位，将第一电源端的电压提供至所述输出模块的输出端，还用于响应所述第二节点的电位，将第二电源端的电压提供至所述输出模块的输出端，所述第一电源端的电压低于所述第二电源端的电压。
24.根据权利要求23所述的移位寄存电路，其特征在于，所述第一反相器和所述第二反相器中至少之一者反相器包括：P型晶体管和N型晶体管，所述P型晶体管的栅极和所述N型晶体管的栅极电连接为所述反相器的输入端，所述P型晶体管的第二端和所述N型晶体管的第二端电连接为所述反相器的输出端，所述P型晶体管的第一端接入高电平信号，所述N型晶体管的第一端接入低电平信号。
25.根据权利要求24所述的移位寄存电路，其特征在于，所述N型晶体管为金属氧化物晶体管。
26.根据权利要求23所述的移位寄存电路，其特征在于，
所述第一输入端和所述第二输入端的信号均为开启信号；
所述第三输入端的信号为第一时钟信号；
所述第四输入端的信号为第二时钟信号。
27.根据权利要求26所述的移位寄存电路，其特征在于，
所述开启信号的非使能信号时段的时长约为单位时段的时长的正整数倍，其中，所述单位时段指的是所述第一时钟信号的一个时钟周期内的使能信号时段，或者，所述单位时段指的是所述第二时钟信号的一个时钟周期内的使能信号时段。
28.根据权利要求26所述的移位寄存电路，其特征在于，
所述第一时钟信号的一个时钟周期内，使能信号时段与非使能信号时段的时长比值约为1/2；
所述第二时钟信号的一个时钟周期内，使能信号时段与非使能信号时段的时长比值约为1/2。
29.根据权利要求26所述的移位寄存电路，其特征在于，
所述第一输入端与所述第二输入端为同一输入端。
30.根据权利要求23所述的移位寄存电路，其特征在于，
所述输入模块用于响应所述第三输入端的信号，将所述第一输入端的信号提供至所述第一节点，还用于响应所述第二输入端的信号和所述第四输入端的信号，将所述第一电平端的电压提供至所述第一节点。
31.根据权利要求30所述的移位寄存电路，其特征在于，所述输入模块包括：
第一晶体管，其第一端电连接所述第一输入端，其第二端电连接所述第一节点，其栅极电连接所述第三输入端；
第二晶体管，其第一端电连接所述第一节点，其栅极电连接所述第二输入端；
第三晶体管，其第一端电连接所述第二晶体管的第二端，其第二端电连接所述第一电平端，其栅极电连接所述第四输入端。
32.根据权利要求31所述的移位寄存电路，其特征在于，
所述第一晶体管的驱动能力，大于所述第二反相器中接入与所述第一输入端输出非使能信号相反电平信号的晶体管的驱动能力。
33.根据权利要求31所述的移位寄存电路，其特征在于，所述第一晶体管的宽长比，大于所述第二反相器中接入与所述第一输入端输出使能信号相反电平信号的晶体管的宽长比。
34.根据权利要求31所述的移位寄存电路，其特征在于，相连后的所述第二晶体管和所述第三晶体管的驱动能力，大于所述第二反相器中接入与所述第一电平端输出电平信号相反电平信号的晶体管的驱动能力。
35.根据权利要求31所述的移位寄存电路，其特征在于，相连后的所述第二晶体管和所述第三晶体管的宽长比，大于所述第二反相器中接入与所述第一电平端输出电平信号相反电平信号的晶体管的宽长比。
36.根据权利要求23所述的移位寄存电路，其特征在于，所述输出模块包括第四晶体管和第五晶体管，所述第四晶体管的第一端电连接所述第二电源端，所述第四晶体管的第二端电连接所述输出模块的输出端，所述第四晶体管的栅极电连接所述第二节点；
所述第五晶体管的第一端电连接所述第一电源端，所述第五晶体管的第二端电连接所述输出模块的输出端，所述第五晶体管的栅极电连接所述第一节点。
37.根据权利要求23所述的移位寄存电路，其特征在于，所述移位寄存电路还包括电连接于所述第一节点和所述输出模块之间的连通晶体管，所述连通晶体管的第一端电连接所述第一节点，所述连通晶体管的第二端电连接所述输出模块，所述连通晶体管的栅极电连接导通保持信号端，所述连通晶体管用于响应所述导通保持信号端的信号控制所述连通晶体管保持导通状态。
38.根据权利要求23所述的移位寄存电路，其特征在于，还包括电连接于所述第一节点的电压泵模块。
39.根据权利要求38所述的移位寄存电路，其特征在于，所述电压泵模块包括电容，所述电容的第一极板电连接于所述第一节点，所述电容的第二极板电连接所述第三输入端。
40.根据权利要求23所述的移位寄存电路，其特征在于，所述移位寄存电路还包括复位模块，所述复位模块电连接所述第一节点、复位控制信号端和第一电平端，所述复位模块用于响应所述复位控制信号端的信号而将所述第一电平端的电压提供至所述第一节点。
41.根据权利要求40所述的移位寄存电路，其特征在于，所述复位模块包括第六晶体管，所述第六晶体管的第一端电连接所述第一电平端，所述第六晶体管的第二端电连接所述第一节点，所述第六晶体管的栅极电连接所述复位控制信号端；
所述第六晶体管的驱动能力，大于所述第二反相器中接入与所述第一电平端输出电平信号相反电平信号的晶体管的驱动能力。
42.根据权利要求23所述的移位寄存电路，其特征在于，还包括第一存储电容和第二存储电容，所述第一存储电容的第一极板电连接所述第二节点，所述第一存储电容的第二极板电连接所述输出模块的输出端；
所述第二存储电容的第一极板电连接所述第一节点，所述第二存储电容的第二极板电连接所述输出模块的输出端。
43.一种移位寄存器的驱动方法，其特征在于，
用于驱动权利要求23-42任意一项所述的移位寄存电路，所述驱动方法依次包括：第一阶段、第二阶段和第三阶段；
在所述第一阶段，所述输入模块响应所述第三输入端的信号而控制所述第一输入端与所述第一节点连通；所述输出模块响应所述第二节点的信号而控制所述第二电源端与所述输出模块的输出端连通；
在所述第二阶段，所述输出模块响应所述第二节点的信号而保持控制所述第二电源端与所述输出模块的输出端连通；
在所述第三阶段，所述输入模块响应所述第二输入端和第四输入端的信号而控制所述第一电平端与所述第一节点连通；所述输出模块响应所述第一节点的信号而控制所述第一电源端与所述输出模块的输出端连通。
44.根据权利要求43所述的移位寄存电路的驱动方法，其特征在于，在所述第一阶段，所述第一输入端为高电平，所述第二输入端为高电平，所述第三输入端为低电平，所述第四输入端为高电平；
在所述第二阶段，所述第三输入端为高电平，所述第四输入端为高电平；
在所述第三阶段，所述第一输入端为低电平，所述第二输入端为低电平，所述第三输入端为高电平，所述第四输入端为低电平。
45.根据权利要求43所述的移位寄存电路的驱动方法，其特征在于，在所述移位寄存电路还包括复位模块时，在所述第一阶段前还包括复位阶段，其中，在所述复位阶段，所述复位模块响应所述复位控制信号端的信号而控制所述第一电平端与所述第一节点连通。
46.一种显示面板，其特征在于，包括扫描驱动电路，所述扫描驱动电路包括多级如权利要求23-42任意一项所述的移位寄存电路。
47.根据权利要求46所述的显示面板，其特征在于，多级所述移位寄存电路级联设置，多级所述移位寄存电路包括第一级移位寄存电路至第N级移位寄存电路，N为大于或等于3的整数；
所述栅级驱动电路还包括开启信号线、第一时钟信号线、第二时钟信号线和第三时钟信号线；
所述第一级移位寄存电路的所述第一输入端和所述第二输入端均与所述开启信号线电连接；
除所述第一级移位寄存电路外，每一级移位寄存电路的所述第一输入端和所述第二输入端均与前一级移位寄存电路的输出端电连接；
对于第i级移位寄存电路，其第三输入端与所述第一时钟信号线电连接，其第四输入端与所述第三时钟信号线电连接；
对于第i+1级移位寄存电路，其第三输入端与所述第二时钟信号线电连接，其第四输入端与所述第一时钟信号线电连接；
对于第i+2级移位寄存电路，其第三输入端与所述第三时钟信号线电连接，其第四输入端与所述第二时钟信号线电连接，i＝3n+1，n为大于或等于0的整数，且i+2为小于N的正整数；
所述第一时钟信号线、所述第二时钟信号线和所述第三时钟信号线的使能信号时段在时间上依序排列。
48.根据权利要求46所述的显示面板，其特征在于，还包括复位控制信号线；
多级所述移位寄存电路的复位控制信号端均与所述复位控制信号线电连接。
49.一种显示装置，其特征在于，所述显示装置包括权利要求46-48任意一项所述的显示面板。
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