JP3361925B2 - 集積回路 - Google Patents
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- Liquid Crystal Display Device Control (AREA)
- Shift Register Type Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、単独の集積回路で
は実現困難な多くの段数を有するシフトレジスタを縦続
接続によって実現し、特に液晶表示素子の駆動用に用い
られる集積回路に関する。
は実現困難な多くの段数を有するシフトレジスタを縦続
接続によって実現し、特に液晶表示素子の駆動用に用い
られる集積回路に関する。
【０００２】
【従来の技術】従来から、図２２に示すような集積回路
が、図２３に示すように液晶表示素子の駆動用に使用さ
れている。このような集積回路は、スタートパルス（以
下「ＳＰ」と略称することがある）に応答して動作を開
始し、クロック信号（以下「ＣＬＫ」と略称することが
ある）に従って順次的にシフトしながら出力を導出す
る。シフトの方向は双方向性であり、選択信号（以下
「ＳＥＬ」と略称することがある）に従って切換えられ
る。
が、図２３に示すように液晶表示素子の駆動用に使用さ
れている。このような集積回路は、スタートパルス（以
下「ＳＰ」と略称することがある）に応答して動作を開
始し、クロック信号（以下「ＣＬＫ」と略称することが
ある）に従って順次的にシフトしながら出力を導出す
る。シフトの方向は双方向性であり、選択信号（以下
「ＳＥＬ」と略称することがある）に従って切換えられ
る。
【０００３】一方の動作方向に対するスタートパルス
は、端子ＳＰ１から入力され、ＳＰ入出力（以下「ＳＰ
＿Ｉ／Ｏ」と略称する）バッファ１からＳＰ制御回路２
に与えられる。ＳＰ＿Ｉ／Ｏバッファ１は、選択信号Ｓ
ＥＬが一方の論理レベルとなるときにセレクタ回路３に
よって能動化される。ＳＰ＿Ｉ／Ｏバッファ１が能動化
されるときに、多段式、たとえば４０段の双方向シフト
レジスタ４は、クロック信号ＣＬＫに同期して、１，
２，…，３９，４０の方向に順次的にシフトしながら各
段の出力を導出する。選択信号ＳＥＬが他方の論理レベ
ルのときには、双方向シフトレジスタ４は逆方向に切換
えられ、他方の端子ＳＰ２からスタートパルスが与えら
れるＳＰ＿Ｉ／Ｏバッファ５が能動化され、一方のＳＰ
＿Ｉ／Ｏバッファ１は停止状態となる。双方向シフトレ
ジスタ４では、４０，３９，…，２，１のように出力を
導出する段が順次シフトするようになる。
は、端子ＳＰ１から入力され、ＳＰ入出力（以下「ＳＰ
＿Ｉ／Ｏ」と略称する）バッファ１からＳＰ制御回路２
に与えられる。ＳＰ＿Ｉ／Ｏバッファ１は、選択信号Ｓ
ＥＬが一方の論理レベルとなるときにセレクタ回路３に
よって能動化される。ＳＰ＿Ｉ／Ｏバッファ１が能動化
されるときに、多段式、たとえば４０段の双方向シフト
レジスタ４は、クロック信号ＣＬＫに同期して、１，
２，…，３９，４０の方向に順次的にシフトしながら各
段の出力を導出する。選択信号ＳＥＬが他方の論理レベ
ルのときには、双方向シフトレジスタ４は逆方向に切換
えられ、他方の端子ＳＰ２からスタートパルスが与えら
れるＳＰ＿Ｉ／Ｏバッファ５が能動化され、一方のＳＰ
＿Ｉ／Ｏバッファ１は停止状態となる。双方向シフトレ
ジスタ４では、４０，３９，…，２，１のように出力を
導出する段が順次シフトするようになる。
【０００４】ＳＰ＿Ｉ／Ｏバッファ１，５、ＳＰ制御回
路２、セレクタ回路３および双方向シフトレジスタ４
は、図２３（１），（２）に示すようなドライバ６とし
て、ＬＣＤパネル７，８をそれぞれ駆動するために用い
られる。ＬＣＤパネル７，８は、行方向および列方向に
多くの信号線が設けられ、マトリクス駆動によって画像
を表示する。ドライバ６は、たとえば、シリアルに入力
される画像データを、順次シフト処理しながら１ライン
分の画像データを保持し、ＬＣＤパネル７，８に１ライ
ン分の全データをパラレルに出力する動作を行う。
路２、セレクタ回路３および双方向シフトレジスタ４
は、図２３（１），（２）に示すようなドライバ６とし
て、ＬＣＤパネル７，８をそれぞれ駆動するために用い
られる。ＬＣＤパネル７，８は、行方向および列方向に
多くの信号線が設けられ、マトリクス駆動によって画像
を表示する。ドライバ６は、たとえば、シリアルに入力
される画像データを、順次シフト処理しながら１ライン
分の画像データを保持し、ＬＣＤパネル７，８に１ライ
ン分の全データをパラレルに出力する動作を行う。
【０００５】図２３（１）では、ＬＣＤパネル７の上下
にドライバ６を配置し、上下のドライバ６で奇数および
偶数番目の列１ライン分のデータをそれぞれ保持する。
図２３（２）では、ＬＣＤパネル８を２分割して、上下
の区画の列ラインを別々にドライバ６によって駆動す
る。これらの場合に、同じドライバ６を上下に実装する
と、集積回路のパッケージの端子配列の関係から、画像
データのシフト方向を選択信号ＳＥＬによって切換え可
能にする機能が必要となる。また、双方向シフトレジス
タ４の段数は、４０以上も可能であるけれども、集積回
路のパッケージや半導体チップのサイズ等によって制限
される。ＬＣＤパネル７，８が高精細であったり、カラ
ー表示可能であったりするときには、複数個を縦続接続
して、カスケード状態とし、シフトする段数を増やす必
要がある。
にドライバ６を配置し、上下のドライバ６で奇数および
偶数番目の列１ライン分のデータをそれぞれ保持する。
図２３（２）では、ＬＣＤパネル８を２分割して、上下
の区画の列ラインを別々にドライバ６によって駆動す
る。これらの場合に、同じドライバ６を上下に実装する
と、集積回路のパッケージの端子配列の関係から、画像
データのシフト方向を選択信号ＳＥＬによって切換え可
能にする機能が必要となる。また、双方向シフトレジス
タ４の段数は、４０以上も可能であるけれども、集積回
路のパッケージや半導体チップのサイズ等によって制限
される。ＬＣＤパネル７，８が高精細であったり、カラ
ー表示可能であったりするときには、複数個を縦続接続
して、カスケード状態とし、シフトする段数を増やす必
要がある。
【０００６】図２４は、図２２のＳＰ制御回路２および
双方向シフトレジスタ４の内部構成を示す。ＳＰ制御回
路２内にはＤフリップフロップ（以下「Ｄ＿Ｆ／Ｆ」と
略称する）１００が含まれる。双方向シフトレジスタ４
内には、前段の出力Ｑが入力Ｄに接続され、クロックＣ
Ｋが共通接続されて全体として４０段にわたって縦続接
続されるＤ＿Ｆ／Ｆ１０１〜１４０が含まれる。端子Ｓ
Ｐ１側にスタートパルスが入力され、端子ＳＰ２側に最
終段のＤ＿Ｆ／Ｆ１４０からの出力が導出される方向が
選択されているときには、スタートパルスはＳＰ制御回
路２内のＤ＿Ｆ／Ｆ１００によってパルス幅が調整され
る。双方向シフトレジスタ４内のＤ＿Ｆ／Ｆ１０１〜１
４０からの出力は、クロック信号ＣＬＫに同期して順次
シフトする。
双方向シフトレジスタ４の内部構成を示す。ＳＰ制御回
路２内にはＤフリップフロップ（以下「Ｄ＿Ｆ／Ｆ」と
略称する）１００が含まれる。双方向シフトレジスタ４
内には、前段の出力Ｑが入力Ｄに接続され、クロックＣ
Ｋが共通接続されて全体として４０段にわたって縦続接
続されるＤ＿Ｆ／Ｆ１０１〜１４０が含まれる。端子Ｓ
Ｐ１側にスタートパルスが入力され、端子ＳＰ２側に最
終段のＤ＿Ｆ／Ｆ１４０からの出力が導出される方向が
選択されているときには、スタートパルスはＳＰ制御回
路２内のＤ＿Ｆ／Ｆ１００によってパルス幅が調整され
る。双方向シフトレジスタ４内のＤ＿Ｆ／Ｆ１０１〜１
４０からの出力は、クロック信号ＣＬＫに同期して順次
シフトする。
【０００７】図２５は、図２４の構成の動作を示す。各
Ｄ＿Ｆ／Ｆ１００〜１４０は、クロック信号ＣＬＫの立
下がりに同期してデータ入力Ｄを記憶し、出力Ｑとして
導出する。スタートパルスとして端子ＳＰ１に信号が与
えられると、Ｄ＿Ｆ／Ｆ１００の出力ＳＰ０１は最初の
クロック信号の立下がり時点で立上がり、次のクロック
信号の立下がり時点で立下がる。Ｄ＿Ｆ／Ｆの動作は、
クロック信号の立下がり時点から僅かに遅れるので、立
下がり時点では双方向シフトレジスタ４の１段目のＤ＿
Ｆ／Ｆ１０１のデータ入力はハイレベルであり、次のク
ロックの立下がりではローレベルとなる。以下、順次１
クロック周期ずつずれながら、双方向シフトレジスタ４
を構成するＤ＿Ｆ／Ｆ１０１〜１４０の各段の出力Ｄ１
〜Ｄ４０が変化する。最終段のＤ＿Ｆ／Ｆ１４０の出力
Ｄ４０は、ドライバ６を縦続接続する場合の後続のドラ
イバ６に対するスタート信号として、端子ＳＰ２から取
出される。
Ｄ＿Ｆ／Ｆ１００〜１４０は、クロック信号ＣＬＫの立
下がりに同期してデータ入力Ｄを記憶し、出力Ｑとして
導出する。スタートパルスとして端子ＳＰ１に信号が与
えられると、Ｄ＿Ｆ／Ｆ１００の出力ＳＰ０１は最初の
クロック信号の立下がり時点で立上がり、次のクロック
信号の立下がり時点で立下がる。Ｄ＿Ｆ／Ｆの動作は、
クロック信号の立下がり時点から僅かに遅れるので、立
下がり時点では双方向シフトレジスタ４の１段目のＤ＿
Ｆ／Ｆ１０１のデータ入力はハイレベルであり、次のク
ロックの立下がりではローレベルとなる。以下、順次１
クロック周期ずつずれながら、双方向シフトレジスタ４
を構成するＤ＿Ｆ／Ｆ１０１〜１４０の各段の出力Ｄ１
〜Ｄ４０が変化する。最終段のＤ＿Ｆ／Ｆ１４０の出力
Ｄ４０は、ドライバ６を縦続接続する場合の後続のドラ
イバ６に対するスタート信号として、端子ＳＰ２から取
出される。
【０００８】ドライバ６を縦続接続する場合には、端子
ＳＰ２から後続のドライバ６の入力端子ＳＰ１までの配
線が必要であり、後続のドライバの入力容量や配線の浮
遊容量が付加される。このため後続のドライバ６におい
ては、波形がなまって斜線を施して示すようになりやす
い。後続のドライバ６では、閾値Ｖthを超えた時点で入
力がハイレベルであると判断するので、ＳＰ０２として
示すように、クロック信号ＣＬＫの立上がりまでにハイ
レベルとなっていることが必要である。この条件が満た
されると、後続のドライバ６においてもデータＤ１next
が順次シフトされ、全体として１つのシフトレジスタと
して動作する。
ＳＰ２から後続のドライバ６の入力端子ＳＰ１までの配
線が必要であり、後続のドライバの入力容量や配線の浮
遊容量が付加される。このため後続のドライバ６におい
ては、波形がなまって斜線を施して示すようになりやす
い。後続のドライバ６では、閾値Ｖthを超えた時点で入
力がハイレベルであると判断するので、ＳＰ０２として
示すように、クロック信号ＣＬＫの立上がりまでにハイ
レベルとなっていることが必要である。この条件が満た
されると、後続のドライバ６においてもデータＤ１next
が順次シフトされ、全体として１つのシフトレジスタと
して動作する。
【０００９】複数個の集積回路を縦続接続して、全体と
して１つのシフトレジスタとして動作させる先行技術
は、たとえば特公昭６３−５３５５８号公報や特開平３
−２３３４９２号公報などに開示されている。特公昭６
３−５３５５８では、アドレスカウンタで順次メモリセ
ルのアドレスを指定し、カウンタの桁上がりであるキャ
リー信号を用いて後続するドライバの動作をスタートさ
せる。特開平３−２３３４９２の先行技術では、クロッ
ク信号の分周数に応じて所定のクロック数だけ速い出力
を最終段よりも前段から取出す。
して１つのシフトレジスタとして動作させる先行技術
は、たとえば特公昭６３−５３５５８号公報や特開平３
−２３３４９２号公報などに開示されている。特公昭６
３−５３５５８では、アドレスカウンタで順次メモリセ
ルのアドレスを指定し、カウンタの桁上がりであるキャ
リー信号を用いて後続するドライバの動作をスタートさ
せる。特開平３−２３３４９２の先行技術では、クロッ
ク信号の分周数に応じて所定のクロック数だけ速い出力
を最終段よりも前段から取出す。
【００１０】
【発明が解決しようとする課題】図２２〜図２５で説明
した従来技術では、ドライバなどを縦続接続するとき
に、前段からの出力パルスの波形が図２５に斜線を施し
て示すようになまる現象が生じる。クロック信号ＣＬＫ
の周波数が高くなると、スタートパルスが閾値Ｖth以上
のレベルに到達するのに必要な時間が短くなり、クロッ
ク信号ＣＬＫの立上がり時点では取込むことができなく
なる可能性が大きくなる。後続するドライバでスタート
信号の取込みが遅れると、全体を１つのシフトレジスタ
として動作させることができなくなり、正常な画像表示
が行われなくなる。特に、図２３（１）に示すようなＬ
ＣＤパネル７の駆動が、カラー画像表示における３原色
Ｒ，Ｇ，Ｂの個別的な駆動を伴うようなときには、色ず
れが生じて、一層画質が低下する。
した従来技術では、ドライバなどを縦続接続するとき
に、前段からの出力パルスの波形が図２５に斜線を施し
て示すようになまる現象が生じる。クロック信号ＣＬＫ
の周波数が高くなると、スタートパルスが閾値Ｖth以上
のレベルに到達するのに必要な時間が短くなり、クロッ
ク信号ＣＬＫの立上がり時点では取込むことができなく
なる可能性が大きくなる。後続するドライバでスタート
信号の取込みが遅れると、全体を１つのシフトレジスタ
として動作させることができなくなり、正常な画像表示
が行われなくなる。特に、図２３（１）に示すようなＬ
ＣＤパネル７の駆動が、カラー画像表示における３原色
Ｒ，Ｇ，Ｂの個別的な駆動を伴うようなときには、色ず
れが生じて、一層画質が低下する。
【００１１】特公昭６３−５３５５８や特開平３−２３
３４９２の先行技術では、カウンタ回路を用いて出力パ
ルスのタイミングを制御するようにしているけれども、
素子数の増大によって消費電力が増え、また集積回路を
構成する半導体のチップサイズが大きくなりコストアッ
プを招く。
３４９２の先行技術では、カウンタ回路を用いて出力パ
ルスのタイミングを制御するようにしているけれども、
素子数の増大によって消費電力が増え、また集積回路を
構成する半導体のチップサイズが大きくなりコストアッ
プを招く。
【００１２】また、これらの先行技術では、図２６に示
すように、複数の集積回路であるデバイス９を縦続接続
する場合に、各デバイス９に対して並列にラッチパルス
（ＬＰ）あるいはスタートパルス（ＳＰ）を与えて、２
段目以降のデバイス９内で利用するクロック信号の分周
状態を初期化する必要がある。このためデバイス９とし
ては、縦続接続用に入力端子、出力端子およびラッチパ
ルス入力端子の３端子を必要とする。デバイス９には多
くの出力端子が設けられ、またクロック入力端子も必要
であるので、ラッチパルスの入力端子を設けることは大
きな負担となる。さらに、ラッチパルスの供給用の配線
は、プリント配線基板などの設計、加工および動作を困
難にさせる。
すように、複数の集積回路であるデバイス９を縦続接続
する場合に、各デバイス９に対して並列にラッチパルス
（ＬＰ）あるいはスタートパルス（ＳＰ）を与えて、２
段目以降のデバイス９内で利用するクロック信号の分周
状態を初期化する必要がある。このためデバイス９とし
ては、縦続接続用に入力端子、出力端子およびラッチパ
ルス入力端子の３端子を必要とする。デバイス９には多
くの出力端子が設けられ、またクロック入力端子も必要
であるので、ラッチパルスの入力端子を設けることは大
きな負担となる。さらに、ラッチパルスの供給用の配線
は、プリント配線基板などの設計、加工および動作を困
難にさせる。
【００１３】本発明の目的は、縦続接続が容易で、高
速、低消費電力、かつ低コストを実現することができる
集積回路を提供することである。
速、低消費電力、かつ低コストを実現することができる
集積回路を提供することである。
【００１４】
【課題を解決するための手段】本発明は、多段式シフト
レジスタを含み、入力スタート信号に応答して、クロッ
ク信号に同期しながら順次シフトする出力をシフトレジ
スタの各段から導出する集積回路において、多段式シフ
トレジスタの最終段よりも前段からの出力に応答し、ク
ロック信号の１周期よりも長い周期で出力スタート信号
を発生するスタート信号発生回路を含み、出力スタート
信号を後続側の入力スタート信号として、縦続接続可能
であることを特徴とする集積回路である。 本発明に従えば、縦続接続する場合の後続側の入力スタ
ート信号となる出力スタート信号を、スタート信号発生
回路は、多段式シフトレジスタの最終段よりも前段から
の出力に応答し、クロック信号の１周期よりも長い周期
で発生する。最終段よりも前段から取出すので、最終段
からの出力よりも早い時点で出力スタート信号を導出す
ることができる。これによってクロック信号の周波数が
高くなって出力波形なまりがクロック１周期より長くな
っても、後続する入力スタート信号として必要な立上が
り条件を満たすことができる。
レジスタを含み、入力スタート信号に応答して、クロッ
ク信号に同期しながら順次シフトする出力をシフトレジ
スタの各段から導出する集積回路において、多段式シフ
トレジスタの最終段よりも前段からの出力に応答し、ク
ロック信号の１周期よりも長い周期で出力スタート信号
を発生するスタート信号発生回路を含み、出力スタート
信号を後続側の入力スタート信号として、縦続接続可能
であることを特徴とする集積回路である。 本発明に従えば、縦続接続する場合の後続側の入力スタ
ート信号となる出力スタート信号を、スタート信号発生
回路は、多段式シフトレジスタの最終段よりも前段から
の出力に応答し、クロック信号の１周期よりも長い周期
で発生する。最終段よりも前段から取出すので、最終段
からの出力よりも早い時点で出力スタート信号を導出す
ることができる。これによってクロック信号の周波数が
高くなって出力波形なまりがクロック１周期より長くな
っても、後続する入力スタート信号として必要な立上が
り条件を満たすことができる。
【００１５】また本発明は、複数個の集積回路を縦続接
続し、共通の前記クロック信号に従って、全体として１
つの多段式シフトレジスタとして動作可能であることを
特徴とする。本発明に従えば、縦続接続された集積回路
が共通のクロック信号に従って全体として１つの多段式
シフトレジスタとして動作する。集積回路を形成する半
導体のチップサイズやパッケージの端子数などの制約が
あっても、複数個の集積回路を用いて大きな段数のシフ
トレジスタを容易に実現することができる。
続し、共通の前記クロック信号に従って、全体として１
つの多段式シフトレジスタとして動作可能であることを
特徴とする。本発明に従えば、縦続接続された集積回路
が共通のクロック信号に従って全体として１つの多段式
シフトレジスタとして動作する。集積回路を形成する半
導体のチップサイズやパッケージの端子数などの制約が
あっても、複数個の集積回路を用いて大きな段数のシフ
トレジスタを容易に実現することができる。
【００１６】また本発明の前記スタート信号発生回路
は、前記多段式シフトレジスタの最終段よりも２段前段
からの出力がデータ入力として与えられ、前記クロック
信号を１／２に分周した信号がクロック入力として与え
られ、出力として前記出力スタート信号を導出するＤフ
リップフロップを含むことを特徴とする。本発明に従え
ば、出力スタート信号は、最終段よりも２段前段からの
出力をＤフリップフロップのデータ入力とし、クロック
信号の２周期分がハイレベルである信号として導出され
る。このような簡単な構成で出力スタート信号を発生さ
せることができるので、半導体のチップサイズの増加や
消費電力の増大を招くことなく、縦続接続時の動作特性
の向上を図ることができる。
は、前記多段式シフトレジスタの最終段よりも２段前段
からの出力がデータ入力として与えられ、前記クロック
信号を１／２に分周した信号がクロック入力として与え
られ、出力として前記出力スタート信号を導出するＤフ
リップフロップを含むことを特徴とする。本発明に従え
ば、出力スタート信号は、最終段よりも２段前段からの
出力をＤフリップフロップのデータ入力とし、クロック
信号の２周期分がハイレベルである信号として導出され
る。このような簡単な構成で出力スタート信号を発生さ
せることができるので、半導体のチップサイズの増加や
消費電力の増大を招くことなく、縦続接続時の動作特性
の向上を図ることができる。
【００１７】また本発明のスタート信号発生回路は、前
記クロック信号を１／ｎ（ｎは３以上の整数）に分周し
た信号を出力するｎ分周回路と、前記多段式シフトレジ
スタの最終段よりもｎ段前段からの出力がデータ入力と
して与えられ、ｎ分周回路からの出力がクロック入力と
して与えられ、出力として前記入力スタート信号を導出
するＤフリップフロップとを含むことを特徴とする。本
発明に従えば、ｎ（ｎは３以上の整数）分周回路は、ク
ロック信号を入力し、クロック信号を１／ｎに分周した
信号を出力する。Ｄフリップフロップは、多段式シフト
レジスタの最終段よりもｎ段前段からの出力をデータ入
力し、１／ｎに分周された信号をクロック信号として与
えられて、出力スタート信号を出力する。すなわちｎ段
前段からの出力に応じて、クロック信号の周期がｎ倍さ
れた期間ハイレベルである出力スタート信号を出力する
ことができる。したがって、このような簡単な構成で出
力スタート信号を発生させることができるため半導体の
チップサイズの増加や、消費電力の増大を招くことなく
縦続時の動作特性の向上を図ることができる。さらに十
分に長いパルス幅の出力スタート信号を発生させること
ができるため、後続するドライバ内の多段式シフトレジ
スタの正常な動作を容易に行わせることができる。
記クロック信号を１／ｎ（ｎは３以上の整数）に分周し
た信号を出力するｎ分周回路と、前記多段式シフトレジ
スタの最終段よりもｎ段前段からの出力がデータ入力と
して与えられ、ｎ分周回路からの出力がクロック入力と
して与えられ、出力として前記入力スタート信号を導出
するＤフリップフロップとを含むことを特徴とする。本
発明に従えば、ｎ（ｎは３以上の整数）分周回路は、ク
ロック信号を入力し、クロック信号を１／ｎに分周した
信号を出力する。Ｄフリップフロップは、多段式シフト
レジスタの最終段よりもｎ段前段からの出力をデータ入
力し、１／ｎに分周された信号をクロック信号として与
えられて、出力スタート信号を出力する。すなわちｎ段
前段からの出力に応じて、クロック信号の周期がｎ倍さ
れた期間ハイレベルである出力スタート信号を出力する
ことができる。したがって、このような簡単な構成で出
力スタート信号を発生させることができるため半導体の
チップサイズの増加や、消費電力の増大を招くことなく
縦続時の動作特性の向上を図ることができる。さらに十
分に長いパルス幅の出力スタート信号を発生させること
ができるため、後続するドライバ内の多段式シフトレジ
スタの正常な動作を容易に行わせることができる。
【００１８】また本発明は、前記入力スタート信号を受
信し、多段式シフトレジスタの動作に適合したパルス幅
に制御するスタートパルス制御回路を備えることを特徴
とする。本発明に従えば、スタートパルス制御回路によ
って、多段式シフトレジスタの動作に適合したパルス幅
に入力スタート信号が制御される。入力スタート信号と
しては正確なパルス幅を用いることなく、充分に長くし
ておけばよいので、容易に正常な動作を行わせることが
できる。
信し、多段式シフトレジスタの動作に適合したパルス幅
に制御するスタートパルス制御回路を備えることを特徴
とする。本発明に従えば、スタートパルス制御回路によ
って、多段式シフトレジスタの動作に適合したパルス幅
に入力スタート信号が制御される。入力スタート信号と
しては正確なパルス幅を用いることなく、充分に長くし
ておけばよいので、容易に正常な動作を行わせることが
できる。
【００１９】また本発明の前記多段式シフトレジスタ
は、シフト方向が切換え可能な双方向性であることを特
徴とする。本発明に従えば、多段式シフトレジスタはシ
フト方向が切換え可能な双方向性であるので、集積回路
としてのパッケージの向きを適宜選択して、効率的な実
装や配線を行うことができる。
は、シフト方向が切換え可能な双方向性であることを特
徴とする。本発明に従えば、多段式シフトレジスタはシ
フト方向が切換え可能な双方向性であるので、集積回路
としてのパッケージの向きを適宜選択して、効率的な実
装や配線を行うことができる。
【００２０】また本発明は、前記多段式シフトレジスタ
の各段からの出力によって、液晶表示素子の駆動を行う
ことを特徴とする。本発明に従えば、双方向性の多段式
シフトレジスタの各段からの出力によって液晶表示素子
の駆動を行うので、たとえば液晶表示素子の一方および
他方に向きを変えて同一の集積回路が実装され、接続配
線を容易に行うことができる。
の各段からの出力によって、液晶表示素子の駆動を行う
ことを特徴とする。本発明に従えば、双方向性の多段式
シフトレジスタの各段からの出力によって液晶表示素子
の駆動を行うので、たとえば液晶表示素子の一方および
他方に向きを変えて同一の集積回路が実装され、接続配
線を容易に行うことができる。
【００２１】また本発明は、前記クロック信号よりも長
い周期を、クロック信号を分周して発生する分周回路
と、電源投入時に、分周回路を初期化する初期化回路と
を含むことを特徴とする。本発明に従えば、スタート信
号発生回路に用いるクロック信号よりも長い周期は、ク
ロック信号を分周する分周回路によって発生され、電源
投入時に分周回路を初期化する初期化回路が含まれる。
電源投入時に初期化されるので、複数個の集積回路を縦
続接続しても、相互間の初期化用端子の接続を行うこと
なく電源投入時に同時に分周回路の初期化を行うことが
できる。したがってスタート信号発生回路の動作を、縦
続接続される集積回路間で確実に同期させて行うことが
できる。
い周期を、クロック信号を分周して発生する分周回路
と、電源投入時に、分周回路を初期化する初期化回路と
を含むことを特徴とする。本発明に従えば、スタート信
号発生回路に用いるクロック信号よりも長い周期は、ク
ロック信号を分周する分周回路によって発生され、電源
投入時に分周回路を初期化する初期化回路が含まれる。
電源投入時に初期化されるので、複数個の集積回路を縦
続接続しても、相互間の初期化用端子の接続を行うこと
なく電源投入時に同時に分周回路の初期化を行うことが
できる。したがってスタート信号発生回路の動作を、縦
続接続される集積回路間で確実に同期させて行うことが
できる。
【００２２】また本発明の前記クロック信号は、電源投
入時に予め定める期間以上休止され、前記初期化回路
は、クロック信号の休止期間未満の周期で発振する内部
発振回路を含み、内部発振回路からの発振出力に同期し
て前記分周回路を初期化することを特徴とする。本発明
に従えば、クロック信号は電源投入時に予め定める期間
以上休止される。初期化回路には、クロック信号の休止
期間未満の周期で発振する内部発振回路が含まれ、その
発振出力に同期して分周回路の初期化が行われる。内部
発振回路を含むことによって、初期化回路のシーケンス
動作を実現することができ、確実な初期化を行うことが
できる。
入時に予め定める期間以上休止され、前記初期化回路
は、クロック信号の休止期間未満の周期で発振する内部
発振回路を含み、内部発振回路からの発振出力に同期し
て前記分周回路を初期化することを特徴とする。本発明
に従えば、クロック信号は電源投入時に予め定める期間
以上休止される。初期化回路には、クロック信号の休止
期間未満の周期で発振する内部発振回路が含まれ、その
発振出力に同期して分周回路の初期化が行われる。内部
発振回路を含むことによって、初期化回路のシーケンス
動作を実現することができ、確実な初期化を行うことが
できる。
【００２３】また本発明の前記初期化回路は、コンデン
サの充電電圧の立上がりの遅れを利用するパワーオンリ
セット動作によって、前記分周回路を初期化することを
特徴とする。本発明に従えば、分周回路の初期化はコン
デンサの充電電圧の立上がりの遅れを利用するパワーオ
ンリセット動作によって実現される。電源電圧の投入前
にはコンデンサには電荷を蓄えておらず、電源投入とと
もに電荷が蓄えられて除々に端子電圧が立上がる。コン
デンサの立上がり特性を利用して確実な初期化を行うこ
とができる。
サの充電電圧の立上がりの遅れを利用するパワーオンリ
セット動作によって、前記分周回路を初期化することを
特徴とする。本発明に従えば、分周回路の初期化はコン
デンサの充電電圧の立上がりの遅れを利用するパワーオ
ンリセット動作によって実現される。電源電圧の投入前
にはコンデンサには電荷を蓄えておらず、電源投入とと
もに電荷が蓄えられて除々に端子電圧が立上がる。コン
デンサの立上がり特性を利用して確実な初期化を行うこ
とができる。
【００２４】
【発明の実施の形態】図１は、本発明の実施の一形態の
簡略化した論理的構成を示す。ＳＰ＿Ｉ／Ｏバッファ１
１には入力スタート信号が端子ＳＰ１から与えられ、Ｓ
Ｐ制御回路１２によってパルス幅が制御される。セレク
タ回路１３には、選択信号ＳＥＬが与えられ、双方向シ
フトレジスタ１４のデータシフト方向を端子ＳＰ１と端
子ＳＰ２との間で切換えることができる。シフト方向が
一方側のときには、端子ＳＰ１からＳＰ＿Ｉ／Ｏバッフ
ァ１１を介して入力スタート信号が入力される。シフト
方向が他方側のときには、端子ＳＰ２からＳＰ＿Ｉ／Ｏ
バッファ１５を介して入力スタート信号が入力される。
簡略化した論理的構成を示す。ＳＰ＿Ｉ／Ｏバッファ１
１には入力スタート信号が端子ＳＰ１から与えられ、Ｓ
Ｐ制御回路１２によってパルス幅が制御される。セレク
タ回路１３には、選択信号ＳＥＬが与えられ、双方向シ
フトレジスタ１４のデータシフト方向を端子ＳＰ１と端
子ＳＰ２との間で切換えることができる。シフト方向が
一方側のときには、端子ＳＰ１からＳＰ＿Ｉ／Ｏバッフ
ァ１１を介して入力スタート信号が入力される。シフト
方向が他方側のときには、端子ＳＰ２からＳＰ＿Ｉ／Ｏ
バッファ１５を介して入力スタート信号が入力される。
【００２５】すなわち、双方向シフトレジスタ１４がた
とえば４０段のシフトを行う構成であると、選択信号Ｓ
ＥＬが一方の論理レベルのときには１段目から４０段目
までの方向にデータがシフトし、４０段目の最終段より
も２段前の３８段目からの出力が、後続するドライバ１
６の入力スタート信号として、端子ＳＰ２から導出され
る。選択信号ＳＥＬが他方の論理レベルであるときには
４０段目から１段目の方向にデータがシフトし、１段目
の最終段よりも２段前の３段目からの出力が、後続する
ドライバ１６の入力スタート信号として、端子ＳＰ１か
ら導出される。ドライバ１６を縦続接続する場合の後続
のドライバ１６の入力スタート信号としては、端子ＳＰ
２側が出力側となるときは３８段目の出力が導出され、
端子ＳＰ１側が出力側となるときは３段目からの出力が
導出される。
とえば４０段のシフトを行う構成であると、選択信号Ｓ
ＥＬが一方の論理レベルのときには１段目から４０段目
までの方向にデータがシフトし、４０段目の最終段より
も２段前の３８段目からの出力が、後続するドライバ１
６の入力スタート信号として、端子ＳＰ２から導出され
る。選択信号ＳＥＬが他方の論理レベルであるときには
４０段目から１段目の方向にデータがシフトし、１段目
の最終段よりも２段前の３段目からの出力が、後続する
ドライバ１６の入力スタート信号として、端子ＳＰ１か
ら導出される。ドライバ１６を縦続接続する場合の後続
のドライバ１６の入力スタート信号としては、端子ＳＰ
２側が出力側となるときは３８段目の出力が導出され、
端子ＳＰ１側が出力側となるときは３段目からの出力が
導出される。
【００２６】図２は、端子ＳＰ１から入力スタート信号
を入力し、端子ＳＰ２から出力スタート信号を導出する
場合の簡略化した電気的構成を示す。ＳＰ制御回路１２
内には、リセット端子が設けられるＤ＿Ｆ／Ｆ（以下
「Ｒ＿Ｆ／Ｆ」と略称する）４１、Ｄ＿Ｆ／Ｆ４２およ
びＲ＿Ｆ／Ｆ４３が含まれる。双方向シフトレジスタ１
４内には、４０段にわたって縦続接続されるＤ＿Ｆ／Ｆ
２０１〜２４０が含まれ、さらにスタート信号発生回路
として動作するＤ＿Ｆ／Ｆ４４も含まれる。
を入力し、端子ＳＰ２から出力スタート信号を導出する
場合の簡略化した電気的構成を示す。ＳＰ制御回路１２
内には、リセット端子が設けられるＤ＿Ｆ／Ｆ（以下
「Ｒ＿Ｆ／Ｆ」と略称する）４１、Ｄ＿Ｆ／Ｆ４２およ
びＲ＿Ｆ／Ｆ４３が含まれる。双方向シフトレジスタ１
４内には、４０段にわたって縦続接続されるＤ＿Ｆ／Ｆ
２０１〜２４０が含まれ、さらにスタート信号発生回路
として動作するＤ＿Ｆ／Ｆ４４も含まれる。
【００２７】Ｒ＿Ｆ／Ｆ４１およびＤ＿Ｆ／Ｆ２０１〜
２４０のクロック入力ＣＫには、クロック信号ＣＬＫが
共通に与えられる。Ｒ＿Ｆ／Ｆ４１のリセット入力Ｒに
は、リセット信号ＲＥＳＥＴが与えられる。Ｒ＿Ｆ／Ｆ
４１のデータ入力Ｄには、出力Ｑを反転した出力が与え
られる。Ｒ＿Ｆ／Ｆ４１の出力Ｑは、Ｄ＿Ｆ／Ｆ４２，
４４のクロック入力ＣＫと、Ｒ＿Ｆ／Ｆ４３のリセット
入力Ｒとに共通に与えられる。Ｄ＿Ｆ／Ｆ４２のデータ
入力Ｄには、端子ＳＰ１から入力スタート信号が与えら
れる。Ｄ＿Ｆ／Ｆ４２の出力Ｑは、Ｒ＿Ｆ／Ｆ４３のク
ロック入力ＣＫに与えられる。Ｒ＿Ｆ／Ｆ４３のデータ
入力Ｄはハイレベルに固定される。Ｒ＿Ｆ／Ｆ４３の出
力Ｑは、Ｄ＿Ｆ／Ｆ２０１のデータ入力Ｄに与えられ
る。縦続接続されるＤ＿Ｆ／Ｆ２０１〜２４０の間で
は、前段側の出力Ｑが後段側の入力Ｄに与えられる。３
８段目のＤ＿Ｆ／Ｆ２３８の出力Ｄ３８は、Ｄ＿Ｆ／Ｆ
４４のデータ入力Ｄにも与えられる。Ｄ＿Ｆ／Ｆ４４の
出力Ｑからは、後続するドライバ１６の入力スタート信
号として、出力スタート信号が端子ＳＰ２を介して導出
される。
２４０のクロック入力ＣＫには、クロック信号ＣＬＫが
共通に与えられる。Ｒ＿Ｆ／Ｆ４１のリセット入力Ｒに
は、リセット信号ＲＥＳＥＴが与えられる。Ｒ＿Ｆ／Ｆ
４１のデータ入力Ｄには、出力Ｑを反転した出力が与え
られる。Ｒ＿Ｆ／Ｆ４１の出力Ｑは、Ｄ＿Ｆ／Ｆ４２，
４４のクロック入力ＣＫと、Ｒ＿Ｆ／Ｆ４３のリセット
入力Ｒとに共通に与えられる。Ｄ＿Ｆ／Ｆ４２のデータ
入力Ｄには、端子ＳＰ１から入力スタート信号が与えら
れる。Ｄ＿Ｆ／Ｆ４２の出力Ｑは、Ｒ＿Ｆ／Ｆ４３のク
ロック入力ＣＫに与えられる。Ｒ＿Ｆ／Ｆ４３のデータ
入力Ｄはハイレベルに固定される。Ｒ＿Ｆ／Ｆ４３の出
力Ｑは、Ｄ＿Ｆ／Ｆ２０１のデータ入力Ｄに与えられ
る。縦続接続されるＤ＿Ｆ／Ｆ２０１〜２４０の間で
は、前段側の出力Ｑが後段側の入力Ｄに与えられる。３
８段目のＤ＿Ｆ／Ｆ２３８の出力Ｄ３８は、Ｄ＿Ｆ／Ｆ
４４のデータ入力Ｄにも与えられる。Ｄ＿Ｆ／Ｆ４４の
出力Ｑからは、後続するドライバ１６の入力スタート信
号として、出力スタート信号が端子ＳＰ２を介して導出
される。
【００２８】図３は、図２の構成の動作をタイムチャー
トとして示す。リセット信号ＲＥＳＥＴがいったんハイ
レベルとなってからローレベルに変化して投入される
と、Ｒ＿Ｆ／Ｆ４１の出力Ｑはローレベルとなる。以
下、次のクロック信号ＣＬＫの立下がり毎に出力Ｑのレ
ベルを交互に変化させる１／２の分周動作を行い、周期
が２倍の分周クロック信号ＣＬＫ２が発生される。分周
クロック信号ＣＬＫ２の立下がりまでに端子ＳＰ１に入
力スタート信号が少なくとも２クロック周期（２・ＴＣ
Ｋ）分入力されると、入力スタート信号が立下がってか
ら次の分周クロックＣＬＫ２の立下がりまで、Ｄ＿Ｆ／
Ｆ４２の出力Ｑからの信号ＳＰｉｎ１をハイレベルにす
る。Ｄ＿Ｆ／Ｆ４３は分周クロック信号ＣＬＫ２がハイ
レベルの間にリセットされて、出力Ｑがローレベルとな
る。この出力Ｑからは、信号ＳＰin１の立上がりでハイ
レベルとなり、次に分周クロック信号ＣＬＫ２がハイレ
ベルとなるまで、クロック信号ＣＬＫの１周期間だけハ
イレベルとなる信号ＳＰが導出される。このようにパル
ス幅を制御した信号ＳＰを、スタート信号制御回路であ
るＲ＿Ｆ／Ｆ４３からスタート信号として双方向シフト
レジスタ１４に与える。
トとして示す。リセット信号ＲＥＳＥＴがいったんハイ
レベルとなってからローレベルに変化して投入される
と、Ｒ＿Ｆ／Ｆ４１の出力Ｑはローレベルとなる。以
下、次のクロック信号ＣＬＫの立下がり毎に出力Ｑのレ
ベルを交互に変化させる１／２の分周動作を行い、周期
が２倍の分周クロック信号ＣＬＫ２が発生される。分周
クロック信号ＣＬＫ２の立下がりまでに端子ＳＰ１に入
力スタート信号が少なくとも２クロック周期（２・ＴＣ
Ｋ）分入力されると、入力スタート信号が立下がってか
ら次の分周クロックＣＬＫ２の立下がりまで、Ｄ＿Ｆ／
Ｆ４２の出力Ｑからの信号ＳＰｉｎ１をハイレベルにす
る。Ｄ＿Ｆ／Ｆ４３は分周クロック信号ＣＬＫ２がハイ
レベルの間にリセットされて、出力Ｑがローレベルとな
る。この出力Ｑからは、信号ＳＰin１の立上がりでハイ
レベルとなり、次に分周クロック信号ＣＬＫ２がハイレ
ベルとなるまで、クロック信号ＣＬＫの１周期間だけハ
イレベルとなる信号ＳＰが導出される。このようにパル
ス幅を制御した信号ＳＰを、スタート信号制御回路であ
るＲ＿Ｆ／Ｆ４３からスタート信号として双方向シフト
レジスタ１４に与える。
【００２９】１段目のＤ＿Ｆ／Ｆ２０１の入力Ｄにスタ
ート信号ＳＰが与えられると、クロック信号ＣＬＫの立
上がりに同期してシフトしながら、各段の出力信号Ｄ
１，Ｄ２，…，Ｄ３８，Ｄ３９，Ｄ４０が順次導出さ
れ、後続する各段のＤ＿Ｆ／Ｆの入力Ｄに与えられる。
また３８段目の出力Ｄ３８は、Ｄ＿Ｆ／Ｆ４４の入力Ｄ
にも与えられる。この出力Ｑは、分周クロック信号ＣＬ
Ｋ２の立下がりに同期して、端子ＳＰ２から分周クロッ
ク信号ＣＬＫ２の１周期分、すなわちクロック信号ＣＬ
Ｋの２周期分の期間ハイレベルとなる信号を出力スター
ト信号として導出する。この信号は、後続のＳＰ制御回
路１２内のＤ＿Ｆ／Ｆ４２ではＳＰin２として示される
ように受取られ、２クロック周期分の時間的余裕がある
ので、クロック信号ＣＬＫの周波数が高くなっても、確
実に所望のタイミングで応答することができる。
ート信号ＳＰが与えられると、クロック信号ＣＬＫの立
上がりに同期してシフトしながら、各段の出力信号Ｄ
１，Ｄ２，…，Ｄ３８，Ｄ３９，Ｄ４０が順次導出さ
れ、後続する各段のＤ＿Ｆ／Ｆの入力Ｄに与えられる。
また３８段目の出力Ｄ３８は、Ｄ＿Ｆ／Ｆ４４の入力Ｄ
にも与えられる。この出力Ｑは、分周クロック信号ＣＬ
Ｋ２の立下がりに同期して、端子ＳＰ２から分周クロッ
ク信号ＣＬＫ２の１周期分、すなわちクロック信号ＣＬ
Ｋの２周期分の期間ハイレベルとなる信号を出力スター
ト信号として導出する。この信号は、後続のＳＰ制御回
路１２内のＤ＿Ｆ／Ｆ４２ではＳＰin２として示される
ように受取られ、２クロック周期分の時間的余裕がある
ので、クロック信号ＣＬＫの周波数が高くなっても、確
実に所望のタイミングで応答することができる。
【００３０】図４および図５は、選択信号ＳＥＬによっ
てシフト方向を切換えるときの動作状態をそれぞれ示
す。シフト方向に応じて端子ＳＰ１，ＳＰ２は、入力あ
るいは出力に交替し、ＳＰ＿Ｉ／Ｏバッファ１１，１５
の役割も交替する。
てシフト方向を切換えるときの動作状態をそれぞれ示
す。シフト方向に応じて端子ＳＰ１，ＳＰ２は、入力あ
るいは出力に交替し、ＳＰ＿Ｉ／Ｏバッファ１１，１５
の役割も交替する。
【００３１】図６は、複数のドライバ１６をカスケード
に縦続接続する場合の接続状態を示す。各クロック信号
ＣＬＫおよび選択信号ＳＥＬは共通に与えられ、隣接す
る端子ＳＰ１と端子ＳＰ２とが接続される。このように
縦続接続することによって、全体として一つの双方向シ
フトレジスタが構成される。
に縦続接続する場合の接続状態を示す。各クロック信号
ＣＬＫおよび選択信号ＳＥＬは共通に与えられ、隣接す
る端子ＳＰ１と端子ＳＰ２とが接続される。このように
縦続接続することによって、全体として一つの双方向シ
フトレジスタが構成される。
【００３２】図７は、双方向シフトレジスタ１６で双方
向性を実現するための構成を示す。図１のセレクタ回路
１３は、ＡＮＤゲートとＯＲゲートとを組み合わせたセ
レクタ３０１〜３４１およびＡＮＤゲート３５０，３５
１を含む。各セレクタ３０１〜３４１には、ＡＮＤゲー
ト３５０，３５１と同様な２入力のＡＮＤゲートが１組
含まれる。選択信号ＳＥＬは、一組の２入力ＡＮＤゲー
トの内の一方では正論理として、他方では負論理とし
て、ゲートをＯＮ／ＯＦＦさせる。セレクタ３０２〜３
３９は、前段のＤ＿Ｆ／Ｆ２０１〜Ｄ＿Ｆ／Ｆ２３８の
出力Ｑを選択信号ＳＥＬがハイレベルのとき選択し、こ
れがローレベルのときは後段の出力Ｑを選択してＤ＿Ｆ
／Ｆ２０２〜２３９の入力Ｄに与える。セレクタ３０
１，３４０は、選択信号ＳＥＬがハイレベルのときカス
ケード入力およびＤ＿Ｆ／Ｆ２３９の出力Ｑ、ローレベ
ルのときＤ＿Ｆ／Ｆ２０２の出力Ｑおよびカスケード入
力をそれぞれ選択して、Ｄ＿Ｆ／Ｆ２０１，２４０の入
力Ｄにそれぞれ与える。セレクタ３４１は、Ｄ＿Ｆ／Ｆ
２３９またはＤ＿Ｆ／Ｆ２０２の入力Ｄと、Ｄ＿Ｆ／Ｆ
４４の入力Ｄとの間を、選択信号ＳＥＬのレベルに応じ
て選択的に切換える。
向性を実現するための構成を示す。図１のセレクタ回路
１３は、ＡＮＤゲートとＯＲゲートとを組み合わせたセ
レクタ３０１〜３４１およびＡＮＤゲート３５０，３５
１を含む。各セレクタ３０１〜３４１には、ＡＮＤゲー
ト３５０，３５１と同様な２入力のＡＮＤゲートが１組
含まれる。選択信号ＳＥＬは、一組の２入力ＡＮＤゲー
トの内の一方では正論理として、他方では負論理とし
て、ゲートをＯＮ／ＯＦＦさせる。セレクタ３０２〜３
３９は、前段のＤ＿Ｆ／Ｆ２０１〜Ｄ＿Ｆ／Ｆ２３８の
出力Ｑを選択信号ＳＥＬがハイレベルのとき選択し、こ
れがローレベルのときは後段の出力Ｑを選択してＤ＿Ｆ
／Ｆ２０２〜２３９の入力Ｄに与える。セレクタ３０
１，３４０は、選択信号ＳＥＬがハイレベルのときカス
ケード入力およびＤ＿Ｆ／Ｆ２３９の出力Ｑ、ローレベ
ルのときＤ＿Ｆ／Ｆ２０２の出力Ｑおよびカスケード入
力をそれぞれ選択して、Ｄ＿Ｆ／Ｆ２０１，２４０の入
力Ｄにそれぞれ与える。セレクタ３４１は、Ｄ＿Ｆ／Ｆ
２３９またはＤ＿Ｆ／Ｆ２０２の入力Ｄと、Ｄ＿Ｆ／Ｆ
４４の入力Ｄとの間を、選択信号ＳＥＬのレベルに応じ
て選択的に切換える。
【００３３】図８および図９は、本発明の実施の他の形
態におけるスタート信号発生回路の構成を示す。各Ｄ＿
Ｆ／Ｆは、ハーフビットずつ信号をシフトし、マスター
スレーブ動作を行う。図８では、３入力ＯＲゲート４５
に、Ｄ＿Ｆ／Ｆ２３９の前後ハーフビットずつの出力側
と、Ｄ＿Ｆ／Ｆ２４０の前半からのハーフビットの出力
側との論理和から出力スタート信号を発生させる。図９
では、図８のＯＲゲート４５の代わりに３入力ＮＡＮＤ
ゲート４６を用い、Ｄ＿Ｆ／Ｆ２３９の前後およびＤ＿
Ｆ／Ｆ２４０の前半のハーフビットの入力側の論理積を
反転して、出力スタート信号を発生させる。これらの実
施の形態によれば、前述のようなＤ＿Ｆ／Ｆ４４を用い
る実施の形態よりも、回路規模を小さくすることがで
き、半導体のチップサイズを削減することができる。
態におけるスタート信号発生回路の構成を示す。各Ｄ＿
Ｆ／Ｆは、ハーフビットずつ信号をシフトし、マスター
スレーブ動作を行う。図８では、３入力ＯＲゲート４５
に、Ｄ＿Ｆ／Ｆ２３９の前後ハーフビットずつの出力側
と、Ｄ＿Ｆ／Ｆ２４０の前半からのハーフビットの出力
側との論理和から出力スタート信号を発生させる。図９
では、図８のＯＲゲート４５の代わりに３入力ＮＡＮＤ
ゲート４６を用い、Ｄ＿Ｆ／Ｆ２３９の前後およびＤ＿
Ｆ／Ｆ２４０の前半のハーフビットの入力側の論理積を
反転して、出力スタート信号を発生させる。これらの実
施の形態によれば、前述のようなＤ＿Ｆ／Ｆ４４を用い
る実施の形態よりも、回路規模を小さくすることがで
き、半導体のチップサイズを削減することができる。
【００３４】図１０は、本発明の実施のさらに他の形態
として、分周回路にリセット機能を備えるＳＰ制御回路
の構成を示す。図１１は、その動作を示す。ＯＲゲート
５０の出力の立上がりで動作するＲ＿Ｆ／Ｆ５１は、反
転出力ＱＢが入力Ｄに接続されて、１／２の分周回路を
構成する。この出力Ｑの立下がりで、入力Ｄがハイレベ
ルに固定されるＲ＿Ｆ／Ｆ５２がトリガされる。Ｒ＿Ｆ
／Ｆ５２がトリガされて、出力Ｑがハイレベルになる
と、Ｒ Ｆ／Ｆ５１が停止する。
として、分周回路にリセット機能を備えるＳＰ制御回路
の構成を示す。図１１は、その動作を示す。ＯＲゲート
５０の出力の立上がりで動作するＲ＿Ｆ／Ｆ５１は、反
転出力ＱＢが入力Ｄに接続されて、１／２の分周回路を
構成する。この出力Ｑの立下がりで、入力Ｄがハイレベ
ルに固定されるＲ＿Ｆ／Ｆ５２がトリガされる。Ｒ＿Ｆ
／Ｆ５２がトリガされて、出力Ｑがハイレベルになる
と、Ｒ Ｆ／Ｆ５１が停止する。
【００３５】Ｒ＿Ｆ／Ｆ５４は、クロック信号ＣＬＫを
１／２に分周して分周クロックＣＫ２を発生する。Ｄ＿
Ｆ／Ｆ５５は、分周クロック信号ＣＫ２の立下がりに同
期してスタート信号ＳＰがローレベルであることを検出
し、１クロック周期の間ローレベルとなるスタートパル
スＳＰＤを発生する。Ｒ＿Ｆ／Ｆ５６は、スタートパル
スＳＰＤの立下がりで出力Ｑがハイレベルとなり、ＡＮ
Ｄゲート５７を介してクロック信号ＣＬＫを双方向シフ
トレジスタ５８にＧＣＫとして与える。双方向シフトレ
ジスタ５８は、図１の実施の形態のように４０段式、あ
るいは他の段数であってもよい。
１／２に分周して分周クロックＣＫ２を発生する。Ｄ＿
Ｆ／Ｆ５５は、分周クロック信号ＣＫ２の立下がりに同
期してスタート信号ＳＰがローレベルであることを検出
し、１クロック周期の間ローレベルとなるスタートパル
スＳＰＤを発生する。Ｒ＿Ｆ／Ｆ５６は、スタートパル
スＳＰＤの立下がりで出力Ｑがハイレベルとなり、ＡＮ
Ｄゲート５７を介してクロック信号ＣＬＫを双方向シフ
トレジスタ５８にＧＣＫとして与える。双方向シフトレ
ジスタ５８は、図１の実施の形態のように４０段式、あ
るいは他の段数であってもよい。
【００３６】クロック信号ＣＬＫには、電源ＯＮの投入
直後に休止期間が設けられ、この間に内部発振器５３が
動作する。内部発振器５３は、たとえば、ＮＯＲゲート
６１、インバータ６２，６３、抵抗６４およびコンデン
サ６５を含んで構成され、内部クロック信号ＩＣＫを発
生する。内部クロック信号ＩＣＫは、バッファ６６から
出力される。Ｒ＿Ｆ／Ｆ５１は、内部クロック信号ＩＣ
Ｋを１／２に分周し、その出力１Ｑの立下がりでＲ＿Ｆ
／Ｆ５２の出力２Ｑがいったんハイレベルとなると、分
周回路およびＲ Ｆ／Ｆ５４の初期化は完了する。この
状態で休止期間が終了し、クロック信号ＣＬＫが供給さ
れれば、分周クロック信号ＣＫ２が複数の集積回路で同
一の位相で発生される。
直後に休止期間が設けられ、この間に内部発振器５３が
動作する。内部発振器５３は、たとえば、ＮＯＲゲート
６１、インバータ６２，６３、抵抗６４およびコンデン
サ６５を含んで構成され、内部クロック信号ＩＣＫを発
生する。内部クロック信号ＩＣＫは、バッファ６６から
出力される。Ｒ＿Ｆ／Ｆ５１は、内部クロック信号ＩＣ
Ｋを１／２に分周し、その出力１Ｑの立下がりでＲ＿Ｆ
／Ｆ５２の出力２Ｑがいったんハイレベルとなると、分
周回路およびＲ Ｆ／Ｆ５４の初期化は完了する。この
状態で休止期間が終了し、クロック信号ＣＬＫが供給さ
れれば、分周クロック信号ＣＫ２が複数の集積回路で同
一の位相で発生される。
【００３７】図１２は、コンデンサＣの充電電圧が電源
投入時に遅れて立上がることを利用するパワーオンリセ
ット回路の構成を示す。電源電圧ＶccとコンデンサＣと
の間には、図１２（１）ではＰｃｈのＭＯＳトランジス
タ７１、図１２（２）では抵抗Ｒがそれぞれ接続され
る。充電電圧は、インバータ７２を介して信号ＡＣＬと
して導出される。
投入時に遅れて立上がることを利用するパワーオンリセ
ット回路の構成を示す。電源電圧ＶccとコンデンサＣと
の間には、図１２（１）ではＰｃｈのＭＯＳトランジス
タ７１、図１２（２）では抵抗Ｒがそれぞれ接続され
る。充電電圧は、インバータ７２を介して信号ＡＣＬと
して導出される。
【００３８】図１３は、図１２（１）の動作を示す。電
源電圧Ｖccに比較して、充電電圧ＡＣＬＢは、遅れて立
上がり、これがローレベルの期間が信号ＡＣＬがハイレ
ベルとなるリセット期間となる。図１２（２）も同様な
動作を行う。
源電圧Ｖccに比較して、充電電圧ＡＣＬＢは、遅れて立
上がり、これがローレベルの期間が信号ＡＣＬがハイレ
ベルとなるリセット期間となる。図１２（２）も同様な
動作を行う。
【００３９】以上のようなリセット機能を備えているの
で、図１４のようにドライバ１６をカスケードに接続
し、図２６のようなラッチパルス用の信号線を省略して
も、各ドライバ１６は、同様のタイミングで分周動作を
行い、全体として一つの多段式シフトレジスタとして確
実に機能する。ラッチパルス用の信号線を省略すること
ができると、実装用の配線基板の設計が容易となり、集
積回路のパッケージの端子も不要となって、総合的に製
造コストを低減することができる。なお、双方向シフト
レジスタ１４は、４０段の場合を例に説明しているけれ
ども、他の段数でも同様の効果が得られる。
で、図１４のようにドライバ１６をカスケードに接続
し、図２６のようなラッチパルス用の信号線を省略して
も、各ドライバ１６は、同様のタイミングで分周動作を
行い、全体として一つの多段式シフトレジスタとして確
実に機能する。ラッチパルス用の信号線を省略すること
ができると、実装用の配線基板の設計が容易となり、集
積回路のパッケージの端子も不要となって、総合的に製
造コストを低減することができる。なお、双方向シフト
レジスタ１４は、４０段の場合を例に説明しているけれ
ども、他の段数でも同様の効果が得られる。
【００４０】図１５は、本発明の実施のさらに他の形態
の簡略化した論理的構成を示す。なお、図１と同様の構
成には、同一の参照符号を付与して説明を省略する。
の簡略化した論理的構成を示す。なお、図１と同様の構
成には、同一の参照符号を付与して説明を省略する。
【００４１】ＳＰ＿Ｉ／Ｏバッファ１１は、スタート信
号が端子ＳＰ１から与えられ、ＳＰ制御回路１２によっ
て、パルス幅が制御される。セレクタ回路１３は、選択
信号ＳＥＬが与えられて双方向シフトレジスタ１４のデ
ータシフト方向を端子ＳＰ１と端子ＳＰ２との間で切り
換えることができる。
号が端子ＳＰ１から与えられ、ＳＰ制御回路１２によっ
て、パルス幅が制御される。セレクタ回路１３は、選択
信号ＳＥＬが与えられて双方向シフトレジスタ１４のデ
ータシフト方向を端子ＳＰ１と端子ＳＰ２との間で切り
換えることができる。
【００４２】端子ＳＰ１側から端子ＳＰ２へのシフトの
ときには、４０段目の最終段の３段前の３７段目からの
出力が後続するドライバ１６の入力スタート信号とし
て、端子ＳＰ２から導出される。一方、端子ＳＰ２側か
ら端子ＳＰ１側へのシフトのときには、１段目の最終段
の３段前の４段目からの出力が後続するドライバ１６の
入力スタート信号として、端子ＳＰ１から導出される。
ときには、４０段目の最終段の３段前の３７段目からの
出力が後続するドライバ１６の入力スタート信号とし
て、端子ＳＰ２から導出される。一方、端子ＳＰ２側か
ら端子ＳＰ１側へのシフトのときには、１段目の最終段
の３段前の４段目からの出力が後続するドライバ１６の
入力スタート信号として、端子ＳＰ１から導出される。
【００４３】図１６は、図１５の構成によって、端子Ｓ
Ｐ１から入力スタート信号を入力し、端子ＳＰ２から出
力スタート信号を導出する場合の簡略化した電気的構成
を示す図である。なお、図２と同様の構成には、同一の
参照符号を付与して、説明を省略する。双方向シフトレ
ジスタ１４内には、４０段にわたって縦続接続されるＤ
＿Ｆ／Ｆ２０１〜２４０と、スタート信号発生回路８０
とが含まれる。スタート信号発生回路８０内には、Ｄ＿
Ｆ／Ｆ４４と３分周回路８１とが含まれる。Ｄ＿Ｆ／Ｆ
４１、Ｄ＿Ｆ／Ｆ２０１〜２４０および３分周回路８１
のクロック信号入力ＣＫには、クロック信号ＣＬＫが共
通に与えられる。Ｒ＿Ｆ／Ｆ４１のリセット入力Ｒと、
３分周回路８１のリセット入力Ｒとには、リセット信号
ＲＥＳＥＴが与えられる。Ｒ＿Ｆ／Ｆ４１は、リセット
信号ＲＥＳＥＴを入力するとクロック信号ＣＬＫの１周
期の２倍の周期である第１分周クロック信号ＣＬＫ２を
出力する。３分周回路８１は、リセット信号ＲＥＳＥＴ
を入力すると、クロック信号ＣＬＫの１周期の３倍の周
期である第２分周クロック信号ＣＬＫ３を出力する。３
分周回路８１の出力は、Ｄ＿Ｆ／Ｆ４２，４４のクロッ
ク入力ＣＫに共通に与えられる。
Ｐ１から入力スタート信号を入力し、端子ＳＰ２から出
力スタート信号を導出する場合の簡略化した電気的構成
を示す図である。なお、図２と同様の構成には、同一の
参照符号を付与して、説明を省略する。双方向シフトレ
ジスタ１４内には、４０段にわたって縦続接続されるＤ
＿Ｆ／Ｆ２０１〜２４０と、スタート信号発生回路８０
とが含まれる。スタート信号発生回路８０内には、Ｄ＿
Ｆ／Ｆ４４と３分周回路８１とが含まれる。Ｄ＿Ｆ／Ｆ
４１、Ｄ＿Ｆ／Ｆ２０１〜２４０および３分周回路８１
のクロック信号入力ＣＫには、クロック信号ＣＬＫが共
通に与えられる。Ｒ＿Ｆ／Ｆ４１のリセット入力Ｒと、
３分周回路８１のリセット入力Ｒとには、リセット信号
ＲＥＳＥＴが与えられる。Ｒ＿Ｆ／Ｆ４１は、リセット
信号ＲＥＳＥＴを入力するとクロック信号ＣＬＫの１周
期の２倍の周期である第１分周クロック信号ＣＬＫ２を
出力する。３分周回路８１は、リセット信号ＲＥＳＥＴ
を入力すると、クロック信号ＣＬＫの１周期の３倍の周
期である第２分周クロック信号ＣＬＫ３を出力する。３
分周回路８１の出力は、Ｄ＿Ｆ／Ｆ４２，４４のクロッ
ク入力ＣＫに共通に与えられる。
【００４４】図１７は、図１６の構成の動作を示すタイ
ムチャートである。リセット信号ＲＥＳＥＴがいったん
ハイレベルになってからローレベルに変化してリセット
されると、Ｒ＿Ｆ／Ｆ４１の出力Ｑおよび３分周回路８
１の出力は、ローレベルとなる。Ｒ＿Ｆ／Ｆ４１は、以
下、次のクロック信号ＣＬＫの立下がり毎に出力Ｑのレ
ベルを交互に変化させる１／２の分周動作を行い、周期
がクロック信号ＣＬＫの周期ＴＣＫの２倍の第１分周ク
ロック信号ＣＬＫ２を発生する。
ムチャートである。リセット信号ＲＥＳＥＴがいったん
ハイレベルになってからローレベルに変化してリセット
されると、Ｒ＿Ｆ／Ｆ４１の出力Ｑおよび３分周回路８
１の出力は、ローレベルとなる。Ｒ＿Ｆ／Ｆ４１は、以
下、次のクロック信号ＣＬＫの立下がり毎に出力Ｑのレ
ベルを交互に変化させる１／２の分周動作を行い、周期
がクロック信号ＣＬＫの周期ＴＣＫの２倍の第１分周ク
ロック信号ＣＬＫ２を発生する。
【００４５】３分周回路８１は、次のクロック信号ＣＬ
Ｋの立上がり時に出力のレベルを立上げ、クロック信号
ＣＬＫの周期ＴＣＫの１．５倍の期間を経過したクロッ
ク信号の立下がり時に出力のレベルを立下げ、さらに周
期ＴＣＫの１．５倍の期間を経過したクロック信号の立
上がり時に出力のレベルを立上げる。すなわち、３分周
回路８１は、クロック信号ＣＬＫの周期ＴＣＫの１．５
倍の期間経過毎に出力のレベルを交互に変化させる１／
３分周動作を行い、クロック信号ＣＬＫの周期ＴＣＫの
３倍の第２分周クロック信号ＣＬＫ３を発生する。
Ｋの立上がり時に出力のレベルを立上げ、クロック信号
ＣＬＫの周期ＴＣＫの１．５倍の期間を経過したクロッ
ク信号の立下がり時に出力のレベルを立下げ、さらに周
期ＴＣＫの１．５倍の期間を経過したクロック信号の立
上がり時に出力のレベルを立上げる。すなわち、３分周
回路８１は、クロック信号ＣＬＫの周期ＴＣＫの１．５
倍の期間経過毎に出力のレベルを交互に変化させる１／
３分周動作を行い、クロック信号ＣＬＫの周期ＴＣＫの
３倍の第２分周クロック信号ＣＬＫ３を発生する。
【００４６】第２分周クロック信号ＣＬＫ３の立下がり
までに端子ＳＰ１に入力スタート信号が少なくとも３ク
ロック周期（３・ＴＣＫ）分入力されると、入力スター
ト信号が立下がってから、次の分周クロック信号ＣＬＫ
３の立下がりまで、Ｄ＿Ｆ／Ｆ４２の出力からの信号Ｓ
Ｐｉｎ１をハイレベルにする。
までに端子ＳＰ１に入力スタート信号が少なくとも３ク
ロック周期（３・ＴＣＫ）分入力されると、入力スター
ト信号が立下がってから、次の分周クロック信号ＣＬＫ
３の立下がりまで、Ｄ＿Ｆ／Ｆ４２の出力からの信号Ｓ
Ｐｉｎ１をハイレベルにする。
【００４７】Ｄ＿Ｆ／Ｆ４３は、第１分周クロック信号
ＣＬＫ２がハイレベルの間にリセットされて出力Ｑがロ
ーレベルとなる。この出力Ｑは、信号ＳＰｉｎ１の立上
がりでハイレベルとなり、次に第１分周クロック信号Ｃ
ＬＫ２がハイレベルとなると立下がる。すなわち、この
出力Ｑからは、クロック信号ＣＬＫの１周期分だけハイ
レベルとなる信号が導出される。ＳＰ制御回路１２は、
パルス幅が制御された信号ＳＰをスタート信号として双
方向シフトレジスタ１４に与える。
ＣＬＫ２がハイレベルの間にリセットされて出力Ｑがロ
ーレベルとなる。この出力Ｑは、信号ＳＰｉｎ１の立上
がりでハイレベルとなり、次に第１分周クロック信号Ｃ
ＬＫ２がハイレベルとなると立下がる。すなわち、この
出力Ｑからは、クロック信号ＣＬＫの１周期分だけハイ
レベルとなる信号が導出される。ＳＰ制御回路１２は、
パルス幅が制御された信号ＳＰをスタート信号として双
方向シフトレジスタ１４に与える。
【００４８】双方向シフトレジスタ１４の１段目のＤ＿
Ｆ／Ｆ２０１の入力Ｄにスタート信号ＳＰが与えられる
と、クロック信号ＣＬＫの立上がりに同期して各段のＤ
＿Ｆ／Ｆをシフトして、各段の出力信号Ｄ１〜Ｄ４０が
順次導出される。３７段目のＤ＿Ｆ／Ｆ２３７の出力Ｄ
３７は、Ｄ＿Ｆ／Ｆ２３８の入力Ｄに与えられるのと同
時に、Ｄ＿Ｆ／Ｆ４４の入力Ｄにも与えられる。
Ｆ／Ｆ２０１の入力Ｄにスタート信号ＳＰが与えられる
と、クロック信号ＣＬＫの立上がりに同期して各段のＤ
＿Ｆ／Ｆをシフトして、各段の出力信号Ｄ１〜Ｄ４０が
順次導出される。３７段目のＤ＿Ｆ／Ｆ２３７の出力Ｄ
３７は、Ｄ＿Ｆ／Ｆ２３８の入力Ｄに与えられるのと同
時に、Ｄ＿Ｆ／Ｆ４４の入力Ｄにも与えられる。
【００４９】このＤ＿Ｆ／Ｆ４４の出力Ｑは、第２分周
クロック信号ＣＬＫ３の立下がりに同期して、端子ＳＰ
２から第２分周クロック信号ＣＬＫ３の１周期分、すな
わちクロック信号ＣＬＫの周期ＴＣＫの３周期分（３・
ＴＣＫ）の期間ハイレベルとなる信号を出力スタート信
号として、出力端子ＳＰ２から後続のドライバ１６に出
力される。後続のドライバ１６内のＳＰ制御回路１２内
のＤ＿Ｆ／Ｆ４２では、図１７においてＳＰｉｎ２とし
て示されるように第２分周クロック信号ＣＬＫ３の１周
期分がハイレベルとなる信号が入力される。
クロック信号ＣＬＫ３の立下がりに同期して、端子ＳＰ
２から第２分周クロック信号ＣＬＫ３の１周期分、すな
わちクロック信号ＣＬＫの周期ＴＣＫの３周期分（３・
ＴＣＫ）の期間ハイレベルとなる信号を出力スタート信
号として、出力端子ＳＰ２から後続のドライバ１６に出
力される。後続のドライバ１６内のＳＰ制御回路１２内
のＤ＿Ｆ／Ｆ４２では、図１７においてＳＰｉｎ２とし
て示されるように第２分周クロック信号ＣＬＫ３の１周
期分がハイレベルとなる信号が入力される。
【００５０】後続のドライバ１６内のＳＰ制御回路１２
に入力された出力スタート信号は、３クロック周期分の
時間的余裕があるため、クロック信号ＣＬＫの周波数が
高くなっても確実に所望のタイミングで応答することが
できる。したがって、Ｄ＿Ｆ／Ｆ２４０の出力Ｄ４０に
引き続いて遅延なく後続のドライバ１６内の双方向シフ
トレジスタ１４内の第１段目のＤ＿Ｆ／Ｆ２０１の出力
Ｄ１が出力される。
に入力された出力スタート信号は、３クロック周期分の
時間的余裕があるため、クロック信号ＣＬＫの周波数が
高くなっても確実に所望のタイミングで応答することが
できる。したがって、Ｄ＿Ｆ／Ｆ２４０の出力Ｄ４０に
引き続いて遅延なく後続のドライバ１６内の双方向シフ
トレジスタ１４内の第１段目のＤ＿Ｆ／Ｆ２０１の出力
Ｄ１が出力される。
【００５１】図１８は、双方向シフトレジスタ１４のｎ
（ｎは３以上の整数）段前からの出力を用いて、出力端
子ＳＰ２から信号を出力する構成の動作を示すタイムチ
ャートである。双方向シフトレジスタ１４の最終段から
ｎ段前のＤ＿Ｆ／Ｆの出力を用いてスタート信号を出力
する構成は、図１５および図１６の構成と同様であり、
図１６に示されるスタート信号発生回路８０の３分周回
路８１をｎ分周回路に差し換えた構成となる。ｎ分周回
路は、クロック信号ＣＬＫと、リセット信号ＲＥＳＥＴ
とを入力して、クロック信号の１／ｎ分周動作を行い、
周期がクロック信号ＣＬＫの周期ＴＣＫのｎ倍の第２分
周クロック信号ＣＬＫｎを出力する。なお、双方向シフ
トレジスタ１４の最終段からｎ段前のＤ＿Ｆ／Ｆの出力
Ｑを用いてスタート信号を出力する。
（ｎは３以上の整数）段前からの出力を用いて、出力端
子ＳＰ２から信号を出力する構成の動作を示すタイムチ
ャートである。双方向シフトレジスタ１４の最終段から
ｎ段前のＤ＿Ｆ／Ｆの出力を用いてスタート信号を出力
する構成は、図１５および図１６の構成と同様であり、
図１６に示されるスタート信号発生回路８０の３分周回
路８１をｎ分周回路に差し換えた構成となる。ｎ分周回
路は、クロック信号ＣＬＫと、リセット信号ＲＥＳＥＴ
とを入力して、クロック信号の１／ｎ分周動作を行い、
周期がクロック信号ＣＬＫの周期ＴＣＫのｎ倍の第２分
周クロック信号ＣＬＫｎを出力する。なお、双方向シフ
トレジスタ１４の最終段からｎ段前のＤ＿Ｆ／Ｆの出力
Ｑを用いてスタート信号を出力する。
【００５２】リセット信号ＲＥＳＥＴが、Ｒ＿Ｆ／Ｆ４
１とｎ分周回路とに与えられると、Ｒ＿Ｆ／Ｆ４１は、
クロック信号ＣＬＫを入力して、１／２分周動作を行
い、周期がクロック信号ＣＬＫの周期ＴＣＫの２倍の第
１分周クロック信号ＣＬＫ２を発生する。ｎ分周回路
は、クロック信号ＣＬＫを入力して、１／ｎ分周動作を
行い、周期がクロック信号ＣＬＫの周期ＴＣＫのｎ倍の
第２分周クロック信号ＣＬＫｎを発生する。
１とｎ分周回路とに与えられると、Ｒ＿Ｆ／Ｆ４１は、
クロック信号ＣＬＫを入力して、１／２分周動作を行
い、周期がクロック信号ＣＬＫの周期ＴＣＫの２倍の第
１分周クロック信号ＣＬＫ２を発生する。ｎ分周回路
は、クロック信号ＣＬＫを入力して、１／ｎ分周動作を
行い、周期がクロック信号ＣＬＫの周期ＴＣＫのｎ倍の
第２分周クロック信号ＣＬＫｎを発生する。
【００５３】入力スタート信号が少なくともｎクロック
周期（ｎ・ＴＣＫ）分入力されると、入力スタート信号
が立下がってから次の第２分周クロック信号ＣＬＫｎの
立下がりまで、Ｄ＿Ｆ／Ｆ４２の出力Ｑからの信号ＳＰ
ｉｎ１をハイレベルにする。Ｄ＿Ｆ／Ｆ４３は、第１分
周クロック信号ＣＬＫ２がハイレベルとなるまで、クロ
ック信号ＣＬＫの１周期間だけハイレベルとなる信号Ｓ
Ｐが導出される。すなわち、Ｄ＿Ｆ／Ｆ４３は、パルス
幅が制御された信号ＳＰを出力する。
周期（ｎ・ＴＣＫ）分入力されると、入力スタート信号
が立下がってから次の第２分周クロック信号ＣＬＫｎの
立下がりまで、Ｄ＿Ｆ／Ｆ４２の出力Ｑからの信号ＳＰ
ｉｎ１をハイレベルにする。Ｄ＿Ｆ／Ｆ４３は、第１分
周クロック信号ＣＬＫ２がハイレベルとなるまで、クロ
ック信号ＣＬＫの１周期間だけハイレベルとなる信号Ｓ
Ｐが導出される。すなわち、Ｄ＿Ｆ／Ｆ４３は、パルス
幅が制御された信号ＳＰを出力する。
【００５４】双方向シフトレジスタ１４の１段目のＤ＿
Ｆ／Ｆ２０１の入力Ｄにスタート信号ＳＰが与えられる
と、クロック信号ＣＬＫの立上がりに同期して、各段の
Ｄ＿Ｆ／Ｆがシフトされて、各段の出力信号Ｄ１〜Ｄ４
０が順次導出される。また（４０−ｎ）段目のＤ＿Ｆ／
Ｆの出力は、次段のＤ＿Ｆ／Ｆの入力Ｄに与えられるの
と同時に、Ｄ＿Ｆ／Ｆ４４の入力Ｄにも与えられる。
Ｆ／Ｆ２０１の入力Ｄにスタート信号ＳＰが与えられる
と、クロック信号ＣＬＫの立上がりに同期して、各段の
Ｄ＿Ｆ／Ｆがシフトされて、各段の出力信号Ｄ１〜Ｄ４
０が順次導出される。また（４０−ｎ）段目のＤ＿Ｆ／
Ｆの出力は、次段のＤ＿Ｆ／Ｆの入力Ｄに与えられるの
と同時に、Ｄ＿Ｆ／Ｆ４４の入力Ｄにも与えられる。
【００５５】このＤ＿Ｆ／Ｆ４４の出力Ｑは、第２分周
クロック信号ＣＬＫｎの立下がりに同期して、端子ＳＰ
２から第２分周クロック信号ＣＬＫｎの１周期分（ｎ・
ＴＣＫ）の期間ハイレベルとなる信号を出力スタート信
号として、出力端子ＳＰ２から後続のドライバ１６に出
力する。後続のドライバ１６内のＳＰ制御回路１２内の
Ｄ＿Ｆ／Ｆ４２では、図１８のＳＰｉｎ２に示されるよ
うに、第２分周クロック信号ＣＬＫｎの１周期分がハイ
レベルとなる信号が入力される。
クロック信号ＣＬＫｎの立下がりに同期して、端子ＳＰ
２から第２分周クロック信号ＣＬＫｎの１周期分（ｎ・
ＴＣＫ）の期間ハイレベルとなる信号を出力スタート信
号として、出力端子ＳＰ２から後続のドライバ１６に出
力する。後続のドライバ１６内のＳＰ制御回路１２内の
Ｄ＿Ｆ／Ｆ４２では、図１８のＳＰｉｎ２に示されるよ
うに、第２分周クロック信号ＣＬＫｎの１周期分がハイ
レベルとなる信号が入力される。
【００５６】後続のドライバ１６内のＳＰ制御回路１２
に入力された出力スタート信号は、ｎクロック周期分
（ｎ・ＴＣＫ）の時間的余裕があるため、クロック信号
ＣＬＫの周波数が高くなっても、確実に所望のタイミン
グで応答することができる。したがって、Ｄ＿Ｆ／Ｆ２
４０の出力Ｄ４０に引き続いて、遅延なく後続のドライ
バ１６内の双方向シフトレジスタ１４内の第１段目のＤ
＿Ｆ／Ｆ２０１の出力Ｄ１が出力される。
に入力された出力スタート信号は、ｎクロック周期分
（ｎ・ＴＣＫ）の時間的余裕があるため、クロック信号
ＣＬＫの周波数が高くなっても、確実に所望のタイミン
グで応答することができる。したがって、Ｄ＿Ｆ／Ｆ２
４０の出力Ｄ４０に引き続いて、遅延なく後続のドライ
バ１６内の双方向シフトレジスタ１４内の第１段目のＤ
＿Ｆ／Ｆ２０１の出力Ｄ１が出力される。
【００５７】図１９は、本発明の実施のさらに他の形態
を示す論理的な構成を示すブロック図である。図１と同
様の構成には、同一の参照符号を付与して、説明を省略
する。ＳＰ＿Ｉ／Ｏバッファ１１は、入力スタート信号
が端子ＳＰ１から与えられ、ＳＰ制御回路１２によっ
て、パルス幅が制御される。セレクタ回路１３は、選択
信号ＳＥＬが与えられて双方向シフトレジスタ１４のデ
ータシフト方向を端子ＳＰ１と端子ＳＰ２との間で切り
換えることができる。
を示す論理的な構成を示すブロック図である。図１と同
様の構成には、同一の参照符号を付与して、説明を省略
する。ＳＰ＿Ｉ／Ｏバッファ１１は、入力スタート信号
が端子ＳＰ１から与えられ、ＳＰ制御回路１２によっ
て、パルス幅が制御される。セレクタ回路１３は、選択
信号ＳＥＬが与えられて双方向シフトレジスタ１４のデ
ータシフト方向を端子ＳＰ１と端子ＳＰ２との間で切り
換えることができる。
【００５８】端子ＳＰ１側から端子ＳＰ２へのシフトの
ときには、４０段目の最終段の１段前の３９段目からの
出力が後続するドライバ１６の入力スタート信号とし
て、端子ＳＰ２から導出される。一方、端子ＳＰ２側か
ら端子ＳＰ１側へのシフトのときには、１段目の最終段
の１段前の２段目からの出力が後続するドライバ１６の
入力スタート信号として、端子ＳＰ１から導出される。
ときには、４０段目の最終段の１段前の３９段目からの
出力が後続するドライバ１６の入力スタート信号とし
て、端子ＳＰ２から導出される。一方、端子ＳＰ２側か
ら端子ＳＰ１側へのシフトのときには、１段目の最終段
の１段前の２段目からの出力が後続するドライバ１６の
入力スタート信号として、端子ＳＰ１から導出される。
【００５９】図２０は、図１９の構成によって、端子Ｓ
Ｐ１から入力スタート信号を入力し、端子ＳＰ２から出
力スタート信号を導出する場合の簡略化した電気的構成
を示す図である。なお、図２と同様の構成には、同一の
参照符号を付与して、説明を省略する。
Ｐ１から入力スタート信号を入力し、端子ＳＰ２から出
力スタート信号を導出する場合の簡略化した電気的構成
を示す図である。なお、図２と同様の構成には、同一の
参照符号を付与して、説明を省略する。
【００６０】ＳＰ制御回路１２は、Ｄ＿Ｆ／Ｆ２００を
含んで構成される。Ｄ＿Ｆ／Ｆ２００は、入力スタート
信号が入力Ｄに与えられ、クロック信号ＣＬＫがクロッ
ク入力ＣＫに与えられる。Ｄ＿Ｆ／Ｆ２００は、出力Ｑ
からスタート信号ＳＰ０１を双方向シフトレジスタ１４
に出力する。図２１は、図２０の構成の動作を示す。入
力スタート信号として、端子ＳＰ１に信号が与えられる
と、Ｄ＿Ｆ／Ｆ２００の出力ＳＰ０１は最初のクロック
信号ＣＬＫの立下がり時点で立上がり、次のクロック信
号ＣＬＫの立下がり時点で立下がる。
含んで構成される。Ｄ＿Ｆ／Ｆ２００は、入力スタート
信号が入力Ｄに与えられ、クロック信号ＣＬＫがクロッ
ク入力ＣＫに与えられる。Ｄ＿Ｆ／Ｆ２００は、出力Ｑ
からスタート信号ＳＰ０１を双方向シフトレジスタ１４
に出力する。図２１は、図２０の構成の動作を示す。入
力スタート信号として、端子ＳＰ１に信号が与えられる
と、Ｄ＿Ｆ／Ｆ２００の出力ＳＰ０１は最初のクロック
信号ＣＬＫの立下がり時点で立上がり、次のクロック信
号ＣＬＫの立下がり時点で立下がる。
【００６１】双方向シフトレジスタ１４のＤ＿Ｆ／Ｆ２
０１の入力Ｄにスタート信号ＳＰが与えられると、クロ
ック信号ＣＬＫの立上がりに同期して、各段のＤ＿Ｆ／
Ｆをシフトしながら、各段の出力信号Ｄ１〜Ｄ４０が順
次導出される。また、３９段目のＤ＿Ｆ／Ｆ２３９の出
力が端子ＳＰ２から出力スタート信号として、後続のド
ライバ１６に出力される。
０１の入力Ｄにスタート信号ＳＰが与えられると、クロ
ック信号ＣＬＫの立上がりに同期して、各段のＤ＿Ｆ／
Ｆをシフトしながら、各段の出力信号Ｄ１〜Ｄ４０が順
次導出される。また、３９段目のＤ＿Ｆ／Ｆ２３９の出
力が端子ＳＰ２から出力スタート信号として、後続のド
ライバ１６に出力される。
【００６２】従来技術に示されるように、双方向シフト
レジスタ１４の４０段目のＤ＿Ｆ／Ｆ２４０の出力Ｑを
出力スタート信号として、後続のドライバ１６に出力す
る場合には、後続のドライバ１６の入力容量や、配線の
浮遊容量などの原因により、後続のドライバ１６内で
は、スタート信号ＳＰ２に波形なまりが生じる。波形な
まりによるスタート信号ＳＰ２は、たとえばクロック信
号ＣＬＫの半周期〜１周期分遅延するためにデータが失
われて、全体を１つのシフトレジスタとして動作させる
ことができなくなる。
レジスタ１４の４０段目のＤ＿Ｆ／Ｆ２４０の出力Ｑを
出力スタート信号として、後続のドライバ１６に出力す
る場合には、後続のドライバ１６の入力容量や、配線の
浮遊容量などの原因により、後続のドライバ１６内で
は、スタート信号ＳＰ２に波形なまりが生じる。波形な
まりによるスタート信号ＳＰ２は、たとえばクロック信
号ＣＬＫの半周期〜１周期分遅延するためにデータが失
われて、全体を１つのシフトレジスタとして動作させる
ことができなくなる。
【００６３】本実施の形態では、双方向シフトレジスタ
１４の最終段より１段前の３９段目の出力Ｑを出力スタ
ート信号として、後続のドライバ１６に出力している。
これによって、図２１に示されるように、後続のドライ
バ１６の入力容量や配線の浮遊容量などの原因によって
波形なまりが生じ、斜線を施して示したように、スター
ト信号ＳＰ２が、たとえば半周期〜１周期分遅延しても
時間的余裕を有する。
１４の最終段より１段前の３９段目の出力Ｑを出力スタ
ート信号として、後続のドライバ１６に出力している。
これによって、図２１に示されるように、後続のドライ
バ１６の入力容量や配線の浮遊容量などの原因によって
波形なまりが生じ、斜線を施して示したように、スター
ト信号ＳＰ２が、たとえば半周期〜１周期分遅延しても
時間的余裕を有する。
【００６４】このため、少なくともＤ＿Ｆ／Ｆ２４０の
出力Ｄ４０の立上がり時点において、後続のドライバ１
６のスタート信号ＳＰ２は立上がり、Ｄ＿Ｆ／Ｆ２４０
の出力の立下がり時点において、後続のドライバ１６内
の双方向シフトレジスタ１４の第１段目の出力Ｄ１ｎｅ
ｘｔが確実に立上がる。これによって、縦続接続するド
ライバにおいて、全体を１つのシフトレジスタとして動
作させることができる。
出力Ｄ４０の立上がり時点において、後続のドライバ１
６のスタート信号ＳＰ２は立上がり、Ｄ＿Ｆ／Ｆ２４０
の出力の立下がり時点において、後続のドライバ１６内
の双方向シフトレジスタ１４の第１段目の出力Ｄ１ｎｅ
ｘｔが確実に立上がる。これによって、縦続接続するド
ライバにおいて、全体を１つのシフトレジスタとして動
作させることができる。
【００６５】なお、前述した波形なまりによるスタート
信号ＳＰ２の遅延は、クロック信号ＣＬＫとスタート信
号ＳＰ２との相対関係によって決まる。すなわち、クロ
ック信号ＣＬＫが高速化されると、スタート信号ＳＰ２
の遅延は大きくなる。双方向シフトレジスタ１４の最終
段より１段前の３９段目の出力を出力スタート信号とし
て、後続のドライバ１６に出力する構成において、現在
のクロック信号ＣＬＫの平均的な速度であれば問題はな
いが、さらなるクロック信号ＣＬＫの高速化により、ス
タート信号ＳＰ２の遅延がクロック信号ＣＬＫの１周期
より長くなった場合に、時間的余裕がなくなり、誤動作
する恐れがある。このため前述した双方向シフトレジス
タ１４の最終段より２段目以上前の出力Ｑを用いて出力
スタート信号を後続のドライバ１６に出力する構成が理
想的である。
信号ＳＰ２の遅延は、クロック信号ＣＬＫとスタート信
号ＳＰ２との相対関係によって決まる。すなわち、クロ
ック信号ＣＬＫが高速化されると、スタート信号ＳＰ２
の遅延は大きくなる。双方向シフトレジスタ１４の最終
段より１段前の３９段目の出力を出力スタート信号とし
て、後続のドライバ１６に出力する構成において、現在
のクロック信号ＣＬＫの平均的な速度であれば問題はな
いが、さらなるクロック信号ＣＬＫの高速化により、ス
タート信号ＳＰ２の遅延がクロック信号ＣＬＫの１周期
より長くなった場合に、時間的余裕がなくなり、誤動作
する恐れがある。このため前述した双方向シフトレジス
タ１４の最終段より２段目以上前の出力Ｑを用いて出力
スタート信号を後続のドライバ１６に出力する構成が理
想的である。
【００６６】
【発明の効果】以上のように本発明によれば、縦続接続
された複数個の集積回路の入力スタート信号として使用
される前段の出力スタート信号を、多段式シフトレジス
タの最終段よりも前段からの出力に応答して、クロック
信号の１周期よりも長い周期でスタート信号発生回路に
よって発生させる。これによって出力スタート信号の出
力波形が後続側の入力容量や配線の浮遊容量などによっ
てなまっても、周波数が高いクロック信号に確実に同期
させることができる。
された複数個の集積回路の入力スタート信号として使用
される前段の出力スタート信号を、多段式シフトレジス
タの最終段よりも前段からの出力に応答して、クロック
信号の１周期よりも長い周期でスタート信号発生回路に
よって発生させる。これによって出力スタート信号の出
力波形が後続側の入力容量や配線の浮遊容量などによっ
てなまっても、周波数が高いクロック信号に確実に同期
させることができる。
【００６７】また本発明によれば、縦続接続される複数
個の集積回路は、共通のクロック信号に従って全体とし
て１つのシフトレジスタとして動作可能である。集積回
路の半導体のチップサイズからの面積的な制限や、パッ
ケージの出力端子数の制限があっても、複数個の集積回
路を用いて全体として大きな段数を有するシフトレジス
タを容易に実現することができる。
個の集積回路は、共通のクロック信号に従って全体とし
て１つのシフトレジスタとして動作可能である。集積回
路の半導体のチップサイズからの面積的な制限や、パッ
ケージの出力端子数の制限があっても、複数個の集積回
路を用いて全体として大きな段数を有するシフトレジス
タを容易に実現することができる。
【００６８】また本発明によれば、出力スタート信号
は、Ｄフリップフロップを用いる簡単な構成で発生させ
ることができる。これによって半導体のチップサイズの
増加と消費電力の増大とを防ぐことができる。
は、Ｄフリップフロップを用いる簡単な構成で発生させ
ることができる。これによって半導体のチップサイズの
増加と消費電力の増大とを防ぐことができる。
【００６９】また本発明によれば、出力スタート信号
は、ｎ（ｎは３以上の整数）分周回路とＤフリップフロ
ップとを用いる簡単な構成で発生することができる。ま
た多段式シフトレジスタの最終段よりもｎ段前段からの
出力に応じて、クロック信号の周期がｎ倍された期間ハ
イレベルである出力スタート信号を出力することができ
る。したがって、このような簡単な構成で出力スタート
信号を発生させることができるため半導体のチップサイ
ズの増加や、消費電力の増大を招くことなく縦続時の動
作特性の向上を図ることができる。さらに充分に長いパ
ルス幅の出力スタート信号を発生させ、時間的余裕を持
たせて出力することができるため、後続するドライバ内
の多段式シフトレジスタの正常な動作を容易に行わせる
ことができる。
は、ｎ（ｎは３以上の整数）分周回路とＤフリップフロ
ップとを用いる簡単な構成で発生することができる。ま
た多段式シフトレジスタの最終段よりもｎ段前段からの
出力に応じて、クロック信号の周期がｎ倍された期間ハ
イレベルである出力スタート信号を出力することができ
る。したがって、このような簡単な構成で出力スタート
信号を発生させることができるため半導体のチップサイ
ズの増加や、消費電力の増大を招くことなく縦続時の動
作特性の向上を図ることができる。さらに充分に長いパ
ルス幅の出力スタート信号を発生させ、時間的余裕を持
たせて出力することができるため、後続するドライバ内
の多段式シフトレジスタの正常な動作を容易に行わせる
ことができる。
【００７０】また本発明によれば、多段式シフトレジス
タの動作に適合したパルス幅に制御するスタートパルス
制御回路によって、入力スタート信号が制御されるの
で、クロック信号の周期に比較して充分に長いパルス幅
入力スタート信号を与えて、確実な動作を行わせること
ができる。
タの動作に適合したパルス幅に制御するスタートパルス
制御回路によって、入力スタート信号が制御されるの
で、クロック信号の周期に比較して充分に長いパルス幅
入力スタート信号を与えて、確実な動作を行わせること
ができる。
【００７１】また本発明によれば、多段式シフトレジス
タはシフト方向が切換え可能な双方向性であるので、集
積回路を実装する場合の配線パターンの設定が容易とな
り、配線基板などの面積を小さくすることができる。
タはシフト方向が切換え可能な双方向性であるので、集
積回路を実装する場合の配線パターンの設定が容易とな
り、配線基板などの面積を小さくすることができる。
【００７２】また本発明によれば、多段式シフトレジス
タの各段からの出力によって、液晶表示素子の駆動を行
う。多段式シフトレジスタは双方向性であるので、液晶
表示素子の一方および他方に同一の集積回路を実装し
て、合理的な配線パターンで電気的接続を行うことがで
きる。
タの各段からの出力によって、液晶表示素子の駆動を行
う。多段式シフトレジスタは双方向性であるので、液晶
表示素子の一方および他方に同一の集積回路を実装し
て、合理的な配線パターンで電気的接続を行うことがで
きる。
【００７３】また本発明によれば、スタート信号発生回
路に使用するクロック信号の１周期よりも長い周期は、
クロック信号を分周して発生し、その分周回路を電源投
入時に初期化する初期化回路が含まれるので、複数個の
集積回路を縦続接続した各集積回路において、確実に電
源投入に同期した分周回路の動作を行わせることができ
る。
路に使用するクロック信号の１周期よりも長い周期は、
クロック信号を分周して発生し、その分周回路を電源投
入時に初期化する初期化回路が含まれるので、複数個の
集積回路を縦続接続した各集積回路において、確実に電
源投入に同期した分周回路の動作を行わせることができ
る。
【００７４】また本発明によれば、初期化回路には内部
発振回路が含まれ、クロック信号が電源投入時に予め定
める期間以上休止される際に、内部発振回路からの発振
出力に同期して分周回路が初期化される。内部発振回路
からの発振出力に同期した初期化が行われるので、各集
積回路の分周回路を電源投入時に確実に初期化すること
ができる。
発振回路が含まれ、クロック信号が電源投入時に予め定
める期間以上休止される際に、内部発振回路からの発振
出力に同期して分周回路が初期化される。内部発振回路
からの発振出力に同期した初期化が行われるので、各集
積回路の分周回路を電源投入時に確実に初期化すること
ができる。
【００７５】また本発明によれば、初期化回路はコンデ
ンサの充電電圧の立上がりの遅れを利用するパワーオン
リセット動作によって分周回路を初期化する。集積回路
内にコンデンサを形成することによって、確実なパワー
オンリセットを行うことができるので、簡単な構成で初
期化を行うことができる。
ンサの充電電圧の立上がりの遅れを利用するパワーオン
リセット動作によって分周回路を初期化する。集積回路
内にコンデンサを形成することによって、確実なパワー
オンリセットを行うことができるので、簡単な構成で初
期化を行うことができる。
【図１】本発明の実施の一形態の論理的な構成を示すブ
ロック図である。
ロック図である。
【図２】図１の構成でシフト方向を一方向に選択した場
合の等価的な電気的構成を示すブロック図である。
合の等価的な電気的構成を示すブロック図である。
【図３】図２の構成の動作を示すタイムチャートであ
る。
る。
【図４】図１の実施の形態で一方向を選択した場合の論
理的構成を示すブロック図である。
理的構成を示すブロック図である。
【図５】図１の実施の形態で他方向を選択した場合の論
理的構成を示すブロック図である。
理的構成を示すブロック図である。
【図６】図１の実施の形態による集積回路を複数個縦続
接続する場合の電気的構成を示すブロック図である。
接続する場合の電気的構成を示すブロック図である。
【図７】図１の実施の形態に対応する電気的構成を示す
等価的な電気回路図である。
等価的な電気回路図である。
【図８】本発明の実施の他の形態の電気的構成を示す等
価的な電気回路図である。
価的な電気回路図である。
【図９】本発明の実施のさらに他の形態の電気的構成を
示す等価的な電気回路図である。
示す等価的な電気回路図である。
【図１０】本発明の実施のさらに他の形態として、初期
化のための構成を示す等価的な電気回路図である。
化のための構成を示す等価的な電気回路図である。
【図１１】図１０の実施の形態の動作を示すタイムチャ
ートである。
ートである。
【図１２】本発明の実施のさらに他の形態によるパワー
オンリセットのための構成を示す等価的な電気回路図で
ある。
オンリセットのための構成を示す等価的な電気回路図で
ある。
【図１３】図１２の実施の形態の動作を示すグラフであ
る。
る。
【図１４】本発明の実施の各形態の縦続接続時に初期化
を行う構成を示す簡略化したブロック図である。
を行う構成を示す簡略化したブロック図である。
【図１５】本発明の実施の他の形態の簡略化した論理的
構成を示すブロック図である。
構成を示すブロック図である。
【図１６】図１５の構成でシフト方向を一方向に選択し
た場合の等価的な電気的構成を示すブロック図である。
た場合の等価的な電気的構成を示すブロック図である。
【図１７】図１６の構成の動作を示すタイムチャートで
ある。
ある。
【図１８】双方向シフトレジスタ１４の最終段のｎ（ｎ
は３以上の整数）段階前からの出力を取り出す構成の動
作を示すタイムチャートである。
は３以上の整数）段階前からの出力を取り出す構成の動
作を示すタイムチャートである。
【図１９】本発明の実施の他の形態を示す論理的な構成
を示すブロック図である。
を示すブロック図である。
【図２０】図１９の構成でシフト方向を一方向に選択し
た場合の等価的な電気的構成を示すブロック図である。
た場合の等価的な電気的構成を示すブロック図である。
【図２１】図２０の構成の動作を示すタイムチャートで
ある。
ある。
【図２２】従来技術の論理的構成を示すブロック図であ
る。
る。
【図２３】双方向性の必要な理由を説明するために、簡
略化して電気的構成を示すブロック図である。
略化して電気的構成を示すブロック図である。
【図２４】図２２の等価的な電気的構成を示すブロック
図である。
図である。
【図２５】図２４の構成の動作を示すタイムチャートで
ある。
ある。
【図２６】先行技術による集積回路を多段に縦続接続す
る場合の初期化のための電気的接続状態を示す簡略化し
たブロック図である。
る場合の初期化のための電気的接続状態を示す簡略化し
たブロック図である。
１１，１５ ＳＰ＿Ｉ／Ｏバッファ
１２ ＳＰ制御回路
１３ セレクタ回路
１４，５８ 双方向シフトレジスタ
１６ ドライバ
４１，４３，５１，５２，５４，５６ Ｒ＿Ｆ／Ｆ
４２，４４，５５ Ｄ＿Ｆ／Ｆ
４５ ＮＯＲゲート
４６ ＮＡＮＤゲート
５０ ＯＲゲート
５３ 内部発振器
６５ コンデンサ
８０ スタート信号発生回路
８１ ３分周回路
２０１〜２４０ Ｄ＿Ｆ／Ｆ
３０１〜３４１ セレクタ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 19/00
G09G 3/20
G09G 3/36
Claims (10)
- 【請求項１】 多段式シフトレジスタを含み、入力スタ
ート信号に応答して、クロック信号に同期しながら順次
シフトする出力をシフトレジスタの各段から導出する集
積回路において、 多段式シフトレジスタの最終段よりも前段からの出力に
応答し、クロック信号の１周期よりも長い周期で出力ス
タート信号を発生するスタート信号発生回路を含み、 出力スタート信号を後続側の入力スタート信号として、
縦続接続可能であることを特徴とする集積回路。 - 【請求項２】 複数個の集積回路を縦続接続し、 共通の前記クロック信号に従って、全体として１つの多
段式シフトレジスタとして動作可能であることを特徴と
する請求項１記載の集積回路。 - 【請求項３】 前記スタート信号発生回路は、前記多段
式シフトレジスタの最終段よりも２段前段からの出力が
データ入力として与えられ、前記クロック信号を１／２
に分周した信号がクロック入力として与えられ、出力と
して前記出力スタート信号を導出するＤフリップフロッ
プを含むことを特徴とする請求項２記載の集積回路。 - 【請求項４】 前記スタート信号発生回路は、 前記クロック信号を１／ｎ（ｎは３以上の整数）に分周
した信号を出力するｎ分周回路と、 前記多段式シフトレジスタの最終段よりもｎ段前段から
の出力がデータ入力として与えられ、ｎ分周回路からの
出力がクロック入力として与えられ、出力として前記入
力スタート信号を導出するＤフリップフロップとを含む
ことを特徴とする請求項２記載の集積回路。 - 【請求項５】 前記入力スタート信号を受信し、多段式
シフトレジスタの動作に適合したパルス幅に制御するス
タートパルス制御回路を備えることを特徴とする請求項
１記載の集積回路。 - 【請求項６】 前記多段式シフトレジスタは、シフト方
向が切換え可能な双方向性であることを特徴とする請求
項１記載の集積回路。 - 【請求項７】 前記多段式シフトレジスタの各段からの
出力によって、液晶表示素子の駆動を行うことを特徴と
する請求項６記載の集積回路。 - 【請求項８】 前記クロック信号よりも長い周期を、ク
ロック信号を分周して発生する分周回路と、 電源投入時に、分周回路を初期化する初期化回路とを含
むことを特徴とする請求項１記載の集積回路。 - 【請求項９】 前記クロック信号は、電源投入時に予め
定める期間以上休止され、 前記初期化回路は、クロック信号の休止期間未満の周期
で発振する内部発振回路を含み、内部発振回路からの発
振出力に同期して前記分周回路を初期化することを特徴
とする請求項８記載の集積回路 - 【請求項１０】 前記初期化回路は、コンデンサの充電
電圧の立上がりの遅れを利用するパワーオンリセット動
作によって、前記分周回路を初期化することを特徴とす
る請求項８記載の集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33230395A JP3361925B2 (ja) | 1995-03-24 | 1995-12-20 | 集積回路 |
| KR1019960008427A KR100193148B1 (ko) | 1995-03-24 | 1996-03-22 | 집적회로 |
| US08/620,563 US5717351A (en) | 1995-03-24 | 1996-03-22 | Integrated circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-66386 | 1995-03-24 | ||
| JP6638695 | 1995-03-24 | ||
| JP33230395A JP3361925B2 (ja) | 1995-03-24 | 1995-12-20 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08329696A JPH08329696A (ja) | 1996-12-13 |
| JP3361925B2 true JP3361925B2 (ja) | 2003-01-07 |
Family
ID=26407593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33230395A Expired - Fee Related JP3361925B2 (ja) | 1995-03-24 | 1995-12-20 | 集積回路 |
Country Status (3)
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| KR (1) | KR100193148B1 (ja) |
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| TW491954B (en) * | 1997-11-10 | 2002-06-21 | Hitachi Device Eng | Liquid crystal display device |
| JP3490353B2 (ja) | 1998-12-16 | 2004-01-26 | シャープ株式会社 | 表示用駆動装置およびその製造方法ならびにそれを用いた液晶モジュール |
| JP3588007B2 (ja) * | 1999-05-14 | 2004-11-10 | シャープ株式会社 | 双方向シフトレジスタ、および、それを用いた画像表示装置 |
| JP2001159877A (ja) | 1999-09-20 | 2001-06-12 | Sharp Corp | マトリクス型画像表示装置 |
| JP3691318B2 (ja) * | 1999-09-30 | 2005-09-07 | シャープ株式会社 | 表示用駆動装置の駆動用半導体素子、表示用駆動装置及びそれを用いた液晶モジュール |
| JP3522628B2 (ja) * | 1999-11-09 | 2004-04-26 | シャープ株式会社 | 半導体装置および表示装置モジュール |
| JP3409768B2 (ja) | 2000-02-14 | 2003-05-26 | Ｎｅｃエレクトロニクス株式会社 | 表示装置の回路 |
| KR100788391B1 (ko) | 2001-02-27 | 2007-12-31 | 엘지.필립스 엘시디 주식회사 | 액정표시패널의 양 방향 구동 회로 |
| JP4747426B2 (ja) * | 2001-03-14 | 2011-08-17 | 日本テキサス・インスツルメンツ株式会社 | 駆動回路 |
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| TW571282B (en) * | 2002-09-17 | 2004-01-11 | Au Optronics Corp | Bi-directional shift register |
| JP2004198928A (ja) | 2002-12-20 | 2004-07-15 | Seiko Epson Corp | 液晶駆動用ドライバ及びそのドライブ方法 |
| KR100487439B1 (ko) * | 2002-12-31 | 2005-05-03 | 엘지.필립스 엘시디 주식회사 | 평판표시장치의 양방향 구동 회로 및 구동 방법 |
| KR100843383B1 (ko) * | 2002-12-31 | 2008-07-03 | 비오이 하이디스 테크놀로지 주식회사 | 집적 아모퍼스실리콘계 박막트랜지스터 드라이브열을 갖는액정표시장치 |
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| KR100746200B1 (ko) * | 2005-10-21 | 2007-08-06 | 삼성전자주식회사 | 소스 드라이버, 소스 드라이버 모듈, 및 디스플레이 장치 |
| KR101533995B1 (ko) * | 2007-05-31 | 2015-07-06 | 삼성디스플레이 주식회사 | 액정 표시 장치 및 그 구동 방법 |
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| JP2009288562A (ja) * | 2008-05-29 | 2009-12-10 | Casio Comput Co Ltd | 駆動制御回路、電子機器及び駆動制御回路の駆動方法 |
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| CN103684375B (zh) * | 2013-11-26 | 2016-11-09 | 深圳市芯海科技有限公司 | 一种时钟分频切换电路及时钟芯片 |
| CN111599305B (zh) * | 2020-06-04 | 2023-06-06 | 南京达斯琪数字科技有限公司 | 一种柔性透明屏led驱动电路 |
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|---|---|---|---|---|
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| JP2997787B2 (ja) * | 1989-12-15 | 2000-01-11 | 沖電気工業株式会社 | 駆動回路 |
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| US5510748A (en) * | 1994-01-18 | 1996-04-23 | Vivid Semiconductor, Inc. | Integrated circuit having different power supplies for increased output voltage range while retaining small device geometries |
-
1995
- 1995-12-20 JP JP33230395A patent/JP3361925B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-22 KR KR1019960008427A patent/KR100193148B1/ko not_active IP Right Cessation
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