JP3522628B2 - 半導体装置および表示装置モジュール - Google Patents

半導体装置および表示装置モジュール

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の半導体処理
部を縦続接続してなる半導体装置及びこれを用いた表示
装置モジュールに関するものである。
【０００２】
【従来の技術】従来の液晶表示装置モジュールにおける
半導体処理部のシステム構成を図２０に示す。図２０に
示すように、ＬＳＩ(Large Scale Integrated circuit)
からなる複数のソースドライバ５１…とゲートドライバ
５２…とが、それぞれをソースドライバＳ及びゲートド
ライバＧとして、ＴＣＰ（Tape Carrier Package）５３
に搭載された状態で液晶パネル５４に実装されている。
これら複数のソースドライバＳ…は液晶パネル５４にお
けるソースバスライン（不図示）の駆動を担い、複数の
ゲートドライバＧ…は、液晶パネル５４におけるゲート
バスライン（不図示）の駆動を担うものである。
【０００３】各ソースドライバ５１及びゲートドライバ
５２の液晶パネル５４側の端子（端子群）は、各ＴＣＰ
５３に形成された配線を介して、液晶パネル５４上のＩ
ＴＯ（Indium Tin Oxide：インジウムすず酸化物）から
なる端子（不図示）に電気的に接続されている。両者の
電気的接続は、例えばＡＣＦ（Anisotropic Conductive
Film:異方性導電膜）を介して両者を熱圧着することで
なされる。また、各ソースドライバ５１及びゲートドラ
イバ５２のフレキシブル基板５５側の端子も、各ＴＣＰ
５３に形成された配線を介して、フレキシブル基板５５
上に設けられた配線に上述したＡＣＦ或いはハンダ付け
で電気的に接続されている。
【０００４】これにより、コントローラ回路５６からの
ソースドライバ５１…ヘの表示用データ信号（Ｒ・Ｇ・
Ｂの３種の信号）、並びにソースドライバ５１…及びゲ
ートドライバ５２…への各種制御信号及び電源（ＧＮ
Ｄ，Ｖcc）の供給は、フレキシブル基板５５上の配線及
び各ＴＣＰ５３上の配線を通して行われる。
【０００５】ここで、ソースドライバＳは、第１ソース
ドライバＳ（１）〜第８ソースドライバＳ（８）の合計
８個配設されており、ゲートドライバＧは、第１ゲート
ドライバＧ（１）及び第２のゲートドライバＧ（２）の
合計２個が配設されている。
【０００６】そのうち、第１ソースドライバＳ（１）〜
第８ソースドライバＳ（８）は、８個の同一のソースド
ライバ５１…が、コントローラ回路５６から出力される
表示用データ信号Ｒ・Ｇ・Ｂ、スタートパルス入力信号
ＳＳＰＩ、及びクロック信号ＳＣＫの供給において縦続
接続されている。
【０００７】また、第１ゲートドライバＧ（１）及び第
２ゲートドライバＧ（２）においても、同一のゲートド
ライバ５２が２個、コントローラ回路５６から出力され
るクロック信号ＧＣＫ及びスタートパルス入力信号ＧＳ
ＰＩの供給において、縦続接続されている。図２１に、
各種信号を出力する上記コントローラ回路５６の端子部
構成を拡大して示す。
【０００８】上記液晶パネル５４の画素数は、例えば１
０２４画素×３（ＲＧＢ）〔ソース側〕×７６８画素
〔ゲート側〕である。したがって、第１ソースドライバ
Ｓ（１）〜第８ソースドライバＳ（８）の各ソースドラ
イバ５１は、それぞれ６４階調の表示を行うと共に、そ
れぞれ１２８画素×３（ＲＧＢ）を駆動するようになっ
ている。
【０００９】図２２に、ソースドライバ５１の構成を示
す。図２２に示すように、ソースドライバ５１は、シフ
トレジスタ回路６１、データラッチ回路６２、サンプリ
ングメモリ回路６３、ホールドメモリ回路６４、基準電
圧発生回路６５、ＤＡコンバータ回路６６、及び出力回
路６７から構成されている。
【００１０】シフトレジスタ回路６１は、例えば縦続接
続された複数のラッチ回路（不図示）を有した構成であ
る。このソースドライバ５１を初段の第１ソースドライ
バＳ（１）のものであるとして動作を説明すると、シフ
トレジスタ回路６１は、前述のコントローラ回路５６の
端子ＳＳＰＩから出力され、ソースドライバ５１の入力
端子ＳＳＰinに入力した、表示用データ信号Ｒ・Ｇ・Ｂ
の水平同期信号と同期を取ったスタートパルス入力信号
ＳＳＰＩを、コントローラ回路５６の端子ＳＣＫから出
力され、ソースドライバ５１の入力端子ＳＣＫinに入力
したクロック信号ＳＣＫにてシフト（伝搬・転送）させ
る。
【００１１】このシフトレジスタ回路６１にてシフトさ
れたスタートパルス入力信号ＳＳＰＩは、その最終段の
出力がスタートパルス出力信号ＳＳＰＯとして、ソース
ドライバ５１の出力端子ＳＳＰout から出力され、次段
の第２ソースドライバＳ（２）におけるソースドライバ
５１の入力端子ＳＳＰinに、スタートパルス入力信号Ｓ
ＳＰＩとして入力される。このようにして、スタートパ
ルス信号ＳＳＰＩは、８段目の第８ソースドライバＳ
（８）におけるソースドライバ５１のシフトレジスタ回
路６１の最終段までシフトされる。
【００１２】また、シフトレジスタ回路６１に入力され
たクロック信号ＳＣＫも、ソースドライバ５１の出力端
子ＳＣＫout から出力されて、次段の第２ソースドライ
バＳ（２）のソースドライバ５１の入力端子ＳＣＫinに
入力され、第８ソースドライバＳ（８）のソースドライ
バ５１にまで転送される。
【００１３】一方、コントローラ回路５６の端子Ｒ１〜
Ｒ６・端子Ｇ１〜Ｇ６・端子Ｂ１〜Ｂ６から出力される
それぞれ６ビットの表示用データ信号Ｒ・Ｇ・Ｂは、ク
ロック信号／ＳＣＫ（クロック信号ＳＣＫの反転信号）
の立ち上がりに同期を取って、ソースドライバ５１の入
力端子Ｒ１in〜Ｒ６in・入力端子Ｇ１in〜Ｇ６in・入力
端子Ｂ１in〜Ｂ６inにそれぞれシリアル入力され、デー
タラッチ回路６２にて一時的にラッチされた後、サンプ
リングメモリ回路６３に送られる。
【００１４】また、ソースドライバ５１の入力端子Ｒ１
in〜Ｒ６in・入力端子Ｇ１in〜Ｇ６in・入力端子Ｂ１in
〜Ｂ６inにそれぞれシリアル入力した表示用データ信号
Ｒ・Ｇ・Ｂは、このソースドライバ５１の出力端子Ｒ１
out 〜Ｒ６out ・出力端子Ｇ１out 〜Ｇ６out ・出力端
子Ｂ１out 〜Ｂ６out から出力され、次の第２ソースド
ライバＳ（２）のソースドライバ５１へも送られ、同様
にして、順次、第８ソースドライバＳ（８）のソースド
ライバ５１にまで転送される。
【００１５】サンプリングメモリ回路６３は、上記シフ
トレジスタ回路６１の各段の出力信号により、時分割で
送られてくる表示用データ信号（ＲＧＢ各６ビットの計
１８ビット）をサンプリングし、コントローラ回路５６
の端子ＬＳから出力されたラッチ信号ＬＳがソースドラ
イバ５１の端子ＬＳに入力されるまで、それぞれ記憶し
ている。
【００１６】そして、これら表示用データ信号は、次に
ホールドメモリ回路６４に入力され、ホールドメモリ回
路６４では、サンプリングメモリ回路６３より入力され
る表示用データ信号を、表示用データ信号Ｒ・Ｇ・Ｂの
１水平期間分の表示用データ信号が入力された時点でラ
ッチ信号ＬＳにてラッチし、次の１水平期間分の表示用
データ信号がサンプリングメモリ回路６３からホールド
メモリ回路６４に入力されるまでの間保持し、出力す
る。
【００１７】基準電源発生回路６５は、上記コントロー
ラ回路５６の端子Ｖｒｅｆ１〜Ｖｒｅｆ９から出力され
てソースドライバ５１の端子Ｖｒｅｆ１〜Ｖｒｅｆ９に
入力される基準電圧を基に、例えば、抵抗分割により階
調表示に用いる６４レベルの電圧を発生させる。
【００１８】ＤＡコンバータ回路６６は、ホールドメモ
リ回路６４より入力されるＲＧＢそれぞれ６ビットの表
示用データ信号（デジタル）をアナログ信号に変換して
出力回路６７に出力し、出力回路６７は、６４レベルの
アナログ信号を増幅し、出力端子Ｘo-１〜Ｘo-１２８・
Ｙo-１〜Ｙo-１２８・Ｚo-１〜Ｚo-１２８から液晶パネ
ル５４の図示しない端子へ出力する。上記出力端子Ｘo-
１〜Ｘo-１２８・Ｙo-１〜Ｙo-１２８・Ｚo-１〜Ｚo-１
２８は、それぞれ表示用データ信号Ｒ・Ｇ・Ｂに対応す
るもので、Ｘo,Ｙo,Ｚo それぞれ共に１２８個の端子か
らなる。
【００１９】また、ソースドライバ５１の端子Ｖcc及び
端子ＧＮＤは、コントローラ回路５６の端子Ｖcc及び端
子ＧＮＤと接続される電源供給用の端子であって、電源
電圧、グランド電位が供給される。なお、図２２におい
ては、ソースドライバ５１における入力部及び出力部に
設けられた各バッファ回路の記載を省略している。
【００２０】以上が、６４階調表示のソースドライバＳ
群についての構成と動作の説明である。なお、ゲートド
ライバＧを構成するゲートドライバ５２については、基
本的にはソースドライバＳのソースドライバ５１と同様
の構成であるので、ここでは、それらの説明を省略す
る。
【００２１】
【発明が解決しようとする課題】ところで、今日、液晶
表示装置モジュールにおいては、さらなる高画素数化及
び高分解能化が進んでいる。このような高画素数化及び
高分解能化に伴い、上記したソースドライバ５１…及び
ゲートドライバ５２…は、表示用データ信号Ｒ・Ｇ・Ｂ
のデータ転送レートの高速化、つまり高周波クロックに
よる動作が要求されることになる。これは、ゲートドラ
イバ５２…側よりも、特にソースドライバ５１…で顕著
となる。
【００２２】しかしながら、上記した従来の液晶表示装
置モジュールに採用されている半導体処理部としてのソ
ースドライバ５１…では、次のような問題が生じ、高画
素数化及び高分解能化の要求に十分に応えることができ
ない。
【００２３】すなわち、上記した従来の液晶表示装置モ
ジュールでは、複数の同一のソースドライバ５１…を縦
続接続して使用し、初段の第１ソースドライバＳ（１）
のソースドライバ５１にのみ表示用データ信号Ｒ・Ｇ・
Ｂを入力し、第２ソースドライバＳ（２）以降の他のソ
ースドライバＳの各ソースドライバ５１には、各ソース
ドライバ５１内を通して表示用データ信号Ｒ・Ｇ・Ｂを
順次転送する自己転送方式を採用している。
【００２４】この場合、例えば、６４階調表示を行なう
ソースドライバＳではＲＧＢに対応した合計１８本のデ
ータ（６ビット×ＲＧＢ３種類）を扱うＸＧＡ（１０２
４×ＲＧＢ×７６８）パネルでは６５ＭＨｚと非常に高
速なデータ転送レートが必要となり、さらに、高精細で
あるＳＸＧＡ（１２８０×ＲＧＢ×１０２４）パネルに
おいては、さらに高速な９５ＭＨｚが必要となる。その
ため、高精細化に伴う程、より速いデータ転送レートに
て表示用データ信号を順次、自己転送する必要がある。
【００２５】ところが、同じ転送用クロック信号ＳＣＫ
で次段のソースドライバＳにおいてのデータ取り込みタ
イミングの仕様（データセットアップ／ホールド時間）
を保証するには、図２３に示すように、クロック信号Ｓ
ＣＫの一周期内に、次の表示データ信号を取り込む必要
があるが、より高速な信号を自己転送する場合、配線容
量等の影響を受け易くなる結果、データ取り込みタイミ
ングの仕様を保証することが難しくなり、高精細な表示
画質の劣化が生じることがある。
【００２６】また、上記従来では、より高速なデータ転
送レートにて信号を自己転送する場合、転送用クロック
信号ＳＣＫのデューティ比（ハイ期間とロー期間の比）
をソースドライバＳ内部で確保するのが難しくなり、動
作周波数の低減を招いて、表示画質の劣化を生じる恐れ
がある。
【００２７】本発明は、上記の課題に鑑みなされたもの
であって、その目的は、クロック信号ＳＣＫの動作周波
数の拡大と、表示画質の信頼性の高い半導体装置および
それを用いた表示装置モジュールを提供することにあ
る。
【００２８】
【課題を解決するための手段】本発明の半導体装置は、
上記課題を解決するために、複数の半導体処理部が縦続
接続され、初段の半導体処理部に入力した複数の信号
を、他の半導体処理部に半導体処理部内を通して順次転
送する自己転送方式を含む半導体装置において、上記半
導体処理部の入力部には、自己転送方式で転送される、
シリアルデータの表示用データ信号を、クロック信号の
立ち上がり・立ち下がりの両エッジをデータ取り込みタ
イミングとすることで、１チャンネルからＮチャンネル
（Ｎは自然数）に分割してパラレルデータに変換するた
めの分割手段が設けられ、上記半導体処理部の出力部に
は、Ｎチャンネルに分割されてパラレルデータに変換さ
れた該表示用データ信号を再度１チャンネルのシリアル
データに合成する合成手段が設けられていることを特徴
としている。上記半導体装置では、Ｎは２または４であ
ることが半導体処理部を構成し易いことから好ましい。
【００２９】これによれば、各半導体処理部内部で、入
力部に設けられた分割手段にて、表示用データ信号の１
チャンネルがクロック信号の立ち上がりと立ち下がりの
両方で表示用データ信号が取り込まれてＮチャンネル、
例えば２チャンネルや４チャンネルに分割されパラレル
データに変換されて表示に用いられ、出力時には、合成
手段で再度１チャンネルのシリアルデータに合成、すな
わち戻されて出力される。
【００３０】したがって、この構成では、転送用のクロ
ック信号の周波数は、表示用データ信号のデータ転送レ
ート（データ周波数）のＮ分の１に低減、例えば、２チ
ャンネルの場合では半分に低減できると共に、合成手段
により次段の半導体処理部に順次転送する表示用データ
信号の転送タイミングを制御、例えば遅延できるので、
各半導体処理部における、表示用データ信号のデータ取
り込みタイミングの仕様（データセットアップ／ホール
ド時間）を確保し易くなる。
【００３１】その結果、上記構成では、上記半導体装置
を、例えば、液晶表示装置モジュールに液晶表示装置の
駆動装置として搭載し、液晶表示装置モジュールの高精
細化に伴って、表示用データ信号のデータ周波数が高速
となっても、転送用のクロック信号のデューティ比を各
半導体装置内部で問題なく確保でき、かつ、データ取り
込みタイミングの仕様を保証し易くなることから、上記
クロック信号の動作周波数の拡大と、クロック信号の動
作周波数の低減による表示画質への高い信頼性を得るこ
とができる。
【００３２】上記の半導体装置では、前記半導体処理部
には、互いに位相のずれた各クロック信号が供給されて
おり、上記の各クロック信号は、上記分割手段に使用さ
れる転送用クロック信号と、表示用データ信号を１チャ
ンネルに上記合成手段によって合成する際の同期用クロ
ック信号とを有していてもよい。上記半導体装置では、
Ｎが２の場合、上記の同期用クロック信号は、転送用ク
ロック信号より１／４周期分遅延した信号であることが
好ましい。
【００３３】上記構成によれば、合成手段で表示用デー
タ信号を１チャンネルに戻す際に使用するクロック信号
として、転送用クロック信号とは別にこれとは位相の異
なる、例えば転送用クロック信号より１／４周期分遅延
した、同期用クロック信号信号を別途使用できるので、
表示用データ信号における必要なデータ周波数がより高
速になり、配線容量等の影響により転送の遅延を生じ易
くなっても、この遅延を考慮して次段の半導体処理部へ
表示用データ信号をタイミングよく出力でき、各段の半
導体処理部におけるデータ取り込みタイミングの仕様
を、より確実に保証することができる。
【００３４】上記半導体装置においては、上記半導体処
理部に、前記クロック信号を基に位相をずらせて、表示
用データ信号を１チャンネルに上記合成手段によって合
成する際に使用する同期用クロック信号を作成する同期
用クロック信号作成回路が設けられていてもよい。
【００３５】上記半導体装置では、前記半導体処理部に
は、表示用データ信号を分割するための、互いに位相の
ずれたｍ相（ｍは自然数）の各クロック信号を、上記各
クロック信号の一つから他のクロック信号を遅延により
生成する遅延手段が設けられていてもよい。
【００３６】上記半導体装置においては、前記のＮチャ
ンネルに分割された該表示用データ信号を再度１チャン
ネルに合成するための同期用クロック信号を基に、分割
のための複数のクロック信号を作成する作成手段が設け
られていてもよい。
【００３７】上記構成によれば、前述の構成と同様に、
各段の半導体処理部におけるデータ取り込みタイミング
の仕様を、より確実に保証できると共に、加えて、半導
体処理部間で縦続接続される転送用のクロック信号１本
のみにできるため、配線間容量の影響や両クロック信号
間の配線間容量によるカップリングの影響を低減するこ
とができる。また、各半導体処理部における入力部には
転送用のクロック信号１本のみの保証になるため、外部
転送用のクロック信号に対する動作仕様の簡素化が図
れ、大幅なデータ周波数へのマージン向上を実現でき
る。
【００３８】上記半導体装置では、前記合成手段は、前
記のＮチャンネルに分割された表示用データ信号を１チ
ャンネルに合成するための、表示用データ信号の同期用
クロック信号と、この同期用クロック信号を基にして生
成した制御信号とにより、上記のＮチャンネルに分割さ
れた表示用データ信号を、１チャンネルのシリアルな表
示用データ信号に変換する変換手段を有していることが
好ましい。
【００３９】上記構成によれば、変換手段により、同期
用クロック信号に基づいて、表示用データ信号をパラレ
ル／シリアル変換するので、各半導体処理部間での表示
用データ信号の転送のタイミングを合わせ易くなり、上
記転送を確実化できる。
【００４０】上記半導体装置においては、前記の作成手
段は、ｍ相（ｍは自然数）の転送用クロック信号を、前
記の表示用データ信号の同期用クロック信号を基に、上
記同期用クロック信号を１／（２ｍ）周期分ずつ遅延さ
せて作成するようになっていてもよい。
【００４１】上記構成によれば、前述したように、クロ
ック信号の動作周波数の拡大と、クロック信号の動作周
波数の低減による表示画質への高い信頼性を得ることが
できると共に、回路構成を簡便に実現できる。
【００４２】上記半導体装置では、前記半導体処理部
は、表示部を表示用データ信号によって駆動するための
駆動回路であってもよい。上記構成によれば、上記半導
体処理部は、高精細化のために、表示用データ信号のデ
ータ周波数が高く（速く）なっても確実に対応できるの
で、上記表示用データ信号を用いる液晶表示装置の表示
画質を、高精細を確保しながら、より安定に向上させる
ことができる。
【００４３】本発明の表示装置モジュールは、前記の課
題を解決するために、上記の何れかに記載の半導体装置
と、上記半導体装置により駆動される表示部とを備えて
いることを特徴としている。上記表示装置モジュールに
おいては、上記表示部は、液晶表示部であってもよい。
【００４４】上記構成によれば、半導体処理部は、高精
細化のために、表示用データ信号のデータ周波数が高く
（速く）なっても確実に対応できるので、上記表示用デ
ータ信号を用いる表示部、例えば液晶表示部の表示画質
を、高精細を確保しながら、より安定に向上させること
ができる。
【００４５】
【発明の実施の形態】〔実施の形態１〕本発明に係る実
施の一形態を、図１〜図５に基づいて説明すれば、以下
の通りである。
【００４６】図２に、本実施の形態１の液晶表示装置モ
ジュール（表示装置モジュール）における、液晶表示部
を駆動するための半導体装置としての駆動回路を示す。
図２に示すように、複数の各ソースドライバ１…および
各ゲートドライバ２…は、例えば、液晶パネル４の外周
部に、ＴＣＰ（Tape Carrier Package）３に搭載された
状態で実装されて用いられており、それぞれ、半導体処
理部としてのＬＳＩからなっている。図２では、各ソー
スドライバ１…および各ゲートドライバ２…を互いに区
別するために、それぞれ各ソースドライバＳ（ｎ）（ｎ
は正の整数）及び各ゲートドライバＧ（ｐ）（ｐは正の
整数）とも示している。ＴＣＰとは、テープ・フィルム
にＬＳＩ素子を貼り付け等により支持する薄型のパッケ
ージである。
【００４７】これら複数のソースドライバ１…は、液晶
パネル４におけるソースバスライン（不図示）の駆動を
行うためのものであり、複数のゲートドライバ２…は、
液晶パネル４におけるゲートバスライン（不図示）の駆
動を行うためのものである。
【００４８】各ソースドライバ１及びゲートドライバ２
の液晶パネル４側の端子（端子群）は、各ＴＣＰ３に形
成された配線を介して、液晶パネル４上のＩＴＯ（Indi
um Tin Oxide：インジウムすず酸化物）からなる端子
（不図示）に電気的に接続されている。両者の電気的接
続は、例えばＡＣＦ（Anisotropic Conductive Film:異
方性導電膜）を介して両者を互いに厚さ方向に熱圧着す
ることでなされる。
【００４９】また、各ソースドライバ１及びゲートドラ
イバ２のフレキシブル基板５側の端子（端子群）も、各
ＴＣＰ３上に形成された配線を介して、フレキシブル基
板５上に設けられた配線に上述したＡＣＦ或いはハンダ
付けで電気的に接続されている。
【００５０】これにより、コントローラ回路６からのソ
ースドライバ１…ヘの各表示用データ信号（Ｒ・Ｇ・Ｂ
の３種の信号）（以下、表示データＤと略す）、並びに
ソースドライバ１…及びゲートドライバ２…への各種制
御信号及び電源（ＧＮＤ、Ｖcc）の供給は、フレキシブ
ル基板５上の配線及び各ＴＣＰ３上の配線を通して行わ
れる。
【００５１】ここで、各ソースドライバ１は、例えば、
第１ソースドライバＳ（１）〜第８ソースドライバＳ
（８）の合計８個配設されており、各ゲートドライバ１
は、例えば、第１ゲートドライバＧ（１）及び第２ゲー
トドライバＧ（２）の合計２個が配設されている。
【００５２】そのうち、第１ソースドライバＳ（１）〜
第８ソースドライバＳ（８）は、８個の互いに同一のソ
ースドライバ１…が、コントローラ回路６から出力され
る表示データＤの各表示データＲ・Ｇ・Ｂ、スタートパ
ルス入力信号ＳＳＰＩ、及び２相の各クロック信号ＳＣ
ＫＡ・ＳＣＫＢの供給において、互いに縦続接続されて
いる。また、第１及び第２のゲートドライバＧ（１）・
Ｇ（２）においても、互いに同一のゲートドライバ２が
２個、コントローラ回路６から出力されるクロック信号
ＧＣＫ及びゲートドライバ用スタートパルス入力信号Ｇ
ＳＰＩの供給において、互いに縦続接続されている。図
３に、上記コントローラ回路６の端子部構成を拡大して
示す。
【００５３】上記液晶パネル４の画素数は、１０２４画
素×３（ＲＧＢ）〔ソース側〕×７６８画素〔ゲート
側〕である。したがって、第１ソースドライバＳ（１）
〜第８ソースドライバＳ（８）の各ソースドライバ１
は、それぞれ６４階調の表示を行うと共に、それぞれ１
２８画素×３（ＲＧＢ）を駆動するようになっている。
【００５４】以下に、上記構成の半導体装置における各
種信号及びそれらの伝達経路について説明する。
【００５５】コントローラ回路６の端子Ｒ１〜Ｒ６・端
子Ｇ１〜Ｇ６・端子Ｂ１〜Ｂ６、端子ＳＣＫＡ・端子Ｓ
ＣＫＢ、及び端子ＳＳＰＩから出力された、それぞれ６
ビットからなる表示データＤの各表示データＲ・Ｇ・
Ｂ、２相の各クロック信号ＳＣＫＡ・ＳＣＫＢ、及びス
タートパルス入力信号ＳＳＰＩは、まず、初段の第１ソ
ースドライバＳ（１）のソースドライバ１へ入力され
る。
【００５６】ここで、各表示データＲ・Ｇ・Ｂ、各クロ
ック信号ＳＣＫＡ・ＳＣＫＢ、及びスタートパルス入力
信号ＳＳＰＩは、第１ソースドライバＳ（１）を構成す
るソースドライバ１における、図１に示すように、各入
力端子Ｒ１in〜Ｒ６in・Ｇ１in〜Ｇ６in・Ｂ１in〜Ｂ６
in、各入力端子ＳＣＫＡin・ＳＣＫＢin、入力端子ＳＳ
Ｐinへ、それぞれ、入力される。
【００５７】入力されたこれら各信号は、当該第１ソー
スドライバＳ（１）のソースドライバ１における、各出
力端子Ｒ１out 〜Ｒ６out ・Ｇ１out 〜Ｇ６out ・Ｂ１
out〜Ｇ６out 、各出力端子ＳＣＫＡout ・ＳＣＫＢout
、出力端子ＳＳＰout からそれぞれ出力され、次段の
第２ソースドライバＳ（２）のソースドライバ１へ送ら
れる。以下、同様にして、上記各信号は、順次、第３ソ
ースドライバＳ（３）から第８ソースドライバＳ（８）
に至るまで転送される。
【００５８】そのうち、第８ソースドライバＳ（８）に
おけるソースドライバ１の出力端子ＳＳＰout から出力
されたスタートパルス出力信号ＳＰＯは、フレキシブル
基板５上の配線を通り、コントローラ回路６の端子ＳＳ
ＰＯに入力される。
【００５９】また、コントローラ回路６から供給され
る、各ソースドライバ１…の電源端子Ｖccと端子ＧＮＤ
ライン、６４ビット階調表示用の各電圧Ｖｒｅｆ１〜Ｖ
ｒｅｆ９、ラッチ信号ＬＳは、共通信号としてフレキシ
ブル基板５上の配線より第１ソースドライバＳ（１）〜
第８ソースドライバＳ（８）である各ソースドライバ１
…に供給されている。
【００６０】一方、コントローラ回路６の端子ＧＣＫ及
び端子ＧＳＰＩから出力された、ゲートドライバ２用の
クロック信号ＧＣＫ及びスタートパルス入力信号ＧＳＰ
Ｉも、まず、初段の第１ゲートドライバＧ（１）である
ゲートドライバ２へ入力される。これにおいても、詳細
には図示するものではないが、コントローラ回路６から
のこれらクロック信号ＧＣＫ及びスタートパルス入力信
号ＧＳＰＩは、図１で示したソースドライバＳと同様
に、初段の第１ゲートドライバＧ（１）の各入力端子に
入力され、その後各出力端子から出力されて、第２ゲー
トドライバＧ（２）の各入力端子に入力される。また、
各ゲートドライバ２…の電源端子Ｖcc、ＧＮＤライン、
及び液晶パネル４の印加用の各電圧Ｖｒｅｆ１〜Ｖｒｅ
ｆ２は、共通信号として、コントローラ回路６から各ゲ
ートドライバ２に供給されている。
【００６１】次に、ソースドライバ１の回路構成につい
て、図１に基づいて説明する。図１に示すように、ソー
スドライバ１は、各入力バッファ１１〜１７、各出力バ
ッファ１８〜２１、各出力反転バッファ２２・２３、デ
ータラッチ出力回路（分割手段）２４、データ出力コン
トロール回路（合成手段）２５、シフトレジスタ回路２
６、サンプリングメモリ回路２７、ホールドメモリ回路
２８、基準電圧発生回路３１、ＤＡコンバータ回路２
９、及び出力回路３０から構成されている。
【００６２】以下、上記回路構成の内、従来技術との構
成における相違点のみ説明を行なうものとする。図２２
で説明した従来のソースドライバ５１との主な相違点
は、図２２では単相であった転送用クロック信号として
のクロック信号ＳＣＫに対し、 これと同じ転送用クロックであるクロック信号ＳＣ
ＫＡに加えて、上記クロック信号ＳＣＫＡと位相の異な
る、表示データＤの同期用のクロック信号ＳＣＫＢとい
う２相の各クロック信号ＳＣＫＡ、ＳＣＫＢが入力され
ている点、 入力部に、表示データＤを、クロック信号ＳＣＫＡ
の立ち上がりと立ち下がりの両エッジを取り込みタイミ
ングとしてラッチして２分割して、上記表示データＤを
パラレルデータに変換するためのデータラッチ出力回路
２４が設けられている点、及び、 次のソースドライバ１に出力する前に、分割した表
示データＤをシリアルデータに戻すデータ出力コントロ
ーラ回路２５が設けられている点である。
【００６３】したがって、本実施の各形態では、図２２
と特に相違のないシフトレジスタ回路２６や、ホールド
メモリ回路２８、基準電圧発生回路３１、ＤＡコンバー
タ回路２９、及び出力回路３０等の説明については、こ
こでは省略する。
【００６４】まず、上記ソースドライバ１においては、
入力端子ＳＣＫＡinは、シフトレジスタ回路２６を用い
てスタートパルス入力信号ＳＳＰＩをシフト（転送）さ
せるための転送用クロック信号の入力端子であり、２相
のクロック信号ＳＣＫＡ・ＳＣＫＢの内、転送クロック
用（シフトクロック用）であるクロック信号ＳＣＫＡ
（以下、転送用クロック信号ＳＣＫＡと称する）が入力
される。出力端子ＳＣＫＡout は次段のソースドライバ
Ｓへ、この転送用クロック信号ＳＣＫＡを転送するため
の出力端子である。
【００６５】端子ＳＣＫＢinは、データ出力コントロー
ル回路２５において、表示データＤを再度、同期をとる
ための同期用のクロック信号の入力端子であり、２相の
各クロック信号ＳＣＫＡ・ＳＣＫＢの内、表示データＤ
の同期クロック用のクロック信号ＳＣＫＢ（以下、同期
クロック信号ＳＣＫＢと称する）が入力される。出力端
子ＳＣＫＢout は次段のソースドライバＳへ、この同期
クロック信号ＳＣＫＢを転送するための出力端子であ
る。
【００６６】コントローラ回路６の各端子Ｒ１〜Ｒ６・
各端子Ｇ１〜Ｇ６・各端子Ｂ１〜Ｂ６から出力されるそ
れぞれ６ビットの各表示データＲ・Ｇ・Ｂは、第１ソー
スドライバＳ（１）であるソースドライバ１における各
入力端子Ｒ１in〜Ｒ６in・各端子Ｇ１in〜Ｇ６in・各端
子Ｂ１in〜Ｂ６inからそれぞれシリアルに入力され、そ
れぞれ６個ずつある入力バッファ１３〜１５を介して、
データラッチ出力回路２４に入力される。
【００６７】データラッチ出力回路２４では、入力端子
ＳＣＫＡinより入力された、前述の転送用クロック信号
ＳＣＫＡの立ち上がりと立ち下がりの両エッジにて同期
を取って、表示データＤを一時的にラッチし、その後、
サンプリング回路２７に出力する。上記データラッチ出
力回路２４の動作の詳細については後述する。
【００６８】また、データラッチ出力回路２４において
一時的ラッチされた表示データＤは、データ出力コント
ロール回路２５にも出力される。データ出力コントロー
ル回路２５には、前述の同期用クロック信号ＳＣＫＢが
入力されており、データラッチ出力回路２４で分割され
た表示データＲ・Ｇ・Ｂを、次段のソースドライバＳへ
転送する前に、再度、転送用クロック信号ＳＣＫＡの立
ち上がりと立ち下がりの両エッジにて同期が取れるよう
に、同期用クロック信号ＳＣＫＢを基に１チャンネルの
シリアルなデータに変換する。このデータ出力コントロ
ール回路２５の動作の詳細についても後述する。
【００６９】そして、ここで、同期用クロックＳＣＫＢ
は転送用クロック信号ＳＣＫＡから、例えば１／４周期
分遅れた位相を有する信号であって、データ出力コント
ロール回路２５は、この同期用クロック信号ＳＣＫＢを
用いて、２チャンネルに分割された表示データＤを１チ
ャンネルのシリアルデータに戻す。これにより、次段の
ソースドライバＳのデータセットアップ／ホールド時間
のマージンを確保することが可能となり、次段のソース
ドライバＳにおけるデータセットアップ／ホールド時間
が保証されることとなる。
【００７０】図４に、ソースドライバＳ（ｎ＋１）に縦
続接続されているソースドライバＳ（ｎ）の回路構成を
具体的に示す。図４に示すように、ソースドライバＳ
（ｎ）であるソースドライバ１のデータラッチ出力回路
２４は、２つのＤタイプフリップフロップ２４ａ・２４
ｂを有している（以下、ＤタイプフリップフロップをＤ
Ｆ／Ｆと略す）。
【００７１】これら２つのＤＦ／Ｆ２４ａ・２４ｂの各
入力端子Ｄに同じ表示データＤが入力され、各出力端子
Ｑからの各出力は、前述の内部回路であるサンプリング
メモリ回路２７にそれぞれ出力されると共に、データ出
力コントロール回路２５にそれぞれ入力されている。
【００７２】また、ＤＦ／Ｆ２４ａのクロック端子ＣＫ
には、転送用クロック信号ＳＣＫＡ（シフトロック用）
が入力され、ＤＦ／Ｆ２４ｂのクロック端子ＣＫには、
上記転送用クロック信号ＳＣＫＡがインバータ４０を介
して反転入力されている。
【００７３】データ出力コントロール回路２５には、同
期用クロック信号ＳＣＫＢ（表示データ同期用）が入力
されている。そして、該データ出力コントロール回路２
５の出力は、出力バッファ４１（図１におけるそれぞれ
６個ずつからなる各出力バッファ１８〜２０のうちの任
意の１つ）を介して外部に取り出され、隣接する次のソ
ースドライバＳ（ｎ＋１）へと転送される。
【００７４】また、転送用クロック信号ＳＣＫＡ及び同
期用クロック信号ＳＣＫＢは、出力反転バッファ２２・
２３を介して反転後外部に取り出され、隣接する次のソ
ースドライバＳ（ｎ＋１）へと転送される。
【００７５】図５に、各種信号のタイミングチャートを
示す。図４の回路ブロック図を含めて、各部の動作を以
下に詳細に説明する。
【００７６】ここで、同期用クロック信号ＳＣＫＢ〔図
５（ａ）〕の位相は、転送用クロック信号ＳＣＫＡ〔図
５（ｂ）〕に対して１／４位相分遅れたものである。
【００７７】データラッチ出力回路２４を構成する２つ
のＤＦ／Ｆ２４ａ・２４ｂにおける、まず、ＤＦ／Ｆ２
４ａのクロック端子ＣＫには、転送用クロック信号ＳＣ
ＫＡが、一方、ＤＦ／Ｆ２４ｂのクロック端子ＣＫに
は、インバータ４０を介して反転させた転送用クロック
信号／ＳＣＫＡ（転送用クロック信号ＳＣＫＡの反転信
号）が入力されている。
【００７８】ＤＦ／Ｆは、クロック端子ＣＫに入力され
る信号の立ち上がりに同期を取り、入力端子Ｄの信号を
出力端子Ｑに出力し、これ以外のタイミングでは出力端
子Ｑからの出力をラッチするものである。
【００７９】したがって、ＤＦ／Ｆ２４ａは、転送用ク
ロック信号ＳＣＫＡの立ち上がりに表示データＤを取り
込み出力端子Ｑから出力し、一方、ＤＦ／Ｆ２４ｂは転
送用クロック信号ＳＣＫＡの立ち下がり（転送用クロッ
ク信号／ＳＣＫＡの立ち上がり）に表示データＤを取り
込み出力端子Ｑに出力する。
【００８０】これにより、ＤＦ／Ｆ２４ａの出力Ｑは、
図５（ｄ）に示すように、入力された表示データＤ（図
５（ｃ））の奇数番目の表示データＤを取り込みラッチ
する（立ち上がりラッチデータに相当）。一方、ＤＦ／
Ｆ２４ｂの出力Ｑは、図５（ｅ）に示すように、入力さ
れた表示データＤ（図５（ｃ））の偶数番目の表示デー
タＤを取り込みラッチする（立ち下がりラッチデータに
相当）。
【００８１】このように、表示データＤは２つのＤＦ／
Ｆ２４ａ・２４ｂにより、２チャンネルに分割され、デ
ータ転送レートは１／２となる。例えば、表示データＤ
の、必要なデータ転送レートが８０ＭＨｚであれば、転
送用クロック信号ＳＣＫＡのクロック周波数は４０ＭＨ
ｚに低減できることとなる。
【００８２】なお、表示データＤは、図５（ｃ）に示す
ように、表示データＤの同期用クロック信号ＳＣＫＢの
変位点（立ち上がりと立ち下がりのエッジ）に同期を取
り、前段に接続されているソースドライバＳ（ｎ−１）
から転送されてきているものである。
【００８３】先の２チャンネルに分割された立ち上がり
ラッチデータと立ち下がりラッチデータは、スタートパ
ルス入力信号ＳＳＰＩを転送用クロック信号ＳＣＫＡの
立ち上がりに同期を取り、転送して出力するシフトレジ
スタ回路２６の各出力に合わせて時分割でサンプリング
メモリ回路２７に送られる。
【００８４】サンプリングメモリ回路２７に一旦記憶さ
れた、パラレルデータである表示データＤは、水平同期
信号ＬＳ（図示せず）に基づき、ホールドメモリ回路２
８に一括転送され、ホールドメモリ回路２８の出力は次
の水平同期信号ＬＳが入力されるまで、その表示データ
Ｄをラッチする。
【００８５】ここで、データラッチ出力回路２４からサ
ンプリングメモリ回路２７へのデータ転送レートが１／
２になっていることから、サンプリングメモリ回路２７
の高速対応も緩和され、セットアップ時間及びホールド
時間にも余裕ができ、レイアウト等、回路設計が容易と
なる。また、さらなる高速なデータ転送レートも可能と
なるため、表示装置の大画面化、高微細化に対応でき
る。
【００８６】２チャンネルに分割された表示データＤ
は、データ出力コントロール回路２５にて表示データＤ
の同期用クロック信号ＳＣＫＢの変位点（立ち上がりと
立ち下がりのエッジ）に同期を取って取り込むことで、
再度元の時系列の１チャンネルのシリアルデータに変換
される〔図５（ｆ）〕。
【００８７】このデータ出力コントロール回路２５は、
例えば、２つのトランスミッションゲートのそれぞれの
入力に、一方には立ち上がり同期データを、一方には立
ち下がり同期データを入力し、それぞれの出力を接続
し、出力バッファ４１に出力させ、トランスミッション
ゲートを開閉する制御信号として、一方の制御端子には
同期用クロック信号ＳＣＫＢを、もう一方の制御端子に
は同期用クロック信号／ＳＣＫＢ（同期用クロック信号
ＳＣＫＢの反転信号）を入力することで実現できる。な
お、データ出力コントロール回路２５の詳細については
後述する。
【００８８】同期用クロック信号ＳＣＫＢ、及び転送用
クロック信号ＳＣＫＡはそれぞれ各反転出力バッファ２
２及び２３を介して、次段のソースドライバＳ（ｎ＋
１）に出力される〔図５（ｇ）、図５（ｈ）〕。
【００８９】このように、それぞれのクロックを反転さ
せて次段に出力することで、次段のソースドライバＳ
（ｎ＋１）の入力段での表示データＤ、同期用クロック
信号ＳＣＫＢ及び転送用クロック信号ＳＣＫＡのタイミ
ング（位相）はソースドライバＳ（ｎ）の入力段と同様
なものとすることが可能となる。
【００９０】つまり、高速な表示データＤが出力バッフ
ァ（図１における１８〜２０）、次段の入力バッファ
（図１における１３〜１５）を介してデータラッチ出力
回路２４に入力されても、このデータラッチ出力回路２
４が表示データＤをラッチするに必要なセットアップ時
間、ホールド時間は保持している。このことは、高速な
表示データＤを転送するにあたり、ソースドライバＳを
多段に縦続接続しても何ら問題がないことを示してい
る。なお、図４では、入力バッファや出力バッファ等、
説明に必要のない回路は省略している。
【００９１】以上のように、本実施の形態１の半導体装
置では、転送用クロック信号ＳＣＫＡの立ち上がりと立
ち下がりの両エッジで表示データＤを取り込む方式を、
入力インターフェース部（入力部）としてのデータラッ
チ出力回路２４に採用し、ソースドライバ１内部でそれ
ぞれシリアルに１チャンネルで送られてくる表示データ
Ｄを２チャンネルに分割してパラレルデータに変換し、
出力時、つまりデータ出力コントロール回路２５におい
て、再度１チャンネルのシリアルデータに戻す構成とな
っている。
【００９２】これにより、上記構成では、クロック周波
数をデータ周波数の半分に低減できると共に、次段のソ
ースドライバ１に順次転送する表示データＤの転送タイ
ミングを制御、例えば遅延できるので、各ソースドライ
バ１における、表示データＤのデータ取り込みタイミン
グの仕様（データセットアップ／ホールド時間）を確保
し易くなり、転送用クロック信号ＳＣＫＡの動作周波数
の拡大と、動作周波数の低減による表示動作への信頼性
の高い半導体装置としてのソースドライバ１およびこの
半導体装置を用いた液晶表示装置モジュールといった表
示装置モジュールを実現することができる。
【００９３】〔実施の形態２〕以下に、本発明に係る他
の実施の形態について、図６〜図１０に基づいて説明す
る。なお、本実施の形態２では、上記実施の形態１と同
様な機能を有する部材については、同一の部材番号を付
与して、それらの説明を省略する。
【００９４】実施の形態１においては、転送用クロック
信号ＳＣＫＡと共に、同期用クロック信号ＳＣＫＢを外
部のコントローラ回路６にて発生させる構成としてい
た。この場合、配線容量の影響や、両クロック信号間の
配線間容量によるカップリングの影響を考慮（転送用ク
ロック信号ＳＣＫＡと同期用クロック信号ＳＣＫＢの位
相タイミング、転送用クロック信号ＳＣＫＡのデューテ
ィ比崩れ）に入れる必要がある。
【００９５】そこで、本実施の形態２の半導体装置で
は、図６〜図８に示すように、転送用クロック信号ＳＣ
ＫＡを１相のみ入力し、この転送用クロック信号ＳＣＫ
Ａを遅延回路１７で遅延させることで、データ出力コン
トロール回路２５に入力する同期用クロック信号ＳＣＫ
Ｄを作成するようにした。上記遅延回路１７としては、
例えば図９に示すように、インバータ回路１７ａが多段
構成されたもので実現できる。なお、ここでは遅延回路
としてインバータ回路１７ａの例を説明したが、これに
限定されることはなく、例えば、抵抗と容量とを組み合
わせた遅延回路にて遅延させてもよい。
【００９６】本実施の形態２においても、実施の形態１
と同様に、転送用クロック信号ＳＣＫＡの立ち上がりと
立ち下がりの両エッジでのデータ取り込み方式を入力部
に採用し、ソースドライバ１の内部で、シリアルデータ
である表示データＤを１チャンネルから２チャンネルに
分割してパラレルデータに変換し、出力部で再度２チャ
ンネルから元の１チャンネルに戻すことによりクロック
周波数を、表示データＤにおけるデータ転送レート（デ
ータ周波数）の半分とし、転送用クロック信号ＳＣＫＡ
の動作周波数の拡大と信頼性の高い半導体装置およびこ
れを用いた液晶表示装置モジュールを実現することがで
きる。
【００９７】図１０に、本実施の形態の半導体装置にお
ける各種信号のタイミングチャートを示す。なお、同期
用クロック信号ＳＣＫＤを同期用クロック信号ＳＣＫＢ
と置き換えれば動作は実施の形態１と同じであるので、
動作の説明は省略する。
【００９８】このように、同期用クロック信号ＳＣＫＤ
をソースドライバ１内部で作製する構成により、コント
ローラ回路６から初段の第一ソースドライバＳ（１）と
の間の配線や、ソースドライバＳと次段のソースドライ
バＳとの間の配線、ＴＣＰ３上の配線を減らすことがで
きる。
【００９９】その結果、上記構成では、配線容量による
波形鈍りや、高速なクロック信号配線間のカップリング
の影響によるノイズ等の影響は低減して、より高速なデ
ータ転送を実現できる。また、転送用クロックＳＣＫＡ
１本のみの保証になるため、外部転送用クロックに対す
る動作仕様の簡素化が図れ、大幅な周波数マージン向上
を図ることができる。
【０１００】〔実施の形態３〕以下に、本発明に係るさ
らに他の実施の形態としての実施の形態３について、図
１１〜図１７に基づいて説明する。なお、上記の実施の
各形態１および２と重複する構成および動作について
は、同一の部材番号を付与して、それらの説明は省略す
る。
【０１０１】前記実施の形態１では、転送用クロック信
号ＳＣＫＡと同期用クロック信号ＳＣＫＢとの２相の各
クロック信号をコントローラ回路６よりソースドライバ
１に入力させる構成としていた。
【０１０２】また、上記実施の形態２においても、配線
容量の影響や両クロック信号間の配線間容量によるカッ
プリングの影響を考慮して、表示データＤを１チャンネ
ルに合成する際に、用いる同期用クロック信号を、１相
の転送用のクロック信号を基に、その位相をずらせて作
成する、同期用クロック信号作成回路としての遅延回路
１７を設けた構成としていた。
【０１０３】しかしながら、さらに、液晶パネル４にお
ける、表示画質の高精細化が進むため、このような高精
細化に対応しようとすると、クロック信号に基づくデー
タ取り込みタイミングの各仕様（データセットアップ／
ホールド時間）が、より厳しくなる。このため、これら
の各仕様を考慮する必要が生じている。
【０１０４】そこで、本実施の形態３では、転送用クロ
ック信号ＳＣＫＡ、およびそれと位相の異なる同期用ク
ロック信号ＳＣＫＢの２相に加えて、転送用クロック信
号ＳＣＫＡを基に遅延回路２７にて遅延させることで、
複数のデータラッチ出力回路２４の一方に入力する転送
用クロック信号としてのクロック信号ＳＣＫＡ1 を新た
に作成するようになっている。上記遅延回路２７として
は、例えばインバータ回路が多段にシリーズ（縦続）に
接続されたものを挙げることができるし、また、抵抗と
容量と用いた遅延回路も挙げることができる。
【０１０５】図１１に、ソースドライバＳ（ｎ＋１）に
縦続接続されているソースドライバＳ（ｎ）の回路構成
を具体的に示す。上記ソースドライバＳ（ｎ）と、前記
各形態１および２に記載のものとの相違点は、図１１に
示すように、転送用クロック信号ＳＣＫＡに対し、新た
に位相を、例えば１／４位相ずらした転送用クロック信
号ＳＣＫＡ1 を作成し、データラッチ出力回路２４と同
じ回路ブロックを追加して、この追加したデータラッチ
出力回路２４（ＤＦ／Ｆ２４ｃ、ＤＦ／Ｆ２４ｄ）を上
記転送用クロック信号ＳＣＫＡ1 により動作させること
で、表示データＤのデータ転送レートを、さらに低減、
例えば１／４にできるものである。
【０１０６】つまり、同期用クロック信号ＳＣＫＢ〔図
１２（ａ）参照〕の立ち上がりと立ち下がりに同期を取
り、表示データＤ〔図１２（ｄ）参照〕はソースドライ
バＳ（ｎ）に転送されてくる。転送用クロック信号ＳＣ
ＫＡ〔図１２（ｂ）参照〕は、図示していないコントロ
ーラ回路にて、同期用クロック信号ＳＣＫＢを分周して
周波数を１／２にし、さらに、同期用クロック信号ＳＣ
ＫＢに対して１／４位相遅延させた信号である。
【０１０７】一方、新たに設けた転送用クロック信号Ｓ
ＣＫＡ1 〔図１２（ｃ）参照〕は、遅延回路２７にて転
送用クロック信号ＳＣＫＡをさらに１／４位相分遅延さ
せた信号である。遅延回路２７は、前述したように、イ
ンバータ回路をシリーズに接続して実現してもよいし、
抵抗と容量による遅延でもよく、また他の方法でも容易
に実現可能である。
【０１０８】このような遅延の関係は、図１２の（ａ）
〜（ｃ）に記載の各クロック信号ＳＣＫＡ、ＳＣＫＢ、
ＳＣＫＡ1 の位相関係が満足しておればよいが、特に１
／４位相の遅延は図示していないが各種クロック信号を
作り出す原発振源から容易に作り出すことができるため
に好ましい。
【０１０９】各データラッチ出力回路２４を構成する４
つの各ＤＦ／Ｆにおいては、まず、ＤＦ／Ｆ２４ａのク
ロック端子ＣＫには転送用クロック信号ＳＣＫＡが、一
方、ＤＦ／Ｆ２４ｂのクロック端子ＣＫにはインバータ
回路を介して、／ＳＣＫＡ（転送用クロック信号ＳＣＫ
Ａの反転信号）が入力している。
【０１１０】また、ＤＦ／Ｆ２４ｃのクロック端子ＣＫ
には転送用クロック信号ＳＣＫＡが遅延回路２７を介し
て、ＳＣＫＡ1 信号となって入力され、一方、ＤＦ／Ｆ
２４ｄのクロック端子ＣＫにはインバータ回路を介し
て、／ＳＣＫＡ1 （転送用クロック信号ＳＣＫＡ1 の反
転信号）が入力している。
【０１１１】ＤＦ／Ｆはクロック端子ＣＫに入力される
信号の立ち上がりに同期を取り、入力端子Ｄの信号（上
記４つの入力端子Ｄには共通の表示データＤが入力して
いる）を出力端子Ｑに出力し、これ以外のタイミングで
は出力端子Ｑからの出力をラッチするものである。
【０１１２】よって、ＤＦ／Ｆ２４ａは転送用クロック
信号ＳＣＫＡの立ち上がりに表示データＤを取り込み出
力端子Ｑ〔図１２（ｅ）参照〕から出力し、一方、ＤＦ
／Ｆ２４ｂは転送用クロックＳＣＫＡの立ち下がり（転
送用クロック信号／ＳＣＫＡの立ち上がり）に表示デー
タＤを取り込み出力端子Ｑ〔図１２（ｇ）参照〕から出
力する。
【０１１３】また、ＤＦ／Ｆ２４ｃは転送用クロック信
号ＳＣＫＡ1 の立ち上がりに表示データＤを取り込み出
力端子Ｑ〔図１２（ｆ）参照〕から出力し、一方、ＤＦ
／Ｆ２４ｄは転送用クロック信号ＳＣＫＡ1 の立ち下が
り（転送用クロック信号／ＳＣＫＡ1 の立ち上がり）に
表示データＤを取り込み出力端子Ｑ〔図１２（ｈ）参
照〕から出力する。
【０１１４】これにより、ＤＦ／Ｆ２４ａの出力Ｑ11は
図１２（ｅ）に示すように入力された表示データＤの
（４ｎ＋１）番目のデータを取り込みラッチする（ｎ＝
０、１、２、３…）。また、ＤＦ／Ｆ２４ｂの出力Ｑ12
は図１２（ｇ）に示すように入力された表示データＤの
（４ｎ＋３）番目のデータを取り込みラッチすることに
なる。また、ＤＦ／Ｆ２４ｃの出力Ｑ13は図１２（ｆ）
に示すように入力された表示データＤの（４ｎ＋２）番
目のデータを取り込みラッチすることになる。最後に、
ＤＦ／Ｆ２４ｄの出力Ｑ14は図１２（ｈ）に示すように
入力された表示データＤの（４ｎ＋４）番目のデータを
取り込みラッチすることになる。
【０１１５】このように、表示データＤはこの４つの各
ＤＦ／Ｆ２４ａ、２４ｂ、２４ｃ、２４ｄにより４チャ
ンネルに分割されることで、データ転送レートは１／４
となる。例えば、表示データＤにおける必要なデータ転
送レートが８０ＭＨｚであれば、転送用クロック信号Ｓ
ＣＫＡのクロック周波数は２０ＭＨｚに低減できること
になる。
【０１１６】尚、表示データＤは、図１２（ａ）に示す
ように、同期用クロックＳＣＫＢの各変位点（立ち上が
りと立ち下がりの両エッジ）にてそれぞれ同期を取り、
前段に接続されているソースドライバＳ（ｎ−１）から
転送されてきているものである。
【０１１７】先の４チャンネルに分割された各立ち上が
り同期データと各立ち下がり同期データは、スタートパ
ルス信号ＳＳＰＩを転送用クロックＳＣＫＡの立ち上が
りに同期を取り、転送して出力するシフトレジスタ回路
２６の各出力に合わせて時分割でサンプリングメモリ回
路２７に送られて、パラレルデータに変換される。
【０１１８】サンプリングメモリ回路２７に一旦記憶さ
れたパラレルデータは水平同期信号ＬＳ（図示せず）に
基づき、ホールドメモリ回路２８に一括転送され、ホー
ルドメモリ回路２８の出力は次の水平同期信号ＬＳが入
力されるまで、そのパラレルデータをラッチする。
【０１１９】ここで、データラッチ出力回路２４からサ
ンプリングメモリ回路２７へのデータ転送レートが１／
４になっていることから、サンプリングメモリ回路２７
における、要求される高速対応も緩和され，セットアッ
プ時間及びホールド時間にも余裕が出来、レイアウト
等、回路設計が容易となる。また更なる高速なデータ転
送レートも可能となるため、表示装置の大画面化、高微
細化に対応できる。
【０１２０】４チャンネルに分割された表示データＤ
は、データ出力コントロール回路２５にて出力データの
同期用クロック信号ＳＣＫＢの変位点（立ち上がりと立
ち下がりのエッジ）に同期を取って取り込むことで再度
元の時系列の１チャンネルのシリアルデータに変換され
る〔図１２（ｉ）参照〕。
【０１２１】このデータ出力コントロール回路２５の構
成の１例を図１３に示す。図１３に示すように、４つの
各トランスミッションゲート（変換手段）２５ｃのそれ
ぞれの入力に、データラッチ出力回路２４の４つの出力
をそれぞれ入力し、一方、各トランスミッションゲート
２５ｃの各出力を全て接続し、出力バッファ４１に出力
させる。
【０１２２】トランスミッションゲート２５ｃの開閉を
制御する各制御端子cont（Highレベルでトランスミッシ
ョンゲート２５ｃは開、逆にlow レベルではトランスミ
ッションゲート２５ｃは閉）には、制御信号として同期
用クロック信号ＳＣＫＢと及びこの信号を分周回路３０
にて分周した信号Ｑと、これらの各信号を反転させた同
期用クロック信号／ＳＣＫＢと、信号／Ｑとを基に、各
ＡＮＤ回路２５ｄ…によって各制御信号Ａ、Ｂ、Ｃ、Ｄ
を作成し所定の各制御端子contにそれぞれ入力してい
る。
【０１２３】そして、図１４に示すように、同期用クロ
ック信号ＳＣＫＢのエッジ（信号の立ち上がり時と立ち
下がり時）に同期を取り、制御信号のHighレベルがＡ→
Ｂ→Ｃ→Ｄ→Ａ→Ｂ→…と、順次、遷移するような各制
御信号Ａ、Ｂ、Ｃ、Ｄを作成することで、パラレルデー
タである表示データＤを元の時系列の１チャンネルのシ
リアルデータに戻す、つまり合成することができる。
【０１２４】尚、データ出力コントロール回路２５の構
成は、特にこの回路構成には限定されず、例えばトラン
スミッションゲート２５ｃはＭＯＳトランジスタや他の
アナログスイッチ回路でもよい。同期用クロック信号Ｓ
ＣＫＢ、及び転送用クロック信号ＳＣＫＡは、それぞ
れ、図１１に示すように、出力反転バッファ回路２２、
２３を介して、次段のソースドライバＳ（ｎ＋１）に対
し反転させて出力される〔図１２（ｊ）、図１２（ｋ）
参照〕。
【０１２５】このように、それぞれのクロック信号を反
転させて次段に出力することで、次段Ｓ（ｎ＋１）の入
力段での表示データＤ、同期用クロック信号ＳＣＫＢ及
び転送用クロック信号ＳＣＫＡのタイミング（位相）
は、ソースドライバＳ（ｎ）の入力段と同様なものにで
きる。
【０１２６】つまり、高速な表示データＤが各出力バッ
ファ１８〜２０、次段の各入力バッファ１３〜１５を介
してデータラッチ出力回路２４に入力されても、このデ
ータラッチ出力回路２４が表示データＤをラッチするに
必要なセットアップ時間、ホールド時間は確保されてい
る。このことは、高速な表示データＤを転送するに当た
り、ソースドライバ１を多段に縦続接続してもなんら問
題がないことを示している。
【０１２７】尚、図１１や図１３では、入力バッファ、
出力バッファ等、説明に必要のない回路は省略してい
る。本実施形態３で構成されたソースドライバ１をＴＣ
Ｐ３に搭載し、液晶パネル４上に縦続接続して実装した
システム構成（液晶表示装置モジュール）の模式図は前
述の図２と同様なものである。コントローラ回路６から
出力される各信号は前述図３と同様なものである。本実
施形態３で構成されたソースドライバ１の回路構成のブ
ロック図を図１５に示す。なお、図１５では、データラ
ッチ出力回路２４からサンプリングメモリ回路２７への
配線は、各表示データＲ・Ｇ・Ｂについて、それぞれ、
４本ずつであるが、識別不能となるため、それらの記載
を１本に省略している。
【０１２８】〔実施の形態４〕以下に、本発明に係るさ
らに他の実施の形態としての実施の形態４について、図
１６〜図１９に基づいて説明する。この実施の形態４
は、先の実施の形態３では例えば外部のコントローラ回
路６において、同期用クロック信号ＳＣＫＢを分周し
て、転送用クロック信号ＳＣＫＡの発生と、及び信号の
遅延をソースドライバ１内で行うものである。これによ
り、コントローラ回路６から初段のソースドライバ間の
配線や、各ソースドライバ１間の配線や、ＴＣＰ３上の
配線を減らすことができるものである。
【０１２９】これにより、配線容量による波形鈍りや、
高速なクロック信号配線間のカップリングの影響による
ノイズ等の影響は低減することができ、より高速なデー
タ転送レートを実現できる。
【０１３０】本実施の形態４では、図１６に示すよう
に、ＤＦ／Ｆの入力Ｄと出力端子／Ｑを接続した構成に
より、クロック入力端子ＣＫに入力される同期用クロッ
ク信号ＳＣＫＢの立ち上がりに同期を取り、１／２分周
された出力信号を転送用クロック信号ＳＣＫＡとして作
成している。図１６での分周回路２８は、先述の図１３
の分周回路３０と同じものでよい。
【０１３１】この出力信号を次の遅延回路２９（この遅
延回路は先の図１１の遅延回路２７と同じでよい）に入
力し、同期用クロック信号ＳＣＫＢに対し、１／４位相
遅延させて、転送用クロック信号ＳＣＫＡを作成する。
さらにこの転送用クロック信号ＳＣＫＡを、前述の遅延
回路２７を介することで、さらに１／４位相遅延された
転送用クロック信号ＳＣＫＡ1 を作り出している。
【０１３２】この後の各信号のタイミングは、図１２に
示す、転送用クロック信号ＳＣＫＡの出力〔図１２
（ｋ）参照〕が省略されるだけで、あとは前述の図１２
を用いて説明した構成および動作と同じとなるため、そ
れらの詳細な説明は省略する。
【０１３３】本実施の形態４で構成されたソースドライ
バ１をＴＣＰに搭載し、液晶パネル４上に縦続接続して
実装したシステム構成（液晶表示装置モジュール）の模
式図を図１７に示す。図１７の各配線をより明確にする
ため、コントローラ回路６から出力される各信号を図１
８に示す。本実施の形態４で構成されたソースドライバ
１の回路構成のブロック図を図１９に示す。
【０１３４】なお、上記の実施の各形態１ないし４で
は、表示データＤを２チャンネルまたは４チャンネルに
分割してパラレルデータに変換する構成を示したが、上
記に限定されることはなく、入力部としてのデータラッ
チ出力回路２４において、例えば、シリアルデータであ
る表示データＤを１チャンネルからＮチャンネルに分割
してパラレルデータに変換し、出力部としてのデータ出
力コントロール回路２５において、再度Ｎチャンネルか
ら元の１チャンネルに戻すことによりクロック周波数
を、表示データＤにおける必要なデータ転送レート（デ
ータ周波数）のＮ分の１とするように構成して、さら
に、転送用クロック信号ＳＣＫＡのクロック周波数の低
減を図ってもよい。
【０１３５】また、上記の実施の各形態１ないし４で
は、１相または２相の転送用クロック信号を用いた例で
説明したが、ｍ相の転送用の各クロック信号でも実現可
能である。特にｍ＝２k （ｋ＝１、２、３・・）の場
合、次に続く回路構成とは整合がよい。この場合、ｍ個
の各クロック信号の位相は、順次、互いに１／（２ｍ）
相ずつずらすことで実現できる。このとき、表示データ
Ｄは、２ｍチャンネルに分割されてパラレルデータに変
換されることになり、よって、表示データＤのデータ転
送レートは１／（２ｍ）に低減できることになる。
【０１３６】以上、本発明について、液晶駆動装置を用
いて説明を行ってきたが本発明は液晶駆動装置に限ら
ず、１個もしくは複数の表示素子駆動用半導体装置を縦
続接続し、スタートパルス信号をクロック信号で同期し
て各表示素子駆動用半導体装置間にて転送し、この転送
信号により表示データＤを取り込み、ある周期でラッチ
をかけて表示を行い、これを繰り返すことで１画面を表
示する表示装置に有効に適用される。
【０１３７】本発明は、特にＸ方向及び上記Ｘ方向に直
交するＹ方向に、各駆動装置をそれぞれ具備し、前記ス
タートパルス信号をクロック信号に同期して、各駆動装
置間にて転送し、この転送信号により映像信号を時分割
に選択して取り込み、水平同期信号周期でラッチをかけ
て表示を行い、これを繰り返して１画面を表示する表示
装置に有効である。
【０１３８】さらに、本発明は、表示画面の大画面化、
高精細化に伴い表示データＤにおける必要な高速なデー
タ転送レートに容易に対応できて、表示画質の向上と向
上した表示画質の安定化といった、表示画質の高信頼性
化に有効である。
【０１３９】また、本発明では、ソースドライバ１等と
いった半導体装置内部のクロック信号の動作周波数を低
減することで、低電圧駆動にも対応でき、結果的には低
消費電力化も可能となり、その上、動作周波数低減によ
る低雑音化からも信頼性の高い半導体装置およびそれを
用いた表示装置モジュールを実現できる。
【０１４０】また、上記の各形態１〜４では、ソースド
ライバ１等のチップをＴＣＰ３上に搭載した半導体装置
を液晶パネル４の電極（ＩＴＯ線）に、例えば、異方性
導電膜（ＡＣＦ）等を介して熱圧着により実装した構成
で説明したが、本発明においては、ＴＣＰ形態ではな
く、フレキシブル基板やフィルム等の含む絶縁テープ上
にコントローラ回路６も含んで搭載してもよい。
【０１４１】さらに、本発明では、チップオングラス
（ＣＯＧ）方式として半導体装置をチップ形態にて液晶
パネル４の電極（ＩＴＯ線）に、例えば、異方性導電膜
（ＡＣＦ）等を介して熱圧着により直接実装した構成で
もよく、さらに低温ポリシリコン技術等により液晶パネ
ル４のガラス基板上に回路を形成したサーキットイング
ラス（ＣＩＧ）方式でも実現可能である。
【０１４２】
【発明の効果】本発明の半導体装置では、以上のよう
に、複数、縦続接続された、半導体処理部の入力部に
は、自己転送方式で転送されるシリアルデータの表示用
データ信号を、クロック信号の立ち上がり・立ち下がり
の両エッジをデータ取り込みタイミングとすることで、
１チャンネルからＮチャンネル（Ｎは自然数）に分割し
てパラレルデータに変換するための分割手段が設けら
れ、上記半導体処理部の出力部には、Ｎチャンネルに分
割されてパラレルデータに変換された該表示用データ信
号を再度１チャンネルのシリアルデータに合成する合成
手段が設けられている構成である。
【０１４３】それゆえ、上記構成では、転送用のクロッ
ク信号の周波数は、表示用データ信号のデータ転送レー
ト（データ周波数）のＮ分の１に低減、例えば、２チャ
ンネルの場合では半分に低減できると共に、合成手段に
より次段の半導体処理部に順次転送する表示用データ信
号の転送タイミングを制御、例えば遅延できるので、各
半導体処理部における、表示用データ信号のデータ取り
込みタイミングの仕様（データセットアップ／ホールド
時間）を確保し易くなる。
【０１４４】その結果、上記構成では、上記半導体装置
を、例えば、表示装置モジュールとしての液晶表示装置
モジュールに液晶表示装置の駆動装置として搭載し、液
晶表示装置の高精細化に伴って、表示用データ信号の転
送に必要なデータ周波数が高速となっても、クロック信
号の周波数を低減できるので、転送用のクロック信号の
デューティ比を各半導体装置内部で問題なく確保でき、
かつ、データ取り込みタイミングの仕様を保証し易くな
ることから、上記クロック信号の動作周波数の拡大と、
クロック信号の動作周波数の低減による、表示動作への
高い信頼性を得ることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る、液晶表示装置モ
ジュールの駆動装置である半導体装置としてのソースド
ライバの回路構成を示すブロック図である。
【図２】上記液晶表示装置モジュールを示す平面図であ
る。
【図３】上記半導体装置のコントローラ回路の各端子を
示す説明図である。
【図４】上記ソースドライバ内の要部ブロック図であ
る。
【図５】上記ソースドライバにおける各信号のタイミン
グチャートである。
【図６】本発明の実施の形態２に係る、液晶表示装置モ
ジュールの平面図である。
【図７】上記液晶表示装置モジュールのソースドライバ
のコントローラ回路の各端子を示す説明図である。
【図８】上記ソースドライバソースドライバの回路構成
のブロック図である。
【図９】上記ソースドライバ内の要部ブロック図であ
る。
【図１０】上記ソースドライバにおける各信号のタイミ
ングチャートである。
【図１１】本発明の実施の形態３に係るソースドライバ
の要部ブロック図である。
【図１２】上記ソースドライバにおける各信号のタイミ
ングチャートである。
【図１３】上記ソースドライバのデータ出力コントロー
ル回路のブロック図である。
【図１４】上記データ出力コントロール回路の各信号の
タイミングチャートである。
【図１５】上記ソースドライバのブロック図である。
【図１６】本発明の実施の形態４に係るソースドライバ
の要部ブロック図である。
【図１７】上記ソースドライバを備えた液晶表示装置モ
ジュールの平面図である。
【図１８】上記ソースドライバのコントローラ回路の各
端子を示す説明図である。
【図１９】上記ソースドライバのブロック図である。
【図２０】従来の液晶表示装置モジュールの平面図であ
る。
【図２１】上記液晶表示装置モジュールに用いられてい
るソースドライバのコントローラ回路の各端子を示す説
明図である。
【図２２】上記ソースドライバの回路構成を示すブロッ
ク図である。
【図２３】上記ソースドライバにおけるデータ取り込み
タイミングを示すタイミングチャートである。
【符号の説明】
１ ソースドライバ（半導体処理部） ２ ゲートドライバ（半導体処理部） ３ ＴＣＰ ４ 液晶パネル ５ フレキシブル基板 ６ コントローラ回路 ２４ データラッチ出力回路（分割手段） ２５ データ出力コントロール回路（合成手段） ２５ｃ トランスミッションゲート（変換手段） Ｄ 表示データ（信号） Ｒ・Ｇ・Ｂ 表示データ（信号） ＳＣＫＡ クロック信号（転送用クロック信号） ＳＣＫＢ クロック信号（同期用クロック信号） ＳＣＫＤ クロック信号（同期用クロック信号） ＳＳＰＩ スタートパルス入力信号（信号） ＧＣＫ クロック信号 ＧＳＰＩ スタートパルス入力信号（信号）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ０９Ｇ 3/20 ６３３ Ｇ０９Ｇ 3/20 ６３３Ｄ ６３３Ｈ 3/36 3/36 (56)参考文献 特開 平９−185344（ＪＰ，Ａ) 特開 平９−288469（ＪＰ，Ａ) 特開 平11−194748（ＪＰ，Ａ) 特開 平11−296146（ＪＰ，Ａ) 特開 平11−249621（ＪＰ，Ａ) 特開 平７−152905（ＪＰ，Ａ) 国際公開97／049080（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/20 623 G09G 3/20 611 G09G 3/20 612 G09G 3/20 633 G09G 3/36

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の半導体処理部が縦続接続され、初段
    の半導体処理部に入力した複数の信号を、他の半導体処
    理部に半導体処理部内を通して順次転送する自己転送方
    式を含む半導体装置において、 上記半導体処理部の入力部には、自己転送方式で転送さ
    れる、シリアルデータの表示用データ信号を、クロック
    信号の立ち上がり・立ち下がりの両エッジをデータ取り
    込みタイミングとすることで、１チャンネルからＮチャ
    ンネル（Ｎは自然数）に分割してパラレルデータに変換
    するための分割手段が設けられ、 上記半導体処理部の出力部には、Ｎチャンネルに分割さ
    れてパラレルデータに変換された該表示用データ信号を
    再度１チャンネルのシリアルデータに合成する合成手段
    が設けられていることを特徴とする半導体装置。
  2. 【請求項２】前記のＮは２であることを特徴とする請求
    項１記載の半導体装置。
  3. 【請求項３】前記のＮは４であることを特徴とする請求
    項１記載の半導体装置。
  4. 【請求項４】前記半導体処理部には、互いに位相のずれ
    た各クロック信号が供給されており、上記の各クロック
    信号は、上記分割手段に使用される転送用クロック信号
    と、表示用データ信号を１チャンネルに前記合成手段に
    よって合成する際の同期用クロック信号とを有している
    ことを特徴とする請求項１記載の半導体装置。
  5. 【請求項５】前記半導体処理部に、前記クロック信号を
    基に位相をずらせて、表示用データ信号を１チャンネル
    に前記合成手段によって合成する際に使用する同期用ク
    ロック信号を作成する同期用クロック信号作成回路が設
    けられていることを特徴とする請求項１記載の半導体装
    置。
  6. 【請求項６】前記の同期用クロック信号は、転送用クロ
    ック信号より１／４周期分遅延した信号であることを特
    徴とする請求項４または５に記載の半導体装置。
  7. 【請求項７】前記半導体処理部には、表示用データ信号
    を分割するための、互いに位相のずれたｍ相（ｍは自然
    数）の各クロック信号を、上記各クロック信号の一つか
    ら他のクロック信号を遅延により生成する遅延手段が設
    けられていることを特徴とする請求項１記載の半導体装
    置。
  8. 【請求項８】前記合成手段は、前記のＮチャンネルに分
    割された表示用データ信号を１チャンネルに合成するた
    めの、表示用データ信号の同期用クロック信号と、この
    同期用クロック信号を基にして生成した制御信号とによ
    り、上記のＮチャンネルに分割されてパラレルデータに
    変換された表示用データ信号を、１チャンネルのシリア
    ルな表示用データ信号に変換する変換手段を有している
    ことを特徴とする請求項１記載の半導体装置。
  9. 【請求項９】前記のＮチャンネルに分割された該表示用
    データ信号を再度１チャンネルに合成するための同期用
    クロック信号を基に、分割のための複数のクロック信号
    を作成する作成手段が設けられていることを特徴とする
    請求項１記載の半導体装置。
  10. 【請求項１０】前記の作成手段は、ｍ相（ｍは自然数）
    の転送用クロック信号を、前記の同期用クロック信号を
    基に、上記同期用クロック信号を１／（２ｍ）周期分ず
    つ遅延させて作成するようになっていることを特徴とす
    る請求項９記載の半導体装置。
  11. 【請求項１１】前記半導体処理部は、表示部を表示用デ
    ータ信号によって駆動するための駆動回路であることを
    特徴とする請求項１ないし１０の何れかに記載の半導体
    装置。
  12. 【請求項１２】上記請求項１ないし１１の何れかに記載
    の半導体装置と、上記半導体装置により駆動される表示
    部とを備えていることを特徴とする表示装置モジュー
    ル。
  13. 【請求項１３】上記表示部は、液晶表示部であることを
    特徴とする請求項１２記載の表示装置モジュール。
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